JP4493536B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4493536B2
JP4493536B2 JP2005099802A JP2005099802A JP4493536B2 JP 4493536 B2 JP4493536 B2 JP 4493536B2 JP 2005099802 A JP2005099802 A JP 2005099802A JP 2005099802 A JP2005099802 A JP 2005099802A JP 4493536 B2 JP4493536 B2 JP 4493536B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
semiconductor device
impurity
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005099802A
Other languages
English (en)
Other versions
JP2006278974A (ja
Inventor
俊彦 宮下
邦広 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2005099802A priority Critical patent/JP4493536B2/ja
Priority to KR1020050067180A priority patent/KR100713680B1/ko
Priority to US11/192,424 priority patent/US7223646B2/en
Priority to CNB2005100994963A priority patent/CN100495662C/zh
Publication of JP2006278974A publication Critical patent/JP2006278974A/ja
Priority to US11/785,465 priority patent/US7312500B2/en
Application granted granted Critical
Publication of JP4493536B2 publication Critical patent/JP4493536B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide

Description

本発明は、ＭＯＳトランジスタ等の半導体装置及びその製造方法に関し、特に高性能ＣＭＯＳトランジスタに適用して好適である。
近時では、ＣＭＯＳトランジスタの更なる微細化の要請が高まっており、この要請に応えるために、ゲート長の短縮化が進められている。しかしながら、当該短縮化が進むと、いわゆる短チャネル効果の問題が顕在化する。そこで、チャネル領域の不純物濃度を増加させることにより、この短チャネル効果を抑制する工夫がなされている。ところが、チャネル領域の不純物濃度を増加させると、不純物散乱によるキャリア移動度の劣化を招来し、結果として駆動電流向上が阻害される。このように、ゲート長の短縮化の実現を図る場合、短チャネル効果抑制の要請とキャリア移動度の劣化抑制の要請とは、トレードオフの関係にある。
上記の問題に対して、短チャネル効果を抑制するも、移動度の劣化をもたらさない理想的なデバイス構造として、いわゆるエピ・チャネル（epi. channel）トランジスタやレトロクレードチャネル（retrograde channel）トランジスタが提案されてきた。これらのトランジスタは、チャネル領域の表層が極めて低い不純物濃度或いはノンドープの状態とされ、下層では高い不純物濃度の状態とされてなるものである。これらのトランジスタでは、キャリアが当該表層内に形成される反転層を移動することで不純物散乱による移動度の劣化が抑制され、当該表層下の高不純物濃度の下層によりドレイン空乏層の伸びを防ぎ短チャネル効果が抑制される。
特開２００４−１５３２４６号公報
しかしながら、上記のトランジスタ構造は、デバイスの構成モデルとしては理想的なものであるが、これらの構造を実現する好適な手法が未だ案出されていない現況にある。特に、前者のエピ・チャネルトランジスタの場合、このような不純物濃度の理想的なステッププロファイルは、不純物が活性化アニール時や他の熱プロセスにおいて拡散するため、実現は極めて困難であった。
本発明は、上記の課題に鑑みてなされたものであり、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、前記半導体領域上に不純物濃度が１×１０ 16 ／ｃｍ 3 以下の、薄い半導体膜を形成する工程と、前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、熱処理を４５０℃〜６５０℃の範囲内の温度で施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程とを含む。
本発明の半導体装置は、活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極とを含み、前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されている。
本発明によれば、高いソース／ドレイン不純物活性化とチャネル領域における理想的なステッププロファイルとを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置を実現することができる。
−本発明の基本骨子−
本発明者は、チャネル領域における不純物濃度の理想的なステッププロファイルを容易且つ確実に実現すべく鋭意検討し、以下のように本発明に想到した。
先ず、初期状態として略完全なステッププロファイルの状態を確保すべく、基板の半導体領域内に不純物を導入し、チャネル拡散層を形成しておき、その後に選択エピタキシャル成長法等によりチャネル拡散層上にチャネル領域の表層となる不純物を含まない半導体膜を形成する。
上記の初期状態を前提とした場合、製造工程において初期状態の略完全なステッププロファイルを可及的に維持するには、処理温度を比較的低温に抑えて不純物の拡散を抑止することが必要である。諸工程のうち、ソース領域及びドレイン領域（及びエクステンション領域）に導入された不純物を活性化する熱処理では、通常９５０℃〜１０５０℃程度の高温を要する。本発明者は、この点に特に着目し、当該不純物活性化工程を低温で行うべく、いわゆる低温固相エピタキシャル成長法を用いることに想到した。
即ちこの場合、半導体膜から半導体領域内の所定深さまで非晶質化（アモルファス化）し、この状態でソース領域及びドレイン領域（及びエクステンション領域）となる不純物を導入する。所定深さとしては、深い接合を形成するソース領域及びドレイン領域からも不純物拡散を抑止し、高い活性化率を実現する観点から、ソース領域及びドレイン領域の半導体領域内の接合界面よりも深い位置とすることを要する。そして、例えば低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は４５０℃〜６５０℃程度であり、半導体膜内への不純物の熱拡散は抑えられる。従って、高い不純物活性化が得られると共に、表層の半導体層には不純物を拡散させることなく初期の急峻なステッププロファイルを維持することができる。これにより、短チャネル耐性が高く、駆動能力に優れた半導体装置が実現する。
ここで、製造工程の全体を通じて処理温度を低温に抑え、初期のステッププロファイルを確実に維持するため、ゲート絶縁膜の形成工程及びゲート電極の形成工程においても、処理温度を６５０℃以下とする。具体的な方策としては、ゲート絶縁膜を高誘電体材料を用いて例えばＣＶＤ法により形成し、ゲート電極を金属材料を用いて例えばスパッタ法又はＣＶＤ法により形成する。特に、ゲート絶縁膜を通常の熱酸化法で形成する場合、処理温度として８００℃以上の高温を要する。これに対して、高誘電体材料を用いてＣＶＤ法により形成する場合、処理温度を６５０℃以下の低温とすることができる。ゲート電極を金属材料を用いてスパッタ法により形成する場合も同様に、処理温度を６５０℃以下の低温とすることができる。
ここで、チャネル拡散層を形成した後に半導体基板のアモルファス化を行う技術が特許文献１に開示されている。しかしながらこの場合、チャネル拡散層として、Ｐ型不純物であるＩｎイオンを基板表層にイオン注入してＰ型チャネル拡散層を形成する。そして、重いＩｎイオンを導入したことに起因してＰ型チャネル拡散層の基板との界面に発生する転移ループ欠陥層が形成されてしまい、リーク電流が生じることを防止する観点から、Ｐ型チャネル拡散層の後に基板内に深いアモルファス化を行うことにより、言わば転移ループ欠陥層を基板下方に押し下げる。
これに対して本発明は、チャネル拡散層を実質的にノンドープ状態の半導体膜から構成し、上記のステッププロファイルを確実に実現するための技術である。従って、本発明と特許文献１の発明とは明らかに別発明である。
また、ソース領域及びドレイン領域と一部重畳されるエクステンション領域のみをアモルファス化して低温固相エピタキシャル成長法で不純物活性化を行う技術も開発されているが、この場合にも特許文献１の課題と同様に、エクステンション領域端のチャネル中に残る転移ループ欠陥層により、リーク電流が生じてしまう。
−本発明を適用した具体的な実施形態−
以下、上記した基本骨子を踏まえ、本発明をＣＭＯＳトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に説明する。
図１〜図４は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
初めに、図１（ａ）に示すように、シリコン基板１上に、Ｐ型ＭＯＳトランジスタの活性領域２及びＮ型ＭＯＳトランジスタの活性領域３をそれぞれ画定する。
詳細には、半導体基板、ここではシリコン基板１上のＰ型ＭＯＳトランジスタの素子分離領域及びＮ型ＭＯＳトランジスタの素子分離領域にそれぞれ素子分離構造を形成し、活性領域２，３を画定する。素子分離構造としては、ＳＴＩ（Shallow Trench Isolation）法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝４ａをシリコン酸化物等の絶縁物で充填してなるＳＴＩ素子分離構造４を形成する。なお、このＳＴＩ素子分離構造４の代わりに、例えば素子分離領域をＬＯＣＯＳ法によりフィールド酸化してなるフィールド酸化膜を形成するようにしても良い。
続いて、図１（ｂ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＮ型のウェル５及びＮ型の下部チャネル層６を、ＮＭＯＳトランジスタの活性領域３にＰ型のウェル７及びＰ型の下部チャネル層８をそれぞれ形成する。
詳細には、先ず、活性領域２，３の表面に熱酸化法により薄い犠牲酸化膜１０を形成する。
次に、活性領域３側のみを覆うレジストマスク（不図示）を形成し、Ｎ型ウェルを形成すべく活性領域２にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが４００ｋｅＶ、ドーズ量が２×１０13／ｃｍ2及び加速エネルギーが１５０ｋｅＶ、ドーズ量が３×１０12／ｃｍ2の条件でイオン注入する。Ｐの代わりに砒素（Ａｓ）をイオン注入するようにしても良い。
次に、引き続き活性領域３側を覆うレジストマスクを用い、Ｎ型チャネル層を形成すべく活性領域２の表層にＮ型不純物、ここでは砒素（Ａｓ）を例えば加速エネルギーが８０ｋｅＶ、ドーズ量が３×１０12／ｃｍ2の条件でイオン注入する。Ａｓの代わりにリン（Ｐ）をイオン注入するようにしても良い。
次に、活性領域３側を覆うレジストマスクを灰化処理等により除去した後、活性領域２側のみを覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、Ｐ型ウェルを形成すべく活性領域３にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが１８０ｋｅＶ、ドーズ量が２×１０13／ｃｍ2及び加速エネルギーが５０ｋｅＶ、ドーズ量が４×１０12／ｃｍ2の条件でイオン注入する。
次に、引き続き活性領域２側を覆うレジストマスクを用い、Ｐ型チャネル層を形成すべく活性領域３の表層にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが８ｋｅＶ、ドーズ量が５×１０12／ｃｍ2の条件でイオン注入する。ここで、Ｂの代わりにインジウム（Ｉｎ）をイオン注入するようにしても良い。
そして、活性領域２側を覆うレジストマスクを灰化処理等により除去し、処理温度が１０００℃で１０秒間程度の熱処理（アニール処理）を施す。このアニール処理により、イオン注入された不純物が活性化され、またイオン注入によって入った欠陥が回復され、活性領域２にはＮ型のウェル５及びＮ型の下部チャネル層６が、活性領域３にはＰ型のウェル７及びＰ型の下部チャネル層８がそれぞれ形成される。なお、Ｐ型、Ｎ型ＭＯＳトランジスタの活性領域を形成する（不純物注入の）順番は逆でも構わない。
続いて、図１（ｃ）に示すように、下部チャネル層６，８上にそれぞれノンドープ状態（不純物濃度が１×１０16／ｃｍ3程度以下）の上部チャネル層９を形成する。
詳細には、先ず、活性領域２，３の犠牲酸化膜１０をウェットエッチング等により除去する。
そして、選択エピタキシャル成長法により、下部チャネル層６，８上それぞれノンドープ状態の半導体膜、ここではシリコン膜を１０ｎｍ程度の膜厚に成長させ、上部チャネル層９を形成する。
続いて、図１（ｄ）に示すように、上部チャネル層９から下部チャネル層６，８を含むシリコン基板１内の所定深さまで、アモルファス化する。
詳細には、比較的重い元素、ここではＧｅを用いて上部チャネル層９から基板内部へ注入し、上部チャネル層９から下部チャネル層６，８を含むシリコン基板１内の所定深さ（破線Ｄで示す）まで、非晶質化（アモルファス化）する。ここで、所定深さＤとしては、後述するソース領域１７，２２及びドレイン領域１８，２３のシリコン基板１との接合界面よりも深い位置とすることを要する。なお、Ｇｅの代わりに、ＳｉやＡｒを注入するようにしても良い。
続いて、図１（ｅ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２には、上部チャネル層９上にゲート絶縁膜１１を介してゲート電極１２及びキャップ絶縁膜２０を、ＮＭＯＳトランジスタの活性領域３には、上部チャネル層９上にゲート絶縁膜１３を介してゲート電極１４及びキャップ絶縁膜２０を、それぞれ形成する。
詳細には、活性領域２及び３において、上部チャネル層９上に高誘電体材料、ここでは（ＨｆＳｉＯＮ）を用いてゲート絶縁膜１１及び１３を形成する。ここで、ゲート絶縁膜１１は、例えばＣＶＤ法により、処理温度を６５０℃以下、例えば４５０℃として形成する。この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９への拡散が抑止される。なお、ゲート絶縁膜１１の材料としては、（ＨｆＳｉＯＮ）の代わりに（ＨｆＳｉＯ2，ＺｒＯ2等）を用いても良い。
次に、活性領域２及び３において、ゲート絶縁膜１１及び１３上に金属材料、ここでは（Ｗ／ＴｉＮ）を用いて金属膜（不図示）を堆積した後、キャップ材料として例えばシリコン酸化膜を堆積する。この金属膜は、例えばスパッタ法により、処理温度を６５０℃以下、例えば１００℃として形成する。この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９への拡散が抑止される。
そして、活性領域２，３のゲート電極形成領域のみを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、活性領域２，３の各シリコン酸化膜、各金属膜及びゲート絶縁膜１１，１３をパターニングする。このパターニングにより、活性領域２にはゲート絶縁膜１１を介したゲート電極１２及びキャップ絶縁膜２０が、活性領域３にはゲート絶縁膜１３を介したゲート電極１４及びキャップ絶縁膜２０がそれぞれパターン形成される。
続いて、図２（ａ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＰ型のエクステンション領域１５を形成する。
詳細には、活性領域３側のみを覆うレジストマスク３１を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが０．５ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、キャップ絶縁膜２０及びゲート電極１２がマスクとなり、ゲート電極１２の両側にＰ型のエクステンション領域１５が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。
続いて、図２（ｂ）に示すように、Ｎ型ＭＯＳトランジスタの活性領域３にＮ型のエクステンション領域１９を形成する。
詳細には、活性領域３側を覆うレジストマスク３１を灰化処理等により除去した後、活性領域２側のみを覆うレジストマスク３２を形成する。そして、このレジストマスク３２を用い、活性領域３にＮ型不純物、ここでは砒素（Ａｓ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が１．５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、キャップ絶縁膜２０及びゲート電極１４がマスクとなり、ゲート電極１４の両側にＮ型のエクステンション領域１９が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。
続いて、図２（ｃ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２におけるキャップ絶縁膜２０及びゲート電極１２の両側面にサイドウォールスペーサ１６を、Ｎ型ＭＯＳトランジスタの活性領域３におけるキャップ絶縁膜２０及びゲート電極１４の両側面にサイドウォールスペーサ２１を、それぞれ同時に形成する。
詳細には、活性領域２側を覆うレジストマスク３２を灰化処理等により除去した後、ゲート電極１２及び１４を覆うように全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、活性領域２ではキャップ絶縁膜２０及びゲート電極１２の両側面のみにシリコン酸化膜を、活性領域３ではキャップ絶縁膜２０及びゲート電極１４の両側面のみにシリコン酸化膜をそれぞれ残し、サイドウォールスペーサ１６，２１を形成する。
続いて、図３（ａ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＰ型のソース領域１７及びドレイン領域１８を形成する。
詳細には、活性領域３側のみを覆うレジストマスク３３を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、キャップ絶縁膜２０、ゲート電極１２及びサイドウォールスペーサ１６がマスクとなり、サイドウォールスペーサ１６の両側にＰ型のエクステンション領域１５と一部重畳するように、エクステンション領域１５よりも深いＰ型のソース領域１７及びドレイン領域１８が形成される。ここで、アモルファス化された所定深さＤは、ソース領域１７及びドレイン領域１８のシリコン基板１との接合界面よりも深いため、エクステンション領域１５、ソース領域１７及びドレイン領域１８はアモルファス化された部位に形成される。
続いて、図３（ｂ）に示すように、Ｎ型ＭＯＳトランジスタの活性領域３にＮ型のソース領域２２及びドレイン領域２３を形成する。
詳細には、活性領域３側を覆うレジストマスク３３を灰化処理等により除去し、活性領域２側のみを覆うレジストマスク３４を形成し、活性領域３にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが２０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、キャップ絶縁膜２０、ゲート電極１４及びサイドウォールスペーサ２１がマスクとなり、サイドウォールスペーサ２１の両側にＮ型のエクステンション領域１９と一部重畳するように、エクステンション領域１９よりも深いＮ型のソース領域２２及びドレイン領域２３が形成される。ここで、アモルファス化された所定深さＤは、ソース領域２２及びドレイン領域２３のシリコン基板１との接合界面よりも深いため、エクステンション領域１９、ソース領域２２及びドレイン領域２３はアモルファス化された部位に形成される。
続いて、図４（ａ）に示すように、低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物を活性化すると共に、アモルファス部分を再結晶化する。
詳細には、先ず、活性領域２側を覆うレジストマスク３４を灰化処理等により除去する。
そして、処理温度を４５０℃〜６５０℃の範囲内、ここでは６００℃とし、３０分間の低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物、即ち活性領域２側ではエクステンション領域１５、ソース領域１７及びドレイン領域１８のＰ型不純物、活性領域３側ではエクステンション領域１９、ソース領域２２及びドレイン領域２３のＮ型不純物を活性化すると共に、アモルファス部分、即ちシリコン基板１の所定深さＤから上方の部分（下部チャネル層６，８を含む）及び上部チャネル層９を再結晶化する。ここで、所定深さＤの位置において、アモルファス部分が再結晶化された際の履歴として、残留欠陥面（破線Ｒで示す）が残る。
なお、低温固相エピタキシャル成長の時間は、アモルファス部分が全て結晶化する範囲でできるだけ短時間とするのが望ましい。
この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９へ拡散が抑止される。更には、低温処理であるため、エクステンション領域１５，１９、ソース領域１７，２２及びドレイン１８，２３の各種不純物は各上部チャネル層９へ拡散することなく、十分に活性化される。尚、ここではエクステンション及びソース・ドレイン領域形成の順番（イオン注入の順番）を、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴの順としたが、これは逆でも良い。更に、エクステンション不純物の注入後に、パンチスルーストッパとしてポケット不純物の注入を行っても良い。
続いて、図４（ｂ）に示すように、ソース領域１７，２２上及びドレイン１８，２３上にシリサイド層２４を形成する。
詳細には、活性領域２，３上を含む全面に、スパッタ法等により金属、例えばＣｏまたはＮｉを堆積し、６５０℃以下の低温、ここでは４００℃で３０秒間の熱処理を施すことにより、堆積した金属とソース領域１７，２２及びドレイン１８，２３のシリコンとを反応させ、シリサイド層２４を形成する。その後、未反応の金属をウェットエッチングにより除去し、更に６５０℃以下の低温、ここでは５００℃で３０秒間の熱処理を施し、最終的なシリサイド層を形成する。ここで、ゲート電極１２，１４上にはそれぞれキャップ絶縁膜２０が形成されているため、ウェットエッチング時のゲート電極１２，１４のエッチングを防止することができる。
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域２にはＰ型ＭＯＳトランジスタ、活性領域３にはＮ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
本実施形態では、製造工程の全体を通じて処理温度を６５０℃以下の低温に抑え、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。これにより、各上部チャネル層９内への不純物の熱拡散は抑えられ、高い不純物活性化が得られると共に、各上部チャネル層９には不純物を拡散させることがない。従って、チャネル領域、即ち活性領域２側では上部チャネル層９及び下部チャネル層６、活性領域３側では上部チャネル層９及び下部チャネル層８では、各上部チャネル層９となるシリコン膜を形成した直後における初期の急峻なステッププロファイルが維持された状態で、ＣＭＯＳトランジスタが完成する。
一例として、活性領域２のＰ型ＭＯＳトランジスタのチャネル領域における濃度プロファイルを調べてみた。ここでは、図５（図４（ｂ）に対応する）に示す破線Ｌのように、Ｐ型ＭＯＳトランジスタのチャネル領域の深さ方向に沿って濃度プロファイルを調べた。その結果、図６に示すように、上部チャネル層９の不純物濃度は極めて低く、実質的にノンドープ状態（不純物の非含有状態）とされているのに対して、下部チャネル層６の不純物濃度は十分に高い値を示し、ウェル２の不純物濃度は下部チャネル層６の不純物濃度から漸減する。ここで、上部チャネル層９と下部チャネル層６との界面で不純物濃度が急激に変化する、いわゆるステッププロファイルが実現していることが判る。
本実施形態のＣＭＯＳトランジスタでは、動作時において、キャリアが実質的にノンドープ状態である各上部チャネル層９を移動することで移動度の劣化が抑制され、高不純物濃度である下部チャネル層６，８により短チャネル効果が抑制される。このように、本実施形態によれば、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高いＣＭＯＳトランジスタを得ることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、
前記半導体領域上に薄い半導体膜を形成する工程と、
前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
熱処理を施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記熱処理を、４５０℃〜６５０℃の範囲内の温度で実行することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）前記ゲート絶縁膜を、６５０℃以下の温度で形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）前記ゲート絶縁膜を、高誘電率材料から形成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記ゲート電極を、６５０℃以下の温度で形成することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
（付記７）前記ゲート電極を、金属材料から形成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
（付記９）活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、
前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、
前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
を含み、
前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。
（付記１０）前記チャネル領域の前記表層は、前記半導体領域上に形成された薄い半導体膜からなることを特徴とする付記９に記載の半導体装置。
（付記１１）前記半導体膜は、選択エピタキシャル成長法により形成されてなることを特徴とする付記１０に記載の半導体装置。
（付記１２）前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
（付記１３）前記ゲート電極は、金属材料から形成されていることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置。
本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図３に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 本実施形態によるＣＭＯＳトランジスタにおけるチャネル領域の不純物濃度分布を説明するための概略断面図である。 本実施形態によるＣＭＯＳトランジスタにおけるチャネル領域の不純物濃度分布を示す特性図である。
符号の説明
１ シリコン基板
２ Ｐ型ＭＯＳトランジスタの活性領域
３ Ｎ型ＭＯＳトランジスタの活性領域
４ ＳＴＩ素子分離構造
５，７ウェル
６，８ 下部チャネル層
９ 上部チャネル層
１０ 犠牲酸化膜
１１，１３ ゲート絶縁膜
１２，１４ ゲート電極
１５，１９ エクステンション領域
１６，２１ サイドウォールスペーサ
１７，２２ ソース領域
１８，２３ ドレイン領域
２４ シリサイド層
３１，３２，３３，３４ レジストマスク

Claims (10)

  1. 半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、
    前記半導体領域上に不純物濃度が１×１０ 16 ／ｃｍ 3 以下の、薄い半導体膜を形成する工程と、
    前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
    非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
    前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
    熱処理を４５０℃〜６５０℃の範囲内の温度で施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート絶縁膜を、６５０℃以下の温度で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ゲート絶縁膜を、高誘電体材料であるＨｆＳｉＯＮ、ＨｆＳｉＯ 2 、及びＺｒＯ 2 のうちから選ばれた１種で形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記ゲート電極を、６５０℃以下の温度で形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、
    前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、
    前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
    を含み、
    前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
    前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。
  8. 前記チャネル領域の前記表層は、前記活性領域上に形成された薄い半導体膜からなることを特徴とする請求項７に記載の半導体装置。
  9. 前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記ゲート電極は、金属材料から形成されていることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置。
JP2005099802A 2005-03-30 2005-03-30 半導体装置及びその製造方法 Active JP4493536B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005099802A JP4493536B2 (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法
KR1020050067180A KR100713680B1 (ko) 2005-03-30 2005-07-25 반도체 장치 및 그 제조 방법
US11/192,424 US7223646B2 (en) 2005-03-30 2005-07-29 Manufacturing method of semiconductor device suppressing short-channel effect
CNB2005100994963A CN100495662C (zh) 2005-03-30 2005-09-06 半导体器件及其制造方法
US11/785,465 US7312500B2 (en) 2005-03-30 2007-04-18 Manufacturing method of semiconductor device suppressing short-channel effect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005099802A JP4493536B2 (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006278974A JP2006278974A (ja) 2006-10-12
JP4493536B2 true JP4493536B2 (ja) 2010-06-30

Family

ID=37030616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005099802A Active JP4493536B2 (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法

Country Status (4)

Country Link
US (2) US7223646B2 (ja)
JP (1) JP4493536B2 (ja)
KR (1) KR100713680B1 (ja)
CN (1) CN100495662C (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771552B1 (ko) * 2006-10-31 2007-10-31 주식회사 하이닉스반도체 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법
KR100934789B1 (ko) * 2007-08-29 2009-12-31 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
EP2113940A1 (en) * 2008-04-30 2009-11-04 Imec A method for producing NMOS and PMOS devices in CMOS processing
JP2010135644A (ja) * 2008-12-05 2010-06-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置及びその製造方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP5621381B2 (ja) 2010-07-28 2014-11-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5630185B2 (ja) * 2010-09-30 2014-11-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5578001B2 (ja) * 2010-09-30 2014-08-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN104269358A (zh) * 2014-09-16 2015-01-07 复旦大学 半导体器件的制备方法
TWI550716B (zh) * 2015-07-08 2016-09-21 力晶科技股份有限公司 半導體元件的製造方法
DE102015116712A1 (de) * 2015-10-01 2017-04-06 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
US10522534B2 (en) * 2016-04-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET varactor with low threshold voltage and method of making the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3846194A (en) * 1973-01-05 1974-11-05 Inselek Inc Process for producing lightly doped p and n-type regions of silicon on an insulating substrate
JPH07321313A (ja) * 1994-05-24 1995-12-08 Sanyo Electric Co Ltd 半導体デバイスの製造方法
KR100325297B1 (ko) * 1997-12-26 2002-04-17 박종섭 반도체 소자의 제조방법
US6399458B1 (en) * 1999-09-21 2002-06-04 International Business Machines Corporation Optimized reachthrough implant for simultaneously forming an MOS capacitor
US6174754B1 (en) * 2000-03-17 2001-01-16 Taiwan Semiconductor Manufacturing Company Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
US20040207011A1 (en) * 2001-07-19 2004-10-21 Hiroshi Iwata Semiconductor device, semiconductor storage device and production methods therefor
JP2003086706A (ja) * 2001-09-13 2003-03-20 Sharp Corp 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器
JP2005101196A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US20060157732A1 (en) * 2004-11-09 2006-07-20 Epispeed Sa Fabrication of MOS-gated strained-Si and SiGe buried channel field effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20070205441A1 (en) 2007-09-06
KR100713680B1 (ko) 2007-05-02
CN1841680A (zh) 2006-10-04
CN100495662C (zh) 2009-06-03
US7223646B2 (en) 2007-05-29
US20060220114A1 (en) 2006-10-05
JP2006278974A (ja) 2006-10-12
KR20060106567A (ko) 2006-10-12
US7312500B2 (en) 2007-12-25

Similar Documents

Publication Publication Date Title
JP4493536B2 (ja) 半導体装置及びその製造方法
JP5235486B2 (ja) 半導体装置
JP5630185B2 (ja) 半導体装置及びその製造方法
US7582934B2 (en) Isolation spacer for thin SOI devices
US20070037326A1 (en) Shallow source/drain regions for CMOS transistors
US8318571B2 (en) Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
US20140167110A1 (en) Partial poly amorphization for channeling prevention
KR100861835B1 (ko) 듀얼 게이트 ｃｍｏｓ형 반도체 소자의 제조 방법
US20100237440A1 (en) Semiconductor device and method for manufacturing the same
US7687861B2 (en) Silicided regions for NMOS and PMOS devices
JP2009164200A (ja) 半導体装置及びその製造方法
JP4767843B2 (ja) 半導体装置及びその製造方法
US20050247976A1 (en) Notched spacer for CMOS transistors
JP4833527B2 (ja) 絶縁ゲート型半導体装置及びその駆動方法
JP2001160621A (ja) 半導体装置の製造方法
KR100995332B1 (ko) 반도체 소자의 제조 방법
JP5854104B2 (ja) 半導体装置
KR100778862B1 (ko) 반도체 소자 및 그 제조방법
WO2007105157A2 (en) Source and drain formation
JP2004253707A (ja) 半導体装置及びその製造方法
CN112309866A (zh) 一种半导体器件及其制备方法
KR20080023786A (ko) 반도체 소자의 제조방법
JP2004140404A (ja) 表面チャネル型ｍｏｓトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法
JPH10150000A (ja) 半導体装置の製造方法およびその半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080306

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100406

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350