JP4493536B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、MOSトランジスタ等の半導体装置及びその製造方法に関し、特に高性能CMOSトランジスタに適用して好適である。

近時では、CMOSトランジスタの更なる微細化の要請が高まっており、この要請に応えるために、ゲート長の短縮化が進められている。しかしながら、当該短縮化が進むと、いわゆる短チャネル効果の問題が顕在化する。そこで、チャネル領域の不純物濃度を増加させることにより、この短チャネル効果を抑制する工夫がなされている。ところが、チャネル領域の不純物濃度を増加させると、不純物散乱によるキャリア移動度の劣化を招来し、結果として駆動電流向上が阻害される。このように、ゲート長の短縮化の実現を図る場合、短チャネル効果抑制の要請とキャリア移動度の劣化抑制の要請とは、トレードオフの関係にある。

上記の問題に対して、短チャネル効果を抑制するも、移動度の劣化をもたらさない理想的なデバイス構造として、いわゆるエピ・チャネル(epi. channel)トランジスタやレトロクレードチャネル(retrograde channel)トランジスタが提案されてきた。これらのトランジスタは、チャネル領域の表層が極めて低い不純物濃度或いはノンドープの状態とされ、下層では高い不純物濃度の状態とされてなるものである。これらのトランジスタでは、キャリアが当該表層内に形成される反転層を移動することで不純物散乱による移動度の劣化が抑制され、当該表層下の高不純物濃度の下層によりドレイン空乏層の伸びを防ぎ短チャネル効果が抑制される。

特開2004−153246号公報

しかしながら、上記のトランジスタ構造は、デバイスの構成モデルとしては理想的なものであるが、これらの構造を実現する好適な手法が未だ案出されていない現況にある。特に、前者のエピ・チャネルトランジスタの場合、このような不純物濃度の理想的なステッププロファイルは、不純物が活性化アニール時や他の熱プロセスにおいて拡散するため、実現は極めて困難であった。

本発明は、上記の課題に鑑みてなされたものであり、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板の半導体領域内に第1導電型の第1の不純物を導入し、前記第1の不純物を活性化する工程と、前記半導体領域上に不純物濃度が1×10 16 /cm 3 以下の、薄い半導体膜を形成する工程と、前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第2の導電型の第2の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、熱処理を450℃〜650℃の範囲内の温度で施すことにより、導入された前記第2の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程とを含む。

本発明の半導体装置は、活性領域が画定され、前記活性領域に第1導電型の第1の不純物が導入されてなる半導体基板と、前記活性領域に第2導電型の第2の不純物が導入されて形成されたソース領域及びドレイン領域と、前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極とを含み、前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第1の不純物の濃度が急峻な階段状に増加するように形成されている。

本発明によれば、高いソース/ドレイン不純物活性化とチャネル領域における理想的なステッププロファイルとを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置を実現することができる。

−本発明の基本骨子−
本発明者は、チャネル領域における不純物濃度の理想的なステッププロファイルを容易且つ確実に実現すべく鋭意検討し、以下のように本発明に想到した。

先ず、初期状態として略完全なステッププロファイルの状態を確保すべく、基板の半導体領域内に不純物を導入し、チャネル拡散層を形成しておき、その後に選択エピタキシャル成長法等によりチャネル拡散層上にチャネル領域の表層となる不純物を含まない半導体膜を形成する。

上記の初期状態を前提とした場合、製造工程において初期状態の略完全なステッププロファイルを可及的に維持するには、処理温度を比較的低温に抑えて不純物の拡散を抑止することが必要である。諸工程のうち、ソース領域及びドレイン領域(及びエクステンション領域)に導入された不純物を活性化する熱処理では、通常950℃〜1050℃程度の高温を要する。本発明者は、この点に特に着目し、当該不純物活性化工程を低温で行うべく、いわゆる低温固相エピタキシャル成長法を用いることに想到した。

即ちこの場合、半導体膜から半導体領域内の所定深さまで非晶質化(アモルファス化)し、この状態でソース領域及びドレイン領域(及びエクステンション領域)となる不純物を導入する。所定深さとしては、深い接合を形成するソース領域及びドレイン領域からも不純物拡散を抑止し、高い活性化率を実現する観点から、ソース領域及びドレイン領域の半導体領域内の接合界面よりも深い位置とすることを要する。そして、例えば低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は450℃〜650℃程度であり、半導体膜内への不純物の熱拡散は抑えられる。従って、高い不純物活性化が得られると共に、表層の半導体層には不純物を拡散させることなく初期の急峻なステッププロファイルを維持することができる。これにより、短チャネル耐性が高く、駆動能力に優れた半導体装置が実現する。

ここで、製造工程の全体を通じて処理温度を低温に抑え、初期のステッププロファイルを確実に維持するため、ゲート絶縁膜の形成工程及びゲート電極の形成工程においても、処理温度を650℃以下とする。具体的な方策としては、ゲート絶縁膜を高誘電体材料を用いて例えばCVD法により形成し、ゲート電極を金属材料を用いて例えばスパッタ法又はCVD法により形成する。特に、ゲート絶縁膜を通常の熱酸化法で形成する場合、処理温度として800℃以上の高温を要する。これに対して、高誘電体材料を用いてCVD法により形成する場合、処理温度を650℃以下の低温とすることができる。ゲート電極を金属材料を用いてスパッタ法により形成する場合も同様に、処理温度を650℃以下の低温とすることができる。

ここで、チャネル拡散層を形成した後に半導体基板のアモルファス化を行う技術が特許文献1に開示されている。しかしながらこの場合、チャネル拡散層として、P型不純物であるInイオンを基板表層にイオン注入してP型チャネル拡散層を形成する。そして、重いInイオンを導入したことに起因してP型チャネル拡散層の基板との界面に発生する転移ループ欠陥層が形成されてしまい、リーク電流が生じることを防止する観点から、P型チャネル拡散層の後に基板内に深いアモルファス化を行うことにより、言わば転移ループ欠陥層を基板下方に押し下げる。

これに対して本発明は、チャネル拡散層を実質的にノンドープ状態の半導体膜から構成し、上記のステッププロファイルを確実に実現するための技術である。従って、本発明と特許文献1の発明とは明らかに別発明である。

また、ソース領域及びドレイン領域と一部重畳されるエクステンション領域のみをアモルファス化して低温固相エピタキシャル成長法で不純物活性化を行う技術も開発されているが、この場合にも特許文献1の課題と同様に、エクステンション領域端のチャネル中に残る転移ループ欠陥層により、リーク電流が生じてしまう。

−本発明を適用した具体的な実施形態−
以下、上記した基本骨子を踏まえ、本発明をCMOSトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、説明の便宜上、CMOSトランジスタの構成をその製造方法と共に説明する。
図1〜図4は、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。

初めに、図1(a)に示すように、シリコン基板1上に、P型MOSトランジスタの活性領域2及びN型MOSトランジスタの活性領域3をそれぞれ画定する。

詳細には、半導体基板、ここではシリコン基板1上のP型MOSトランジスタの素子分離領域及びN型MOSトランジスタの素子分離領域にそれぞれ素子分離構造を形成し、活性領域2,3を画定する。素子分離構造としては、STI(Shallow Trench Isolation)法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝4aをシリコン酸化物等の絶縁物で充填してなるSTI素子分離構造4を形成する。なお、このSTI素子分離構造4の代わりに、例えば素子分離領域をLOCOS法によりフィールド酸化してなるフィールド酸化膜を形成するようにしても良い。

続いて、図1(b)に示すように、P型MOSトランジスタの活性領域2にN型のウェル5及びN型の下部チャネル層6を、NMOSトランジスタの活性領域3にP型のウェル7及びP型の下部チャネル層8をそれぞれ形成する。

詳細には、先ず、活性領域2,3の表面に熱酸化法により薄い犠牲酸化膜10を形成する。
次に、活性領域3側のみを覆うレジストマスク(不図示)を形成し、N型ウェルを形成すべく活性領域2にN型不純物、ここではリン(P)を例えば加速エネルギーが400keV、ドーズ量が2×1013/cm2及び加速エネルギーが150keV、ドーズ量が3×1012/cm2の条件でイオン注入する。Pの代わりに砒素(As)をイオン注入するようにしても良い。

次に、引き続き活性領域3側を覆うレジストマスクを用い、N型チャネル層を形成すべく活性領域2の表層にN型不純物、ここでは砒素(As)を例えば加速エネルギーが80keV、ドーズ量が3×1012/cm2の条件でイオン注入する。Asの代わりにリン(P)をイオン注入するようにしても良い。

次に、活性領域3側を覆うレジストマスクを灰化処理等により除去した後、活性領域2側のみを覆うレジストマスク(不図示)を形成する。そして、このレジストマスクを用いて、P型ウェルを形成すべく活性領域3にP型不純物、ここではホウ素(B)を例えば加速エネルギーが180keV、ドーズ量が2×1013/cm2及び加速エネルギーが50keV、ドーズ量が4×1012/cm2の条件でイオン注入する。

次に、引き続き活性領域2側を覆うレジストマスクを用い、P型チャネル層を形成すべく活性領域3の表層にP型不純物、ここではホウ素(B)を例えば加速エネルギーが8keV、ドーズ量が5×1012/cm2の条件でイオン注入する。ここで、Bの代わりにインジウム(In)をイオン注入するようにしても良い。

そして、活性領域2側を覆うレジストマスクを灰化処理等により除去し、処理温度が1000℃で10秒間程度の熱処理(アニール処理)を施す。このアニール処理により、イオン注入された不純物が活性化され、またイオン注入によって入った欠陥が回復され、活性領域2にはN型のウェル5及びN型の下部チャネル層6が、活性領域3にはP型のウェル7及びP型の下部チャネル層8がそれぞれ形成される。なお、P型、N型MOSトランジスタの活性領域を形成する(不純物注入の)順番は逆でも構わない。

続いて、図1(c)に示すように、下部チャネル層6,8上にそれぞれノンドープ状態(不純物濃度が1×1016/cm3程度以下)の上部チャネル層9を形成する。

詳細には、先ず、活性領域2,3の犠牲酸化膜10をウェットエッチング等により除去する。
そして、選択エピタキシャル成長法により、下部チャネル層6,8上それぞれノンドープ状態の半導体膜、ここではシリコン膜を10nm程度の膜厚に成長させ、上部チャネル層9を形成する。

続いて、図1(d)に示すように、上部チャネル層9から下部チャネル層6,8を含むシリコン基板1内の所定深さまで、アモルファス化する。
詳細には、比較的重い元素、ここではGeを用いて上部チャネル層9から基板内部へ注入し、上部チャネル層9から下部チャネル層6,8を含むシリコン基板1内の所定深さ(破線Dで示す)まで、非晶質化(アモルファス化)する。ここで、所定深さDとしては、後述するソース領域17,22及びドレイン領域18,23のシリコン基板1との接合界面よりも深い位置とすることを要する。なお、Geの代わりに、SiやArを注入するようにしても良い。

続いて、図1(e)に示すように、P型MOSトランジスタの活性領域2には、上部チャネル層9上にゲート絶縁膜11を介してゲート電極12及びキャップ絶縁膜20を、NMOSトランジスタの活性領域3には、上部チャネル層9上にゲート絶縁膜13を介してゲート電極14及びキャップ絶縁膜20を、それぞれ形成する。

詳細には、活性領域2及び3において、上部チャネル層9上に高誘電体材料、ここでは(HfSiON)を用いてゲート絶縁膜11及び13を形成する。ここで、ゲート絶縁膜11は、例えばCVD法により、処理温度を650℃以下、例えば450℃として形成する。この場合、処理温度が650℃以下の低温であるため、下部チャネル層6,8の不純物の各上部チャネル層9への拡散が抑止される。なお、ゲート絶縁膜11の材料としては、(HfSiON)の代わりに(HfSiO2,ZrO2等)を用いても良い。

次に、活性領域2及び3において、ゲート絶縁膜11及び13上に金属材料、ここでは(W/TiN)を用いて金属膜(不図示)を堆積した後、キャップ材料として例えばシリコン酸化膜を堆積する。この金属膜は、例えばスパッタ法により、処理温度を650℃以下、例えば100℃として形成する。この場合、処理温度が650℃以下の低温であるため、下部チャネル層6,8の不純物の各上部チャネル層9への拡散が抑止される。

そして、活性領域2,3のゲート電極形成領域のみを開口するレジストマスク(不図示)を形成する。このレジストマスクを用いて、活性領域2,3の各シリコン酸化膜、各金属膜及びゲート絶縁膜11,13をパターニングする。このパターニングにより、活性領域2にはゲート絶縁膜11を介したゲート電極12及びキャップ絶縁膜20が、活性領域3にはゲート絶縁膜13を介したゲート電極14及びキャップ絶縁膜20がそれぞれパターン形成される。

続いて、図2(a)に示すように、P型MOSトランジスタの活性領域2にP型のエクステンション領域15を形成する。
詳細には、活性領域3側のみを覆うレジストマスク31を形成し、活性領域2にP型不純物、ここではホウ素(B)を例えば加速エネルギーが0.5keV、ドーズ量が1×1015/cm2の条件でイオン注入する。このとき活性領域2では、キャップ絶縁膜20及びゲート電極12がマスクとなり、ゲート電極12の両側にP型のエクステンション領域15が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。

続いて、図2(b)に示すように、N型MOSトランジスタの活性領域3にN型のエクステンション領域19を形成する。
詳細には、活性領域3側を覆うレジストマスク31を灰化処理等により除去した後、活性領域2側のみを覆うレジストマスク32を形成する。そして、このレジストマスク32を用い、活性領域3にN型不純物、ここでは砒素(As)を例えば加速エネルギーが5keV、ドーズ量が1.5×1015/cm2の条件でイオン注入する。このとき活性領域3では、キャップ絶縁膜20及びゲート電極14がマスクとなり、ゲート電極14の両側にN型のエクステンション領域19が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。

続いて、図2(c)に示すように、P型MOSトランジスタの活性領域2におけるキャップ絶縁膜20及びゲート電極12の両側面にサイドウォールスペーサ16を、N型MOSトランジスタの活性領域3におけるキャップ絶縁膜20及びゲート電極14の両側面にサイドウォールスペーサ21を、それぞれ同時に形成する。
詳細には、活性領域2側を覆うレジストマスク32を灰化処理等により除去した後、ゲート電極12及び14を覆うように全面に絶縁膜、ここではシリコン酸化膜(不図示)を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング(エッチバック)し、活性領域2ではキャップ絶縁膜20及びゲート電極12の両側面のみにシリコン酸化膜を、活性領域3ではキャップ絶縁膜20及びゲート電極14の両側面のみにシリコン酸化膜をそれぞれ残し、サイドウォールスペーサ16,21を形成する。

続いて、図3(a)に示すように、P型MOSトランジスタの活性領域2にP型のソース領域17及びドレイン領域18を形成する。
詳細には、活性領域3側のみを覆うレジストマスク33を形成し、活性領域2にP型不純物、ここではホウ素(B)を例えば加速エネルギーが5keV、ドーズ量が4×1015/cm2の条件でイオン注入する。このとき活性領域2では、キャップ絶縁膜20、ゲート電極12及びサイドウォールスペーサ16がマスクとなり、サイドウォールスペーサ16の両側にP型のエクステンション領域15と一部重畳するように、エクステンション領域15よりも深いP型のソース領域17及びドレイン領域18が形成される。ここで、アモルファス化された所定深さDは、ソース領域17及びドレイン領域18のシリコン基板1との接合界面よりも深いため、エクステンション領域15、ソース領域17及びドレイン領域18はアモルファス化された部位に形成される。

続いて、図3(b)に示すように、N型MOSトランジスタの活性領域3にN型のソース領域22及びドレイン領域23を形成する。
詳細には、活性領域3側を覆うレジストマスク33を灰化処理等により除去し、活性領域2側のみを覆うレジストマスク34を形成し、活性領域3にN型不純物、ここではリン(P)を例えば加速エネルギーが20keV、ドーズ量が5×1015/cm2の条件でイオン注入する。このとき活性領域3では、キャップ絶縁膜20、ゲート電極14及びサイドウォールスペーサ21がマスクとなり、サイドウォールスペーサ21の両側にN型のエクステンション領域19と一部重畳するように、エクステンション領域19よりも深いN型のソース領域22及びドレイン領域23が形成される。ここで、アモルファス化された所定深さDは、ソース領域22及びドレイン領域23のシリコン基板1との接合界面よりも深いため、エクステンション領域19、ソース領域22及びドレイン領域23はアモルファス化された部位に形成される。

続いて、図4(a)に示すように、低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物を活性化すると共に、アモルファス部分を再結晶化する。
詳細には、先ず、活性領域2側を覆うレジストマスク34を灰化処理等により除去する。
そして、処理温度を450℃〜650℃の範囲内、ここでは600℃とし、30分間の低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物、即ち活性領域2側ではエクステンション領域15、ソース領域17及びドレイン領域18のP型不純物、活性領域3側ではエクステンション領域19、ソース領域22及びドレイン領域23のN型不純物を活性化すると共に、アモルファス部分、即ちシリコン基板1の所定深さDから上方の部分(下部チャネル層6,8を含む)及び上部チャネル層9を再結晶化する。ここで、所定深さDの位置において、アモルファス部分が再結晶化された際の履歴として、残留欠陥面(破線Rで示す)が残る。

なお、低温固相エピタキシャル成長の時間は、アモルファス部分が全て結晶化する範囲でできるだけ短時間とするのが望ましい。

この場合、処理温度が650℃以下の低温であるため、下部チャネル層6,8の不純物の各上部チャネル層9へ拡散が抑止される。更には、低温処理であるため、エクステンション領域15,19、ソース領域17,22及びドレイン18,23の各種不純物は各上部チャネル層9へ拡散することなく、十分に活性化される。尚、ここではエクステンション及びソース・ドレイン領域形成の順番(イオン注入の順番)を、P型MOSFET、N型MOSFETの順としたが、これは逆でも良い。更に、エクステンション不純物の注入後に、パンチスルーストッパとしてポケット不純物の注入を行っても良い。

続いて、図4(b)に示すように、ソース領域17,22上及びドレイン18,23上にシリサイド層24を形成する。
詳細には、活性領域2,3上を含む全面に、スパッタ法等により金属、例えばCoまたはNiを堆積し、650℃以下の低温、ここでは400℃で30秒間の熱処理を施すことにより、堆積した金属とソース領域17,22及びドレイン18,23のシリコンとを反応させ、シリサイド層24を形成する。その後、未反応の金属をウェットエッチングにより除去し、更に650℃以下の低温、ここでは500℃で30秒間の熱処理を施し、最終的なシリサイド層を形成する。ここで、ゲート電極12,14上にはそれぞれキャップ絶縁膜20が形成されているため、ウェットエッチング時のゲート電極12,14のエッチングを防止することができる。

しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域2にはP型MOSトランジスタ、活性領域3にはN型MOSトランジスタをそれぞれ備えてなるCMOSトランジスタを完成させる。

本実施形態では、製造工程の全体を通じて処理温度を650℃以下の低温に抑え、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。これにより、各上部チャネル層9内への不純物の熱拡散は抑えられ、高い不純物活性化が得られると共に、各上部チャネル層9には不純物を拡散させることがない。従って、チャネル領域、即ち活性領域2側では上部チャネル層9及び下部チャネル層6、活性領域3側では上部チャネル層9及び下部チャネル層8では、各上部チャネル層9となるシリコン膜を形成した直後における初期の急峻なステッププロファイルが維持された状態で、CMOSトランジスタが完成する。

一例として、活性領域2のP型MOSトランジスタのチャネル領域における濃度プロファイルを調べてみた。ここでは、図5(図4(b)に対応する)に示す破線Lのように、P型MOSトランジスタのチャネル領域の深さ方向に沿って濃度プロファイルを調べた。その結果、図6に示すように、上部チャネル層9の不純物濃度は極めて低く、実質的にノンドープ状態(不純物の非含有状態)とされているのに対して、下部チャネル層6の不純物濃度は十分に高い値を示し、ウェル2の不純物濃度は下部チャネル層6の不純物濃度から漸減する。ここで、上部チャネル層9と下部チャネル層6との界面で不純物濃度が急激に変化する、いわゆるステッププロファイルが実現していることが判る。

本実施形態のCMOSトランジスタでは、動作時において、キャリアが実質的にノンドープ状態である各上部チャネル層9を移動することで移動度の劣化が抑制され、高不純物濃度である下部チャネル層6,8により短チャネル効果が抑制される。このように、本実施形態によれば、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高いCMOSトランジスタを得ることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

(付記1)半導体基板の半導体領域内に第1導電型の第1の不純物を導入し、前記第1の不純物を活性化する工程と、
前記半導体領域上に薄い半導体膜を形成する工程と、
前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第2の導電型の第2の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
熱処理を施すことにより、導入された前記第2の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。

(付記2)前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする付記1に記載の半導体装置の製造方法。

(付記3)前記熱処理を、450℃〜650℃の範囲内の温度で実行することを特徴とする付記1又は2に記載の半導体装置の製造方法。

(付記4)前記ゲート絶縁膜を、650℃以下の温度で形成することを特徴とする付記1〜3のいずれか1項に記載の半導体装置の製造方法。

(付記5)前記ゲート絶縁膜を、高誘電率材料から形成することを特徴とする付記4に記載の半導体装置の製造方法。

(付記6)前記ゲート電極を、650℃以下の温度で形成することを特徴とする付記1〜4のいずれか1項に記載の半導体装置の製造方法。

(付記7)前記ゲート電極を、金属材料から形成することを特徴とする付記6に記載の半導体装置の製造方法。

(付記8)前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする付記1〜7のいずれか1項に記載の半導体装置の製造方法。

(付記9)活性領域が画定され、前記活性領域に第1導電型の第1の不純物が導入されてなる半導体基板と、
前記活性領域に第2導電型の第2の不純物が導入されて形成されたソース領域及びドレイン領域と、
前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
を含み、
前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第1の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。

(付記10)前記チャネル領域の前記表層は、前記半導体領域上に形成された薄い半導体膜からなることを特徴とする付記9に記載の半導体装置。

(付記11)前記半導体膜は、選択エピタキシャル成長法により形成されてなることを特徴とする付記10に記載の半導体装置。

(付記12)前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする付記9〜11のいずれか1項に記載の半導体装置。

(付記13)前記ゲート電極は、金属材料から形成されていることを特徴とする付記9〜12のいずれか1項に記載の半導体装置。

本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。 図1に引き続き、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。 図2に引き続き、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。 図3に引き続き、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。 本実施形態によるCMOSトランジスタにおけるチャネル領域の不純物濃度分布を説明するための概略断面図である。 本実施形態によるCMOSトランジスタにおけるチャネル領域の不純物濃度分布を示す特性図である。

符号の説明

1 シリコン基板
2 P型MOSトランジスタの活性領域
3 N型MOSトランジスタの活性領域
4 STI素子分離構造
5,7ウェル
6,8 下部チャネル層
9 上部チャネル層
10 犠牲酸化膜
11,13 ゲート絶縁膜
12,14 ゲート電極
15,19 エクステンション領域
16,21 サイドウォールスペーサ
17,22 ソース領域
18,23 ドレイン領域
24 シリサイド層
31,32,33,34 レジストマスク

Claims (10)

  1. 半導体基板の半導体領域内に第1導電型の第1の不純物を導入し、前記第1の不純物を活性化する工程と、
    前記半導体領域上に不純物濃度が1×10 16 /cm 3 以下の、薄い半導体膜を形成する工程と、
    前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
    非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
    前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第2の導電型の第2の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
    熱処理を450℃〜650℃の範囲内の温度で施すことにより、導入された前記第2の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ゲート絶縁膜を、650℃以下の温度で形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記ゲート絶縁膜を、高誘電体材料であるHfSiON、HfSiO 2 、及びZrO 2 のうちから選ばれた1種で形成することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
  5. 前記ゲート電極を、650℃以下の温度で形成することを特徴とする請求項1〜のいずれか1項に記載の半導体装置の製造方法。
  6. 前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
  7. 活性領域が画定され、前記活性領域に第1導電型の第1の不純物が導入されてなる半導体基板と、
    前記活性領域に第2導電型の第2の不純物が導入されて形成されたソース領域及びドレイン領域と、
    前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
    を含み、
    前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
    前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第1の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。
  8. 前記チャネル領域の前記表層は、前記活性領域上に形成された薄い半導体膜からなることを特徴とする請求項7に記載の半導体装置。
  9. 前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする請求項7又は8に記載の半導体装置。
  10. 前記ゲート電極は、金属材料から形成されていることを特徴とする請求項7〜9のいずれか1項に記載の半導体装置。
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KR1020050067180A KR100713680B1 (ko) 2005-03-30 2005-07-25 반도체 장치 및 그 제조 방법
US11/192,424 US7223646B2 (en) 2005-03-30 2005-07-29 Manufacturing method of semiconductor device suppressing short-channel effect
CN 200510099496 CN100495662C (zh) 2005-03-30 2005-09-06 半导体器件及其制造方法
US11/785,465 US7312500B2 (en) 2005-03-30 2007-04-18 Manufacturing method of semiconductor device suppressing short-channel effect

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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771552B1 (ko) * 2006-10-31 2007-10-31 주식회사 하이닉스반도체 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법
KR100934789B1 (ko) * 2007-08-29 2009-12-31 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
EP2113940A1 (en) * 2008-04-30 2009-11-04 Imec A method for producing NMOS and PMOS devices in CMOS processing
JP2010135644A (ja) * 2008-12-05 2010-06-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置及びその製造方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP5621381B2 (ja) 2010-07-28 2014-11-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5578001B2 (ja) * 2010-09-30 2014-08-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
JP5630185B2 (ja) 2010-09-30 2014-11-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8404551B2 (en) * 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
WO2014071049A2 (en) 2012-10-31 2014-05-08 Suvolta, Inc. Dram-type device with low variation transistor peripheral circuits, and related methods
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
CN104269358A (zh) * 2014-09-16 2015-01-07 复旦大学 半导体器件的制备方法
TWI550716B (zh) * 2015-07-08 2016-09-21 Powerchip Technology Corp 半導體元件的製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3846194A (en) * 1973-01-05 1974-11-05 Inselek Inc Process for producing lightly doped p and n-type regions of silicon on an insulating substrate
JPH07321313A (ja) * 1994-05-24 1995-12-08 Sanyo Electric Co Ltd 半導体デバイスの製造方法
KR100325297B1 (ko) * 1997-12-26 2002-02-06 박종섭 반도체 소자의 제조방법
US6399458B1 (en) * 1999-09-21 2002-06-04 International Business Machines Corporation Optimized reachthrough implant for simultaneously forming an MOS capacitor
US6174754B1 (en) * 2000-03-17 2001-01-16 Taiwan Semiconductor Manufacturing Company Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
WO2003009385A1 (en) * 2001-07-19 2003-01-30 Sharp Kabushiki Kaisha Semiconductor device, semiconductor storage device and production methods therefor
JP2003086706A (ja) * 2001-09-13 2003-03-20 Sharp Corp 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器
US6689671B1 (en) 2002-05-22 2004-02-10 Advanced Micro Devices, Inc. Low temperature solid-phase epitaxy fabrication process for MOS devices built on strained semiconductor substrate
JP2005101196A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US20060157732A1 (en) * 2004-11-09 2006-07-20 Epispeed Sa Fabrication of MOS-gated strained-Si and SiGe buried channel field effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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