KR20060106567A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060106567A
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Abstract

본 발명은 채널 영역에서의 이상적인 스텝 프로파일을 용이하게 또한 확실하게 실현시키고, 단채널 효과의 억제 및 이동도의 열화 억제를 동시에 달성하는 것을 과제로 한다.
반도체막(9)으로부터 실리콘 기판(1) 내의 소정의 깊이 D까지 아모포스화하고, 이 상태에서 소스/드레인이 되는 불순물을 도입한다. 그리고, 저온고상 에피택셜 성장법에 의해 불순물을 활성화함과 동시에, 아모포스 부분을 재결정화한다. 이 저온고상 에피택셜 성장법에 필요한 처리 온도는 450℃∼650℃ 정도이며, 반도체막(9) 내로의 불순물의 열확산이 억제되어, 초기의 급준(急峻)한 스텝 프로파일이 유지된다.
게이트 절연막, 희생 산화막, 익스텐션 영역, 실리사이드층, 레지스트 마스크, 하부 채널층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD OF THE SAME}
도 1은 본 실시예에 의한 CMOS트랜지스터의 제조 방법을 공정 순으로 나타내는 개략적인 단면도.
도 2는 도 1에 이어서, 본 실시예에 의한 CMOS트랜지스터의 제조 방법을 공정 순으로 나타내는 개략적인 단면도.
도 3은 도 2에 이어서, 본 실시예에 의한 CMOS트랜지스터의 제조 방법을 공정 순으로 나타내는 개략적인 단면도.
도 4는 도 3에 이어서, 본 실시예에 의한 CMOS트랜지스터의 제조 방법을 공정 순으로 나타내는 개략적인 단면도.
도 5는 본 실시예에 의한 CMOS트랜지스터에서의 채널 영역의 불순물 농도 분포를 설명하기 위한 개략적인 단면도.
도 6은 본 실시예에 의한 CMOS트랜지스터에서의 채널 영역의 불순물 농도 분포를 나타내는 특성도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판
2 : P형 MOS트랜지스터의 활성 영역
3 : N형 MOS트랜지스터의 활성 영역
4 : STI 소자 분리 구조
5, 7 : 웰
6, 8 : 하부 채널층
9 : 상부 채널층
10 : 희생 산화막
11, 13 : 게이트 절연막
12, 14 : 게이트 전극
15, 19 : 익스텐션 영역
16, 21 : 사이드월 스페이서
17, 22 : 소스 영역
18, 23 : 드레인 영역
24 : 실리사이드층
31, 32, 33, 34 : 레지스트 마스크
본 발명은 MOS트랜지스터 등의 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 고성능 CMOS트랜지스터에 적용하기에 적당하다.
최근에는, CMOS트랜지스터가 미세화의 요청이 더 높아지고 있어, 이 요청에 응하기 위해서, 게이트 길이의 단축화가 진행되고 있다. 그러나, 상기 단축화가 진행되면, 소위 단채널 효과의 문제가 현재화된다. 그래서, 채널 영역의 불순물 농도를 증가시킴으로써, 이 단채널 효과를 억제하는 연구가 이루어지고 있다. 그런데, 채널 영역의 불순물 농도를 증가시키면, 불순물 산란(散亂)에 의한 캐리어 이동도의 열화를 초래하고, 결과적으로 구동 전류 향상이 저해된다. 이와 같이, 게이트 길이의 단축화의 실현을 꾀할 경우, 단채널 효과 억제의 요청과 캐리어 이동도의 열화 억제의 요청과는 트레이드오프의 관계에 있다.
상기의 문제에 대하여, 단채널 효과를 억제하고, 이동도의 열화를 초래하지 않는 이상적인 디바이스 구조로서, 소위 에피·채널(epi. channel) 트랜지스터나 레트로그래이드 채널(retrograde channel) 트랜지스터가 제안되어 왔다. 이들 트랜지스터는 채널 영역의 표층이 매우 낮은 불순물 농도 또는 넌도프의 상태가 되고, 하층에서는 높은 불순물 농도의 상태가 되어 이루어지는 것이다. 이들 트랜지스터에서는, 캐리어가 상기 표층 내에 형성되는 반전층을 이동함으로써, 불순물 산란에 의한 이동도의 열화가 억제되고, 상기 표층 아래의 고불순물 농도의 하층에 의해 드레인 공핍층(空乏層)의 연장을 방지하여 단채널 효과가 억제된다.
[특허문헌 1] 일본국 특허 공개 2004-153246호 공보.
그러나, 상기의 트랜지스터 구조는 디바이스의 구성 모델로서는 이상적인 것이지만, 이들 구조를 실현시키는 적당한 방법이 아직 안출되고 있지 않은 현황에 있다. 특히, 상기의 에피·채널 트랜지스터의 경우, 이러한 불순물 농도의 이상적 인 스텝 프로파일은 불순물이 활성화 어닐 시나 다른 열 프로세스에서 확산하기 때문에, 실현은 매우 곤란하였다.
본 발명은 상기의 과제를 감안하여 이루어진 것으로서, 채널 영역에서의 이상적인 스텝 프로파일을 용이하게 또한 확실하게 실현시키고, 단채널 효과의 억제 및 이동도의 열화 억제를 동시에 달성하며, 채널 길이의 더욱더 단축화에 대응 가능한 신뢰성 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 반도체 영역 내에 제 1 도전형의 제 1 불순물을 도입하여 상기 제 1 불순물을 활성화하는 공정과, 상기 반도체 영역 상에 얇은 반도체막을 형성하는 공정과, 상기 반도체막으로부터 상기 반도체 영역 내의 소정의 깊이까지 비정질화(非晶質化)하는 공정과, 비정질화된 상기 반도체막 상에 게이트 절연막을 개재시킨 게이트 전극을 패턴 형성하는 공정과, 상기 게이트 전극의 양측에서의 상기 반도체막에서 상기 반도체 영역 내에 제 2 도전형의 제 2 분순물을 도입하여 소스 영역 및 드레인 영역을 형성하는 공정과, 열처리를 행함으로써 도입된 상기 제 2 불순물을 활성화함과 동시에, 상기 반도체막 및 상기 반도체 영역의 비정질화된 부분을 재결정화하는 공정을 포함한다.
본 발명의 반도체 장치는 활성 영역이 획정되고, 상기 활성 영역에 제 1 도전형의 제 1 불순물이 도입되어 이루어지는 반도체 기판과, 상기 활성 영역에 제 2 도전형의 제 2 불순물이 도입되어 형성된 소스 영역 및 드레인 영역과, 상기 활성 영역의 상기 소스 영역과 상기 드레인 영역 사이에서의 채널 영역 상에, 게이트 절 연막을 통하여 패턴 형성된 게이트 전극을 포함하며, 상기 활성 영역은 상기 소스 영역 및 상기 드레인 영역의 계면이 되는 깊이보다도 깊은 부분에 잔류 결함면이 형성되어, 표면으로부터 상기 잔류 결함면까지의 영역이 비정질상태에서 재결정화되고 있으며, 상기 채널 영역은 그 표층이 실질적으로 불순물의 비함유 상태가 되어, 상기 표층과의 계면에서 상기 제 1 불순물의 농도가 급준한 계단 모양으로 증가하도록 형성되어 있다.
[본 발명의 기본골자]
본 발명자는, 채널 영역에서의 불순물 농도의 이상적인 스텝 프로파일을 용이하게 또한 확실하게 실현시키기 위해 예의 검토하여, 아래와 같이 본 발명에 상도하였다.
우선, 초기 상태로서 거의 완전한 스텝 프로파일의 상태를 확보하기 위해, 기판의 반도체 영역 내에 불순물을 도입하여, 채널 확산층을 형성해 놓고, 그 후에 선택 에피택셜 성장법 등에 의해 채널 확산층 상에 채널 영역의 표층이 되는 불순물을 포함하지 않는 반도체막을 형성한다.
상기의 초기 상태를 전제로 했을 경우, 제조 공정에서 초기 상태의 거의 완전한 스텝 프로파일을 가급적으로 유지하기에는, 처리 온도를 비교적 저온으로 억제하여 불순물의 확산을 억지시킬 필요가 있다. 여러 공정 중, 소스 영역 및 드레인 영역(및 익스텐션 영역)에 도입된 불순물을 활성화하는 열처리에서는, 보통 950℃∼1050℃ 정도의 고온을 필요로 한다. 본 발명자는, 이 점에 특히 착안하여, 상기 불순물 활성화 공정을 저온에서 행하기 위해, 소위 저온고상 에피택셜 성장법을 사용하는 것에 상도하였다.
즉, 이 경우, 반도체막으로부터 반도체 영역 내의 소정의 깊이까지 비정질화(아모포스화)하고, 이 상태에서 소스 영역 및 드레인 영역(및 익스텐션 영역)이 되는 불순물을 도입한다. 소정의 깊이로서는, 깊은 접합을 형성하는 소스 영역 및 드레인 영역으로부터도 불순물확산을 억지하고, 높은 활성화율을 실현시키는 관점에서 소스 영역 및 드레인 영역의 반도체 영역 내의 접합 계면보다도 깊은 위치로 할 것을 필요로 한다. 그리고, 예를 들면 저온고상 에피택셜 성장법에 의해, 불순물을 활성화함과 동시에 아모포스 부분을 재결정화한다. 이 저온고상 에피택셜 성장법에 필요한 처리 온도는 450℃∼650℃ 정도이며, 반도체막 내로의 불순물의 열확산은 억제할 수 있다. 따라서, 높은 불순물활성화를 얻을 수 있음과 동시에, 표층의 반도체층에는 불순물을 확산시키지 않고, 초기의 급준한 스텝 프로파일을 유지할 수 있다. 이에 따라, 단채널 내성이 높고, 구동능력에 뛰어난 반도체 장치가 실현된다.
여기에서, 제조 공정의 전체를 통하여 처리 온도를 저온으로 억제하고, 초기의 스텝 프로파일을 확실하게 유지하기 때문에, 게이트 절연막의 형성 공정 및 게이트 전극의 형성 공정에서도, 처리 온도를 650℃ 이하로 한다. 구체적인 방책으로서는, 게이트 절연막을 고유전체 재료를 사용하여, 예를 들면 CVD법에 의해 형성하고, 게이트 전극을 금속재료를 사용하여, 예를 들면 스퍼터법 또는 CVD법에 의해 형성한다. 특히, 게이트 절연막을 통상의 열산화법으로 형성할 경우, 처리 온도로서 800℃ 이상의 고온을 필요로 한다. 이것에 대하여, 고유전체 재료를 사용하여 CVD법에 의해 형성할 경우, 처리 온도를 650℃ 이하의 저온으로 할 수 있다. 게이트 전극을 금속 재료를 사용하여 스퍼터법에 의해 형성할 경우도 마찬가지로, 처리 온도를 650℃ 이하의 저온으로 할 수 있다.
여기서, 채널 확산층을 형성한 후에 반도체 기판의 아모포스화를 행하는 기술이 특허문헌 1에 개시되어 있다. 그러나, 이 경우 채널 확산층으로서, P형 불순물인 In이온을 기판 표층에 이온 주입하여 P형 채널 확산층을 형성한다. 그리고, 무거운 In이온을 도입한 것에 기인하여 P형 채널 확산층의 기판과의 계면에 발생하는 전위 루프 결함층이 형성되어 버려, 리크 전류가 발생하는 것을 방지하는 관점에서, P형 채널 확산층의 뒤에 기판 내에 깊은 아모포스화를 행함으로써, 이른바 전위 루프 결함층을 기판 아래쪽으로 밀어 내린다.
이에 대하여, 본 발명은 채널 확산층을 실질적으로 넌도프 상태의 반도체막으로 구성하고, 상기의 스텝 프로파일을 확실하게 실현시키기 위한 기술이다. 따라서, 본 발명과 특허문헌 1의 발명과는 분명하게 다른 발명이다.
또한, 소스 영역 및 드레인 영역과 일부 중첩되는 익스텐션 영역만을 아모포스화하여, 저온고상 에피택셜 성장법으로 불순물 활성화를 행하는 기술도 개발되어 있지만, 이 경우에도 특허문헌 1의 과제와 같이, 익스텐션 영역 단(端)의 채널 중에 남은 전위 루프 결함층에 의해, 리크 전류가 발생해 버린다.
[본 발명을 적용한 구체적인 실시예]
이하, 상기한 기본 골자를 근거로 하여, 본 발명을 CMOS트랜지스터에 적용한 구체적인 실시예에 대해서, 도면을 참조하면서 상세하게 설명한다. 본 실시예에서 는, 설명의 편의상, CMOS트랜지스터의 구성을 그 제조 방법과 함께 설명한다.
도 1∼도 4는 본 실시예에 의한 CMOS트랜지스터의 제조 방법을 공정 순으로 나타내는 개략적인 단면도이다.
처음으로, 도 1(a)에 나타낸 바와 같이, 실리콘 기판(1) 상에 P형 MOS트랜지스터의 활성 영역(2) 및 N형 MOS트랜지스터의 활성 영역(3)을 각각 획정한다.
상세하게는, 반도체 기판, 여기에서는 실리콘 기판(1) 상의 P형 MOS트랜지스터의 소자 분리 영역 및 N형 MOS트랜지스터의 소자 분리 영역에 각각 소자 분리 구조를 형성하고, 활성 영역(2, 3)을 획정한다. 소자 분리 구조로서는, STI(Shallow Trench Isolation)법에 의해, 리소그래피 및 드라이 에칭에 의해 소자 분리 영역에 형성한 홈(4a)을 실리콘 산화물 등의 절연물로 충전하여 이루어지는 STI 소자 분리 구조(4)를 형성한다. 또한, 이 STI 소자 분리 구조(4) 대신에, 예를 들면 소자 분리 영역을 LOCOS법에 의해 필드 산화하여 이루어지는 필드 산화막을 형성하도록 하여도 좋다.
이어서, 도 1(b)에 나타낸 바와 같이, P형 MOS트랜지스터의 활성 영역(2)에 N형의 웰(5) 및 N형의 하부 채널층(6)을, N형 MOS트랜지스터의 활성 영역(3)에 P형의 웰(7) 및 P형의 하부 채널층(8)을 각각 형성한다.
상세하게는, 우선, 활성 영역(2, 3)의 표면에 열산화법에 의해 얇은 희생 산화막(10)을 형성한다.
다음으로, 활성 영역(3) 측만을 덮는 레지스트 마스크(도시 생략)를 형성하고, N형 웰을 형성하기 위해 활성 영역(2)에 N형 불순물, 여기에서는 인(P)을, 예 를 들면 가속 에너지가 400keV, 도즈량이 2×1013/㎠ 및 가속 에너지가 150keV, 도즈량이 3×1012/㎠의 조건에서 이온 주입한다. P 대신에 비소(As)를 이온 주입하여도 좋다.
다음으로, 계속하여 활성 영역(3) 측을 덮는 레지스트 마스크를 사용하여, N형 채널층을 형성하기 위해 활성 영역(2)의 표층에 N형 불순물, 여기에서는 비소(As)를, 예를 들면 가속 에너지가 80keV, 도즈량이 3×l012/㎠의 조건에서 이온 주입한다. As 대신에 인(P)을 이온 주입하여도 좋다.
다음으로, 활성 영역(3) 측을 덮는 레지스트 마스크를 회화(灰化)처리 등에 의해 제거한 후, 활성 영역(2) 측만을 덮는 레지스트 마스크(도시 생략)를 형성한다. 그리고, 이 레지스트 마스크를 사용하여, P형 웰을 형성하기 위해 활성 영역(3)에 P형 불순물, 여기에서는 붕소(B)를, 예를 들면 가속 에너지가 180keV, 도즈량이 2×1013/㎠ 및 가속 에너지가 50keV, 도즈량이 4×1012/㎠의 조건에서 이온 주입한다.
다음으로, 계속해서 활성 영역(2) 측을 덮는 레지스트 마스크를 사용하여, P형 채널층을 형성하기 위해 활성 영역(3)의 표층에 P형 불순물, 여기에서는 붕소(B)를, 예를 들면 가속 에너지가 8keV, 도즈량이 5×1012/㎠의 조건에서 이온 주입한다. 여기에서, B 대신에 인듐(In)을 이온 주입하여도 좋다.
그리고, 활성 영역(2) 측을 덮는 레지스트 마스크를 회화처리 등에 의해 제 거하고, 처리 온도가 1O0O℃에서 10초간 정도의 열처리(어닐처리)를 실시한다. 이 아닐처리에 의해 이온 주입된 불순물이 활성화되고, 또 이온 주입에 의해 들어간 결함이 회복되어, 활성 영역(2)에는 N형의 웰(5) 및 N형의 하부 채널층(6)이, 활성 영역(3)에는 P형의 웰(7) 및 P형의 하부 채널층(8)이 각각 형성된다. 또한, P형, N형 MOS트랜지스터의 활성 영역을 형성하는(불순물 주입의) 순서는 역으로 하여도 상관없다.
이어서, 도 1(c)에 나타낸 바와 같이, 하부 채널층(6, 8) 상에 각각 넌도프 상태(불순물 농도가 1×1016/㎤ 정도 이하)의 상부 채널층(9)을 형성한다.
상세하게는, 우선, 활성 영역(2, 3)의 희생 산화막(10)을 웨트 에칭 등에 의해 제거한다.
그리고, 선택 에피택셜 성장법에 의해, 하부 채널층(6, 8) 상의 각각 넌도프 상태의 반도체막, 여기에서는 실리콘 막을 1O㎚ 정도의 막두께로 성장시켜, 상부 채널층(9)을 형성한다.
이어서, 도 1(d)에 나타낸 바와 같이, 상부 채널층(9)으로부터 하부 채널층(6, 8)을 포함하는 실리콘 기판(1) 내의 소정의 깊이까지 아모포스화한다.
상세하게는, 비교적 무거운 원소, 여기에서는 Ge를 사용하여 상부 채널층(9)으로부터 기판 내부에 주입하고, 상부 채널층(9)으로부터 하부 채널층(6, 8)을 포함하는 실리콘 기판(1) 내의 소정의 깊이(파선 D로 표시한다)까지, 비정질화(아모포스화)한다. 여기에서, 소정의 깊이 D로서는, 후술하는 소스 영역(17, 22) 및 드 레인 영역(18,23)의 실리콘 기판(1)과의 접합 계면보다도 깊은 위치로 하는 것을 필요로 한다. 또, Ge 대신에 Si나 Ar를 주입하여도 좋다.
이어서, 도 1(e)에 나타낸 바와 같이, P형 MOS트랜지스터의 활성 영역(2)에는, 상부 채널층(9) 상에 게이트 절연막(11)을 통하여 게이트 전극(12) 및 갭 절연막(20)을, N MOS트랜지스터의 활성 영역(3)에는, 상부 채널층(9) 상에 게이트 절연막(13)을 통하여 게이트 전극(14) 및 갭 절연막(20)을 각각 형성한다.
상세하게는, 활성 영역(2, 3)에서 상부 채널층(9) 상에 고유전체 재료, 여기에서는 (HfSiON)를 사용하여 게이트 절연막(11, 13)을 형성한다. 여기에서, 게이트 절연막(11)은, 예를 들면 CVD법에 의해, 처리 온도를 650℃ 이하, 예를 들면 450℃로 하여 형성한다. 이 경우, 처리 온도가 650℃ 이하의 저온이기 때문에, 하부 채널층(6, 8)의 불순물의 각 상부 채널층(9)으로의 확산이 억제된다. 또한, 게이트 절연막(11)의 재료로서는, (HfSiON)의 대신에 (HfSiO2, ZrO2등)을 사용하여도 좋다.
다음으로, 활성 영역(2, 3)에서 게이트 절연막(11, 13) 상에 금속 재료, 여기에서는 (W/TiN)을 사용하여 금속막(도시 생략)을 퇴적한 후, 갭 재료로서 예를 들면 실리콘 산화막을 퇴적한다. 이 금속막은, 예를 들면 스퍼터법에 의해, 처리 온도를 650℃ 이하, 예를 들면 100℃로 하여 형성한다. 이 경우, 처리 온도가 650℃ 이하의 저온이기 때문에, 하부 채널층(6, 8)의 불순물의 각 상부 채널층(9)으로의 확산이 억지된다.
그리고, 활성 영역(2, 3)의 게이트 전극 형성 영역만을 개구하는 레지스트 마스크(도시 생략)를 형성한다. 이 레지스트 마스크를 사용하여, 활성 영역(2, 3)의 각 실리콘 산화막, 각 금속막 및 게이트 절연막(11, 13)을 패터닝한다. 이 패터닝에 의해, 활성 영역(2)에는 게이트 절연막(11)을 통하여 게이트 전극(12) 및 갭 절연막(20)이, 활성 영역(3)에는 게이트 절연막(13)을 통하여 게이트 전극(14) 및 갭 절연막(20)이 각각 패턴 형성된다.
이어서, 도 2(a)에 나타낸 바와 같이, P형 MOS트랜지스터의 활성 영역(2)에 P형의 익스텐션 영역(15)을 형성한다.
상세하게는, 활성 영역(3) 측만을 덮는 레지스트 마스크(31)를 형성하고, 활성 영역(2)에 P형 불순물, 여기에서는 붕소(B)를, 예를 들면 가속 에너지가 O.5keV, 도즈량이 1×1015/㎠의 조건에서 이온 주입한다. 이 때 활성 영역(2)에서는 갭 절연막(20) 및 게이트 전극(12)이 마스크가 되어, 게이트 전극(12)의 양측에 P형의 익스텐션 영역(15)이 형성된다. 또한, 이온 주입 영역은 먼저 아모포스화 되어 있기 때문에, 채널링에 의한 접합 깊이의 증가를 방지할 수 있다.
이어서, 도 2(b)에 나타낸 바와 같이, N형 MOS트랜지스터의 활성 영역(3)에 N형의 익스텐션 영역(19)을 형성한다.
상세하게는, 활성 영역(3) 측을 덮는 레지스트 마스크(31)를 회화처리 등에 의해 제거한 후, 활성 영역(2) 측만을 덮는 레지스트 마스크(32)를 형성한다. 그리고, 이 레지스트 마스크(32)를 사용하여, 활성 영역(3)에 N형 불순물, 여기에서 는 비소(As)를, 예를 들면 가속 에너지가 5keV, 도즈량이 1.5 ×1015/㎠의 조건에서 이온 주입한다. 이 때, 활성 영역(3)에서는 갭 절연막(20)및 게이트 전극(14)이 마스크가 되어, 게이트 전극(14)의 양측에 N형의 익스텐션 영역(19)이 형성된다. 또한, 이온 주입 영역은 먼저 아모포스화 되어 있기 때문에, 채널링에 의한 접합 깊이의 증가를 방지할 수 있다.
이어서, 도 2(c)에 나타낸 바와 같이, P형 MOS트랜지스터의 활성 영역(2)에서의 갭 절연막(20) 및 게이트 전극(12)의 양측 면에 사이드월 스페이서(16)를, N형 MOS트랜지스터의 활성 영역(3)에서의 갭 절연막(20) 및 게이트 전극(14)의 양측 면에 사이드월 스페이서(21)를 각각 동시에 형성한다.
상세하게는, 활성 영역(2) 측을 덮는 레지스트 마스크(32)를 회화처리 등에 의해 제거한 후, 게이트 전극(12, 14)을 덮도록 전체 면에 절연막, 여기에서는 실리콘 산화막(도시 생략)을 퇴적한다. 그리고, 이 실리콘 산화막의 전체 면을 이방성 에칭(에치백)하고, 활성 영역(2)에서는 갭 절연막(20) 및 게이트 전극(12)의 양측 면에만 실리콘 산화막을, 활성 영역(3)에서는 갭 절연막(20) 및 게이트 전극(14)의 양측 면에만 실리콘 산화막을 각각 남기고, 사이드월 스페이서(16, 21)를 형성한다.
이어서, 도 3(a)에 나타낸 바와 같이, P형 MOS트랜지스터의 활성 영역(2)에 P형의 소스 영역(17) 및 드레인 영역(18)을 형성한다.
상세하게는, 활성 영역(3) 측만을 덮는 레지스트 마스크(33)를 형성하고, 활 성 영역(2)에 P형 불순물, 여기에서는 붕소(B)를, 예를 들면 가속 에너지가 5keV, 도즈량이 4×1015/㎠의 조건에서 이온 주입한다. 이 때, 활성 영역(2)에서는 캡 절연막(20), 게이트 전극(12) 및 사이드월 스페이서(16)가 마스크가 되고, 사이드월 스페이서(16)의 양측에 P형의 익스텐션 영역(15)과 일부 중첩되도록, 익스텐션 영역(15)보다도 깊은 P형의 소스 영역(17) 및 드레인 영역(18)이 형성된다. 여기에서, 아모포스화된 소정의 깊이 D는 소스 영역(17) 및 드레인 영역(18)의 실리콘 기판(1)과의 접합 계면보다도 깊기 때문, 익스텐션 영역(15), 소스 영역(17) 및 드레인 영역(18)은 아모포스화된 부위에 형성된다.
이어서, 도 3(b)에 나타낸 바와 같이, N형 MOS트랜지스터의 활성 영역(3)에 N형의 소스 영역(22) 및 드레인 영역(23)을 형성한다.
상세하게는, 활성 영역(3) 측을 덮는 레지스트 마스크(33)를 회화처리 등에 의해 제거하고, 활성 영역(2) 측만을 덮는 레지스트 마스크(34)를 형성하여, 활성 영역(3)에 N형 불순물, 여기에서는 인(P)을, 예를 들면 가속 에너지가 2OkeV, 도즈량이 5×1015/㎠의 조건에서 이온 주입한다. 이 때 활성 영역(3)에서는 갭 절연막(20), 게이트 전극(14) 및 사이드월 스페이서(21)가 마스크가 되고, 사이드월 스페이서(21)의 양측에 N형의 익스텐션 영역(19)과 일부 중첩되도록, 익스텐션 영역(19)보다도 깊은 N형의 소스 영역(22) 및 드레인 영역(23)이 형성된다. 여기에서, 아모포스화된 소정의 깊이 D는 소스 영역(22) 및 드레인 영역(23)의 실리콘 기판(1)과의 접합 계면보다도 깊기 때문에, 익스텐션 영역(19), 소스 영역(22) 및 드레 인 영역(23)은 아모포스화된 부위에 형성된다.
이어서, 도 4(a)에 나타낸 바와 같이, 저온고상 에피택셜 성장법에 의해, 상기의 아모포스화 뒤에 도입한 각종 불순물을 활성화함과 동시에, 아모포스 부분을 재결정화한다.
상세하게는, 우선, 활성 영역(2) 측을 덮는 레지스트 마스크(34)를 회화처리 등에 의해 제거한다.
그리고, 처리 온도를 450℃∼650℃의 범위 내, 여기에서는 600℃로 하고, 30분간 저온고상 에피택셜 성장법에 의해, 상기의 아모포스화 뒤에 도입한 각종 불순물, 즉 활성 영역(2) 측에서는 익스텐션 영역(15), 소스 영역(17) 및 드레인 영역(18)의 P형 불순물, 활성 영역(3) 측에서는 익스텐션 영역(19), 소스 영역(22) 및 드레인 영역(23)의 N형 불순물을 활성화함과 동시에, 아모포스 부분, 즉 실리콘 기판(1)의 소정의 깊이 D로부터 윗쪽 부분(하부 채널층(6, 8)을 포함한다) 및 상부 채널층(9)을 재결정화한다. 여기에서, 소정의 깊이 D의 위치에서 아모포스 부분이 재결정화 되었을 때의 이력으로서, 잔류 결함면(파선 R로 나타낸다)이 남는다.
또한, 저온고상 에피택셜 성장 시간은 아모포스 부분이 모두 결정화하는 범위에서 가능한 한 단시간으로 하는 것이 바람직하다.
이 경우, 처리 온도가 650℃ 이하의 저온이기 때문에, 하부 채널층(6, 8)의 불순물의 각 상부 채널층(9)에의 확산이 억제된다. 또한, 저온 처리이기 때문에, 익스텐션 영역(15, 19), 소스 영역(17, 22) 및 드레인(18, 23)의 각종 불순물은 각 상부 채널층(9)으로 확산되지 않고 충분히 활성화된다. 한편, 여기에서는 익스텐 션 및 소스·드레인 영역 형성의 순서(이온 주입의 순서)를 P형 MOSFET, N형 MOSFET의 순으로 했지만, 이것은 역으로 하여도 좋다. 또한, 익스텐션 불순물의 주입 후에, 펀치 스루 스토퍼로서 포켓 불순물의 주입을 행하여도 좋다.
이어서, 도 4(b)에 나타낸 바와 같이, 소스 영역(17, 22) 상 및 드레인(18, 23) 상에 실리사이드층(24)을 형성한다.
상세하게는, 활성 영역(2, 3) 상을 포함하는 전체 면에, 스퍼터법 등에 의해 금속, 예를 들면 Co 또는 Ni를 퇴적하고, 650℃ 이하의 저온, 여기에서는 400℃에서 30초간의 열처리를 실시함으로써, 퇴적한 금속과 소스 영역(17, 22) 및 드레인(18, 23)의 실리콘을 반응시켜, 실리사이드층(24)을 형성한다. 그 후, 미반응의 금속을 웨트 에칭에 의해 제거하고, 다시 650℃ 이하의 저온, 여기에서는 500℃에서 30초간의 열처리를 실시하여, 최종적인 실리사이드층을 형성한다. 여기에서, 게이트 전극(12, 14) 상에는 각각 갭 절연막(20)이 형성되어 있기 때문에, 웨트 에칭 시의 게이트 전극(12, 14)의 에칭을 방지할 수 있다.
그런 뒤, 층간 절연막이나 각종 접속 구멍, 배선의 형성 등을 거쳐, 활성 영역(2)에는 P형 MOS트랜지스터, 활성 영역(3)에는 N형 MOS트랜지스터를 각각 구비하여 이루어지는 CMOS트랜지스터를 완성시킨다.
본 실시예에서는 제조 공정의 전체를 통해서 처리 온도를 650℃ 이하의 저온으로 억제하고, 저온고상 에피택셜 성장법에 의해 불순물을 활성화함과 동시에, 아모포스 부분을 재결정화한다. 이에 따라, 각 상부 채널층(9) 내에의 불순물의 열확산이 억제되어 높은 불순물 활성화를 얻을 수 있음과 동시에, 각 상부 채널층(9) 에는 불순물을 확산시키는 일이 없다. 따라서, 채널 영역, 즉 활성 영역(2) 측에서는 상부 채널층(9) 및 하부 채널층(6), 활성 영역(3) 측에서는 상부 채널층(9) 및 하부 채널층(8)에서, 각 상부 채널층(9)이 되는 실리콘 막을 형성한 직후에서의 초기의 급준한 스텝 프로파일이 유지된 상태에서 CMOS트랜지스터가 완성된다.
일례로서, 활성 영역(2)의 P형 MOS트랜지스터의 채널 영역에서의 농도 프로파일을 조사해 보았다. 여기에서는, 도 5(도 4(b)에 대응한다)에 나타내는 파선 L과 같이, P형 MOS트랜지스터의 채널 영역의 깊이 방향을 따라 농도 프로파일을 조사하였다. 그 결과, 도 6에 나타낸 바와 같이, 상부 채널층(9)의 불순물 농도는 매우 낮고, 실질적으로 넌도프 상태(불순물의 비함유 상태)로 되어 있는 것에 대응하며, 하부 채널층(6)의 불순물 농도는 충분히 높은 값을 나타내고, 웰(5)의 불순물 농도는 하부 채널층(6)의 불순물 농도에서부터 점감(漸減)한다. 여기에서, 상부 채널층(9)과 하부 채널층(6)과의 계면에서 불순물 농도가 급격하게 변화하는, 소위 스텝 프로파일이 실현되고 있음을 알 수 있다.
본 실시예의 CMOS트랜지스터에서는, 동작 시에 있어서 캐리어가 실질적으로 넌도프 상태인 각 상부 채널층(9)을 이동함으로써 이동도의 열화가 억제되며, 고불순물 농도인 하부 채널층(6, 8)에 의해 단채널 효과가 억제된다. 이와 같이, 본 실시예에 의하면, 채널 영역에서의 이상적인 스텝 프로파일을 용이하게 또한 확실하게 실현시키고, 단채널 효과의 억제 및 이동도의 열화 억제를 동시에 달성하며, 채널 길이의 더욱더 단축화에 대응 가능한 신뢰성 높은 CMOS트랜지스터를 얻을 수 있다.
이하, 본 발명의 여러가지 형태를 부기로서 정리하여 기재한다.
(부기 1) 반도체 기판의 반도체 영역 내에 제 1 도전형의 제 1 불순물을 도입하고, 상기 제 1 불순물을 활성화하는 공정과,
상기 반도체 영역 상에 얇은 반도체막을 형성하는 공정과,
상기 반도체막으로부터 상기 반도체 영역 내의 소정의 깊이까지 비정질화하는 공정과,
비정질화된 상기 반도체막 상에 게이트 절연막을 통한 게이트 전극을 패턴 형성하는 공정과,
상기 게이트 전극의 양측에서의 상기 반도체막으로부터 상기 반도체 영역 내에 제 2 도전형의 제 2 불순물을 도입하고, 소스 영역 및 드레인 영역을 형성하는 공정과,
열처리를 실시함으로써, 도입된 상기 제 2 불순물을 활성화함과 동시에, 상기 반도체막 및 상기 반도체 영역의 비정질화된 부분을 재결정화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
(부기 2) 상기 비정질화의 공정에서, 상기 반도체 영역 내의 상기 소스 영역 및 상기 드레인 영역의 계면이 되는 깊이보다도 깊게 비정질화하는 것을 특징으로 하는 부기 1 에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 열처리를 450℃∼650℃의 범위 내의 온도에서 실행하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 게이트 절연막을 650℃ 이하의 온도에서 형성하는 것을 특징 으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 게이트 절연막을 고유전율 재료로 형성하는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 게이트 전극을 650℃ 이하의 온도에서 형성하는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 게이트 전극을 금속재료로 형성하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 반도체막을 선택 에피택셜 성장법에 의해 형성하는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 9) 활성 영역이 획정되어, 상기 활성 영역에 제 1 도전형의 제 1 불순물이 도입되어 이루어지는 반도체 기판과,
상기 활성 영역에 제 2 도전형의 제 2 불순물이 도입되어서 형성된 소스 영역 및 드레인 영역과,
상기 활성 영역의 상기 소스 영역과 상기 드레인 영역 사이에서의 채널 영역 상에 게이트 절연막을 통하여 패턴 형성된 게이트 전극을 포함하고,
상기 활성 영역은, 상기 소스 영역 및 상기 드레인 영역의 계면이 되는 깊이보다도 깊은 부분에 잔류 결함면이 형성되어, 표면으로부터 상기 잔류 결함면까지의 영역이 비정질 상태로부터 재결정화되고 있으며,
상기 채널 영역은, 그 표층이 실질적으로 불순물의 비함유 상태가 되고, 상기 표층과의 계면에서 상기 제 1 불순물의 농도가 급준한 계단 모양으로 증가하도 록 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 10) 상기 채널 영역의 상기 표층은, 상기 반도체 영역 상에 형성된 얇은 반도체막으로 이루어지는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 11) 상기 반도체막은, 선택 에피택셜 성장법에 의해 형성되어 이루어지는 것을 특징으로 하는 부기 1O에 기재된 반도체 장치.
(부기 12) 상기 게이트 절연막은, 고유전율 재료로 형성되는 것을 특징으로 하는 부기 9 내지 11 중 어느 한 항에 기재된 반도체 장치.
(부기 13) 상기 게이트 전극은, 금속 재료로 형성되어 있는 것을 특징으로 하는 부기 9 내지 12 중 어느 한 항에 기재된 반도체 장치.
본 발명에 의하면, 높은 소스/드레인 불순물 활성화와 채널 영역에서의 이상적인 스텝 프로파일을 용이하게 또한 확실하게 실현시키고, 단채널 효과의 억제 및 이동도의 열화 억제를 동시에 달성하여, 채널 길이의 더욱더 단축화에 대응 가능한 신뢰성 높은 반도체 장치를 실현할 수 있다.

Claims (10)

  1. 반도체 기판의 반도체 영역 내에 제 1 도전형의 제 1 불순물을 도입하고, 상기 제 1 불순물을 활성화하는 공정과,
    상기 반도체 영역 상에 얇은 반도체막을 형성하는 공정과,
    상기 반도체막으로부터 상기 반도체 영역 내의 소정의 깊이까지 비정질화하는 공정과,
    비정질화된 상기 반도체막 상에 게이트 절연막을 통한 게이트 전극을 패턴 형성하는 공정과,
    상기 게이트 전극의 양측에서의 상기 반도체막으로부터 상기 반도체 영역 내에 제 2 도전형의 제 2 불순물을 도입하고, 소스 영역 및 드레인 영역을 형성하는 공정과,
    열처리를 실시함으로써, 도입된 제 2 불순물을 활성화함과 동시에, 상기 반도체막 및 상기 반도체 영역의 비정질화된 부분을 재결정화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비정질화의 공정에서, 상기 반도체 영역 내의 상기 소스 영역 및 상기 드레인 영역의 계면이 되는 깊이보다도 깊게 비정질화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리를 450℃∼650℃의 범위 내의 온도에서 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연막을 650℃ 이하의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극을 650℃ 이하의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체막을 선택 에피택셜 성장법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 활성 영역이 획정되어, 상기 활성 영역에 제 1 도전형의 제 1 불순물이 도입되어 이루어지는 반도체 기판과,
    상기 활성 영역에 제 2 도전형의 제 2 불순물이 도입되어서 형성된 소스 영 역 및 드레인 영역과,
    상기 활성 영역의 상기 소스 영역과 상기 드레인 영역 사이에서의 채널 영역 상에 게이트 절연막을 통하여 패턴 형성된 게이트 전극을 포함하고,
    상기 활성 영역은, 상기 소스 영역 및 상기 드레인 영역의 계면이 되는 깊이보다도 깊은 부분에 잔류 결함면이 형성되어, 표면으로부터 상기 잔류 결함면까지의 영역이 비정질 상태로부터 재결정화되어 있으며,
    상기 채널 영역은, 그 표층이 실질적으로 불순물의 비함유 상태가 되어, 상기 표층과의 계면에서 상기 제 1 불순물의 농도가 급준(急峻)한 계단 모양으로 증가하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 채널 영역의 상기 표층은, 상기 반도체 영역 상에 형성된 얇은 반도체막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 게이트 절연막은 고유전율 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 게이트 전극은 금속 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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