JP2010135644A - 薄膜半導体装置及びその製造方法 - Google Patents

Abstract

【課題】イオン注入によりアモルファス化された領域に光照射による活性化を行った場合に、表面に凹凸が発生するのを防止した薄膜半導体素子及びその製造方法を提供する。
【解決手段】基板１上にそれぞれ形成されたｎチャネル島状半導体層４ａ及びｐチャネル島状半導体層４ｂ、前記島状半導体層４ａ，４ｂ上に形成されたゲート絶縁膜５、及び前記ゲート絶縁膜５上にそれぞれ形成されたゲート電極６ａ，６ｂを具備し、前記ｎチャネル島状半導体層４ａへのｎ型不純物のイオン注入によりアモルファス化された領域の深さｔ１，ｔ３と、前記ｐチャネル島状半導体層４ｂへのｐ型不純物のイオン注入によりアモルファス化された領域の深さｔ１，ｔ２とは、それぞれほぼ同じであるようにイオン注入を行なう。
【選択図】図５

Description

本発明は、薄膜半導体装置及びその製造方法に係り、特に、光照射により不純物の活性化を行う薄膜半導体装置及びその製造方法に関する。

トランジスタの製造においては、ドナー，アクセプタ等の不純物原子をシリコン中に添加し、ｐ型、ｎ型領域を形成する不純物ドーピングと呼ばれる工程がある。これについては、例えば、非特許文献１に記載されている。この不純物ドーピングは、熱拡散やイオン注入により行なわれる。

特に、イオン注入は、濃度分布及びドープ量が、加速電圧及びイオンビーム電流の電気的測定により容易にモニターし、制御することができるため、多用されている。また、イオン注入は、低濃度の浅いドーピングにも適するので、ソース・ドレイン領域の形成以外に、チャネル領域のドーピングによるスレッシュフォールド電圧（Ｖ_ｔｈ）の制御等にも用いられる。

しかし、一方で、イオン注入は、原理上、打ち込まれたイオンがシリコン原子と衝突し、エネルギーをシリコン原子と交換するため、衝突時にシリコン格子原子を変位させ、シリコンに格子欠陥を引き起こす。注入イオン量が少ない場合は、点欠陥のみであるが、注入イオン量が１０^１５ｃｍ^−２程度に増大すると、格子欠陥群は互いに重なり合い、非晶質領域（アモルファス領域）が形成される。イオン注入により形成される非晶質領域は、結晶よりも低い温度で溶融することが報告されており、シリコンの場合、非晶質領域は、結晶領域より２００℃〜２５０℃程度低い温度で溶融する。これについては、例えば、非特許文献２に記載がある。

イオン注入されたシリコンは、上述した欠陥の存在と、注入されたイオンのほとんどが結晶格子中で置換位置になく、キャリアになっていないことにより、非常に高い電気抵抗を示す。

そこで、結晶欠陥とキャリアの回復のため、イオン注入後にアニール処理が行われる。このアニール処理は、通常、活性化処理と呼ばれる。活性化の過程は、非晶質領域が形成されるかどうかで大きく異なる。非晶質領域が形成されない低濃度注入（１０^１４ｃｍ^−２以下）の場合には、欠陥は４００℃以下のアニールでほぼ消失する。一方、非晶質領域が形成されている場合、再結晶化が必要となるため、より高い温度でのアニールが必要となる。

活性化処理が不十分な場合、抵抗が下がらないこと以外に、欠陥が接合部等に残留してしまい、逆方向リーク電流や雑音の増加を引き起こす。

トランジスタには、ＬＳＩ等の結晶質シリコン基板に作製されるものと、石英基板やガラス基板上にシリコン薄膜を堆積し、このシリコン薄膜に作製されるものがあり、後者は薄膜トランジスタ（ＴＦＴ）と呼ばれている。

液晶ディスプレイ等の大型基板を備える装置に用いられる薄膜トランジスタは、通常、安価なガラス基板上に作製される。しかし、ガラス基板は、シリコン基板や石英基板と比較して耐熱性が低く、結晶質シリコンにトランジスタを作製する際の活性化処理に用いる８００〜１０００℃程度のアニール処理を行うことができないため、通常の炉内処理等によるアニール処理温度は、６００℃程度以下に制約されている。

しかし、現在、ＴＦＴにおいてもＬＳＩと同様に、微細化、高速動作の要求が高まってきており、より高温での活性化処理により高い活性化率を得ることが望まれている。そこで、ガラス基板の損傷を伴うことなく、より高い活性化率を達成する手法が求められている。

その手法として、非定常加熱による瞬間アニール技術が注目されている。これについては、例えば、非特許文献３に記載されている。

この瞬間アニール技術は、高出力のレーザ光、電子ビーム、フラッシュ光等を半導体薄膜表面に照射し、瞬間的に表面層をアニールする技術であり、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化する方法として開発された。

特に、レーザ光は大気中での処理が可能であり、エネルギー制御による加熱量の制御や波長選択による加熱層の厚さ制御が容易であるため、研究開発が盛んに行われている。レーザ光は、照射時間により大別すると、連続波発振（ＣＷ）方式とＱスイッチ等によるパルス方式とがある。

瞬間アニール技術の特徴としては、短時間の加熱であること（ＣＷ方式：〜ｍｓ、パルス方式：ｎｓ〜μｓ）、熱処理領域を制御する局部的加熱であること、表面層のみの加熱であること、半導体膜融点近くの高温加熱が可能であること、〜１０^９℃／ｓの急速冷却が可能であること、〜ｍ／ｓで液体から固体に変化する速い結晶成長速度が可能であること、等が挙げられる。

このような特徴により、例えば表面層のみの加熱が可能であるためガラス基板のような耐熱性の低い基板を用いることができるとともに、短時間の加熱であるため、熱拡散が起こらず、イオン注入で制御した不純物濃度分布を維持したままでの活性化が可能となる。

ＬＯＣＯＳ（Local Oxidation of Silicon）により素子分離を行うＬＳＩ製造プロセスと異なり、ＴＦＴ製造プロセスでは、ガラス基板上に半導体からなる島状半導体層を形成することにより素子分離を行う。島状半導体層の形成方法としては、例えば、半導体層にフォトレジストを塗布した後、露光・現像処理によりフォトレジストの微細パターンを形成する。このレジストパターンをマスクとして、異方性エッチングを行い、島状半導体層を形成する。加熱に用いる光の波長に対して、ガラス基板はほぼ透明であるため、島状半導体層のみの温度が上昇し、基板自体の温度は上がらない。そのため、島状半導体層と基板との間に極めて大きな温度差が生じる。
マイクロプロセスハンドブック（難波進編著）工業調査会 Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ（Ｅｄｉｔｅｄ ｂｙ Ｊ．Ｍ．ＰＯＡＴＥ） ＡＣＡＤＥＭＩＣ ＰＲＥＳＳ ＬＳＩプロセス工学（右高正俊編著）オーム社

加熱に用いる光は面内に所定の強度分布を有しているため、照射条件によっては、一部の領域で過加熱状態となり、半導体膜が溶融状態になる場合もある。その際に、半導体上にゲート絶縁膜等の熱物性が異なる薄膜が存在すると、この温度差により発生する熱応力により凹凸が発生する等の膜の変形が起こり、配線形成時に十分な導電パスが形成されないことがわかった。

本発明は、以上のような事情に鑑みてなされ、高濃度でイオン注入され、アモルファス化された領域に光照射することにより活性化を行った場合に、表面に凹凸が発生するのを防止した薄膜半導体素子及びその製造方法を提供することを目的とする。

上記課題を解決するため、本発明の第１の態様は、基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記第１及び第２の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さと、前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子を提供する。

本発明の第２の態様は、基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層へは、ｎ型不純物及びｐ型不純物のイオン注入の前に半導体がイオン注入され、それによって前記ｎチャネル島状半導体層に所定の間隔を隔てて第１のアモルファス領域及び第２のアモルファス領域が形成されるとともに、前記ｐチャネル島状半導体層に所定の間隔を隔てて第３のアモルファス領域及び第４のアモルファス領域が形成され、前記第１のアモルファス領域及び第２のアモルファス領域の深さと、前記第３のアモルファス領域及び第４のアモルファス領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子を提供する。

本発明の第３の態様は、基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記ｎチャネル島状半導体層又はｐチャネル島状半導体層へは、ｎ型不純物又はｐ型不純物のイオン注入の前に半導体がイオン注入され、それによって前記ｎチャネル島状半導体層に所定の間隔を隔てて第１のアモルファス領域及び第２のアモルファス領域が形成されるか、又は前記ｐチャネル島状半導体層に所定の間隔を隔てて第３のアモルファス領域及び第４のアモルファス領域が形成され、前記第１のアモルファス領域及び第２のアモルファス領域又は前記第３のアモルファス領域及び第４のアモルファス領域の深さと、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層のうち前記半導体がイオン注入されない島状半導体層への前記第１及び第２の不純物領域又は前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子を提供する。

本発明の第４の態様は、基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、前記ｎチャネル島状半導体層にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び前記ｐチャネル島状半導体層にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程を具備し、前記第１及び第２の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さと、前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとが、ほぼ同じとなるように、前記ｎ型不純物及びｐ型不純物のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法を提供する。

本発明の第５の態様は、基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層に半導体をイオン注入し、前記ｎチャネル島状半導体層に第１のアモルファス領域及び第２のアモルファス領域を、前記ｐチャネル島状半導体層に第３のアモルファス領域及び第４のアモルファス領域をそれぞれ形成する工程、前記第１のアモルファス領域及び第２のアモルファス領域にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び前記第３のアモルファス領域及び第４のアモルファス領域にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程を具備し、前記第１及び第２のアモルファス領域の深さと、前記第３及び第４のアモルファス領域の深さとが、ほぼ同じとなるように、前記半導体のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法を提供する。

本発明の第６の態様は、基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、前記ｎチャネル島状半導体層又はｐチャネル島状半導体層に半導体をイオン注入し、前記ｎチャネル島状半導体層に第１のアモルファス領域及び第２のアモルファス領域を、又は前記ｐチャネル島状半導体層に第３のアモルファス領域及び第４のアモルファス領域を形成する工程、前記ｎチャネル島状半導体層又は前記第１のアモルファス領域及び第２のアモルファス領域にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び前記ｐチャネル島状半導体層又は前記第３のアモルファス領域及び第４のアモルファス領域にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程を具備し、前記第１及び第２のアモルファス領域又は前記第３及び第４のアモルファス領域の深さと、前記第１及び第２の不純物領域又は第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとが、ほぼ同じとなるように、前記半導体のイオン注入、及び前記ｐ型不純物又はｎ型不純物のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法を提供する。

以上の本発明の第１〜第６の態様において、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層の少なくともいずれか一方への半導体のイオン注入を、１０^１４ｃｍ^−２以上の濃度で行うことが出来る。

また、前記アモルファス領域及びアモルファス化された領域の深さを、前記島状半導体層の厚さの５０％以下とすることが出来る。

本発明によれば、半導体層中の不純物を光の照射により活性化した場合に、半導体の溶融により半導体層表面に凹凸が生ずるのを防止することが可能である。特に、凹凸が生ずる光照射のフルエンス値の、ｎチャネル半導体層及びｐチャネル半導体層間における相違を解消することが出来、それによってプロセスマージンを拡大することが出来る。

また、ｎチャネル及びｐチャネルの少なくともどちらか一方に、半導体イオンを１０^１４ｃｍ^−２以上の濃度でイオン注入した後、ｐ型、ｎ型の不純物をイオン注入することにより、アモルファス層形成深さと不純物イオンの深さ方向濃度プロファイルとを別箇に制御することができる。これにより、デバイス設計の自由度を高めることが出来る。

以下、本発明の実施形態について、図面を参照して説明する。

本発明者は、半導体層に高濃度に不純物、又は半導体及び不純物をイオン注入し、アモルファス化した領域に光、特にレーザ光を照射することにより、不純物の活性化を行った場合に、半導体層の表面に凹凸が発生する現象について、検討を重ねた結果、この凹凸が発生するレーザのフルエンス値が、ｎチャネル形成領域とｐチャネル形成領域とで異なることを見出した。

即ち、ポリシリコン層にリンをドープ（Ｐ^＋ ３５ｋｅＶ ２×１０^１５ｃｍ^−２）した後、所定のフルエンス値のレーザ光の照射によりアニール処理を行ったｎチャネルトランジスタと、ポリシリコン層にボロン（ＢＦ_２ ^＋ ５０ｋｅＶ ２×１０^１５ｃｍ^−２）をドープした後、同一フルエンス値のレーザ光の照射によりアニール処理を行ったｐチャネルトランジスタの表面状態を観察した。その結果、ｎチャネルトランジスタでは表面に凹凸が発生しているのに対し、ｐチャネルトランジスタでは、表面に全く凹凸が生じていなかった。

この結果より、凹凸が発生するレーザのフルエンス値が、ｎチャネル形成領域とｐチャネル形成領域とで異なり、ＣＭＯＳトランジスタの不純物活性化工程では、レーザ照射のプロセスマージンが狭くなってしまうことがわかる。

本発明者は、以上の実験におけるイオン注入及びアニール処理後の半導体層の状態の比較を、断面ＴＥＭ（Transmission Electron Microscope）像の観察により行った。図１はその結果を示し、図１（ａ）はｎチャネルトランジスタ、図１（ｂ）はｐチャネルトランジスタの断面をそれぞれ示す。

図１から、上述したｎチャネルトランジスタでは表面に凹凸が発生しているのに対し、ｐチャネルトランジスタでは、表面に凹凸が生じていない現象が、半導体層の断面の形状から明らかである。

また、不純物のイオン注入によりアモルファス化された領域の厚さが、ｎチャネルトランジスタでは８０ｎｍであるのに対して、ｐチャネルトランジスタでは５０ｎｍであることがわかった。

本発明者は、アモルファス層の深さ（厚さ）の違いが、凹凸が発生するフルエンス値の違いの原因であると考え、イオン種の違いの影響を除いた比較実験をＰＡＩ（Pre Amorphous Implantation）を用いて実施した。

アモルファス層の深さ（厚さ）は、ホウ素（Ｂ）のように質量数の小さい原子を除けば、イオン注入の際のイオンの進入深さ（飛程）と相関がある。イオンの飛程は、イオン注入の際の加速電圧によって制御することができ、その値は計算で見積もることができる。下記表１は、各イオン種の各加速電圧での飛程の計算値を示したものである（J. F. Gibbons : Proc. of the IEEE, Vol. 56, No.3, 1968）。

また、注入されたイオンは、パルスレーザによる加熱の時間領域（数十ns〜1μs）ではほとんど拡散できないため、深さ方向のイオンの濃度プロファイルはほとんど変化しない。図２は、ＳＩＭＳ分析によりイオン注入後のイオンの深さ方向の濃度プロファイルを求めた例である（R. T. Young, et al. : Appl. Phys. Letters, 32(3), p.139, 1978）。横軸のスパッタ時間は、深さに対応し、カウント数はイオン濃度に対応する。なお、ＬＳＳモデルは、上述した計算によるイオン濃度分布を示す。

図２から、パルスレーザアニール後のイオン濃度分布は、イオン注入後のイオン濃度分布（計算値）からの変化がほとんどないのに対し、熱アニール（ファーネスアニール）後のイオン濃度分布は、イオン注入後のイオン濃度分布（計算値）から大きく変化していることがわかる。

ＴＦＴ製造プロセスにおいて、活性化工程での熱アニールは、製造プロセス中最大温度での処理になり、他の工程での熱アニールでは、このようなイオン濃度分布の変化は起こらない。このように、パルスレーザアニールによる活性化では、イオン注入時の深さ方向の濃度プロファイルが、レーザアニール前の状態にほぼ維持されるため、濃度プロファイルをＳＩＭＳ等で評価することで、活性化にパルスレーザアニールを用いたか否かを確認することができる。

本発明者は、イオン注入によりアモルファス化を行うための半導体イオン種としてＳｉ^＋を用い、不純物イオン種としてＢ^＋を用い、イオン注入の加速電圧を変えることで、アモルファス層の厚さを変化させて、同一フルエンス値でのレーザアニールを行い、比較する実験を行った。

その結果、Ｓｉ^＋のイオン注入条件が、加速電圧：５５ｋｅＶ、濃度：２×１０^１５ｃｍ^−２、Ｂ^＋のイオン注入条件が、加速電圧：２０ｋｅＶ、濃度：２×１０^１５ｃｍ^−２の場合、アモルファス層の厚さは８０ｎｍであり、Ｓｉ^＋のイオン注入条件が、加速電圧：３５ｋｅＶ、濃度：２×１０^１５ｃｍ^−２、Ｂ^＋のイオン注入条件が、加速電圧：２０ｋｅＶ、濃度：２×１０^１５ｃｍ^−２の場合、アモルファス層の厚さは４０ｎｍであった。

これらのアモルファス層に対し、ショートパルス（パルス幅３０ｎｓ）とロングパルス（パルス幅２４０ｎｓ）のパルスレーザによるレーザアニールを行い、光学顕微鏡により表面の凹凸状態を評価した。また、ショット間のフルエンス変動を低減するため、１０ショットでの処理を行った。

ショートパルス（パルス幅３０ｎｓ）のフルエンス１６５ｍＪ／ｃｍ^２での照射、及びロングパルス（パルス幅２４０ｎｓ）のフルエンス３６０ｍＪ／ｃｍ^２での照射の結果をそれぞれ図３及び図４に示す。

図３及び図４に示すように、パルス幅に係わらず、アモルファス層の深さ（厚さ）が浅い（薄い）場合（４０ｎｍ）では表面の凹凸が生じず、アモルファス層厚さが深い（厚い）場合（８０ｎｍ）では表面の凹凸が生じる結果が得られた。この結果より、ｎチャネルトランジスタとｐチャネルトランジスタとで表面の凹凸発生フルエンスの相違があるのは、アモルファス層の深さが異なることであることがわかった。また、凹凸発生のフルエンス値がアモルファス層の深さが異なることで変化するのは、半導体膜のアモルファス層の深さが深くなることで、レーザアニール時の溶融層が厚くなり、急冷時に生じる応力による変形（凹凸発生）が容易になることが原因であると考えられる。そのため、半導体膜厚に対する溶融層（アモルファス層）の厚さの割合が大きくなりすぎることは、表面の凹凸発生を起こしやすくすることであると考えられる。

以上のことから、ｎチャネルトランジスタとｐチャネルトランジスタの形成において、イオン注入により形成されるアモルファス層の深さをほぼ同一とすることにより、表面の凹凸発生を防止できることがわかる。

この場合、イオン注入によりアモルファス層が形成されるのは、ソース・ドレイン形成のための不純物の導入の際に限らず、その前にＳｉやＧｅ等の半導体をイオン注入するプリアモルファス化工程の際にも形成される。そのため、ｎチャネルトランジスタとｐチャネルトランジスタの形成において、イオン注入により形成されるアモルファス層の深さをほぼ同一とするには、次の３つの場合がある。

１．ｎチャネルトランジスタとｐチャネルトランジスタの形成のいずれにおいてもプリアモルファス化を行わず、ソース・ドレイン形成のための不純物の導入により形成されたアモルファス層の深さを同一とすること。

２．ｎチャネルトランジスタとｐチャネルトランジスタの形成のいずれにおいてもプリアモルファス化を行い、半導体のイオン注入により形成されたアモルファス層の深さを同一とすること。

３．ｎチャネルトランジスタとｐチャネルトランジスタの形成のいずれかにおいてプリアモルファス化を行い、半導体のイオン注入により形成されたアモルファス層の深さと、ソース・ドレイン形成のための不純物の導入により形成されたアモルファス層の深さを同一とすること。

なお、ｐチャネルトランジスタの形成において、ソース・ドレイン形成のための不純物としてＢ＋のように質量の小さいイオンを用いる場合には、不純物導入によりアモルファス化は生じないため、プリアモルファス化は必須であるが、ＢＦ_２ ^＋のような質量の大きいイオンを用いる場合には、不純物導入によりアモルファス化が生じるため、プリアモルファス化は不必要である。

半導体イオンは、１０^１４ｃｍ^−２以上の濃度でイオン注入して、深さ（厚さ）を制御したポリシリコン層のアモルファス化を行い、その後ソース領域およびドレイン領域を形成するための不純物イオンをイオン注入し、これを光照射により活性化することにより、表面凹凸のない薄膜半導体装置の製造が可能である。

図５は、本発明の一実施形態に係る薄膜半導体素子を示す断面図である。図５において、ガラス基板２上に、例えばＳｉＯ_２／ＳｉＮ積層膜からなるアンダーコート膜３が形成された基板１上に、例えば１００ｎｍの膜厚のポリシリコンからなる島状半導体層４ａ，４ｂが形成されている。この島状半導体層４ａ，４ｂ上に、例えば３０ｎｍの膜厚のＳｉＯ_２からなるゲート絶縁膜５が形成され、更にその上に、例えば膜厚２００ｎｍのＭｏＷからなるゲート電極６ａ，６ｂが形成されている。

図５に示す薄膜半導体素子では、ＣＭＯＳ回路を構成するため、同一基板上にＮＭＯＳとＰＭＯＳの２つのトランジスタが形成されている。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース・ドレイン領域には、高濃度の不純物のイオン注入により、非晶質層が形成されるが、その非晶質層の厚さｔ_１、ｔ_２は、ほぼ同じ深さ（厚さ）とされている。

この場合、非晶質層の深さ（厚さ）ｔ_１、ｔ_２は、半導体層厚さｔ_３との５０％以下であるのが望ましい。即ち、式ｔ_１≒ｔ_２≦ｔ_３／２の関係を満たすのが望ましい。

このような構造に対して、パルスレーザアニールによる活性化処理を行うことにより、ＮＭＯＳとＰＭＯＳのいずれにおいても凹凸が生じないＣＭＯＳ回路を得ることが出来る。

以下、以上説明した本発明の一実施形態に係る薄膜トランジスタの製造プロセスについて説明する。

図６及び図７は、本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。

まず、被処理基板を用意する。この実施形態では、被処理基板としてガラス基板３２上にアンダーコート膜３３（ＳｉＯ_２／ＳｉＮ）が形成された基板３１を用いている。この基板３１の略全面に層厚が例えば１００ｎｍとなるように、プラズマＣＶＤ等によりアモルファスシリコン層３４を形成する（図６（ａ））。その後、温度５００℃の雰囲気中でアニール処理を施し、このアモルファスシリコン層３４中の水素を離脱させる。

次いで、例えばＥＬＡ（Excimer Laser Annealing）法により、このアモルファスシリコン層３４を結晶化して、ポリシリコン層３５とする（図６（ｂ））。

次に、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）によりポリシリコン層３５上に所定の形状のレジストマスク（図示せず）を形成し、このレジストマスクをマスクとして、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングによりポリシリコン層３５を島形状に加工し、ＰＭＯＳ領域３５ａ及びＮＭＯＳ領域３５ｂを形成する。そして、閾値制御のため、ＰＭＯＳ領域３５ａにはＰ、ＮＭＯＳ領域３５ｂにはＢのチャネルドーピングを行う。

その後、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて、島形状に加工されたポリシリコンからなるＰＭＯＳ領域３５ａ並びにＮＭＯＳ領域３５ｂ及びアンダーコート膜３３を覆うように、ＳｉＯ_２からなるゲート絶縁膜３６を形成する。

次に、例えばスパッタ法によりゲート電極材料、例えばＭｏ層を成膜する。次いで、ＲＩＥ等のドライエッチングによりＭｏ層をパターニングし、ゲート電極３７ａ，３７ｂを形成する。即ち、Ｍｏ層上にＰＥＰにより所定の形状のレジストマスクを形成した後、このレジストマスクをマスクとしてＲＩＥ法により、Ｍｏ層の不要部分を除去し、ゲート電極３７を形成する（図６（ｃ））。

その後、ＮＭＯＳ領域３５ｂ上にレジストパターン３８ｂを形成してＮＭＯＳ領域３５ｂをマスキングした状態で、ゲート電極３７ａをマスクとして、ポリシリコンからなるＰＭＯＳ領域３５ａにＢＦ_２ ^＋をイオン注入する。ＢＦ_２ ^＋はＢ^＋と異なり、質量が大きいため、ポリシリコンはアモルファス化され、ＰＭＯＳ領域３５ａにアモルファス領域３９ａが形成される（図６（ｄ））。

そして、レジストパターン３８ｂを除去した後、同様に、ＰＭＯＳ領域３５ａ上にレジストパターン３８ａを形成してＰＭＯＳ領域３５ａをマスキングした状態で、ゲート電極３７ｂをマスクとして、ポリシリコンからなるＮＭＯＳ領域３５ｂにＰ^＋を注入する。これにより、ポリシリコンはアモルファス化され、ＮＭＯＳ領域３５ｂにアモルファス領域３９ｂが形成される（図７（ａ））。

この際、ＰＭＯＳ領域３５ａ及びＮＭＯＳ領域３５ｂに注入する不純物の加速電圧を制御し、図７（ｂ）に示すように、イオン注入によりアモルファス化された領域３９ａ，３９ｂの深さがほぼ同じになるように調整した。また、このときのアモルファス領域３９ａ、３９ｂの厚さｔ_１，ｔ_２は、半導体膜（ＰＭＯＳ領域３５ａ，ＮＭＯＳ領域３５ｂ）の膜厚ｔ_３の半分以下であるのが望ましい。このようにすることにより、ＰＭＯＳとＮＭＯＳとで、表面に凹凸が発生するフルエンス値がほぼ同じになるため、最適フルエンス値の設定が容易になり、過入力による片方のチャネルでの膜ダメージ（表面凹凸発生）を防ぐことができる。

その後、図７（ｂ）に示すように、イオン注入により損傷を受けた半導体膜の結晶性を回復し、更に注入された不純物を電気的に活性化するため、レーザ照射により、イオン注入された不純物の活性化を行う。レーザ照射による不純物の活性化は、その後の工程である層間絶縁膜形成後でも可能であるが、クラック等が生じることがあるため、膜構成や膜材料や膜応力等を考慮して、適宜選択することになる。

レーザ照射によるＰＭＯＳ領域３５ａ及びＮＭＯＳ領域３５ｂ中の不純物の活性化により、図７（ｃ）に示すように、ＰＭＯＳ領域３５ａ及びＮＭＯＳ領域３５ｂに、ソース・ドレイン領域４０ａ，４０ｂ（第１〜第４の不純物領域）が形成され、その後、全面にＳｉＯ_２からなる層間絶縁膜４１を形成する（図７（ｃ））。

その後は、通常の薄膜トランジスタの製造工程に従って、ソース領域及びドレイン領域４０ａ、４０ｂの一部を露出させるように、コンタクトホールを形成し、次いで、コンタクトホールを埋めるように金属の配線層を形成し、パターニングすることにより、ソース電極及びドレイン電極（図示せず）を形成して、ＴＦＴが完成する。

以上の例では、半導体イオンの注入によるプリアモルファス化工程を行わず、ソース・ドレイン領域形成のための不純物のイオン注入によりアモルファス層が形成される場合について示したが、ＰＭＯＳ領域にイオン注入する不純物としてＢＦ_２ ^＋の代わりに質量数の小さいＢ^＋を用いる場合には、アモルファス化が生じないため、予めＰＭＯＳ領域にＳｉ等の半導体のイオン注入によるプリアモルファス化工程を実施することも可能である。また、ＰＭＯＳ領域及びＮＭＯＳ領域の双方にプリアモルファス化工程を実施することも可能である。

また、以上の例では、本発明をガラス基板上に成膜された半導体層に半導体素子を形成する薄膜半導体装置に適用した実施形態について説明したが、本発明はこれに限らず、絶縁層上に半導体例えばシリコン層を形成したＳＩＯ構造に半導体素子を形成する場合にも適用することが可能である。

イオン注入及びアニール処理後の半導体層の断面ＴＥＭ（Transmission Electron Microscope）像を示す図。 ＳＩＭＳ分析によるイオン注入後のイオンの深さ方向の濃度プロファイルを示す特性図。 アモルファス層に対し、ショートパルス（パルス幅３０ｎｓ）のパルスレーザによるレーザアニールを行った場合の半導体層表面の光学顕微鏡写真図。 アモルファス層に対し、ロングパルス（パルス幅２４０ｎｓ）のパルスレーザによるレーザアニールを行った場合の半導体層表面の光学顕微鏡写真図。 本発明の一実施形態に係る薄膜半導体素子を示す断面図。 本発明の一実施形態に係る薄膜トランジスタ（ＴＦＴ）の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る薄膜トランジスタ（ＴＦＴ）の製造方法を工程順に示す断面図である。 従来のＴＦＴ製造プロセスにおける過加熱になった場合にシリコン膜に生じた凹凸を示す図である。

符号の説明

１，３１…基板、２，３２…ガラス基板、３，３３…アンダーコート膜（ＳｉＯ_２／ＳｉＮ）…４ａ,４ｂ，３５ａ，３５ｂ…ポリシリコン島状半導体層、５,３６…ゲート絶縁膜、６ａ，６ｂ,３７ａ，３７ｂ…ゲート電極、３８ａ，３８ｂ…レジストパターン、３９ａ、３９ｂ…アモルファス領域、４０ａ，４０ｂ…ソース・ドレイン領域、４１…層間絶縁膜。

Claims (10)

1. 基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、
   前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、
   前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び
   前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極
   を具備し、前記第１及び第２の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さと、前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子。
2. 基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、
   前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、
   前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び
   前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極
   を具備し、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層へは、ｎ型不純物及びｐ型不純物のイオン注入の前に半導体がイオン注入され、それによって前記ｎチャネル島状半導体層に所定の間隔を隔てて第１のアモルファス領域及び第２のアモルファス領域が形成されるとともに、前記ｐチャネル島状半導体層に所定の間隔を隔てて第３のアモルファス領域及び第４のアモルファス領域が形成され、前記第１のアモルファス領域及び第２のアモルファス領域の深さと、前記第３のアモルファス領域及び第４のアモルファス領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子。
3. 基板上にそれぞれ形成されたｎチャネル島状半導体層及びｐチャネル島状半導体層、
   前記ｎチャネル島状半導体層へのｎ型不純物のイオン注入により所定の間隔を隔てて形成された第１の不純物領域及び第２の不純物領域、
   前記ｐチャネル島状半導体層へのｐ型不純物のイオン注入により所定の間隔を隔てて形成された第３の不純物領域及び第４の不純物領域、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上に形成されたゲート絶縁膜、及び
   前記ｎチャネル島状半導体層の第１の不純物領域及び第２の不純物領域の間の領域、及び前記ｐチャネル島状半導体層の第３の不純物領域及び第４の不純物領域の間の領域にそれぞれ対応する前記ゲート絶縁膜上の領域に形成されたゲート電極
   を具備し、
   前記ｎチャネル島状半導体層又はｐチャネル島状半導体層へは、ｎ型不純物又はｐ型不純物のイオン注入の前に半導体がイオン注入され、それによって前記ｎチャネル島状半導体層に所定の間隔を隔てて第１のアモルファス領域及び第２のアモルファス領域が形成されるか、又は前記ｐチャネル島状半導体層に所定の間隔を隔てて第３のアモルファス領域及び第４のアモルファス領域が形成され、前記第１のアモルファス領域及び第２のアモルファス領域又は前記第３のアモルファス領域及び第４のアモルファス領域の深さと、前記ｎチャネル島状半導体層及びｐチャネル島状半導体層のうち前記半導体がイオン注入されない島状半導体層への前記第１及び第２の不純物領域又は前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとは、ほぼ同じであることを特徴とする薄膜半導体素子。
4. 前記ｎチャネル島状半導体層及びｐチャネル島状半導体層の少なくともいずれか一方への半導体のイオン注入は、１０^１４ｃｍ^−２以上の濃度でされていることを特徴とする請求項２又は３に記載の薄膜半導体素子。
5. 前記アモルファス領域及びアモルファス化された領域の深さは、前記島状半導体層の厚さの５０％以下であることを特徴とする請求項１〜４のいずれかに記載の薄膜半導体素子。
6. 基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、
   前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、
   前記ｎチャネル島状半導体層にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び
   前記ｐチャネル島状半導体層にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程
   を具備し、前記第１及び第２の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さと、前記第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとが、ほぼ同じとなるように、前記ｎ型不純物及びｐ型不純物のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法。
7. 基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、
   前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層に半導体をイオン注入し、前記ｎチャネル島状半導体層に第１のアモルファス領域及び第２のアモルファス領域を、前記ｐチャネル島状半導体層に第３のアモルファス領域及び第４のアモルファス領域をそれぞれ形成する工程、
   前記第１のアモルファス領域及び第２のアモルファス領域にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び
   前記第３のアモルファス領域及び第４のアモルファス領域にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程
   を具備し、前記第１及び第２のアモルファス領域の深さと、前記第３及び第４のアモルファス領域の深さとが、ほぼ同じとなるように、前記半導体のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法。
8. 基板上に、ｎチャネル島状半導体層及びｐチャネル島状半導体層をそれぞれ形成する工程、
   前記ｎチャネル島状半導体層及びｐチャネル島状半導体層上にゲート絶縁膜を形成する工程、
   前記ｎチャネル島状半導体層の、第１の不純物領域形成予定領域及び第２の不純物領域形成予定領域の間の領域上に第１のゲート電極を形成し、前記ｎチャネル島状半導体層の、第３の不純物領域形成予定領域及び第４の不純物領域形成予定領域の間の領域上に第２のゲート電極を形成する工程、
   前記ｎチャネル島状半導体層又はｐチャネル島状半導体層に半導体をイオン注入し、前記ｎチャネル島状半導体層に第１のアモルファス領域及び第２のアモルファス領域を、又は前記ｐチャネル島状半導体層に第３のアモルファス領域及び第４のアモルファス領域を形成する工程
   前記ｎチャネル島状半導体層又は前記第１のアモルファス領域及び第２のアモルファス領域にｎ型不純物をイオン注入し、第１の不純物領域及び第２の不純物領域を形成する工程、及び
   前記ｐチャネル島状半導体層又は前記第３のアモルファス領域及び第４のアモルファス領域にｐ型不純物をイオン注入し、第３の不純物領域及び第４の不純物領域を形成する工程
   を具備し、前記第１及び第２のアモルファス領域又は前記第３及び第４のアモルファス領域の深さと、前記第１及び第２の不純物領域又は第３及び第４の不純物領域を形成するためのイオン注入によりアモルファス化された領域の深さとが、ほぼ同じとなるように、前記半導体のイオン注入、及び前記ｐ型不純物又はｎ型不純物のイオン注入を行うことを特徴とする薄膜半導体素子の製造方法。
9. 前記ｎチャネル島状半導体層及びｐチャネル島状半導体層の少なくともいずれか一方への半導体のイオン注入は、１０^１４ｃｍ^−２以上の濃度でされていることを特徴とする請求項７又は８に記載の薄膜半導体素子。
10. 前記アモルファス領域及びアモルファス化された領域の深さは、前記島状半導体層の厚さの５０％以下であることを特徴とする請求項６〜９のいずれかに記載の薄膜半導体素子。

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