KR20040054811A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20040054811A
KR20040054811A KR10-2004-7008218A KR20047008218A KR20040054811A KR 20040054811 A KR20040054811 A KR 20040054811A KR 20047008218 A KR20047008218 A KR 20047008218A KR 20040054811 A KR20040054811 A KR 20040054811A
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스톨크피터에이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 바디(2)를 구비한 반도체 디바이스(1)를 제조하는 방법에 있어서, 도핑된 영역(3)을 반도체 바디(2)에 형성한다. 반도체 바디(2)는 결정성 표면 영역(4)을 갖고 있으며, 이 결정성 표면 영역(4)을 적어도 부분적으로 비정질화해서, 비정질 표면층(5)을 획득한다. 비정질화는 결정성 표면 영역(4)에 의해 흡수되는 조사 펄스(7)를 표면(6)에 조사함으로써 수행한다. 조사 펄스(7)는 조사가 결정성 표면 영역(4)에 의해 흡수되도록 선택된 파장을 갖고 있으면, 결정성 표면층(5)이 용융되도록 선택된 조사 펄스(7)의 에너지 플럭스를 갖고 있다. 이 방법은 극히 얇은 접합부를 생성하는 데 사용한다.

Description

반도체 디바이스 및 그 제조 방법{METHOD OF FORMING A DOPED REGION IN A SEMICONDUCTOR BODY COMPRISING A STEP OF AMORPHIZATION BY IRRADIATION}
미국 특허 제 5,908,307 호에는 MOSFET의 소스와 드레인의 접합부를 제조하는 방법이 개시되었다. 소스와 드레인의 접합부를 Si 반도체 바디에 제조하며, 이는 두께가 약 100nm 깊이 미만으로 매우 얇다. 표면을 비정질화시키고, 도펀트 원자를 제공하며, 도펀트 원자를 활성화시키고 확산시킴으로써, 얇은 접합부를 제조한다. 도펀트 원자를 주입하는 동안의 채널링을 방지하기 위해서 비정질 표면층을 형성한다. 비정질화 단계에서, 원하는 비정질 표면층의 깊이는 아르곤, 실리콘 또는 게르마늄과 같은 전기적으로 비활성인 이온의 이온 주입을 통해서 조정한다. 결정성 반도체 표면층이 이온의 충돌 및 에너지 손실의 결과로 비정질화되어서, 비정질화 표면이 형성된다. Ge가 비교적 무거운 원자이기 때문에, 이런식으로 계단형(abrupt) 비정질 결정성 인터페이스를 제조할 수 있다. 표면으로부터 봐서, 결정성 반도체 바디의 비정질 표면층 아래로 데미지가 더 깊이 제공될 것이며, 이것이 이른바 엔드 오브 레인지 데미지(end-of-range damage)이다.
기존 방법의 문제는 이온화된 비활성 원자로 인해서 비정질화 단계에서 간극 (interstitials) 및 공간(vacancies)이 발생한다는 점이다. 비정질 결정성 인터페이스에서 나타나는 간극은 도펀트 원자, 특히 B 및 P의 확산을 증가시킨다. 이런 트랜지언트 강화 확산(transient enhanced diffusion)은 급격한 도핑 프로파일이 실질적으로 불가능하게 한다. 또한, 엔드 오브 레인지 데미지는 어닐링 동안에 변위 루프(dislocation loops)를 유발해서 접합 누설을 발생시킨다.
본 발명은 반도체 바디를 가진 반도체 디바이스를 제조하는 방법에 관한 것으로 이 방법에서 도핑된 영역을 반도체 바디에 형성하며, 반도체 바디는 반도체 재료의 결정성 반도체 표면 영역을 포함하고, 결정성 반도체 표면 영역의 적어도 일부를 비정질화시켜서, 비정질 표면층을 형성한다.
본 발명에 따른 디바이스의 이러한 측면은 도면을 참조로 더 상세하게 설명될 것이다.
도 1은 반도체 디바이스 제조 방법의 단계들의 시퀀스를 도시하는 도면으로, 도 1a 내지 도 1c는 중간 제품들의 단면도,
도 1a는 표면층의 비정질화 이후의 중간 제품의 단면도,
도 1b는 비정질 표면층에 도펀트 원자를 주입한 이후의 중간 제품의 단면도,
도 1c는 도펀트 원자의 활성화 및 확산 이후의 중간 제품의 단면도,
도 2는 MOSFET의 소스와 드레인의 접합부를 제조하는 방법의 단계의 시퀀스를 도시하는 도면,
도 2a는 게이트, 소스 및 드레인 접합부가 흡수층에 의해 커버되는 중간 제품의 단면도,
도 2b는 소스와 드레인 접합부가 레이저 펄스에 의해 비정질화되는 중간 제품의 단면도,
도 2c는 소스 및 드레인 접합부가 비정질 표면층에 주입되는 중간 제품의 단면도,
도 3은 MOSFET의 소스 및 드레인의 확장부를 제조하는 방법의 단계들의 시퀀스를 도시하는 도면,
도 3a는 게이트, 소스 및 드레인 접합부 및 스페이서를 가진 구조가 스타팅 포인트에 있을 때의 중간 제품의 단면도,
도 3b는 스페이서가 제거된 중간 제품의 단면도,
도 3c는 게이트, 소스 및 드레인 접합부가 흡수층에 의해 커버되고, 표면에 조사 펄스가 조사되는 중간 제품의 단면도,
도 3d는 MOSFET의 소스와 드레인 접합부가 형성된 단면도.
본 발명의 목적은 도입부에서 설명한 종류의 반도체 디바이스를 제조하는 방법을 제공하는 것으로, 이로써 반도체 바디에 데미지를 주지 않고 비정질 표면층이 획득된다.
이 목적은 본 발명에 따른 방법을 통해서 달성되며, 이 방법에서 표면 영역에 의해 흡수되는 조사 펄스를 표면에 조사함으로써 표면에 비정질화를 수행하되, 이 펄스는 조사가 결정성 표면 영역에 의해 흡수되도록 선택된 파장을 갖고 있고, 이 펄스의 에너지 플럭스는 결정성 표면층이 용융되도록 선택한다.
조사 펄스의 광자의 에너지는 광자가 흡수된 후에, 결정 격자로 실질적으로순간적으로 전달되고, 그 결과 표면층이 용융되지만, 열 평형 상태는 아직 성립되지 않았다. 용융된 표면층은 비교적 차가운 반도체 바디에 직접 접촉한다. 이로써 반도체 바디에 강한 열 플럭스가 유도되고, 그 결과 용융된 반도체 재료는 빠르게 냉각된다. 용융된 반도체 재료는 기본적으로, 반도체 바디와 용융된 반도체 재료 사이의 인터페이스에서 재결정화가 일어나는 속도보다 빠르게 비정질 반도체 재료의 평형 상태 용융점으로 냉각된다. 고속 냉각된 반도체 재료는 반도체 재료가 반도체 바디에서 표면 방향으로 에피텍셜 성장할 수 있기 전에 비정질 재료로 변화된다. 이렇게 비정질 표면층을 생성한다.
기존의 방법에 비해서 비정질 결정성 인터페이스에 간극 혹은 공간이 제공되지 않는다. 주입에 의한 비정질화에 의해 야기되었던 결정성 반도체 내의 엔드 오브 레인지 데미지도 존재하지 않는다. 이러한 종류의 데미지가 없기 때문에 예컨대, pn 혹은 np 접합과 같은 급격한 프로파일을 가진 도핑 영역을 형성할 수 있다.
이후에 통상적으로 비정질 표면층에 도펀트 원자를 제공할 것이다. 예컨대 표면 상의 보조층으로부터의 이온 주입 혹은 확산을 통해서 도펀트 원자를 제공할 수 있다. 이온 주입을 사용하는 경우에, 주입량은 cm2당 도펀트 원자의 수를 결정하고, 에너지는 주입되는 도펀트 원자의 깊이를 결정한다. 도펀트 원자의 주입 깊이가 비정질화된 표면층 내에 있는 것이 중요하다. 간극, 공간 및 이러한 일련의 결함과 같은, 주입에 의해 야기된 데미지가 기존의 방법에서처럼 결정성 반도체 바디에 존재하지는 않을 것이지만, 비정질화된 표면층에 트랩된다. 비정질 표면층은주입 데미지를 흡수한다.
후속해서, 비정질화된 표면층의 적어도 일부를 도펀트 원자가 활성화되는 온도로 가열시킨다.
이는, 용융점 이하에서의 고체 상태 에피텍시(SPE) 또는 용융점 이상의 액체 상태 에피텍시(LPE)의 기본적으로 두 가지 방법에 의해서 달성할 수 있다. 어떤 경우든, 실리콘 주입 관련 데미지는 없을 것이며, 따라서 접합 누설이 감소된 더 얕은 접합부를 형성할 수 있다.
바람직하게는 도펀트 원자를 활성화시키는 데 고체 상태 에피텍시를 사용한다. 고체 상태로부터의 비정질 표면층의 에피텍셜 재결정화는 예컨대, 도가니 가열, RTA(rapid thermal annealing), 혹은 레이저에 의한 표면 조사를 통해서 용융점 이하로 반도체 재료를 가열함으로써 이루어진다. 에피텍셜 재결정화에 필요한 최소 온도는 비정질 Si의 경우에 약 550℃이다. 주입된 도펀트 원자는 이 재결정화 단계동안 치환을 통해서 포함되고, 이로써 활성화가 일어난다. 도펀트 원자의 확산은 낮은 결정화 온도를 사용함으로써 제한할 수 있다. 고체 상태 에피텍시가 비평형 처리이기 때문에 가용성 한계를 지나칠 수 있다. 이런식으로 얕고, 강하게 활성화된 접합부를 제조할 수 있다.
다른 방안으로, 도펀트 원자를 활성화시키는 데 액체 상태 에피텍시를 사용할 수도 있다. 비정질 반도체 재료가 더 낮은 용융점을 갖는다는 사실의 견지에서, 반도체 바디의 기본적인 반도체 재료를 용융시키기 않고 비정질 표면층을 용융시킬 수 있다. 도펀트 원자는 이 단계에서 용융된 표면층으로 확산한다. 액체 상태의 도펀트 원자의 확산 계수가 고체 상태에서보다 수 배 정도 더 크기 때문에, 용융된 깊이 내에서 도펀트 원자는 실질적으로 균일하게 재분배될 것이고, 이로써 계단형 접합부를 형성한다. 비정질 표면층이 재결정화하는 온도로 냉각시킨다. 이는 용융된 반도체 재료가 하부의 반도체 바디로부터 멀어지는 방향으로 재결정화하기 때문에 가능하다.
비정질 표면층이 주입 데미지를 흡수했기 때문에, 트랜지언트 강화 확산 및 엔드 오브 레인지 데미지에 의한 고온에서 발생하는 변위 루프 혹은 일련의 결함이 존재하지 않는다. 급격한 도핑 프로파일을 갖는 접합부를 형성한다. 접합부의 공핍 영역에서 변위 루프가 없기 때문에 접합 누설이 크게 감소되었다.
예컨대, 1ns 미만의 짧은 레이저 펄스를 제공하는 엑시머 레이저의 조사에 의해 결정 표면층을 비정질화하는 것이 바람직하다. 248nm 파장의 KrF 엑시머 레이저 혹은 193nm 파장의 ArF 엑시머 레이저와 같은 짧은 파장의 레이저는 비교적 작은 흡수 길이를 갖기 때문에, 특히 고전력에서 표면층의 균일한 가열에 적합하다.
전형적으로 1ns 미만의 짧은 레이저 펄스를 사용하는 것은 표면층이 용융되지만 열 평형 상태는 아직 성립되지 않는다는 것을 의미한다. 용융된 표면층은 비교적 차가운 반도체 바디와 직접 접촉한다. 이는 반도체 바디에 강한 열 플럭스를 야기시키고, 이로써 용융된 반도체 재료는 빠르게 냉각된다. 빠른 냉각으로 인해서 액체 반도체 재료의 점도가 빠르게 증가한다. 액체 상태의 핵형성 영역(nucleation sites)이 존재하지 않기 때문에, 비정질 반도체 재료의 유리 온도이하로 온도가 내려가면, 고속으로 냉각되는 반도체 재료는 비정질 반도체 재료로 변화된다.
비정질 표면층을 제어해서, 레이저 에너지 밀도 및 펄스 지속 시간에 따라서 거의 10~수 10 나노미터의 깊이까지 형성할 수 있다. 레이저에 의해 비정질화되는 층의 깊이는 최종 접합부의 깊이를 높은 정도까지 결정할 수 있다. 따라서 비정질 단계에서 레이저 에너지 밀도 및 펄스 지속 시간의 선택은 이러한 공정 중에 형성될 수 있는 pn 접합부의 깊이에 대한 팩터를 결정한다.
용융의 원동력이 흡수된 에너지에 따라 달라지되, 입사되는 에너지에 따라 달라지는 것은 아니기 때문에, 용융되는 동안 흡수층을 통해서 표면의 조도(roughness) 변화 혹은 토폴로지의 차이에 의해 야기되는 표면 반사를 감소시키는 것이 유익하다. pn접합 영역에서 균일한 열 전도 및 레이저 광의 균일한 흡수를 달성하기 위해서 관련된 레이저 광의 파장에 대한 흡수층을 제공하는 것이 바람직하다. 국부적인 가열이 가능하도록 흡수층을 패터닝할 수 있다. 패터닝을 제공한 곳에서 조사가 더 잘 흡수되어서 표면층의 온도가 국부적으로 상승한다.
반도체 바디는 통상적으로 MOSFET 트랜지스터, 바이폴라 트랜지스터 또는 다이오드와 같은 반도체 디바이스를 포함한다. 반도체 디바이스들은 통상적으로 반도체 회로의 제조 동안 격리되어서 토폴로지에서 차이를 나타낼 것이다.
반도체 디바이스는 예컨대 로직, 메모리 또는 광소자를 구비한 집적 회로(IC)가 될 수 있다. IC는 예컨대 무선 전화기, 원거리 통신 네트워크 또는 개인용 컴퓨터에서 사용될 수 있다.
도 1에 도시된 바와 같이 반도체 바디(2)를 구비한 반도체 디바이스(1)를 제조하는 방법에 있어서, 도핑된 영역(3)을 반도체 바디(2)에 형성한다. 반도체 바디(2)는 반도체 재료의 결정성 반도체 표면 영역(4)을 포함한다. 결정성 반도체 표면 영역(4)의 적어도 일부를 비정질화시켜서 비정질 표면층(5)을 형성한다. 반도체 바디(2)의 반도체 재료는 예컨대, Si, Ge 또는 Si와 Ge의 혼합물이 될 수 있다. 다른 방안으로 반도체 바디는 실리콘 온 인슐레이터(SOI) 웨이퍼 혹은 세라믹 재료 혹은 유리 기판 상에 제공되는 반도체 재료의 층이 될 수 있다.
도 1a는 반도체 재료의 결정성 표면층(5)을 가지고 개시하며, 이 단계에서 결정성 표면층(5)을 비정질화시켜서 비정질 표면층(5)을 형성한다. 비정질화는 표면 영역(4)에 의해 흡수되는 조사 펄스를 표면(6)에 조사함으로써 수행하되, 이 조사는 조사가 결정성 표면 영역(4)에 의해 흡수되도록 선택된 파장 및 결정성 표면층(5)이 용융되도록 선택된 조사의 에너지 플럭스를 갖고 있다.
도시된 실시예에서, Si 반도체 바디(2)의 표면에는 KrF 엑시머 레이저로부터의 248nm 파장을 가진 조사 펄스(7)를 조사한다. 결정성 실리콘 표면(6)에는100mJ/㎠의 에너지 밀도를 15ps동안 조사한다. 결정성 Si를 약 30nm의 깊이(9)까지 용융시킨다. 짧은 펄스 지속 시간은 실질적으로 반도체 바디(2)는 가열되지 않고, 반도체 바디(2)로의 열 플럭스가 전형적으로 1010K/s 이상이라는 것을 의미한다. 열 플럭스는 빠르게 방전되고, 이는 특히 Si의 상대적으로 높은 열 전도 계수 때문이다. Si에서의 비정질화 속도가 전형적으로 15m/s보다 훨씬 빠르고, 에피텍셜 재결정화 속도는 5 내지 15m/s 정도이기 때문에, 비정질 상부층(5)이 형성된다. 도시된 실시예의 비정질 Si 표면층(5)의 깊이(9)는 대략 30nm이다.
도 1b에서, 후속해서 도펀트 이온(8)을 주입함으로써 도핑된 영역(3)을 형성한다. 도펀트 이온(8)은 예컨대, As, P, Sb, B 또는 In이 될 수 있다. 계획된 도펀트 이온의 범위(14)는 주입 동안 비정질 표면층(5) 내에 있다. 주입이 비정질 표면층(5)에서 이루어져서 주입 데미지가 비정질 표면층(5)에서 흡수되므로 비정질 결정성 인터페이스(15)가 데미지없이 유지된다.
도시된 실시예에서, 1×1015at/㎠양의 B 이온을 1keV의 에너지로 주입한다. 계획된 주입 이온의 범위(14)는 전형적으로 0.5 keV B, 2 내지 5 keV As, 1 keV P, 5 내지 10 keV Sb의 에너지 레벨에서, 도시된 실시예에서 25nm보다 작고, 반면에 주입량은 3×1014와 3×1015at/㎠ 사이가 되도록 선택되는 것이 일반적이다. 도 1b의 곡선은 주입된 이온의 농도를 비정질 표면층(5)의 깊이(9)의 함수로 나타내고 있다.
도 1c에서, 도시된 실시예에서 RTA 공정으로 도핑 원자(8)를 활성화시킨다.반도체 바디(2)를 소위 스파이크 어닐링(spike anneal)에 의해서 RTA로 매우 빠르게 가열시키고, 다시 실질적으로 직후에 냉각시킨다. 도시된 실시예에서, B원자는 1000℃에서 약 1초 동안 가열하고, 다시 바로 냉각시킨다. 곡선 B로 도시된 바와 같이, 데미지가 없기 때문에, 가열후의 도펀트 원자의 농도 프로파일은 실질적으로 주입된 도핑 프로파일과 동일하게 유지된다. 따라서 데미지가 없기 때문에 실질적으로 확산도 존재하지 않는다. 냉각 동안, 표면(6)의 방향으로 비정질 결정성 인터페이스(5)로부터 Si가 재결정화하면, B 원자가 실질적으로 Si의 격자 영역에 치환을 통해서 포함된다. 매우 얕게 도핑된 p형 영역(3)을 약 30nm의 깊이(9)로 형성한다.
다른 방안으로, 약 248nm의 KrF 레이저를 사용해서 30ns 동안 500mJ/㎠로 레이저 어닐링에 의해 B 도핑을 활성화시킨다. 비교적 높은 에너지 플럭스 및 비교적 긴 펄스 지속 시간으로 인해서, 비정질화된 표면층(5)이 용융된다. 액체 상태의 도펀트 원자의 확산 계수는 고체 상태보다 수 배 정도 더 크다. 따라서, 예컨대 Si에서 B의 확산 계수는 고체 상태에서보다 약 8배 정도 크다. 이 경우 용융된 표면층(5) 전체에 걸쳐서 도펀트 원자(8)의 분포는 실질적으로 균일하다. 열이 충분히 빠르게 제거될 수 없기 때문에, 용융 이후에 반도체 바디(2)의 표면(6) 방향으로 비정질 결정성 인터페이스(15)로부터 재결정화가 일어나기 시작한다.
치환을 통해서 재결정화 동안 격자 영역에 도펀트 원자(8)를 포함시킴으로써, 이들을 전기적으로 활성화시킨다. 위의 펄스 지속 시간 및 에너지 플럭스에 대해서, p형 접합부는 약 30nm의 깊이(9)를 가지며, 10개당 약 0.2nm(0.2nm perdecade)의 급격한 기울기(steepness)를 갖는다. 200옴/스퀘어라는 비교적 낮은 시트 저항은, 실제로 모든 B원자가 치환을 통해 Si에 제공되고, 따라서 전기적으로 활성화된다는 것을 나타낸다. 이렇게 획득한 접합부는 매우 얕으며, 높은 전기 활성화 및 낮은 시트 저항을 갖는다.
도 2에 도시된 실시예에서, 반도체 디바이스는 MOSFET(11)이다. 이 방법은 n웰(16), 격리부(17), 게이트 유전체(25) 및 예컨대 폴리실리콘으로 이루어진 게이트(18)가 제공된 Si 반도체 바디(2)로 개시하며, 이미 당업자에게 알려진 방식으로 형성한다.
조사의 흡수층(10)을 게이트(18)를 구비한 반도체 바디(2)의 표면(6)에 제공한다. 이 실시예에서 248nm의 레이저 조사의 흡수층(10)은 12nm TEOS 및 20nm Ti/TiN의 멀티층으로 형성한다. 후속해서 이 표면에 조사 펄스(7)를 조사한다.
도 2a에 도시된 실시예에서, 표면에는 15ps동안 50mJ/㎠의 에너지 밀도를 248nm KrF 엑시머 레이저를 통해서 조사한다. 이로써 15nm의 깊이(9)까지 소스(12) 및 드레인(13) 영역을 비정질화시킨다.
도 2b에서, 후속해서 Ti/TiN 멀티층을 제거한다. Ti/TiN 멀티층은 예컨대 플루오린을 포함하는 용액에서 화학적 에칭을 통해서 제거하거나 혹은 예컨대 He/SF6의 플라즈마에서의 반응성 이온 에칭을 통해서 제거한다.
주입시에 반도체 바디(2)에 금속 원자가 들어가는 것을 방지하기 위해서 흡수층(10)을 제거하는 것은 중요하다.
후속해서, 도 2c에서 도펀트 원자(8)를 비정질 표면층(5)에 제공한다. 도시된 실시예에서, 1×1015at/㎠양의 B 이온을 0.5keV의 에너지로 비정질 표면층(5)에 주입한다. 관련 p형 트랜지스터의 소스(12) 및 드레인(13) 영역에만 B원자를 주입하기 위해서 예컨대 레지스트와 같은 주입 마스크(19)를 사용한다. 주입 후에 레지스트 마스크(19)를 제거한다. RTA 공정으로 도펀트 원자를 활성화시킨다.
반도체 바디(2)를 RTA에서 이른바 스파이크 어닐링을 통해서 빠르게 가열하고, 실질적으로 직후에 다시 냉각시킨다. 도시된 실시예에서, B원자를 1000℃에서 1초 동안 가열하고, 바로 후에 냉각시킨다.
도핑된 p형 영역(3)은 약 15nm의 깊이를 갖고 있다. 도핑된 프로파일은 10개당 0.2nm의 급격한 경사도를 갖는다. 200옴/스퀘어라는 비교적 낮은 시트 저항은, 실제로 모든 B원자가 치환을 통해 Si 격자에 제공되고, 따라서 전기적으로 활성화된다는 것을 나타낸다.
기존의 방법에 의해 제조된 p 채널 MOSFET는 주입 데미지에 의해 야기된 소스(12) 및 드레인(13) 영역에서의 B 테일(tail)로 인한 짧은 채널 효과의 악영향을 많이 받는다. 비교적 높은 온도에서 도펀트 원자의 활성화 동안, B의 트랜지언트 강화 확산이 일어나고, 이것이 B 테일을 유발한다. 이 때문에 경사진 소스와 드레인 접합부는 기존의 방법을 사용해서는 완벽하게 제조할 수 없다. 반대로, 본 발명에 따라 제조한 소스와 드레인 접합부는 매우 얕은 깊이를 갖기 때문에 측부 확산이 매우 적다. 이는 채널의 길이에 대한 소스 및 드레인의 영향을 비교적 작게한다. 본 발명의 방법에 의해서 짧은 채널의 영향이 감소된다. 따라서 본 발명에 따른 방법은 전형적으로 40nm라는 매우 작은 채널 길이를 가진 MOSFET에 특히 적합하다.
다른 방안으로, 도 3에 도시된 바와 같이, 소스(12)와 드레인(13) 접합부에는 깊이가 매우 얕고 활성화 정도가 매우 높은 확장부를 제공한다. 소스와 드레인 확장부(20, 21)는 DIBL(drain-induced barrier lowering) 및 펀치 쓰루(punch-through)와 같은 짧은 채널 효과를 최소화하는 데 중요하다. 이런 배치에서, 소스 및 드레인 확장부에 직렬 저항을 주로 제공하고, 반면에 더 깊은 소스(12) 및 드레인(13) 접합부는 직렬 저항을 감소시키도록 궁극적으로는 실리콘화될 것이다.
매우 얕은 소스 및 드레인 확장부(20, 21)는 짧은 채널 효과를 억제하는데 적합하고, 반면에 높은 활성화 정도가 MOSFET의 직렬 저항을 감소시킨다.
도 3a는 당업자에게 알려진 MOSFET 공정을 사용해서 개시하며, 예컨대 RTA의 이온 주입 및 확산을 통해서 더 깊은 소스(12) 및 드레인(13) 접합부를 제조한다.
선택적으로, 이온 주입을 통해서 포켓(22)을 제공할 수 있다. 이 포켓(22)은 트랜지스터의 동작시에 소스(12) 및 드레인(13)의 공핍 영역을 감소시키는 역할을 한다. 포켓의 도핑은 웰의 도핑과 같은 형(이 경우 n형)이기 때문에 매우 고농도이다.
도 3b에서, 스페이서(23)를 제거한다. 스페이서는 예컨대 실리콘 질화물로 이루어져 있으며 H3PO4로 화학적으로 에칭할 수 있다.
도 3c에서, 후속해서 12nm TEOS 및 20nm Ti/TiN의 멀티층으로 이루어진 흡수층(10)을 제공한다. 그리고, 본 발명에 따른 방법을 통해서 얕은 소스 및 드레인 확장부(20, 21)를 형성한다. 위에 설명된 바와 같은 표면의 조사가 사용된다. 이로써 매우 얕은 깊이(9)를 가진 비정질 표면층(5)을 생성한다.
소스 및 드레인 확장부(20, 21) 및 게이트(18)를 주입할 때(도 3d) 흡수층(10)을 제거한다.
후속해서, 위에 설명된 방식으로 예컨대 RTA 또는 레이저 어닐링에 의해서 도펀트 원자부를 활성화시킨다.
주요 이점은 이 마지막 단계에서 매우 양호한 활성화가 이루어지고, 도펀트 원자의 비활성화를 유발하는 고온 단계들이 후속하는 공정들에서는 더 이상 필요없다는 점이다. 도펀트 원자의 양호한 활성화는 소스와 드레인 확장부의 시트 저항 및 소스와 드레인 및 다결정성 실리콘의 저항을 비교적 낮게 한다. 그 결과 본 발명에 따라서 제조된 MOSFET의 소스와 드레인 사이에는 비교적 더 많은 전류가 흐른다.
본 발명은 위에 설명된 실시예에 한정되는 것이 아니고, 모든 타입의 다이오드, 그 중에서도 발광 다이오드(LED), 바이폴라 트랜지스터 또는 헤테로구조 바이폴라 트랜지스터, 플래시, EEPROM 등의 메모리 셀에 사용될 수 있다. 또한 본 발명은 p형 트랜지스터에 한정되는 것이 아니라 n형 트랜지스터에도 동일하게 사용될 수 있다. 본 발명은 실리콘에 한정되는 것이 아니고, 게르마늄 및 Ge와 Si의 혼합물에도 사용될 수 있다.
특정 실시예의 특정 치수 및 재료는 바뀔 수 있고, 이는 당업자에게는 자명하다.

Claims (12)

  1. 반도체 바디(2)를 구비한 반도체 디바이스(1)를 제조하는 방법에 있어서,
    도핑된 영역(3)을 반도체 바디(2) 내에 형성하고 - 상기 반도체 바디(2)는 반도체 재료의 결정성 반도체 표면 영역(4)을 포함함 - ,
    상기 결정성 반도체 표면 영역(4)의 적어도 일부를 비정질화해서 비정질 표면층(5)을 형성하되,
    조사 펄스의 조사가 상기 결정성 반도체 표면 영역(4)에 의해 흡수되도록 조정된 파장 및 상기 결정성 표면층(5)이 용융되도록 조정된 에너지 플럭스를 가진 조사 펄스(7)를 상기 표면(6)에 조사함으로써 상기 비정질화를 수행하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 결정성 반도체 표면 영역(4)의 용융된 부분이 냉각으로 인해서 비정질 표면층(5)으로 고화된 이후에, 이온 주입을 통해서 도펀트 원자(8)를 상기 비정질 표면층(5)에 제공하는
    반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 도펀트 원자(8)를 제공한 후에, 상기 도펀트 원자(8)가 활성화되는 온도까지 상기 비정질 표면층(5)을 가열하는
    반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    RTA(rapid thermal annealing)에 의해서 상기 비정질 반도체 재료의 용융 온도 아래로 상기 비정질 표면 층(5)을 가열하여 상기 비정질 표면층(5)을 재결정화하고, 상기 도펀트 원자(8)가 활성화되도록 상기 도펀트 원자(8)를 격자 영역에 치환을 통해서 포함시키는(substitutionally incorporate)
    반도체 디바이스 제조 방법.
  5. 제 3 항에 있어서,
    레이저 어닐링에 의해 상기 비정질 반도체 재료의 용융 온도 위로 상기 비정질 표면층(5)을 가열하고,
    후속해서 상기 용융된 표면층(5)을 재결정화되는 온도까지 냉각시키는
    반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 조사 펄스(7)는 엑시머 레이저에 의해 제공되는
    반도체 디바이스 제조 방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 표면층(5)을 상기 조사 펄스(7)의 펄스 지속 시간 및 에너지 밀도에 의해 설정된 깊이(9)까지 용융시키는
    반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 조사 펄스(7)의 상기 펄스 지속 시간은 1ns미만인
    반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 조사를 수행하기 전에, 상기 조사의 상기 파장의 흡수층(10)을 상기 표면(6)에 제공하는
    반도체 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    MOSFET(11)를 형성하고,
    상기 비정질 반도체 표면층(5)을 사용해서 상기 MOSFET의 소스(12) 또는 드레인(13)을 형성하는
    반도체 디바이스 제조 방법.
  11. 제 5 항에 있어서,
    상기 전기적으로 활성화된 도펀트 원자의 농도는 고체 상태 가용성 한계(solid solubility limit)보다 더 높은
    반도체 디바이스 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 방법에 의해 제조된 반도체 디바이스.
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