JP5103695B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5103695B2 JP5103695B2 JP2001081181A JP2001081181A JP5103695B2 JP 5103695 B2 JP5103695 B2 JP 5103695B2 JP 2001081181 A JP2001081181 A JP 2001081181A JP 2001081181 A JP2001081181 A JP 2001081181A JP 5103695 B2 JP5103695 B2 JP 5103695B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- extension region
- drain
- source
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、ゲート長が0.1〔μm〕以下となる世代のMOS(metal semiconductor)トランジスタに於けるソース及びドレインを形成するのに好適な電界効果型半導体装置の製造方法に関する。
【0002】
現在、レーザ・アニール技術は急速ランプ・アニール技術に代わる次世代の熱処理技術として期待されている。
【0003】
レーザ・アニール技術は、2〔nsec〕〜3〔nsec〕程度の超短時間での溶融再結晶を行うことができる非平衡な熱処理技術である為、通常は温度で制限される半導体中に於ける不純物の固溶限界を越えた高い電気的活性化と急峻な不純物濃度プロファイルを実現することができる。
【0004】
従って、低いコンタクト抵抗のソース領域及びドレイン領域の形成、及び、より浅く且つ急峻な不純物濃度プロファイルをもつソース・エクステンション領域やドレイン・エクステンション領域の形成が可能となる。
【0005】
然しながら、そのようにしてMOSトランジスタを作成する場合、そのMOSトランジスタを囲む素子間分離用絶縁膜のMOSトランジスタ側エッジの薄くなっている部分の裏面側と接する半導体部分が加熱され且つ溶融状態となり、その状態では不純物の拡散が著しく速くなって、不純物分布は均一、即ち、ボックス型となる為、チャネル・ストッパ、ソース、ドレインなどに於ける不純物の分布は著しく変わってしまう。尚、因に、通常のランプ加熱では、不純物の活性化率が温度に依って決まり、限界はあるものの、レーザ加熱で溶融した部分のような速い不純物拡散は起こらない。
【0006】
レーザ・アニールに於ける前記問題を解消する為、シリコン半導体基板全体をレーザ光吸収が良好な金属膜、即ち、アブゾーバ膜で覆うことに依り、レーザ光が照射された場合、アブゾーバ膜でレーザ光を吸収し、その熱を不純物活性化熱処理すべきシリコン表面のみに選択的に伝えて溶融再結晶化し、その領域に於ける不純物を活性化するという、いわゆるアブゾーバ膜プロセスが知られている。
【0007】
実際のアブゾーバ膜としては、下地と金属膜との反応を抑止する厚さ20〔nm〕程度の酸化膜とレーザ光を吸収する厚さ20〔nm〕程度のTaNなどの金属膜との積層膜からなっていて、このようなアブゾーバ膜を用いた場合のソース領域及びドレイン領域形成プロセスは、ゲート電極形成→ソース・ドレイン形成の為の不純物のイオン注入→アブゾーバ膜堆積→レーザ照射、の順になる。
【0008】
図3はアブゾーバ膜プロセスを説明する為のMOSトランジスタを表す要部切断側面図であり、図に於いて、1はシリコン半導体基板、2はゲート絶縁膜、3はゲート電極、4はソース・エクステンション領域、5はドレイン・エクステンション領域、6はSiO2 などの酸化膜、7はTaNなどからなる金属膜をそれぞれ示し、酸化膜6と金属膜7とでアブゾーバ膜を構成している。
【0009】
図示の構成に於いて、ゲート電極3の両端近傍、即ち、図に見られるように○で囲んだ領域に於いては、ソース・エクステンション領域4及びドレイン・エクステンション領域5のチャネル側先端が深く入り込んでいる。
【0010】
しかも、ゲート電極3を覆うSiO2 などからなる絶縁膜6の厚さ分も加わって、ソース・エクステンション領域4或いはドレイン・エクステンション領域5などの不純物領域のチャネル側先端と金属膜7との間は更に離隔しているので、このような状態でアブゾーバ膜プロセスを適用した場合、熱が充分に不純物領域のチャネル側先端に到達せず、従って、その部分の不純物は活性化されず、寄生抵抗が増大する旨の問題が起こっている。
【0011】
【発明が解決しようとする課題】
本発明では、簡単な手段を採ることで、アブゾーバ膜プロセスを適用してソース領域やドレイン領域の不純物活性化熱処理を行っても、ソース領域或いはドレイン領域のチャネル側先端部分の不純物活性化を充分に行って、寄生抵抗を低減することができるようにする。
【0012】
【課題を解決するための手段】
通常、ソース領域及びドレイン領域を形成する為の不純物をゲート電極をマスクとしてイオン注入した場合、その不純物は深さ方向だけでなく横方向にも拡がるので、アブゾーバ膜プロセスを適用した場合、ソース領域及びドレイン領域のチャネル側先端は熱源であるアブゾーバ膜から更に離れてしまい、従って、充分な不純物活性化熱処理が実施されないことになってしまう。
【0013】
そこで、ソース領域及びドレイン領域のチャネル側先端がアブゾーバ膜から離隔しないように形成することが肝要であり、その為には、アブゾーバ膜の厚さを考慮に入れて、アブゾーバ膜からの熱が充分にソース領域及びドレイン領域のチャネル側先端に到達することができるように不純物イオンの注入をゲート電極の両端から離れる方向にオフセットして実施する。
【0014】
不純物イオンの注入をゲート電極の両端から離隔する方向にオフセットして行ってからアブゾーバ膜プロセスを実施するには、
▲1▼
ゲート電極を形成してから、酸化膜或いは窒化膜からなるゲート・サイド・ウォールを形成し、ゲート電極及びゲート・サイド・ウォールをマスクとして不純物イオンの注入を行ってソース領域及びドレイン領域を形成し、その後、ゲート・サイド・ウォールを除去してからアブゾーバ膜を形成してレーザ・アニールを行う。
▲2▼
ゲート電極を頭部のゲート長に比較して根元部のゲート長を短くなるように加工したノッチ型とし、そのゲート電極をマスクとして不純物のイオン注入を行ってソース領域及びドレイン領域を形成し、その後、アブゾーバ膜を形成してレーザ・アニールを行う。
の二つの方法があり、▲2▼の方法では、ノッチ型ゲート電極を1回の工程で形成することができるのに対し、▲1▼の方法では、サイド・ウォールの形成及び剥離の工程が増加するので、▲2▼の方法は工程数が少なくなるので有利である。
【0015】
前記手段を採ることに依り、アブゾーバ膜プロセスを用いたレーザ・アニールを実施しても、ゲート電極のゲート長方向両端近傍に於けるソース領域(ソース・エクステンション領域)並びにドレイン領域(ドレイン・エクステンション領域)のチャネル側先端まで不純物を活性化して充分に高濃度にすることができるので、寄生抵抗を低減した高性能微細MOSトランジスタを実現することができる。
【0016】
【発明の実施の形態】
図1は本発明の実施の形態1を説明する為の工程要所に於けるMOSトランジスタを表す要部切断側面図であり、以下、図を参照しつつ説明する。
【0017】
図1(A)参照
(1)
シリコン半導体基板11にSTI(shallow trench isolation)法を適用することに依って素子間分離領域(図示せず)を形成する。尚、STI法はLOCOS(local oxidation of
silicon)法に代替しても良い。
【0018】
(2)
熱酸化法を適用することに依り、厚さが2〔nm〕のSiO2 からなるゲート絶縁膜12を形成する。尚、ここでは、ゲート絶縁膜12として酸化膜を用いたが、これは窒化膜、酸窒化膜、高誘電体である金属酸化物膜を用いることができる。
【0019】
(3)
CVD(chemical vapor deposition)法を適用することに依り、ゲート絶縁膜12上に厚さ150〔nm〕の多結晶シリコン層を形成する。尚、ここでゲート電極材料として多結晶シリコンを用いるが、これは金属、多結晶シリコンゲルマニウムなどに代替することができる。
【0020】
(4)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極パターンのレジスト層を形成する。
【0021】
(5)
エッチング・ガスをHBr+O2 とするドライ・エッチング法を適用することに依り、前記工程(3)で形成した多結晶シリコン層及びゲート絶縁膜12の異方性エッチングを行って、ゲート電極13を形成し、且つ、ゲート絶縁膜12のパターニングを行う。
【0022】
(6)
CVD法を適用することに依り、厚さ10〔nm〕のSiO2 からなる絶縁層を全面に形成する。
【0023】
(7)
エッチング・ガスをCF4 +CHF3 +Arとするドライ・エッチング法を適用することに依り、前記工程(6)で形成したSiO2 からなる絶縁層の異方性エッチングを行ってゲート電極側面にサイド・ウォール14を形成する。
【0024】
(8)
イオン注入法を適用することに依り、サイド・ウォール14並びにゲート電極13をマスクとして、加速エネルギを3〔keV〕、ドーズ量を1×1016〔cm-2〕とするAsイオンの打ち込みを行って、浅い高濃度の不純物領域、即ち、ソース・エクステンション領域15及びドレイン・エクステンション領域16を形成する。尚、イオン注入する不純物イオンがp型不純物イオンであるBイオンであれば、加速エネルギを0.5〔keV〕、ドーズ量を1×1016〔cm-2〕とすれば良い。
【0025】
尚、前記イオン注入を行う前、或いは、後、重原子イオンを浅く打ち込んで前記の浅い高濃度不純物領域を非晶質化しても良く、具体的には、例えば加速エネルギを15〔keV〕、ドーズ量を4×1014〔cm-2〕としてGeイオンを注入する。このようにする理由は、非晶質にした場合、単結晶に比較して融点が300〔℃〕程度低くなるので、レーザ・アニールする場合のパワが少なくて済むことになる。
【0026】
前記工程(8)に見られるイオン注入を行って形成したソース・エクステンション領域15及びドレイン・エクステンション領域16は、イオン注入したことに依る横方向拡がりがあっても、従来の技術に依った場合に比較し、チャネルから離隔する方向に向かってオフセットされた状態に形成される。
【0027】
図1(B)参照
(9)
フッ酸中に浸漬することに依り、SiO2 からなるサイド・ウォール14を除去してから、アブゾーバ膜プロセスを実施してアブゾーバ膜を形成する。
【0028】
具体的には、CVD法を適用することに依り、厚さが5〔nm〕〜50〔nm〕程度のSiO2 からなる絶縁膜17を形成し、次いで、スパッタリング法を適用することに依り、厚さが20〔nm〕〜40〔nm〕程度のTaNからなる金属膜18を形成する。
【0029】
(10)
XeClやArFなどのエキシマ・レーザ、或いは、YAGレーザなどを用い、レーザ光を1回以上照射してレーザ・アニールを行う。
【0030】
図2は本発明の実施の形態2を説明する為の工程要所に於けるMOSトランジスタを表す要部切断側面図であり、以下、図を参照しつつ説明する。尚、図1に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0031】
図2参照
ゲート絶縁膜12を成膜するまでの工程は実施の形態1と全く変わりないので省略し、その次の工程から説明することにする。
(1)
ゲート絶縁膜12上に多結晶SiGe層と多結晶Si層を積層形成する。
【0032】
(2)
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをHBr+O2 とするドライ・エッチング法を適用することに依り、前記工程(1)で形成した多結晶Si層並びに多結晶SiGe層をゲート・パターンに
エッチングする。
【0033】
この場合、HBr+O2 の流量比を適切に調整することで、多結晶Siと多結晶SiGeとに於けるエッチングの異方性を制御することができ、これに依ってノッチ型ゲート電極23を形成することができる。
【0034】
即ち、前記多結晶Si層並びに多結晶SiGe層をエッチング・ガスであるHBr+O2 に曝した場合、O2 の作用でゲート電極側壁には被着物膜が形成されてゆくのであるが、HBrの流量比を大きくした場合、ゲート電極下部には前記被着物が生成され難いこととHBrの流量が大きいことが相俟ってゲート電極下部の横方向エッチングが進むものである。
【0035】
(3)
イオン注入法を適用することに依り、ノッチ型ゲート電極23に於ける頭部23Aをマスクとして、加速エネルギを3〔keV〕、ドーズ量を1×1016〔cm-2〕とするAsイオンの打ち込みを行って、浅い高濃度の不純物領域、即ち、ソース・エクステンション領域15及びドレイン・エクステンション領域16を形成する。尚、イオン注入する不純物イオンがp型不純物イオンであるBイオンであれば、加速エネルギを0.5〔keV〕、ドーズ量を1×1016〔cm-2〕とすれば良い。
【0036】
尚、この場合もイオン注入を行う前、或いは、後、重原子イオンを浅く打ち込んで前記の浅い高濃度不純物領域を非晶質化しても良い。
【0037】
(4)
前記工程(3)に見られるイオン注入を行って形成したソース・エクステンション領域15及びドレイン・エクステンション領域16は、ノッチ型ゲート電極23の根元部23Bに比較してゲート長が大である頭部23Aをマスクとするイオン注入で形成したものである為、チャネルから離隔する方向に向かってオフセットされた状態に形成されることは云うまでもない。
【0038】
(5)
実施の形態1と同様にアブゾーバ膜プロセスを実施してアブゾーバ膜を形成する。即ち、CVD法を適用することに依って、厚さが5〔nm〕〜50〔nm〕程度のSiO2 からなる絶縁膜17を形成し、次いで、スパッタリング法を適用することに依り、厚さが20〔nm〕〜40〔nm〕程度のTaNからなる金属膜18を形成する。
【0039】
(6)
XeClやArFなどのエキシマ・レーザ、或いは、YAGレーザなどを用い、レーザ光を1回以上照射してレーザ・アニールを行う。
【0040】
前記何れの実施の形態で作製したMOSトランジスタに於いても、ソース・エクステンション領域及びドレイン・エクステンション領域の不純物は、それ等のチャネル側先端まで充分に高濃度に活性化され、寄生抵抗は従来の技術に依った場合に比較して小さくなり、精密な実測ではないが、シミュレーションに依る寄生抵抗は150〔Ω−cm〕から50〔Ω−cm〕へ1/3程度に低減することが確認されている。
【0041】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【0042】
(付記1)
ゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【0043】
(付記2)
サイド・ウォール(例えばサイド・ウォール14:実施の形態1参照、以下同じ)を形成したゲート電極(例えばゲート電極13)をマスクとしてシリコン半導体基板(例えばシリコン半導体基板11)表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域(例えばソース・エクステンション領域15)及びドレイン・エクステンション領域(例えばドレイン・エクステンション領域16)を形成するイオン注入を行う工程と、
次いで、サイド・ウォールを除去してからゲート電極も含めて全体を覆うアブゾーバ膜(例えば絶縁膜17及び金属膜18)を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【0044】
(付記3)
頭部(例えば頭部23A:実施の形態2参照、以下同じ)のゲート長に比較して根元部(例えば根元部23B)のゲート長が短いノッチ型ゲート電極(例えばノッチ型ゲート電極23)をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、ノッチ型ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【0045】
(付記4)
ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜に比較して誘電率が高い金属酸化物膜の何れか、或いは、それ等から選択された膜の積層構造からなること
を特徴とする(付記1)乃至(付記3)の何れか1記載の電界効果型半導体装置の製造方法。
【0046】
(付記5)
ゲート電極はシリコン、ゲルマニウム、シリコン・ゲルマニウム混晶、金属の何れか、或いは、それ等から選択された材料の積層構造からなること
を特徴とする(付記1)乃至(付記3)の何れか1記載の電界効果型半導体装置の製造方法。
【0047】
(付記6)
ソース・エクステンション領域及びドレイン・エクステンション領域を形成する不純物のイオン注入を行う前、或いは、後に当該領域のシリコン半導体基板表面を非晶質化処理を施すこと
を特徴とする(付記1)乃至(付記3)の何れか1記載の電界効果型半導体装置の製造方法。
【0048】
(付記7)
アブゾーバ膜上に照射するレーザ光の強度が非晶質シリコンを溶融し且つ単結晶シリコンを溶融しない程度であること
を特徴とする(付記1)乃至(付記3)の何れか1記載の電界効果型半導体装置の製造方法。
【0049】
【発明の効果】
本発明に依る電界効果型半導体装置の製造方法に於いては、ゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれている。
【0050】
前記構成を採ることに依り、アブゾーバ膜プロセスを用いたレーザ・アニールを実施しても、ゲート電極のゲート長方向両端近傍に於けるソース領域(ソース・エクステンション領域)並びにドレイン領域(ドレイン・エクステンション領域)のチャネル側先端まで不純物を活性化して充分に高濃度にすることができるので、寄生抵抗を低減した高性能微細MOSトランジスタを実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1を説明する為の工程要所に於けるMOSトランジスタを表す要部切断側面図である。
【図2】本発明の実施の形態2を説明する為の工程要所に於けるMOSトランジスタを表す要部切断側面図である。
【図3】アブゾーバ膜プロセスを説明する為のMOSトランジスタを表す要部切断側面図である。
【符号の説明】
11 シリコン半導体基板
12 ゲート絶縁膜
13 ゲート電極
14 サイド・ウォール
15 ソース・エクステンション領域
16 ドレイン・エクステンション領域
17 絶縁膜
18 金属膜
23 ノッチ型ゲート電極
23A ノッチ型ゲート電極の頭部
23B ノッチ型ゲート電極の根元部
Claims (1)
- サイド・ウォールを形成したゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、サイド・ウォールを除去してからゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001081181A JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001081181A JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002280548A JP2002280548A (ja) | 2002-09-27 |
JP5103695B2 true JP5103695B2 (ja) | 2012-12-19 |
Family
ID=18937330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001081181A Expired - Fee Related JP5103695B2 (ja) | 2001-03-21 | 2001-03-21 | 電界効果型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5103695B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4589606B2 (ja) * | 2003-06-02 | 2010-12-01 | 住友重機械工業株式会社 | 半導体装置の製造方法 |
JP5939362B2 (ja) | 2014-04-18 | 2016-06-22 | 富士電機株式会社 | 半導体装置の製造方法 |
KR101749981B1 (ko) | 2016-02-12 | 2017-06-22 | 엘에스산전 주식회사 | 다극 배선용 차단기 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0582545A (ja) * | 1991-09-18 | 1993-04-02 | Sony Corp | Mis型半導体装置の製造方法 |
JP3277533B2 (ja) * | 1992-01-08 | 2002-04-22 | ソニー株式会社 | 半導体装置の製造方法 |
JPH05299434A (ja) * | 1992-04-24 | 1993-11-12 | Sony Corp | 半導体装置の製造方法 |
JPH0677155A (ja) * | 1992-08-24 | 1994-03-18 | Sony Corp | 半導体基板の熱処理方法 |
JPH113990A (ja) * | 1996-04-22 | 1999-01-06 | Sony Corp | 半導体装置およびその製造方法 |
JP2000236091A (ja) * | 1999-02-16 | 2000-08-29 | Nkk Corp | ポリゲート電極の形成方法 |
JP2001068669A (ja) * | 1999-08-30 | 2001-03-16 | Sony Corp | 半導体装置の製造方法 |
US6635541B1 (en) * | 2000-09-11 | 2003-10-21 | Ultratech Stepper, Inc. | Method for annealing using partial absorber layer exposed to radiant energy and article made with partial absorber layer |
-
2001
- 2001-03-21 JP JP2001081181A patent/JP5103695B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002280548A (ja) | 2002-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3904936B2 (ja) | 半導体装置の製造方法 | |
JP4295922B2 (ja) | 小型集積回路の作製における用途に適したガス浸漬レーザアニーリング方法 | |
JP3211394B2 (ja) | 半導体装置の製造方法 | |
US6365476B1 (en) | Laser thermal process for fabricating field-effect transistors | |
JP3746246B2 (ja) | 半導体装置の製造方法 | |
US6475888B1 (en) | Method for forming ultra-shallow junctions using laser annealing | |
US6297115B1 (en) | Cmos processs with low thermal budget | |
JP3277533B2 (ja) | 半導体装置の製造方法 | |
US6927130B2 (en) | Method of manufacturing a trench gate type field effect transistor | |
JP2897004B2 (ja) | Cmosfet製造方法 | |
JP2007273550A (ja) | 半導体装置の製造方法および半導体装置 | |
US6555439B1 (en) | Partial recrystallization of source/drain region before laser thermal annealing | |
JP2010021525A (ja) | 半導体装置の製造方法 | |
JP2006005373A (ja) | 半導体装置の製造方法 | |
US6902966B2 (en) | Low-temperature post-dopant activation process | |
JPH07112063B2 (ja) | 電界効果トランジスタの製作方法 | |
JP2008016466A (ja) | 半導体装置の製造方法 | |
JP2009027027A (ja) | 半導体装置の製造方法 | |
JP5103695B2 (ja) | 電界効果型半導体装置の製造方法 | |
JPWO2004114413A1 (ja) | 半導体装置及びその製造方法 | |
JP3185386B2 (ja) | 半導体装置の製造方法 | |
JP2002246329A (ja) | 半導体基板の極浅pn接合の形成方法 | |
JPH0677155A (ja) | 半導体基板の熱処理方法 | |
US6709960B1 (en) | Laser anneal process for reduction of polysilicon depletion | |
JP2000082678A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100226 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120917 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |