JPH07112063B2 - 電界効果トランジスタの製作方法 - Google Patents
電界効果トランジスタの製作方法Info
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- JPH07112063B2 JPH07112063B2 JP60214366A JP21436685A JPH07112063B2 JP H07112063 B2 JPH07112063 B2 JP H07112063B2 JP 60214366 A JP60214366 A JP 60214366A JP 21436685 A JP21436685 A JP 21436685A JP H07112063 B2 JPH07112063 B2 JP H07112063B2
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果トランジスタの製作方法に関するもの
である。
である。
［従来の技術］ 電界効果トランジスタ（以下MOS FETという）のゲート
の長さがスケールダウンされるにともなつて、ソース／
ドレーン拡散層の接合深さもこれを減少させて、これら
の層がゲート領域下部にまで及ばないようにすることが
必要となつてきている。しかしながらこの接合部の深さ
が過小となると、シート抵抗が高くなつてデバイスの性
能（スイツチング速度）が限られることとなるため、接
合深さを優先するか、あるいはダイオードシート抵抗を
とるかの二者択一を余儀なくされることとなる。一般
に、低エネルギを用いてヒ素によるソース／ドレーンの
イオン注入を行なう場合、適正な短チヤンネルとしたMO
S FETにおける接合深さの実際上の下限はほぼ150nmであ
り、従つて、イオン注入に引き続いてヒ素が横方向に広
がることにより生ずるチャンネル長さの損失は、少なく
ともサブミクロンMOS FETの場合、略々300nmとなる。デ
バイスが微細化されている場合には、300nmといえば画
定されるチヤンネル長さの相当な損失であり、デバイス
の性能に対していちじるしい制約を与えることとなる。
の長さがスケールダウンされるにともなつて、ソース／
ドレーン拡散層の接合深さもこれを減少させて、これら
の層がゲート領域下部にまで及ばないようにすることが
必要となつてきている。しかしながらこの接合部の深さ
が過小となると、シート抵抗が高くなつてデバイスの性
能（スイツチング速度）が限られることとなるため、接
合深さを優先するか、あるいはダイオードシート抵抗を
とるかの二者択一を余儀なくされることとなる。一般
に、低エネルギを用いてヒ素によるソース／ドレーンの
イオン注入を行なう場合、適正な短チヤンネルとしたMO
S FETにおける接合深さの実際上の下限はほぼ150nmであ
り、従つて、イオン注入に引き続いてヒ素が横方向に広
がることにより生ずるチャンネル長さの損失は、少なく
ともサブミクロンMOS FETの場合、略々300nmとなる。デ
バイスが微細化されている場合には、300nmといえば画
定されるチヤンネル長さの相当な損失であり、デバイス
の性能に対していちじるしい制約を与えることとなる。
ソース／ドレーン注入領域をゲートからオフセツトさせ
る、すなわち横にずらせて形成することにより、該注入
領域の横方向拡張を補償しようという技法はこれまでに
もいくつか知られており、たとえばポリシリコンゲート
上に形成した側壁酸化物層をオフセツト用マスクとして
用いる方法がある。この方法を行なう場合は、プラズマ
エツチの均一性及び再生性を厳密に制御することが必要
であり、これを怠つた場合はソース／ドレーン接合部の
不純物濃度の断面勾配に、許容度以上のバラツキが発生
する結果となる。
る、すなわち横にずらせて形成することにより、該注入
領域の横方向拡張を補償しようという技法はこれまでに
もいくつか知られており、たとえばポリシリコンゲート
上に形成した側壁酸化物層をオフセツト用マスクとして
用いる方法がある。この方法を行なう場合は、プラズマ
エツチの均一性及び再生性を厳密に制御することが必要
であり、これを怠つた場合はソース／ドレーン接合部の
不純物濃度の断面勾配に、許容度以上のバラツキが発生
する結果となる。
［発明が解決しようとする問題点］ 故に本発明の目的は、ゲート下部におけるソースおよび
ドレーン拡散層の横方向拡がりを最少限にとどめるよう
にしたMOS FETの製作方法を提供することにある。
ドレーン拡散層の横方向拡がりを最少限にとどめるよう
にしたMOS FETの製作方法を提供することにある。
本発明の第２の目的は、ゲートとソースおよびドレーン
拡散層との間のオーバーラツプを最少限とし、しかもそ
の際にエツチ工程の厳密に管理する必要のないMOS FET
の製作方法を提供することにある。
拡散層との間のオーバーラツプを最少限とし、しかもそ
の際にエツチ工程の厳密に管理する必要のないMOS FET
の製作方法を提供することにある。
［問題点を解決しようとするための手段］ このような目的を達成すべく本発明は、ソースおよびド
レーンの拡散領域のドライブインを行う為に、熱ドライ
ブインによる拡散に代えて、レーザドライブインによる
拡散を用いるMOS FETの製作方法を提案するものであ
る。レーザ照射ビームはその一部がゲートのエツジ部で
遮断されるため、ゲート下部における温度の断面勾配は
きわめて不均一となる。このような温度の偏りはゲート
下部以外のシリコン部分で特に顕著であり、その表面で
の拡散速度が高くなることとなる。かくて、上記温度勾
配の結果として、ゲート下部の領域内への横方向拡散
が、現に進行中の縦方向拡散にくらべて遅くなるのであ
る。
レーンの拡散領域のドライブインを行う為に、熱ドライ
ブインによる拡散に代えて、レーザドライブインによる
拡散を用いるMOS FETの製作方法を提案するものであ
る。レーザ照射ビームはその一部がゲートのエツジ部で
遮断されるため、ゲート下部における温度の断面勾配は
きわめて不均一となる。このような温度の偏りはゲート
下部以外のシリコン部分で特に顕著であり、その表面で
の拡散速度が高くなることとなる。かくて、上記温度勾
配の結果として、ゲート下部の領域内への横方向拡散
が、現に進行中の縦方向拡散にくらべて遅くなるのであ
る。
これまでのソース／ドレーン拡散領域の形成方法にはさ
らに、長時間に及ぶ高熱処理を必要とするという難点が
ある。たとえば埋込みコンタクト層を用いる製造プロセ
ス、とくに珪化埋込みコンタクト層やＮ型およびＰ型ポ
リシリコンを用いる最近のCMOS製造プロセスにおいて
は、こうした複雑な構造がソース／ドレーン注入のドラ
イブインを行なう時点ですでに存在しており、このプロ
セス中の早い段階で必要とされるこの高温工程の処理時
間を短縮することができれば、埋込みコンタクト層や多
層ゲートレベル相互接続構造の製作がはるかに容易なも
のとなる。
らに、長時間に及ぶ高熱処理を必要とするという難点が
ある。たとえば埋込みコンタクト層を用いる製造プロセ
ス、とくに珪化埋込みコンタクト層やＮ型およびＰ型ポ
リシリコンを用いる最近のCMOS製造プロセスにおいて
は、こうした複雑な構造がソース／ドレーン注入のドラ
イブインを行なう時点ですでに存在しており、このプロ
セス中の早い段階で必要とされるこの高温工程の処理時
間を短縮することができれば、埋込みコンタクト層や多
層ゲートレベル相互接続構造の製作がはるかに容易なも
のとなる。
さらにVLSIの開発にあたつて考慮しなければならない要
件は、微細化にともなうゲート酸化物領域の感度の増大
である。このVLSIの製造プロセス中、ゲート酸化物を劣
化させる可能性のあるフアクタのひとつに放射による損
傷があり、イオン注入によつてひきおこされた放射は通
常は何ら危険はないものであるが、散乱放射が起こつた
りあるいは放射によるキヤリヤが生成されたりすると、
ポリシリコン下部のゲート酸化物層に空のトラツプが形
成されたり、トラツプキヤリヤが発生したりすることが
ある。イオンの注入時にゲート酸化物に対して損傷を与
えるに至るもつとも甚だしい原因は、まずソース／ドレ
ーンのイオン注入によるものであつて、このイオン注入
を軽減させることができれば、ゲート酸化物に対する損
傷も低減させることが可能となる。このゲート酸化物の
品質については、これが現にさしせまつた問題となつて
いるわけではないが、これを向上させることは望ましい
ことではある。
件は、微細化にともなうゲート酸化物領域の感度の増大
である。このVLSIの製造プロセス中、ゲート酸化物を劣
化させる可能性のあるフアクタのひとつに放射による損
傷があり、イオン注入によつてひきおこされた放射は通
常は何ら危険はないものであるが、散乱放射が起こつた
りあるいは放射によるキヤリヤが生成されたりすると、
ポリシリコン下部のゲート酸化物層に空のトラツプが形
成されたり、トラツプキヤリヤが発生したりすることが
ある。イオンの注入時にゲート酸化物に対して損傷を与
えるに至るもつとも甚だしい原因は、まずソース／ドレ
ーンのイオン注入によるものであつて、このイオン注入
を軽減させることができれば、ゲート酸化物に対する損
傷も低減させることが可能となる。このゲート酸化物の
品質については、これが現にさしせまつた問題となつて
いるわけではないが、これを向上させることは望ましい
ことではある。
かくて本発明は、パルス放射加熱処理を行なうことによ
つてソース／ドレーンのドライブインを行なうことを提
案するものであり、好ましくは高濃度の表面被着層を形
成してドーパント物質源とするが、場合によつてはその
代りに、はじめのドーパント導入にはイオン注入を用い
ることとしてもよく、あるいはそれぞれ相異る物質によ
るイオン注入および表面被着の両者を組合せて用いるこ
ととしてもよい。
つてソース／ドレーンのドライブインを行なうことを提
案するものであり、好ましくは高濃度の表面被着層を形
成してドーパント物質源とするが、場合によつてはその
代りに、はじめのドーパント導入にはイオン注入を用い
ることとしてもよく、あるいはそれぞれ相異る物質によ
るイオン注入および表面被着の両者を組合せて用いるこ
ととしてもよい。
しかして本発明は、まず第１の伝導型を有する半導体表
面を用意し、半導体表面の近傍にゲート電極を設けてこ
のゲート電極により、前記半導体表面内において該電極
下部にチヤンネル領域を画定するとともに、前記半導体
表面はさらにこのチヤンネル領域により互いに分離され
たソースおよびドレーン領域を有するようにし、第２の
伝導型を有する不純物を前記半導体表面の前記ソースお
よびドレーン領域内に導入し、これらソースおよびドレ
ーン領域にパルス放射加熱を施して前記第２の伝導型を
有する不純物を前記半導体表面の前記ソースおよびドレ
ーン領域でイオン化させることを特徴とするMOS FETの
製作方法を提供するものである。
面を用意し、半導体表面の近傍にゲート電極を設けてこ
のゲート電極により、前記半導体表面内において該電極
下部にチヤンネル領域を画定するとともに、前記半導体
表面はさらにこのチヤンネル領域により互いに分離され
たソースおよびドレーン領域を有するようにし、第２の
伝導型を有する不純物を前記半導体表面の前記ソースお
よびドレーン領域内に導入し、これらソースおよびドレ
ーン領域にパルス放射加熱を施して前記第２の伝導型を
有する不純物を前記半導体表面の前記ソースおよびドレ
ーン領域でイオン化させることを特徴とするMOS FETの
製作方法を提供するものである。
［実施例］ 次に図面を参照して本発明による方法の実施例を、レー
ザによるソース／ドレーン領域形成法に適用した場合に
ついて説明する。本実施例は横方向拡散を最小限とした
浅い接合部（150nm）を形成することによりダイオード
シート抵抗をきわめて低い値（20オーム／□）とする副
次的な利点を得ようとするもので、このような技法は特
定の場合、すなわちゲート長さを0.75ミクロンとするＮ
チヤンネルMOS FETについてすでに開示されているもの
である。以下、その具体例について説明する。
ザによるソース／ドレーン領域形成法に適用した場合に
ついて説明する。本実施例は横方向拡散を最小限とした
浅い接合部（150nm）を形成することによりダイオード
シート抵抗をきわめて低い値（20オーム／□）とする副
次的な利点を得ようとするもので、このような技法は特
定の場合、すなわちゲート長さを0.75ミクロンとするＮ
チヤンネルMOS FETについてすでに開示されているもの
である。以下、その具体例について説明する。
まず標準的なMOSプロセスを用いて、ポリシリコンゲー
ト領域２の画定およびこれに引き続くエツチ処理までを
行なう。ついで短期水蒸気酸化処理により、不純物導入
ポリシリコン領域および基板４上に厚さの異る酸化物層
を形成した後、エツチ処理を行なつて基板から該層を除
去することにより、上記ポリシリコン層上に薄い（たと
えば厚さ100nmの）酸化物層を残す。ついで薄いドーパ
ント層を、この場合には厚さ５ないし10nmのアンチモン
層６を被着させた後、レーザ（この例ではＱスイツチル
ビーレーザを用いた）による照射を行なつて基板内にド
ーパントをドライブインし、浅い接合領域（実験ではマ
イクロプローブデータから厚さ約150nmと見積つた）を
形成する。次に表面上に残された不要のドーパント層を
エツチ除去して（アンチモンを用いたときのエツチヤン
トとしては王水を使用した）、プラズマ酸化物を被着し
て中間酸化物層を形成する。しかる後、コンタクト領域
のパターン化と掘削を行ない、非晶質シリコン層（厚さ
約30nm）をAlSiの蒸着に先立つて被着することにより、
コンタクト領域の焼成時にこれが仮保護（後の工程で除
去される）層としてはたらいて、前記浅い接合領域でア
ルミニウムのスパイキングが発生するのを防止する。な
お金属の領域画定とエツチ処理は、通常のプロセス工程
に準じてこれを行なう。
ト領域２の画定およびこれに引き続くエツチ処理までを
行なう。ついで短期水蒸気酸化処理により、不純物導入
ポリシリコン領域および基板４上に厚さの異る酸化物層
を形成した後、エツチ処理を行なつて基板から該層を除
去することにより、上記ポリシリコン層上に薄い（たと
えば厚さ100nmの）酸化物層を残す。ついで薄いドーパ
ント層を、この場合には厚さ５ないし10nmのアンチモン
層６を被着させた後、レーザ（この例ではＱスイツチル
ビーレーザを用いた）による照射を行なつて基板内にド
ーパントをドライブインし、浅い接合領域（実験ではマ
イクロプローブデータから厚さ約150nmと見積つた）を
形成する。次に表面上に残された不要のドーパント層を
エツチ除去して（アンチモンを用いたときのエツチヤン
トとしては王水を使用した）、プラズマ酸化物を被着し
て中間酸化物層を形成する。しかる後、コンタクト領域
のパターン化と掘削を行ない、非晶質シリコン層（厚さ
約30nm）をAlSiの蒸着に先立つて被着することにより、
コンタクト領域の焼成時にこれが仮保護（後の工程で除
去される）層としてはたらいて、前記浅い接合領域でア
ルミニウムのスパイキングが発生するのを防止する。な
お金属の領域画定とエツチ処理は、通常のプロセス工程
に準じてこれを行なう。
上述のようにアンチモンのドライブインを行なつた後は
高温処理はなるべく最小限ですませて、アンチモンが過
飽和領域から折出するのを避けるようにするのがよい。
けだしICの製造プロセスでは一般に高温処理時間を短縮
するのが望ましく、プロセスの改善作の多くはこれを実
現することを目的としたものである。かくて本発明はML
O平坦化のためのフラツシユリフローや、あるいはMLOリ
フローを行なわない方式（この場合はスタツド状コンタ
クトを用いるとともに、異方性エツチによりコンタクト
ホールを刻設する）等の改善策と組み合せて用いたとき
に、もつとも効果的である。同様に、コンタクト領域に
対する高密度のイオン注入（たとえばコンタクトホール
に非晶質シリコンに仮保護層を形成して行なう）は、注
入イオンの活性化に高温アニール工程を必要とし、場合
によつてはアンチモンの折出をひき起こすに至ることが
あるため、そのようなイオン注入はこれを避けるのが望
ましい。アンチモンは拡散速度の低いドーパントであ
り、このため上記のような折出の問題以外は、その熱処
理時間はあまり問題とならない。とはいえアンチモンを
飽和領域から折出させる条件は、現に実用されている各
種プロセスでの差異に関しては知られていないので、高
温工程を最小限とすることが望ましい。
高温処理はなるべく最小限ですませて、アンチモンが過
飽和領域から折出するのを避けるようにするのがよい。
けだしICの製造プロセスでは一般に高温処理時間を短縮
するのが望ましく、プロセスの改善作の多くはこれを実
現することを目的としたものである。かくて本発明はML
O平坦化のためのフラツシユリフローや、あるいはMLOリ
フローを行なわない方式（この場合はスタツド状コンタ
クトを用いるとともに、異方性エツチによりコンタクト
ホールを刻設する）等の改善策と組み合せて用いたとき
に、もつとも効果的である。同様に、コンタクト領域に
対する高密度のイオン注入（たとえばコンタクトホール
に非晶質シリコンに仮保護層を形成して行なう）は、注
入イオンの活性化に高温アニール工程を必要とし、場合
によつてはアンチモンの折出をひき起こすに至ることが
あるため、そのようなイオン注入はこれを避けるのが望
ましい。アンチモンは拡散速度の低いドーパントであ
り、このため上記のような折出の問題以外は、その熱処
理時間はあまり問題とならない。とはいえアンチモンを
飽和領域から折出させる条件は、現に実用されている各
種プロセスでの差異に関しては知られていないので、高
温工程を最小限とすることが望ましい。
本発明を実施するにあたつてアンチモンをドーパントと
して用いる場合は、レーザ照射工程の結果として該アン
チモンが過飽和濃度となる。この場合、ソース／ドレー
ン領域におけるアンチモンの濃度は1021/cc近傍とな
り、これは接合深さを1500オングストロームとすると、
およそ20オーム／□のシート抵抗に相当するが、このシ
ート抵抗値は適度に低い値である。なおアンチモンの室
温における移動度は非常に低く、アンチモンが折出部位
にまで移動する速度は、仮に折出物質の核形成が行なわ
れたとしてもきわめて遅いものであるため、上記過飽和
領域は室温で不安定とはならない。この点については、
例えば「レーザによる拡散によりアンチモン被覆シリコ
ンに形成されたPN接合の諸性質」（R.Sタツクら、193
頁）に関係の記述がある。これは、この中で参照として
用いる。
して用いる場合は、レーザ照射工程の結果として該アン
チモンが過飽和濃度となる。この場合、ソース／ドレー
ン領域におけるアンチモンの濃度は1021/cc近傍とな
り、これは接合深さを1500オングストロームとすると、
およそ20オーム／□のシート抵抗に相当するが、このシ
ート抵抗値は適度に低い値である。なおアンチモンの室
温における移動度は非常に低く、アンチモンが折出部位
にまで移動する速度は、仮に折出物質の核形成が行なわ
れたとしてもきわめて遅いものであるため、上記過飽和
領域は室温で不安定とはならない。この点については、
例えば「レーザによる拡散によりアンチモン被覆シリコ
ンに形成されたPN接合の諸性質」（R.Sタツクら、193
頁）に関係の記述がある。これは、この中で参照として
用いる。
ひるがえつて、使用しうる最大電力については、ポリシ
リコンゲートが入射電力によつて損傷を受けるようなこ
とがあつてはならない、という重大な制約がある。ただ
し、約0.3ジユール／cm2以上となる電力を用いることが
望まれる場合には、ポリシリコン層上面に透明なヒート
シンク（放熱）層を被着すれば、パターン化ポリシリコ
ン層に対する損傷を低減させることができる。あるい
は、熱伝導性のハードマスク（たとえば金属製）を用い
てポリシリコン層のパターン化を行ない、放射加熱によ
るソース／ドレーン注入イオンの活性化期間中、このハ
ードマスクをそのままの位置に保持しておくこととする
のがよい場合もある。
リコンゲートが入射電力によつて損傷を受けるようなこ
とがあつてはならない、という重大な制約がある。ただ
し、約0.3ジユール／cm2以上となる電力を用いることが
望まれる場合には、ポリシリコン層上面に透明なヒート
シンク（放熱）層を被着すれば、パターン化ポリシリコ
ン層に対する損傷を低減させることができる。あるい
は、熱伝導性のハードマスク（たとえば金属製）を用い
てポリシリコン層のパターン化を行ない、放射加熱によ
るソース／ドレーン注入イオンの活性化期間中、このハ
ードマスクをそのままの位置に保持しておくこととする
のがよい場合もある。
本発明の他の実施態様においては、拡散速度の遅いドー
パントを表面に被着するとともに、このドーパントより
も拡散速度の高い一種ないし二種以上にドーパントのイ
オン注入を行なうこととする。この場合は、たとえば燐
によるイオン注入を行なうとともに、前述のようにして
アンチモンの被着を行なつた後、パルス放射加熱を行な
う等とする。このパルス放射加熱によつてアンチモンの
内部拡散およびイオン化（活性化）が行なわれる一方、
燐も少なくとも部分的に活性化されることとなる。この
結果、濃度勾配のあるドレーン構造が得られて、ドレー
ン界面における電界が減少し、好ましからぬホツトキヤ
リヤ効果が最小限に押えられることとなる。ただし、こ
のような濃度勾配のあるドーパントを用いてそのイオン
注入および被着打込みをいずれも行なうことによつて
も、そうしたドレーン構造を得ることが可能である。な
お表面層のドライブイン工程により、きわめて浅い縮退
的ドープ領域（飽和または過飽和状態にある）が形成さ
れ、一方、イオン注入による不純物導入によつて、この
領域よりも伝導度の低い領域が前者の周囲に形成される
こととなる。
パントを表面に被着するとともに、このドーパントより
も拡散速度の高い一種ないし二種以上にドーパントのイ
オン注入を行なうこととする。この場合は、たとえば燐
によるイオン注入を行なうとともに、前述のようにして
アンチモンの被着を行なつた後、パルス放射加熱を行な
う等とする。このパルス放射加熱によつてアンチモンの
内部拡散およびイオン化（活性化）が行なわれる一方、
燐も少なくとも部分的に活性化されることとなる。この
結果、濃度勾配のあるドレーン構造が得られて、ドレー
ン界面における電界が減少し、好ましからぬホツトキヤ
リヤ効果が最小限に押えられることとなる。ただし、こ
のような濃度勾配のあるドーパントを用いてそのイオン
注入および被着打込みをいずれも行なうことによつて
も、そうしたドレーン構造を得ることが可能である。な
お表面層のドライブイン工程により、きわめて浅い縮退
的ドープ領域（飽和または過飽和状態にある）が形成さ
れ、一方、イオン注入による不純物導入によつて、この
領域よりも伝導度の低い領域が前者の周囲に形成される
こととなる。
表面に被着する不純物源としては、必ずしも純粋な元素
をドーパントとする必要はなく、ドライブインの行なわ
れるソース／ドレーン領域におけるシート抵抗が所望の
値となるドーパントが供給されるような高い表面濃度が
得られるのであれば、各種の物質を表面被着不純物源と
して用いてよい。
をドーパントとする必要はなく、ドライブインの行なわ
れるソース／ドレーン領域におけるシート抵抗が所望の
値となるドーパントが供給されるような高い表面濃度が
得られるのであれば、各種の物質を表面被着不純物源と
して用いてよい。
また本発明は、MOS FETやMES FETなど各種の電界効果型
デバイスや、あるいは横方向たがいに相隔てたソースお
よびドレーン領域間にラテラル（横形）チヤンネルを形
成した電界効果デバイス等にもこれを適用することが可
能である。さらに本発明はシリコンに限定されるもので
はなく、ガリウム・ヒ素その他の半導体材料にも適用し
うるものである。
デバイスや、あるいは横方向たがいに相隔てたソースお
よびドレーン領域間にラテラル（横形）チヤンネルを形
成した電界効果デバイス等にもこれを適用することが可
能である。さらに本発明はシリコンに限定されるもので
はなく、ガリウム・ヒ素その他の半導体材料にも適用し
うるものである。
以上本発明の実施例につき各種説明してきたが、本発明
による方法はこれら実施例に限定されるものではなく、
記載の実施例に適宜各種の追加のないし変更を加えても
よいことはいうまでもない。
による方法はこれら実施例に限定されるものではなく、
記載の実施例に適宜各種の追加のないし変更を加えても
よいことはいうまでもない。
［発明の効果］ 上述のように、本発明は電界効果トランジスタのゲート
下部におけるソースおよびドレーン接合部が横方向に拡
張する傾向を最小限にとどめることにより、有効チヤン
ネル長さをより効果的に制御し、かつまた製造プロセス
の各種パラメータのチヤンネル長に対する影響を低減さ
せるとができるという重大な効果があるとともに、プロ
セス初期の高温処理時間を最小限とするという効果もあ
る。さらに本発明の変形実施例による場合は、濃度勾配
のある領域を得ることができるという効果もある。
下部におけるソースおよびドレーン接合部が横方向に拡
張する傾向を最小限にとどめることにより、有効チヤン
ネル長さをより効果的に制御し、かつまた製造プロセス
の各種パラメータのチヤンネル長に対する影響を低減さ
せるとができるという重大な効果があるとともに、プロ
セス初期の高温処理時間を最小限とするという効果もあ
る。さらに本発明の変形実施例による場合は、濃度勾配
のある領域を得ることができるという効果もある。
図は本発明の１実施例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーノン アール・ポーター アメリカ合衆国テキサス州プラノ，エヌ・ マツクスウエル クリーク ロード 450 (56)参考文献 特開 昭55−127016（ＪＰ，Ａ) 特開 昭55−111170（ＪＰ，Ａ) 特開 昭57−34345（ＪＰ，Ａ) 特開 昭56−27939（ＪＰ，Ａ) 特開 昭56−21367（ＪＰ，Ａ) 特開 昭55−67167（ＪＰ，Ａ)
Claims (10)
- 【請求項１】第１の伝導型を有する半導体表面を用意
し、 半導体表面の近傍にゲート電極を設けてこのゲート電極
により前記半導体表面内において該電極下部にチャンネ
ル領域を確定すると共に、前記半導体表面へこのチャン
ネル領域により互いに分離され、不純物の導入されたソ
ースおよびドレイン領域を設け、 第２の伝導型を有する不純物源を前記ソース及びドレイ
ン領域を覆うように前記半導体表面に直接被着し、 前記不純物源をパルス放射加熱により照射して、この不
純物を前記半導体表面の前記ソース及びドレイン領域内
に導入し、同時に、導入した不純物をイオン化させるこ
とを特徴とする電界効果トランジスタの製作方法。 - 【請求項２】前記パルス放射加熱はパルスレーザ照射に
よりこれを行なうこととした特許請求の範囲第１項に記
載の電界効果トランジスタの製作方法。 - 【請求項３】前記半導体はシリコンを含み、また前記第
２の伝導型の不純物はアンチモンを含むこととした特許
請求の範囲第１項に記載の電界効果トランジスタの製作
方法。 - 【請求項４】前記不純物の導入は高濃度の不純物源を前
記半導体表面に接触させることによりこれを行なうよう
にした特許請求の範囲第１項に記載の電界効果トランジ
スタの製作方法。 - 【請求項５】前記不純物の導入は高濃度の第１の不純物
源を前記半導体表面に接触させるとともに、前記パルス
放射加熱処理に先立って第２の不純物源を前記半導体表
面のソース及びドレイン領域にイオン注入することによ
りこれを行なうようにした特許請求の範囲第１項に記載
の電界効果トランジスタの製作方法。 - 【請求項６】前記第１および第２の不純物源はこれをそ
れぞれ相異る物質とした特許請求の範囲第５項に記載の
電界効果トランジスタの製作方法。 - 【請求項７】前記第１の不純物源はこれをアンチモンと
し、また前記第２の不純物源はこれを燐とした特許請求
の範囲第６項に記載の電界効果トランジスタの製作方
法。 - 【請求項８】前記第１の不純物源はこれをアンチモンと
し、また前記第２の不純物源はこれをヒ素および燐とし
た特許請求の範囲第６項に記載の電界効果トランジスタ
の製作方法。 - 【請求項９】前記第１の不純物源はこれをアンチモンと
し、また前記第２の不純物源はこれをヒ素とした特許請
求の範囲第６項に記載の電界効果トランジスタの製作方
法。 - 【請求項１０】前記パルス放射加熱処理は１平方センチ
あたり0.3ジュール以下の面積密度でこれを行なうこと
とした特許請求の範囲第１項に記載の電界効果トランジ
スタの製作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/656,048 US4621411A (en) | 1984-09-28 | 1984-09-28 | Laser-enhanced drive in of source and drain diffusions |
| US656048 | 1984-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61179578A JPS61179578A (ja) | 1986-08-12 |
| JPH07112063B2 true JPH07112063B2 (ja) | 1995-11-29 |
Family
ID=24631412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214366A Expired - Lifetime JPH07112063B2 (ja) | 1984-09-28 | 1985-09-27 | 電界効果トランジスタの製作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4621411A (ja) |
| JP (1) | JPH07112063B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729962A (en) * | 1986-03-24 | 1988-03-08 | The United States Of America As Represented By The United States Department Of Energy | Semiconductor junction formation by directed heat |
| KR910009030B1 (ko) * | 1987-12-30 | 1991-10-28 | 후지쓰 가부시끼가이샤 | 얇은 접합의 형성방법 및 상기 얇은 접합을 갖는 반도체장치 |
| US5183777A (en) * | 1987-12-30 | 1993-02-02 | Fujitsu Limited | Method of forming shallow junctions |
| JP2813990B2 (ja) * | 1989-08-17 | 1998-10-22 | 株式会社半導体エネルギー研究所 | 窒化ホウ素を用いた電子装置の作製方法 |
| JP3277533B2 (ja) * | 1992-01-08 | 2002-04-22 | ソニー株式会社 | 半導体装置の製造方法 |
| DE4331937A1 (de) * | 1993-09-16 | 1994-03-17 | Ulrich Prof Dr Mohr | Verfahren zur Eindiffusion von Dotanten in Halbleiterfestkörper |
| US5569624A (en) * | 1995-06-05 | 1996-10-29 | Regents Of The University Of California | Method for shallow junction formation |
| US6303446B1 (en) * | 1996-01-29 | 2001-10-16 | The Regents Of The University Of California | Method of making self-aligned lightly-doped-drain structure for MOS transistors |
| US6372592B1 (en) | 1996-12-18 | 2002-04-16 | United States Of America As Represented By The Secretary Of The Navy | Self-aligned MOSFET with electrically active mask |
| JP2002538974A (ja) | 1999-03-12 | 2002-11-19 | カリフォルニア インスティテュート オブ テクノロジー | Ｉｃ共存性パリレンｍｅｍｓ技法と集積センサにおけるその用途 |
| US6514840B2 (en) | 1999-04-13 | 2003-02-04 | International Business Machines Corporation | Micro heating of selective regions |
| US6417515B1 (en) | 2000-03-17 | 2002-07-09 | International Business Machines Corporation | In-situ ion implant activation and measurement apparatus |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543479A (en) * | 1977-06-09 | 1979-01-11 | Toshiba Corp | Semiconductor device and its manufacture |
| US4243433A (en) * | 1978-01-18 | 1981-01-06 | Gibbons James F | Forming controlled inset regions by ion implantation and laser bombardment |
| JPS55127016A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacturing of semiconductor device |
| US4434013A (en) * | 1980-02-19 | 1984-02-28 | Xerox Corporation | Method of making a self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain |
| JPS56135972A (en) * | 1980-03-28 | 1981-10-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4364778A (en) * | 1980-05-30 | 1982-12-21 | Bell Telephone Laboratories, Incorporated | Formation of multilayer dopant distributions in a semiconductor |
| US4369072A (en) * | 1981-01-22 | 1983-01-18 | International Business Machines Corp. | Method for forming IGFET devices having improved drain voltage characteristics |
| US4379727A (en) * | 1981-07-08 | 1983-04-12 | International Business Machines Corporation | Method of laser annealing of subsurface ion implanted regions |
| JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59920A (ja) * | 1982-06-23 | 1984-01-06 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-28 US US06/656,048 patent/US4621411A/en not_active Expired - Fee Related
-
1985
- 1985-09-27 JP JP60214366A patent/JPH07112063B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61179578A (ja) | 1986-08-12 |
| US4621411A (en) | 1986-11-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |