JPS61179578A - 電界効果トランジスタの製作方法 - Google Patents
電界効果トランジスタの製作方法Info
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- JPS61179578A JPS61179578A JP60214366A JP21436685A JPS61179578A JP S61179578 A JPS61179578 A JP S61179578A JP 60214366 A JP60214366 A JP 60214366A JP 21436685 A JP21436685 A JP 21436685A JP S61179578 A JPS61179578 A JP S61179578A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
するものである。
［従来の技術］
電界効果トランジスタ（以下ＭＯ８ＦＥＴという）のゲ
ートの長さがスケールダウンされるにともなって、ソー
ス／ドレーン拡散層の接合深さもこれを減少させて、こ
れらの層がゲート領域下部にま・で及ばないようにする
ことが必要となってきている。しかしながらこの接合部
の深さが過小となると、シート抵抗が高くなってデバイ
スの性能（スイッチング速度）が限られることとなるた
め、接合深さを優先するか、あるいはダイオードシート
抵抗をとるかの二者択一を余儀なくされることとなる。
ートの長さがスケールダウンされるにともなって、ソー
ス／ドレーン拡散層の接合深さもこれを減少させて、こ
れらの層がゲート領域下部にま・で及ばないようにする
ことが必要となってきている。しかしながらこの接合部
の深さが過小となると、シート抵抗が高くなってデバイ
スの性能（スイッチング速度）が限られることとなるた
め、接合深さを優先するか、あるいはダイオードシート
抵抗をとるかの二者択一を余儀なくされることとなる。
一般に、低エネルギを用いてヒ素によるソース／ドレー
ンのイオン注入を行なう場合、適正な短チャンネルとし
たＨＯ３ＦＥＴにおける接合深さの実際上の下限はほぼ
１５０ｎｍであり、従ってイオン注入に引き続いてヒ素
が横方向に広がることにより生ずるチャンネル長さの損
失は、少なくともサブミクロン８０３ ＦＥＴの場合、
略々３００ｎｍとなる。デバイスが微細化されている場
合には、３００ｎｍといえば画定されるチャンネル長さ
の相当な損失であり、デバイスの性能に対していちじる
しい制約を与えることとなる。
ンのイオン注入を行なう場合、適正な短チャンネルとし
たＨＯ３ＦＥＴにおける接合深さの実際上の下限はほぼ
１５０ｎｍであり、従ってイオン注入に引き続いてヒ素
が横方向に広がることにより生ずるチャンネル長さの損
失は、少なくともサブミクロン８０３ ＦＥＴの場合、
略々３００ｎｍとなる。デバイスが微細化されている場
合には、３００ｎｍといえば画定されるチャンネル長さ
の相当な損失であり、デバイスの性能に対していちじる
しい制約を与えることとなる。
ソース／ドレーン注入領域をゲートからオフセットさせ
る、すなわち横にずらせで形成することにより、該注入
領域の横方向拡張を補償しようという技法は・これまで
にもいくつか知ら″れており、たとえばポリシリコンゲ
ート上に形成した側壁酸化物層をオフセット用マスクと
して用いる方法がある。この方法を行なう場合は、プラ
ズマエッチの均−性及び再生性を厳密に制御することが
必要であり、これを怠った場合はソース／ドレーン接合
部の不純物濃度の断面勾配に、許容度以上のバラツキが
発生する結果となる。
る、すなわち横にずらせで形成することにより、該注入
領域の横方向拡張を補償しようという技法は・これまで
にもいくつか知ら″れており、たとえばポリシリコンゲ
ート上に形成した側壁酸化物層をオフセット用マスクと
して用いる方法がある。この方法を行なう場合は、プラ
ズマエッチの均−性及び再生性を厳密に制御することが
必要であり、これを怠った場合はソース／ドレーン接合
部の不純物濃度の断面勾配に、許容度以上のバラツキが
発生する結果となる。
［発明が解決しようとする問題点］
故に本発明の目的は、ゲート下部におけるソーすること
にある。
にある。
本発明の第２の目的は、ゲートとソースおよびドレーン
拡散層との間のオーバーラツプを最少限にある。
拡散層との間のオーバーラツプを最少限にある。
Ｆ問題点を解決しようとするための手段］このような目
的を達成すべく本発明は、ソースおよびドレーンの拡散
領域のドライブインを行う為に、熱ドライブインによる
拡散に代えて、レーザドライブインによる拡散を用いる
ＨＯ３ＦＥＴ、の製作方法を提案するものである。レー
ザ照射ビームはその一部がゲートのエツジ部で遮断され
るため、ゲート下部における温度の断面勾配はきわめて
不均一となる。このような温度の偏りはゲート下部以外
のシリコン部分で特に顕著であり、その表面での拡散速
度が高くなることとなる。かくて、上記温度勾配の結果
として、ゲート下部の領域内への横方向拡散が、現に進
行中の縦方向拡散にくらべて遅くなるのである。
的を達成すべく本発明は、ソースおよびドレーンの拡散
領域のドライブインを行う為に、熱ドライブインによる
拡散に代えて、レーザドライブインによる拡散を用いる
ＨＯ３ＦＥＴ、の製作方法を提案するものである。レー
ザ照射ビームはその一部がゲートのエツジ部で遮断され
るため、ゲート下部における温度の断面勾配はきわめて
不均一となる。このような温度の偏りはゲート下部以外
のシリコン部分で特に顕著であり、その表面での拡散速
度が高くなることとなる。かくて、上記温度勾配の結果
として、ゲート下部の領域内への横方向拡散が、現に進
行中の縦方向拡散にくらべて遅くなるのである。
これまでのソース／ドレーン拡散領域の形成方法にはさ
らに、長時間に及ぶ高熱処理を必要とするという難点が
ある。たとえば埋込みコンタクト層を用いる製造プロセ
ス、とくに珪化埋込みコンタクト層やＮ型およびＰ型ポ
リシリコンを用いる最近のＣＨＯ３製造プロセスにおい
ては、こうした複雑な構造がソース／ドレーン注入のド
ライブインを行なう時点ですでに存在しており、このプ
ロセス中の早い段階で必要とされるこの高温工程の処理
時間を短縮することができれば、埋込みコンタクト層や
多層ゲートレベル相互接続構造の製作がはるかに容易な
ものとなる。
らに、長時間に及ぶ高熱処理を必要とするという難点が
ある。たとえば埋込みコンタクト層を用いる製造プロセ
ス、とくに珪化埋込みコンタクト層やＮ型およびＰ型ポ
リシリコンを用いる最近のＣＨＯ３製造プロセスにおい
ては、こうした複雑な構造がソース／ドレーン注入のド
ライブインを行なう時点ですでに存在しており、このプ
ロセス中の早い段階で必要とされるこの高温工程の処理
時間を短縮することができれば、埋込みコンタクト層や
多層ゲートレベル相互接続構造の製作がはるかに容易な
ものとなる。
ざらにＶＬＳＩの開発にあたって考慮しなければならな
い要件は、微細化にともなうゲート酸化物領域の感度の
増大である。このＶＬＳＩの製造プロセス中、ゲート酸
化物を劣化させる可能性のあるファクタのひとつに放射
による損傷があり、イオン注入によってひきおこされた
放射は通常は何ら危険はないものであるが、散乱放射が
起こったりあるいは放射によるキャリヤが生成されたり
すると、ポリシリコン下部のゲート酸化物層に空のトラ
ップが形成されたり、トラップキャリヤが発生したりす
ることがある。イオンの注入時にゲート酸化物に対して
損傷を与えるに至るもつとも甚だしい原因は、まずソー
ス／ドレーンのイオン注入によるものであって、このイ
オン注入を軽減させることができれば、ゲート酸化物に
対する損傷も低減させることが可能となる。このゲート
酸化物の品質については、これが現にさしせまった問題
となっているわけではないが、これを向上させることは
望ましいことではある。
い要件は、微細化にともなうゲート酸化物領域の感度の
増大である。このＶＬＳＩの製造プロセス中、ゲート酸
化物を劣化させる可能性のあるファクタのひとつに放射
による損傷があり、イオン注入によってひきおこされた
放射は通常は何ら危険はないものであるが、散乱放射が
起こったりあるいは放射によるキャリヤが生成されたり
すると、ポリシリコン下部のゲート酸化物層に空のトラ
ップが形成されたり、トラップキャリヤが発生したりす
ることがある。イオンの注入時にゲート酸化物に対して
損傷を与えるに至るもつとも甚だしい原因は、まずソー
ス／ドレーンのイオン注入によるものであって、このイ
オン注入を軽減させることができれば、ゲート酸化物に
対する損傷も低減させることが可能となる。このゲート
酸化物の品質については、これが現にさしせまった問題
となっているわけではないが、これを向上させることは
望ましいことではある。
かくて本発明は、過渡的加熱処理を行なうことによって
ソース／ドレーンのドライブインを行なうことを提案す
るものであり、好ましくは高濃度の表面被着層を形成し
てドーパント物資源とするが、場合によってはその代り
に、はじめのドーパント導入にはイオン注入を用いるこ
ととしてもよく、あるいはそれぞれ相異る物質によるイ
オン注入および表面被着の両者を組合せて用いることと
してもよい。
ソース／ドレーンのドライブインを行なうことを提案す
るものであり、好ましくは高濃度の表面被着層を形成し
てドーパント物資源とするが、場合によってはその代り
に、はじめのドーパント導入にはイオン注入を用いるこ
ととしてもよく、あるいはそれぞれ相異る物質によるイ
オン注入および表面被着の両者を組合せて用いることと
してもよい。
しかして本発明は、まず第１の伝導型を有する半導体表
面を用意し、半導体表面の近傍にゲート電極を設けてこ
のゲート電極により、前記半導体表面内において該電極
下部にチャンネル領域を画定す°るとともに、前記半導
体表面はさらにこのチャンネル領域により互いに分離さ
れたソースおよびドレーン領域を有するようにし、第２
の電動型を有する不純物を前記半導体表面の前記ソース
およびドレーン領域内に導入し、これらソースおよびド
レーン領域にパルス放射加熱を施して前記第２の伝導型
を有する不純物を前記半導体表面の前のである。
面を用意し、半導体表面の近傍にゲート電極を設けてこ
のゲート電極により、前記半導体表面内において該電極
下部にチャンネル領域を画定す°るとともに、前記半導
体表面はさらにこのチャンネル領域により互いに分離さ
れたソースおよびドレーン領域を有するようにし、第２
の電動型を有する不純物を前記半導体表面の前記ソース
およびドレーン領域内に導入し、これらソースおよびド
レーン領域にパルス放射加熱を施して前記第２の伝導型
を有する不純物を前記半導体表面の前のである。
［実施例］
次に図面を参照して本発明による方法の実施例を、レー
ザによるソース／ドレーン領域形成法に適用した場合に
ついて説明する。本実施例は横方向拡散を最小限とした
浅い接合部（１５０ｎｍ）を形成することによりダイオ
ードシート抵抗をきわめて低い値（２０オ一ム／口）と
する副次的な利点を得ようとするもので、このような技
法は特定の場合、すなわちゲート長さを０．７５ミクロ
ンとするＮチャンネルＭＯ３ＦＥＴについてすでに開示
されているものである。以下、その具体例について説明
する。
ザによるソース／ドレーン領域形成法に適用した場合に
ついて説明する。本実施例は横方向拡散を最小限とした
浅い接合部（１５０ｎｍ）を形成することによりダイオ
ードシート抵抗をきわめて低い値（２０オ一ム／口）と
する副次的な利点を得ようとするもので、このような技
法は特定の場合、すなわちゲート長さを０．７５ミクロ
ンとするＮチャンネルＭＯ３ＦＥＴについてすでに開示
されているものである。以下、その具体例について説明
する。
まず標準的な８０３プロセスを用いて、ポリシリコンゲ
ート領域２の画定およびこれに引き続くエッチ処理まで
を行なう。ついで短期水蒸気酸化処理により、不純物導
入ポリシリコン領域および基板４上に厚さの異る酸化物
層を形成した後、エッチ処理を行なって基板から該層を
除去することにより、上記ポリシリコン層上に薄い（た
とえば厚さ１１００ｎの）酸化物層を残す。ついで薄い
ドーパント層を、この場合には厚さ５ないし１０ｎｍの
アンチモン層６を被着させた後、レーザ（この例ではＱ
スイッチルビーレーザを用いた）による照射を行なって
基板内にドーパントをドライブインし、浅い接合領域（
実験ではマイクロプローブデータから厚さ約１５０ｎｍ
と見積った）を形成する。次に表面上に残された不要の
ドーパント層をエッチ除去して（アンチモンを用いたと
きのエッチャントとしては王水を使用した）、プラズマ
酸化物を被着して中間酸化物層を形成する。
ート領域２の画定およびこれに引き続くエッチ処理まで
を行なう。ついで短期水蒸気酸化処理により、不純物導
入ポリシリコン領域および基板４上に厚さの異る酸化物
層を形成した後、エッチ処理を行なって基板から該層を
除去することにより、上記ポリシリコン層上に薄い（た
とえば厚さ１１００ｎの）酸化物層を残す。ついで薄い
ドーパント層を、この場合には厚さ５ないし１０ｎｍの
アンチモン層６を被着させた後、レーザ（この例ではＱ
スイッチルビーレーザを用いた）による照射を行なって
基板内にドーパントをドライブインし、浅い接合領域（
実験ではマイクロプローブデータから厚さ約１５０ｎｍ
と見積った）を形成する。次に表面上に残された不要の
ドーパント層をエッチ除去して（アンチモンを用いたと
きのエッチャントとしては王水を使用した）、プラズマ
酸化物を被着して中間酸化物層を形成する。
しかる後、コンタクト領域のパターン化と掘削を行ない
、非晶質シリコン層（厚さ約３０ｎｍ）をＡｌＳｉの蒸
着に先立って被着することにより、コンタクト領域の焼
成時にこれが仮保護（後の工程で除去される）層として
はたらいて、前記浅い接合領域でアルミニウムのスパイ
キングが発生するのを防止する。なお金属の領域画定と
エッチ処理は、通常のプロセス工程に準じてこれを行な
う。
、非晶質シリコン層（厚さ約３０ｎｍ）をＡｌＳｉの蒸
着に先立って被着することにより、コンタクト領域の焼
成時にこれが仮保護（後の工程で除去される）層として
はたらいて、前記浅い接合領域でアルミニウムのスパイ
キングが発生するのを防止する。なお金属の領域画定と
エッチ処理は、通常のプロセス工程に準じてこれを行な
う。
上述のようにアンチモンのドライブインを行なった後は
高温処理はなるべく最小限ですませて、アンチモンが過
飽和溶液から析出するのを避けるようにするのがよい。
高温処理はなるべく最小限ですませて、アンチモンが過
飽和溶液から析出するのを避けるようにするのがよい。
けだしＩＣの製造プロセスでは一般に高温処理時間を短
縮するのが望ましく、プロセスの改善作の多くはこれを
実現することを目的としたものである。かくて本発明は
ＨＬＯ平坦化のためのフラッシュリフローや、あるいは
？４１０リフローを行なわない方式（この場合はスタッ
ド状コンタクトを用いるとともに、異方性エッチにより
コンタクトホールを刻設する）等の改善策と組み合せて
用いたときに、もつとも効果的である。
縮するのが望ましく、プロセスの改善作の多くはこれを
実現することを目的としたものである。かくて本発明は
ＨＬＯ平坦化のためのフラッシュリフローや、あるいは
？４１０リフローを行なわない方式（この場合はスタッ
ド状コンタクトを用いるとともに、異方性エッチにより
コンタクトホールを刻設する）等の改善策と組み合せて
用いたときに、もつとも効果的である。
同様に、コンタクト領域に対する高密度のイオン注入（
たとえばコンタクトホールに非晶質シリコンに仮保護層
を形成して行なう）は、注入イオンの活性化に高温アニ
ール工程を必要とし、場合によってはアンチモンの析出
をひき起こすに至ることがあるため、そのようなイオン
注入はこれを避けるのが望ましい。アンチモンは拡散速
度の低いドーパントであり、このため上記のような析出
の問題以外は、その熱処理時間はあまり問題とならない
。とはいえアンチモンを飽和溶液から析出させる条件は
、現に実用されている各種プロセスでの差異に関しては
知られていないので、高温工程を最小限とすることが望
ましい。
たとえばコンタクトホールに非晶質シリコンに仮保護層
を形成して行なう）は、注入イオンの活性化に高温アニ
ール工程を必要とし、場合によってはアンチモンの析出
をひき起こすに至ることがあるため、そのようなイオン
注入はこれを避けるのが望ましい。アンチモンは拡散速
度の低いドーパントであり、このため上記のような析出
の問題以外は、その熱処理時間はあまり問題とならない
。とはいえアンチモンを飽和溶液から析出させる条件は
、現に実用されている各種プロセスでの差異に関しては
知られていないので、高温工程を最小限とすることが望
ましい。
本発明を実施するにあたってアンチモンをドーパントと
して用いる場合は、レーザ照射工程の結果として該アン
チモンが過飽和濃度となる。この場合、ソース／ドレー
ン領域におけるアンチモンの濃度は１０２１／ｃｃ近傍
となり、これは接合深さを１５００オングストロームと
すると、およそ２０オ一ム／口のシート抵抗に相当する
が、このシート抵抗値は適度に低い値である。なおアン
チモンの室温における移動度は非常に低く、アンチモン
が析出部位にまで移動する速度は、仮に析出物質の核形
成が行なわれたとしてもきわめて遅いものであるため、
上記過飽和溶液は室温で不、安定とはならない。この点
については、例えばｒレーザによる拡散によりアンチモ
ン被覆シリコンに形成されたＰＮ接合の諸性質Ｊ （
Ｒ，Ｓタックら、１９３頁）に関係の記述がある。これ
は、この中で参照として用いる。
して用いる場合は、レーザ照射工程の結果として該アン
チモンが過飽和濃度となる。この場合、ソース／ドレー
ン領域におけるアンチモンの濃度は１０２１／ｃｃ近傍
となり、これは接合深さを１５００オングストロームと
すると、およそ２０オ一ム／口のシート抵抗に相当する
が、このシート抵抗値は適度に低い値である。なおアン
チモンの室温における移動度は非常に低く、アンチモン
が析出部位にまで移動する速度は、仮に析出物質の核形
成が行なわれたとしてもきわめて遅いものであるため、
上記過飽和溶液は室温で不、安定とはならない。この点
については、例えばｒレーザによる拡散によりアンチモ
ン被覆シリコンに形成されたＰＮ接合の諸性質Ｊ （
Ｒ，Ｓタックら、１９３頁）に関係の記述がある。これ
は、この中で参照として用いる。
ひるがえっで、使用しうる最大電力については、ポリシ
リコンゲートが入社電力によって損傷を受けるようなこ
とがあってはならない、という重大な制約がある。ただ
し、約０．３ジユ一ル／ｃｍ２以上となる電力を用いる
ことが望まれる場合には、ポリシリコン層上面に透明な
ヒートシンク（放熱）層を被着すれば、パターン過ポリ
シリコン層に対する損傷を低減させることができる。あ
るいは、熱伝導性のハードマスク（たとえば金属製）を
用いてポリシリコン層のパターン化を行ない、放射加熱
によるソース／ドレーン注入イオンの活性化期間中、こ
のハードマスクをそのままの位置に保持しておくことと
するのがよい場合もある。
リコンゲートが入社電力によって損傷を受けるようなこ
とがあってはならない、という重大な制約がある。ただ
し、約０．３ジユ一ル／ｃｍ２以上となる電力を用いる
ことが望まれる場合には、ポリシリコン層上面に透明な
ヒートシンク（放熱）層を被着すれば、パターン過ポリ
シリコン層に対する損傷を低減させることができる。あ
るいは、熱伝導性のハードマスク（たとえば金属製）を
用いてポリシリコン層のパターン化を行ない、放射加熱
によるソース／ドレーン注入イオンの活性化期間中、こ
のハードマスクをそのままの位置に保持しておくことと
するのがよい場合もある。
本発明の他の実ｆ！態様においては、拡散速度の遅いド
ーパントを表面に被着するとともに、このドーパントよ
りも拡散速度の高い一種ないし二種以上にドーパントの
イオン注入を行なうこととする。この場合は、たとえば
燐によるイオン注入を行なうとともに、前述のようにし
てアンチモンの被着を行なった後、過渡的放射加熱を行
なう等とする。この過渡的放射加熱によってアンチモン
の内部拡散およびイオン化（活性化）が行なわれる一方
、燐も少な（とも部分的に活性化されることとなる。こ
の結果、濃度勾配のあるドレーン構造が得られて、ドレ
ーン界面における電界が減少し、好ましからぬホットキ
ャリヤ効果が最小限に押えられることとなる。ただし、
このような濃度勾配のあるドーパントを用いてそのイオ
ン注入および被着打込みをいずれも行なうことによって
も、そうしたドレーン構造を得ることが可能である。な
お表面層のドライブイン工程により、きわめて浅い縮退
的ドープ領域（飽和または過飽和状態にある）が形成さ
れ、一方、イオン注入による不純物導入によって、この
領域よりも伝導度の低い￥４域が前者の周囲に形成され
ることとなる。
ーパントを表面に被着するとともに、このドーパントよ
りも拡散速度の高い一種ないし二種以上にドーパントの
イオン注入を行なうこととする。この場合は、たとえば
燐によるイオン注入を行なうとともに、前述のようにし
てアンチモンの被着を行なった後、過渡的放射加熱を行
なう等とする。この過渡的放射加熱によってアンチモン
の内部拡散およびイオン化（活性化）が行なわれる一方
、燐も少な（とも部分的に活性化されることとなる。こ
の結果、濃度勾配のあるドレーン構造が得られて、ドレ
ーン界面における電界が減少し、好ましからぬホットキ
ャリヤ効果が最小限に押えられることとなる。ただし、
このような濃度勾配のあるドーパントを用いてそのイオ
ン注入および被着打込みをいずれも行なうことによって
も、そうしたドレーン構造を得ることが可能である。な
お表面層のドライブイン工程により、きわめて浅い縮退
的ドープ領域（飽和または過飽和状態にある）が形成さ
れ、一方、イオン注入による不純物導入によって、この
領域よりも伝導度の低い￥４域が前者の周囲に形成され
ることとなる。
表面に被着する不純物源としては、必ずしも純粋な元素
をドーパントとする必要はなく、ドライブインの行なわ
れるソース／ドレーン領域におけるシート抵抗が所望の
値となるドーパントが供給されるような高い表面濃度が
得られるのであれば、各種の物質を表面被着不純物源と
して用いてよい。
をドーパントとする必要はなく、ドライブインの行なわ
れるソース／ドレーン領域におけるシート抵抗が所望の
値となるドーパントが供給されるような高い表面濃度が
得られるのであれば、各種の物質を表面被着不純物源と
して用いてよい。
また本発明は、ＨＯ３ＦＥＴやＨＥＳ ＦＥＴなど各種
の電界効果型デバイスや、あるいは横方向たがいに相隔
てたソースおよびドレーン領域間にラテラル〈横形）チ
ャンネルを形成した電界効果デバイス等にもこれを適用
することが可能である。さらに ４゜本発明はシリコン
に限定されるものではなく、ガリウム・ヒ素その他の半
導体材料にも適用しうるちのである。
の電界効果型デバイスや、あるいは横方向たがいに相隔
てたソースおよびドレーン領域間にラテラル〈横形）チ
ャンネルを形成した電界効果デバイス等にもこれを適用
することが可能である。さらに ４゜本発明はシリコン
に限定されるものではなく、ガリウム・ヒ素その他の半
導体材料にも適用しうるちのである。
以上本発明の実施例につき各種説明してきたが、本発明
による方法はこれら実施例に限定されるものではなく、
記載の実施例に適宜各種の追加ないし変更を加えてもよ
いことはいうまでもない。
による方法はこれら実施例に限定されるものではなく、
記載の実施例に適宜各種の追加ないし変更を加えてもよ
いことはいうまでもない。
［発明の効果］
上述のように、本発明は電界効果トランジスタのゲート
下部におけるソースおよびドレーン接合部が横方向に拡
張する傾向を最小限にとどψることにより、有効チャン
ネル長さをより効果的に制御し、かつまた製造プロセス
の各種パラメータのチャンネル長に対する影響を低減さ
せるとができるという重大な効果があるとともに、プロ
セス初期の高温処理時間を最小限とするという効果もあ
る。さらに本発明の変形実施例による場合は、濃度勾配
のある領域を得ることができるという効果もある。
下部におけるソースおよびドレーン接合部が横方向に拡
張する傾向を最小限にとどψることにより、有効チャン
ネル長さをより効果的に制御し、かつまた製造プロセス
の各種パラメータのチャンネル長に対する影響を低減さ
せるとができるという重大な効果があるとともに、プロ
セス初期の高温処理時間を最小限とするという効果もあ
る。さらに本発明の変形実施例による場合は、濃度勾配
のある領域を得ることができるという効果もある。
図は本発明の１実施例を示す図である。
Claims (10)
- （１）第１の伝導型を有する半導体表面を用意し、半導
体表面の近傍にゲート電極を設けてこのゲート電極によ
り前記半導体表面内において該電極下部にチャンネル領
域を画定するとともに、前記半導体表面はさらにこのチ
ャンネル領域により互いに分離されたソースおよびドレ
ーン領域を有するようにし、 第２の伝導型を有する不純物を前記半導体表面の前記ソ
ースおよびドレーン領域内に導入し、これらソースおよ
びドレーン領域にパルス放射加熱を施して前記第２の伝
導型を有する不純物を前記半導体表面の前記ソースおよ
びドレーン領域でイオン化させることを特徴とする電界
効果トランジスタの製作方法。 - （２）前記パルス放射加熱はパルスレーザ照射によりこ
れを行なうこととした特許請求の範囲第１項に記載の電
界効果トランジスタの製作方法。 - （３）前記半導体はシリコンを含み、また前記第２の伝
導型の不純物はアンチモンを含むこととした特許請求の
範囲第１項に記載の電界効果トランジスタの製作方法。 - （４）前記不純物の導入は高濃度の不純物源を前記半導
体表面に接触させることによりこれを行なうようにした
特許請求の範囲第１項に記載の電界効果トランジスタの
製作方法。 - （５）前記不純物の導入は高濃度の不純物源を前記半導
体表面に接触させるとともに、前記過渡的加熱処理に先
立つて第２の不純物源を前記半導体表面にイオン注入す
ることによりこれを行なうようにした特許請求の範囲第
１項に記載の電界効果トランジスタの製作方法。 - （６）前記第１および第２の不純物源はこれをそれぞれ
相異る物質とした特許請求の範囲第５項に記載の電界効
果トランジスタの製作方法。 - （７）前記第１の不純物源はこれをアンチモンとし、ま
た前記第２の不純物源はこれを燐とした特許請求の範囲
第６項に記載の電界効果トランジスタの製作方法。 - （８）前記第１の不純物源はこれをアンチモンとし、ま
た前記第２の不純物源はこれをヒ素および燐とした特許
請求の範囲第６項に記載の電界効果トランジスタの製作
方法。 - （９）前記第１の不純物源はこれをアンチモンとし、ま
た前記第２の不純物源はこれをヒ素とした特許請求の範
囲第６項に記載の電界効果トランジスタの製作方法。 - （１０）前記過渡的加熱処理は１平方センチあたり０．
３ジュール以下の面積密度でこれを行なうこととした特
許請求の範囲第１項に記載の電界効果トランジスタの製
作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/656,048 US4621411A (en) | 1984-09-28 | 1984-09-28 | Laser-enhanced drive in of source and drain diffusions |
| US656048 | 1984-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61179578A true JPS61179578A (ja) | 1986-08-12 |
| JPH07112063B2 JPH07112063B2 (ja) | 1995-11-29 |
Family
ID=24631412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214366A Expired - Lifetime JPH07112063B2 (ja) | 1984-09-28 | 1985-09-27 | 電界効果トランジスタの製作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4621411A (ja) |
| JP (1) | JPH07112063B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729962A (en) * | 1986-03-24 | 1988-03-08 | The United States Of America As Represented By The United States Department Of Energy | Semiconductor junction formation by directed heat |
| US5183777A (en) * | 1987-12-30 | 1993-02-02 | Fujitsu Limited | Method of forming shallow junctions |
| KR910009030B1 (ko) * | 1987-12-30 | 1991-10-28 | 후지쓰 가부시끼가이샤 | 얇은 접합의 형성방법 및 상기 얇은 접합을 갖는 반도체장치 |
| JP2813990B2 (ja) * | 1989-08-17 | 1998-10-22 | 株式会社半導体エネルギー研究所 | 窒化ホウ素を用いた電子装置の作製方法 |
| JP3277533B2 (ja) * | 1992-01-08 | 2002-04-22 | ソニー株式会社 | 半導体装置の製造方法 |
| DE4331937A1 (de) * | 1993-09-16 | 1994-03-17 | Ulrich Prof Dr Mohr | Verfahren zur Eindiffusion von Dotanten in Halbleiterfestkörper |
| US5569624A (en) * | 1995-06-05 | 1996-10-29 | Regents Of The University Of California | Method for shallow junction formation |
| US6303446B1 (en) * | 1996-01-29 | 2001-10-16 | The Regents Of The University Of California | Method of making self-aligned lightly-doped-drain structure for MOS transistors |
| US6372592B1 (en) | 1996-12-18 | 2002-04-16 | United States Of America As Represented By The Secretary Of The Navy | Self-aligned MOSFET with electrically active mask |
| US6511859B1 (en) | 1999-03-12 | 2003-01-28 | California Institute Of Technology | IC-compatible parylene MEMS technology and its application in integrated sensors |
| US6514840B2 (en) | 1999-04-13 | 2003-02-04 | International Business Machines Corporation | Micro heating of selective regions |
| US6417515B1 (en) | 2000-03-17 | 2002-07-09 | International Business Machines Corporation | In-situ ion implant activation and measurement apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127016A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacturing of semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543479A (en) * | 1977-06-09 | 1979-01-11 | Toshiba Corp | Semiconductor device and its manufacture |
| US4243433A (en) * | 1978-01-18 | 1981-01-06 | Gibbons James F | Forming controlled inset regions by ion implantation and laser bombardment |
| US4434013A (en) * | 1980-02-19 | 1984-02-28 | Xerox Corporation | Method of making a self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain |
| JPS56135972A (en) * | 1980-03-28 | 1981-10-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4364778A (en) * | 1980-05-30 | 1982-12-21 | Bell Telephone Laboratories, Incorporated | Formation of multilayer dopant distributions in a semiconductor |
| US4369072A (en) * | 1981-01-22 | 1983-01-18 | International Business Machines Corp. | Method for forming IGFET devices having improved drain voltage characteristics |
| US4379727A (en) * | 1981-07-08 | 1983-04-12 | International Business Machines Corporation | Method of laser annealing of subsurface ion implanted regions |
| JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59920A (ja) * | 1982-06-23 | 1984-01-06 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-28 US US06/656,048 patent/US4621411A/en not_active Expired - Fee Related
-
1985
- 1985-09-27 JP JP60214366A patent/JPH07112063B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127016A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Manufacturing of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112063B2 (ja) | 1995-11-29 |
| US4621411A (en) | 1986-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |