JPH0669149A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0669149A JPH0669149A JP4215325A JP21532592A JPH0669149A JP H0669149 A JPH0669149 A JP H0669149A JP 4215325 A JP4215325 A JP 4215325A JP 21532592 A JP21532592 A JP 21532592A JP H0669149 A JPH0669149 A JP H0669149A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- annealing
- junction
- ion implantation
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000137 annealing Methods 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 34
- 238000011282 treatment Methods 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 17
- 230000007547 defect Effects 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010521 absorption reaction Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000005224 laser annealing Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
(57)【要約】
【目的】 接合リーク電流を低減し、浅い接合が形成で
きる半導体装置を得る。 【構成】 ソース領域２１Ａ，ドレイン領域２１Ｂをイ
オン打ち込みにより形成した後、低温アニール（６００
℃）を１時間行ない、次に、パルスレーザ（ＸｅＣｌ）
を照射エネルギー７００ｍＪ／ｃｍ2、パルス幅４４ｎ
ｓｅｃで照射する。これにより、接合近くの点欠陥を低
減してリーク電流を低減させると共に、浅い接合を維持
して活性化が行なえる。
きる半導体装置を得る。 【構成】 ソース領域２１Ａ，ドレイン領域２１Ｂをイ
オン打ち込みにより形成した後、低温アニール（６００
℃）を１時間行ない、次に、パルスレーザ（ＸｅＣｌ）
を照射エネルギー７００ｍＪ／ｃｍ2、パルス幅４４ｎ
ｓｅｃで照射する。これにより、接合近くの点欠陥を低
減してリーク電流を低減させると共に、浅い接合を維持
して活性化が行なえる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、イオン注入後における半導体基板の結
晶性の回復及びキャリアを活性化させるための独特なア
ニール処理を備えた半導体製造プロセスに係わる。
法に関し、特に、イオン注入後における半導体基板の結
晶性の回復及びキャリアを活性化させるための独特なア
ニール処理を備えた半導体製造プロセスに係わる。
【０００２】
【従来の技術】各種半導体装置の製造工程においては、
複数の半導体素子が同一半導体基板上に形成され、半導
体素子どうしを分離あるいは接続するために各種の高温
加熱処理が行われている。また、半導体装置のＬＤＤ
（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造やソー
ス・ドレイン領域の形成のためにイオン注入処理が行わ
れ、その後、半導体基板の結晶性の回復および注入され
たアクセプタイオンやドナーイオンを電気的に活性化さ
せるために、活性化アニール処理が行なわれている。更
に、コンタクト抵抗の低減のために、高融点金属（Ｗ，
Ｍｏ，Ｔｉ等）やＰｔ，Ｐｄのような金属とＳｉとの化
合物層であるシリサイド層の高温加熱処理が必要であ
る。このような活性化アニール処理や高温加熱処理とし
て、従来、炉アニール法やラピッドサーマルアニール
（ＲＡＴと略す）法が採用されている。
複数の半導体素子が同一半導体基板上に形成され、半導
体素子どうしを分離あるいは接続するために各種の高温
加熱処理が行われている。また、半導体装置のＬＤＤ
（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造やソー
ス・ドレイン領域の形成のためにイオン注入処理が行わ
れ、その後、半導体基板の結晶性の回復および注入され
たアクセプタイオンやドナーイオンを電気的に活性化さ
せるために、活性化アニール処理が行なわれている。更
に、コンタクト抵抗の低減のために、高融点金属（Ｗ，
Ｍｏ，Ｔｉ等）やＰｔ，Ｐｄのような金属とＳｉとの化
合物層であるシリサイド層の高温加熱処理が必要であ
る。このような活性化アニール処理や高温加熱処理とし
て、従来、炉アニール法やラピッドサーマルアニール
（ＲＡＴと略す）法が採用されている。
【０００３】一方、半導体装置の集積化が進むにつれ
て、個々の半導体素子が縮小化され、ソース・ドレイン
領域やエミッタ領域，ベース領域等において浅い接合が
必要とされている。このような領域に対して、炉アニー
ル法あるいはＲＡＴ法にて活性化アニール処理を行なう
と、拡散層が深くなり、ソース・ドレインの接合を浅く
して半導体素子を微細化し高集積化するという要求を満
足することができない。また、微細化に伴ない例えばＭ
ＯＳトランジスタであればゲート長も短くなり、イオン
注入後の活性化アニール処理によりソース・ドレイン領
域を成す拡散層は深さ方向だけではなく横方向にも拡張
するため、パンチスルーが起り易くなる問題点がある。
このような拡散層の拡張を抑制しソース・ドレインの接
合を浅くするには、活性化アニール処理の温度を低くし
なければならず、この場合、抵抗が高くなり電流駆動特
性が低下しトランジスタのスイッチング特性が悪化する
問題が生じる。
て、個々の半導体素子が縮小化され、ソース・ドレイン
領域やエミッタ領域，ベース領域等において浅い接合が
必要とされている。このような領域に対して、炉アニー
ル法あるいはＲＡＴ法にて活性化アニール処理を行なう
と、拡散層が深くなり、ソース・ドレインの接合を浅く
して半導体素子を微細化し高集積化するという要求を満
足することができない。また、微細化に伴ない例えばＭ
ＯＳトランジスタであればゲート長も短くなり、イオン
注入後の活性化アニール処理によりソース・ドレイン領
域を成す拡散層は深さ方向だけではなく横方向にも拡張
するため、パンチスルーが起り易くなる問題点がある。
このような拡散層の拡張を抑制しソース・ドレインの接
合を浅くするには、活性化アニール処理の温度を低くし
なければならず、この場合、抵抗が高くなり電流駆動特
性が低下しトランジスタのスイッチング特性が悪化する
問題が生じる。
【０００４】ところで、ＲＡＴ法を用いて活性化アニー
ル処理を行なった場合、図３の温度プロファイルに示さ
れるように、所定温度例えば１４００℃前後の基板加熱
を行なうと、温度上昇率が１００℃／ｓｅｃであり、温
度立上りに時間を要すると共に、ピーク温度に達した状
態での時間（ｔ）が最短でも１秒以上かかってしまい、
このようにピーク温度状態での時間が長いと例えば、ゲ
ート長（Ｌｇ）が０．５〜０．３５μｍの微細トランジ
スタでは、接合の浅い所望のソース・ドレインを形成で
きない問題がある。また、ＲＡＴ法においては、赤外線
を用いているため、半導体基板上にＳｉＯ2膜など色々
な膜が存在すると赤外線の吸収率が部分によって異なる
問題がある。
ル処理を行なった場合、図３の温度プロファイルに示さ
れるように、所定温度例えば１４００℃前後の基板加熱
を行なうと、温度上昇率が１００℃／ｓｅｃであり、温
度立上りに時間を要すると共に、ピーク温度に達した状
態での時間（ｔ）が最短でも１秒以上かかってしまい、
このようにピーク温度状態での時間が長いと例えば、ゲ
ート長（Ｌｇ）が０．５〜０．３５μｍの微細トランジ
スタでは、接合の浅い所望のソース・ドレインを形成で
きない問題がある。また、ＲＡＴ法においては、赤外線
を用いているため、半導体基板上にＳｉＯ2膜など色々
な膜が存在すると赤外線の吸収率が部分によって異なる
問題がある。
【０００５】そこで、浅い接合の不純物拡散領域を形成
する方法としてパルスレーザ照射を行なう活性化アニー
ル法が提案されている。
する方法としてパルスレーザ照射を行なう活性化アニー
ル法が提案されている。
【０００６】このパルスレーザのエネルギーは、半導体
基板の極く表面（約２０ｎｍ）で吸収されるため、パル
スレーザによってアニール処理が可能な深さは熱拡散を
考慮しても約１００ｎｍ以下であり、ウエハ全体の温度
上昇は極くわずか（１〜２℃程度）である。そのため、
パルスレーザによるアニール処理は浅いＬＬＤ構造ある
いはソース・ドレイン領域の形成時の活性化アニール処
理に適している。
基板の極く表面（約２０ｎｍ）で吸収されるため、パル
スレーザによってアニール処理が可能な深さは熱拡散を
考慮しても約１００ｎｍ以下であり、ウエハ全体の温度
上昇は極くわずか（１〜２℃程度）である。そのため、
パルスレーザによるアニール処理は浅いＬＬＤ構造ある
いはソース・ドレイン領域の形成時の活性化アニール処
理に適している。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなパルスレーザアニールを活性化アニール処理といて
用いた場合は、図４に示す照射時の基板温度プロファイ
ルからわかるように、熱処理時間が極めて短いため（ｔ
が１００ｎｓｅｃ）、図５に示すように、イオン注入に
よってシリコン基板１につくられる、ソース・ドレイン
領域などのイオン打込み領域１ａの接合よりも深い位置
に存在する点欠陥２はパルスレーザ照射によって熱処理
することが不可能であり、逆電圧印加時のリーク電流が
増加するという問題があった。図６は、このような点欠
陥２を有する接合部における逆電圧と逆リーク電流との
関係を示すものであり、パルスレーザアニールのみを施
した場合である。
うなパルスレーザアニールを活性化アニール処理といて
用いた場合は、図４に示す照射時の基板温度プロファイ
ルからわかるように、熱処理時間が極めて短いため（ｔ
が１００ｎｓｅｃ）、図５に示すように、イオン注入に
よってシリコン基板１につくられる、ソース・ドレイン
領域などのイオン打込み領域１ａの接合よりも深い位置
に存在する点欠陥２はパルスレーザ照射によって熱処理
することが不可能であり、逆電圧印加時のリーク電流が
増加するという問題があった。図６は、このような点欠
陥２を有する接合部における逆電圧と逆リーク電流との
関係を示すものであり、パルスレーザアニールのみを施
した場合である。
【０００８】斯る問題を解決するために、レーザのパワ
ーを増加させて半導体基板における深い領域を高温加熱
する方法が考えられるが、この場合は、従来の炉アニー
ル法あるいはＲＴＡ法での活性化アニール処理と同様に
ソース・ドレイン領域における接合が深くなるという問
題を生じる。また、レーザのパワーが小さい場合には、
半導体基板の極く表面のみが溶融し、その後半導体基板
の表面は直ちに平坦になるが、レーザのパワーが大きい
場合、半導体基板のかなり深い部分まで溶融するため、
半導体基板の表面の平坦性が著しく損なわれるという問
題も生じる。
ーを増加させて半導体基板における深い領域を高温加熱
する方法が考えられるが、この場合は、従来の炉アニー
ル法あるいはＲＴＡ法での活性化アニール処理と同様に
ソース・ドレイン領域における接合が深くなるという問
題を生じる。また、レーザのパワーが小さい場合には、
半導体基板の極く表面のみが溶融し、その後半導体基板
の表面は直ちに平坦になるが、レーザのパワーが大きい
場合、半導体基板のかなり深い部分まで溶融するため、
半導体基板の表面の平坦性が著しく損なわれるという問
題も生じる。
【０００９】本発明は、このような従来の問題点に着目
して創案されたものであって、微細な半導体装置におい
て浅い接合を形成し、且つトランジスタの接合リーク電
流を低減することができる半導体基板の製造方法を得ん
とするものである。
して創案されたものであって、微細な半導体装置におい
て浅い接合を形成し、且つトランジスタの接合リーク電
流を低減することができる半導体基板の製造方法を得ん
とするものである。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板にイオン打込み深さの浅いイオン打込み層を
形成する工程と、前記半導体基板全体を低温アニールす
る工程と、前記半導体基板表面にパルスレーザを照射し
て前記イオン打込み層のイオンを活性化する工程とを備
えることを、その解決手段としている。
半導体基板にイオン打込み深さの浅いイオン打込み層を
形成する工程と、前記半導体基板全体を低温アニールす
る工程と、前記半導体基板表面にパルスレーザを照射し
て前記イオン打込み層のイオンを活性化する工程とを備
えることを、その解決手段としている。
【００１１】請求項２記載の発明は、半導体基板にイオ
ン打ち込みを行なってＬＤＤ領域を形成した後、前記半
導体基板に炉アニール処理またはラピッドサーマルアニ
ール処理を施し、次いでイオン打ち込みを行なってソー
ス・ドレイン領域を形成し、低温アニールを行なった
後、前記半導体基板表面にパルスレーザを照射して前記
ソース・ドレイン領域を活性化させることを、その解決
手段としている。
ン打ち込みを行なってＬＤＤ領域を形成した後、前記半
導体基板に炉アニール処理またはラピッドサーマルアニ
ール処理を施し、次いでイオン打ち込みを行なってソー
ス・ドレイン領域を形成し、低温アニールを行なった
後、前記半導体基板表面にパルスレーザを照射して前記
ソース・ドレイン領域を活性化させることを、その解決
手段としている。
【００１２】
【作用】低温アニールにより、浅いイオン打込み層の接
合よりも深い位置に生じている点欠陥を低減させるた
め、接合付近の点欠陥による発生電流を低減でき、リー
ク電流を低減する作用がある。また、半導体基板に形成
された浅いイオン打込み層は、パルスレーザの照射によ
り活性化され、浅い接合を維持する。
合よりも深い位置に生じている点欠陥を低減させるた
め、接合付近の点欠陥による発生電流を低減でき、リー
ク電流を低減する作用がある。また、半導体基板に形成
された浅いイオン打込み層は、パルスレーザの照射によ
り活性化され、浅い接合を維持する。
【００１３】上記低温アニールは、アモルファスシリコ
ンの結晶化が可能な温度５５０〜８５０℃、好ましくは
６００〜７００℃が望ましく、アニール時間は３０分〜
６時間好ましくは、１〜３時間が望ましい。この理由
は、温度が高すぎたり、アニール時間を長くすると接合
が深くなるためである。
ンの結晶化が可能な温度５５０〜８５０℃、好ましくは
６００〜７００℃が望ましく、アニール時間は３０分〜
６時間好ましくは、１〜３時間が望ましい。この理由
は、温度が高すぎたり、アニール時間を長くすると接合
が深くなるためである。
【００１４】また、パルスレーザアニールにおいては、
ルビーレーザ（波長：６９４ｎｍ）、ＸｅＦ（波長：３
５１ｎｍ）、ＸｅＣｌ（波長：３０８ｎｍ）、ＫｒＦ
（波長：２４９ｎｍ）、ＡｒＦ（波長：１９３ｎｍ）等
を使用することができるが、中でもＸｅＦレーザ、Ｘｅ
Ｃｌレーザを使用することが望ましい。それは、図３に
示すように、ＸｅＦレーザ、ＸｅＣｌレーザの波長領域
において、Ｓｉ結晶と、ボロン（Ｂ）をイオン注入した
Ｓｉ結晶の吸収係数がほぼ等しくなるからである。パル
スレーザアニール時の照射エネルギーを６５０〜１１０
０ｍＪ／ｃｍ2、より好ましくは７００〜９００ｍＪ／
ｃｍ2とすることが望ましい。また、パルス幅は２０〜
１００ｎｓｅｃが好ましく、照射間隔は任意でよい。
ルビーレーザ（波長：６９４ｎｍ）、ＸｅＦ（波長：３
５１ｎｍ）、ＸｅＣｌ（波長：３０８ｎｍ）、ＫｒＦ
（波長：２４９ｎｍ）、ＡｒＦ（波長：１９３ｎｍ）等
を使用することができるが、中でもＸｅＦレーザ、Ｘｅ
Ｃｌレーザを使用することが望ましい。それは、図３に
示すように、ＸｅＦレーザ、ＸｅＣｌレーザの波長領域
において、Ｓｉ結晶と、ボロン（Ｂ）をイオン注入した
Ｓｉ結晶の吸収係数がほぼ等しくなるからである。パル
スレーザアニール時の照射エネルギーを６５０〜１１０
０ｍＪ／ｃｍ2、より好ましくは７００〜９００ｍＪ／
ｃｍ2とすることが望ましい。また、パルス幅は２０〜
１００ｎｓｅｃが好ましく、照射間隔は任意でよい。
【００１５】なお、シリコンやアモルファスシリコン
は、かかる短波長のパルスレーザに対して、例えばＸｅ
Ｃｌ（波長：３０８ｎｍ）に対しては１．４×１０6ｃ
ｍ-1と大きな吸収係数を有している。また、吸収係数と
は、 Ｉ＝Ｉoｅｘｐ（−αｘ） Ｉ：光の強度，Ｉo：物質表面の入射光の強度 α：吸収係数（ｃｍ-1），ｘ：深さ（ｃｍ） という光強度分布を表わすパラメータである。即ち、１
／αの深さにおける光の強度は、表面における強度の１
／ｅ（約１／３）に減衰することを示している。従っ
て、ＸｅＣｌの場合、表面から７０Åの深さで光エネル
ギーの２／３が吸収され、殆んど熱に変化する。このよ
うに短波長のパルスレーザを用いると半導体基板の浅い
領域だけを加熱することができる。
は、かかる短波長のパルスレーザに対して、例えばＸｅ
Ｃｌ（波長：３０８ｎｍ）に対しては１．４×１０6ｃ
ｍ-1と大きな吸収係数を有している。また、吸収係数と
は、 Ｉ＝Ｉoｅｘｐ（−αｘ） Ｉ：光の強度，Ｉo：物質表面の入射光の強度 α：吸収係数（ｃｍ-1），ｘ：深さ（ｃｍ） という光強度分布を表わすパラメータである。即ち、１
／αの深さにおける光の強度は、表面における強度の１
／ｅ（約１／３）に減衰することを示している。従っ
て、ＸｅＣｌの場合、表面から７０Åの深さで光エネル
ギーの２／３が吸収され、殆んど熱に変化する。このよ
うに短波長のパルスレーザを用いると半導体基板の浅い
領域だけを加熱することができる。
【００１６】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。
詳細を図面に示す実施例に基づいて説明する。
【００１７】（実施例１）図１（Ａ）〜（Ｃ）は、本発
明をＭＯＳ型トランジスタの製造に適用した実施例１の
工程を示す要部断面図である。
明をＭＯＳ型トランジスタの製造に適用した実施例１の
工程を示す要部断面図である。
【００１８】先ず、周知の方法を用いてシリコン基板１
１に素子分離領域１２と、素子分離領域１２の下のチャ
ネルストップイオン注入層１３を形成する。次に、ゲー
ト酸化膜１４を形成した後、しきい値電圧調整イオン注
入層１５を形成する。そして、ゲート酸化膜１４をゲー
トポリシリコン層１６で覆った後、シリサイド層１７を
形成し、図１（Ａ）に示すように、シリサイド層１７，
ゲートポリシリコン層１６及びゲート酸化膜１４をパー
ニングしてゲート電極領域１８を形成する。
１に素子分離領域１２と、素子分離領域１２の下のチャ
ネルストップイオン注入層１３を形成する。次に、ゲー
ト酸化膜１４を形成した後、しきい値電圧調整イオン注
入層１５を形成する。そして、ゲート酸化膜１４をゲー
トポリシリコン層１６で覆った後、シリサイド層１７を
形成し、図１（Ａ）に示すように、シリサイド層１７，
ゲートポリシリコン層１６及びゲート酸化膜１４をパー
ニングしてゲート電極領域１８を形成する。
【００１９】次に、図１（Ｂ）に示すように、ＬＤＤ
（Ｌｉｇｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎーｓｏｕｃ
ｅ）領域１９をイオン注入して形成する。そして、以上
の工程で形成された各種の導電層や下地層を活性化し、
シリサイド層１７の低抵抗化、及びＬＤＤ領域１９に不
純物のガウシアン分布を形成するために、炉アニール処
理又はＲＴＡ処理を行なう。本実施例においては、ＲＴ
Ａ処理を行ない、その条件を１０５０℃、１０秒とし
た。
（Ｌｉｇｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎーｓｏｕｃ
ｅ）領域１９をイオン注入して形成する。そして、以上
の工程で形成された各種の導電層や下地層を活性化し、
シリサイド層１７の低抵抗化、及びＬＤＤ領域１９に不
純物のガウシアン分布を形成するために、炉アニール処
理又はＲＴＡ処理を行なう。本実施例においては、ＲＴ
Ａ処理を行ない、その条件を１０５０℃、１０秒とし
た。
【００２０】その後、図１（Ｃ）に示すように、周知の
方法を用いてゲート電極の側壁にサイドスペーサ２０を
形成し、次いでソース領域２１Ａ，ドレイン領域２１Ｂ
にイオン注入処理を行なう。このイオン注入処理は、ヒ
素（Ａｓ+）イオンの場合、打込み条件を５〜２０ｋｅ
Ｖ、ドーズ量を１×１０15〜３×１０15／ｃｍ2とする
ことができる。また、ＢＦ2 +イオンの場合、注入条件５
〜２０ｋｅＶ、ドーズ量を１×１０15〜３×１０15／ｃ
ｍ2とすることができる。
方法を用いてゲート電極の側壁にサイドスペーサ２０を
形成し、次いでソース領域２１Ａ，ドレイン領域２１Ｂ
にイオン注入処理を行なう。このイオン注入処理は、ヒ
素（Ａｓ+）イオンの場合、打込み条件を５〜２０ｋｅ
Ｖ、ドーズ量を１×１０15〜３×１０15／ｃｍ2とする
ことができる。また、ＢＦ2 +イオンの場合、注入条件５
〜２０ｋｅＶ、ドーズ量を１×１０15〜３×１０15／ｃ
ｍ2とすることができる。
【００２１】次いで、図１（Ｃ）に示すように、必要に
応じて反射防止膜として化学気相成長法により酸化膜２
２を５０ｎｍの膜厚に形成する。
応じて反射防止膜として化学気相成長法により酸化膜２
２を５０ｎｍの膜厚に形成する。
【００２２】そして、６００℃の低温アニールを行な
う。本実施例においてはこの低温アニールとして電気炉
アニールを用いた。
う。本実施例においてはこの低温アニールとして電気炉
アニールを用いた。
【００２３】次いで、同図（Ｃ）に示すように、パルス
レーザをシリコン基板に照射することにより、ソース領
域２１Ａ，ドレイン領域２１Ｂに注入されたイオンを活
性化させる。このパルスレーザによる活性化アニール処
理の条件は、ＸｅＣｌレーザを使用し、照射エネルギー
を７００ｍＪ／ｃｍ2、パルス幅を４４ｎｓｅｃとし
た。
レーザをシリコン基板に照射することにより、ソース領
域２１Ａ，ドレイン領域２１Ｂに注入されたイオンを活
性化させる。このパルスレーザによる活性化アニール処
理の条件は、ＸｅＣｌレーザを使用し、照射エネルギー
を７００ｍＪ／ｃｍ2、パルス幅を４４ｎｓｅｃとし
た。
【００２４】この後の工程は、従来の半導体装置の製造
方法に従い半導体装置を完成させる。なお、以降の工程
において、半導体装置には、６００℃以下の熱処理しか
行わないことが重要である。
方法に従い半導体装置を完成させる。なお、以降の工程
において、半導体装置には、６００℃以下の熱処理しか
行わないことが重要である。
【００２５】本実施例においては、ソース領域２１Ａ，
ドレイン領域２１Ｂへイオンを打込んだ際に生じた点欠
陥は活性化アニール温度以下で効果的に減少し、注入さ
れた不純物は６００〜７００℃のアニールでは殆ど拡散
しない。従って、低温アニールを行うことで接合を深く
することなく効果的に点欠陥を低減することができる。
このような低温アニール処理及びパルスレーザ照射を行
なった場合、図７に示すように、逆リーク電流を抑制す
ることができる。そして、ソース領域２１Ａ，ドレイン
領域２１Ｂの活性化は、パルスレーザ照射により行うの
で浅い接合を維持することができ、微細なトランジスタ
から成る超高速集積回路を形成することができる。
ドレイン領域２１Ｂへイオンを打込んだ際に生じた点欠
陥は活性化アニール温度以下で効果的に減少し、注入さ
れた不純物は６００〜７００℃のアニールでは殆ど拡散
しない。従って、低温アニールを行うことで接合を深く
することなく効果的に点欠陥を低減することができる。
このような低温アニール処理及びパルスレーザ照射を行
なった場合、図７に示すように、逆リーク電流を抑制す
ることができる。そして、ソース領域２１Ａ，ドレイン
領域２１Ｂの活性化は、パルスレーザ照射により行うの
で浅い接合を維持することができ、微細なトランジスタ
から成る超高速集積回路を形成することができる。
【００２６】（実施例２）図２（Ａ），（Ｂ）は本発明
をバイポーラトランジスタの製造方法に適用した実施例
２の工程の概略を示す要部断面図である。
をバイポーラトランジスタの製造方法に適用した実施例
２の工程の概略を示す要部断面図である。
【００２７】先ず、周知の方法を用いて、図２（Ａ）に
示すように、ｐ型のシリコン基板３１にヒ素（Ａｓ）の
埋込み拡散を行ない埋込み層３２を形成し、次いでｎ型
のエピタキシャル層３３を成長させて、酸化によりエピ
タキシャル層３３を分離してから（図示省略する）、ボ
ロン（Ｂ）のイオン打ち込みを行ないベース層３４を形
成する。
示すように、ｐ型のシリコン基板３１にヒ素（Ａｓ）の
埋込み拡散を行ない埋込み層３２を形成し、次いでｎ型
のエピタキシャル層３３を成長させて、酸化によりエピ
タキシャル層３３を分離してから（図示省略する）、ボ
ロン（Ｂ）のイオン打ち込みを行ないベース層３４を形
成する。
【００２８】次に、周知の方法を用いて図２（Ｂ）に示
すように浅いイオン打込み層であるエミッタ層３５を形
成した後、低温アニールを行ない、イオン打込みによっ
て生じた点欠陥を低減させる。
すように浅いイオン打込み層であるエミッタ層３５を形
成した後、低温アニールを行ない、イオン打込みによっ
て生じた点欠陥を低減させる。
【００２９】その後、表面よりパルスレーザを照射し
て、エミッタ層３５を活性化させる。パルスレーザによ
る活性化アニール処理の条件は、ＸｅＣｌレーザを使用
し、照射エネルギーを７００ｍＪ／ｃｍ2、パルス幅を
４４ｎｓｅｃとした。
て、エミッタ層３５を活性化させる。パルスレーザによ
る活性化アニール処理の条件は、ＸｅＣｌレーザを使用
し、照射エネルギーを７００ｍＪ／ｃｍ2、パルス幅を
４４ｎｓｅｃとした。
【００３０】本実施例においては、エミッタ層３５へイ
オンを打込んだ際に生じた点欠陥は低温アニールで減少
し、パルスレーザ照射によりエミッタ層３５は活性化さ
れ、浅い接合を維持する。なお、本実施例においては、
エミッタ層３５の活性化にパルスレーザ照射を行なった
が、浅いベース層３４の活性化に適用することも可能で
ある。
オンを打込んだ際に生じた点欠陥は低温アニールで減少
し、パルスレーザ照射によりエミッタ層３５は活性化さ
れ、浅い接合を維持する。なお、本実施例においては、
エミッタ層３５の活性化にパルスレーザ照射を行なった
が、浅いベース層３４の活性化に適用することも可能で
ある。
【００３１】以上、実施例１，２について説明したが、
本発明はこれらに限定されるものではなく、構成の要旨
に付随する各種の設計変更が可能である。
本発明はこれらに限定されるものではなく、構成の要旨
に付随する各種の設計変更が可能である。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、浅いイオン打込み層の接合より深い位置の点
欠陥を低減させてリーク電流を低減できると共に、浅い
接合を維持させて活性化が行なえるため、微細なトラン
ジスタから成る超高速集積回路を形成できる効果があ
る。
によれば、浅いイオン打込み層の接合より深い位置の点
欠陥を低減させてリーク電流を低減できると共に、浅い
接合を維持させて活性化が行なえるため、微細なトラン
ジスタから成る超高速集積回路を形成できる効果があ
る。
【図１】（Ａ）〜（Ｃ）は本発明の実施例１の工程を示
す要部断面図。
す要部断面図。
【図２】（Ａ）及び（Ｂ）は本発明の実施例１，２の工
程を示す要部断面図。
程を示す要部断面図。
【図３】ＲＴＡ法で活性化アニールを行なった場合の基
板の温度プロファイルを示すグラフ。
板の温度プロファイルを示すグラフ。
【図４】パルスレーザアニールで活性化アニールを行な
った場合の基板の温度プロファイルを示すグラフ。
った場合の基板の温度プロファイルを示すグラフ。
【図５】イオン打込みによる点欠陥を示す説明図。
【図６】パルスレーザ照射による活性化処理のみを行な
った場合の接合における逆リーク電流の発生を示すグラ
フ。
った場合の接合における逆リーク電流の発生を示すグラ
フ。
【図７】本発明の実施例１による逆リーク電流の発生状
態を示すグラフ。
態を示すグラフ。
【図８】各種パルスレーザの吸収係数とフォトエネルギ
ーの関係を示すグラフ。
ーの関係を示すグラフ。
１１…シリコン基板、 １９…ＬＤＤ領域、 ２１Ａ…ソース領域、 ２１Ｂ…ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ 7377−4Ｍ ３０１ Ｐ
Claims (2)
- 【請求項１】 半導体基板にイオン打込み深さの浅いイ
オン打込み層を形成する工程と、 前記半導体基板全体を低温アニールする工程と、 前記半導体基板表面にパルスレーザを照射して前記イオ
ン打込み層のイオンを活性化する工程とを備えることを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にイオン打ち込みを行なって
ＬＤＤ領域を形成した後、前記半導体基板に炉アニール
処理またはラピッドサーマルアニール処理を施し、次い
でイオン打ち込みを行なってソース・ドレイン領域を形
成し、低温アニールを行なった後、前記半導体基板表面
にパルスレーザを照射して前記ソース・ドレイン領域を
活性化させることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532592A JP3211394B2 (ja) | 1992-08-13 | 1992-08-13 | 半導体装置の製造方法 |
| US08/248,596 US5399506A (en) | 1992-08-13 | 1994-05-24 | Semiconductor fabricating process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532592A JP3211394B2 (ja) | 1992-08-13 | 1992-08-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669149A true JPH0669149A (ja) | 1994-03-11 |
| JP3211394B2 JP3211394B2 (ja) | 2001-09-25 |
Family
ID=16670435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532592A Expired - Fee Related JP3211394B2 (ja) | 1992-08-13 | 1992-08-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5399506A (ja) |
| JP (1) | JP3211394B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025931A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2003059856A (ja) * | 2001-08-09 | 2003-02-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2003528462A (ja) * | 2000-03-17 | 2003-09-24 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | レーザーアニーリングおよび急速熱アニーリングにより極めて浅い接合を形成する方法 |
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2004356322A (ja) * | 2003-05-28 | 2004-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体製造装置 |
| US7026205B2 (en) | 2003-04-03 | 2006-04-11 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| US7189624B2 (en) | 2003-06-17 | 2007-03-13 | Kabushiki Kaisha Toshiba | Fabrication method for a semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| JP2011114052A (ja) * | 2009-11-25 | 2011-06-09 | Japan Steel Works Ltd:The | 半導体基板の製造方法及びレーザアニール装置 |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277533B2 (ja) * | 1992-01-08 | 2002-04-22 | ソニー株式会社 | 半導体装置の製造方法 |
| US6197646B1 (en) | 1993-02-12 | 2001-03-06 | Fujitsu Limited | Manufacture of semiconductor device with salicide electrode |
| JPH0766152A (ja) * | 1993-08-30 | 1995-03-10 | Sony Corp | 半導体装置の製造方法 |
| FR2714200B1 (fr) * | 1993-11-25 | 1996-12-27 | Fujitsu Ltd | Dispositif à onde acoustique de surface et son procédé de fabrication. |
| JPH0982812A (ja) * | 1995-09-08 | 1997-03-28 | Sony Corp | 半導体装置の製造方法 |
| KR0172788B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| KR100231607B1 (ko) * | 1996-12-31 | 1999-11-15 | 김영환 | 반도체 소자의 초저접합 형성방법 |
| US6387803B2 (en) | 1997-01-29 | 2002-05-14 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US6297135B1 (en) | 1997-01-29 | 2001-10-02 | Ultratech Stepper, Inc. | Method for forming silicide regions on an integrated device |
| JP3450163B2 (ja) * | 1997-09-12 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5966605A (en) * | 1997-11-07 | 1999-10-12 | Advanced Micro Devices, Inc. | Reduction of poly depletion in semiconductor integrated circuits |
| US6136672A (en) * | 1998-04-17 | 2000-10-24 | Lucent Technologies Inc. | Process for device fabrication using a high-energy boron implant |
| US7091093B1 (en) * | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| US6287925B1 (en) * | 2000-02-24 | 2001-09-11 | Advanced Micro Devices, Inc. | Formation of highly conductive junctions by rapid thermal anneal and laser thermal process |
| US6825101B1 (en) * | 2000-03-27 | 2004-11-30 | Ultratech, Inc. | Methods for annealing a substrate and article produced by such methods |
| US6365476B1 (en) * | 2000-10-27 | 2002-04-02 | Ultratech Stepper, Inc. | Laser thermal process for fabricating field-effect transistors |
| US6594446B2 (en) * | 2000-12-04 | 2003-07-15 | Vortek Industries Ltd. | Heat-treating methods and systems |
| US6797602B1 (en) * | 2001-02-09 | 2004-09-28 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts |
| US6451704B1 (en) | 2001-05-07 | 2002-09-17 | Chartered Semiconductor Manufacturing Ltd. | Method for forming PLDD structure with minimized lateral dopant diffusion |
| US6559015B1 (en) * | 2001-06-01 | 2003-05-06 | Advanced Micro Devices, Inc. | Fabrication of field effect transistor with dual laser thermal anneal processes |
| DE10141352A1 (de) * | 2001-08-23 | 2003-06-05 | Osram Opto Semiconductors Gmbh | Verfahren zur Oberflächenbehandlung eines Halbleiters |
| KR101067901B1 (ko) * | 2001-12-26 | 2011-09-28 | 맷슨 테크날러지 캐나다 인코퍼레이티드 | 온도 측정 및 열처리 방법과 시스템 |
| JP4112330B2 (ja) * | 2002-10-02 | 2008-07-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2004172331A (ja) * | 2002-11-20 | 2004-06-17 | Ushio Inc | 電気伝導性制御方法 |
| JP4988202B2 (ja) | 2002-12-20 | 2012-08-01 | マトソン テクノロジー カナダ インコーポレイテッド | 工作物の支持及び熱処理の方法とシステム |
| US20040235281A1 (en) * | 2003-04-25 | 2004-11-25 | Downey Daniel F. | Apparatus and methods for junction formation using optical illumination |
| JP5630935B2 (ja) * | 2003-12-19 | 2014-11-26 | マトソン テクノロジー、インコーポレイテッド | 工作物の熱誘起運動を抑制する機器及び装置 |
| US7112499B2 (en) * | 2004-01-16 | 2006-09-26 | Chartered Semiconductor Manufacturing Ltd. | Dual step source/drain extension junction anneal to reduce the junction depth: multiple-pulse low energy laser anneal coupled with rapid thermal anneal |
| US7078302B2 (en) * | 2004-02-23 | 2006-07-18 | Applied Materials, Inc. | Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal |
| TW200713455A (en) * | 2005-09-20 | 2007-04-01 | Applied Materials Inc | Method to form a device on a SOI substrate |
| US7473606B2 (en) * | 2006-02-22 | 2009-01-06 | United Microelectronics Corp. | Method for fabricating metal-oxide semiconductor transistors |
| WO2008058397A1 (en) * | 2006-11-15 | 2008-05-22 | Mattson Technology Canada, Inc. | Systems and methods for supporting a workpiece during heat-treating |
| US8026135B2 (en) * | 2007-08-15 | 2011-09-27 | Texas Instruments Incorporated | Formation of shallow junctions by diffusion from a dielectric doped by cluster or molecular ion beams |
| WO2009137940A1 (en) | 2008-05-16 | 2009-11-19 | Mattson Technology Canada, Inc. | Workpiece breakage prevention method and apparatus |
| US8012843B2 (en) * | 2009-08-07 | 2011-09-06 | Varian Semiconductor Equipment Associates, Inc. | Optimized halo or pocket cold implants |
| US8101528B2 (en) * | 2009-08-07 | 2012-01-24 | Varian Semiconductor Equipment Associates, Inc. | Low temperature ion implantation |
| US8207043B2 (en) * | 2009-09-28 | 2012-06-26 | United Microelectronics Corp. | Method for fabricating a semiconductor device |
| US8564063B2 (en) | 2010-12-07 | 2013-10-22 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
| US8466502B2 (en) | 2011-03-24 | 2013-06-18 | United Microelectronics Corp. | Metal-gate CMOS device |
| US8445363B2 (en) | 2011-04-21 | 2013-05-21 | United Microelectronics Corp. | Method of fabricating an epitaxial layer |
| US8324059B2 (en) | 2011-04-25 | 2012-12-04 | United Microelectronics Corp. | Method of fabricating a semiconductor structure |
| US8426284B2 (en) | 2011-05-11 | 2013-04-23 | United Microelectronics Corp. | Manufacturing method for semiconductor structure |
| US8481391B2 (en) | 2011-05-18 | 2013-07-09 | United Microelectronics Corp. | Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure |
| US8431460B2 (en) | 2011-05-27 | 2013-04-30 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US8716750B2 (en) | 2011-07-25 | 2014-05-06 | United Microelectronics Corp. | Semiconductor device having epitaxial structures |
| US8575043B2 (en) | 2011-07-26 | 2013-11-05 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
| US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
| US8674433B2 (en) | 2011-08-24 | 2014-03-18 | United Microelectronics Corp. | Semiconductor process |
| US8476169B2 (en) | 2011-10-17 | 2013-07-02 | United Microelectronics Corp. | Method of making strained silicon channel semiconductor structure |
| US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
| US8754448B2 (en) | 2011-11-01 | 2014-06-17 | United Microelectronics Corp. | Semiconductor device having epitaxial layer |
| US8647953B2 (en) | 2011-11-17 | 2014-02-11 | United Microelectronics Corp. | Method for fabricating first and second epitaxial cap layers |
| US8709930B2 (en) | 2011-11-25 | 2014-04-29 | United Microelectronics Corp. | Semiconductor process |
| US9136348B2 (en) | 2012-03-12 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure and fabrication method thereof |
| US9202914B2 (en) | 2012-03-14 | 2015-12-01 | United Microelectronics Corporation | Semiconductor device and method for fabricating the same |
| US8664069B2 (en) | 2012-04-05 | 2014-03-04 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US8866230B2 (en) | 2012-04-26 | 2014-10-21 | United Microelectronics Corp. | Semiconductor devices |
| US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
| US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
| US8796695B2 (en) | 2012-06-22 | 2014-08-05 | United Microelectronics Corp. | Multi-gate field-effect transistor and process thereof |
| US8710632B2 (en) | 2012-09-07 | 2014-04-29 | United Microelectronics Corp. | Compound semiconductor epitaxial structure and method for fabricating the same |
| US9117925B2 (en) | 2013-01-31 | 2015-08-25 | United Microelectronics Corp. | Epitaxial process |
| US8753902B1 (en) | 2013-03-13 | 2014-06-17 | United Microelectronics Corp. | Method of controlling etching process for forming epitaxial structure |
| US9034705B2 (en) | 2013-03-26 | 2015-05-19 | United Microelectronics Corp. | Method of forming semiconductor device |
| US9064893B2 (en) | 2013-05-13 | 2015-06-23 | United Microelectronics Corp. | Gradient dopant of strained substrate manufacturing method of semiconductor device |
| US8853060B1 (en) | 2013-05-27 | 2014-10-07 | United Microelectronics Corp. | Epitaxial process |
| US9076652B2 (en) | 2013-05-27 | 2015-07-07 | United Microelectronics Corp. | Semiconductor process for modifying shape of recess |
| US8765546B1 (en) | 2013-06-24 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating fin-shaped field-effect transistor |
| CN109065441B (zh) * | 2013-06-26 | 2023-06-30 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
| US8981487B2 (en) | 2013-07-31 | 2015-03-17 | United Microelectronics Corp. | Fin-shaped field-effect transistor (FinFET) |
| RU2602402C1 (ru) * | 2015-08-14 | 2016-11-20 | Федеральное государственное унитарное предприятие "Всероссийский научно-исследовательский институт автоматики им. Н.Л. Духова" (ФГУП "ВНИИА") | Способ лазерной обработки неметаллических пластин |
| JP6822088B2 (ja) | 2016-11-15 | 2021-01-27 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP6870286B2 (ja) * | 2016-11-15 | 2021-05-12 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151008A (en) * | 1974-11-15 | 1979-04-24 | Spire Corporation | Method involving pulsed light processing of semiconductor devices |
| US4331485A (en) * | 1980-03-03 | 1982-05-25 | Arnon Gat | Method for heat treating semiconductor material using high intensity CW lamps |
| DE3272410D1 (en) * | 1981-02-16 | 1986-09-11 | Fujitsu Ltd | Method of producing mosfet type semiconductor device |
| US4379727A (en) * | 1981-07-08 | 1983-04-12 | International Business Machines Corporation | Method of laser annealing of subsurface ion implanted regions |
| JP2623276B2 (ja) * | 1988-01-22 | 1997-06-25 | 株式会社日立製作所 | 薄膜半導体装置の製造方法 |
-
1992
- 1992-08-13 JP JP21532592A patent/JP3211394B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-24 US US08/248,596 patent/US5399506A/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003528462A (ja) * | 2000-03-17 | 2003-09-24 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | レーザーアニーリングおよび急速熱アニーリングにより極めて浅い接合を形成する方法 |
| JP2002025931A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2003059856A (ja) * | 2001-08-09 | 2003-02-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7026205B2 (en) | 2003-04-03 | 2006-04-11 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| JP2004356322A (ja) * | 2003-05-28 | 2004-12-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体製造装置 |
| US7189624B2 (en) | 2003-06-17 | 2007-03-13 | Kabushiki Kaisha Toshiba | Fabrication method for a semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| US7453090B2 (en) | 2003-06-17 | 2008-11-18 | Kabushiki Kaisha Toshiba | Semiconductor device including a semiconductor substrate formed with a shallow impurity region |
| JP2011114052A (ja) * | 2009-11-25 | 2011-06-09 | Japan Steel Works Ltd:The | 半導体基板の製造方法及びレーザアニール装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3211394B2 (ja) | 2001-09-25 |
| US5399506A (en) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3211394B2 (ja) | 半導体装置の製造方法 | |
| JP3746246B2 (ja) | 半導体装置の製造方法 | |
| US4463492A (en) | Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state | |
| JP3277533B2 (ja) | 半導体装置の製造方法 | |
| WO1996041367A2 (en) | Method for shallow junction formation | |
| US4243433A (en) | Forming controlled inset regions by ion implantation and laser bombardment | |
| US20020192914A1 (en) | CMOS device fabrication utilizing selective laser anneal to form raised source/drain areas | |
| JP4455441B2 (ja) | 半導体装置の製造方法 | |
| US7138307B2 (en) | Method to produce highly doped polysilicon thin films | |
| US6743689B1 (en) | Method of fabrication SOI devices with accurately defined monocrystalline source/drain extensions | |
| JP2008016466A (ja) | 半導体装置の製造方法 | |
| JP3185386B2 (ja) | 半導体装置の製造方法 | |
| JPH02191341A (ja) | Ｍｏｓ形電界効果トランジスタの製造方法 | |
| JPH0677155A (ja) | 半導体基板の熱処理方法 | |
| JP2002246329A (ja) | 半導体基板の極浅ｐｎ接合の形成方法 | |
| US6040224A (en) | Method of manufacturing semiconductor devices | |
| JP2700320B2 (ja) | 半導体装置の製造方法 | |
| JP5103695B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP2771812B2 (ja) | 半導体装置の製造方法 | |
| JPH03148836A (ja) | 薄膜トランジスタの製造方法 | |
| JP2000349039A (ja) | 浅い拡散層を有する半導体装置の製造方法 | |
| JPH05299434A (ja) | 半導体装置の製造方法 | |
| JP2821628B2 (ja) | 半導体装置の製造方法 | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |