JPH05299434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05299434A JPH05299434A JP12973292A JP12973292A JPH05299434A JP H05299434 A JPH05299434 A JP H05299434A JP 12973292 A JP12973292 A JP 12973292A JP 12973292 A JP12973292 A JP 12973292A JP H05299434 A JPH05299434 A JP H05299434A
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- Japan
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- gate electrode
- ion
- polysilicon
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- polysilicon layer
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Abstract
(57)【要約】
【目的】 単純なプロセスにより安定な動作しきい値電
圧を有するＭＯＳ型半導体装置を製造する方法を提供す
る。 【構成】 素子分離領域を形成した半導体基板上に、酸
化膜とポリシリコン層を形成し、ポリシリコン層にｐ型
不純物、特にボロン、をイオン注入した後パターニング
してポリシリコンゲート電極を形成した後、所定の導電
型の不純物をイオン注入してソース・ドレイン領域ある
いはＬＤＤ領域を形成し、その後、全面に反射防止膜を
形成してから、パルスレーザを照射してポリシリコンゲ
ート電極およびイオン注入した領域をともに活性化する
ようにする。ＬＤＤ領域を形成した場合は、その後同じ
導電型の不純物をイオン注入してソース・ドレイン領域
を形成し、別途、パルスレーザを照射してソース・ドレ
イン領域を活性化する。
圧を有するＭＯＳ型半導体装置を製造する方法を提供す
る。 【構成】 素子分離領域を形成した半導体基板上に、酸
化膜とポリシリコン層を形成し、ポリシリコン層にｐ型
不純物、特にボロン、をイオン注入した後パターニング
してポリシリコンゲート電極を形成した後、所定の導電
型の不純物をイオン注入してソース・ドレイン領域ある
いはＬＤＤ領域を形成し、その後、全面に反射防止膜を
形成してから、パルスレーザを照射してポリシリコンゲ
ート電極およびイオン注入した領域をともに活性化する
ようにする。ＬＤＤ領域を形成した場合は、その後同じ
導電型の不純物をイオン注入してソース・ドレイン領域
を形成し、別途、パルスレーザを照射してソース・ドレ
イン領域を活性化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にＭＯＳ型半導体装置の製造方法に関する。
法、特にＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】最近の半導体装置の高集積化、微細化に
伴い、ＣＭＯＳトランジスタ（ＣＭＯＳＴ）により構成
されるＭＯＳＬＳＩが注目されており、しかも、微細加
工の容易さからゲート材料としてポリシリコンが用いら
れてきている。ＣＭＯＳＴは、ｐＭＯＳＴとｎＭＯＳＴ
とから構成されており、特にｎＭＯＳＴの性能の安定化
が重要な課題である。
伴い、ＣＭＯＳトランジスタ（ＣＭＯＳＴ）により構成
されるＭＯＳＬＳＩが注目されており、しかも、微細加
工の容易さからゲート材料としてポリシリコンが用いら
れてきている。ＣＭＯＳＴは、ｐＭＯＳＴとｎＭＯＳＴ
とから構成されており、特にｎＭＯＳＴの性能の安定化
が重要な課題である。
【０００３】従来のｎ型半導体装置、特にｎＭＯＳＴの
製造工程においては、その安定な動作しきい値電圧を確
保するために、ボロンによってｐ型にドーピングされた
ポリシリコンをゲート電極に使用し、パターニング工程
を経て、ソース・ドレイン領域へのイオン注入後、ゲー
トの低抵抗化とソース・ドレインの活性化を同時に行う
ために電気炉アニールやＲＴＡ（ラピッドサーマルアニ
ーリング）を行なっている。
製造工程においては、その安定な動作しきい値電圧を確
保するために、ボロンによってｐ型にドーピングされた
ポリシリコンをゲート電極に使用し、パターニング工程
を経て、ソース・ドレイン領域へのイオン注入後、ゲー
トの低抵抗化とソース・ドレインの活性化を同時に行う
ために電気炉アニールやＲＴＡ（ラピッドサーマルアニ
ーリング）を行なっている。
【０００４】しかしながら、このアニーリング工程にお
いて、ゲート電極中のボロンがゲート酸化膜中を拡散
し、ゲート下のチャネル層へ突き抜けてしまうという現
象が生じる。その結果、半導体装置の動作しきい値電圧
が変動し、素子特性がバラついたり、チャネル層の不純
物濃度が高くなってチャネル抵抗が増加する等の問題が
あった。
いて、ゲート電極中のボロンがゲート酸化膜中を拡散
し、ゲート下のチャネル層へ突き抜けてしまうという現
象が生じる。その結果、半導体装置の動作しきい値電圧
が変動し、素子特性がバラついたり、チャネル層の不純
物濃度が高くなってチャネル抵抗が増加する等の問題が
あった。
【０００５】
【発明が解決しようとする課題】このようなボロン突き
抜けの根本的な原因は、ソース・ドレインをアニールす
る間にボロンがゲート酸化膜を拡散し、基板へ到達する
ことにある。そこで、これを防止するためには、アニー
ル時間を短縮したり、ゲート酸化膜に窒素化アニール工
程を加えてボロンが拡散しにくい性質にする等が考えら
れる。しかし、単純にアニール時間を短縮してボロンの
突き抜けを防止するようにしても、ゲートおよびソース
・ドレインの抵抗は低減せず、ＭＯＳＴの寄生抵抗とな
って動作速度を著しく低下させてしまうこととなり、ボ
ロンの突き抜け防止とゲート等の低抵抗化とをともに実
現しうるアニール技術は未だ見い出されていないという
問題がある。
抜けの根本的な原因は、ソース・ドレインをアニールす
る間にボロンがゲート酸化膜を拡散し、基板へ到達する
ことにある。そこで、これを防止するためには、アニー
ル時間を短縮したり、ゲート酸化膜に窒素化アニール工
程を加えてボロンが拡散しにくい性質にする等が考えら
れる。しかし、単純にアニール時間を短縮してボロンの
突き抜けを防止するようにしても、ゲートおよびソース
・ドレインの抵抗は低減せず、ＭＯＳＴの寄生抵抗とな
って動作速度を著しく低下させてしまうこととなり、ボ
ロンの突き抜け防止とゲート等の低抵抗化とをともに実
現しうるアニール技術は未だ見い出されていないという
問題がある。
【０００６】一方、窒素化アニールは、窒素濃度を上げ
すぎると基板に格子欠陥が発生したり、濃度が低すぎる
とＳｉＯ2 ／Ｓｉにおける界面準位が多く発生して半導
体装置の性能を悪化させるので、適度な窒素化を行なう
ためにアニール温度、アニール時間、窒素含有ガス圧等
の多くのパラメータを制御性よく行なう必要があり、実
際のプロセスを複雑にするという問題がある。
すぎると基板に格子欠陥が発生したり、濃度が低すぎる
とＳｉＯ2 ／Ｓｉにおける界面準位が多く発生して半導
体装置の性能を悪化させるので、適度な窒素化を行なう
ためにアニール温度、アニール時間、窒素含有ガス圧等
の多くのパラメータを制御性よく行なう必要があり、実
際のプロセスを複雑にするという問題がある。
【０００７】また、本出願人は、半導体装置の高集積
化、微細化のためにソース・ドレイン領域の接合を浅く
し、また、微細化に伴うホットキャリア対策のためのＬ
ＤＤ（Lightly Doped Drain ）領域においても浅い接合
を維持する必要から、それらの領域における活性化アニ
ールをパルスレーザを用いて行なうことを提案してい
る。（特願平４ー１８３４１号参照）
化、微細化のためにソース・ドレイン領域の接合を浅く
し、また、微細化に伴うホットキャリア対策のためのＬ
ＤＤ（Lightly Doped Drain ）領域においても浅い接合
を維持する必要から、それらの領域における活性化アニ
ールをパルスレーザを用いて行なうことを提案してい
る。（特願平４ー１８３４１号参照）
【０００８】この提案においては、ソース・ドレイン領
域およびＬＤＤ領域に対して浅い接合を維持しつつ活性
化を行うことのできるアニール技術が提示されてはいる
が、ゲート電極のアニール処理は従来と同様に電気炉ア
ニールあるいはＲＴＡにより行なっており、１０００℃
付近で電気炉アニールでは１０〜３０分、ＲＴＡでは５
〜１０秒という比較的長時間の活性化アニールであるこ
とから、上記したゲート電極のアニール時におけるボロ
ン突き抜けの防止について特に考えられているものでは
ない。
域およびＬＤＤ領域に対して浅い接合を維持しつつ活性
化を行うことのできるアニール技術が提示されてはいる
が、ゲート電極のアニール処理は従来と同様に電気炉ア
ニールあるいはＲＴＡにより行なっており、１０００℃
付近で電気炉アニールでは１０〜３０分、ＲＴＡでは５
〜１０秒という比較的長時間の活性化アニールであるこ
とから、上記したゲート電極のアニール時におけるボロ
ン突き抜けの防止について特に考えられているものでは
ない。
【０００９】そこで、本発明は、上記した従来技術にお
ける不具合を解消し、かつ、上記提案を改善するもので
あって、単純なプロセスにより、かつ、複雑な制御を必
要とすることなく、安定な動作しきい値電圧を有するＭ
ＯＳ型半導体装置を製造する方法を提供することを目的
とする。
ける不具合を解消し、かつ、上記提案を改善するもので
あって、単純なプロセスにより、かつ、複雑な制御を必
要とすることなく、安定な動作しきい値電圧を有するＭ
ＯＳ型半導体装置を製造する方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明によれば、素子分
離領域を形成した半導体基板上に、酸化膜とポリシリコ
ン層を形成し、ポリシリコン層にｐ型不純物、特にボロ
ン、をイオン注入した後パターニングしてポリシリコン
ゲート電極を形成した後、所定の導電型の不純物をイオ
ン注入してソース・ドレイン領域あるいはＬＤＤ領域を
形成し、その後、全面に反射防止膜を形成してから、パ
ルスレーザを照射してポリシリコンゲート電極およびイ
オン注入した領域をともに活性化するようにする。ＬＤ
Ｄ領域を形成した場合は、その後同じ導電型の不純物を
イオン注入してソース・ドレイン領域を形成し、別途、
パルスレーザを照射してソース・ドレイン領域を活性化
する。なお、ＬＤＤ構造に必要なサイドウォールを、前
工程において堆積した反射防止膜を利用し、ゲート電極
の側面に残すことにより形成することができる。
離領域を形成した半導体基板上に、酸化膜とポリシリコ
ン層を形成し、ポリシリコン層にｐ型不純物、特にボロ
ン、をイオン注入した後パターニングしてポリシリコン
ゲート電極を形成した後、所定の導電型の不純物をイオ
ン注入してソース・ドレイン領域あるいはＬＤＤ領域を
形成し、その後、全面に反射防止膜を形成してから、パ
ルスレーザを照射してポリシリコンゲート電極およびイ
オン注入した領域をともに活性化するようにする。ＬＤ
Ｄ領域を形成した場合は、その後同じ導電型の不純物を
イオン注入してソース・ドレイン領域を形成し、別途、
パルスレーザを照射してソース・ドレイン領域を活性化
する。なお、ＬＤＤ構造に必要なサイドウォールを、前
工程において堆積した反射防止膜を利用し、ゲート電極
の側面に残すことにより形成することができる。
【００１１】
【作用】このように、ｐ+ ポリシリコンゲートのアニー
ルとソース・ドレインあるいはＬＤＤ領域のアニールと
をパルスレーザ照射により短時間、かつ、高エネルギー
密度で行なっているので、ソース・ドレインあるいはＬ
ＤＤ領域に浅い接合を維持することができるのみなら
ず、短時間のアニールであることから、ｐ+ ポリシリコ
ン中のボロンがゲート酸化膜を拡散する前にアニール工
程を終わらせてボロンの突き抜けを防止することがで
き、かつ、高エネルギー密度でのアニールであることか
ら、シリコンゲート電極の低抵抗化をも可能とすること
ができる。
ルとソース・ドレインあるいはＬＤＤ領域のアニールと
をパルスレーザ照射により短時間、かつ、高エネルギー
密度で行なっているので、ソース・ドレインあるいはＬ
ＤＤ領域に浅い接合を維持することができるのみなら
ず、短時間のアニールであることから、ｐ+ ポリシリコ
ン中のボロンがゲート酸化膜を拡散する前にアニール工
程を終わらせてボロンの突き抜けを防止することがで
き、かつ、高エネルギー密度でのアニールであることか
ら、シリコンゲート電極の低抵抗化をも可能とすること
ができる。
【００１２】
【実施例】以下、本発明による半導体装置の製造方法
を、ｎＭＯＳＴの製作に適用した例について説明する。
図１は、本発明を実施したｎＭＯＳＴの製作プロセスを
説明するための図であり、主要な工程を例示している。
まず、従来の半導体装置製造プロセスにより、ｐ型Ｓｉ
基板１に素子分離領域となるフィールド酸化膜２および
ゲート酸化膜２’を形成する。その後、基板全面にポリ
シリコン膜３を５０〜２００ｎｍの厚さに堆積し、通常
のＢＦ2 ソースからのＢイオン注入（４）によりポリシ
リコン膜３にｐ型不純物を導入する。（図１ａ）
を、ｎＭＯＳＴの製作に適用した例について説明する。
図１は、本発明を実施したｎＭＯＳＴの製作プロセスを
説明するための図であり、主要な工程を例示している。
まず、従来の半導体装置製造プロセスにより、ｐ型Ｓｉ
基板１に素子分離領域となるフィールド酸化膜２および
ゲート酸化膜２’を形成する。その後、基板全面にポリ
シリコン膜３を５０〜２００ｎｍの厚さに堆積し、通常
のＢＦ2 ソースからのＢイオン注入（４）によりポリシ
リコン膜３にｐ型不純物を導入する。（図１ａ）
【００１３】続いて、ゲート電極のパターニングを行な
って、ゲート酸化膜層５ー２およびポリシリコン層５ー
３からなるシリコンゲート電極５を形成する。（図１
ｂ）次に、これもまた従来と同様に、Ａｓイオン注入
（６）を行なって、ｎ+ 拡散層からなるソース・ドレイ
ン領域７、７を形成する。（図１ｃ）そして、ＳｉＯ2
の反射防止膜８を５０ｎｍの厚さに堆積した後、７００
〜１０００ｍＪ／ｃｍ2 のパルスレーザ照射（９）によ
りシリコンゲート電極５およびソース・ドレイン領域
７、７を同時にアニールして活性化する。（図１ｄ）な
お、この場合のレーザ光源としては、例えばエキシマレ
ーザを用いることができ、これは約２０ナノ秒でパルス
状発振し、約２５０ｎｍの波長を有しており、反射防止
膜の膜厚約５０ｎｍで反射が極小となる。以下、従来の
方法により、ｎＭＯＳＴを完成させる。
って、ゲート酸化膜層５ー２およびポリシリコン層５ー
３からなるシリコンゲート電極５を形成する。（図１
ｂ）次に、これもまた従来と同様に、Ａｓイオン注入
（６）を行なって、ｎ+ 拡散層からなるソース・ドレイ
ン領域７、７を形成する。（図１ｃ）そして、ＳｉＯ2
の反射防止膜８を５０ｎｍの厚さに堆積した後、７００
〜１０００ｍＪ／ｃｍ2 のパルスレーザ照射（９）によ
りシリコンゲート電極５およびソース・ドレイン領域
７、７を同時にアニールして活性化する。（図１ｄ）な
お、この場合のレーザ光源としては、例えばエキシマレ
ーザを用いることができ、これは約２０ナノ秒でパルス
状発振し、約２５０ｎｍの波長を有しており、反射防止
膜の膜厚約５０ｎｍで反射が極小となる。以下、従来の
方法により、ｎＭＯＳＴを完成させる。
【００１４】この実施例におけるパルスレーザ照射によ
るアニールは、照射時間が２０〜１００ナノ秒と極めて
短く、かつ、パワー密度が１０7 Ｗ／ｃｍ2 と高いた
め、ゲートおよびソース・ドレインを１ｍｓｅｃ以内で
低抵抗にアニールすることができる。このような短時間
では、ポリシリコン中のボロンはゲート酸化膜中を拡散
して基板まで到達することはできず、ボロンの突き抜け
現象は生じない。これにより、ボロンの突き抜け防止と
ゲート等の低抵抗化とをともに実現することができる。
るアニールは、照射時間が２０〜１００ナノ秒と極めて
短く、かつ、パワー密度が１０7 Ｗ／ｃｍ2 と高いた
め、ゲートおよびソース・ドレインを１ｍｓｅｃ以内で
低抵抗にアニールすることができる。このような短時間
では、ポリシリコン中のボロンはゲート酸化膜中を拡散
して基板まで到達することはできず、ボロンの突き抜け
現象は生じない。これにより、ボロンの突き抜け防止と
ゲート等の低抵抗化とをともに実現することができる。
【００１５】このように膜厚が５０〜２００ｎｍのゲー
トポリシリコンに対してもパルスレーザアニールを適用
することとした点は、本出願人において得た次のような
知見に基づいている。すなわち、ゲートは、ゲート電極
と基板との間に酸化膜が存在するという構造的な特徴を
有しており、一方、パルスレーザは、シリコン膜表面の
１０〜２０ｎｍの深さまでに吸収されて熱に変わり、し
かも、シリコンの熱伝導率が大きいためにその熱がすば
やく下地へ伝導するという特性を示す。しかし、基板と
ゲート間の酸化膜の熱伝導率はシリコンに比較して１／
５０以下と小さく、レーザ照射による熱はゲート中のポ
リシリコン層に一時的に蓄積される。このように１ｍｓ
ｅｃ以内の短時間では、ゲートポリシリコン中のボロン
はゲート酸化膜中を拡散して基板まで到達することはで
きず、蓄積された熱により効果的に活性化されることと
なるのである。
トポリシリコンに対してもパルスレーザアニールを適用
することとした点は、本出願人において得た次のような
知見に基づいている。すなわち、ゲートは、ゲート電極
と基板との間に酸化膜が存在するという構造的な特徴を
有しており、一方、パルスレーザは、シリコン膜表面の
１０〜２０ｎｍの深さまでに吸収されて熱に変わり、し
かも、シリコンの熱伝導率が大きいためにその熱がすば
やく下地へ伝導するという特性を示す。しかし、基板と
ゲート間の酸化膜の熱伝導率はシリコンに比較して１／
５０以下と小さく、レーザ照射による熱はゲート中のポ
リシリコン層に一時的に蓄積される。このように１ｍｓ
ｅｃ以内の短時間では、ゲートポリシリコン中のボロン
はゲート酸化膜中を拡散して基板まで到達することはで
きず、蓄積された熱により効果的に活性化されることと
なるのである。
【００１６】本発明による半導体装置の製造方法は、Ｌ
ＤＤ構造を採用したｎＭＯＳＴの製作に対しても適用す
ることができる。図２は、本発明を実施したＬＤＤ構造
を採用したｎＭＯＳＴの製作プロセスを説明する図であ
り、主要な工程を例示している。まず、図１の場合と同
様に、従来の半導体装置製造プロセスにより、ｐ型Ｓｉ
基板１１に素子分離領域となるフィールド酸化膜１２お
よびゲート酸化膜１２’を形成する。その後、基板全面
にポリシリコン膜１３を５０〜２００ｎｍの厚さに堆積
し、通常のＢＦ2 ソースからのＢイオン注入（１４）に
よりポリシリコン膜１３にｐ型不純物を導入する。（図
２ａ）
ＤＤ構造を採用したｎＭＯＳＴの製作に対しても適用す
ることができる。図２は、本発明を実施したＬＤＤ構造
を採用したｎＭＯＳＴの製作プロセスを説明する図であ
り、主要な工程を例示している。まず、図１の場合と同
様に、従来の半導体装置製造プロセスにより、ｐ型Ｓｉ
基板１１に素子分離領域となるフィールド酸化膜１２お
よびゲート酸化膜１２’を形成する。その後、基板全面
にポリシリコン膜１３を５０〜２００ｎｍの厚さに堆積
し、通常のＢＦ2 ソースからのＢイオン注入（１４）に
よりポリシリコン膜１３にｐ型不純物を導入する。（図
２ａ）
【００１７】続いて、ゲート電極のパターニングを行な
って、ゲート酸化膜層１５ー２およびポリシリコン層１
５ー３からなるシリコンゲート電極１５を形成する。し
かる後、ゲート電極１５上のレジストをマスクとして、
Ａｓイオン注入（１６）を行なって、ｎ- 拡散層からな
るＬＤＤ領域１７、１７を形成する。（図２ｂ） そして、ＳｉＯ2 の反射防止膜１８を５０ｎｍの厚さに
堆積した後、７００〜１０００ｍＪ／ｃｍ2 のパルスレ
ーザ照射（１９）によりシリコンゲート電極１５および
ＬＤＤ領域１７、１７を同時にアニールして活性化す
る。（図２ｃ）
って、ゲート酸化膜層１５ー２およびポリシリコン層１
５ー３からなるシリコンゲート電極１５を形成する。し
かる後、ゲート電極１５上のレジストをマスクとして、
Ａｓイオン注入（１６）を行なって、ｎ- 拡散層からな
るＬＤＤ領域１７、１７を形成する。（図２ｂ） そして、ＳｉＯ2 の反射防止膜１８を５０ｎｍの厚さに
堆積した後、７００〜１０００ｍＪ／ｃｍ2 のパルスレ
ーザ照射（１９）によりシリコンゲート電極１５および
ＬＤＤ領域１７、１７を同時にアニールして活性化す
る。（図２ｃ）
【００１８】次に、従来のＣＶＤによるＳｉＯ2 酸化膜
堆積工程とＲＩＥ（ラディカルイオンエッチング）等の
異方性エッチング工程によりサイドウォール２０、２０
を形成する。なお、この場合、サイドウォール２０、２
０を、前工程における反射防止膜１８を利用して、同じ
くＲＩＥ等の異方性エッチングによりそのゲート電極側
面部分を残すように処理して形成することもできる。そ
の後、パターニングによりゲート電極１５上をレジスト
でマスクし、Ａｓイオン注入（２１）を行ない、ｎ- の
ＬＤＤ領域２２、２２を残して、ｎ+ 拡散層からなるソ
ース・ドレイン領域２３、２３形成する。（図２ｄ）
堆積工程とＲＩＥ（ラディカルイオンエッチング）等の
異方性エッチング工程によりサイドウォール２０、２０
を形成する。なお、この場合、サイドウォール２０、２
０を、前工程における反射防止膜１８を利用して、同じ
くＲＩＥ等の異方性エッチングによりそのゲート電極側
面部分を残すように処理して形成することもできる。そ
の後、パターニングによりゲート電極１５上をレジスト
でマスクし、Ａｓイオン注入（２１）を行ない、ｎ- の
ＬＤＤ領域２２、２２を残して、ｎ+ 拡散層からなるソ
ース・ドレイン領域２３、２３形成する。（図２ｄ）
【００１９】そして、ＳｉＯ2 の反射防止膜２４を５０
ｎｍの厚さに堆積した後、７００〜１０００ｍＪ／ｃｍ
2 のパルスレーザ照射（２５）により別途ソース・ドレ
イン領域２３、２３をアニールして活性化する。（図２
ｅ） 以下、従来の方法により、ＬＤＤ構造を採用したｎＭＯ
ＳＴを完成させる。この実施例においても、ＬＤＤ領域
を浅い接合を維持しつつ活性化するとともに、ボロンの
突き抜けを防止しつつゲートの低抵抗化を効果的に実現
することができる。
ｎｍの厚さに堆積した後、７００〜１０００ｍＪ／ｃｍ
2 のパルスレーザ照射（２５）により別途ソース・ドレ
イン領域２３、２３をアニールして活性化する。（図２
ｅ） 以下、従来の方法により、ＬＤＤ構造を採用したｎＭＯ
ＳＴを完成させる。この実施例においても、ＬＤＤ領域
を浅い接合を維持しつつ活性化するとともに、ボロンの
突き抜けを防止しつつゲートの低抵抗化を効果的に実現
することができる。
【００２０】以上、本発明をｎＭＯＳＴの製作に適用し
た実施例により説明したが、本発明は、ｎＭＯＳＴにお
ける動作しきい値電圧の安定化に特に有効ではあるが、
ｐＭＯＳＴの製作のためにも適用しうることはいうまで
もない。
た実施例により説明したが、本発明は、ｎＭＯＳＴにお
ける動作しきい値電圧の安定化に特に有効ではあるが、
ｐＭＯＳＴの製作のためにも適用しうることはいうまで
もない。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法によれば、ＭＯＳ型半導体装置の安定
な動作しきい値を確保することができ、特にｎＭＯＳＴ
におけるゲート中のボロンの突き抜けによるしきい値の
バラツキを防止することができる。その結果、ＭＯＳＴ
の微細化に伴うショートチャネル効果を抑制することが
できる。
体装置の製造方法によれば、ＭＯＳ型半導体装置の安定
な動作しきい値を確保することができ、特にｎＭＯＳＴ
におけるゲート中のボロンの突き抜けによるしきい値の
バラツキを防止することができる。その結果、ＭＯＳＴ
の微細化に伴うショートチャネル効果を抑制することが
できる。
【図１】本発明を実施したｎＭＯＳＴの製作プロセスを
説明するための図である。
説明するための図である。
【図２】本発明を実施したＬＤＤ構造を採用したｎＭＯ
ＳＴの製作プロセスを説明する図である。
ＳＴの製作プロセスを説明する図である。
１、１１ ｐ型Ｓｉ基板 ２、１２ フィールド酸化膜 ３、１３ ポリシリコン膜 ４、１４ ＢイオンあるいはＢＦ2 イオン注入 ５、１５ ゲート電極 ６、１６、２１ Ａｓイオン注入 ７、２３ ソース・ドレイン領域 ８、１８、２４ 反射防止膜 ９、１９、２５ パルスレーザ照射 １７、２２ ＬＤＤ領域 ２０ サイドウォール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 7377−4Ｍ 29/78 ３０１ Ｈ 7377−4Ｍ ３０１ Ｇ
Claims (5)
- 【請求項１】 素子分離領域を形成した半導体基板上
に、酸化膜とポリシリコン層を形成し、ポリシリコン層
にｐ型不純物をイオン注入した後パターニングしてポリ
シリコンゲート電極を形成した後に所定の導電型の不純
物をイオン注入する工程と反射防止膜を形成する工程と
パルスレーザを照射して、ポリシリコンゲート電極およ
びイオン注入した領域を活性化する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 ポリシリコン層に注入されるｐ型不純物
としてボロンを用い、かつ、所定の導電型の不純物とし
てｎ型の不純物を用いることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 素子分離領域を形成した半導体基板上
に、酸化膜とポリシリコン層を形成し、ポリシリコン層
にｐ型不純物をイオン注入した後パターニングしてポリ
シリコンゲート電極を形成した後に所定の導電型の第一
の不純物をイオン注入する工程と第一の反射防止膜を形
成する工程とパルスレーザを照射して、ポリシリコンゲ
ート電極および第一の不純物をイオン注入した領域を活
性化する工程とポリシリコンゲート電極の側面にサイド
ウォールを形成する工程と所定の導電型の第二の不純物
をイオン注入する工程と第二の反射防止膜を形成する工
程とパルスレーザを照射して、第二の不純物をイオン注
入した領域を活性化する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項４】 ポリシリコン層に注入されるｐ型不純物
としてボロンを用い、かつ、所定の導電型の第一および
第二の不純物としてｎ型の不純物を用いることを特徴と
する請求項３に記載の半導体装置の製造方法。 - 【請求項５】 ポリシリコンゲート電極の側面にサイド
ウォールを形成する工程において、第一の反射防止膜を
ポリシリコンゲート電極の側面に残すことによりサイド
ウォールを形成すること特徴とする請求項３あるいは請
求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12973292A JPH05299434A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12973292A JPH05299434A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299434A true JPH05299434A (ja) | 1993-11-12 |
Family
ID=15016836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12973292A Pending JPH05299434A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299434A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280548A (ja) * | 2001-03-21 | 2002-09-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| KR100354592B1 (ko) * | 1999-02-22 | 2002-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 기판상에서의 임플랜트 방법 |
| KR100504193B1 (ko) * | 2002-12-12 | 2005-07-28 | 매그나칩 반도체 유한회사 | 반도체소자의 게이트 스페이서 형성방법 |
| KR100791328B1 (ko) * | 2005-11-07 | 2008-01-03 | 삼성전자주식회사 | 주입방지층으로 반사방지코팅을 이용하는 집적회로 장치의제조방법 |
| JP2009246034A (ja) * | 2008-03-28 | 2009-10-22 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
-
1992
- 1992-04-24 JP JP12973292A patent/JPH05299434A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7585763B2 (en) | 2005-11-07 | 2009-09-08 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices using anti-reflective coating as implant blocking layer |
| JP2009246034A (ja) * | 2008-03-28 | 2009-10-22 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
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