JP2001015736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001015736A JP2001015736A JP11182684A JP18268499A JP2001015736A JP 2001015736 A JP2001015736 A JP 2001015736A JP 11182684 A JP11182684 A JP 11182684A JP 18268499 A JP18268499 A JP 18268499A JP 2001015736 A JP2001015736 A JP 2001015736A
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Abstract
(57)【要約】
【課題】 Ｐ型ゲート電極におけるホウ素突き抜けを防
止した、半導体装置の製造方法の提供が望まれている。 【解決手段】 Ｐ型不純物を添加したポリシリコンをゲ
ート電極として用いるＭＯＳトランジスタを備えた半導
体装置の製造方法である。基板１上に大粒径のポリシリ
コンからなる下層４を形成する工程と、下層４上にバッ
ファ層５を形成する工程と、バッファ層５上に小粒径の
ポリシリコンからなる上層６を形成する工程と、上層６
の上からホウ素またはホウ素化合物をイオン注入する工
程と、下層４、バッファ層５、上層６をパターニングし
てゲート電極パターンを形成する工程と、を備えてい
る。
止した、半導体装置の製造方法の提供が望まれている。 【解決手段】 Ｐ型不純物を添加したポリシリコンをゲ
ート電極として用いるＭＯＳトランジスタを備えた半導
体装置の製造方法である。基板１上に大粒径のポリシリ
コンからなる下層４を形成する工程と、下層４上にバッ
ファ層５を形成する工程と、バッファ層５上に小粒径の
ポリシリコンからなる上層６を形成する工程と、上層６
の上からホウ素またはホウ素化合物をイオン注入する工
程と、下層４、バッファ層５、上層６をパターニングし
てゲート電極パターンを形成する工程と、を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐ型ゲートポリシ
リコン電極を有したＭＯＳトランジスタを備えるＣＭＯ
Ｓ等の半導体装置の製造方法に係り、詳しくはＰ型ゲー
トポリシリコン電極におけるホウ素突き抜けを防止し
た、半導体装置の製造方法に関する。
リコン電極を有したＭＯＳトランジスタを備えるＣＭＯ
Ｓ等の半導体装置の製造方法に係り、詳しくはＰ型ゲー
トポリシリコン電極におけるホウ素突き抜けを防止し
た、半導体装置の製造方法に関する。
【０００２】
【従来の技術】同一基板上にｎ型ＭＯＳトランジスタ
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）回
路は、両トランジスタのオン時にのみ電流が流れるた
め、消費電力が低く、また微細化や高集積化が容易であ
ることから高速動作が可能であるといった利点を有し、
メモリ素子や論理素子など多くのＬＳＩ構成デバイスと
して広く用いられている。
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）回
路は、両トランジスタのオン時にのみ電流が流れるた
め、消費電力が低く、また微細化や高集積化が容易であ
ることから高速動作が可能であるといった利点を有し、
メモリ素子や論理素子など多くのＬＳＩ構成デバイスと
して広く用いられている。
【０００３】ところで、このようなＣＭＯＳ回路では、
より一層の高速化、高集積化、低消費電力化を図るた
め、ＮＭＯＳ側ではリン（Ｐ）等をイオン注入すること
によってゲート電極をＮ型にし、一方ＰＭＯＳ側ではホ
ウ素（Ｂ）等をイオン注入することによってゲート電極
をＰ型にする、いわゆるデュアルゲート構造が採用され
るようになってきている。
より一層の高速化、高集積化、低消費電力化を図るた
め、ＮＭＯＳ側ではリン（Ｐ）等をイオン注入すること
によってゲート電極をＮ型にし、一方ＰＭＯＳ側ではホ
ウ素（Ｂ）等をイオン注入することによってゲート電極
をＰ型にする、いわゆるデュアルゲート構造が採用され
るようになってきている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＣＭＯＳでは、特にＰ型のゲート電極について以下
に述べる課題がある。Ｐ型のゲート電極では、これを構
成するポリシリコン中のホウ素が、ソース・ドレインの
活性化アニール工程や層間絶縁膜のリフロー工程など、
ホウ素イオン注入後になされる種々の熱処理工程によ
り、ホウ素がゲート酸化膜を通って基板側に拡散する、
いわゆる「ホウ素突き抜け」が起こってしまう。そし
て、このような「ホウ素突き抜け」が起こると、閾値電
圧のシフトや閾値電圧のばらつき増加が起こってしま
い、特性の低下を招いてしまう。
うなＣＭＯＳでは、特にＰ型のゲート電極について以下
に述べる課題がある。Ｐ型のゲート電極では、これを構
成するポリシリコン中のホウ素が、ソース・ドレインの
活性化アニール工程や層間絶縁膜のリフロー工程など、
ホウ素イオン注入後になされる種々の熱処理工程によ
り、ホウ素がゲート酸化膜を通って基板側に拡散する、
いわゆる「ホウ素突き抜け」が起こってしまう。そし
て、このような「ホウ素突き抜け」が起こると、閾値電
圧のシフトや閾値電圧のばらつき増加が起こってしま
い、特性の低下を招いてしまう。
【０００５】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、Ｐ型ゲート電極における
「ホウ素突き抜け」を防止した、半導体装置の製造方法
を提供することにある。
で、その目的とするところは、Ｐ型ゲート電極における
「ホウ素突き抜け」を防止した、半導体装置の製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】Ｐ型ゲート電極における
「ホウ素突き抜け」は、ポリシリコン電極と基板との間
にあるゲート酸化膜中でのホウ素の熱拡散現象である。
このゲート酸化膜中での熱拡散を抑えるためには、 （ａ）製造工程中の熱負荷を最小にする。 （ｂ）ゲート酸化膜中でのホウ素拡散係数を小さくす
る。 （ｃ）ゲート電極を構成するポリシリコン中の、ゲート
酸化膜中でのホウ素拡散の拡散源となるゲート酸化膜側
のホウ素濃度を小さくする。 といった対策が考えられる。
「ホウ素突き抜け」は、ポリシリコン電極と基板との間
にあるゲート酸化膜中でのホウ素の熱拡散現象である。
このゲート酸化膜中での熱拡散を抑えるためには、 （ａ）製造工程中の熱負荷を最小にする。 （ｂ）ゲート酸化膜中でのホウ素拡散係数を小さくす
る。 （ｃ）ゲート電極を構成するポリシリコン中の、ゲート
酸化膜中でのホウ素拡散の拡散源となるゲート酸化膜側
のホウ素濃度を小さくする。 といった対策が考えられる。
【０００７】このような知見のもとに本発明者は鋭意研
究を重ねた結果、ゲート電極を構成するポリシリコン層
中でのホウ素の熱拡散係数を、ポリシリコン層の上部に
比べ下部で低くすることによって前記の「ホウ素突き抜
け」を抑えることができることを見いだし、本発明を完
成させた。
究を重ねた結果、ゲート電極を構成するポリシリコン層
中でのホウ素の熱拡散係数を、ポリシリコン層の上部に
比べ下部で低くすることによって前記の「ホウ素突き抜
け」を抑えることができることを見いだし、本発明を完
成させた。
【０００８】すなわち、本発明の半導体装置の製造方法
では、Ｐ型不純物を添加したポリシリコンをゲート電極
として用いるＭＯＳトランジスタを備えた半導体装置の
製造方法において、基板上に大粒径のポリシリコンから
なる下層を形成する工程と、前記下層上にバッファ層を
形成する工程と、前記バッファ層上に小粒径のポリシリ
コンからなる上層を形成する工程と、前記上層の上から
ホウ素またはホウ素化合物をイオン注入する工程と、前
記下層、バッファ層、上層をパターニングしてゲート電
極パターンを形成する工程と、を備えたことを前記課題
の解決手段とした。
では、Ｐ型不純物を添加したポリシリコンをゲート電極
として用いるＭＯＳトランジスタを備えた半導体装置の
製造方法において、基板上に大粒径のポリシリコンから
なる下層を形成する工程と、前記下層上にバッファ層を
形成する工程と、前記バッファ層上に小粒径のポリシリ
コンからなる上層を形成する工程と、前記上層の上から
ホウ素またはホウ素化合物をイオン注入する工程と、前
記下層、バッファ層、上層をパターニングしてゲート電
極パターンを形成する工程と、を備えたことを前記課題
の解決手段とした。
【０００９】ポリシリコン中のホウ素の熱拡散は、ポリ
シリコン微結晶中の拡散に比べ、微結晶間での粒界にお
ける拡散が支配的であることが知られている。したがっ
て、本発明の半導体装置の製造方法によれば、基板側に
大粒径のポリシリコンからなる下層を形成し、これの上
にバッファ層を介して小粒径のポリシリコンからなる上
層を形成するので、特に基板側では下層を構成するポリ
シリコンが大粒径であることによってその粒界が少なく
なり、これにより該下層でのホウ素の拡散が抑えられ
る。
シリコン微結晶中の拡散に比べ、微結晶間での粒界にお
ける拡散が支配的であることが知られている。したがっ
て、本発明の半導体装置の製造方法によれば、基板側に
大粒径のポリシリコンからなる下層を形成し、これの上
にバッファ層を介して小粒径のポリシリコンからなる上
層を形成するので、特に基板側では下層を構成するポリ
シリコンが大粒径であることによってその粒界が少なく
なり、これにより該下層でのホウ素の拡散が抑えられ
る。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を詳しく説明する。図１（ａ）〜（ｅ）は本発明の
半導体装置の製造方法の第１の実施形態例を示す図であ
り、特にＰ型のポリシコンゲート電極の製造方法を工程
順に説明するための図である。
方法を詳しく説明する。図１（ａ）〜（ｅ）は本発明の
半導体装置の製造方法の第１の実施形態例を示す図であ
り、特にＰ型のポリシコンゲート電極の製造方法を工程
順に説明するための図である。
【００１１】本例では、まず、シリコン基板１に素子分
離領域（図示略）を形成し、さらにウェル形成用のイオ
ン注入や閾値調整用のイオン注入を行った後、水素ガス
を０．４〔ｌ〕、酸素ガスを０．４〔ｌ〕、窒素ガスを
１０〔ｌ〕とし、外部燃焼とする雰囲気にて８００℃で
熱酸化処理を行い、さらにＮＯガス雰囲気にて８５０℃
で１分のＲＴＡ処理を行うことにより、図１（ａ）に示
すように厚さ２ｎｍ程度のＳｉＯＮからなるゲート絶縁
膜２をシリコン基板１表層部に形成する。
離領域（図示略）を形成し、さらにウェル形成用のイオ
ン注入や閾値調整用のイオン注入を行った後、水素ガス
を０．４〔ｌ〕、酸素ガスを０．４〔ｌ〕、窒素ガスを
１０〔ｌ〕とし、外部燃焼とする雰囲気にて８００℃で
熱酸化処理を行い、さらにＮＯガス雰囲気にて８５０℃
で１分のＲＴＡ処理を行うことにより、図１（ａ）に示
すように厚さ２ｎｍ程度のＳｉＯＮからなるゲート絶縁
膜２をシリコン基板１表層部に形成する。
【００１２】次に、ＳｉＨ4 ガスの供給量を１〔ｓｌ
ｍ〕とし、圧力を１５０Ｐａ、成膜温度を５３０℃とす
る条件でＣＶＤ法により成膜を行い、前記ゲート絶縁膜
２上に厚さ２０ｎｍ程度のアモルファスシリコン膜３を
形成する。続いて、このアモルファスシリコン膜３を窒
素等の不活性ガス雰囲気にて５００〜１２００℃、好ま
しくは５５０〜１０００℃、本例では６００℃で６０分
間熱処理し、アモルファスシリコンを多結晶化（ポリシ
リコン化）するとともに、このポリシリコンの微結晶を
成長させてその粒径を１００ｎｍ〜２００ｎｍ程度に大
粒径化し、図１（ｂ）に示すように該アモルファスシリ
コン膜３を大粒径のポリシリコンからなる下層４とす
る。
ｍ〕とし、圧力を１５０Ｐａ、成膜温度を５３０℃とす
る条件でＣＶＤ法により成膜を行い、前記ゲート絶縁膜
２上に厚さ２０ｎｍ程度のアモルファスシリコン膜３を
形成する。続いて、このアモルファスシリコン膜３を窒
素等の不活性ガス雰囲気にて５００〜１２００℃、好ま
しくは５５０〜１０００℃、本例では６００℃で６０分
間熱処理し、アモルファスシリコンを多結晶化（ポリシ
リコン化）するとともに、このポリシリコンの微結晶を
成長させてその粒径を１００ｎｍ〜２００ｎｍ程度に大
粒径化し、図１（ｂ）に示すように該アモルファスシリ
コン膜３を大粒径のポリシリコンからなる下層４とす
る。
【００１３】このようにして１００ｎｍ〜２００ｎｍ程
度に大粒径化すると、この下層４の膜厚は前述したよう
に２０ｎｍ程度であることから、下層４を構成するポリ
シリコンは下層４の膜厚方向には粒界がなく、シリコン
基板１の面方向において膜厚の５〜１０倍程度の間隔で
粒界が形成されることになる。
度に大粒径化すると、この下層４の膜厚は前述したよう
に２０ｎｍ程度であることから、下層４を構成するポリ
シリコンは下層４の膜厚方向には粒界がなく、シリコン
基板１の面方向において膜厚の５〜１０倍程度の間隔で
粒界が形成されることになる。
【００１４】次いで、この下層４表面をケミカル酸化す
ることにより、図１（ｃ）に示すように該下層４上にシ
リコン酸化膜からなるバッファ層５を厚さ１ｎｍ程度に
形成する。ここで、ケミカル酸化として具体的には、ア
ンモニア過水（アンモニア水と過酸化水素水との混合
液）あるいは過酸化水素水によって下層４表面を処理す
る、といった手法が採用される。
ることにより、図１（ｃ）に示すように該下層４上にシ
リコン酸化膜からなるバッファ層５を厚さ１ｎｍ程度に
形成する。ここで、ケミカル酸化として具体的には、ア
ンモニア過水（アンモニア水と過酸化水素水との混合
液）あるいは過酸化水素水によって下層４表面を処理す
る、といった手法が採用される。
【００１５】次いで、ＳｉＨ4 ガスの供給量を０．４
〔ｓｌｍ〕とし、圧力を２０Ｐａ、成膜温度を６３０℃
とする条件でＣＶＤ法により成膜を行い、図１（ｄ）に
示すように前記バッファ層５上に厚さ３０ｎｍ程度のポ
リシリコン膜を形成し、これによって前記下層４を構成
する大粒径のポリシリコンに比べ、２０〜３０ｎｍ程度
と小粒径のポリシリコンからなる上層６を形成する。な
お、ポリシリコンは通常の条件で形成した場合にその粒
径が２０〜３０ｎｍ程度となる。したがって、本明細書
で「小粒径」と記しているのは、下層４を構成する「大
粒径」のポリシリコンに比較して十分に小さいとの意味
で、「小粒径」としているのである。
〔ｓｌｍ〕とし、圧力を２０Ｐａ、成膜温度を６３０℃
とする条件でＣＶＤ法により成膜を行い、図１（ｄ）に
示すように前記バッファ層５上に厚さ３０ｎｍ程度のポ
リシリコン膜を形成し、これによって前記下層４を構成
する大粒径のポリシリコンに比べ、２０〜３０ｎｍ程度
と小粒径のポリシリコンからなる上層６を形成する。な
お、ポリシリコンは通常の条件で形成した場合にその粒
径が２０〜３０ｎｍ程度となる。したがって、本明細書
で「小粒径」と記しているのは、下層４を構成する「大
粒径」のポリシリコンに比較して十分に小さいとの意味
で、「小粒径」としているのである。
【００１６】また、このような上層６の形成では、下層
４上に直接でなくバッファ層５を介して間接的に形成し
ているので、上層６を構成するポリシリコンはエピタキ
シャル成長して下層４と同様にその結晶粒子が大粒径化
することなく、通常の条件による小粒径のものとして形
成される。
４上に直接でなくバッファ層５を介して間接的に形成し
ているので、上層６を構成するポリシリコンはエピタキ
シャル成長して下層４と同様にその結晶粒子が大粒径化
することなく、通常の条件による小粒径のものとして形
成される。
【００１７】次いで、図１（ｅ）に示すように前記上層
６の上からホウ素（Ｂ）を例えば打ち込みエネルギー１
ｋｅＶ、ドーズ量１×１０15個／ｃｍ2 の条件でイオン
注入し、上層６および下層４にそれぞれホウ素を添加す
る。なお、ホウ素に代えてＢＦ2 等のホウ素化合物をイ
オン注入するようにしてもよい。
６の上からホウ素（Ｂ）を例えば打ち込みエネルギー１
ｋｅＶ、ドーズ量１×１０15個／ｃｍ2 の条件でイオン
注入し、上層６および下層４にそれぞれホウ素を添加す
る。なお、ホウ素に代えてＢＦ2 等のホウ素化合物をイ
オン注入するようにしてもよい。
【００１８】その後、これら上層６、バッファ層５、下
層４を所望するゲート形状にパターニングしてゲート電
極パターン（図示略）とし、さらにイオン注入・活性化
処理によるソース・ドレイン形成工程、層間膜のリフロ
ー処理等を含む配線工程を経て、Ｐ型ゲート電極を有す
るＣＭＯＳトランジスタを備えた半導体装置を得る。
層４を所望するゲート形状にパターニングしてゲート電
極パターン（図示略）とし、さらにイオン注入・活性化
処理によるソース・ドレイン形成工程、層間膜のリフロ
ー処理等を含む配線工程を経て、Ｐ型ゲート電極を有す
るＣＭＯＳトランジスタを備えた半導体装置を得る。
【００１９】このような半導体装置の製造方法にあって
は、シリコン基板１側の下層４を大粒径のポリシリコン
によって形成しているので、その粒界を少なくすること
によって該下層４でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層６に比べて大粒径の下層４ではその拡散速度
が小さいため、ホウ素がゲート絶縁膜２を通ってシリコ
ン基板１側に拡散する「ホウ素突き抜け」が起こるのを
防止することができる。また、下層４を構成するポリシ
リコンの粒径を該下層４の膜厚より十分に大きくしてい
ることから、その膜厚方向には粒界が形成されず、これ
により下層４でのホウ素の拡散抑制効果をより一層高め
ることができる。
は、シリコン基板１側の下層４を大粒径のポリシリコン
によって形成しているので、その粒界を少なくすること
によって該下層４でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層６に比べて大粒径の下層４ではその拡散速度
が小さいため、ホウ素がゲート絶縁膜２を通ってシリコ
ン基板１側に拡散する「ホウ素突き抜け」が起こるのを
防止することができる。また、下層４を構成するポリシ
リコンの粒径を該下層４の膜厚より十分に大きくしてい
ることから、その膜厚方向には粒界が形成されず、これ
により下層４でのホウ素の拡散抑制効果をより一層高め
ることができる。
【００２０】図２（ａ）〜（ｅ）は本発明の半導体装置
の製造方法の第２の実施形態例を示す図であり、先の例
と同様にＰ型のポリシコンゲート電極の製造方法を工程
順に説明するための図である。
の製造方法の第２の実施形態例を示す図であり、先の例
と同様にＰ型のポリシコンゲート電極の製造方法を工程
順に説明するための図である。
【００２１】図２（ａ）〜（ｅ）に示した例が図１
（ａ）〜（ｅ）に示した例と異なるところは、バッファ
層をケミカル酸化法によって形成するのに代えて、窒素
のイオン注入によって形成した点である。すなわち、本
例では、先の例と同様にして、まず、シリコン基板１に
素子分離領域（図示略）を形成し、さらにウェル形成用
のイオン注入や閾値調整用のイオン注入を行った後、水
素ガスを０．４〔ｌ〕、酸素ガスを０．４〔ｌ〕、窒素
ガスを１０〔ｌ〕とし、外部燃焼とする雰囲気にて８０
０℃で熱酸化処理を行い、さらにＮＯガス雰囲気にて８
５０℃で１分のＲＴＡ処理を行うことにより、図２
（ａ）に示すように厚さ２ｎｍ程度のＳｉＯＮからなる
ゲート絶縁膜２をシリコン基板１表層部に形成する。
（ａ）〜（ｅ）に示した例と異なるところは、バッファ
層をケミカル酸化法によって形成するのに代えて、窒素
のイオン注入によって形成した点である。すなわち、本
例では、先の例と同様にして、まず、シリコン基板１に
素子分離領域（図示略）を形成し、さらにウェル形成用
のイオン注入や閾値調整用のイオン注入を行った後、水
素ガスを０．４〔ｌ〕、酸素ガスを０．４〔ｌ〕、窒素
ガスを１０〔ｌ〕とし、外部燃焼とする雰囲気にて８０
０℃で熱酸化処理を行い、さらにＮＯガス雰囲気にて８
５０℃で１分のＲＴＡ処理を行うことにより、図２
（ａ）に示すように厚さ２ｎｍ程度のＳｉＯＮからなる
ゲート絶縁膜２をシリコン基板１表層部に形成する。
【００２２】次に、ＳｉＨ4 ガスの供給量を１〔ｓｌ
ｍ〕とし、圧力を１５０Ｐａ、成膜温度を５３０℃とす
る条件でＣＶＤ法により成膜を行い、前記ゲート絶縁膜
２上に厚さ３０ｎｍ程度のアモルファスシリコン膜３を
形成する。続いて、このアモルファスシリコン膜３を窒
素等の不活性ガス雰囲気にて５００〜１２００℃、好ま
しくは５５０〜１０００℃、本例では６００℃で６０分
間熱処理し、アモルファスシリコンを多結晶化（ポリシ
リコン化）するとともに、このポリシリコンの微結晶を
成長させてその粒径を１００ｎｍ〜２００ｎｍ程度に大
粒径化し、図２（ｂ）に示すように該アモルファスシリ
コン膜３を大粒径のポリシリコンからなる下層４とす
る。
ｍ〕とし、圧力を１５０Ｐａ、成膜温度を５３０℃とす
る条件でＣＶＤ法により成膜を行い、前記ゲート絶縁膜
２上に厚さ３０ｎｍ程度のアモルファスシリコン膜３を
形成する。続いて、このアモルファスシリコン膜３を窒
素等の不活性ガス雰囲気にて５００〜１２００℃、好ま
しくは５５０〜１０００℃、本例では６００℃で６０分
間熱処理し、アモルファスシリコンを多結晶化（ポリシ
リコン化）するとともに、このポリシリコンの微結晶を
成長させてその粒径を１００ｎｍ〜２００ｎｍ程度に大
粒径化し、図２（ｂ）に示すように該アモルファスシリ
コン膜３を大粒径のポリシリコンからなる下層４とす
る。
【００２３】次いで、この下層４表面に窒素を例えば打
ち込みエネルギー１ｋｅＶ、ドーズ量２×１０15個／ｃ
ｍ2 の条件でイオン注入する。すると、下層４の表層部
においては、窒素がイオン注入されたことによって大粒
径化したポリシリコンが再度小粒径化する。したがっ
て、このようにポリシリコンが小径化したことにより、
図２（ｃ）に示すようにこの小粒径化したポリシリコン
からなる薄厚のバッファ層７が、見かけ上下層４の上に
形成されるのである。
ち込みエネルギー１ｋｅＶ、ドーズ量２×１０15個／ｃ
ｍ2 の条件でイオン注入する。すると、下層４の表層部
においては、窒素がイオン注入されたことによって大粒
径化したポリシリコンが再度小粒径化する。したがっ
て、このようにポリシリコンが小径化したことにより、
図２（ｃ）に示すようにこの小粒径化したポリシリコン
からなる薄厚のバッファ層７が、見かけ上下層４の上に
形成されるのである。
【００２４】次いで、ＳｉＨ4 ガスの供給量を０．４
〔ｓｌｍ〕とし、圧力を２０Ｐａ、成膜温度を６３０℃
とする条件でＣＶＤ法により成膜を行い、図２（ｄ）に
示すように前記バッファ層７上に厚さ２０ｎｍ程度のポ
リシリコン膜を形成し、これによって前記下層４を構成
する大粒径のポリシリコンに比べ、２０〜３０ｎｍ程度
と小粒径のポリシリコンからなる上層６を形成する。
〔ｓｌｍ〕とし、圧力を２０Ｐａ、成膜温度を６３０℃
とする条件でＣＶＤ法により成膜を行い、図２（ｄ）に
示すように前記バッファ層７上に厚さ２０ｎｍ程度のポ
リシリコン膜を形成し、これによって前記下層４を構成
する大粒径のポリシリコンに比べ、２０〜３０ｎｍ程度
と小粒径のポリシリコンからなる上層６を形成する。
【００２５】このような上層６の形成では、先の例と同
様に下層４上に直接でなくバッファ層７を介して間接的
に形成しているので、上層６を構成するポリシリコンは
下層４と同様にその結晶粒子が大粒径化することなく、
バッファ層７を構成するポリシリコンと同様に小粒径の
ものとして形成される。
様に下層４上に直接でなくバッファ層７を介して間接的
に形成しているので、上層６を構成するポリシリコンは
下層４と同様にその結晶粒子が大粒径化することなく、
バッファ層７を構成するポリシリコンと同様に小粒径の
ものとして形成される。
【００２６】次いで、図２（ｅ）に示すように前記上層
６の上からホウ素（Ｂ）を例えば打ち込みエネルギー１
ｋｅＶ、ドーズ量１×１０15個／ｃｍ2 の条件でイオン
注入し、上層６および下層４にそれぞれホウ素を添加す
る。なお、ホウ素に代えてＢＦ2 等のホウ素化合物をイ
オン注入するようにしてもよい。
６の上からホウ素（Ｂ）を例えば打ち込みエネルギー１
ｋｅＶ、ドーズ量１×１０15個／ｃｍ2 の条件でイオン
注入し、上層６および下層４にそれぞれホウ素を添加す
る。なお、ホウ素に代えてＢＦ2 等のホウ素化合物をイ
オン注入するようにしてもよい。
【００２７】その後、これら上層６、バッファ層７、下
層４を所望するゲート形状にパターニングしてゲート電
極パターン（図示略）とし、さらにイオン注入・活性化
処理によるソース・ドレイン形成工程、層間膜のリフロ
ー処理等を含む配線工程を経て、Ｐ型ゲート電極を有す
るＣＭＯＳトランジスタを備えた半導体装置を得る。
層４を所望するゲート形状にパターニングしてゲート電
極パターン（図示略）とし、さらにイオン注入・活性化
処理によるソース・ドレイン形成工程、層間膜のリフロ
ー処理等を含む配線工程を経て、Ｐ型ゲート電極を有す
るＣＭＯＳトランジスタを備えた半導体装置を得る。
【００２８】このような半導体装置の製造方法にあって
も、シリコン基板１側の下層４を大粒径のポリシリコン
によって形成しているので、その粒界を少なくすること
によって該下層４でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層６に比べて大粒径の下層４ではその拡散速度
が小さいため、ホウ素がゲート絶縁膜２を通ってシリコ
ン基板１側に拡散する「ホウ素突き抜け」が起こるのを
防止することができる。また、下層４を構成するポリシ
リコンの粒径を該下層４の膜厚より十分に大きくしてい
ることから、その膜厚方向には粒界が形成されず、これ
により下層４でのホウ素の拡散抑制効果をより一層高め
ることができる。
も、シリコン基板１側の下層４を大粒径のポリシリコン
によって形成しているので、その粒界を少なくすること
によって該下層４でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層６に比べて大粒径の下層４ではその拡散速度
が小さいため、ホウ素がゲート絶縁膜２を通ってシリコ
ン基板１側に拡散する「ホウ素突き抜け」が起こるのを
防止することができる。また、下層４を構成するポリシ
リコンの粒径を該下層４の膜厚より十分に大きくしてい
ることから、その膜厚方向には粒界が形成されず、これ
により下層４でのホウ素の拡散抑制効果をより一層高め
ることができる。
【００２９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、基板側に大粒径のポリシリコンからなる
下層を形成し、これの上にバッファ層を介して小粒径の
ポリシリコンからなる上層を形成する方法であるから、
特に基板側では下層を構成するポリシリコンが大粒径で
あることによってその粒界を少なくすることができ、こ
れにより該下層でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層に比べて大粒径の下層ではその拡散速度が小
さいため、ホウ素がゲート絶縁膜を通ってシリコン基板
側に拡散する「ホウ素突き抜け」が起こるのを防止する
ことができ、これにより前記熱処理工程後において得ら
れるゲート電極の下層、上層のホウ素濃度をほぼ均一に
してその特性を高めることができる。
の製造方法は、基板側に大粒径のポリシリコンからなる
下層を形成し、これの上にバッファ層を介して小粒径の
ポリシリコンからなる上層を形成する方法であるから、
特に基板側では下層を構成するポリシリコンが大粒径で
あることによってその粒界を少なくすることができ、こ
れにより該下層でのホウ素の拡散を抑えることができ
る。したがって、Ｐ型ゲート電極形成後の熱処理工程に
おいて該ゲート電極中のホウ素の拡散が起こっても、小
粒径の上層に比べて大粒径の下層ではその拡散速度が小
さいため、ホウ素がゲート絶縁膜を通ってシリコン基板
側に拡散する「ホウ素突き抜け」が起こるのを防止する
ことができ、これにより前記熱処理工程後において得ら
れるゲート電極の下層、上層のホウ素濃度をほぼ均一に
してその特性を高めることができる。
【００３０】よって、このように「ホウ素突き抜け」を
防止してゲート電極中のホウ素濃度をほぼ均一にするこ
とができることから、例えばゲート絶縁膜の薄膜化を可
能にすることができ、さらには本発明の方法をＣＭＯＳ
の形成に適用した場合に、その高速化、高集積化、低消
費電力化等を達成することができる。
防止してゲート電極中のホウ素濃度をほぼ均一にするこ
とができることから、例えばゲート絶縁膜の薄膜化を可
能にすることができ、さらには本発明の方法をＣＭＯＳ
の形成に適用した場合に、その高速化、高集積化、低消
費電力化等を達成することができる。
【図１】（ａ）〜（ｅ）は、本発明における半導体装置
の製造方法の第１の実施形態例を工程順に説明するため
の要部側断面図である。
の製造方法の第１の実施形態例を工程順に説明するため
の要部側断面図である。
【図２】（ａ）〜（ｅ）は、本発明における半導体装置
の製造方法の第２の実施形態例を工程順に説明するため
の要部側断面図である。
の製造方法の第２の実施形態例を工程順に説明するため
の要部側断面図である。
１…シリコン基板、２…ゲート絶縁膜、３…アモルファ
スシリコン層、４…下層、５，７…バッファ層、６…上
層
スシリコン層、４…下層、５，７…バッファ層、６…上
層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB37 BB40 CC05 DD29 DD43 DD55 DD78 DD83 EE08 EE14 FF13 GG09 GG10 GG14 HH04 5F040 DA00 DA06 DC01 EC02 EC03 EC04 EC05 EC06 EC07 EC11 ED03 FC15 5F048 AA07 AC03 BA01 BB06 BB07
Claims (4)
- 【請求項１】 Ｐ型不純物を添加したポリシリコンをゲ
ート電極として用いるＭＯＳトランジスタを備えた半導
体装置の製造方法において、 基板上に大粒径のポリシリコンからなる下層を形成する
工程と、 前記下層上にバッファ層を形成する工程と、 前記バッファ層上に小粒径のポリシリコンからなる上層
を形成する工程と、 前記上層の上からホウ素またはホウ素化合物をイオン注
入する工程と、 前記下層、バッファ層、上層をパターニングしてゲート
電極パターンを形成する工程と、を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記大粒径のポリシリコンからなる下層
の形成を、アモルファスシリコンを成膜しその後これを
５００〜１２００℃で熱処理することで行う、ことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記バッファ層の形成を、前記下層表面
を酸化してシリコン酸化膜を形成することで行う、こと
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記バッファ層の形成を、前記下層表面
に窒素をイオン注入して該下層表層部を小粒径化するこ
とで行う、ことを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182684A JP2001015736A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182684A JP2001015736A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015736A true JP2001015736A (ja) | 2001-01-19 |
Family
ID=16122638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182684A Pending JP2001015736A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015736A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329793A (ja) * | 2001-05-02 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004529489A (ja) * | 2001-02-12 | 2004-09-24 | エーエスエム アメリカ インコーポレイテッド | 高誘電率ゲート絶縁層の形成方法 |
| US7893433B2 (en) | 2001-02-12 | 2011-02-22 | Asm America, Inc. | Thin films and methods of making them |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| WO2016110990A1 (ja) * | 2015-01-09 | 2016-07-14 | 株式会社日立製作所 | パワー半導体素子、パワーモジュール、および電力変換装置 |
| WO2017029748A1 (ja) * | 2015-08-20 | 2017-02-23 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
-
1999
- 1999-06-29 JP JP11182684A patent/JP2001015736A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004529489A (ja) * | 2001-02-12 | 2004-09-24 | エーエスエム アメリカ インコーポレイテッド | 高誘電率ゲート絶縁層の形成方法 |
| US7790556B2 (en) | 2001-02-12 | 2010-09-07 | Asm America, Inc. | Integration of high k gate dielectric |
| US7893433B2 (en) | 2001-02-12 | 2011-02-22 | Asm America, Inc. | Thin films and methods of making them |
| US8067297B2 (en) | 2001-02-12 | 2011-11-29 | Asm America, Inc. | Process for deposition of semiconductor films |
| US8360001B2 (en) | 2001-02-12 | 2013-01-29 | Asm America, Inc. | Process for deposition of semiconductor films |
| JP2002329793A (ja) * | 2001-05-02 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| WO2016110990A1 (ja) * | 2015-01-09 | 2016-07-14 | 株式会社日立製作所 | パワー半導体素子、パワーモジュール、および電力変換装置 |
| WO2017029748A1 (ja) * | 2015-08-20 | 2017-02-23 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
| JPWO2017029748A1 (ja) * | 2015-08-20 | 2018-06-21 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
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