JP2004529489A - 高誘電率ゲート絶縁層の形成方法 - Google Patents
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Abstract
Description
【0001】
本発明は、一般に、集積回路の製造における半導体層の形成に関し、より詳細には、トランジスタのゲートスタックにおける高誘電率(「high−k」)ゲート絶縁層上へのゲート電極の形成方法に関する。
【背景技術】
【0002】
集積回路のデザインは、より速い回路動作およびより低い消費電力を追求して、絶えず小型化されてきている。回路デザインの寸法を縮小するには、一般に製造工程における付随的な変更が必要になる。
【0003】
集積回路の基本的な構成要素は、薄膜トランジスタ(TFT)である。この技術分野では周知のように、トランジスタは、通常、半導体層または基板から薄いゲート絶縁材料で分離されたゲート電極を含んでいる。最先端技術に係るトランジスタに関するよく知られた頭文字は、金属−酸化物−シリコンを表すMOSであるが、ゲート電極用の材料には、長い間、金属ではなくシリコンが選択されてきた。様々な利点の中でも、とりわけ、シリコンゲート電極は、高温の処理に耐えるので、トランジスタを完成させるために用いる自己整合(self-aligned)ドーピングが可能である。そのため、コスト高なマスキングステップを省くことができる。
【0004】
したがって、従来のゲート電極は、ヒ素、燐または硼素などの導電率を高める不純物でドープされた多結晶シリコンによって形成されている。シリコン原料ガス(例えば、シラン)と共にドーパント原料ガス(例えば、アルシン、ホスフィン、ジボランなど)を流すことによる、in situでのドーピングを伴うCVDによって、シリコンの成膜を行うことができる。
【0005】
近年、シリコン電極をゲルマニウムでドーピングし、それによってトランジスタのゲート電極の電気的仕事関数(work function)を小さくすることに、関心が寄せられている。したがって、低い電圧で回路を動作させる必要があり、引いては熱の発生を少なくしなければならない。さらに、シリコン−ゲルマニウムゲート電極は、周囲の材料との整合性および最近の集積回路の製造プロセスとのとの適合性を有している。シリコン−ゲルマニウム層を形成するための提案には、化学気相成長(CVD)法において、シラン(SiH4)とともにゲルマン(GeH4)を用いることによって、シリコン層に対してin situでドーピングを行うことが含まれる。
【0006】
In situでドーピングを行うCVDプロセスは、シリコン−ゲルマニウムを製造するのに効果的であることが判明しているが、シランの流れにゲルマンを加えると、絶縁材料、特に二酸化ケイ素などの酸化物および以下に述べる一部の高誘電率材料に対するインキュベーションまたは核形成時間が著しく増加することが分かっている。同様に、他のドーパント原料ガス(例えば、ジボラン、アルシンまたはホスフィン)をin situで流しながら、化学気相成長法により多結晶シリコンを形成させると、絶縁材料に対する核形成が遅くなる傾向がある。ドープされないシリコンの成膜においても、絶縁材料への核形成が起こりにくい傾向がある。
【0007】
核形成が遅いと、全成膜時間が長くなり、スループットが低くなるので、製造コストが高くなる。半導体業界は、製造コストに非常に敏感である。したがって、ウェーハのスループットがどの処理段階で増加したとしても、製造コストが安くなり、より大きなマージンが得られる。
【0008】
枚葉式(single wafer)処理では、ウェーハ上の温度およびガス流分布が大幅に改善されている。しかし、プロセスの制御が向上している代償として、バッチ式に比べ、処理時間がさらにクリティカルになってきている。処理時間が1秒増加するごとに、同じ枚葉式処理チャンバの中で、連続的に一枚ずつ処理されるウェーハの数量を掛け合わせなければならない。逆に、ウェーハのスループット改善がどのようなものであっても、製造コストの著しい節減が達成される。枚葉式成膜装置によるCVDプロセスでは、通常キャリヤガスと前駆体ガスとを使用して、全圧を増加させ、それによって成膜速度を増大させている。
【0009】
SiGeまたは他のin situでドープされるシリコンの成膜を促進させる1つの方法に、ゲート絶縁層上にまず核形成層、通常はシリコン層を形成し、続いて多結晶SiGeの成膜を行う方法がある。しかし、この追加されるステップにより、プロセスフローが複雑になるので、目標のトランジスタの仕事関数を保証するために、絶縁層−電極界面におけるドーパントの濃度の調整が必要になる。シリコンおよび多結晶SiGeの成膜プロセスを最適化することを目的とした最近の研究も、層の均一性を維持しながら、成膜速度を速くすることに集中している。例えば、米国特許第5,607,724号、第5,614,257号、第5,700,520号、第5,874,121号および第5,876,797号には、CVD法によって、「高圧」条件下で多結晶シリコンを高速で成膜する方法が記載されている。
【0010】
バッチ式の装置では、枚葉式の装置とは違って、複数のウェーハが一度に処理される。したがって、スピードはそれほど重要ではなく、他のオプションも利用できる。例えば、より遅い堆積速度で優れたプロセス制御を達成するために、低圧化学気相成長(LPCVD)法を採用することができる。LPCVDプロセスでは、キャリヤガスなしで成膜することができる。
【0011】
プロセス制御が特に重要な別の分野には、トランジスタのゲート絶縁膜の形成がある。さらに速くてより効率的な回路を追求して、半導体のデザインは、製品世代ごとに絶えず小型化されてきている。トランジスタのスイッチング時間は、より速く動作する回路の追求において、大きな役割を果たすものである。スイッチング時間は、トランジスタのチャネル長を短くすることによって短縮できる。トランジスタ性能の向上を最大限に図るには、垂直方向の寸法および水平方向の寸法を縮小する必要がある。したがって、実効ゲート絶縁層厚さ、接合深さなどは、全て次世代集積回路では減少するであろう。
【0012】
従来のゲート絶縁層は、高品質の二酸化ケイ素で作られており、通常「ゲート酸化物」層と称される。しかし、極薄ゲート酸化物(例えば、5nm未満)は、ピンホールを含む欠陥の密度が高く、電荷トラッピング状態を示し、ホットキャリヤの注入効果の影響を受けやすいことが判明している。このように欠陥の密度が高いと、ゲート絶縁層を通る漏れ電流およびなデバイスの早期の絶縁破壊を生じ、このことは、0.25μm未満のゲート間隔の回路設計、すなわちサブクォーターミクロン技術では容認されないことである。
【0013】
実験室条件下では、注意することによって欠陥の密度を制御することができるが、商業規模の大量製造条件下では、こうした制御を実施することは難しい。さらに、たとえ酸化物の完全性が十分に維持されていたとしても、量子力学的効果のために、ゲート酸化物の縮小には基本的な制限が課せられる。高い電界強度では、ダイレクトトンネル効果が、ファウラー・ノードハイムトンネル効果より優位であり、それによって主として酸化物の縮小限界が決定される。この縮小限界は、論理回路では約2nm、より漏れの影響を受けやすい(leakage-sensitive)なダイナミックランダムアクセスメモリ(DRAM)回路のメモリアレイでは、約3nmと推定されている。例えば、Huら、「Thin Gate Oxides Promise High Reliability」、Semiconductor International(1998年7月)、215〜222頁を参照のこと。
【0014】
理論上、誘電率の高い材料をゲート絶縁層として組み込むと、さらにデバイスの縮小化への道が開かれる。誘電率が高いため、多くの材料が、より薄い二酸化ケイ素層と同じ静電容量を示すことができるので、トンネル効果によって制限された挙動なしに、より薄い等価の酸化物の厚さが得られる。例えば、窒化ケイ素(Si3N4)は、SiO2よりも誘電率が高く、ホウ素の侵入に耐える優れた拡散障壁特性も示す。さらにデバイスの縮小化を可能にするために、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、チタン酸バリウムストロンチウム(BST)、タンタル酸ストロンチウムビスマス(SBT)、五酸化タンタル(Ta2O5)などを含む、さらに高い誘電率を持つより多くの別の材料も研究されている。本明細書では、約7より大きい誘電率(「high−k」)値を持つこうした誘電体を「高誘電率絶縁材料」または「high−k絶縁材料」と称する。
【0015】
類似の高品質の薄い絶縁材料層は、他の集積回路製造において望ましいものである。メモリアレイの集積キャパシタは、適正なデータ記憶およびデータ検索のための特定の最小静電容量を示さなければならない。与えられた記憶セル空間の静電容量を大きくするためのある種の試みは、上記のものなど、高誘電率を特徴とする材料を使用することに集中している。
【特許文献1】
米国特許第5,607,724号
【特許文献2】
米国特許第5,614,257号
【特許文献3】
米国特許第5,700,520号
【特許文献4】
米国特許第5,874,121号
【特許文献5】
米国特許第5,876,797号
【非特許文献1】
Hu等、「Thin Gate Oxides Promise High Reliability」、Semiconductor International(1998年7月)、215〜222頁
【特許文献6】
米国特許第5,221,556号
【特許文献7】
米国特許出願第08/637,616号
【特許文献8】
米国特許第4,828,224号
【非特許文献2】
T.Suntola、「Handbook of Crystal Growth 3、Thin Films and Epitaxy、Part B:Growth Mechanisms and Dynamics、Chapter 14、Atomic Layer Epitaxy」、Elsevier Science B.V.(1994)、601〜663頁
【特許文献9】
米国特許仮出願第60/332,696号
【発明の開示】
【発明が解決しようとする課題】
【0016】
上記のように、ドープされたシリコンまたはシリコン−ゲルマニウム合金などの電極材料を、従来のシリコン酸化物または現在研究されている多くの高誘電率材料上に成膜するのは、難しい場合が多い。中間層を用いない場合には、接合性、核生成、界面の電気的な特性、拡散などが劣るということを含む様々な理由から、成膜に先だって、様々な組成の中間層を形成することが多い。このような中間層は、製造工程を複雑にし、製造コストを上昇させる。
【0017】
また、表面積が広いキャパシタのコンタクトビアホールや折りたたみ構造(folded structure)など、高アスペクト比の構造内で貴重なスペースを占有することにもなる。ゲート絶縁層およびキャパシタ絶縁層の形成のようないくつかの場合には、絶縁層(例えば、窒化ケイ素)をさらに加えると、集積回路の縮小化方向に反して、絶縁層全体の厚さが増加し、絶縁層の効果が小さくなる。
【0018】
したがって、半導体の製造においては、特にトランジスタのゲートスタックの界面における絶縁層と導体との積層化に対する改善が求められている。
【課題を解決するための手段】
【0019】
本発明は、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、五酸化タンタル(Ta2O5)、チタン酸バリウムストロンチウム(BST)、タンタル酸ストロンチウムビスマス(SBT)、および様々なランタニド(希土類)酸化物など、k値が7より大きい高誘電率絶縁材料(絶縁層)上への成膜を改善する方法を提供する。シリコン系材料を高誘電率絶縁層上に成膜したトランジスタのゲートスタックに関連付けて、本発明を例示する。
【0020】
多結晶シリコンおよび多結晶SiGeなどのシリコン含有材料を高誘電率絶縁層上に成膜する従来の方法では、得られたデバイスの電気的性能が不十分になる傾向があることを発明者は発見した。発明者が特定した、この不十分な性能となる1つの原因は、酸化物が還元されることである。
【0021】
したがって、高誘電率絶縁層の還元を最低限に抑えながら、高誘電率絶縁層上に電極材料、好ましくはシリコン含有層を成膜する方法をここで提供する。少なくとも最初のシードフェーズ中は、高誘電率絶縁層への水素の拡散が最低限になるように成膜条件を調整する。好ましくは、成膜の第2のフェーズまたはバルクフェーズは、成膜速度が上昇するように調整され変更された条件を含むので、成膜に対する全体のスループットは過度には影響を受けない。しかし、バルクフェーズの間においても、枚葉式成膜装置による従来の成膜処理に比べて、高誘電率絶縁層への水素の拡散を減らすように、諸条件を調整することが好ましい。
【0022】
本発明に係る一つの態様は、トランジスタのゲートスタックを形成する方法を提供する。この方法は、半導体基板上に高誘電率絶縁材料(絶縁層)を形成することを含む。次いで、前記高誘電率絶縁層の水素による還元が最低限になるように選択されたシードフェーズ条件下で、前記高誘電率絶縁層上にシリコン含有シード層を成膜する。次いで、前記シードフェーズ条件と異なるバルクフェーズ条件下で、前記シード層上にシリコン含有バルク層を成膜する。前記バルクフェーズ条件は、前記シードフェーズ条件よりも成膜速度が速くなるように選択する。
【0023】
本発明に係る別の態様は、集積回路中に構造体を形成する方法を提供する。この方法は、高誘電率絶縁層を形成することを含む。より高配位のシランを流すことによって、前記高誘電率絶縁層上に電極材料を成膜する。前記高配位のシランは、例えばトリシランである。
【0024】
本発明に係る別の態様は、高誘電率絶縁層上にシリコン含有材料を形成する方法を提供する。この方法は、枚葉式反応チャンバ内に基板を配置することを含む。この方法はまた、水素を流すことなく基板上の前記高誘電率絶縁層上にシリコン含有層を成膜することを含む。
【0025】
本発明は、好ましい実施の形態に係る詳細な説明および添付する図面により、さらに理解されるはずである。ただし、これらは例示的なものであって本発明の技術的範囲を限定するものではない。
【発明を実施するための最良の形態】
【0026】
トランジスタのゲートスタックに関連付けて、好ましい実施の形態が記載されている。しかし、当業者であれば、本明細書で開示されている原理は、高誘電率材料上に、層を形成しなければならない様々なケースに応用できることが容易に理解できるはずである。こうしたケースの例には、ランダムアクセスメモリ(RAM)アレイ用の高密度メモリセルに対して提案されている、高誘電率絶縁層上へのキャパシタ電極の形成がある。本明細書に記載されている方法は、高誘電率材料上にシリコン含有層を成膜するのに特に有効であるが、当業者であれば、高誘電率材料上に金属電極を成膜する場合に、本明細書に記載されている原理および利点が効果的に発揮されることも理解されるはずである。
【0027】
上記の「発明の開示」の項で述べたように、高誘電率ゲート絶縁層上への従来のゲート電極の成膜では、得られるデバイスの電気的性能が劣ることが判明している。高誘電率絶縁層を含む集積回路の信頼性と歩留まりを上げるために、好ましい実施の形態では、高誘電率材料の還元を最低限に抑えることができる電極材料の成膜方法を開示する。本発明に係る一実施の形態では、高誘電率絶縁層上に導体を形成する2ステップの成膜プロセスを開示する。第1ステップを最適化することにより、高誘電率絶縁材料の還元を最低限に抑える。そのような還元によって、金属酸化物の代わりに、金属または金属シリケートを残すことができるので、実効誘電率が下がり、ゲート絶縁層の短絡を抑制することができる。第2ステップは、第1ステップに比べて成膜速度を速くするための別の条件を含んでいる。第2ステップは、枚葉式成膜装置を用いる従来の成膜プロセスに比べて、下層の高誘電率絶縁材料が化学的に還元されるリスクを軽減することができる条件下で実施することが好ましい。
【0028】
このプロセスをさらに詳細に説明する前に、まずCVD法によってシリコン含有導電層を成膜するのに好適な反応器を以下に説明する。個別には説明していないが、後述のALDプロセスは、フィンランドのEspooにあるASM Microchemistry Oy社から市販されているPulsar(商標)2000 ALCVD(商標)反応器を使用して行うのがより好ましい。
【0029】
好ましい反応器
枚葉式の水平流低温壁反応器に関連付けて、好ましい実施の形態を説明する。「枚葉」処理装置は、一般に、従来のバッチ式よりも優れたプロセス制御性および均一性を示すものである。しかし、一度に、1枚またはせいぜい数枚の基板しか処理できないので、スループットが犠牲になっている。例示するシングルパス式の水平流装置では、反応ガスを層流にすることも可能であり、滞留時間が少なく、反応ガス同士およびチャンバ表面との反応ガスの相互作用が最小限に抑えられるとともに、連続処理が容易になる。したがって、様々な利点の中でも、とりわけこうした層流は、相互に望ましくない反応をする反応物質を連続的に流すことを可能にするという利点を有している。また、酸素と水素を含む反応物質によって生じる発熱性または爆発性が高い反応、および微粒子によりチャンバが汚染される反応は、回避しなければならない反応である。
【0030】
図1は、好ましい実施の形態に係る化学気相成長(CVD)反応器10を示す断面図であり、石英が用いられたプロセスまたは反応チャンバ12を含み、本明細書に開示する方法にとって特に有用な装置を示す図である。反応器は、本来、一度に1枚の基板に対して、最適なシリコンのエピタキシャル成長を行えるように設計されている。しかし、発明者らは、図示した反応器10は、処理の制御性が優れているので、多くの異なる材料を含むCVDに適用可能なことを発見した。さらに、図示した反応器10では、同じチャンバ12内で、連続的に複数の処理ステップを安全にかつ汚染を伴うことなく実施することができる。反応器10の基本構成は、アリゾナ州PhoenixにあるASM America,Inc.社から、商標名Epsilon(登録商標)として市販されている。
【0031】
反応チャンバ12の外側には複数の光輝熱源が支持されており、石英のチャンバ12の壁にあまり吸収されることなく、熱エネルギをチャンバ12に供給する。半導体ウェーハを処理する「低温壁」型CVD反応器に関して好ましい実施の形態を示したが、本発明に係る処理法では、誘導加熱または抵抗加熱を用いるシステムなど、他の加熱/冷却システムと併用することが有利であることが理解されるであろう。
【0032】
図示した光輝熱源は、細長い管型の光輝発熱体13の上部加熱アセンブリを含んで構成されている。この上部発熱体13は、間隔を空けて相互に平行に配置され、下部の反応チャンバ12を通る反応ガスの流路とも実質的に平行である。下部の加熱アセンブリは、反応チャンバ12の下に、同様な細長い管型光輝発熱体14を含み、この発熱体14は、上部発熱体13とクロスする方向に向いていることが好ましい。上部および下部ランプ(発熱体)13、14のそれぞれ上または下に位置する面の粗い鏡面反射板(図示せず)を用いて、放射熱の一部をチャンバ12内に拡散するように反射させることが望ましい。さらに、反応チャンバ12の下側に広がった低温の支持構造によるヒートシンク効果を打ち消すために、複数のスポットランプ15により基板の支持構造(後述)の底面に集中して熱を供給するのがよい。
【0033】
細長い管型発熱体13、14は、どちらも、ヨウ素などのハロゲンガスを含む透明石英外筒を有する高輝度タングステンフィラメントランプであることが好ましい。このようなランプは、あまり吸収されることなく、反応チャンバ12の壁を透過する全スペクトルの放射熱エネルギを発生させる。半導体処理装置の分野では周知のように、種々のランプ13、14、15の出力は、それぞれ独立に、または温度センサに対してグループ化された領域ごとに制御することができる。
【0034】
好ましくはシリコンウェーハ16を含むワークピースまたは基板が、反応チャンバ12内の基板の支持構造18上に支持されている状態が示されている。図示した実施の形態に係る基板は、単結晶シリコンウェーハであるが、「基板」とは、もちろん成膜が行われるあらゆる表面を広く意味するものと理解されなければならない。さらに、本明細書に記載した原理および利点は、それだけに限定されるものではなく、平面型表示装置に使用されているガラス基板などを含むその他の多くの種類の基板上に成膜する場合にも、同様によく適用される。
【0035】
図示した支持構造18は、ウェーハ16を載せる基板ホルダ20および支持スパイダ22を含んでいる。支持スパイダ22は、チャンバ下部の壁から垂下しているチューブ26中で下向きに延びる軸24に取り付けられている。チューブ26は、処理中に、反応ガスがチャンバ12の下部に逃げるのを阻止することができるパージガスソースまたはスイープガスソースと接続されていることが好ましい。
【0036】
複数の温度センサは、ウェーハ16に近接して配置される。温度センサは、光高温計や熱電対など、どのようなタイプのものでもよい。温度センサの数および配置は、温度の均一性が確保できるように選択するのがよい。また、温度センサは、ウェーハに近接する位置の温度を直接的または間接的に感知することが好ましい。
【0037】
図示した実施の形態では、温度センサは、任意の適当な方法でウェーハホルダ20の下に取り付けられた第1の熱電極対または中心の熱電対28を含む熱電対で構成されている。図示した中心の熱電対28は、ウェーハホルダ20に近接するスパイダ22を貫通している。反応器10は、さらに、ウェーハ16に近接して、複数の第2または周縁の熱電対を含み、これらの熱電対は、前縁または前部の熱電対29、後縁または後部の熱電対30および側部の熱電対(図示せず)を含むんでいる。周縁の熱電対はどれも、基板のホルダ20およびウェーハ16を取り囲むスリップリング32内に収められている。中心および周縁の熱電対は、いずれも、熱電対の読みに応じてそれぞれの発熱体13、14、15の電力を設定する温度調節器に接続されている。
【0038】
ウェーハの端部付近の部位では表面積と体積の比が大きいために、高温処理中に放射熱を吸収し放出するので、ウェーハの端部では、熱損失または熱吸収が大きくなる傾向が生じることが知られている。上記のスリップリング32は、周縁の熱電対を収めるとともに、この現象を補償する作用を有している。端部での熱損失を最少限に抑える作用があるので、スリップリング32によって、ウェーハ16全体にわたって放射状の温度むらが生じるリスクを減らすことができる。スリップリング32は、任意の適当な方法によって吊り下げることができる。例えば、図示したスリップリング32を、前部チャンバ仕切板36および後部チャンバ仕切板38に取り付けられたエルボ34上に載せる。仕切板36、38は石英でできていることが望ましい。別の構成では、後部の仕切板38を省略することができる。
【0039】
図示した反応チャンバ12には、反応物質およびキャリヤガスを導入する入口部40があり、ウェーハ16もそこを通してセットすることができる。チャンバ12における入口部40の反対側には出口部42があり、ウェーハ支持構造18は、入口部40と出口部42との間に配置されている。
【0040】
入口部材50は、反応チャンバ12に、入口部40を囲むように取り付けられており、ウェーハ16を挿入することができる細長い水平方向のスロット52が設けられている。通常、垂直方向の入口部54は、以下に十分に説明するように、離れた位置にある供給源からガスを受け入れ、このガスをスロット52および入口部40に導入する。入口部54には、Hawkins等の米国特許第5,221,556号(1996年4月25日出願の米国特許出願第08/637,616号)の図21〜26に関して記載されているガス導入管を含むことができる。これらの開示されている事項を参考として、本明細書に組み込む。このような導入管は、枚葉式反応器におけるガス流が、もっとも均一になるように設計されている。
【0041】
出口部材56は、排気口58が出口部42と一直線になり、排気ダクト59に通じるように、同様にプロセスチャンバ12に取り付けられている。排気ダクト59は、チャンバ12を通った反応ガスを吸い出すための適当な減圧手段(図示せず)と接続されていてもよい。好ましい実施の形態では、反応チャンバ12および下流のスクラバ(図示せず)内に反応ガスを流す。チャンバ12内への反応ガスの吸い込みを促進し、低圧処理が行われるチャンバを排気するために、ポンプまたはファンを備えていることが好ましい。
【0042】
反応器10は、さらに、好ましくはチャンバ12の上流に位置する活性化された反応物質の供給源60を含んでいてもよい。実施の形態に係る図示した活性化された反応物質の供給源60は、リモートプラズマ発生器で生成され、ガスライン62に沿ったマグネトロンパワー発生器およびアプリケータを含んでいる。リモートプラズマ発生器の例としては、ト゛イツMunichにあるRapid Reactive Radicals Technology(R3T)GmbH社製の商標名TRW−850が市販されている。図示した実施の形態では、マグネトロンからのマイクロ波エネルギを、ガスライン62に沿ったアプリケータ内で、流れているガスに結合させる。活性化された反応物質の発生器(供給源)60内に導入するために、前駆体ガスソース63がガスライン62に接続されている。キャリヤガスソース64もガスライン62に接続されている。
【0043】
さらに、別の反応物質用に、1つまたはそれ以上の分岐ライン65を備えることもできる。本技術分野では周知のように、ガスソース63、64は、反応物質の形態または揮発性に応じて、ガスタンク、バブラなどを備えていてもよい。各ガスラインは、活性化された反応物質の発生器60に導入され、それから反応チャンバ12に導入される、キャリヤガスおよび反応物質の相対量を選択できるように、図示したように、個別に流量制御器(MFC)およびバルブを備えてもよい。別の構成の場合、活性化された反応物質は、反応チャンバ内で生成させられることが理解されるであろう。しかし、後述の好ましいプロセスでは、活性化された反応物質ではなく、熱CVDによる反応物質を使用する。
【0044】
ウェーハは、周囲の環境から独立した送り込み(handling)チャンバ(図示せず)から、ピックアップ装置を用いてスロット52へ通すことが好ましい。送り込みチャンバおよび反応チャンバ12は、米国特許第4,828,224号に開示されているタイプの仕切弁(図示せず)によって隔てられていることが好ましい。そこに開示されている事項を参考として、本明細書に組み込む。
【0045】
直径が200mmのウェーハを処理するように設計された枚葉式反応チャンバ12の全容積は、例えば、約30リットル未満が好ましく、約20リットル未満がより好ましく、約10未満が最も好ましい。図示した反応チャンバ12の容積は、約7.5リットルである。しかし、図示した反応チャンバ12は、仕切板36、38、ウェーハホルダ20、スリップリング32およびチューブ26から流れるパージガスによってその容積が占有されているので、反応ガスが流れる有効容積は全容積の約半分(図示した実施の形態では約3.77リットル)である。もちろん、ウェーハの大きさに応じて、それに適合するようにチャンバ12が設計されているので、枚葉式の反応チャンバ12の容積が様々であることが理解されるであろう。例えば、例示した枚葉式の反応チャンバ12(ただし直径300mmのウェーハ用)の容積は、好ましくは約100リットル未満、より好ましくは約60リットル未満、最も好ましくは約30リットル未満である。例えば、直径300mmのウェーハ処理チャンバは、全容積が約24リットルであり、有効反応ガス容積が約11.83リットルである。
【0046】
先に言及したように、複数のガス状の前駆体ソース部(図示せず)は、付随する安全弁、制御弁、ガスパネルで調整される流量制御器(「MFCs」)などを備えるガスラインを介して、入口部54に接続されている。反応ガスは、中央制御装置にプログラムされている指示に従って入口部54に導入され、導入管を通ってプロセスチャンバ12内に分散される。反応チャンバ12を通り抜けた後、未反応の反応ガスおよびガス状の反応副生成物は、スクラバに排出されて、環境上危険なヒュームを凝結させた後に大気中に排出される。
【0047】
ガスソースは、キャリヤガスの供給源を含むことが好ましい。キャリヤガスは、窒素(N2)などの不活性ガスを含むことが好ましい。窒素ガスは比較的不活性であり、多くの積層される材料およびプロセスフローに適合性がある。考えられる他の不活性キャリヤガスには、ヘリウム(He)やアルゴン(Ar)などの希ガスがある。水素ガス(H2)の供給源も反応器10に設けることができるが、以下の説明によって理解されるように、水素はシードフェーズ(seed phase)の成膜には使用しない方がよく、バルクフェーズ(bulk phase)にも使用しないことが好ましい。H2は、反応器10で行う他の処理には、望ましいガスである場合がある。
【0048】
ガスソースには、液体の反応物質ソースが含まれる。液体のソースには、例えば、バブラ内の液体のジクロロシラン(DCS)、トリクロロシラン(TCS)、または有機金属ソースがあり、バブリングを行い、ガス状の反応物質をバブラから反応チャンバ12に運ぶガスラインを含んで構成されていてもよい。バブラには、これらの反応物質に代えて(またはさらに)、金属ソースとしての液体のTa(OC2H5)5が収容されていてもよい。一方、ガスラインは、キャリヤガスを液体の金属ソース中でバブリングさせ、有機金属の前駆体をガス状で反応チャンバ12に送り込む。
【0049】
反応器10は、ドーパントソース(例えば、ホスフィン、アルシンおよびジボラン)および反応器の壁および他の内部部材を洗浄するエッチング剤(例えば、活性化された反応物質の発生器60に送り込むためのプラズマ原料ガスとして供給されるHClまたはNF3/Cl2)など、他の原料ガスも含むことが望ましい。いくつかの実施の形態に基づいた多結晶SiGeの成膜では、ドーピングまたはSiGe膜の形成にゲルマニウムの供給源(例えば、ゲルマンまたはGeH4)を用いることができる。
【0050】
シリコンソースも供給される。本技術分野では周知のように、モノシラン(SiH4)、DCSおよびTCSを含むシラン類は、多結晶SiGe、窒化ケイ素、金属シリケート、および派生的または本質的シリコン(成膜パラメータに応じた多結晶、アモルファスまたはエピタキシャル)の成膜など、CVD法の応用に用いられる通常の揮発性シリコンソースである。まれに、以下の好ましい方法で述べる、ジシラン(Si2H6)、トリシラン(Si3H8)およびテトラシラン(Si4H10)などが供給源として用いられる。影響を受けやすいゲート絶縁構造への塩素の侵入を避けるには、モノシラン、ジシラン、トリシラン、テトラシランなどの非ハロゲン化シランが好ましい。高配位のシランは、原料ガスの水素含有量を低く抑えられる好ましい方法として、特に有用である。
【0051】
プロセスフロー
図2は、本発明に係る一般的な処理手順を示すフローチャートであり、半導体基板上にトランジスタのゲートスタックを形成する手順を示す図である。図示したステップの前に、半導体構造を含む一枚の基板をまず洗浄して、半導体構造上の汚染物質および自然に存在する酸化物または自然酸化物を除去する。半導体構造は、特に、エピタキシャルシリコン層、またはモノリシックシリコン層の上面を含んでいてもよい。従来、ゲート酸化物を成膜する前のウェーハの洗浄は、反応チャンバ内にウェーハを入れる前に、ex situで実施されている。例えば、SCl/HFウェットエッチング浴中でウェーハを洗浄してもよい。別の方法として、HFと酢酸の蒸気との混合物による洗浄を、クラスタ装置内に設けられた隣接するモジュール内で実施することができる。それによって、搬送時間を短縮し、再汚染または再酸化の機会を減らすことができる。
【0052】
いくつかの応用例では、SClステップで残った洗浄酸化物は除去しないで、その代わりに最初の酸化物層として使用する。別の方法として、反応チャンバ12(図1)内で、水素ベークステップを実施し、自然酸化物を昇華させることもできる。このステップで微量なHCl蒸気を添加することにより、水素ベーク中に金属汚染物質などの洗浄を促進させることができる。さらに別の装置では、例えば、水素ガスの代わりに、Hラジカルを使用することによって、プラズマ生成物によるin situでの洗浄の補助または実施をすることができる。
【0053】
ex situでの洗浄後またはin situでの洗浄前に、ウェーハまたは他の基板を反応チャンバ内に入れる。自然酸化物の洗浄では、水素終端(hydrogen-terminated)された表面が残る傾向があり、それによって、好ましいことに、クリーンルーム環境または他の酸化剤ソースに曝された後の自然的な再酸化が抑制される。このような水素終端は、後に続く処理の前に取り除く必要があることもある。
【0054】
次いで、基板上に高誘電率材料を形成する(フェーズ70)。「背景技術」の項で述べたように、このような高誘電率の絶縁材料には、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、五酸化タンタル(Ta2O5)、チタン酸バリウムストロンチウム(BST)、タンタル酸ストロンチウムビスマス(SBT)およびランタニド酸化物などがあり、一般に、k値が約7以上の金属酸化物の形態をしている。先に記載した絶縁材料には、スカンジウム(Sc)、イットリウム(Y)、ランタン(La)、セリウム(Ce)、プラセオジウム(Pr)、ネオジウム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)およびルテチウム(Lu)などの物理的に安定な「希土類」元素の酸化物がある。
【0055】
高誘電率材料は、PVD、CVD、MOCVDなどを含む、どのような適用可能なプロセスによっても成膜できる。好ましい実施の形態では、成膜(フェーズ70)は、原子層成長(ALD)プロセスを含んでいる。ALDは、化学的に自己限定的なプロセスであり、反応前駆体の交互パルスで基板を飽和させ、パルスごとに一単分子層以下の材料しか残さないプロセスである。温度を、反応物質の凝結レベルより高く、熱分解レベルより低く維持する。1つのパルスによる吸着層には、同じパルスのガス状反応物質と反応を起こさない表面終端が残るので、自己飽和反応が確実に起こるように前駆体を選択する。異なる反応物質のその後のパルスは、直前の終端と反応するので、連続的な膜成長が可能である。したがって、交互パルスの各サイクルは、目標の材料をおよそ一分子層以下しか残さない。ALD法の原理は、T.Suntolaによって、例えば、「Handbook of Crystal Growth 3、Thin Films and Epitaxy、Part B:Growth Mechanisms and Dynamics、Chapter 14、Atomic Layer Epitaxy」、Elsevier Science B.V.(1994)、601〜663頁に示されている。そこに開示されている事項を、参考として本明細書に組み込む。
【0056】
ALDでは、使用する基板および化学反応の条件によっては、異なるスタート基板上には、十分均一な成膜が行われない。例えば、いくつかのALDプロセスでは、シリコン上、特にエッチングまたは洗浄したシリコン表面上(一般に水素終端されている)への成膜が遅く、さらにはほとんどできないことが判明している。したがって、ALDに用いられる前駆体が基板に吸着しやすいように、表面処理を施すのがよい。例えば、最初に水をパルスすると、水がシリコンの表面と反応し、水酸基(−OH)で終端したシリコン表面または酸素で架橋した(Si−O−Si)シリコン表面となる。このような表面は、トリメチルアルミニウム((CH3)3Al)など、通常のALD法に用いられる金属の前駆体の化学吸着に適したスタート面として作用する。このような表面の終端化により、極めて薄い界面シリコン酸化物層(図8〜11参照のこと)も得られる。
【0057】
一実施の形態では、ALDプロセス用に設計されたPulsar(商標)2000反応器(フィンラント゛EspooにあるASM Microchemistry社から市販されている)の反応室にシリコンウェーハを配置した。この装置は、図1に示した装置と一体にまとめることができるので、好ましい。機械式真空ポンプを用いて反応室を真空に排気した。真空排気後、純度99.9999%の窒素ガス流を用いて、反応室の圧力を約5〜10mbar(絶対値)に調整した。次いで、反応室を300℃で安定させた。外部の供給源から気化させた(CH3)3AlとH2Oとの交互の気相パルスを反応室に導入し、基板表面と接触させた。窒素ガス流を用いて、供給源の化学物質のパルスを相互に分離した。他の処理法として、窒素ガスの代わりに、ヘリウム、ネオン、アルゴンなどの不活性ガスを使用してもよい。
【0058】
各パルスのサイクルは4つの基本ステップで構成される。
・(CH3)3Alパルス
・N2パージ
・H2Oパルス
・N2パージ
酸化アルミニウムを成膜するサイクルの例を表1にまとめて示す。
【0059】
【表1】
【0060】
サイクル数によって層の厚さが決まる。(CH3)3Al(TMA)およびH2Oによって生成されるAl2O3の成長速度は、一般に300℃で、0.1nm/サイクルまたは1Å/サイクル程度、すなわち、約3〜4サイクル/単分子層である(Al2O3のバルクの格子定数は約3Åである)。TMAの各パルスで残ったメチル基終端により、利用可能な化学吸着サイトの数が減少するので、各パルス毎に不完全な単分子層が形成される。パルスのサイクルを十分な回数繰り返すことにより、目標の厚さの層が形成される。酸化アルミニウムは、ゲート絶縁材料または別の絶縁材料の層を形成する前の薄層として使用することができる。
【0061】
別の処理では、ALDプロセスによってZrO2を成膜した。ZrCl4ガスを反応チャンバに導入し、ウェーハ表面を1.5秒間曝露した。これの処理をパルスAと称する。反応チャンバ内を窒素ガスで3.0秒間パージすることにより、反応チャンバから余剰のZrCl4ガスおよび反応副生成物を除去した。この処理をパージAと称する。次いで、水蒸気を反応チャンバに導入し、ウェーハ表面を3.0秒間曝露した。この処理をパルスBと称する。反応チャンバを4.0秒間パージすることによって、余剰のH2Oおよび反応副生成物を除去した。この処理をパージBと称する。各反応フェーズ中に、他のパラメータが与えられている場合には、表面を飽和させるのに十分な量の反応物質を供給する。
【0062】
各パルスのサイクルは4つの基本ステップで構成される。
・ZrCl4パルス
・N2パージ
・H2Oパルス
・N2パージ
この高誘電率成膜サイクルの例を表2に要約する。
【0063】
【表2】
【0064】
一実施の形態では、パルスA、パージA、パルスB、パージBからなる表2のサイクルを51回繰り返した。ZrO2の厚さは、300℃で、約30Åであったので、平均成膜速度は、約0.59Å/サイクルであった。
【0065】
一般的には、処理中の温度は、許容される膜中の塩素レベルに応じて、約200℃〜500℃の範囲内であることが好ましい。アモルファスZrO2層の場合、温度は、上記の範囲の下限近く、約200℃〜250℃が好ましく、最も好ましい温度は約225℃である。結晶膜の場合には、温度は、上記の範囲の上限近く、約250℃〜500℃が好ましく、最も好ましい温度は約300℃である。しかし、当業者には理解されるように、これら2つの処理の中間の条件の場合には、アモルファス組成物と結晶組成物の混合物が得られる。図示したプロセスは、主に結晶ZrO2膜を形成する場合である。
【0066】
この場合は、金属の前駆体相で形成された金属単分子層は、塩素で自己終端しており、好ましい条件下では過剰のZrCl4とすぐには反応しない。しかし、既に吸着している塩化ジルコニウム錯体の供給によって制限された配位子交換反応における酸素ガスフェーズの間に、好ましい酸素原料ガスが、塩素終端面と反応するか、または塩素終端面に吸着する。さらに、酸化によって、水酸基終端および酸素架橋終端が残り、これらは飽和相中で過剰の酸化物質とさらに反応することがない。
【0067】
ZrO2が、約20Å〜60Åの厚さに成長するように、十分にサイクルを繰り返すことが好ましい。約20Å〜40Åの厚さに成長するように十分にサイクルを繰り返すことがより好ましい。この層の誘電率は約18〜24である。この例では、30Åの厚さのZr2O3層が形成された。
【0068】
別の処理方法では、次にゲート絶縁層を洗浄してもよく(図示せず)、この処理は、後の成膜を容易にするために任意に選択することができる。洗浄を実施する場合には、クラスタ装置環境内で行うことが好ましいが、場合によっては、前または後の成膜と同じチャンバ内で実施してもよい。しかし、後に続く処理の前に高誘電率材料が損傷するのを防ぐために、この段階での洗浄を省略することが好ましい。
【0069】
次に、ゲート絶縁層上に、好ましくは図1に示した反応チャンバ12内で、ゲート電極を成膜する。ゲート電極は、シリコンを含むことが好ましく、CVD法により成膜する。例えば、ゲート電極は、ドープされたまたは非ドープのCVD法による多結晶シリコン、またはシリコン−ゲルマニウム合金、特にSi1-xGexの形態をしたシリコン−ゲルマニウム合金で構成されていることが好ましい。これらの成膜は、シリコンソース(好ましくはシラン、ジシランまたはトリシラン)およびゲルマニウムソース(例えば、ゲルマンまたはジゲルマン)を、ゲート絶縁層上に流すことによって成膜する。
【0070】
ゲート電極の形成には、シードフェーズ74およびバルクフェーズ78の2つのフェーズ(ステップ)が含まれる。これらの2つのフェーズは、それぞれの特徴が最適化されるように選択されるので、図示したプロセスは、2つの成膜フェーズ74、78の間に成膜条件を変えたフェーズ76を含むことが好ましい(ただし、必須ではない)。成膜条件を変えたフェーズ76には、反応ガスの組成、分圧および/または温度の変更が含まれる。シードフェーズ74とバルクフェーズ78の両方でゲート電極の成膜フェーズ79が構成されている。
【0071】
下層の高誘電率絶縁層の化学的な還元が最低限に抑えられるように、シードフェーズ74の条件を調整する。上記の高誘電率絶縁層には、上層のZrO2が含まれ、ZrO2は、従来の多結晶シリコンまたは多結晶SiGeの成膜中に、特に還元されやすいことが分かっている。この還元を最低限に抑える好ましい方法には、反応ガス中の水素含有量を最少限に抑えること、成膜中に高誘電率絶縁層に水素が拡散するのを回避するために、処理温度を最低限にすること、およびシリコン原料ガスの分圧を最低限に抑えることにより、水素の含有量を低くし、水素の拡散を防止することがあり、これらの方法のうちの1つまたは複数を行うのがよい。しかし、これらの手段によって水素の含有量および水素の拡散を減らすためには、一般にプロセス制御および/または成膜速度との兼ね合いを調節する必要がある。したがって、これらの問題のバランスをとるために、一部には使用する前駆体に応じて、シードフェーズ74における成膜条件を最適化するようにする。
【0072】
どのようなシリコン前駆体に対しても、シードフェーズ74ではH2をキャリヤガスとして使用しないようにする。したがって、窒素、ヘリウム、アルゴンなどの非水素キャリヤガスを用いて成膜を行うことが好ましい。場合によっては、キャリヤガスを完全に省略してもよい。シリコン成膜プロセスにおける水素含有量は、シリコン原料ガスとして、より高いSi:H含有量をもつ、ジシランおよびトリシランなどの高配位のシランを、モノシランの代わりまたは追加して使用することによって、さらに低く抑えることができる。シードフェーズ74における好ましい温度および圧力条件を、以下に説明する。
【0073】
成膜フェーズ79における温度条件は、使用する前駆体に応じて、約300℃〜800℃の範囲に維持することが好ましい。シードフェーズ74の温度は、高誘電率絶縁層への水素の拡散を最低限に抑えるために、上記の温度範囲の下限値近くに維持することが好ましい。シランの場合、温度は約450℃〜650℃であることが好ましく、例えば約580℃である。ジシランの場合は、約400℃〜650℃であることが好ましく、約450℃〜600℃の範囲がより好ましい。また、トリシランの場合は、約300℃〜650℃が好ましく、約400℃〜600℃の範囲がより好ましく、最も好ましくは約450℃〜575℃である。温度および圧力の選択(後述する)は、形成される層が、アモルファスか多結晶かによって相違する。アモルファス層の場合は、後続のアニーリング中に、より大きい結晶が形成されるという利点がある。一方、多結晶層の場合は、上層のバルク層(後に続いて成膜される)から粒界に沿って、ドーパントが拡散しやすい。アモルファスシリコンには、低温で成膜することが可能で、続いて水素を含むガスを用いることなく結晶化させることができるという利点がある。
【0074】
シードフェーズ74におけるシリコン原料ガスの分圧は、シランの場合、約10mTorr〜1Torr(約1.3Pa〜133Pa)であることが好ましく、例えば約150mTorr(約20Pa)である。分圧が低いと、処理中の水素含有量を低く保つのに有効である。高配位のシランでは、本質的にH:Si比(H/Si)が低いため、ジシランおよびトリシランの分圧はそれより高くてもよく、約10mTorr〜1Torrであることが好ましい。
【0075】
シードフェーズ74では、in situでドープされたSiまたは非ドープのシリコンを成膜することができ、ゲルマニウムソースの供給も含めることができる。しかし、シードフェーズ74ではドーピングを行わないことが好ましくは、その後でin situで(またはその他の方法で)ドープするバルクフェーズを実施し、続いてドーパントをシード層中に拡散させるのがよい。
【0076】
シードフェーズ74における全圧は、約100mTorr〜100Torr(約13Pa〜1.3×104Pa)が好ましく、約1Torr〜10Torr(約1.3×102Pa〜1.3×104Pa)がより好ましく、例えば、圧力は約3Torr(4×102Pa)である。窒素または他の不活性キャリヤガスは、圧力を高めるので、キャリヤガスなしの場合よりも成膜速度を速くすることができる。上記の条件で得られる成膜では、シードフェーズ74における成膜速度は、一般に約10Å/min〜500Å/minであり、より一般的には約10Å/min〜100Å/minである。より速い成膜速度が望ましいが、枚葉式反応器における上記のような比較的遅い速度によって、下層の高誘電率絶縁層の品質が維持されるので、そのことによって得られる利点を考慮すると、許容できる範囲である。
【0077】
シードフェーズ74は約1分程度行い、その結果、厚さ約10Å〜500Åのシード層を形成するのが好ましい。より好ましい厚さは約10Å〜100Åである。このような厚さにすると、後続のバルクフェーズ78における成膜の際の水素の拡散に対して部分的に保護する働きをする。
【0078】
バルクフェーズ78の条件は、シードフェーズ74の条件と同じでもよいが、前のステップに比べて成膜速度が速くなるように、成膜条件を変えたフェーズ76を行うことが好ましい。バルクフェーズ78の間に、キャリヤガスとして水素を使用することにより、温度および処理の均一性の制御をさらに容易にすることができたとしても、水素はシード層を通って下層の高誘電率絶縁層まで容易に拡散する。したがって、水素なしで処理を行うことが好ましい。しかし、成膜速度を速くするために、温度および分圧を上げることが好ましい。
【0079】
直前のシードフェーズ74をキャリヤガスなしで実施した場合、成膜条件を変えたフェーズ76では、キャリヤガスを使用することが好ましい。上記のように、キャリヤガスは、窒素、ヘリウム、アルゴンなどの非水素キャリヤガスであることが好ましい。水素含有量は、水素キャリヤガスの使用を控えることによって、引き続き最低限に抑えることが好ましい。また、水素含有量は、高配位のシランの追加またはモノシランの代わりに、シリコン原料ガスとして、H:Si比(H/Si)がより低いジシラン、トリシランなどを継続的に使用することによって、最低限に抑えることができる。これらの前駆体をそれぞれ用いたシードフェーズ78における好ましい温度および圧力条件を、以下に説明する。
【0080】
上記のように、成膜フェーズ79における温度条件は、使用する前駆体に応じて、約300℃〜800℃に維持することが好ましい。依然として比較的低温を維持して水素の拡散を最低限に抑えながら、バルクフェーズ78における温度を高くすることにより成膜速度を上昇させる。それによって、ゲート電極の成膜(フェーズ79)で、工業的に許容できるスループットを維持することが好ましい。温度は、シランの場合約550℃以上、ジシランの場合約475℃以上、トリシランの場合約500℃以上にすることが好ましい。
【0081】
バルクフェーズ78におけるシリコン原料ガスの分圧は、シランの場合約1Torr〜50Torr(約1.3×102Pa〜6.7×103Pa)とすることが好ましい。高配位のシランの反応温度は低いため、成膜速度に対する影響なしに、ジシランおよびトリシランの分圧をシランの分圧よりも低くすることができる。したがって、ジシランの分圧は約1Torr〜20Torr(約1.3×102Pa〜2.7×103Pa)とすることが好ましく、トリシランの分圧は約0.5Torr〜20Torr(約67Pa〜2.7×103Pa)とすることが好ましい。例示するどのような実施の形態においても、全圧は好ましくは1Torr〜100Torr(約1.3×102Pa〜1.3×104Pa)であり、より好ましくは約10Torr〜80Torr(約1.3×103Pa〜1.1×104Pa)とするのがよい。
【0082】
1Torrよりもはるかに低い圧力(バッチ式LPCVDプロセスでは通常のことである)では、高いコンフォーマリティ(conformality)が得られるが、連続した層を形成するような核生成を起こさせるのは困難である。一方、好ましい範囲よりもはるかに高い圧力(例えば、大気圧)では、核生成が非常に遅いことが分かっている。上記の好ましい範囲では、特にトリシランを用いると、酸化物上での核生成が非常に速いと同時に、パターンが形成されたウェーハに対する温度制御の鈍感さとそれに伴う放熱効果との優れたバランスが得られる。トリシランを用るCVDプロセスにおける好ましい圧力範囲では、驚くべきことに、LPCVDプロセスで用いられる圧力よりもはるかに高い圧力であっても、コンフォーマリティが非常に優れている。
【0083】
バルクフェーズ78における全圧は、同様に高くてもよい。窒素または他の不活性キャリヤガスは、圧力を高くし、キャリヤガスなしの場合よりも成膜速度を速くするように作用するので、好ましいガスである。上記の条件によるバルクフェーズ78における成膜速度は、約500Å/min〜2,000Å/minが好ましく、1,000Å/min以上がより好ましい。
【0084】
目標の全厚さのゲート電極が形成されるまで、十分な時間、バルクフェーズ78を実施する。従来の技術を用いる集積回路の設計に用いられる通常のゲート電極の全厚さ(シード層とバルク層の両方を含む)は、約1,500Å〜2,000Åである。
【0085】
同じ原理が、多結晶SiGeゲート電極の形成にも適用できることを理解されたい。キャリヤガス、前駆体ガス、温度、圧力を適切に選択することによって、水素含有量および水素の拡散が最低限になるように、条件を制御することができる。好ましくは、シードフェーズ74でシリコン層を形成し、バルクフェーズ78で多結晶SiGe層を形成する。その層からゲルマニウムがシード層を通って拡散するので、目標の仕事関数を実現することができる。
【0086】
ゲートスタックが完成した後、引き続き集積回路を製造する(フェーズ80)。ゲート電極は、従来のフォトリソグラフィ技術およびエッチングによって、パターンの形成を行うことが好ましい。ゲート電極には、さらに、本技術分野では周知のように、横方向の信号強度を改善するために、シリコンを含有するゲート電極層上に、必要に応じて金属層を成膜する前または後に、パターンを形成するのがよい。
【0087】
ゲートスタックを完成させた後、さらに処理を続けて集積回路を完成させる。例えば、通常ゲートスタックを、絶縁材料のブランケットの成膜およびスペーサのエッチングによって絶縁する。次いで、トランジスタの活性領域にドーピングを行い、パターン化された電極のどちらかの端部に、ソース領域とドレイン領域を形成し、配線工程または「最終段階(back end)」工程によって回路を完成させる。
【0088】
図3〜7は、上記のプロセスの結果得られた製品を示す断面図である。半導体基板100は、ワークピース上またはワークピース内に配置されている。通常半導体基板100は、エピタキシャルシリコン層、または単結晶の上面、ドープされたシリコンウェーハの上面を備えている。ただし、当業者であれば、それらの代わりに、他の半導体材料(例えばIII〜V属の材料)を使用してもよいことが理解されるであろう。
【0089】
次に、図4に示したように、好ましくは酸化ジルコニウム(ZrO2)を含む高誘電率絶縁層110が、基板100上に形成される。好ましい実施の形態の場合には、専用のALDチャンバ内で高誘電率絶縁層110が形成され、通常、ゲート絶縁層110が形成されたALD反応器(チャンバ)からワークピースが取り出される。
【0090】
次に、図5に示したように、洗浄されたゲート絶縁層110の表面にシード層115が直接成膜されている。成膜は、アリゾナ州PhoenixにあるASM America社から商標名Epsilon(登録商標)として市販されている、図1に示した好適な枚葉式CVD反応器内で実施することが好ましい。適当な他の成膜用反応器を使用することもできる。
【0091】
ウェッテイング層115は、その上に成膜される材料の速いインキュベーション、上層との間の電気的および化学的整合性を向上させることに特徴がある。好ましいことに、ウェッテイング層115は、一般に上側のバルク層120(図6により説明する)と区別がつかないので、通常最終構造(図7参照)では識別することができない。
【0092】
次に、図6に示したように、シリコンを含有するシード(ウェッテイング)層115上に、シリコンを含有するバルク層120が成膜されている。上記のように、バルク層120には、電気的な観点でドープされた多結晶シリコンまたは多結晶SiGeが含まれる。
【0093】
図7は、上記の層が組み込まれたトランジスタのゲート電極を示す断面図である。特に、その上にトランジスタのゲートスタック210が形成された半導体基板200が示されている。図示した実施の形態の場合には、基板200は、単結晶シリコンウェーハの上部を備えているが、当業者には、この基板は、その他の半導体材料で構成されていてもよいことが理解されるであろう。
【0094】
ゲートスタック210は、多結晶シリコンまたは多結晶SiGeのゲート電極層220を含み、また、上記のプロセスにおけるシード層115およびバルク層120を含んでいる。側壁スペーサ230および絶縁層240は、従来と同様に電極220を保護し絶縁する。導電性が高いストラップ層250も示されており、通常金属を含み、シリコン含有ゲート電極層220上に位置する。ストラップ層250は、ウェーハを通るトランジスタのゲート間の信号の伝達を速くし、ゲートの論理回路への接続を容易にする。
【0095】
前述のプロセスによって形成された高誘電率ゲート絶縁層260は、ゲート電極220を基板200から電気的に分離する。既に「背景技術」の項で述べたように、ゲート絶縁層260は、より高密度で高速の回路を追求する場合に、重要な要素である。
【0096】
上記の実施の形態では、ゲート電極を成膜するシードフェーズ74とバルクフェーズ78との間に、成膜条件を変えたフェーズを含んでいる。当業者であれば、バルクフェーズにおいてもシードフェーズの条件を継続することによって、本発明に係るプロセスの利点、すなわち高誘電率絶縁層の還元を防止する効果が得られることが理解されるであろう。バルクフェーズの成膜速度を向上させるのに適した条件に変えたとしても、絶縁層の還元を最低限に抑える条件のうちの少なくとも一部は維持される。例えば、ある実施の形態では、ゲート電極の成膜の間、水素キャリヤガス(枚葉式成膜装置では通常使用されている)の代わりに窒素キャリヤガスを使用する。
【0097】
別の実施の形態では、ゲート電極の成膜の間、ジシラン、好ましくはトリシランなどのより高配位のシランを使用する。非水素キャリヤガスは、より高配位のシランと共に使用することも可能であり、その場合には、成膜速度がさらに速くなる。しかし、より高配位のシランでは、水素含有量が低いこと(Si/H比が高い)、成膜温度が低いこと、本質的な成膜速度がより高いこと(他の点は全て等しい)を考えると、プロセスをより高精度に制御するために、高配位のシランと共に水素ガス(H2)を使用することが好ましい。高配位のシランには、他の利点もあるので、水素を使用しても、高誘電率絶縁層とシリコン含有材料との間の界面の品質に、それほど悪影響を及ぼすことがない。
【0098】
図8〜9は、一実施の形態に係る、高配位のシランを用いて高誘電率材料上に成膜した結果を示す試料断面の顕微鏡写真である。すなわち、原子層成長法によって形成した酸化ハフニウム(HfO2)と酸化アルミニウム(Al2O3)との混合物からなる高誘電率絶縁層上に、アモルファスシリコン(α−Si)を成膜した。シリコン含有層、すなわちアモルファスシリコン層は、以下の条件で成膜した。トリシランが収容されたバブラ内に、100sccmのH2を流すことによって調製したトリシランガス流、40Torr(約5×103Pa)のチャンバ内圧力、10slmのH2キャリヤガス流量、550℃の基板温度で5分間成膜を行った。in situでこの層にボロンをドープするために、ジボラン(B2H6)も供給した。好ましいことに、図8と9から明らかに認められるように、高誘電率絶縁層とその上層のシリコン含有材料との間の界面が非常にはっきりしており、そのことは高誘電率絶縁層の還元による金属シリケートの形成が生じなかったことを示している。
【0099】
次に、図10〜14は、別の例に基づいて調製したサンプルの断面を示す顕微鏡写真である。高誘電率絶縁層の還元を防止する条件下で、酸化ハフニウム(HfO2)の高誘電率絶縁層上にシリコン含有層を成膜した。すなわち、トリシランを以下の条件で使用した。トリシランを収容したバブラ内に250sccmの水素を流し、10Torr(約1.3×103Pa)のチャンバ内圧力、20slmのH2キャリヤガス流量、575℃の基板温度で、134秒間成膜を行った。厚さ約1,500Åの非常にコンフォーマルで平滑なアモルファスシリコン層が得られた。
【0100】
図10〜12には、アモルファスシリコン(α−Si)とその下層の高誘電率材料との間の、非常に清浄なはっきりした界面が示されている。図10と13〜14には、得られたα−Si層の表面粗さが非常に低い(滑らか)ことも示されている。
【0101】
別の処理条件では、トリシランは、ゲルマニウム原料ガスと一緒に使用すると、酸化物層上に優れた均一性を有するシリコンゲルマニウム層を成膜するのに、非常に効果的であることが分かった。本出願の元出願であり、それに基づいて優先権を主張する2001年11月13日出願の米国特許仮出願第60/332,696号には、いくつかのこうした成膜の例が開示されている。米国特許仮出願第60/332,696号の開示を、参考として本明細書に明確に組み込む。
【0102】
本発明に係る技術的範囲から逸脱することなく、上記のプロセスに様々な省略、追加、変更を行うことができることが当業者には理解されるであろう。例えば、その利点はゲート絶縁層における絶縁層の完全性を保存することに限定されるものではなく、例えばキャパシタ電極の高誘電率キャパシタ絶縁層上への成膜にも適用できる。このようなた全ての変更形態および変形形態は、添付の特許請求の範囲によって定義される本発明の技術的範囲に含まれるものとする。
【図面の簡単な説明】
【0103】
【図1】好ましい実施の形態に用いられる枚様式反応チャンバの例を示す模式的断面図である。
【図2】本発明の好ましい実施の形態に係る積層トランジスタのゲートスタックを形成する手順を示すフローチャートである。
【図3】好ましい実施の形態に係るワークピースの上面を表す半導体基板の一部を示す模式的断面図である。
【図4】基板表面上に高誘電率絶縁層を形成した後の図3に示した基板を示す模式的断面図である。
【図5】図4に示したゲート絶縁層上に直接成膜したシリコン含有シード層を示す模式的断面図である。
【図6】図5に示したシード層上に直接成膜したシリコン含有バルク層を示す模式的断面図である。
【図7】本発明に係る好ましい実施の形態に基づいて形成したトランジスタのゲートスタックを示す模式的断面図である。
【図8】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図9】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図10】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図11】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図12】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図13】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
【図14】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡(SEM)写真のコピーである。
Claims (39)
- トランジスタのゲートスタックの形成方法であって、
高誘電率材料を半導体基板上に形成するステップと、
選択されたシードフェーズ条件下で、前記高誘電率材料上にシリコン含有シード層を成膜することにより、前記高誘電率材料の水素による還元を最低限に抑えるようにするステップと、
前記選択されたシードフェーズ条件とは異なるバルクフェーズ条件下で、前記シード層上にシリコン含有バルク層を成膜することにより、前記シードフェーズ条件よりも高速の成膜速度を得るようにするステップとを含むことを特徴とするゲートスタックの形成方法。 - 前記シードフェーズ条件における成膜速度が500Å/min未満で、前記バルクフェーズ条件における成膜速度が500Å/min以上であることを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件における成膜速度が、約10Å/min〜100Å/minであることを特徴とする請求項2に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件が、前記バルクフェーズ条件よりも低い温度を含むことを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件が、前記バルクフェーズ条件よりも低い分圧を含むことを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件が、非水素キャリヤガスをシリコン原料ガスと共に供給することを含むことを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記バルクフェーズ条件が、非水素キャリヤガスをシリコン原料ガスと共に供給することを含むことを特徴とする請求項6に記載のゲートスタックの形成方法。
- 前記シード層および前記バルク層が、シリコン−ゲルマニウムゲートスタックを形成するものであることを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記バルク層が、in situで電気的にドープされることを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件が、より高配位のシランを流すことを含むことを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記より高配位のシランが、ジシランを含むことを特徴とする請求項10に記載のゲートスタックの形成方法。
- 前記より高配位のシランが、トリシランを含むことを特徴とする請求項10に記載のゲートスタックの形成方法。
- 成膜が、約400℃〜600℃の温度に前記基板を加熱することを含むことを特徴とする請求項12に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件における前記より高配位のシランの分圧が、約1mTorr〜1Torr(約0.13〜1.3×102Pa)であることを特徴とする請求項10に記載のゲートスタックの形成方法。
- 前記シードフェーズ条件が、水素添加していない不活性のキャリヤガスを流すことを含むことを特徴とする請求項14に記載のゲートスタックの形成方法。
- 前記キャリヤガスが窒素を含むことを特徴とする請求項15に記載のゲートスタックの形成方法。
- 前記バルクフェーズ条件も、前記水素添加していない不活性のキャリヤガスを流すことを含むことを特徴とする請求項15に記載のゲートスタックの形成方法。
- 前記高誘電率材料が、酸化ジルコニウム、酸化ハフニウム、五酸化タンタル、酸化アルミニウム、チタン酸バリウムストロンチウム、タンタル酸ストロンチウムビスマス、およびランタニド酸化物からなる群から選択されることを特徴とする請求項1に記載のゲートスタックの形成方法。
- 前記高誘電率材料が酸化ジルコニウムを含むことを特徴とする請求項18に記載のゲートスタックの形成方法。
- 集積回路に構造体を形成する方法であって、
高誘電率材料層を形成するステップと、
高配位のシランを流すことによって、前記高誘電率材料層上に電極材料を成膜するステップとを含むことを特徴とする構造体の形成方法。 - 前記高配位のシランがトリシランを含むことを特徴とする請求項20に記載の構造体の形成方法。
- 前記電極材料を成膜するステップが、ゲルマニウム原料ガスを流すことをさらに含むことを特徴とする請求項21に記載の構造体の形成方法。
- 前記成膜するステップが、反応チャンバ圧力を約1Torr〜100Torr(約1.3×102〜1.3×104Pa)に維持することを含むことを特徴とする請求項21に記載の構造体の形成方法。
- 前記反応チャンバ圧力を、約10Torr〜80Torr(約1.3×103〜1.0×104Pa)に維持することを特徴とする請求項23に記載の構造体の形成方法。
- 前記成膜するステップが、基板温度を約300℃〜650℃に維持することを含むことを特徴とする請求項21に記載の構造体の形成方法。
- 前記基板温度を、約400℃〜600℃に維持することを特徴とする請求項25に記載の構造体の形成方法。
- 前記基板温度を、約450℃〜575℃に維持することを特徴とする請求項26に記載の構造体の形成方法。
- 前記高配位のシランがジシランを含むことを特徴とする請求項20に記載の構造体の形成方法。
- 前記高誘電率材料層を形成するステップが、原子層成長プロセスを含むことを特徴とする請求項20に記載の構造体の形成方法。
- 前記高誘電率材料が、酸化ジルコニウム、酸化ハフニウム、五酸化タンタル、酸化アルミニウム、チタン酸バリウムストロンチウム、タンタル酸ストロンチウムビスマス、およびランタニド酸化物からなる群から選択されることを特徴とする請求項29に記載の構造体の形成方法。
- 前記高誘電率材料が、金属酸化物の混合物を含むことを特徴とする請求項29に記載の構造体の形成方法。
- 前記混合物が、酸化ハフニウムと酸化アルミニウムを含むことを特徴とする請求項31に記載の構造体の形成方法。
- 高誘電率材料上にシリコン含有材料を形成する方法であって、
基板を枚葉式反応チャンバ中内に配置するステップと、
水素を流さずにシリコン含有層を基板上の高誘電率層上に成膜するステップとを含むことを特徴とするシリコン含有材料の形成方法。 - 前記成膜するステップが、シードフェーズを第1の温度で実施し、バルクフェーズをそれより高い温度で実施することを含むことを特徴とする請求項33に記載のシリコン含有材料の形成方法。
- 前記シードフェーズが、基板温度を約400℃〜650℃に維持することを含むことを特徴とする請求項34に記載のシリコン含有材料の形成方法。
- 前記成膜するステップが、シリコン原料ガスのキャリヤガスとして窒素を流すことを含むことを特徴とする請求項33に記載のシリコン含有材料の形成方法。
- 前記シリコン原料ガスが、シランを含むことを特徴とする請求項37に記載のシリコン含有材料の形成方法。
- 前記成膜するステップが、希ガスおよびシリコン原料ガスを含むキャリヤガスを流すことを含むことを特徴とする請求項33に記載のシリコン含有材料の形成方法。
- 前記成膜するステップが、温度を約300℃〜800℃に維持することを含むことを特徴とする請求項33に記載のシリコン含有材料の形成方法。
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