JP3156878B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3156878B2
JP3156878B2 JP24528992A JP24528992A JP3156878B2 JP 3156878 B2 JP3156878 B2 JP 3156878B2 JP 24528992 A JP24528992 A JP 24528992A JP 24528992 A JP24528992 A JP 24528992A JP 3156878 B2 JP3156878 B2 JP 3156878B2
Authority
JP
Japan
Prior art keywords
film
thin film
silicon
amorphous
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24528992A
Other languages
English (en)
Other versions
JPH0684793A (ja
Inventor
多佳子 岡田
茂 神林
宗 矢吹
伸二 恩賀
祥隆 綱島
裕一 見方
晴雄 岡野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP24528992A priority Critical patent/JP3156878B2/ja
Priority to KR93007285A priority patent/KR970010571B1/ko
Priority to US08/056,443 priority patent/US5582640A/en
Publication of JPH0684793A publication Critical patent/JPH0684793A/ja
Priority to US08/478,765 priority patent/US5879447A/en
Priority to US08/959,330 priority patent/US6066872A/en
Priority to US08/959,331 priority patent/US6093243A/en
Application granted granted Critical
Publication of JP3156878B2 publication Critical patent/JP3156878B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に固相成長による単結晶および多結
晶の形成に関する。
【０００２】
【従来の技術】現在、ＬＳＩの集積度を上げるために半
導体素子の微細化はもとより、回路素子の積層化が積極
的に試みられている。例えば、積層化によって、単に演
算や記憶回路のみを作成するのではなく、上層から順
に、受光部分、信号転送部分、ＢｉＭＯＳ等による高速
演算処理部分からなる複合素子、積層キャパシタ等の構
築も提案されている。このように素子の積層化は、多層
構造の新しい多機能素子への展開や、製造工程の短縮へ
の応用など多くの可能性を得ており、今や内外で研究開
発が繰り広げられている。
【０００３】このような積層化素子を作成するための基
本構造として、ＳＯＩ（Si on Insulator ）基板構造が
ある。この積層化を具体的に実現するためのプロセス技
術としては、今までに、(1) ウエハ張り付け法、(2) Ｓ
ＩＭＯＸ（separation by implanted oxygen）法、(3)
固相成長法等がある。(3) の固相成長法とは、例えば、
図１３４(a) に示すように予め３００〜６００℃程度の
低温で非晶質の半導体膜３（例えば非晶質Si）を必要部
分（例えばシリコン基板１上に形成された酸化シリコン
膜２（絶縁膜Insulator ））に堆積させ、ＳＯＩを形成
し、これを同じく例えば、５００〜６００℃程度の低温
で熱処理し固相状態で単結晶化させ図１３４(b) に示す
ように単結晶シリコン４を形成するものである。２は自
然酸化によって形成された酸化シリコン膜である。この
ＳＯＩ工程の温度範囲から分かる様に、非常に低温であ
り、このＳＯＩ工程に至る迄に基板等に導入した不純物
の再分布は、殆ど有り得ない。この固相成長ＳＯＩ技術
は以上述べた様に実際の工程に馴染みやすく、従って容
易に積層化できる利点を持っている。
【０００４】しかし、固相成長法は、このような多くの
利点がありながら、今なお利用されにくいのはいくつか
の欠点があるためである。
【０００５】即ち、従来技術では、固相成長距離が、１
〜２μｍ程度であり、素子を搭載するには寸法が不足す
ること、また固相成長距離をさらに伸ばそうとすると、
従来技術の範囲では、予め非晶質膜に１０20／cm3 程度
もの不純物を導入しなければならず、これでは、この領
域に素子を形成するのは適格でないこと、さらには、従
来技術では、固相成長領域の結晶性が必ずしも良くな
く、例えばＭＯＳ素子を作成した時、その移動度はエン
ハンスメント型のｎ−ＭＯＳで２００〜４００cm2 ／vs
ecであり、通常の単結晶基板上に作成したものに比べ
て、1/2 〜1/3 であること、また、現状では、固相成長
距離は熱現象に起因する要素に多々依存している。すな
わち種部から固相成長させている最中に、未結晶領域で
は、そのプロセス温度における特有の頻度で非晶質膜を
構成する各原子は離合集散を繰り返している。ところが
ある確率で、その集合体が一定の大きさ以上になるとそ
れを種としてすみやかに成長が進行し始める。こうなる
とせっかく本来の種からのびてきた結晶はこれにぶつか
ってのびないか結晶性が悪くなる。またこのように熱的
な因子によるので、固相成長距離自体に確率的とも見ら
れる分布があり、数百万個或いはそれ以上の個数の再結
晶化領域を作成する場合、ばらつきが発生しやすく信頼
性に懸念がある。
【０００６】また、従来技術では、膜を厚くする方が良
好な結晶が得られると考えられており、実験的にも種を
使った横方向固相成長による単結晶化膜形成において、
厚い膜の方が広い領域を単結晶化できるという報告もな
されている。さらにまた、熱処理だけで物質の形状を変
えるほど原子を動かそうとすると、ほとんど融点近くの
高温まであげなければならず、克服すべき問題が非常に
多かった。 さらに、固相成長の現象自身もほとんど理
解が進んでおらず、新しいプロセスの構築、あるいは新
しい利用展開もできない状況であり、せいぜい多結晶シ
リコンによるロードトランジスタとしての利用や、多結
晶シリコンによるヒューズＲＯＭとしての利用程度であ
った。
【０００７】
【発明が解決しようとする課題】このように固相成長で
は １．固相成長距離の不足を改善し、長くすること ２．固相成長領域の結晶性を改善すること ３．確実で再現性の高い固相成長を行うこと（信頼性の
向上） が必須の課題である。
【０００８】本発明は前記実情に鑑みてなされたもの
で、上記３つの課題を解決し、固相成長法を用い、低温
下で結晶性の良好な単結晶を提供することを目的とす
る。
【０００９】また、本発明では上記固相成長法を用い、
結晶性が良好で信頼性の高い半導体装置および半導体集
積回路装置を提供することを目的とする。
【００１０】また、本発明では上記固相成長法を用い、
占有面積が小さくかつ表面積の大きな電極を形成し、微
細でかつ大容量のキャパシタを提供することを目的とす
る。また、本発明では上記固相成長法を用い、特性の良
好なダイオードを提供することを目的とする。
【００１１】さらに本発明では、特性のばらつきが少な
く信頼性の高い薄膜トランジスタおよびトランジスタ集
積回路を提供することを目的とする。
【００１２】上記目的を達成するため、請求項１記載の
発明は、基板の絶縁領域上に、シラン系ガスの熱分解反
応を用い、かつ膜厚を８０ｎｍ以下とすることにより、
単結晶の１．０２倍以上の平均原子間距離となるように
非晶質シリコン薄膜を堆積する工程と、前記非晶質シリ
コン薄膜の自由表面状態を維持した状態で、希ガス雰囲
気若しくは還元雰囲気中、又は１×１０-3Ｔｏｒｒ未満
の圧力下において該非晶質シリコン薄膜に結晶化エネル
ギーを付与して該非晶質シリコン薄膜を結晶化し、粒状
のシリコン単結晶を形成する工程とを具備することを特
徴とする。また、請求項２記載の発明は、基板の絶縁領
域上に、シラン系ガスの熱分解反応により成膜速度Ｒが
下式を満たす条件下で膜厚８０ｎｍ以下のシリコンから
なる非晶質薄膜を減圧下で堆積する工程と、
【数２】 前記非晶質薄膜の自由表面状態を維持した状態で、希ガ
ス雰囲気若しくは還元雰囲気中、又は１×１０-3Ｔｏｒ
ｒ未満の圧力下において該非晶質薄膜に結晶化エネルギ
ーを付与して該非晶質薄膜を結晶化し、粒状のシリコン
からなる単結晶を形成する工程とを具備することを特徴
とする。また、請求項３記載の発明は、請求項１又は２
記載の発明において、粒径よりも粒間距離が小さくなる
ように前記粒状の単結晶を各々分離形成することを特徴
とする。また、請求項４記載の発明は、請求項１乃至３
記載の発明において、基板の絶縁領域は、酸化シリコ
ン、窒化シリコン、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、若しく
はＡｓＳＧからなることを特徴とする。また、請求項５
記載の発明は、請求項１乃至４記載の発明において、前
記非晶質薄膜は、膜厚２０ｎｍ以下の膜厚で堆積するこ
とを特徴とする。また、請求項６記載の発明は、請求項
２乃至５記載の発明において、前記シラン系ガスとして
シラン又はジシランを用い、さらに水素ガスを用いたこ
とを特徴とする。また、請求項７記載の発明は、基板表
面を覆う絶縁膜に開口部を形成して基板表面を露出する
工程と、該露出した基板表面に膜厚２０ｎｍ以下の第１
の非晶質薄膜を堆積する工程と、前記第１の非晶質薄膜
の表面を非酸化性雰囲気中で加熱して、該第１の非晶質
薄膜が単結晶化した第１の単結晶薄膜を形成する工程
と、前記第１の単結晶薄膜上に膜厚８０ｎｍ以下の第２
の非晶質薄膜を堆積する工程と、前記第２の非晶質薄膜
の表面を非酸化性雰囲気中で加熱して、該第２の非晶質
薄膜が単結晶化した第２の単結晶薄膜を形成する工程と
を具備し、前記第１の非晶質薄膜を堆積する工程と前記
第１の単結晶薄膜を形成する工程とを繰り返すことを特
徴とする。また、請求項８記載の発明は、基板表面を覆
う絶縁膜の開口部内部から当該絶縁膜上にかけて、単結
晶の１．０２倍以上の平均原子間距離を有する第１の非
晶質薄膜を堆積し、該第１の非晶質薄膜に結晶化エネル
ギーを付与して形成した第１の単結晶半導体薄膜と、該
第１の単結晶半導体薄膜上に前記第１の非晶質薄膜より
厚い第２の非晶質薄膜を堆積し、該第２の非晶質薄膜に
結晶化エネルギーを付与して形成した第２の単結晶半導
体薄膜と、前記第１の単結晶半導体薄膜と前記第２の単
結晶半導体薄膜とからなる単結晶半導体薄膜内に形成さ
れたソース・ドレイン領域を含むＭＯＳ型素子とを具備
することを特徴とする。また、請求項９記載の発明は、
同一基板上にＭＯＳ型半導体素子とバイポーラ型半導体
素子とが混在する半導体装置において、前記バイポーラ
素子は、前記ＭＯＳ型半導体素子を覆う絶縁膜の開口部
内部から当該絶縁膜上にかけて、単結晶の１．０２倍以
上の平均原子間距離を有する非晶質薄膜を堆積し、該非
晶質薄膜に結晶化エネルギーを付与して形成した単結晶
半導体薄膜の一部をベース領域とし、該ベース領域は、
前記開口部を介して前記ＭＯＳ型半導体素子のドレイン
領域と電気的に接続されることを特徴とする。
【００１３】まず、本発明は、非晶質半導体薄膜を、そ
の堆積温度における単結晶の平均原子間隔の１．０２倍
以上となるような成膜速度で成膜し、熱処理等の再結晶
化エネルギー付与によって再結晶化の直前まで原子間隔
の緩んだ状態を維持しておき熱処理時点で一気に再結晶
化させることを特徴とするもので、このような状態を形
成する方法としていくつかの方法がある。この単結晶に
おける原子間距離の１０２倍以上となる平均原子間距離
を持つ非晶質膜を得るには、熱処理の温度における成膜
速度および膜厚が大きく支配するものであり、例えばシ
リコンの場合には、温度及びガス組成を変化させて種々
の実験を行った結果、成膜速度Ｒが下式を満たす条件下
でおこなった場合に、平均原子間距離が１．０２以上の
膜が得られることがわかった。
【００１４】 また、単結晶における原子間距離の１．０２倍以上とな
る平均原子間距離を持つ非晶質膜を得るにはその他、熱
処理の温度における不純物濃度、熱処理の下地材質、非
晶質膜の膜質等が挙げられる。
【００１５】すなわち(1) それぞれ熱処理の温度におけ
る特定の範囲の成膜速度で堆積すること、 (2) それぞれ熱処理の温度における特定の範囲の膜厚を
用意すること、 (3) それぞれ熱処理の温度における特定の範囲の膜厚と
特定の範囲のドーパント不純物濃度を用意すること、 (4) それぞれ熱処理の温度における下地材質と特徴づけ
られる特定の範囲の膜厚を用意することなどが挙げられ
る。またさらには (5) 非晶質表面に、上記原子間隔の緩んだ状態を維持さ
せるため、非晶質膜の表面を清浄表面にする雰囲気とす
る手段を組み合わせること (6) 非晶質表面上に、上記原子間隔の緩んだ状態を維持
あるいは一層増幅させるため、非晶質膜表面上に別の膜
を被着させ熱処理する手段もある。
【００１６】なお、非晶質薄膜を形成した後、一旦温度
を降下し、再び熱処理を行うようにしてもよいが、熱処
理等の再結晶化エネルギーの付与に際して、非晶質薄膜
が単結晶における原子間距離の１．０２倍以上となる平
均原子間距離をもつように、表面を清浄状態にするなど
の条件を整える必要がある。また、再結晶化エネルギー
は熱エネルギーの他、エレクトロンビームの照射や紫外
光の照射など、熱エネルギー以外のエネルギーによって
もよい。
【００１７】また、本発明では、基本的には、共有結合
を主体にした半導体や半導体非晶質に適用した例を中心
に示すが、金属などにも若干の修正を加えれば適用する
ことが可能である。
【００１８】例えば、本発明の第３の方法では、開口を
有する絶縁膜の形成された基板表面に膜厚８０nm以下
（さらに望ましくは２０nm以下）の非晶質薄膜を堆積し
て、単結晶における原子間距離の１．０２倍以上となる
平均原子間距離を持つ非晶質薄膜を得、この非晶質薄膜
表面を非酸化性雰囲気中で清浄状態に維持しつつ結晶化
エネルギーを付与して、固相成長により単結晶化し、単
結晶薄膜を形成するようにしている。望ましくはこの熱
処理は、真空度１０-4Torr以下さらに望ましくはの１０
-6Torr以下の高真空下で行うようにしている。また望ま
しくはこの熱処理は、高純度のアルゴン、窒素、ヘリウ
ムなどの不活性ガス雰囲気で行うようにしている。また
望ましくはこの熱処理温度は、４５０度乃至６００℃と
するようにしている。さらに望ましくは非晶質薄膜堆積
工程と熱処理工程を、同一チャンバー内で真空を破るこ
となく連続的に行うようにしている。
【００１９】また本発明第４の方法では、開口を有する
絶縁膜が表面に形成された基板上に、表面から絶縁膜と
の界面までの距離が、前記界面まで表面の自由原子が到
達しうる程度に薄い膜厚を有する非晶質薄膜を堆積し
て、単結晶における原子間距離の１．０２倍以上となる
平均原子間距離を持つ非晶質薄膜を得、この非晶質薄膜
表面を、表面の自由原子が界面まで自由に到達しうる程
度の、自由表面状態に維持しつつ非酸化性雰囲気中で結
晶化エネルギーを付与し、固相成長により単結晶化し、
単結晶薄膜を形成するようにしている。但しこのときの
平均原子間隔はシリコン基板の上に別途設けられたＳｉ
Ｏ2 上に堆積した非晶質シリコン膜でモニタした。
【００２０】また本発明の第５の方法では、基板表面を
覆う絶縁膜に開口部を形成して基板表面を露出させ、こ
の基板表面に膜厚２０nm以下の第１の非晶質薄膜を堆積
して、単結晶における原子間距離の１．０２倍以上とな
る平均原子間距離を持つ非晶質薄膜を得、この第１の非
晶質薄膜表面を非酸化性雰囲気中で自由表面状態に維持
しつつ結晶化エネルギーを付与し、固相成長により前記
基板を結晶種として単結晶化し、第１の単結晶薄膜を形
成し、さらにこの後単結晶薄膜上に膜厚８０nm以下の第
２の非晶質薄膜を堆積し、第２の非晶質薄膜表面を非酸
化性雰囲気中で自由表面状態に維持しつつ結晶化エネル
ギーを付与し、固相成長により前記基板を結晶種として
単結晶化し、単結晶薄膜を形成するようにしている。望
ましくは、この第１の非晶質半導体薄膜を結晶化エネル
ギーを付与する工程は、１０-4Torr以下さらに望ましく
は１０-6Torr以下の高真空下で加熱する工程である。さ
らに望ましくは、該第１の非晶質半導体に対して電気的
に活性な元素を含有せしめるようにしている。さらに、
第１の非晶質薄膜の堆積に先立ち、絶縁膜表面に、該第
１の非晶質薄膜に対して電気的に活性な元素を含有せし
めるようにしている。さらに望ましくは第２の非晶質薄
膜に対しても同様に行う。
【００２１】また、本発明の第６の方法では、絶縁膜表
面に前記式に示した成膜速度条件を満たすように非晶質
薄膜を堆積して、単結晶における原子間距離の１．０２
倍以上となる平均原子間距離を持つ非晶質薄膜を得、結
晶化エネルギーを付与し、結晶化と同時に原子を凝集さ
せ、粒状の単結晶を形成する。望ましくはこの表面を自
由な状態に保ち、原子が膜内で自由に動けるようにし、
ケミカルポテンシャル（ギプス自由エネルギー）の変化
に注目し、結晶化と同時にシリコン原子を動かし、原子
を凝集させ、粒状の単結晶を形成する。
【００２２】また本発明の第７では、基板表面を覆う絶
縁膜の開口部からの固相成長により前記絶縁膜上に形成
された単結晶半導体薄膜に、ソース・ドレイン領域を形
成しＭＯＳ型半導体装置を形成している。また、基板表
面を覆う絶縁膜の開口部からの固相成長により開口部か
ら遠い位置まで伸びるように形成した単結晶半導体薄膜
内に、複数個の素子を形成するようにしている。すなわ
ち、基板表面を覆う絶縁膜の開口部からの固相成長によ
り前記絶縁膜上に形成された単結晶半導体薄膜と、前記
単結晶半導体薄膜内に形成され、それぞれ半導体素子を
構成する複数の素子領域とを備えた半導体集積回路にお
いて、前記開口部の数が前記素子領域の数よりも少なく
なるようにしてもよい。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】本発明の第１３では、同一基板上にＭＯＳ
型半導体素子とバイポーラ型半導体素子とが混在する半
導体装置において、前記バイポーラ素子は、前記ＭＯＳ
型半導体素子を覆う絶縁膜の開口部に露呈する前記ＭＯ
Ｓ型半導体素子のドレイン領域からの固相成長により形
成された単結晶半導体薄膜の一部をベース領域とし、該
ベース領域は、前記開口部を介して前記ＭＯＳ型半導体
素子のドレイン領域と電気的に接続されるようにしてい
る。
【００３３】本発明の第１４では、基板あるいは基板上
に形成された薄膜上に、粒径よりも粒間距離が小さくな
るように粒状の半導体もしくは絶縁体を各々分離形成し
て、これを素子領域として用いるようにしている。
【００３４】本発明の第１５では、基板あるいは基板上
に形成された薄膜上に、粒径よりも粒間距離が小さくな
るように粒状の単結晶シリコンを各々分離形成して、こ
れを素子領域として用いるようにしている。
【００３５】本発明の第１６では、単結晶シリコンは、
下地の基板あるいは薄膜表面に対する垂直軸がほぼ＜１
００＞方向に配向するように構成している。
【００３６】本発明の第１７の半導体装置では、粒状の
単結晶シリコンは、最も出現頻度の高い粒径を中心に、
その粒径の±２０％以内に、９０％以上の粒が含まれる
粒径分布を有する。
【００３７】本発明の第１８では、基板表面に形成され
た第１の導電型の半導体領域と、その上層に形成された
第２の導電型の粒状単結晶シリコンとでｐｎ接合を形成
してダイオードを構成している。
【００３８】本発明の第１９では、第１の導電型の半導
体領域を含む基板上に、所定の厚さの絶縁膜を介して、
非晶質シリコン薄膜を堆積し、第２の導電型のシリコン
薄膜を形成し、ついでこの非晶質シリコン薄膜に熱処理
を施すことにより固相成長を行い第２の導電型の粒状単
結晶シリコンを形成し、さらに該絶縁膜を熱処理により
収縮せしめて前記第１の導電型の半導体領域と前記粒状
単結晶シリコンとを接触せしめｐｎ接合を形成し、ダイ
オードを形成するようにしたことを特徴とする。 さら
に本発明の第２０では、キャパシタの下部電極を第１の
導電層とこの上層に形成された粒状の第２の導電層とに
よって構成し、この上層にキャパシタ絶縁膜と第２の電
極とを形成し、第２の導電層の粒状表面に起因する表面
の凹凸によりキャパシタ面積の増大をはかるようにして
いる。
【００３９】本発明の第２１では、表面に絶縁膜を有す
る第１の導電層を形成し、この上層に、非晶質薄膜を堆
積し、該非晶質薄膜に熱処理を施すことにより固相成長
を行い粒状単結晶を形成し、さらに熱処理により該絶縁
膜を収縮せしめ前記第１の導電層と前記粒状単結晶とを
電気的に導通せしめることにより第１の導電層と粒状単
結晶とからなる第１の電極を形成し、この上層にキャパ
シタ絶縁膜、第２の電極を形成するようにしている。こ
こで非晶質薄膜は該薄膜の主構成元素の平均原子間隔
が、該元素の単結晶における平均原子間隔の１．０２倍
以上となるようにする。また該元素の単結晶における平
均原子間隔とほぼ一致するように非晶質薄膜を堆積して
も良い。
【００４０】望ましくは、熱処理に際し、この非晶質薄
膜表面を非酸化性雰囲気中で清浄状態に維持しつつ加熱
し、固相成長により単結晶化し、単結晶薄膜を形成する
ようにしている。望ましくはこの熱処理は、真空度１０
-4Torr以下特に望ましくは、１０-6Torr以下の高真空下
で行うようにしている。また望ましくはこの熱処理は、
高純度のアルゴン、窒素、ヘリウムなどの不活性ガス雰
囲気あるいは水素など還元性ガス雰囲気で行うようにし
ている。また望ましくはこの熱処理温度は、４５０度乃
至６００℃とするようにしている。さらに望ましくは非
晶質薄膜堆積工程と熱処理工程を、同一チャンバー内で
真空を破ることなく連続的に行うようにしている。
【００４１】本発明の第２２では、基板表面を覆う絶縁
膜上に形成され、粒界が下地基板表面に対する垂直軸に
沿うように形成された多結晶シリコン膜内に、ソース・
ドレイン領域を形成して薄膜トランジスタを構成してい
る。
【００４２】本発明の第２３では、基板上を覆う絶縁膜
上に、非晶質薄膜を堆積して、この非晶質薄膜に熱処理
を施すことにより固相成長を行い粒界が下地の基板表面
に対する垂直軸に沿うように形成された多結晶シリコン
膜を形成し、この多結晶シリコン膜内にソース・ドレイ
ン領域を備えた薄膜トランジスタを形成する。
【００４３】
【作用】ところで、非晶質から単結晶に再結晶化して行
く過程では、不随意に結晶核が発生したり成長する部分
があると、結晶性が不良になるばかりでなく、再結晶化
寸法が伸びない等の不都合が生じる。結晶性の改善及び
結晶化距離（単結晶の形成される範囲）の伸長を目指す
には、出来るだけ高速で再結晶化させることである。
【００４４】本発明者等は、鋭意検討し、種々の実験を
重ねた結果、原子間距離に着目した全く新しい方法を見
出だした。この方法は、固相成長における非晶質半導体
中の個々の原子の動きを制御しようとするもので、今ま
でにない現象を応用しているため、作用は、学問的には
まだ完全に解明されるに至っていないが、本発明者が鋭
意調べた結果に基づいて説明する。
【００４５】非晶質膜を高速で堆積する際、表面を清浄
にし、膜厚を薄くしておくと、原子が一応結合している
が、原子間の結合が緩んだ状態を作り出すことができ
る。これが結果的には、本発明の骨子である平均原子間
距離の寸法増大につながるわけである。そして平均原子
間距離の増大を保ったまま、熱処理等のエネルギー付与
を行うと表面の原子は動き易くなる。もし、非晶質膜
が、所謂「種」になる単結晶露出部分に接触している
と、その「種」結晶から、不随意に再結晶化する部分が
発生する迄に、一気に高速で再結晶化するようにすれ
ば、再結晶化寸法領域を拡大できる事を見いだした。
【００４６】また、他方、もし、非晶質膜が、所謂
「種」になる単結晶露出部分に接触していないと、一定
の膜厚以下の薄い膜を用意した場合、非晶質部分は、結
晶成長しながら凝集し、欠陥の無い粒状の単結晶とする
こともできることを見いだした。このとき一つ一つの粒
は単結晶になるが、本発明者等は、更に、膜厚や温度、
下地などを選ぶことでこの粒を、任意の大きさに揃える
ことができることも見いだした。
【００４７】さらに、結晶化熱処理温度の低温化や、熱
処理時間の短縮、欠陥の低減、結晶方位の制御など原子
が動き易いことで多くの制御が可能になった。
【００４８】また、厚い膜を用いた従来の固相成長法で
は、図１３５に示すように、低い温度で結晶成長を進め
るため、エピタキシャル成長のように自由な原子の移動
ができず、一部の原子に格子の不整合が起きると結晶欠
陥としてこの不整合が残ってしまう。そこでシリコン成
長に伴う原子位置のずれが歪として残り、これによって
双晶などの欠陥が多数発生してしまうということ、ある
いは酸化物等の物質が介在することによってもその周辺
の歪のきっかけが与えられ、そこから容易に欠陥が生じ
てしまうという結果になっていたことを発見した。
【００４９】本発明は、結晶欠陥を生じないようにしな
がら結晶化を進めるためには、この不整合、歪等を緩和
するために非晶質膜３中の原子を低温下でも自由に動け
るようにすればよいとし、図１に示すように非晶質膜表
面を清浄なまま固相成長させることにより、表面の原子
を自由にしておくようにし、歪などのもとになる過剰な
原子を表面から逃がしたり、不足した原子を表面から補
うようにすることがポイントである。したがって表面を
自由表面とするだけでなく、この表面状態が結晶成長界
面まで伝わる膜厚８０nm以下望ましくは数十nm以下に非
晶質半導体膜を形成することも重要なポイントである。
これにより６００℃以下で固相成長を行うときの歪等を
表面から逃がし、欠陥のない単結晶層を形成することを
可能にした。
【００５０】例えば本発明の第３によれば、半導体基板
上に膜厚８０nm以下の薄い非晶質薄膜を堆積し、この非
晶質薄膜表面を非酸化性雰囲気中で自由表面状態に維持
しつつ加熱し、固相成長により単結晶化し、単結晶シリ
コン薄膜を形成すれば、欠陥のない良好な単結晶薄膜を
形成することができる。またこの膜の膜厚の下限は、成
膜限界を考慮すると特にないが、理論的に超薄膜が形成
可能であるとすると格子半径の数倍以上であるのが望ま
しい。
【００５１】このように原子の自由な移動を可能にしつ
つ、熱処理を行うことにより、原子位置の歪による欠陥
の発生を抑制し、膜質の良好な単結晶薄膜を形成するよ
うにしている。なお、この６００℃以下の温度では不純
物の拡散は極めて遅く単結晶中の不純物は移動すること
ができないので下地基板から非晶質中へあるいは単結晶
化の進んだ非晶質膜から下地基板へ不純物が移動したり
することはない。
【００５２】従来の方法では固相成長前に非晶質半導体
膜を大気にさらすため表面に自然酸化膜が形成され、表
面の原子が酸素との結合により、固定されてしまってい
る。また大気にさらすことがなくても固相成長のための
熱処理雰囲気において表面原子が酸化され、固定され
て、原子が押さえ付けられた状態で固相成長せしめられ
るのが通常であった。
【００５３】従来、この固相成長時の熱処理雰囲気につ
いてあまり議論されたことはなく、通常の真空度１０-3
Torr程度までの真空下や、不活性ガス雰囲気中で熱処理
が行われることもあったが、真空度１０-3Torr程度まで
の真空下や、通常の不活性ガス雰囲気中には、微量の酸
素が含有されており、薄い自然酸化膜が形成されてい
た。
【００５４】そこで本発明者らは、熱処理雰囲気を高真
空にしたり、特に高純度に制御された不活性雰囲気を用
いるようにしたりして、雰囲気から酸素を完全に近い状
態に遮断して熱処理を行うことにより、自由表面を維持
し、欠陥のない単結晶膜を形成することに成功した。ま
た、非晶質薄膜の形成と固相成長とを別のチャンバーで
行う場合には、固相成長に先立ち還元性雰囲気中で自然
酸化膜を除去しておくようにすることが必要である。
【００５５】なお、非晶質半導体膜には下地基板と異な
る濃度の不純物をあらかじめ添加しておくこともでき、
これによって基板表面の非常に浅い領域に不純物濃度の
異なる単結晶層を形成することができる。また非晶質膜
の材料そのものを変えて異なる材料の単結晶層を形成す
るようにすることもできる。
【００５６】ここで、非晶質膜中の導電性不純物の濃度
を制御するには以下の方法を用いる。気体の熱分解を用
いる場合には成膜時、半導体材料を含む気体と同時に導
電性不純物を含む気体を流して膜中にこの導電性不純物
を取り込ませる。また下地基板に不純物が存在する場合
にはむしろ不純物を含まない非晶質膜を成膜することに
より、ｐ型あるいはｎ型基板上に表面近傍の数十nmに限
定してイントリンシックな層を形成することができ、半
導体装置に微細化への利用価値は高い。他の方法として
半導体材料のターゲットを蒸発させて高真空中に維持し
た基板表面に蒸着させる方法であるＵＨＶ法も有効であ
る。また蒸発させる方法としてヒータで加熱する方法、
電子ビームなどエネルギービームをあてて加熱する、ア
ルゴンイオンなどのイオンを加速してぶつけターゲット
の原子をたたきだすスパッタリング法等がある。いずれ
の方法を用いても同時に半導体材料以外の導電性不純物
をターゲットとして用いて一緒に蒸着させれば下地基板
と不純物濃度の異なる非晶質膜を形成することができ
る。あるいはまた導電性不純物を含む半導体材料をター
ゲットにしてもよいことはいうまでもない。
【００５７】この方法において望ましくは、この熱処理
を、真空度１０-4Torr以下の高真空下で行うようにすれ
ば、酸素濃度が極めて微量となり、表面酸化膜の形成を
抑制することができ、膜質の良好な単結晶を形成するこ
とが可能となる。
【００５８】また望ましくはこの熱処理を、高純度のア
ルゴン、窒素、ヘリウムなどの不活性ガス雰囲気で行う
ようにすれば酸素濃度が極めて微量となり、表面酸化膜
の形成を抑制することができ、膜質の良好な単結晶薄膜
を形成することが可能となる。 またこの方法において
望ましくはこの熱処理温度を、４５０度乃至６００℃と
することにより、不純物の拡散をほとんど皆無とするこ
とができ、界面特性を良好にすることができる。
【００５９】さらにこの方法において望ましくは非晶質
薄膜堆積工程と熱処理工程を、同一チャンバー内で真空
を破ることなく連続的に行うようにすれば、極めて容易
に良好な単結晶薄膜を形成することが可能となる。
【００６０】また本発明の第４の方法では、半導体基板
上に、表面から半導体基板との界面までの距離が、前記
界面まで表面の自由原子が到達しうる程度に薄い膜厚を
有する非晶質薄膜を堆積し、この非晶質薄膜表面を、表
面の自由原子が界面まで自由に到達しうる程度に、自由
表面状態に維持しつつ非酸化性雰囲気中で加熱し、固相
成長により単結晶化し、単結晶を形成するようにしてい
るため、表面の原子は自由に動くことができ、歪のない
良好な単結晶薄膜を形成することができる。
【００６１】また本発明の第５の方法では、半導体基板
表面に形成された絶縁膜の開口部を形成して基板表面を
露出させ、この基板表面に膜厚２０nm以下の第１の非晶
質薄膜を堆積し、非晶質薄膜表面を非酸化性雰囲気中で
自由表面状態に維持しつつ加熱し、固相成長により前記
基板を結晶種として単結晶化し、第１の単結晶薄膜を形
成することにより自由に原子が移動して結晶性の良好な
膜を得ることができ、さらにこの後単結晶半導体薄膜上
に膜厚８０nm以下の第２の非晶質薄膜を堆積し、第２の
非晶質薄膜表面を非酸化性雰囲気中で自由表面状態に維
持しつつ加熱し、固相成長により前記基板を結晶種とし
て単結晶化し、第２の単結晶薄膜を形成するようにして
いるため、ここでも自由に原子が移動して結晶性の良好
な膜を得ることができ、ブランケット形状の半導体層を
低温下で良好に形成することができる。
【００６２】この方法において望ましくは、この第１の
非晶質半導体薄膜を加熱する工程は、１０-6Torr以下の
高真空下で行うようにすれば、表面の原子がよりマイグ
レートし易い状態になり単結晶化が促進されて、シード
となる開口部表面から遠く離れた位置まで広範囲の単結
晶化が可能となる。
【００６３】また、さらに該第１の非晶質半導体に対し
て電気的に活性な元素を含有せしめることにより、単結
晶化速度が増大する。
【００６４】さらに、第１の非晶質半導体薄膜の堆積に
先立ち、絶縁膜表面に、該第１の非晶質半導体に対して
電気的に活性な元素を含有せしめることによっても単結
晶化速度が増大する。
【００６５】また本発明の第６では、絶縁膜表面に非晶
質薄膜を堆積して、単結晶における原子間距離の１．０
２倍以上となる平均原子間距離を持つ非晶質薄膜を形成
し、この結晶化と同時に原子を凝集させ粒状の単結晶を
形成することにより、極めて結晶性が良好で粒径の揃っ
た単結晶粒が、リソグラフィの精度に依存することなく
容易に形成される。
【００６６】本発明の第７では、結晶性の良好な単結晶
薄膜が、基板と開口部を介して電気的に接続されてお
り、ドレイン近傍で発生するインパクトイオン化による
電流を基板に流すことができ、素子動作の安定したＭＯ
Ｓトランジスタを得ることができる。また、チャネル領
域を結晶性の良好な超薄膜とすることができるため、高
速動作が可能である。さらにチャネル領域に不純物のほ
とんど入っていない層（ｉ層）を形成することができる
ためキャリアの走行が不純物によって妨げられることの
ない高移動度のトランジスタを得ることができる。さら
には、１個の開口部（種）から結晶性の良好な単結晶薄
膜を遠くまで延ばすことができるため、基板表面を覆う
絶縁膜の開口部からの固相成長により開口部から遠い位
置まで単結晶半導体薄膜を延ばし、複数個の素子を形成
するようにすれば、他の素子領域からの制限を受けるこ
となく、結晶性の良好な薄膜形成を行うことができる。
ここで単結晶薄膜の形成に際しては、本発明の第１，第
２，第８，第９などの方法を用いる。
【００６７】さらにまた、本発明者らは、検討の結果、
従来の方法で成長距離が遠くまで伸びないことおよび成
長距離に確率的な分布が見られることに関しては、成長
端（非晶質と結晶との界面）が一定の速度で進まず波打
っていることに起因していることをを発見した。
【００６８】また結晶性が悪い原因に関しては、１μm
程度以上延ばすと双晶などが急激に増えていることを見
つけた。とくに現状のプロセスでは、比較的良好な結晶
性をもつ領域は１μm 程度であり、能動デバイスを作成
するためには寸法不足であることがわかった。
【００６９】そこで、本発明者等は、鋭意検討し、種々
の実験を重ねた結果、原子間距離に着目した全く新しい
方法を見出だした。すなわち、高分解能の透過電子顕微
鏡および顕微ラマン分光法をなどを用いてこの原因を調
べ、結晶性の良好な単結晶を確実に得ることのできる方
法を見出だした。また、さらには新しい応用として完全
に配向した単結晶粒を提供する方法を見出だした。
【００７０】具体的には、小型電気炉を用いて横方向固
相成長の成長距離時間依存性を調べ、るとともに、透過
電子顕微鏡を用いてその成長端を詳細に評価し、顕微ラ
マン法を用いて膜内の応力分布を測定した。その結果、
本発明者らは成長距離と優先成長面、結晶欠陥および残
留応力の間に非常に重要な関連性があることを把握し、
この知見をもとに固相成長伸長策および単結晶の結晶性
向上策を発見し、さらには完全配向単結晶粒の形成をも
行い、実験的にも確認した。
【００７１】
【００７２】
【００７３】
【００７４】
【００７５】
【００７６】
【００７７】
【００７８】
【００７９】本発明の第１３では、バイポーラ素子を、
ＭＯＳ型半導体素子を覆う絶縁膜の開口部に露呈するＭ
ＯＳ型半導体素子のドレイン領域からの固相成長により
形成された単結晶半導体薄膜の一部をベース領域とし、
該ベース領域が、前記開口部を介して前記ＭＯＳ型半導
体素子のドレイン領域と電気的に接続されるように形成
しているため、接続部の結晶性が極めて良好で、接触抵
抗が小さい上、積層構造であるにもかかわらず低温下で
形成でき、下地側の素子の劣化を生じることがない。ま
た電流値をバイポーラ素子で増幅することができるた
め、下側のＭＯＳ型半導体素子の電流値を増幅して、出
力を大電流とすることにより高速動作を可能とすること
ができる。
【００８０】本発明の第１４では、基板あるいは基板上
に形成された薄膜上に、粒径よりも粒間距離が小さくな
るように粒状の半導体もしくは絶縁体を各々分離形成し
て、これを素子領域として用いるようにしているため、
特性が良好で信頼性の高い半導体装置を得ることができ
る。粒の形成に際しては第１，第２，第８，第９などの
方法を用いる。
【００８１】本発明の第１５では、基板あるいは基板上
に形成された薄膜上に、粒径よりも粒間距離が小さくな
るように粒状の単結晶シリコンを各々分離形成して、こ
れを素子領域として用いるようにしているため、特性が
良好で信頼性の高い半導体装置を得ることができる。粒
の形成に際しては第１，第２，第８，第９などの方法を
用いる。
【００８２】本発明の第１６では、単結晶シリコンは、
下地の基板あるいは薄膜表面に対する垂直軸がほぼ＜１
００＞方向に配向するように構成しているため、微細な
素子を形成する際にも特性にばらつきがなく信頼性の高
いものとなる。
【００８３】本発明の第１７の半導体装置では、粒状の
単結晶シリコンは、最も出現頻度の高い粒径を中心に、
その粒径の±２０％以内に、９０％以上の粒が含まれる
粒径分布を有するため、微細な素子を形成する際にも特
性にばらつきがなく信頼性の高いものとなる。
【００８４】本発明の第１８では、基板表面に形成され
た第１の導電型の半導体領域と、その上層に形成された
第２の導電型の粒状単結晶シリコンとで極めて良好なｐ
ｎ接合を形成しているため、特性が極めて良好でかつば
らつきの小さいダイオードを得ることができる。
【００８５】本発明の第１９では、種々の実験の結果、
表面に絶縁膜を有する導電層上に粒状の第２の導電層を
形成するのが容易であるが、これをダイオードに用いる
場合、粒状の第２導電層を第１の半導体領域（導電層）
に導通させる必要があるが、熱処理を行うことにより、
絶縁膜が収縮し、導通することがわかった。この点に着
目してなされたもので、第１の導電型の半導体領域を含
む基板上に、所定の厚さの絶縁膜を介して、非晶質シリ
コン薄膜を堆積し、第２の導電型のシリコン薄膜を形成
し、ついでこの非晶質シリコン薄膜に熱処理を施すこと
により固相成長を行い第２の導電型の粒状単結晶シリコ
ンを形成し、前記第１の導電型の半導体領域と前記粒状
単結晶シリコンとの間の該絶縁膜を熱処理により収縮消
失せしめ、接触せしめてｐｎ接合を形成し、ダイオード
を形成するようにしているため、微細でかつ特性が極め
て良好でかつばらつきの小さいダイオードを得ることが
できる。この粒状の単結晶シリコンも本発明の第１，第
２，第８，第９などの方法を用いることによって容易に
得られる。
【００８６】本発明の第２０では、キャパシタの下部電
極を粒状の導電層で構成しているため、表面の凹凸によ
ってキャパシタ面積の増大をはかることができる。
【００８７】また本発明の第２１では、粒状の第２導電
層を第１の導電層に導通する必要があるが、熱処理を行
うことにより、絶縁膜が収縮し、導通することがわかっ
た。この発明はこの結果に基づいてなされたもので、極
めて容易に容量の大きいキャパシタを形成することがで
きる。この粒状の第２導電層も本発明の第１，第２，第
８，第９などの方法を用いることによって容易に得られ
る。
【００８８】本発明の第２２では、基板表面を覆う絶縁
膜上に形成され、粒径がほぼ均一で粒界が下地基板表面
に対する垂直軸に沿うように形成された多結晶シリコン
膜内に、ソース・ドレイン領域を形成して薄膜トランジ
スタを構成しているため、チャネル内の粒界の数を揃え
ることができ、特性のばらつきが小さく安定した動作特
性を得ることができる。
【００８９】本発明の第２３では、基板上を覆う絶縁膜
上に、非晶質薄膜を堆積して、この非晶質薄膜に熱処理
を施すことにより固相成長を行い粒界が下地の基板表面
に対する垂直軸に沿うように形成された多結晶シリコン
膜を形成し、この多結晶シリコン膜内に薄膜トランジス
タを形成するようにしているため、容易に特性のばらつ
きが小さく安定した動作特性を得ることができる。凹凸
のある絶縁膜の表面に非晶質膜を堆積するようにすれ
ば、より自由に原子が移動することができ、結晶方位が
揃い易い。
【００９０】本発明者らが提案する主旨は、前述した通
りであるが、その指摘するところに従って作成した半導
体薄膜が、上記の様に、従来膜質をはるかに越えた良質
な膜を提供する理由についてはまだ十分な解析が進んで
いないのが現状である。
【００９１】しかし、本発明者らは、鋭意検討し計算物
理学に則り、今までにない新しいしかも厳密な計算機シ
ミュレータを作成しその原理を推測できる域に達した。
以下に本発明者らが、新しく作成したシミュレータを説
明し、同シミュレータによる解析を説明する。
【００９２】このシミュレータシステム中で最も重要な
のは、Ｓｉ原子間に働く力の算出と、さらには原子のポ
テンシャルの算出である。本発明者は、どのようなポテ
ンシャルを採用するのが最もＳｉ半導体にふさわしいか
を予め十分に調査した。その結果、本発明者が対象とし
ている問題、即ち再結晶化現象や非晶質を含む系には、
基本的にはTersoff のポテンシャルを用いるのが良いと
考えた。本発明者らは、Tersoff のポテンシャルに独自
の改良を加えるとともに、数学的にも今までにない厳密
な変形導出を加えた。ポテンシャルの大きさが分かれ
ば、そこから粒子に加わる力や、速度等は容易に求めら
れることになる。
【００９３】本発明者によれば、独自に改良したTersof
f に従い、ｉ番目のＳｉに関する全ポテンシャルは Σ（１／２）（Ｖij＋Ｖji） …（１） で記述できる。本発明者による改良型Tersoff のポテン
シャルは３体以上の粒子間の力を考慮しているので、上
記（１）式に於いてＶij≠Ｖjiである。着目するＳｉ粒
子の位置番号をｉとし、その周辺の他の粒子番号をｊと
すると、上記Ｖijは Ｖij＝ｆc （ｒij）｛ａijｆR （ｒij）＋ｂijｆA （ｒij）｝ …（２） である。ここにｒは粒子間の距離である。また、ｆc
（ｒij）は、カットオフ関数と呼ばれ、ｆR （ｒij）は
斥力を示し、またｆA （ｒij）は引力を示す。ａijは配
位数を考慮したカットオフ係数、ｂijも配位数を考慮し
たカットオフ係数である。本発明者による改良型Tersof
f では、配位数に特殊なパラメタを持たせることによっ
て、陰に３体以上の力の効果を取り入れている。ｆR と
ｆA は、Morse 型のポテンシャルを変形したもので、ｆ
R （ｒ）＝Ａexp （−λ1 ｒ）、ｆA （ｒ）＝−Ｂexp
（−λ2 ｒ）である。この内、λ1 とλ2 は定数であ
り、その大きさは原子間距離程度の値の逆数である。こ
れらを代入すると Ｖij＝ｆc （ｒij）｛ａijＡexp （−λ1 ｒij）−ｂijＢexp （−λ2 ｒij）｝ となる。ところで、カットオフ関数ｆc （ｒij）は、 ｆc （ｒ）＝１ （ｒ≦Ｒ−Ｄ） ｆc （ｒ）＝１／２−１／２sin ｛（π／２）（ｒ−Ｒ）／Ｄ｝ （Ｒ−Ｄ＜ｒ＜Ｒ＋Ｄ） ｆc （ｒ）＝０ （ｒ≧Ｒ＋Ｄ） …（３） であり、ここに、Ｒは、通常対象とする構造の第一隣接
ゾーンだけを含むようにその寸法を選ぶ。その値は大体
２〜３オングストロームである。次に、実効配位数ｂij
であるが、ここでも上記カットオフ関数を使う。その定
義は、本発明者による改良型Tersoff によれば、 ｂij＝（１＋βn ζij n ）-1/2n …（４） ここに ζij＝Σｆc （ｒik）ｇ（θijk ）exp ｛λ3 3 （ｒij−ｒik）3 ｝ …（５） である。Σ記号はｋ≠ｉ、ｊで回す。ここで分かる様
に、ζijの意味は第３の原子ｋが入ることによる環境因
子であるので、ｉ原子から見た場合とｋ原子から見た場
合、互いに大きさは異なる。即ち、ζij≠ζjiである。
従って、ｂij≠ｂjiであり、さらに、上記（１）式で述
べた様に、Ｖij≠Ｖjiである。また、ｇ（θ）はボンド
角因子であり、 ｇ（θ）＝１＋（ｃ2 ／ｄ2 ）−ｃ2 ／（ｄ2 ＋cos θ2 ） …（６） である。ここで、θは図１３６の様に取るものとする。
θを求めるに当たり、実際の直交座標を用いて表現して
みる。即ち ｒij＝［｛（ｘj −ｘi ）2 ＋（ｙj −ｙi ）2 ＋（ｚj −ｚi ）2 ｝］1/2 …（７） であり、ｒikも同様の手続きで求められる。そうすると
内積をＰijk とすると Ｐijk ＝（ｘj −ｘi ）（ｘk −ｘi ）＋（ｙj −ｙi ）（ｙk −ｙi ） ＋（ｚj −ｚi ）（ｚk −ｚi ） …（８） である。これらを用いて cos θijk ＝Ｐijk ／（ｒijｒik） …（９） となる。ここで、上記各式に於ける定数を示す。即ち、 Ｒ＝3.0 オングスロトーム、Ｄ＝0.2 オングスロトーム、Ａ＝3264.7ev、 Ｂ＝95.373eV、Ｃ＝4.8381、 λ1 ＝3.2394オングスロトーム、λ2 ＝1.3258オングスロトーム、λ3 ＝ λ2 、・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ ・・（10） β＝0.33675 、ｎ＝22.956、ｄ＝2.0417 である。
【００９４】以上の準備をした後、本発明者は、Ｓｉ原
子間に働く力の算出と、運動の速度の算出について、今
までに類をみない厳密に計算を進めた。ポテンシャルの
（２）式を位置の座標で微分すると力になる。即ち −（１／２）（∂Ｖij／∂ｘi ） …（１１） −（１／２）（∂Ｖij／∂ｘj ） …（１２） がそれぞれ粒子i,j に働く力のベクトルのｘ成分であ
る。しかし実際にはこれを求めるに当たり、本発明者は
各変数の寄与を慎重に詰め、厳密な高階偏微分式を作成
した。角度成分や動径成分を計算するにあたり、その順
序を図１３７に示す様に整理して考えてみた。
【００９５】（１１）式及び（１２）式で述べた式の値
を、偏微分方程式の公式と、図１３７の呼応関係図を頼
りに求めてみた。即ち、 −（１／２）（∂Ｖij／∂ｘi ） ＝（１／２）［（∂Ｖij／∂ｒij）（∂ｒij／∂ｘi ）＋（∂Ｖij／∂ζij） ｛（∂ζij／∂ｒij）（∂ｒij／∂ｘi ）＋Σ（（∂ζij／∂ｒik）× （∂ｒik／∂ｘi ）＋Σ（（∂ζij／∂cos θijk ）（∂cos θijk ／ ∂ｘi ）｝］ …（１３） また、ｊに関する偏微分方程式の変形は、同様に下の様
になる。特に、上記との対応が分かる様に、空白部分は
空白のままにして置いた。
【００９６】 −（１／２）（∂Ｖij／∂ｘj ） ＝（１／２）［（∂Ｖij／∂ｒij）（∂ｒij／∂ｘj ）＋（∂Ｖij／∂ζij） ｛（∂ζij／∂ｒij）（∂ｒij／∂ｘj ）＋Σ（（∂ζij／∂cos θijk ） ×（∂cos θijk ／∂ｘj ）｝］ …（１４） また、ｋに関する偏微分方程式の変形も、同様に下の様
になる。上記（１３）式との対応が分かる様に、空白部
分は空白のままにして置いた。
【００９７】 −（１／２）（∂Ｖij／∂ｘk ） ＝（１／２）［（∂Ｖij／∂ζij）｛（∂ζij／∂ｒik）（∂ｒik／∂ｘk ） ＋（（∂ζij／∂cos θijk ）（∂cos θijk ／∂ｘk ）｝］ …（１５） と分解する。
【００９８】そしてＶijについては（２）式を用いて偏
微分式を実際に求めてみると、 ∂Ｖij／∂ｒij＝（∂ｆc （ｒij）／∂ｒij）｛Ａexp （−λ1 ｒij）−ｂij Ｂexp （−λ2 ｒij）｝＋ｆc （ｒij）｛−λ1 Ａexp （− λ1 ｒij）＋λ2 ｂijＢexp （−λ2 ｒij）｝ ＝Ａexp （−λ1 ｒij）｛（∂ｆc （ｒij）／∂ｒij）−λ2 ｆc （ｒij）｝−Ｂexp （−λ2 ｒij）｛（∂ｆc （ｒij） ／∂ｒij））−λ2 ｆc ｒij）｝ｂij …（１６） となる。
【００９９】ところで、∂ｆc （ｒij）／∂ｒijは ∂ｆc （ｒij）／∂ｒij＝（−π／４Ｄ）cos{（π／２）（ｒ−Ｒ）／Ｄ｝ （Ｒ−Ｄ＜ｒ＜Ｒ＋Ｄ） ∂ｆc （ｒij）／∂ｒij＝０ （その他の場合） …（１７） また、 ∂Ｖij／∂ζij＝（∂Ｖij／∂ｂij）（∂ｂij／∂ζij） ＝−Ｂｆc （ｒij）exp （−λ2 ｒij）（−１／２ｎ）× （１＋βn ζij n ）-1/2n-1 βn ζij n-1 ＝Ｂｆc （ｒij）exp （−λ2 ｒij）ｂij（βζij）n ／ ［２｛１＋（βζij）n ｝ζij］ …（１８） さらに ∂ζij／∂ｒij＝３λ3 3 Σｆc （ｒik）ｇ（θijk ）exp ｛λ3 3 （ｒij− ｒik）3 ｝（ｒij−ｒik）2 …（１９） ∂ζij／∂ｒik＝（ｄｆc （ｒij）／ｄｒij）ｇ（θijk ）exp ｛λ3 3 （ｒ ij−ｒik）3 ｝−３λ3 3 ｆc （ｒik）ｇ（θijk ）× exp ｛λ3 3 （ｒij−ｒik）3 ｝（ｒij−ｒik）2 …（２０） ∂ζij／∂cos θijk ＝ｆc （ｒik）exp ｛λ3 3 （ｒij−ｒik）3 ｝ｄｇ （θijk ）／ｄcos θijk ＝ｆc （ｒik）exp ｛λ3 3 （ｒij−ｒik）3 ｝ ［２ｃ2 cos θijk ／｛ｄ2 ＋cos 2 θijk ｝2 ］ …（２１） そして最後に ∂ｒij／∂ｘi ＝（ｘi −ｘj ）／ｒij ＝−∂ｒij／∂ｘj …（２２） さらに ∂ｒik／∂ｘi ＝（ｘi −ｘk ）／ｒik ＝−∂ｒij／∂ｘk …（２３） cos θijk ／∂ｘi ＝｛１／（ｒijｒik）｝∂Ｐijk ／∂ｘi ＋Ｐijk ［（１／ｒik）［∂／∂ｘi ｛１／ｒik｝ ＋（１／ｒij）｛∂／∂ｘi （１／ｒik）｝ ＝｛１／（ｒijｒik）｝（ｘi −ｘk ＋ｘi −ｘj ） −Ｐijk ［｛（ｘi −ｘj ）／（ｒikｒij 3 ）｝ ＋｛（ｘi −ｘk ）／（ｒijｒik 3 ）｝］ ＝（１／ｒik）［｛（ｘi −ｘj ）／ｒij｝−｛（ｘi − ｘk ）／ｒikcos θijk ｝］＋（１／ｒij）［｛（ｘi −ｘk ）／ｒik｝−｛（ｘi −ｘj ）／ｒijcos θijk ｝］ …（２４） ∂cos θijk ／∂ｘj ＝（−１／ｒij）［｛（ｘi −ｘk ）／ｒik｝−｛（ｘ i −ｘj ）／ｒijcos θijk ｝］ …（２５） ∂cos θijk ／∂ｘk ＝（−１／ｒik）［｛（ｘi −ｘj ）／ｒij｝−｛（ｘ i −ｘk ）／ｒikcos θijk ｝］ …（２６） 以上はｘ方向について演算したものなので、これらの他
にｙ方向や、ｚ方向のものも用意する必要がある。その
場合それぞれの最終変形式に於けるｘを単にｙやｚに変
化させれば良い。
【０１００】さらに、本発明者は計算を進めた。定積計
算とは、原子の運動があっても系の全体体積を一定に保
つものである。上記今まで述べてきた手法は、定積計算
であり、体積変化には格段の注意を払っていない。しか
し、例えば再結晶化固相成長はおおむね体積変化を伴
う。この場合、一般的には、運動エネルギからなる内部
エネルギと、さらにポテンシャルエネルギと、エントロ
ピ及び体積等を考慮したラグランジアンに戻り、ラグラ
ンジアンに対する運動方程式を立てる必要がある。ラグ
ランジアンは次の様に記述できる。
【０１０１】即ち、 Ｌ（ｒi 、∂ｒi／∂ｔ、Ｖ、∂Ｖ／∂ｔ）＝（１／
２）Σm （∂ｒi ／∂ｔ）2 ＋｛（１／２）Ｍ（∂Ｖ／∂ｔ）2｝ −ＰE Ｖ である。ここでＰE は外部圧力であり、定圧計算の場合
は、内部圧力がこれに等しくなる様に体積Ｖが変動す
る。またＭは仮想質量である。これを基にラグランジア
ンに対する運動方程式を立てる。即ち （∂Ｌ（ｑj ，ｑ´j ）／∂ｑj ）−ｄ（∂Ｌ／∂ｑ´
j ）／ｄｔ）＝０ である。この式を基に計算を進めれば良い。本発明者は
この部分についても厳密な作業を進めた。なお、上式に
おいてｑj は原子の位置ベクトルであり、（ｘj，ｙj
，ｚj ）に対応する。また、ｑ´j は原子の速度ベク
トルであり、（ｘj／∂ｔ，ｙj ／∂ｔ，ｚj ／∂ｔ）
に対応する。
【０１０２】本システムは上述したように個々のＳｉ原
子の運動を厳密に調べるものである。従って基本的な出
力は個々粒子の各時間における、位置、速度、力等であ
るが、もっとマクロ的な諸量を算出することもできる。
即ち、その一例として、熱伝導率をも求めることが出来
る。本発明者はこの熱伝導率を算出する事によってその
精度及び基本動作を検討した。また、このシステムでは
単結晶を有限の温度として扱える様に工夫した。従来の
演算方式では単結晶を絶対零度とするものがあったがこ
れでは熱流束が無限大となり、正確な伝導率の計算は出
来なかった。今回、本発明者は「熱浴」を結晶の両端に
付加し得るようにし、エネルギのやりとりを管理した。
計算の結果、図１３８に示す様に、１８０Watt/meter/K
elvin の値を得ている。これは一般の文献によれば１４
８〜１５０Watt/meter/Kelvin であるので、２０％程度
の誤差範囲内でほぼ満足な値である。
【０１０３】まず、このシミュレータを用いて、酸化膜
上の非晶質薄膜の各粒子の時々刻々の運動を克明に検討
した。例えば、６００℃において結晶成長が進んでいる
最中の成長端の各粒子の運動を図１３９に示す。非晶質
薄膜中の原子密度が成長端の付近で低くなっていること
がわかる。
【０１０４】上記シミュレータを用いて解析した結果を
以下に記す。
【０１０５】まずこのシミュレータを用いて、酸化膜上
の非晶質薄膜の各粒子の時々刻々の運動を克明に検討し
た。その結果を表１に示す。
【０１０６】 特に計算では、Ｓｉ原子の搖れの分布からまず、算術平
均寸法を求め、この値からのズレの２乗和の平方根を∂
ｘで表現してみた。この∂ｘの値の深さ方向の平均が、
上述してきた平均原子間距離に相当するものである。ま
た、表１は非晶質薄膜の再結晶化直前の表面層からほぼ
１オングストローム程度の深さまでの粒子を対象にして
算出したものである。表１からわかる様に、例えば６０
０℃においては、∂ｘは０．３１３５オングストローム
であり。他方、非晶質薄膜上に酸化膜を被着させた状態
での再結晶化直前の∂ｘの値を求めたのが、下段の値で
ある。即ち、６００℃では０．１７９２オングストロー
ムである。ここでも，表面層からほぼ１オングストロー
ム程度の深さまでの粒子を対象にして算出したものであ
る。
【０１０７】上記２つの値から比較するとわかる様に、
明らかに酸化膜が表面に被着していると、原子の揺らぎ
寸法は小さくなっていることがよく分かる。この∂ｘの
変動の影響範囲を求めたところ、６００℃程度であれ
ば、ほぼ２００オングストローム程度まで残存すること
が分かった。
【０１０８】さらに計算を進め、５２５℃で表１に示す
様に、表面酸化膜が被着していない時は、∂ｘ＝０．３
０１１オングストロームであり、表面酸化膜が被着して
いる時は、∂ｘ＝０．１７００オングストロームであ
る。さらに４００℃では、表１に示す様に、表面酸化膜
が被着していない時は、∂ｘ＝０．２７８２オングスト
ロームであり、表面酸化膜が被着している時は、∂ｘ＝
０．１５４２オングストロームである。
【０１０９】このシミュレーション結果の指摘するとこ
ろに従って作成した解析してみると次の様に解釈でき
る。即ち、半導体薄膜が、上記の様に、薄くなると、平
均原子間距離が増大し、原子が非常に動き易い状態にな
るのである。従って、この様な状態では、「種」部から
非常に高速に再結晶化するだけでなく、非常に良質な結
晶が得られるわけである。図６(a) および(b) に本発明
による、膜厚と平均原子間隔の算出値と実行値を示す。
図６の横軸は膜厚の深さ方向を示し、縦軸は平均原子間
隔距離を示している。膜厚が薄くなるほど、平均原子間
距離が大きくなるのがわかる。
【０１１０】また、「種」部が無い状態の場合には、非
晶質膜は、順次凝固して行き粒状になることが確認でき
た。このとき、本発明者らの計算によれば、非晶質膜が
一端、凝固を始め、粒状になり出すと、内部エネルギの
はけ口が無くなるので、その分だけ、温度が若干上昇
し、再結晶化が一層促進されることが見いだされた。
【０１１１】試作したシミュレータの予想では、再結晶
化前では、膜厚が薄くなるほど、非晶質膜表面及び膜中
は結合状態が「緩んで」おり、下地界面のみが、その構
造情報を与えている。
【０１１２】また、本発明者等は、なぜこのように、粒
状になるかについても、上記シミュレータを用いて解析
した。その結果、内部エネルギを小さくしようとする力
によるものであることが確認できた。
【０１１３】以上のことから、本発明者の検討結果で
は、得られる単結晶膜の膜質と成膜ガス中の酸素分圧と
の関連は全くなく、別の現象であることを突き止めた。
本発明者等の提案する方法によれば、非常に良好な単結
晶が得られており、双晶等は全く認められていない。
【０１１４】また、「種」部がない状態の場合には本発
明者らの計算によれば、表面側から結晶化が始まり、下
方に向かって結晶化が進行し、結晶成長端の先に、低原
子密度領域が発生することが見出だされた。また同時に
シミュレータを用い、低原子密度領域で引っ張り歪みが
発生していることも見出だした。
【０１１５】さらにまた、非晶質薄膜を６００℃程度の
温度に加熱すると再結晶化が開始される。このとき成長
端付近の非晶質中には原子密度が低い領域が形成され
る。もともと非晶質膜が一般的成膜条件のＣＶＤ法など
において成膜されると単結晶よりも密度が低く、平均原
子間隔が大きくなる。再結晶化の際には、もとの状態よ
りも密度を高める必要があるため、非晶質膜側の原子が
結晶側に多めに引き寄せられるためである。結晶化が進
むほど、結晶化端での低密度化は顕著になる。しかしあ
らかじめ、単結晶とほぼ等しい平均原子間隔の非晶質を
用意すると、低密度領域は出現しないことになる。従っ
て結晶化距離が遠くまで伸長することになる。
【０１１６】これを証明するために、次に示すような実
験を行った。まず図１４０に示すように（１００）シリ
コン基板上に絶縁膜を形成しこの一部を開口しシリコン
基板を種とした試料を用い、従来の堆積条件で５２５
℃、ＳｉＨ4 分圧１Torrで膜厚２００nmのアモルファス
シリコン膜を堆積し、６００℃の熱処理をおこない［１
００］方向の成長について測定した。
【０１１７】これを光学顕微鏡で測定した結果を図１４
１(a) に示す。この図は試料を真上から撮影した典型的
な光学顕微鏡写真であるが、白い領域がすでに結晶化が
進み単結晶になった領域である。１μm まで再現性よく
「種」から均一に伸びるが、さらに長く熱処理を行うと
成長端が波状になってくることがわかった。図１４１
(b) は６００℃５分間の熱処理後写真撮影を行う手順を
数回繰り返し、横方向に固相成長していく時の成長端の
移動から求めた典型的な成長距離の時間依存性を示す。
図中の直線は原点を通らないが、成長のはじめにまず
「種」から真上に伸び、次に横にのびはじめるため、上
に伸びている時間だけ横に伸び始めるのが遅れていると
考えられる。図中にひいた各々の直線の傾きから成長速
度を求めると、ａおよびｂで多少ばらつきがみられる
が、１．５〜２．０μm までは成長速度１００nm/ 分で
進み、その後その１／４まで成長速度が遅くなる。一旦
成長が遅れ始めた場所では成長速度は回復せず成長端は
波状になる。そして最後は「種」以外のところから発生
した結晶とぶつかって成長が止まる。
【０１１８】次に、この成長途中の成長端（アモルファ
スシリコンと結晶との界面）を断面の透過電子顕微鏡観
察（ＴＥＭ）で詳細に解析した。典型的な例として０．
５μm まで成長させたものと２μm まで成長させたもの
成長端の断面写真を図１４２，１４３，１４４，１４５
に示す。この結果これらはそれぞれ（１１０）シリコン
面優先成長モードと（１１１）シリコン面優先成長モー
ドであることを見出だした。
【０１１９】これを図１４６に模式図で示す。すなわち
［１００］方向に横方向成長するに従い優先成長面が変
化していくことを見出だした。
【０１２０】さらに本発明者らは、この膜内の応力を顕
微ラマン法を用いて測定した。この結果図１４７に示す
ように、「種」ではほとんど応力がみられず「種」から
１μm 程度離れたところで３×１０9 dyn/cm2 にまで達
していることがわかった。
【０１２１】これらの事実から、（１１０）シリコン面
から（１１１）シリコン面への優先成長面の変化につい
て以下のように考察した。
【０１２２】まず、シリコンの剪断降伏応力については
この結晶化を進めている温度では、２〜３×１０9 dyn/
cm2 と思われる。この値は「種」から０．５μm 以上横
に成長した位置で発生するとみられる。この応力によっ
て（１１１）シリコン面のずれが起こり（１１１）シリ
コン面の優先成長に変化していくと考えた。とくにこの
考えでは成長が進むと、（１１１）双晶が引き続き起こ
るので、１μm 以降では応力は一定値になり、しかも結
晶性は回復しないはずである。事実、断面ＴＥＭで観察
すると図２６で示したように双晶が見えている。また若
干寸法位置に誤差はあるが、成長速度の変化する点が
（１１１）面優先成長モードの発生位置に相当してい
る。
【０１２３】このように膜中の応力が結晶成長に極めて
不利であることを発見し、この応力を低減すべく、応力
発生の原因を種々考察した。この結果、応力は「種」部
にはみられず成長に伴い増加している。そこで膜が結晶
化するときの体積変化がその原因の１つであることに気
付きこれに着目した。
【０１２４】膜が成長するに従い体積が変化するという
ことは、同じ元素で構成されていても単結晶状態と非晶
質状態で原子間の結合距離が変わる事によると考えられ
る。そこで非晶質状態でも単結晶の状態と同じ平均原子
間隔にしておけば応力が生じないはずであると考えた。
【０１２５】このような予測から、単結晶の平均原子間
隔にほぼ一致するような原子間隔の非晶質薄膜を形成し
て横方向固相成長を行ったところ、予測通り（１１０）
面優先成長が１０μm 以上も続き、双晶など結晶欠陥が
なく結晶性の良好な単結晶薄膜を得ることができた。
【０１２６】このように、非晶質膜が、所謂「種」にな
る単結晶露出部分に接触していると、その「種」結晶か
ら、一気に高速で再結晶化し、不随意に再結晶化する部
分が発生する迄に、再結晶化寸法領域を拡大できるわけ
である。
【０１２７】また、他方、非晶質膜が、所謂上記「種」
になる単結晶露出部分に接着していない場合は、一定の
膜厚以下の薄い膜を用意した場合、非晶質部分は、個々
に、結晶成長しながら凝集し、粒状の欠陥の無い単結晶
になる。
【０１２８】本発明は、原子間距離に着目した全く新し
い方法を提供している。この方法による効果は、今まで
にない現象を応用しているので、学問的にはまだ完全に
解明されるに至っていないが、現段階では、上記の様に
説明できる。
【０１２９】
【実施例】以下に本発明の実施例について図面を参照し
つつ詳細に説明する。
【０１３０】まず、Ｓｉ単結晶薄膜を得るにあたり、非
晶質Ｓｉ膜の平均原子間隔を、予め、Ｓｉ単結晶の平均
原子間隔の１．０２倍以上からなる膜を用い、非晶質膜
の表面に酸化膜の成長付着を抑止し固相成長直前まで原
子間隔を緩めるため、非酸化性雰囲気であるＮ2 雰囲気
にして、熱処理した。
【０１３１】図２は、本発明の第１の実施例の薄膜形成
装置の概略を示す図である。この装置は、チャンバー１
０１と、膜堆積用の原料ガス導入口１０２と、排気口１
０３と、薄膜を形成すべき試料を載置する試料台１０４
とを具備している。本実施例では、例えば原料ガスとし
て水素Ｈ2 やＳｉＨ4 あるいはジシラン等を導入するよ
うになっており、また必要に応じてドーピングガスも導
入可能である。図では簡略化のため、導入口は１つにな
っているが、これも必要に応じて試料台近傍まで別々に
導入するようにしても良い。試料台１０４は加熱機構を
具備しており、温度は適宜上昇あるいは降下できるよう
になっている。さらにここでは結晶性を判定するための
評価装置（特殊ＲＥＥＨＤ装置）を具備しており、試料
表面にビームを照射するビーム照射手段１０５と、試料
表面からの反射電子を受ける受光管１０６とによって、
「平均原子間隔」を高精度にモニタすることができるよ
うになっている。このビーム照射手段および受光管は、
試料表面に非常に小さい角度で入射及び反射させること
ができ、また適宜角度を変更できる。さらに上方には、
結晶性評価装置の一つである、特殊ラマン分光器１０７
が設けられている。この装置を用いて薄膜形成を行う方
法について説明する。図３(a) および(b)は、本発明の
第１の実施例の膜堆積のシーケンスの概略を示す図であ
る。図３中横軸は時刻であり、縦軸は温度である。図４
(a) 乃至(c) は薄膜形成工程を示す図である。ここで
縦軸の温度は図２の試料台１０４に付着させた熱電対で
測定した。勿論上記熱電対は十分較正をしたものを用い
ている。
【０１３２】まず、図４(a) に示すように、ｐ型の単結
晶（１００）シリコン基板２０１表面に予め酸化シリコ
ン膜２０２を堆積させ、フォトリソグラフィにより開口
部２０３を作成した。そして薄膜の堆積に先立ち、図３
(a) および(b) の点Ｔ1 以前の時点で基板等の清浄化を
行うため、所定の温度及びガス組成で処理をした。
【０１３３】引き続き、図４(b) に示すように膜厚３１
５オングストロームの非晶質シリコン膜２０４を堆積す
る。図３では点Ｔ1 から点Ｔ2 の間が所謂成膜工程に相
当し、例えばこの実施例１では５２５℃であった。
【０１３４】そしてこの後窒素Ｎ2 雰囲気中で再結晶化
のための熱処理を行う。これは図３中時点Ｔ3 からＴ4
に相当し温度は例えば６００℃であった。しかる後に温
度を降下させ、時点Ｔ5 以降で取りだす。このようにし
て図４(c) に示すように単結晶シリコン膜２０５が得ら
れる。ここで、点1 から点Ｔ2 の成膜を、温度及びガス
組成を変化させて行った結果、成膜速度Ｒが下式を満た
す条件下でおこなった場合に、平均原子間距離が１．０
２以上の膜が得られた。
【０１３５】 この条件が示す領域を図５に記す。この条件以外の領域
では、平均原子間隔が１．０２を上回る膜は成膜できな
かった。
【０１３６】本実施例では、平均原子間隔を、シリコン
単結晶の１．０２倍以上を保持するため、非晶質シリコ
ン膜２０３の表面に酸化膜が付着しないように、図２に
示すチャンバ１０１内で、真空排気した状態で保持し
た。そして、そのまま図３のＴ3 からＴ4 に示す時点に
相当する６００℃で再結晶化させた。
【０１３７】図３(b) には、例えばここで用いた膜質の
変遷の概略を示す。膜質は例えば図２に示した、特殊Ｒ
ＨＥＥＤ装置１０５，１０６及び特殊ラマン分光器１０
７を用いて評価した。測定した結果を図３(b) に示す。
横軸は時間の経過を示し、縦軸は平均原子間隔を示す。
Ｔ2 すなわち成膜終了の時点では、酸化シリコン膜２０
２上の非晶質シリコン膜２０３の平均原子間隔は、シリ
コン単結晶に比較して１．０２倍であった。また時点Ｔ
5 は、再結晶化した後に相当し、平均原子間隔は、シリ
コン単結晶に比較して１．００となっている。
【０１３８】この後、図２のチャンバ内でその膜質がど
のようになっているかを評価した。評価結果を図６に示
す。図６(a) は測定原理を示す図である。図６(b) から
明らかなように、平均原子間距離は表面から８０nm程度
までは１．０２以上であり、さらに深くなると極めて小
さくなることがわかる。また横方向固相成長速度の測定
結果を図７に示す。横軸は再結晶化時間をしめす。これ
は換言すれば、図３の時点Ｔ3 からＴ4 に相当するもの
である。縦軸は横方向再結晶化距離である。この横方向
距離の寸法は、長ければ長いほどＳＯＩ素子としての利
用に適するわけである。そしてまた、この再結晶化領域
に結晶欠陥が極力少ない方が、ＳＯＩ素子への応用展開
に有利になるわけである。図７の図中の曲線ａは、上記
示してきた実施例に相当するものである。図７中の曲線
ｂ，ｃ，ｄは、比較の為に作成した、従来方法に依るも
ので、いずれも膜厚２００nmの非晶質膜を堆積し、格段
の注意は払わず、途中で大気に曝した。その後、別の炉
に入れ、Ｎ2 雰囲気でアニールし、６００℃１時間の熱
処理を行ったものである。この時の平均原子間隔は１．
００１であった。このようにして再結晶化された従来例
の場合、再結晶化速度が遅く双晶も多く含んでいた。
【０１３９】図からあきらかなように、本発明実施例の
方法によれば、従来例の結果に比べて、約１．７倍の勾
配で成長している。この勾配、即ち成長速度が早ければ
早いほど、結晶性が良く，遠くまでのびるわけである。
【０１４０】既に作用の項で述べたように、非晶質から
単結晶に再結晶化して行く過程では、不随意に結晶核が
発生する部分があると、結晶性が不良になるばかりでな
く、再結晶化寸法が伸びない等の不都合が生じる。従っ
て、結晶性の改善及び結晶距離の伸長を目指すには、出
来るだけ高速で再結晶化させることである。本発明の実
施例の結果は、上記データでもわかる様に、「高速性」
と、「結晶性」の両面に大きな成果を見出している。従
来方法では、不純物を高濃度に添加したり、圧力を加え
たりする手段を用いているが、本発明者等は、原子間距
離に着目した全く新しい方法を提供している。
【０１４１】このように非晶質シリコン膜表面を清浄に
し、膜厚等を予め薄くすることにより、原子が一応結合
しているが、原子間の結合が緩んだ自由な状態を作り出
しており、これが結果的には、平均原子間距離の寸法増
大につながる。そして平均原子間距離の増大を保ったま
ま、熱処理を行うと非晶質シリコン膜表面の原子は動き
易くなる。そして、「種」になる単結晶露出部分から、
一気に高速で再結晶化し、不随意に再結晶化する部分が
発生する迄に再結晶化寸法領域を拡大することができ
た。
【０１４２】なお、本実施例では、再結晶化工程に於い
て、その雰囲気をＮ2 としたが、これを水素雰囲気やア
ルゴン雰囲気としても良い。また、本実施例では固相成
長温度を堆積温度よりも高温としたが逆に固相成長温度
を低温として長時間熱処理してもよく、また光で固相成
長を促進させてもよい。また熱処理以外にＥＢなどを用
いても良い。
【０１４３】次に本発明の第２の実施例について説明す
る。
【０１４４】集積回路の微細化にともない半導体素子の
大きさは限界に近づき、単に２次元的に縮小するだけで
なく３次元的な配慮、すなわちチャネル領域の縮小を単
にソ―スとドレインの間隔を狭めるというだけでなく、
深さ方向にも縮小することが必要になってきた。例えば
ＭＯＳでは、チャネルの間隔が〜０．１μm 程度に狭く
なってくると、実際に電流の流れるチャネルの表面近傍
だけを低濃度層にする必要も生じてきており、今後のデ
バイスサイズの縮小にはこのような極薄い単結晶層の形
成技術が不可欠となってくる。さらに、バイポ―ラ―ト
ランジスタにおいてもベ―ス領域を薄くすることで高速
動作が可能となるなど本発明の応用範囲広い。
【０１４５】図８は本発明の第２の実施例としてバイポ
ーラトランジスタのベース領域に用いることができる薄
い単結晶シリコン層の製造方法を示したものである。
【０１４６】まず図８(a) に示すように、シリコン基板
の表面を０．１％ＨＦ水溶液で洗浄して、表面の自然酸
化膜２を除去し、基板の表面を清浄にする。この基板を
図２の装置に移す。
【０１４７】つぎに、水素ガスを１００００ＳＣＣＭ、
１Torr流しながら５２５℃に温度を上げる。そして、５
２５℃に保持したままシランガス５００ＳＣＣＭ、３To
rrを２分間流し、シランガスの熱分解反応により基板上
に非晶質膜を堆積した。このときの非晶質膜の平均原子
間隔は単結晶の１．０２倍となった。但しこの平均原子
間隔は別途基板上に設けた酸化シリコン膜の上に堆積し
た非晶質膜を用いてモニターした。非晶質膜３の膜厚を
８０nm以下にすると平均原子間隔は単結晶の１．０２倍
から徐々に増大した。
【０１４８】またシランガスと同時にジボランを流すと
ｐ型の半導体層ができ、ホスフィンを同時に流すとｎ型
の半導体膜ができる。ここではシランガスのみを流した
場合を示す。
【０１４９】このようにして、シランガスを流し非晶質
シリコン膜３を成膜した後、再び高純度の水素ガスを流
して非晶質シリコン膜の表面が酸化されないようにしな
がら６００℃に昇温し、１０時間保持した。なお、水素
ガスの代わりにアルゴンガス、ヘリウムガス、窒素ガス
などの高純度ガスを用いても同様であり、さらに、１０
-4Torr以下の高真空に維持しても良い。このように、６
００℃の非酸化性雰囲気で熱処理している間に図８(c)
に示すように固相成長により下地シリコン基板から結晶
化が起こり、非晶質シリコン３は単結晶シリコン層４に
なる。この時、非晶質シリコンの平均原子間隔は単結晶
の１．０２倍と緩んだ状態にあり、図１に示したように
非晶質表面からシリコン原子が自由に動いて、固相成長
するに従って余ったシリコン原子が表面に抜けたり、足
りないシリコン原子が表面から補われるため、結晶欠陥
の無い高品質の単結晶を成長させることができたものと
思われる。
【０１５０】ここでシリコン原子の移動できる範囲、表
面から補給の届く範囲、あるいは表面の活性なシリコン
原子の結合ポテンシャルの及ぶ範囲を測定するため、膜
厚を変化させて非晶質膜の平均原子間隔を変化させ、他
の条件はまったく同様にして欠陥密度を測定した。すな
わち非晶質シリコン膜の成長と固相成長は同一のチャン
バー内で行うようにし表面に酸化膜の無い状態で固相成
長させた場合の単結晶膜と、種々の膜厚の非晶質シリコ
ン膜を成膜し従来通り一旦別の反応炉に移して表面に自
然酸化膜を形成した後固相成長した場合との単結晶膜の
欠陥密度の差を測定した。その結果を図９に示す。この
図からあきらかなように、非晶質シリコン膜の膜厚を８
０nm以下にするのが望ましく、８０nm以上にするとこれ
らの効果が及ばなくなり結晶欠陥がみられるようにな
る。
【０１５１】次に、膜厚を変えて非晶質膜の平均原子間
隔を変化させ、酸化膜のない自由表面を維持した場合
（曲線ａ）と、非晶質膜成膜後一旦大気中に取り出した
り、固相成長中の雰囲気を酸化雰囲気にしたりすること
で非晶質膜表面に酸化膜が存在する場合（曲線ｂ）と、
エレクトロンモビリティと非晶質膜の膜厚との関係を測
定した結果を図１０に示す。この場合酸化膜が存在しな
い形成方法である本発明膜厚が８０nm以下の場合、すな
わち非晶質膜の平均原子間隔が単結晶の１．０２倍以上
の場合には、エレクトロンモビリティは大きく、これを
越えると小さくなるのに対し、表面に酸化膜が存在する
従来の形成方法の場合はエレクトロンモビリティが小さ
い。この図から酸化膜の存在しないこと、平均原子間隔
を単結晶の１．０２倍以上に保つことがエレクトロンモ
ビリティに極めて重要な役割をはたすことがわかる。比
較のため図１３４に非晶質膜の表面が酸化されており、
平均原子間隔が単結晶の１．０２倍より小さい場合の固
相成長の様子を説明したものを示したがこの場合、非晶
質膜は原子がランダムに配置されており、結晶成長が進
むと規則性のある結晶格子位置にそれぞれの原子が収ま
っていく。この時、ランダムな配置をしている原子の数
と規則性のある格子位置に入っている原子の数は一致し
ていない。これは局所的にはさらにひどく、図１３５に
示したように結晶成長に伴い格子の間に余ったり、格子
位置にあるべき原子が足りなくなったりしてしまう。に
もかかわらず、それぞれの原子は非晶質といえども互い
に結晶をもっておりモビリティは小さく全く自由に動け
るわけではない。そこで、これらは格子歪や結晶欠陥、
双晶などとして単結晶膜に残ってしまう。このため従来
の方法の場合では、非晶質成膜後、固相成長で結晶化を
すると単結晶中に多数の結晶欠陥存在する。これらは双
晶や積層欠陥と呼ばれるものであり、点欠陥や転位ネッ
ト、らせん転位なども多く含む。
【０１５２】次に本発明の第３の実施例について説明す
る。なお前記実施例では水素雰囲気中で非晶質シリコン
膜を成長したが、この例ではタ―ボ分子ポンプを使って
１×１０−４Ｔｏｒｒの高真空に排気しながら、熱処理
して単結晶化する。すなわちシランガスの熱分解を用
い、圧力３Ｔｏｒｒ、流量２００ｓｃｃｍ、５２５℃に
おいて成膜速度１０ｎｍ／分で非晶質シリコンを堆積
し、５分間シランガスを流し、シランガスを止めた後、
タ―ボ分子ポンプを使って１×１０−４Ｔｏｒｒの真空
に排気しながら、６００℃、１０時間熱処理して単結晶
化し５０ｎｍの単結晶薄膜を成膜した。従来はロータリ
ーポンプを用いて１０−２Ｔｏｒｒ程度に排気してお
り、微量の酸素が自然酸化膜を形成していたが、タ―ボ
分子ポンプの導入により極めて高真空を得ることができ
る。
【０１５３】この場合、透過電子顕微鏡（ＴＥＭ）で
は、結晶欠陥が観察されず、膜厚を変化させたが、膜厚
が８０nm以下で、平均原子間隔が単結晶の１．０２倍以
上の膜ではいずれもＴＥＭで結晶欠陥が観察されなかっ
た。
【０１５４】次に本発明の第４の実施例について説明す
る。
【０１５５】この例では、キャリア濃度１×１０17cm-3
になるように、非晶質膜成膜時にシランガスと同時にホ
スフィンを流して形成した膜の単結晶化後の移動度を、
Ｈａｌｌ測定で求めた結果，図１０に示したのと同様に
なった。従来のように表面に酸化膜があると薄い非晶質
を用いても移動度の高い結晶性の良い単結晶は得られな
かったのに対し、本発明の方法を用いると、膜厚が８０
nm以下すなわち平均原子間隔が単結晶の１．０２倍以上
である非晶質膜を用いて固相成長させると結晶性が急激
に良くなり、単結晶シリコンで得られる移動度の限界ま
で移動度は向上させることができた。
【０１５６】次に本発明の第５の実施例について説明す
る。
【０１５７】この例では熱処理中の真空度による依存性
を測定するため、前記実施例と同様にして非晶質シリコ
ンを５０nm成膜した後、真空度を変えて６００℃、１０
時間熱処理した膜のＨａｌｌ移動度を測定した。この成
膜直後の膜の平均原子間隔は単結晶の１．０２５倍であ
った。この結果、真空度が１×１０-3Torrより悪くなる
と図１１に示すように結晶化後の膜中の移動度は急激に
低下した。これらの膜の表面を熱処理中にＲＨＥＥＤ
（Reflection High Energy Electron Difraction）によ
り観察すると１×１０-3Torrより悪い真空では、結晶化
が終わってもシリコンの結晶を示す回折像が得られず、
表面が酸化物が覆われていることも判明した。固相成長
前後の平均原子間隔の時間変化を調べた結果成膜直後に
単結晶の１．０３倍であったものの炉内に放置されてい
る間に徐々に平均原子間隔が縮み、固相成長直前には
１．００５まで縮んでいることが判明した。これは本発
明の平均原子間隔の縮みの効果を裏付ける証拠の一つと
して挙げられる。
【０１５８】さらに本発明の第６の実施例として、固相
成長中の非晶質シリコン表面の酸化を防ぐために雰囲気
を還元雰囲気とする方法について説明する。配管のつな
ぎ目などからの空気の漏れあるいは炉内の壁の吸着分子
の再蒸発などによって、炉の中には酸素、水分などが漂
っており、これを水素ガスで希釈あるいは押し流すこと
によって還元雰囲気とした。ここで、水素ガスの圧力を
高く、流量を大きくすると表面の酸化が抑止され、堆積
された非晶質膜の平均原子間隔が固相成長直前まで維持
されるため、単結晶中の欠陥がなくなり、移動度が向上
してくる。ここで下地基板として砒素濃度２×１０19ｃ
ｍ-3のｎ型シリコン基板を用い、この上層に膜厚２０nm
のイントリンシックの非晶質シリコン膜を形成し、上記
水素を用いた還元雰囲気中で、５８０℃、１時間の熱処
理を行い単結晶シリコン膜を形成した。堆積した２０nm
の非晶質シリコン膜の平均原子間隔は単結晶の１．０３
倍であった。但しこの値は別途堆積した酸化シリコン上
の非晶質膜を用いてモニターした。
【０１５９】このとき水素流量を変化させ、水素流量と
エレクトロンモビリティとの関係を測定した結果を図１
２に示す。この図からもあきらかなように、水素流量が
増大するとエレクトロンモビリティが増大することがわ
かる。
【０１６０】なお還元性の水素雰囲気以外にアルゴンガ
ス、ヘリウムガス、窒素ガスなどの不活性ガスを流して
も同様の効果が得られた。
【０１６１】単結晶化を終了した後の不純物分布をＳＩ
ＭＳで分析した結果の一例を図１３に示す。下地基板は
砒素濃度２×１０19ｃｍ-3のｎ型半導体であるが、その
上に本発明の方法によって形成した２０nmの単結晶薄膜
はＳＩＭＳの検出限界以下の導電性不純物を含まないイ
ントリンシックのままであった。
【０１６２】以上シリコンを含むガスの熱分解による化
学気相堆積法（ＣＶＤ法）を例に示したが、非晶質シリ
コン成膜に蒸着法、スパッタ法などを用いても同様の効
果を得ることができた。また、シリコン以外にもゲルマ
ニウムでも同様の効果を得ることができることはいうま
でもない。
【０１６３】本発明の第７の実施例としてこの装置を用
いてＭＯＳ型トランジスタを形成する方法について説明
する。
【０１６４】まず、図１４(a) に示すようにシリコン基
板表面１１に、一層目の半導体装置を形成した後、ＣＶ
Ｄ法によりシリコン基板全面にシリコン酸化膜１２を約
１μｍ堆積する。ここで一層目の半導体装置はゲート電
極６とソースドレイン領域７とからなるＭＯＳＦＥＴで
あり、８は素子分離絶縁膜である。
【０１６５】次に図１４(b) に示すように、レジストを
塗布し露光現像した後、反応性イオンエッチングにより
所望領域のシリコン酸化膜１２をエッチングし、積層部
分単結晶化の際に種結晶となるシリコン基板表面を露出
させ、残るレジストを剥ぐ。そしてシリコン基板を酸等
で洗浄し、露出しているシリコン表面を清浄に保ちなが
ら非晶質シリコンの反応炉内に搬入する。
【０１６６】形成に際してはまず、ウェハを反応炉に搬
入した後、反応炉内を真空引きする。後で固相成長をさ
せる時に種結晶となる露出シリコン面には、自然酸化膜
が成長しないよう細心の注意をする。そして基板温度を
４５０〜５５０℃に上げる。
【０１６７】ここで非晶質シリコンの堆積をシランガス
を用いて行う場合、良質の非晶質シリコンを得るために
基板温度は５００〜５５０℃の間に保ち、ジシランガス
を用いる場合には４５０〜５５０℃の間に保つ。シラン
あるいはジシランガスを反応炉内に導入し、これらシラ
ン系ガスの熱分解反応により、基板全面に非晶質シリコ
ン１３を堆積する（図１４（ｃ） ）。この時，シラン
系ガスにジボランあるいはホスフィンを混入し、ボロン
あるいはリンを含む非晶質シリコン膜を堆積しても良
い。この非晶質シリコン層の膜厚は２０ｎｍ以下とす
る。このようにして２０ｎｍ以下の所望の膜厚が得られ
た段階で、シラン系ガスの反応炉内への導入を止め炉内
温度を低下させる。成膜速度はガス流量等で制御し前記
の成膜速度式を満たす条件で成膜する。
【０１６８】続いて、継続して装置内を真空引きし、１
０-7Torr以下の高真空にして、炉内温度を６００℃程度
まで昇温し薄い非晶質シリコン膜を結晶化し、単結晶シ
リコン層１４を形成する（図１４(d) ）。この工程で、
基板シリコンと接している面を固相成長のシ―ドとして
非晶質シリコンが横方向に単結晶化する。高真空中で
は、非晶質膜の平均原子間隔は堆積時の値に維持される
ため、非晶質膜の結合は緩い状態に保たれており、非晶
質及び単結晶シリコンの表面のシリコン原子は結合が不
完全であるため非常に動き易く、表面をマイグレ―トし
て移動する。さらにまた２０nm以下の薄膜にすることに
より、表面マイグレ―トの影響が膜中全体に及び、膜中
の原子全体が非常に動き易い状態に保たれる。そのため
結晶化速度が大きく、単結晶化を妨げる無作為の結晶核
生成が起こる前に、シ―ドから遠くまで単結晶化され
る。例えば６００℃で結晶化させた場合、２０μm の長
さまで単結晶化した。結晶成長させる温度はさらに低い
温度でも良い。しかしその場合より長い時間が必要とな
る。例えば５８０℃では２０時間以上必要であった。ま
た、非晶質シリコン中に濃度１０20cm-3程度のボロンあ
るいはリンを導入すると、結晶化速度が増加し、単結晶
化領域は１００μm となった。さらに、下地の絶縁膜表
面にあらかじめ高濃度のリン、ボロンなどシリコンに対
して電気的活性な元素を入れておくとさらに広い領域の
単結晶化を進めることができた。また絶縁膜そのものを
リン、ボロンなどを含むガラスで形成しても同様の効果
を得ることができた。これらの工夫により表面の原子の
マイグレ―ションに加え、下の方の界面の原子の移動も
起き易くすることで結晶成長の速度が速くなり、より広
く単結晶化が進んだと考えられる。
【０１６９】また、非晶質シリコンを単結晶化する前に
反応炉から一旦搬出して、イオン注入によりボロンやリ
ンを導入するようにしても良い。この場合には、炉内に
再度搬入した後、固相成長の前に自然酸化膜の剥離を再
び行い、平均原子間隔を再度緩める必要がある。
【０１７０】またこの変形例として、単結晶化前に、非
晶質層を所望の形状に整形しても良い。この場合には、
レジストを塗布し、露光現像した後、ＲＩＥでシリコン
をエッチングし、残るレジストを剥離する。また固相成
長速度は成長の方向で大きく異なり、＜１００＞方向が
最も早いことが確認されている。そのため、非晶質層の
形状は図１５に示すように＜１００＞方向に長辺がある
形状にした。炉内にウェハを搬入し、非晶質シリコン上
の自然酸化膜を前述の還元反応により剥離する。その
後、高真空状態で固相成長を行う。
【０１７１】以上の工程で薄くかつ高品質の単結晶シリ
コン薄膜１４が形成されるが特に必要がなければ、２０
nm以下の膜厚の単結晶薄膜をそのまま用いて素子を形成
しても良い。この場合、むしろ移動度などは大きくな
り、ＮＭＯＳで１０００cm-2／V.S を越えるものも得ら
れた。ただし素子を形成する際、通常の素子と異なりソ
―ス・ドレインのコンタクト形成等に工夫を要する。ま
ず、単結晶シリコン薄膜１４の上に絶縁膜１８を形成
し、この絶縁膜１８のソ―ス・ドレインの一方に相当す
る領域にコンタクトＨを開ける。これにはＲＩＥ、ＣＤ
Ｅ、フッ素系の水溶液などのいずれを用いても、オ―バ
―エッチングにより単結晶膜を突き抜けるということが
起きる。そこで、コンタクト抵抗を下げるために配線１
９としては、通常用いられる多結晶シリコンではなく、
タングステンシリサイドなどのシリサイドを用いた。例
えばタングステンシリサイドの形成には、六フッ化タン
グステンと水素ガスの混合ガスなどを用いた。また、本
発明を用いてコンタクト領域の単結晶薄膜の露出部分の
クリ―ニングをしてから連続して高濃度にドープした２
０nm以下の薄膜非晶質シリコンを堆積し結晶化して配線
として用いても良い。いずれにしても良好なコンタクト
特性が得られ前記したように高移動度の素子（トランジ
スタなど）を形成することができた（図１４(e) ）。
【０１７２】さらに本発明の第８の実施例として２回の
非晶質シリコンの堆積と熱処理による結晶化を用いてよ
り厚い単結晶層を形成する例について説明する。
【０１７３】１回目の非晶質シリコン堆積と結晶化は図
１４(a) 乃至図１４(d) に示した前記第６の実施例とま
ったく同様に行い図１６(a) 乃至図１６(d) に示すよう
に単結晶シリコン膜１４を得る。
【０１７４】この後、２回目の非晶質シリコン堆積と結
晶化を行う。すなわち第１の単結晶シリコン膜形成のた
めの熱処理後、反応炉を開けることなくそのまま反応炉
温度を４５０℃〜５５０℃にして、シラン系ガスを反応
炉内に導入し、膜厚２００nmの非晶質シリコン膜１３ｓ
を堆積して（図１６(e) ）、ガスの導入を止める。この
時点ではシリコン基板１１を炉外に搬出し、別のアニ―
ル炉を用いて結晶化しても良い。そして炉内温度を６０
０℃程度に昇温し、図１６(f) に示すように、先に結晶
化した膜１４をシ―ドとして非晶質膜を垂直方向に単結
晶化する。２００nmの非晶質膜１３ｓを堆積した場合、
垂直方向に容易に単結晶化し単結晶シリコン膜１４が得
られた。
【０１７５】この後シリコン基板を真空炉外に搬出し、
ＣＶＤ法でシリコン酸化膜を堆積し、レジストを堆積し
て露光現像し、このレジストをマスクにして下層のシリ
コン酸化膜の所望領域を反応性イオンエッチングにより
エッチングする。そして残りのレジストを剥離し、次に
シリコン酸化膜をマスクとして単結晶化したシリコンの
所望領域を反応性イオンエッチングによりエッチングす
る。再び、ＣＶＤ法でシリコン酸化膜２０を堆積した
後、バイアススパッタ法でシリコン酸化膜を平坦化す
る。その後、単結晶シリコン層が露出されるまでシリコ
ン酸化膜を湿式エッチングする（図１６(g) ）。このよ
うにしてシリコン酸化膜２０によって素子分離のなされ
た２層目の単結晶シリコン層が得られ、単結晶シリコン
層１４としての合計膜厚２２０nmとなる。
【０１７６】以下は２層目のＭＯＳ型トランジスタの製
造を記す。まず２層目のシリコン基板にしきい値制御の
ためのチャネルド―ピングをし、ゲ―ト絶縁膜となるＣ
ＶＤシリコン酸化膜を２０nm堆積し、ゲ―ト電極となる
ＣＶＤポリシリコン膜を２００nm堆積する。レジストを
塗布し、露光現像し、ＲＩＥでポリシリコンをエッチン
グしてゲ―ト電極を形成しさらに、ソ―ス・ドレインと
なる領域に導電性不純物をイオン注入する。ド―ズ量は
２層目シリコン膜の膜厚を考慮して決定する。例えば、
膜厚が５０nmの場合、１×１０15cm-2とすると、Ａｓイ
オンで１×１０20cm-3の高濃度が得られた。そして活性
化アニ―ルを行い、導電性不純物を活性化する。さらに
ＣＶＤシリコン酸化膜を堆積し、ソ―ス・ドレイン電極
形成のための開口部を設け、電極及び配線層を形成す
る。
【０１７７】また、本発明においては、非晶質膜形成
は、スパッタ法あるいはＵＨＶ法を用いても良い。例え
ば、一部シリコン基板を露出させた絶縁膜を有するシリ
コン基板を１０-10 Torr以下の高真空に保持し、高純度
シリコンをタ―ゲットとして電子ビ―ムで蒸発させ、こ
のシリコン基板表面に蒸着させる。この時まず、蒸着に
より絶縁膜上に平均原子間隔１．０３倍、膜厚２０nmの
非晶質シリコン膜を形成した後、このシリコン基板を高
真空に保持したまま６００℃で５時間以上加熱すると絶
縁膜上に単結晶シリコン薄膜を形成することができた。
次に本発明の第９の実施例について説明する。
【０１７８】この例では図１７に示すように、粒状の単
結晶シリコン２０５を形成することを特徴とする。ここ
でもやはり、実施例１と同様にシリコン単結晶薄膜を得
るにあたり、非晶質シリコン膜の平均原子間隔を、予
め、シリコン単結晶の平均原子間隔の１．０３倍以上か
らなる膜を用い、非晶質膜の表面に酸化膜の成長付着を
抑止するため非酸化性雰囲気のＮ2 にして、熱処理し
た。
【０１７９】膜作成の装置は、図２に示したものと同一
のものを用いた。また薄膜形成のためのシーケンスは図
３(a) と同一とした。しかし、試料構造は若干異なる形
を選んだ。即ち、先の実施例１では図４に示すように酸
化シリコン膜２０２に開口部２０３を設けたが、この実
施例９では、図１８(a) 乃至(c) に示すように開口部を
設けなかった。
【０１８０】まず、図１８(a) に示すように、酸化シリ
コン膜２０２を形成した後、図１８(b) に示すように非
晶質シリコン膜２０４を堆積する。この膜厚は実施例１
では３１５オングストロームであったが、ここでは２０
０オングストロームとした。しかし、本実施例９の文頭
にも報告した様に、膜堆積直後の測定結果では、平均原
子間距離は、単結晶シリコン基板のそれに対して、１．
０３倍の値を得た。
【０１８１】この後、図１８(c) に示すように６００℃
５時間の熱処理を行い単結晶シリコン２０５を形成す
る。ここで、再結晶化条件に関しては、実施例１と同一
とした。即ち、表面自然酸化膜の被着を抑えるために、
例えば同一炉を用いた。ここでは前述したように、非晶
質シリコン膜が、再結晶化するにあたり、所謂「種」に
なる単結晶シリコン露出部分に接触していない様にし
た。その結果、図１９にＴＥＭ写真を示す様に、非晶質
部分は、結晶成長しながら凝集し、欠陥の全く無い極め
て良質な単結晶粒を得た。図２０にＴＥＭ写真を示す様
に、その単結晶詳細観察の結果、下地の酸化シリコンに
対して、垂直方向に〈００１〉シリコン軸が成長してい
る。
【０１８２】本発明者等は、更に、膜厚や温度、下地な
どを選ぶことでこの粒を、任意の大きさに揃えうること
も突き止めた。ちなみに、図２１(a) 乃至(c) は、初期
非晶質シリコン膜厚を２００オングストローム、１００
オングストーム、５０オングストロームとした場合の結
果を示す。それぞれの場合の初期非晶質の平均原子間距
離は、単結晶シリコン膜のそれに対して、１．０３倍、
１．０３２倍、１．０３４であった。これらは、いずれ
も、極めて良好な単結晶となっている。
【０１８３】次に本発明の第１０の実施例について説明
する。
【０１８４】ここではＧｅ単結晶薄膜を得るにあたり、
非晶質Ｇｅ膜の平均原子間隔を、予め、Ｇｅ単結晶の平
均原子間隔の１．０２倍以上からなる膜を用い、非晶質
膜の表面に酸化膜の成長付着を抑止するため非酸化性雰
囲気のＮ2 にして、熱処理した。膜作成の装置は、実施
例１と同様図２に示したものを用いた。
【０１８５】また膜堆積のためのシーケンスもここでは
図３(a) と同一であった。試料構造は図２２(a) に示す
ように図１８(a) に示した実施例９のものと同様にし
た。即ち、この例でも、開口部を設けなかった。
【０１８６】そして、膜中のゲルマニウムの平均原子間
隔が、Ｇｅ単結晶の平均原子間隔の１．０２倍となるよ
うな堆積条件を用いて非晶質ゲルマニウム２０６を堆積
した（図２２(b)) 。このとき非晶質ゲルマニウムの膜
厚は例えば１１５オングストロームであった。
【０１８７】このあと、再結晶化に関しては、実施例１
と同様にして再結晶化を行い、粒状の単結晶ゲルマニウ
ム膜２０７を形成した（図２２(c) ）。即ち、表面自然
酸化膜の被着を抑えるために、実施例１と同様の炉を用
いた。
【０１８８】この例では、非晶質ゲルマニウム膜が、再
結晶化するにあたり、所謂「種」になる単結晶露出部分
に接触していないため、その結果は先の図１８に示した
例と同様に、非晶質部分は、結晶成長しながら凝集し、
欠陥の全く無い極めて良質な単結晶を得た。しかも一軸
性の配向を得た。
【０１８９】本発明者等は、更に、膜厚や温度、下地な
どを選ぶことでこの粒を、任意の大きさに揃えうること
も突き止めた。
【０１９０】すなわち、非晶質膜の平均原子間隔を単結
晶の１．０２以下となるようにし、この非晶質膜の表面
を自由な状態に保ち、原子が膜内で自由に動けるように
し、ケミカルポテンシャル（ギプス自由エネルギー）の
変化に注目し、結晶化と同時にシリコン原子を動かし、
原子を凝集させるものである。
【０１９１】この例について実施例１１としてさらに説
明する。
【０１９２】まず、図２３(a) に示すようにシリコン基
板４１表面を９５０℃水蒸気雰囲気中で酸化し、膜厚
０．１μm の酸化シリコン膜４２を形成する。そしてＣ
ＶＤ法により膜厚０．０２μm の非晶質シリコン膜４３
を堆積する。ここで非晶質シリコン膜はシランガス１To
rr、５２５℃で２分間の成膜を行った。
【０１９３】そして、この後シランガスを止め連続して
６００℃３０分の熱処理を行い、図２３(b) に示すよう
に単結晶の粒状体４４を形成する。この時ガス清浄器を
通したアルゴンガスを流し続け、非晶質シリコンの表面
が酸化されるのを抑制した。この熱処理により、非晶質
シリコンは結晶化すると同時に凝集し、１つ１つが単結
晶の粒状体層を形成する。このときの電子顕微鏡（ＳＥ
Ｍ）写真を図２４および図２５に、断面の透過電子顕微
鏡（ＴＥＭ）写真を図２６に示す。この１つ１つの粒は
写真からも分かるように大きさ、間隔共に揃っている。
しかもその大きさは再現性よく同じ大きさに制御されて
形成される。
【０１９４】次にこの場合に、非晶質シリコン膜の膜厚
と６００℃で１時間熱処理した後の粒の大きさとの関係
を測定した。この結果を図２７に示す。この図からもと
もとの非晶質シリコンの膜厚が厚くすると粒の大きさを
大きくすることができることがわかる。
【０１９５】また下地と非晶質シリコンとのなじみの程
度により凝集したときの粒の形状を制御することも可能
である。
【０１９６】すなわちシリコン酸化膜を下地にすると１
つ１つの粒は小さくなる。これに対してリン硅酸ガラス
（ＰＳＧ）の場合、粒は大きく偏平になる。
【０１９７】次に、下地をＰＳＧ膜、窒化シリコン膜、
酸化シリコン膜の場合に非晶質シリコン膜の膜厚と６０
０℃１時間の熱処理語の粒の直径との関係を測定しその
結果を図２８に示す。この結果から下地を種々選択する
ことによっても粒の直径を制御することができることが
わかる。この他、ＢＳＧ，ＢＰＳＧ，ＡｓＳＧ膜などを
用いても同様に粒の大きさを大きくすることができる。
【０１９８】さらにまた、熱処理の温度、雰囲気の酸化
度によっても同様な制御を行うことができる。
【０１９９】次に本発明の第１２の実施例について説明
する。
【０２００】まず、図２９(a) に示すようにシリコン基
板５１表面にシランガスと酸素の混合ガスを用いてＣＶ
Ｄ法により基板温度４５０℃で、膜厚０．１μm の酸化
シリコン膜５２を形成し、さらにシランガスを用いたＣ
ＶＤ法により膜厚０．０３μm の非晶質シリコン膜５３
を堆積する。
【０２０１】そして、この後シランガスを止め連続して
水素ガスを流しながら１時間保持すると、非晶質シリコ
ンは結晶化し、凝集して図２９(b) に示すように単結晶
の粒状体５４を形成する。
【０２０２】これを７５０℃、２０時間にわたり塩酸ガ
スと水蒸気の混合ガスで酸化すると表面が約０．０５μ
m 周期の凹凸を有する酸化シリコン膜５５を形成する
（図２９(c) ）。
【０２０３】この後この上層にシランガスを用いたＣＶ
Ｄ法により基板温度６３０℃で多結晶シリコン膜５６を
形成する（図２９(d) ）。
【０２０４】これにより、表面を０．０５μm の凹凸に
して単位面積を大きくした電極を形成することができ
る。この多結晶シリコン膜を電極として用いる場合には
導電性不純物を後からイオン注入で形成しても良いが、
ジボランなどのガスを同時に流して形成することもでき
る。このようにして全工程を８００℃以下で実施するこ
とができるため、他の領域にＭＯＳ素子等が形成されて
いる場合にも適用することができる。
【０２０５】さらに図２９(c) の工程でシランガスによ
る成膜を基板温度５５０℃で行い非晶質シリコン膜を堆
積し、再び図２９(a) に示した工程から繰り返すことに
より凹凸の大きな表面を形成することができる。
【０２０６】さらにシランガスに代えてジシランガスを
用いたり、蒸着法やＭＢＥ法など他の方法で非晶質シリ
コン膜を形成するようにしても表面が酸化されず自由な
状態を保つようにして結晶化を進めるようにすれば同様
の効果を得ることができる。次に本発明の第１３の実施
例として、ＭＯＳキャパシタに本発明を用いる方法につ
いて説明する。
【０２０７】まず図３０(a) に示すように、シリコン基
板６１表面に膜厚０．０５μm の酸化シリコン膜６２を
形成し、レジストパターン６３をマスクとしてイオン６
４を用いた異方性イオンエッチングにより酸化シリコン
膜をエッチングする。
【０２０８】この後図３０(b) に示すようにＣＶＤ法に
より酸化シリコン膜６５を０．２５μm 堆積する。
【０２０９】そしてさらに図３０(c) に示すようにレジ
ストパターン６６を形成してイオン６７によって異方性
エッチングを行う。
【０２１０】そしてエッチングがシリコン基板６１まで
進んだところでエッチングを終了する。このようにして
図３０(d) に示すように断面コの字状の酸化シリコン膜
を形成する。ここで多少はオーバーエッチングになって
も酸化シリコン膜の底が残るようにすればよい。
【０２１１】このようにして下地の形状加工ができたと
ころで、まず、図３０(e) に示すように表面全体に、シ
ランガスを用いたＣＶＤ法により膜厚０．０２μm の非
晶質シリコン膜６３を堆積する。
【０２１２】そして、この後シランガスを止め連続して
水素ガスを流しながら５５０℃１時間の熱処理を行う
と、断面コの字状の酸化シリコン膜６５表面の非晶質シ
リコンは結晶化し、凝集して図３０(f) に示すように単
結晶の粒状体６９を形成する。ここでシリコン基板６１
表面では非晶質シリコンは凝集せず単結晶シリコン基板
と同様の結晶方位に固相成長し平坦な膜となる。
【０２１３】これを７５０℃、２０時間にわたり塩酸ガ
スと水蒸気の混合ガスで酸化すると表面が約０．０５μ
m 周期の凹凸を有する酸化シリコン膜７０を形成する
（図３０(g) ）。
【０２１４】この後この上層にシランガスを用いたＣＶ
Ｄ法により基板温度６３０℃でキャパシタ電極としての
多結晶シリコン膜７１，キャパシタ絶縁膜としての酸化
シリコン膜７２，キャパシタ電極としての多結晶シリコ
ン膜７３を形成しキャパシタを得る（図３０(h) ）。
【０２１５】これにより、表面を０．０５μm の凹凸に
して単位面積を大きくし実効的な容量の大きいキャパシ
タを形成することができる。
【０２１６】次に本発明の第１４の実施例について説明
する。
【０２１７】この方法では、Ｓｉ単結晶薄膜を得るにあ
たり、図３１に示すようにシリコン基板１表面に開口部
をもつ酸化シリコン膜２を形成しこの上層に非晶質Ｓｉ
膜４を平均原子間隔が、Ｓｉ単結晶の平均原子間隔とほ
ぼ一致するように堆積し、これをＮ2 雰囲気で、熱処理
しシリコン単結晶３を得るようにしている。
【０２１８】図３２は、本発明の第１４の実施例の薄膜
形成装置の概略を示す図である。この装置は、チャンバ
ー３１１にのぞき窓Ｗが形成され、この窓を介してレー
ザ光源３１５および分光器３１６が設置され、ラマン散
乱分光法により非晶質膜の密度を、連続的に観察できる
ようにしたことを特徴とするものである。すなわちチャ
ンバー３１１内に膜堆積用の原料ガス導入口３１２と、
排気口３１３と、薄膜を形成すべき試料を載置する試料
台３１４とを具備している。本実施例では、例えば原料
ガスとして水素Ｈ2 やＳｉＨ4 あるいはジシラン等をマ
スフローコントローラ３１７を介して導入するようにな
っており、また必要に応じてドーピングガスも導入可能
である。図では簡略化のため、導入口は１つになってい
るが、これも必要に応じて試料台近傍まで別々に導入す
るようにしても良い。さらにターボ分子ポンプ３１８に
よってチャンバー内の圧力も調整可能であり、さらにヒ
ータ３１９によって基板温度を調整できるようになって
いる。
【０２１９】この装置を用いて薄膜形成を行う方法につ
いて説明する。
【０２２０】まず、ｐ型の単結晶（１００）シリコン基
板８１表面に予め酸化シリコン膜８２を堆積させ、フォ
トリソグラフィにより開口部を作成した。そして薄膜の
堆積に先立ち基板等の清浄化を行うため、所定の温度及
びガス組成で処理をした。
【０２２１】引き続き、分光器によって平均原子間隔を
測定しながらＳｉＨ４ 分圧１Ｔｏｒｒ、成膜速度７ｎ
ｍ／分の条件で膜厚３１５オングストロームの非晶質シ
リコン膜８３を堆積する。ここで基板温度は５２５℃と
した。分光器の出力から４８０ｃｍ−１にピークを持つ
スペクトルを得ることができ、このようにして形成した
非晶質シリコン膜の平均原子間隔は４８０ｃｍ−１にピ
ークを持つスペクトルを得ることができすなわち密度は
単結晶シリコンのそれとほぼ同一であることがわかる。
ここでスペクトル位置がシリコン原子の平均原子間隔お
よび密度を反映していることも実験的に確かめた。すな
わち、例えばスペクトルが低周波数側に１．０１倍シフ
トしている試料について、ＲＢＳ（ラザフォードバック
スキャッタリング）法で密度測定を行うと、単結晶の密
度に比べこの密度は１／１．０１小さくなっていること
がわかり、平均原子間隔が１．０１倍に広がっているこ
とが確認された。ここで非晶質膜の平均原子間隔は単結
晶のそれの０．９８以上で１．０２までであるとよい
が、望ましくは１．０１以下さらに望ましくは０．９９
５上で１．００５まで、すなわち１に近いほどよい。
【０２２２】
【０２２３】
【０２２４】このようにして非晶質膜の形成されたシリ
コン基板を、チャンバーから取り出し、図３４に示すよ
うに窒素Ｎ2 雰囲気中で再結晶化のための熱処理を行
う。この温度は例えば６００℃であった。この装置は導
入口と排気口につながり、排気口は真空ポンプに接続さ
れ、真空引きを行うこともできるようになっている。次
に、光学顕微鏡３２１で「種」から横方向への成長距離
の時間依存性を測定した。このとき、炉の昇温速度は５
０℃／分、降温速度は９９℃／分であった。熱処理を数
分毎に分け、光学顕微鏡で写真撮影を行い、成長距離の
時間依存性および成長速度の変化などを求めた。図３５
にその結果を示す。この結果成長速度は一定であり成長
距離は時間と共に直線的に伸びていることがわかる。
【０２２５】このときの非晶質シリコンと単結晶シリコ
ンとの界面いわゆる成長端の形状の観察および膜内の結
晶欠陥の観察を透過電子顕微鏡を用いて行った。この結
果、前述したように優先成長面の変化による双晶など結
晶欠陥の発生と成長速度の減少を突き止めた。
【０２２６】次に、この優先成長面変化の抑止を確認す
るために、成長初期用として、６００℃５分の熱処理の
もの、長時間用として２時間のものを用意し、これらの
試料の断面を、加速電圧４００ＫＶ，分解能１オングス
トロームの透過電子顕微鏡（ＴＥＭ）で観察した。図３
６および図３７にこの写真を示す。図３６は５分後のＴ
ＥＭ像、図３７(a) は２時間後の電子線回折像、図３７
(b) は２時間後のＴＥＭ像である。特に熱処理２時間を
行った後の試料では、「種」から１２μm まで結晶化が
進んでおり、成長端も良好に（１００）面を維持してお
り、電子線回折像でシリコン基板と同じ結晶方位の双晶
などの欠陥を含まない良質の単結晶であることが確認さ
れた。
【０２２７】同様の評価を平均原子間距離が単結晶の
０．９８〜１．０２の非晶質膜についても行ったが、い
ずれも高品質の単結晶を得ることができた。
【０２２８】さらに、この非晶質膜が単結晶化した後の
残留応力を実際に顕微ラマン法によって測定し効果を確
認した。ここで分光器は本発明者らが鋭意開発したもの
で、図３８に示すように、Ａｒレーザ４１６からのレー
ザ光を顕微鏡を介して試料表面の直径１μm の領域に集
光し、１８０度散乱された光を分光器４１７に導入して
分光測定を行った。受光部としてはマルチチャンネルＣ
ＣＤを用い、スペクトルを一度に受光してメモリに積算
するように構成され、高感度を得ることができるように
したものである。測定条件としては、レーザ波長５１
４．５nm、試料照射エネルギー３ｍＷ，照射スポット直
径１μm とした。
【０２２９】応力（σ）は〜５２０cm-1のスペクトルピ
ークを用い次式により算出した。
【０２３０】 σ＝２．４９×１０9 ・（ω0 −ωr ） （dyn/cm2 ） ここでσは応力、ω0 （cm-1）は試料のスペクトルピー
クの波数，ωr （cm-1）は（１００）シリコン(a) 基板
の室温におけるスペクトルピークの波数を示す。この係
数を算出するのに用いた弾性歪み定数などは単結晶シリ
コンの値を用いた。図３９にこの分光器で測定したラマ
ンスペクトルを示す。このスペクトルのシフトから前記
式を用いて応力を求めた。ピークが低応力側にシフトし
ていれば応力が引っ張りであることもわかる。ここでは
シフト量のみ用いた。レーザビームは直径１μm φまで
絞られており、その範囲での平均応力を得ることができ
た。図４０はこれによって得られた応力分布を示す図で
ある。「種」から離れていても残留応力はほとんど見ら
れず、本発明者のねらいどおりであることが確認でき
た。従って従来の膜で生じていた引っ張り応力は膜が縮
むために生じていたことも再確認された。
【０２３１】以上の結果から、単結晶に近い密度の非晶
質膜を用いることにより、結晶化に伴う応力が生じず、
従って（１１０）シリコン面から（１１１）シリコン面
への優先成長面の変化を抑制することができ、成長速度
を落とすこと無く遠くまで伸ばすことができ、結晶性も
よいものとなっている。
【０２３２】ここで非晶質膜の堆積に先立ち、「種」部
の表面をできるだけ清浄にしておくこと、とりわけ自然
酸化膜の除去が重要であるが、「種」部の表面の自然酸
化膜の除去は、反応性ガスによる還元反応を用いた。例
えば、８５０℃、ＳｉＨ4 分圧７×１０-4Torrで３０分
処理することにより自然酸化膜は完全に除去することが
できた。また自然酸化膜除去後連続して非晶質膜を堆積
することが重要である。 なお、本実施例では、再結晶
化工程に於いて、その雰囲気をＮ2 としたが、これを水
素雰囲気やアルゴン雰囲気としても良い。また、本実施
例では固相成長温度を堆積温度よりも高温としたが逆に
固相成長温度を低温として長時間熱処理してもよく、ま
た光で固相成長を促進させてもよい。また熱処理以外に
ＥＢなどを用いても良い。
【０２３３】次に本発明の第１５の実施例について説明
する。
【０２３４】この例では非晶質シリコン膜８３の密度を
単結晶の密度に一致させるために、成膜後の非晶質シリ
コン膜の密度を顕微ラマン法により測定し、この値に応
じて算出された量のシリコンイオンをイオン注入するよ
うにしたことを特徴とするものものである。
【０２３５】まず、図４１(a) に示すように膜厚０．２
μm の非晶質シリコン膜を堆積し、密度を顕微ラマン法
により測定した。その結果０．９７であることがわか
り、この値から最適イオン注入量を算出し、３．７５×
１０20atom/cm 3 を注入した。このとき加速電圧８０ｋ
ｅＶ，ドーズ量８．３×１０14atom/cm 2 としたとき、
密度を１．００にすることができた。
【０２３６】そして図４１(c) に示すように，６００℃
２時間の熱処理を行い、単結晶シリコン膜３を形成し
た。
【０２３７】この様にして得られた単結晶シリコン膜に
は結晶欠陥は見られず図４２に示すように残留応力は小
さくまた、図４３に示すように良好な単結晶シリコン膜
となっている。
【０２３８】前記第１４および第１５の実施例では、
「種」を用いた例について説明したが、次に本発明の第
１６の実施例として「種」を用いることなく熱処理をお
こなった場合の実施例について説明する。
【０２３９】まず図４４に示すように、（１００）シリ
コン基板１表面に酸化シリコン膜２を形成した後、基板
温度を５１５℃に保ちながらＳｉＨ4 分圧２Torrで、膜
厚２０nmの非晶質シリコン膜３を堆積する。この非晶質
シリコン膜の平均原子間隔は単結晶の１．０３倍であっ
た。
【０２４０】この後この非晶質シリコン膜に加速電圧２
０ｋｅＶで５×１０15atom／cm2 のシリコンイオンをイ
オン注入した。この結果非晶質シリコン膜の平均原子間
隔は単結晶の平均原子間隔とほぼ同程度となった。
【０２４１】次に、このシリコン基板の表面を純水で１
００倍に希釈したＨＦ水溶液に１分間浸漬し、表面の自
然酸化膜を除去し、基板の表面を清浄にする。この後５
分以内にこの基板を図３２に示した熱処理装置に移す。
【０２４２】つぎに、この熱処理装置内を１×１０-7To
rr以下の高真空にした後、基板温度を５５０℃まで昇温
し、２時間保持した。
【０２４３】そして、基板温度を室温近くまで降温せし
めたのち、真空を破り、シリコン基板を搬出した。
【０２４４】このようにして得られた結果を走査形電子
顕微鏡（ＳＥＭ）で観察した結果を図４５(a) および
(b) に写真および模式図に示す。この図からあきらかな
ように絶縁膜上に大きさが揃いかつ均一な粒状の単結晶
シリコン４が形成されている。１つ１つのシリコン粒の
構造を透過形電子顕微鏡（ＴＥＭ）を用いて測定した結
果を図４６に示す。この結果シリコン粒には格子像が鮮
明にみられ、それぞれの粒が単結晶化していることがわ
かった。そしてこの結果単結晶中に結晶欠陥の全く無い
完全な単結晶が得られている。またこれら結晶粒の配向
性を電子線回折で調べた結果を図４７に示す。どの粒も
垂直方向に＜１００＞軸がある結晶方位を示すことがわ
かった。この配向性は全く新しい現象であるため、原因
は未だ明らかでないが、どの粒もすべて良好な配向性を
示している。
【０２４５】これに対し、シリコンイオンの注入を行う
ことなく同様の熱処理を行った場合のＴＥＭ写真を図４
８に示す。この場合も絶縁膜上に大きさが揃いかつ均一
な粒状の単結晶シリコンが形成されているが、粒の格子
像をよくみると、双晶等の結晶欠陥が認められる。ま
た、それぞれの粒の配向性を電子線回折を用いて調べた
ところ、特に配向性は認められなかった。このような粒
化単結晶の固相成長機構および欠陥発生機構はいまだ明
らかではないが発明者らはＴＥＭ像の観察から以下のよ
うな機構を推察した。すなわち、結晶粒の「結晶核」
は、結晶粒がほぼ球形の形状をしていること、および粒
の中心の高さが非晶質膜の膜厚と一致することから、非
晶質膜の表面で発生していると推察した。この核から単
結晶化が進行する。結晶化の成長端の形状は絶縁膜側に
鋭角の面で構成されている。成長端が下方（絶縁膜側
に）ある程度進むと、非晶質膜と単結晶化膜の密度の違
いから成長端に大きな応力が発生する。この応力を緩和
させるために、成長端の面のずれが起こり、結晶欠陥が
発生する。これは前述したシミュレーション結果と一致
する。また、注入量を種々変化させた場合、５×１０15
atom／cm2 を大きく外れるものについても同様であっ
た。また、注入量を種々変化させ、非晶質膜の平均原子
間隔を変化させたものを用いた場合の単結晶の結晶性と
の相関関係についてについて測定した結果を図４９に示
す。この結果、平均原子間隔が単結晶の０．９８倍以上
１．０２倍までの場合結晶性が良好であることがわかっ
た。
【０２４６】次に本発明の第１７の実施例について説明
する。この例では絶縁膜に凹凸を形成しこの上に非晶質
シリコン膜を形成し、これを熱処理することにより結晶
化するようにしている。
【０２４７】まず図５０(a) に示すように（１００）シ
リコン基板１を用意しこの表面に膜厚３００nmの酸化シ
リコン膜２を堆積する。
【０２４８】この後図５０(b) に示すようにこの酸化シ
リコン膜２の表面にレジストパターンを塗布し露光現像
を行い形成したレジストパターンをマスクにして酸化シ
リコン膜を１００nm程度エッチングし微細な凹凸を形成
する。そしてレジストパターンを剥離し、基板温度を５
１５℃に保ちながらＳｉＨ4 分圧０．５Torrで、膜厚２
０nmの非晶質シリコン膜３を堆積する。この非晶質シリ
コン膜の平均原子間隔は単結晶の１．０１倍であった。
【０２４９】つぎに、この熱処理装置内を１×１０-7To
rr以下の高真空にした後、基板温度を６００℃まで昇温
し、１時間保持した。
【０２５０】そして、基板温度を室温近くまで降温せし
めたのち、真空を破り、シリコン基板を搬出した。
【０２５１】このようにして図５０(c) に示すように結
晶方位の完全に揃ったシリコン単結晶粒が形成されるこ
とがわかった。なお成膜に用いた装置にターボポンプを
付けるなどの工夫をすれば成膜後連続して６００℃に温
度を上げるだけで同様の結果を得ることができた。
【０２５２】この現象は次のように説明することができ
る。すなわち図５０(d) に拡大図を示すように下地に凹
凸がある場合凹部に堆積した非晶質シリコン膜は側面と
底面に絶縁膜を有するため水平方向と垂直方向との２方
向に＜１００＞軸がくるように配向する。２軸で結晶方
位が抑えられるため、いずれの結晶粒も配向性を示すこ
とになる。
【０２５３】これに対し、平坦な絶縁膜上の非晶質シリ
コン膜を単結晶化して粒を形成する場合垂直方向に＜１
００＞軸があるように単結晶化する。しかしながら１軸
のみが配向しているため、水平面内の結晶方位は図５１
に示すように回転して定まらずそれぞれの粒で異なって
いる。
【０２５４】さらに、絶縁膜に微細な間隔で線状の凹凸
を形成し、その上に非晶質シリコン膜を５０nm堆積した
例を図５２に示す。ここでは非晶質シリコン膜の密度を
ラマン散乱法で測定しつつ単結晶の密度にほぼ等しくな
るように成膜条件を制御して成膜し、熱処理を行った。
この結果、非晶質シリコン膜が厚く形成されているた
め、単結晶膜は粒に分離せず欠陥の全く無い単結晶膜を
得ることができた。
【０２５５】さらにこの単結晶膜の上層に第２の非晶質
シリコン膜を２００nm程度堆積し、熱処理を行うと、シ
リコン基板上に直接堆積して熱処理を行うことにより得
られる単結晶化膜と同程度の結晶性を有する単結晶化膜
を得ることができた。
【０２５６】次に本発明の第１８の実施例について説明
する。ここでは下地材質に微細な変化をつけて配向性を
制御したことを特徴とする。すなわち、シリコン基板表
面に形成された窒化シリコン膜２ａに微細な線状の酸化
シリコン膜２ｂを形成したものを用い、これに非晶質シ
リコン膜を形成し、熱処理を行うことにより単結晶シリ
コン膜を形成する。
【０２５７】まず、図５３(a) に示すように（１００）
シリコン基板表面に窒化シリコン膜２ａを形成しレジス
トパターンをマスクとして５０nm程度の線状の凹部を形
成し、ここに酸化シリコン膜２ｂを堆積してエッチバッ
クを行い、凹部に酸化シリコン膜２ｂを埋め込むように
する。そしてこの上層に膜厚１０nmの非晶質シリコン膜
を堆積する。この非晶質シリコン膜の平均原子間隔は単
結晶と同程度とした。ここでは同程度とするのが望まし
いが０．９８以上１．０２さらに望ましくは０．９９５
以上１．００５までであればほぼ同様の効果を得ること
ができる。
【０２５８】そしてこのシリコン基板を、酸化膜が生じ
ないように留意しつつ真空装置に搬入し、５３０℃２時
間の熱処理を行い、図５３(b) に示すように配向性の良
好なシリコン単結晶結晶粒が生成される。
【０２５９】この原因は非晶質シリコン表面で結晶核が
発生する際に、材質による界面でのポテンシャルの違い
が何等かの影響で結晶核の面内回転を抑えるためと推察
される。
【０２６０】この場合も単結晶膜の上層に第２の非晶質
シリコン膜を堆積し、熱処理を行うと、シリコン基板上
に直接堆積して熱処理を行うことによりえらえる単結晶
化膜と同程度の結晶性を有する単結晶化膜を得ることが
でき、絶縁膜の「種」なしで完全な単結晶膜を形成する
ことができた。
【０２６１】なお、窒化シリコン膜など熱膨張率がシリ
コンより大きいもので非晶質膜を覆い、熱応力により若
干非晶質膜を収縮させるようにすると平均原子間隔１．
０２以上の膜でも結晶性の改善を得ることができた。
【０２６２】さらに本発明は、シリコンに限定されるこ
となくゲルマニウムなどの半導体、金属、シリサイドな
ど非晶質膜と結晶の密度が異なる場合にこれを揃えるこ
とで結晶性の大幅な改善をはかることができる。
【０２６３】次に本発明の第１９の実施例について説明
する。
【０２６４】この例ではキャパシタ容量の実効的増大を
はかるために、表面にシリコン粒を形成し、電極表面に
凹凸を形成する方法について説明する。
【０２６５】まず、図５４に示すようにｎ型（１００）
シリコン基板８１表面に、素子分離絶縁膜８２を形成し
て素子領域を形成した後、燐イオンを注入しコンタクト
としてのｎ+ 拡散層８３を形成し、ＣＶＤ法により５０
０nmの酸化シリコン膜８４を形成しリソグラフィとドラ
イエッチングにより開口を形成する。そしてＬＰＣＶＤ
法により膜厚１００nmの多結晶シリコン膜８５を形成
し、ＰＯＣｌ3 を雰囲気中で９５０℃の熱処理を行うこ
とにより燐を拡散し、さらに燐拡散中に多結晶シリコン
膜表面に形成された自然酸化膜をフッ化アンモニウムを
用いて除去し、リソグラフィおよびエッチングにより１
００×２００μm の燐添加多結晶シリコン膜からなる下
部電極８５を形成する。このとき電極表面には膜厚１nm
程度の薄い自然酸化膜８６が形成されている。
【０２６６】そしてこの上層に図５５に示すように、Ｓ
ｉＨ4 ガスを用い、ＣＶＤ法により基板温度５２５℃圧
力１Torrで、膜厚１０nm程度の非晶質シリコン膜８７を
堆積する。
【０２６７】こののちＳｉＨ4 ガスを排気し、非酸化性
のＡｒガスを導入して昇温し、６００℃１時間の熱処理
を行った。これにより図５６に示すように非晶質シリコ
ン膜８７が単結晶シリコン粒８８に変化し、表面に良好
な凹凸が形成される。
【０２６８】そしてさらに８００℃３０分の熱処理を行
う。これにより自然酸化膜８６が消失し、多結晶シリコ
ン膜と単結晶シリコン粒８８とが電気的に接続される。
【０２６９】そして粒間の自然酸化膜を１％のＨＦ溶液
で除去した後、膜厚５．５nmの窒化シリコン膜８９をＳ
ｉＨ2 Ｃｌ2 とＮＨ3 とを用いたＬＰＣＶＤ法により堆
積し（図５７）、さらに８００℃の酸素雰囲気中で酸化
して酸化シリコン膜９０を形成しいわゆるＮＯ膜を形成
する（図５８）。
【０２７０】そしてシランガスを用いたＣＶＤ法により
基板温度６３０℃で燐添加の多結晶シリコン膜を堆積し
（図５９）、これをパターニングして上部電極９１（図
６０）を形成することによりキャパシタが完成する。
【０２７１】これにより、表面を０．０５μm の凹凸に
して単位面積を大きくした電極を形成することができ
る。このようにして全工程を８００℃以下で実施するこ
とができるため、他の領域にＭＯＳ素子等が形成されて
いる場合にも適用することができる。
【０２７２】またここでシリコン粒の分布密度は１平方
μｍあたり２００個程度であり、幾何学的表面積を計算
すると、シリコン粒が無い場合に比較しておよそ５０％
程度増大することがあきらかとなった。
【０２７３】なお図５６の工程で非晶質シリコンが粒状
の単結晶となった基板を大気中に取り出し、ＳＥＭで表
面を観察したところ、図６１に示すように非晶質シリコ
ン膜８７が単結晶シリコン粒８８に変化しており、断面
ＴＥＭでさらに詳しく観察した結果図６２に示すように
粒径６０nm程度の完全に分離したシリコンの単結晶シリ
コン粒８８が間隔２０nm程度で形成されていることが確
認された。
【０２７４】この堆積および加熱方法によれば条件のマ
ージンが広く再現性よくシリコン粒を形成することがで
きる。また、非晶質シリコンの堆積膜厚、下地材質、熱
処理温度を変えることで、粒径、粒間隔、粒分布密度を
制御することが可能である。なお、この例では、熱処理
に先立ち、非晶質シリコンは単結晶の平均原子間隔と同
じになるようにする。あるいは単結晶の平均原子間隔の
１．０２倍以上となるようにしてもよい。
【０２７５】次に例として、下地を酸化シリコン、熱処
理温度を６００℃とし非晶質シリコンの膜厚を５，１
０，２０nmと変化させた場合に形成される粒のＳＥＭ写
真を図６３に示す。また図６４にＳＥＭ写真から求めた
膜厚に対する粒径と粒分布密度との関係を示す。この結
果から膜厚を制御することで粒径、分布密度を選択する
ことができ、堆積膜厚が１０nmのオーダーと非常に薄く
すみ、電極形状に依存することなく粒を形成することが
できるため、スタック構造、トレンチ構造などの立体的
電極構造との組み合わせが容易である。
【０２７６】なお、この方法では自然酸化膜８６の上に
単結晶粒を形成し、これを図６５(a) および(b) に拡大
説明図を示すように熱処理により自然酸化膜８６を破壊
し島状にし、さらに下地の多結晶シリコン膜８５から燐
を単結晶粒中に拡散せしめ、十分な電気的接続を得るこ
とができることを発見しこれを利用している。
【０２７７】この様にして得られたキャパシタの容量を
測定し、シリコン粒の形成されていない従来例のキャパ
シタの容量とキャパシタ数とを示すヒストグラムを図６
６に示す。この結果から従来のキャパシタに比べ本発明
のキャパシタによれば容量が１．５６倍に再現性よく増
大していることがわかる。
【０２７８】また、この例では自然酸化膜の破壊を熱処
理によって行うようにしたが、これに代えてイオン注入
を用いても自然酸化膜の破壊とシリコン粒への不純物の
導入による導電性の付与を行うことができる。
【０２７９】さらにまた、下地としては自然酸化膜の他
窒化シリコン膜、ＰＳＧ，ＢＰＳＧなどを用い、同様に
して表面に粒を形成し、熱処理あるいはイオン注入など
によって粒と電極の導通を得ることができる。粒の材質
に関しても、シリコンのみならず、ゲルマニウムなどの
半導体、アルミニウム、金、等の金属の非晶質薄膜を非
酸化性雰囲気中で熱処理した場合にも同様にして導電性
微細粒を形成することが可能である。
【０２８０】次に本発明の第２０の実施例について説明
する。
【０２８１】前記第１９の実施例では自然酸化膜上に非
晶質シリコン膜を形成し熱処理によりシリコン粒を形成
したが、絶縁膜に限らず、カーボンなどの導電性膜上で
もシリコン粒は形成可能であることを利用している。こ
の例ではトレンチを含む表面に非晶質カーボン膜を形成
しこの上層に非晶質シリコン膜を形成し熱処理によりシ
リコン粒を形成することによりトレンチ型キャパシタの
下部電極に凹凸を形成する方法について説明する。この
場合、シリコン粒形成後、絶縁膜を除去する必要がない
という大きな利点がある。
【０２８２】まず、図６７に示すようにｎ型（１００）
シリコン基板４０１表面に酸化シリコン膜４０５を堆積
しリソグラフィとＲＩＥにより開口したのち、これをマ
スクとしてＲＩＥによりトレンチＴを形成する。
【０２８３】そして図６８に示すようにアセチレンを原
料ガスとしてＣＶＤ法により非晶質カーボン膜４０５を
形成し、排気後同一チャンバー内で続いて図６９に示す
ように、ＳｉＨ4 ガスとＰＨ4 ガスの混合ガスを導入
し、ＣＶＤ法により基板温度５２５℃圧力１Torrで、膜
厚１０nm程度の燐添加の非晶質シリコン膜４０７を堆積
する。
【０２８４】こののちＳｉＨ4 ガスおよびＰＨ4 ガスの
混合ガスを排気し、非酸化性のＡｒガスを導入して昇温
し、６００℃１時間の熱処理を行った。これにより図７
０に示すように燐添加非晶質シリコン膜４０７が単結晶
シリコン粒４０８に変化し、トレンチ内壁を含む表面全
体に良好な凹凸が形成される。この粒径や粒間隔は前記
第１９の実施例とは異なるが、ここでも良好なシリコン
粒が形成されている。そして、図７１に示すように膜厚
１０nmの酸化シリコン膜４０９を形成しキャパシタ絶縁
膜とする。
【０２８５】そしてシランガスを用いたＣＶＤ法により
基板温度６３０℃で燐添加の多結晶シリコン膜を堆積
し、これをパターニングして上部電極４１１（図７２）
を形成することによりキャパシタが完成する。
【０２８６】これにより、表面を０．０５μm の凹凸に
して単位面積を大きくした電極を形成することができ、
実効的なキャパシタ容量を大幅に増大することができ
る。ここでは第１９の実施例の効果に加え、シリコン粒
を直接電極に接して形成できるため、絶縁膜の除去工程
が不要になり工程が簡略化される。
【０２８７】なお、前記実施例では下部電極をカーボン
で構成したが、多結晶シリコン膜などで形成した後表面
をカーボン膜で被覆し、シリコン粒を形成するようにし
てもよい。またシリコン粒の下地となる膜はカーボン膜
に限定されること無くＷ，Ｔａ，Ｎｉ，Ｔｉなどの金
属、ＮｉＳｉ，ＴｉＳｉなどの金属硅素化合物、あるい
はＴｉＮなどを電極もしくは電極被覆剤として用いるよ
うにしても、カーボン上同様表面に導電性微細粒を形成
することができる。
【０２８８】次に本発明の第２１の実施例について説明
する。
【０２８９】これまでに示した例では、非晶質膜の形成
後連続して非酸化性雰囲気中で熱処理を行うようにした
が、この例では非晶質膜の表面に酸化膜が形成されてし
まった場合、フッ酸などを用いて自然酸化膜を除去し熱
処理を行うようにすればシリコン粒が形成される。以下
この例について説明する。
【０２９０】まず、図７３(a) に示すように１０００℃
１５分の熱酸化によりｎ型（１００）シリコン基板５０
１表面に膜厚５００nmの酸化シリコン膜５０２を形成
し、この上層に、ＳｉＨ4 ガスを用い、ＣＶＤ法により
基板温度５２５℃圧力１Torrで、膜厚１０nm程度の非晶
質シリコン膜５０３を堆積し、大気中に取り出す。この
とき表面に自然酸化膜５０２が形成されている。この状
態で前記第１９および第２０の実施例と同様に６００℃
１時間の熱処理を行っても多結晶シリコン薄膜となり微
細シリコン粒は形成されない。
【０２９１】ここではついで５％のＨＦ溶液で自然酸化
膜５０２ｓを除去し図７３(b) に示すように非晶質シリ
コン膜５０３表面を露出せしめた後、表面が再び酸化さ
れないように維持しつつ２５℃以下に維持して基板を真
空容器に搬入する。
【０２９２】そして、容器内を１×１０-8Torrまで排気
したのち昇温し、６００℃１時間の熱処理を行う。これ
により図７３(c) に示すように単結晶シリコン粒５０４
が形成される。この後この基板を大気中に取り出し、Ｓ
ＥＭで観察したところ図７４に示すようにシリコン粒が
確認された。
【０２９３】このように非晶質シリコン膜表面に一旦酸
化膜が形成されても、酸化膜を除去してから再酸化を防
ぎ高真空中あるいは非酸化性雰囲気中で熱処理を行うよ
うにすれば、連続的に熱処理を行うことができない場合
にも、シリコン粒を得ることができる。これは実際のキ
ャパシタ形成工程で極めて有効な方法である。
【０２９４】なお、前記実施例ではキャパシタへの適用
について説明したが、キャパシタに限定されること無
く、表面積の増大が必要な場合など、低温下で容易に凹
凸を形成可能であるためデバイス形成に極めて有効な方
法である。
【０２９５】次に、本発明の第２２の実施例について説
明する。
【０２９６】この例では、図７５にその製造工程図を示
すように、シリコン基板６０１表面を覆う酸化シリコン
膜６０２に形成された窓Ｗを種として固相成長せしめら
れた単結晶シリコン薄膜６０３内にソ−ス・ドレイン領
域Ｓ，Ｄを形成するとともに、これらの間にゲート絶縁
膜６０４を介してゲート電極６０５を形成したものであ
る。
【０２９７】本実施例の特徴は、従来に比べ結晶性の格
段に優れた単結晶薄膜をＭＯＳ素子のチャネル領域に用
いることであり、これによって従来得られなかった、高
速動作素子を作成することができる。高速動作が可能と
なる要因は、結晶性が大幅に改善されたことであるが、
さらに、チャネル領域が数十nmの極薄膜である事も大き
く効いている。このような超薄膜を従来の方法で得よう
とする場合、厚い非晶質シリコン層を形成して固相成長
を行い再結晶化したのち、所望の厚さまでエッチバック
するのが通常の方法であり、エッチングによって高精度
の膜厚を得るのは極めて困難であったが、この方法では
非晶質シリコン膜の形成に際し膜厚を制御すれば良いた
め、制御性よく容易に高精度の制御が可能である。ま
た、ここではその詳細な原理にふれないが垂直電界の緩
和によると考えられている。さらに、この素子構造で
は、基板とチャネル領域とが極めて良好な界面状態で電
気的に接触しているため、ドレイン近傍で発生するイン
パクトイオン化による電流を基板へ流すことで素子動作
の安定化を達成することができる。
【０２９８】製造に際してはまず、シリコン基板上にシ
ランガスと酸素を材料としてＣＶＤ法を用いて５００nm
の酸化シリコン膜６０２を形成する。次にレジストをマ
スクに用い、酸化シリコン膜の一部をエッチングして窓
Ｗを形成し、シリコン基板６０１を露出させる。なおエ
ッチングには、反応性イオンエッチングあるいはフッ酸
などによるウェットエッチングなどいずれの方法を用い
ても良いが、ここでは、反応性イオンエッチングを用い
た。
【０２９９】続いて、「種」部のシリコン基板表面の酸
化膜除去のため、高真空のＣＶＤ炉内にシランガスを導
入し６００℃、１×10-6Torr、２時間処理した後、連続
して炉内の条件を５２５℃、１Torrに変更、非晶質シリ
コン膜を２０nm堆積した。さらに、シランガスの導入を
停止した後、連続して、６００℃、３０分の熱処理を行
った。ここまでの工程で「種」部に２０nmの単結晶シリ
コンの埋め込みがなされる。このようにし連続して、５
２５℃の非晶質シリコン膜の成膜、６００℃での結晶化
を繰り返し、図７５(a) に示すように「種」部の埋め込
みを完了した。「種」部以外のシリコン膜はエッチング
により除去した。
【０３００】この時、５２５℃で成膜した非晶質シリコ
ン膜は、ラマン分光法で測定すると、原子間隔の平均距
離がシリコン単結晶の原子間隔のほぼ１．０２倍であ
り、高真空炉内で連続して結晶化を進めているときも結
晶化する直前までこの値を維持していた。このようにシ
リコン原子の結合がゆるんだ状態で結晶化を進めると極
めて結晶性の良好な単結晶が得られ、透過電子顕微鏡で
調べても欠陥はみられなかった。
【０３０１】このように本発明の方法を用いれば、従来
の選択エピタキシャル法「種」部のシリコン結晶の埋め
込みには、ジクロルシランガスを材料として８５０℃、
１Torrの成膜条件で、選択エピタキシャル成長を用いて
も良いが、我々は、ここでも本発明を用いてシリコン単
結晶の埋め込みを行った。この方法では、選択エピタキ
シャル成長のような高温工程を必要とせず、すでに他の
領域に素子を形成しておいても何等問題を生じない。
【０３０２】次にこの「種」部を用いて素子の能動層形
成を行った。まず、高真空のＣＶＤ炉内に図７５(a) の
構造の試料を設置し、シランガスを導入しながら６００
℃、１×10-6Torr、２時間処理した。つぎに、連続して
炉内の条件を５２５℃、１Torrに変更、非晶質シリコン
膜を５０nm堆積した。さらに、シランガスの導入を停止
した後、連続して、６００℃、３０分熱処理を行った。
【０３０３】ここでも、５２５℃で成膜した非晶質シリ
コン膜は、原子間隔の平均距離がシリコン単結晶の原子
間隔のほぼ１．０２倍であり、高真空炉内で連続して結
晶化を進めているときもこの値を維持した。結晶化後の
膜を透過電子顕微鏡で調べても欠陥はみられなかった。
【０３０４】このようにして単結晶シリコン薄膜６０３
を形成した後、ケミカルドライエッチング（ＣＤＥ）を
用いて素子分離を行った。そしてこの素子領域に図７５
(b)に示すようにソースおよびドレインとなる領域をイ
オン注入により形成し、さらに、ゲート酸化膜６０４の
形成およびゲート電極６０５の形成を行った。
【０３０５】素子分離に用いたＣＤＥおよびイオン注入
はほぼ室温の工程であり、ゲート酸化膜など酸化膜はシ
ランガスと酸素を用いたＣＶＤ法によって４５０℃で形
成した。ゲートはジシランおよびジボランなどを材料と
したＣＶＤ法により３５０℃で形成した。
【０３０６】このようにして形成されたＭＯＳトランジ
スタの素子特性を図７６に曲線ａで示す。ここで曲線ｂ
は比較のために、基板とは接していない２００nmのシリ
コン膜を用いた従来例の典型的なＭＯＳトランジスタの
素子特性を示した図である。両者を比較してみるとあき
らかにドレイン電圧の増加に対するドレイン電流の増加
の程度が、本発明の構造の方で大きくなっていることが
わかる。この増加の程度は素子の移動度に相当してい
る。この素子の移動度を実測したところ例えばＮＭＯＳ
では７００cm2 V/sec であった。これは、従来のバルク
素子を上回る性能である。また、図中従来例のＭＯＳト
ランジスタの方では「キンク」と呼ばれる素子特性の不
規則な変化がみられているが、これはインパクトイオン
化により生じた空孔がシリコン薄膜中に止まるために起
きる現象と考えられる。素子をＬＳＩ回路として利用す
る際、このような特性の不規則な変化は設計上極めて不
都合であるが、本発明の方法により作成した構造の素子
ではこのような特性の不規則性はまったくみられなかっ
た。
【０３０７】従来、結晶性の優れた単結晶薄膜を得るた
めにシリコンを一旦溶融する方法や、８５０℃程度の温
度でエピタキシャル成長させる方法などが提案されてい
るが、いずれも高温が必要であった。また低温で結晶成
長を行う固相成長法も存在はあったが結晶性が悪く素子
には使えないという問題があった。このような状況の中
で本発明によれば、上記した方法を用いた固相成長法に
より、シリコン薄膜の結晶性を大幅に改善した。
【０３０８】以上の工程はすべて６００℃以下の工程で
あり、例えば素子を積層化するなどすでに他の領域に素
子を形成してある場合でも、すでに形成した素子に熱拡
散など熱的影響を与えずに次々と新しく素子を追加形成
していくことができる。しかも、それぞれの素子特性は
シリコン基板に形成したもの以上に優れている。図７７
に、本発明の方法を用いて絶縁膜上にＭＯＳ素子を形成
する前後でシリコン基板上にすでに形成しておいたＭＯ
Ｓ素子の特性を測定した結果を表で示す。ここではＭＯ
Ｓ素子の特性の代表的な例としてしきい値と移動度を示
した。まずシリコン基板にｎチャネル，ｐチャネルのＭ
ＯＳ素子を１０００個作成し、その特性を測定した。次
に本発明の工程をすべて行うことにより、絶縁膜上にＭ
ＯＳ素子を作成してから、すでにシリコン基板上に作成
しておいたＭＯＳ素子の特性を再び測定した。表に示す
ようにｎチャネル，ｐチャネルともに閾値、移動度の変
化はみられなかった。この表からも、本発明は、素子の
集積化、微細化に極めて有効な方法であることがわか
る。
【０３０９】次に本発明の第２３の実施例として、ＳＯ
Ｉ素子の形成に本発明を用いた例を以下に示す。
【０３１０】本実施例の特徴を一言でいえば、図７８に
示すように「種」結晶を用いた固相成長法により絶縁膜
上に単結晶シリコン薄膜を形成する際、「種」部から数
十μｍの遠方まで単結晶を成長させ、ＳＯＩ素子を任意
の位置に作製可能にした点にある。従来技術では、
「種」からたかだか２〜３μｍまでしか単結晶化でき
ず、これは単体のＳＯＩ素子の大きさとほぼ同じ広さし
かなく、素子のレイアウト上の自由度がほとんどなかっ
た。
【０３１１】さらに従来技術でのもう一つの欠点は、集
積化に不利である点である。例えば１μｍのパターンを
形成できる技術でＳＯＩ素子を作製しようとすると、ま
ず酸化膜に穴をあける「種」の形成に１μｍ2 の領域が
必要になる。ソース、ドレインおよびゲートにそれぞれ
１μｍ2 の領域が必要であるから３μｍしか単結晶が延
びないと１つの「種」に１つのＳＯＩ素子しか作製でき
ない。この時「種」の占める面積は、素子の占める面積
の１／３にも達し集積化には極めて不利である。極論す
ればシリコン基板の１／４が「種」として使われて無駄
になってしまう。さらに、０．５μｍでパターンを形成
できる技術を用いても、１／７の面積が「種」として使
われて無駄になってしまう。また、従来技術では、
「種」から単結晶成長している領域でも双晶などの欠陥
が多数見られた。
【０３１２】本発明は、非晶質の密度が単結晶シリコン
と異なると、非晶質が結晶化する際に膜中に応力が生
じ、これが結晶成長を阻害していることを発見し、非晶
質の密度を単結晶シリコンに近づけることで、従来不可
能であった数十μｍの薄膜単結晶成長を可能にした。し
かも、応力が低減されたため、結晶欠陥の発生も抑制さ
れ、上記数十μｍの単結晶領域全体にわたって双晶など
の欠陥も見られなくなった。
【０３１３】本実施例では、まず（１００）シリコン基
板に酸化シリコン膜６０２を５００ｎｍ形成した。酸化
シリコン膜６０２は熱酸化法で形成しても良いが、ここ
ではシランガス０．２Ｔｏｒｒ、酸素ガス０．８Ｔｏｒ
ｒ、堆積温度４５０℃の条件でＣＶＤ法を用いて形成し
た。次にレジストをマスクに、反応性イオンエッチング
を用いてこの酸化シリコン膜６０２に開口部を設けた。
このように酸化シリコン膜６０２に開口部を設け一部シ
リコン基板６０１を露出させた試料を、５％フッ酸溶液
で５分間処理してからバックグランド１×１０−６Ｔｏ
ｒｒ以下の高真空まで排気可能なＣＶＤ炉に導入した。
この炉を４８０℃まで昇温した後、ジシランガスを２０
０ｓｃｃｍ、０．０４Ｔｏｒｒ導入し非晶質膜を０．２
μｍ厚に堆積した。この非晶質膜の密度をＲＢＳ測定
（ラザフォード後方散乱測定）により求めたところ、ほ
ぼ単結晶シリコンと等しい値であった。ここで、例えば
ジシランガスの圧力を０．１Ｔｏｒｒまで上げて非晶質
の堆積を行うと、その密度は単結晶の０．９９倍であっ
た。この場合、シリコンイオンを加速電圧８０ｋｅＶ、
３×１０１４ａｔｏｍ／ｃｍ２イオン注入すると、ほぼ
シリコン単結晶の密度と等しくすることができた。我々
は、非晶質シリコン膜を堆積するときに、成膜速度を適
正化するとともに、特に基板の温度を下げることによ
り、容易に単結晶に近い密度の非晶質膜を成膜できるこ
とも見いだした。
【０３１４】このように非晶質膜を堆積した後、５８０
℃、２０時間の熱処理を行うと、図７８(a) に示すよう
な構造の単結晶薄膜を形成することができた。この単結
晶薄膜の結晶性を高分解能透過電子顕微鏡を用いた断面
ＴＥＭ観察で調べたところ、双晶等の結晶欠陥の無い良
好な結晶性の単結晶が数十μm の領域にわたって形成で
きていることが確認できた。
【０３１５】つぎに、この単結晶薄膜を用いてＭＯＳ素
子の作製を行った。まず、単結晶薄膜を、ハロゲン系ガ
スを用いたＣＤＥ法により島状に素子分離した。つぎに
ゲート酸化膜40nmおよびゲート電極400nm をＣＶＤ法で
堆積した。これを反応性イオンエッチングでゲート形状
にパターニングした。さらに、ソースおよびドレインと
する領域に、ＰＭＯＳの場合には硼素を、ＮＭＯＳの場
合にはリンをイオン注入し９５０℃、３０分の活性化熱
処理を行った。
【０３１６】このようなＭＯＳ素子を図７８(b) に示す
ように「種」から＜０１０＞方向に５μm 間隔で１２個
配置した。この「種」から距離の異なる位置に作製した
素子の特性を測定したところ、ＰＭＯＳでは150 cm2 V/
sec 、ＮＭＯＳでは600 cm2V/sec というほぼシリコン
基板上に作製した素子と同程度の移動度が得られた。従
来技術では、このような高移動度の素子は形成できず、
また、「種」から２〜３μm 離れた位置の素子では、正
常なＭＯＳ動作が得られないものもあった。
【０３１７】図７９は、この方法を用いて形成したシリ
コン薄膜（曲線ａ）と従来のシリコン薄膜（曲線ｂ）の
結晶欠陥の数をエッチピットで評価した結果を示す図で
ある。エッチピットはフッ硝酸系混合溶液でシリコン膜
表面を処理した後電子顕微鏡で観察すると、ピット状の
窪みとして観察される。このピットは結晶欠陥がフッ硝
酸系混合溶液で選択的に速くエッチングされることによ
り現れるものであり、欠陥の数と一致する。従来膜では
欠陥の数が非常に多く、特に「種」を離れるとわずか数
μm で１０10個／cm2 にも達する。本発明の方法によれ
ば、「種」から３５μm 離れた位置においても、１００
個／cm2 以下に押さえることができた。
【０３１８】さらに図７９に示した構造のｎチャネルお
よびｐチャネルのＭＯＳ素子を「種」からの距離を代え
て１０００００個作成し、その特性を測定した。図８０
にこの特性の代表的値として、しきい値および移動度と
その標準偏差を示した。この図に示すように、ｐチャネ
ルｎチャネルともに、移動度はシリコン基板に作成した
ＭＯＳと同程度の値であり、しかも「種」から離れても
ほとんど低下しない。また、しきい値のばらつきもほと
んど増加せず、本発明を用いることにより「種」から離
れた位置でも、従来よりも格段の素子特性の向上をはか
ることができた。 次に本発明の第２４の実施例につい
て説明する。
【０３１９】この例では、図８１(a) 乃至(k) に工程図
を示すように、基板表面に形成されたｐ型シリコン領域
と、その上層に本発明の方法で形成したｎ型の粒状単結
晶シリコンとでｐｎ接合を形成し、特性のばらつきの小
さいダイオードを得るようにしたものである。
【０３２０】まず、図８１(a) に示すように、シリコン
基板７０１としてN-typeのＳｉ（１００）を用意する。
このシリコン基板７０１の不純物濃度は特に限定しない
が、本発明者らは１０15/ cm3 程度を選んだ。このシリ
コン基板７０１に、１１００℃で選択熱酸化を施し膜厚
３５０nm程度の素子分離領域７０２を形成する。
【０３２１】次に図８１(b) に示すように、ドライ酸化
雰囲気で膜厚３５nmの薄い酸化シリコン膜７０３を形成
した。
【０３２２】しかる後に、図８１(c) に示すように、イ
オン注入法により、例えばボロン不純物を、注入し埋め
込みp+電極領域７０４を形成した。この時、別の方法と
して、例えば、埋め込みエピタキシャル法を用いても良
い。ただし、エピタキシャル法の場合は、若干手順を変
える必要がある。この領域７０４は後続工程で形成され
るダイオードの電極の一部の引き出し拡散層になる。
【０３２３】次に、この酸化シリコン膜７０３に、フォ
トリソグラフィを用いて、図８１(d) に示すように開口
部７０５を形成する。しかる後に、再びフォトリソグラ
フィ法を用いて、マスクを形成しイオン注入を行い、図
８１(e) に示すようにこの開口部７０５の一方の部分
に、引き出し用の高濃度p+不純物層７０６を形成した。
他方開口部のうちもう一方の部分には、図８１(f) に示
すようにダイオードのもう一方の電極部分になるp-領域
７０７を形成した。
【０３２４】次に、図８１(g) に示す様に、本発明の構
成要素の根幹の一部である極薄酸化膜７０８を形成す
る。この極薄酸化膜としては、例えば自然酸化膜を用い
るようにしても良い。
【０３２５】次に図８１(h) に示すように、やはり本発
明の根幹の一部である非晶質シリコン膜７０９を堆積さ
せた。ここでは、堆積温度は、例えば５２５℃で、堆積
ガスは例えばＳｉＨ4 であった。もっとも重要な用件で
ある非晶質膜厚は、例えば、１９．８nmであった。この
時、本発明者等は、ドーピングガスとして、ＰＨ3 を用
い、堆積膜には高濃度n+不純物を含ませた。この非晶質
シリコン膜７０９をパターニングし、ここでは図８１
(i) に示すように、ダイオード部分になるところを残し
て置く。しかる後に、この膜７０９の上に酸化膜等が被
着していることが考えられるので、これを十分取り除
き、再結晶化炉に挿入した。例えばその温度は６００℃
であった。
【０３２６】図８１(j) に示す様に、６００℃で熱処理
すると、非晶質シリコン膜７０９の部分は再結晶化し
て、単結晶シリコン７１０となる。これは本発明の特徴
である。しかも、その方位は基板と同一であり、このと
き別にアニールを行ってもよいが、再結晶化のための熱
処理により図８１(k) に示すように、酸化膜の一部が収
縮して破れ、上下の結晶性が連続になる。これが本発明
になる単結晶ダイオードの骨子になるわけである。そし
て電極７１１，７１２をそれぞれ形成しダイオードが完
成する。
【０３２７】上記述べてきた、単結晶粒成長時になぜ下
地の極薄膜酸化膜が一部剥離し、上下に結晶的に結合し
たか、さらに、このような低温で、上下の結晶がなぜ方
位まで揃って、良好な結晶が得られたのかを、本発明者
らは鋭意追求したので、ここで簡単に説明する。
【０３２８】本発明者は、既に紹介した様に新しい分子
動力学シミュレーションシステムを開発した。これを用
いて上記プロセス現象の真髄に迫った。分子動力学シミ
ュレータ中の各原子間のポテンシャル表現部分と界面作
成部分を改良し、Ｓｉ/ ＳｉＯ2 界面を含むＳｉ原子と
Ｏ原子の運動計算ができる様にした。計算作業の一部を
記す。Ｓｉ/ ＳｉＯ2 界面作成の初期条件としては、以
下の通りである。即ち２つの約束事を設け、(i) 初期条
件としてはdangling bond を一切残さないこと,(ii) 初
期結合長ｄ及び初期結合角θはそれぞれｄSi-Si ＝２．
３５オングストローム、ｄSi-O= １．６０オングストロ
ーム、θSi= １０９．４７°、θO = １４４．０°とす
ることである。しかる後、ＳｉとＯ原子それぞれにマッ
クスウエリアンに従った速度を乱数的に割り当てる。そ
の後、界面を含む系全体で、エネルギを最小にする様に
全粒子を運動方程式に則り移動させた。従って、充分計
算が進んだ時点で、構造的緩和が起こり、結合長や結合
角の分布等が求まる手はずである。多量の出力（各原子
についての、時々刻々の位置と力と速度と、界面近傍の
応力等のデータ）を分析した。
【０３２９】その結果を明らかになったことを以下に記
す。まず非晶質シリコン膜７０９の再結晶化は、膜の上
面近傍から成長、下層の薄膜酸化膜７０８に向かって進
む。この時、基板７０１の結晶方位との整合性は全く無
い。シリコン単結晶の成長が伸びるにしたがい、成長端
近傍に引っ張り応力が蓄積することがわかった。他方、
下層の薄酸化膜７０８にも、初期から基板７０１と極薄
酸化膜７０８の原子間構造に起因する圧縮応力が蓄積し
ている。従って、酸化膜７０８には大きな圧縮応力が蓄
積し、蓄積量が一定値に達すると部分的に酸化膜７０８
が破れることが解った。さらにこの瞬間に再結晶化粒７
１０は、シリコン基板７０１との結晶方位の違いによる
エネルギ量を下げる方向に力が働くことも解った。その
後、再結晶化粒７１０は下地基板７０１と完全に近い同
一軸になることも解った。
【０３３０】この後、本発明による単結晶微細ダイオー
ドの特性を評価してみた。その結果を図８２に示す。図
中のｑは電気素量で、Ｖは電圧を示し、ｋはボルツマン
定数である。またＴは絶対温度を示している。まず図か
ら解る様に、良好な整流特性がみられている。更に、逆
方向であるが、ｑ｜Ｖ｜/ ｋＴの値で見てみると、耐圧
は測定範囲では殆ど検出できず、理想に近い挙動を示し
ている。この様に、理想に近い、整流特性及び耐圧が得
られた理由は良く解らないが、考えられる項目としては
以下の２点がある。一つには、結晶性が良い事，もう一
つは、不純物の再分布がなく、完全急峻型が得られた事
にある。
【０３３１】比較の為に、本発明者等は、従来の技術を
用いてｐｎジャンクションを作成してみた。以下に作成
手順と特性結果を簡単に報告する。
【０３３２】従来例としては、例えば、図８１で代用す
れば、図８１(g) までは同じでも良い。その後、図８１
(h)では非晶質シリコン膜を堆積させたが、ここでは、
多結晶Ｓｉを堆積させたものを用いる。この温度はたと
えば、６２５℃であった。此の温度は、ここで明記して
おきたいが、非常に高いわけである。このような温度処
理は、もし下地に素子が有れば非常に不利になる。
【０３３３】そのあと、従来良く行われている様に、基
板と多結晶Ｓｉの界面を目指して、ミクシング用のイオ
ン注入を行った。その後、例えば９７０℃で熱処理を行
い、その後、電極等を形成して、接合特性を測定した。
その結果を図８３に示す。明らかに耐圧が低下している
ことがわかる。此の様に、耐圧が低下している原因を調
べると、一つには、接合領域が、完全に単結晶になって
おらず、多分ミクシング時の欠陥だと推定されるものが
多数残っている。さらにＳＩＭＳによって不純物分布を
観察したが、急峻さが低下している。これらにより、特
性が劣化したものと考えられる。
【０３３４】次に、本発明の第２５の実施例について説
明する。
【０３３５】この例では図８４に示すように、固相成長
により形成した粒状の単結晶シリコンを用いて、結晶粒
径の揃った、しかもグレイン内部の結晶性が極めて良い
多結晶シリコンを形成し、ここに移動度のバラツキ等の
無い、素子特性の安定した薄膜トランジスタを形成した
実施例を示す。
【０３３６】まず、シリコン基板９０１上に絶縁膜を堆
積した後、単結晶シリコンを得るに当たり、非晶質シリ
コンの平均原子間隔を予めシリコン単結晶と一致するよ
うにした膜を用い、さらに非晶質膜の表面に酸化膜の成
長付着を抑止するため、還元性雰囲気のＨ2 雰囲気にし
て、熱処理した。膜作成の装置は図３２に示したものと
同一のものを用いた。
【０３３７】まず図８４(a) に示したように、シリコン
基板９０１の上にシリコン酸化膜９０２を５００nm堆積
した後、非晶質シリコン膜９０３を堆積する。この膜厚
は７５nmとした。すると、本実施例の文頭に報告したよ
うに、堆積直後の測定結果では、平均原子間隔は、単結
晶基板の１．００５倍の値を得た。この後、堆積装置と
同一装置を用いて、表面自然酸化膜の付着を抑えなが
ら、５８０度５時間の熱処理を行い、単結晶シリコンを
形成した。その結果、図８４(b) に示したように、非晶
質シリコン膜は単結晶化して粒状のシリコン単結晶粒が
形成された。
【０３３８】ＴＥＭ写真を用いた詳細な観察により、こ
の単結晶粒は、垂直方向に＜１００＞軸が配向してお
り、しかも、大きさと粒間隔がほぼ揃っていることが観
察された。例えば、基板の真上から粒を捉えたＳＥＭ写
真により、粒径分布を調べると、図８５(a) に示したよ
うに、最大出現頻度の粒径１５００オングストロームを
中心に、±２０％以内に９０％以上の粒が含まれた。特
に、最大出現頻度よりも１割以上大きい粒は、ほとんど
見られなかった。この現象は、おそらく、ほとんどの結
晶核の生成が、熱処理開始から比較的速い時間に同時に
起こっているためと考えられる。また、隣接する粒の中
心から中心までを測定して粒間隔を調べると、図８５
(b) に示したように、最大出現頻度の粒間隔１９００オ
ングストロームを中心に、±１０％以内に９０％以上の
粒が含まれた。この様に、単結晶粒は大きさも間隔も揃
い、しかも粒と粒は各々分離していた。
【０３３９】この粒の上に、図８４(c) に示すように第
２の非晶質シリコン９０３を２０００オングストローム
堆積した。この非晶質シリコンの平均原子間隔は１．０
０５であった。
【０３４０】この後、５８０℃で３０分熱処理し、図８
４(d) に示すように、粒状単結晶シリコン９０４を結晶
の種として、第２の非晶質シリコンが固相成長し、多結
晶シリコン９０５が形成される。ＴＥＭ写真から多結晶
シリコンのグレインを調べた所、幅１９００オングスト
ローム程度の柱状になっており、各々の柱状グレイン
が、垂直方向に＜１００＞配向していた。また、多結晶
シリコンのグレイン内も、図８６(a) に示すように、通
常の任意核形成による固相成長膜に比較して、結晶性が
良好であった。この原因は明確では無いが、おそらく、
結晶種として用いた単結晶粒の結晶性が極めて良好なた
めではないかと予想している。
【０３４１】比較のため、通常の非晶質膜固相成長によ
り形成した多結晶膜の大粒径グレインの結晶性を図８６
(b) にＴＥＭ写真で示す。グレイン内部には双晶等の欠
陥が多数見られる。しかもこれらの欠陥は１２００℃以
上の高温で熱処理しない限り、容易には消滅しない。
【０３４２】このようにしてグレインの大きさが揃った
多結晶シリコン膜を形成した後、多結晶シリコン膜表面
をエッチングして平坦化するとともにパターニングを行
い、図８４(e) に示したように表面が平坦な多結晶シリ
コン膜９０５をＲＩＥ等で島状に成形した。次に、Ｂ+
チャネルイオン注入をドーズ量１×１０13atoms/cm-2、
４０ｋｅＶの条件で行った図８４(f) 。この後、多結晶
シリコン膜９０５表面を熱酸化して、ゲート絶縁膜９０
６を形成した。通常の多結晶膜表面は、様々な面方位の
グレインで構成されているため、熱酸化でゲート絶縁膜
を形成すると、各々の面方位で異なった酸化速度を有す
るため、酸化膜厚は１割程度ばらつく。このように酸化
膜厚のばらつきを残したまま、トランジスタを形成した
場合、しきい値電圧が大きくばらつく原因となる。とこ
ろが、本方法で形成した場合、多結晶の表面は殆ど（１
００）面であるため、TEM 写真による測定の結果、３％
程度のばらつきで抑えられていた。
【０３４３】次に図８４(g) に示したように、ゲート電
極９０７を形成した後、ゲート側壁に絶縁膜を堆積し、
ソース・ドレインの導電層形成の為に、Ａｓ+ イオン注
入を２ｘ１０19atoms/cm-3、４０ｋｅＶで行う。そして
層間絶縁膜９０８を堆積し、電極形成用の開口部を設け
た後に、ソース／ドレイン電極９０９，９１０を形成し
た。
【０３４４】このようにして、形成した薄膜トランジス
タの電気特性を測定したところ、グレインの大きさが１
９００オングストロームと大きく、しかも１５００オン
グストローム以下のグレインが無いために、多結晶膜表
面のどの場所にトランジスタのチャネル領域が来ても、
素子特性が安定していた。例えば、室温で移動度のばら
つきを調べると、図８７に示すように、従来の固相成長
膜を用いる場合よりも、格段に移動度のばらつきが減少
した。
【０３４５】従来の膜を用いた場合のＶｇ−エレクトロ
ン移動度特性は、図８８に示すように、粒界がチャネル
領域にたまたま存在しなかった場合と、存在した場合
で、大きく異なってくる。この場合のエレクトロンの移
動度の温度依存性を測定した結果を図８９に示す。従来
膜は、チャネル領域に粒界が存在する場合に、移動度は
温度の低下に伴い大きく減少し、粒界が存在する場合と
比較して、移動度の差は一層顕著になる。これに対し
て、本実施例の膜は、図８８中に示したように、粒界が
チャネル領域に均等に存在するため、素子特性が安定し
ている。また、温度依存性も、図８９に示した領域に落
ちついていた。
【０３４６】なお、前記実施例では、熱処理に際しての
非晶質シリコンの平均原子間隔をシリコン単結晶と同程
度となるようにし、歪みのない単結晶シリコン膜を得た
が、１．０２以上となるようにしてもよい。
【０３４７】また、前記実施例では、全面に堆積した第
一の非晶質シリコン膜を熱処理し、単結晶粒を形成した
が、第一の非晶質シリコン膜を堆積後にＲＩＥ等によっ
て、成形しても良い。次に本発明の第２６の実施例とし
てこの例を示す。
【０３４８】まず、上述の非晶質シリコン膜を堆積した
後、一旦堆積装置から出して図９０(a) に示すように
０．２μｍ幅の線状に整形した後、表面の自然酸化膜を
剥離して清浄表面とし、再び堆積装置内に搬入した。こ
のとき、平均原子間隔を測定すると、１．０２であっ
た。この状態で水素雰囲気で５５０℃２時間晒し、装置
より搬出した。ＳＥＭ写真で単結晶粒の並びを調べる
と、図９０(b) に示すように、単結晶粒がほぼ一列に並
んでいた。ここに第２の非晶質シリコン膜９０３を堆積
して、図９０(c) に示すように整形する。第一の非晶質
シリコン膜９０３より形成した単結晶シリコン粒９０４
を結晶核として第２の非晶質シリコン膜９０３を固相成
長すると、第２の非晶質シリコン膜は図９０(d) に示し
たように、粒界が垂直方向に走る、いわゆるバンブー構
造の多結晶膜になった。ここに、図９０(e) に示した様
に粒界に平行にチャネルが形成されるようにしたトラン
ジスタを形成した。多結晶膜のグレインサイズはおよそ
２０００オングストロームであった。この構造では移動
度のばらつきは更に改善され、図９１に示すように極め
て狭い範囲内に制御することができた。
【０３４９】次に本発明の第２７の実施例を示す。
【０３５０】この例も第２６の実施例と同様に、単結晶
シリコンを得るに当たり、非晶質シリコンの平均原子間
隔を予めシリコン単結晶の１．０２倍以上からなる膜を
用い、熱処理を行って固相成長により形成した、結晶性
の極めて良好な粒状の単結晶シリコンを用い、結晶粒径
の揃った多結晶シリコンを形成して、移動度が高くしか
もバラツキが小さい薄膜トランジスタを形成した例であ
る。ここではゲート電極９０７の上層に多結晶シリコン
９０５からなる素子領域を形成したことを特徴とする。
【０３５１】図９２(a) に示したように、シリコン基板
９０１上に絶縁膜９０２を堆積した後、多結晶シリコン
膜からなるゲート電極９０７を形成した。次に、ＣＶＤ
法により、ゲート絶縁膜９０６を堆積した。
【０３５２】次いで図９２(b) に示すように、ゲート絶
縁膜９０６の上に、非晶質シリコン膜９０３を平均原子
間隔が単結晶シリコンの１．０２倍以上となるように堆
積した。堆積膜厚は４０nmとし、平均原子間隔を測定し
たところ、単結晶の１．０２倍であった。この基板を図
２に示した装置内に設置し、非酸化性雰囲気の５５０℃
２時間熱処理したところ、図９２(c) に示したように粒
状の単結晶シリコンが得られた。ＴＥＭ写真を用いた詳
細な観察により、この単結晶粒も、垂直方向に＜１００
＞軸が配向しており、しかも、大きさと粒間隔がほぼ揃
っていることが観察された。図９３に示すように、粒径
分布を調べると、最大出現頻度の粒径９００オングスト
ロームを中心に、±２０％以内に９０％以上の粒が含ま
れている。図９４に示したように、粒間隔を調べると、
最大出現頻度の粒間隔１２００オングストロームを中心
に、±２０％以内に９０％以上の粒が含まれている。
【０３５３】次に同一装置内で図９２(d) に示すように
第２の非晶質シリコン膜９０３を１２００オングストロ
ーム堆積した。この非晶質膜の平均原子間隔は、単結晶
の１．００９倍であった。堆積装置内で６００℃１５分
熱処理したところ、図９２(e) に示すように、第２の非
晶質シリコン膜９０３は単結晶シリコン粒を結晶種とし
て、固相成長により単結晶化し、多結晶シリコンが形成
された。この多結晶シリコンもＴＥＭ写真を用いて測定
したところ、前記実施例２６と同様にグレインの大きさ
が揃い、垂直方向に＜１００＞軸が優先的に配向した多
結晶薄膜であった。 グレインの大きさが揃った多結晶
シリコン膜を形成した後、図９２(f) に示したように多
結晶シリコン膜をＲＩＥ等で島状に成形した。次に、ド
ーズ量１×１０13atoms/cm2 、４０ｋｅＶでＰイオンを
チャネルイオン注入した。そして活性化の為の熱処理を
９００℃３０分行った。
【０３５４】次に、ソース・ドレインの導電層形成の為
に、Ｂ+ イオン注入を３×１０15atoms/cm2 、２０ｋｅ
Ｖで行う。層間絶縁膜９０８を堆積し、電極形成用の開
口部を設けた後に、ソース／ドレイン電極９０９，９１
０を形成した。
【０３５５】このようにして請求項１の方法を用いて形
成した単結晶シリコンを用いた薄膜トランジスタは、下
地側のチャネル領域も１２００オングストローム程度の
均一な粒径のグレインで構成されている。通常のＣＶＤ
法で、導電性不純物濃度の低い多結晶シリコンを堆積す
ると、粒径は僅か３００オングストローム程度にしかな
らない。このためキャリアの移動度は粒界での散乱によ
り非常に小さくなる。また通常の非晶質膜の固相成長で
形成した多結晶シリコンでも、下地との界面には玉砂利
状の微小なグレインが多数存在し、移動度の減少の原因
となっていた。ところが、この方法により形成した多結
晶膜に於いては、チャネル領域である下地界面に微小グ
レインが全く無く、しかも結晶性が格段に向上している
ため、移動度のバラツキが改善され、平均的な移動度も
格段に向上している。また、移動度に影響する膜中酸素
濃度をＳＩＭＳ分析により測定したところ、図９５に示
すように、第一の非晶質膜の膜質が影響する下地界面近
傍には酸素濃度が極めて低かった。これにより、酸素原
子による散乱も低減され、高移動度の素子が作成出来
た。
【０３５６】次に本発明の第２８の実施例を示す。
【０３５７】この例では図９６乃至図１０４に示すよう
に、固相成長により形成した極めて結晶性の良好な単結
晶シリコンを用いて形成した、ソースドレイン持ち上げ
型ＭＯＳすなわちエレベーテッドソースドレインＭＯＳ
素子について説明する。この方法で形成したＭＯＳ素子
ではゲート酸化膜直下のチャネル領域に不純物がほとん
ど入っていない層を形成することができるため、キャリ
アの走行が不純物によって妨げられることなく、高移動
度のトランジスタを得ることができるという特徴を有す
る。また、ゲート酸化膜直下で不純物濃度が高ければ高
いほど反転層形成時の垂直方向の電界が強くなるため、
キャリアがより強く酸化シリコン／シリコン界面に張り
付いて走行するため、界面のわずかな凹凸もキャリアの
散乱の原因となっていたが、本発明のＭＯＳ素子によれ
ばこのような問題もない。
【０３５８】まず図９６に示すように、シリコン基板８
０１表面に選択酸化によりフィールド酸化膜８０２を形
成する。そして必要に応じて閾値電圧調整のためのイオ
ン注入を行う。
【０３５９】そして図９７に示すように、素子領域表面
の清浄化を行った後、膜厚２０nmのノンドープの非晶質
シリコン膜８０３を堆積する。堆積直後の測定結果で
は、平均原子間隔は、単結晶シリコンの１．０３倍であ
った。
【０３６０】この後、図９８に示すように、堆積装置と
同一装置内で、表面自然酸化膜の付着を抑えながら、５
５０度１時間の熱処理を行い、単結晶シリコン８０４を
形成した。このときシリコン基板上では単結晶８０４と
なるが、フィールド酸化膜８０２上では多結晶シリコン
膜８０４Ｓとなっている。
【０３６１】そして図９９に示すように素子領域のパタ
ーニングを行い、図１００に示すようにゲート酸化膜８
０５を形成する。
【０３６２】さらに図１０１に示すようにこの上層に多
結晶シリコン膜８０６を堆積し図１０２に示すようにこ
れらをパターニングしてゲート電極８０６を形成する。
【０３６３】そして図１０３に示すようにこのゲート電
極８０６をマスクとしてイオン注入を行いソース・ドレ
インＳ，Ｄを形成し、さらに層間絶縁膜８０７を形成し
た後コンタクトホールを介してソース電極８０８，ドレ
イン電極８０９，ゲート電極８１０を形成し、図１０４
に示すようにＭＯＳ素子が完成する。
【０３６４】このようにして形成されたＭＯＳ素子のゲ
ート電圧と移動度との関係を測定した結果を図１０５に
曲線ａに示すように極めて高移動度の特性を得ることが
できた。比較のために従来例の測定結果を曲線ｂに示
す。従来の方法では高温でのエピタキシャル成長によっ
て単結晶シリコンを形成するため基板からのオートドー
ピングによって、ゲート酸化膜直下のチャネル領域に不
純物がドーピングされるのを避けることができないが、
この方法によれば、低温下で結晶性の良好な単結晶シリ
コン膜を形成することがきるため基板からのオートドー
ピングもなく、ゲート酸化膜直下のチャネル領域に不純
物がほとんどはいっていない層をつくることができる。
このように、キャリアの走行の散乱体となる不純物のな
い単結晶層を形成することができるため、高移動度を得
ることができる。またゲート酸化膜直下で不純物濃度が
高ければ高いほど、反転層形成時の垂直方向の電界が高
くなる。垂直電界が高いと、キャリアはより強く酸化シ
リコン／シリコン界面にはりついて走行することにな
り、界面のわずかな凹凸もキャリアの散乱体となり、移
動度低下の原因となるが、本発明の方法で形成される素
子構造ではゲート酸化膜下での不純物濃度を低くするこ
とができるため移動度の低下を防ぐことができる。 ま
たこの方法を用いて形成したリングオシレータの遅延時
間とＶddとの関係を測定した結果を図１０６に示す。こ
の結果からも高速動作可能であることがわかる。これは
本発明の素子では、上記効果に加えソースドレイン領域
はフィールド酸化膜上に形成されるため、印加電圧に応
じて基板側に空乏層が広がるのを防ぐことができ、充放
電の度に遅延が生じるという問題もないためである。
【０３６５】このように本発明の方法を用いて形成した
リングオシレータでは、移動度の向上とソース・ドレイ
ンのキャパシタンス低下の両方の効果により大幅な高速
化をはかることができる。
【０３６６】次に本発明の第２９の実施例を示す。
【０３６７】この例でも固相成長により形成した極めて
結晶性の良好な単結晶シリコンを用いて形成した、ソー
スドレイン持ち上げ型ＭＯＳすなわちエレベーテッドソ
ースドレインＭＯＳ素子について説明する。この方法で
は、図１０７乃至図１１５に示すように、トレンチ分離
された素子領域内に、ゲート電極を形成しこの上層にソ
ース・ドレイン領域のみを本発明の固相成長で形成し、
チャネルは基板表面に形成するようにしている。この素
子では低温下でソースドレインを形成することができる
ため不純物分布を急峻にすることができパンチスルーが
抑制されるという特徴を有する。
【０３６８】この方法でも前記第２８の実施例と同様、
ゲート酸化膜直下のチャネル領域に不純物がほとんど入
っていない層を形成することができるため、キャリアの
走行が不純物によって妨げられることなく、高移動度の
トランジスタを得ることができるという特徴を有する。
また、ゲート酸化膜直下で不純物濃度が高ければ高いほ
ど反転層形成時の垂直方向の電界が強くなるため、キャ
リアがより強く酸化シリコン／シリコン界面に張り付い
て走行するため、界面のわずかな凹凸もキャリアの散乱
の原因となっていたが、本発明のＭＯＳ素子によればこ
のような問題もない。
【０３６９】まず図１０７に示すようなシリコン基板８
１１表面にＳＯＩ法によりトレンチ８１２を形成し図１
０８に示すように、絶縁膜８１３を埋め込み素子分離を
行う、そして必要に応じて閾値電圧調整のためのイオン
注入を行う。
【０３７０】そして図１０９に示すように、ゲート酸化
膜８１４を形成し、さらに図１１０に示すようにこの上
層に多結晶シリコン膜を堆積し図１１１に示すようにこ
れらをパターニングしてゲート電極８１５を形成する。
【０３７１】そして図１１２に示すようにこのゲート電
極８１５の上層にＣＶＤ法により酸化シリコン膜８１６
を形成しＲＩＥ法によりゲート電極８１５の側壁のみに
残留せしめ、リンイオンを注入して基板表面にｎ- 層
（図示せず）を形成する。そしてさらに基板表面の清浄
化を行った後、膜厚２０nmのノンドープの非晶質シリコ
ン膜８１７を堆積する。堆積直後の測定結果では、平均
原子間隔は、単結晶シリコンの１．０３倍であった。
【０３７２】この後、図１１３に示すように、堆積装置
と同一装置内で、表面自然酸化膜の付着を抑えながら、
５５０度１時間の熱処理を行い、単結晶シリコン８１７
Ｓを形成した。このときシリコン基板上では単結晶８１
７Ｓとなるが、絶縁膜上では多結晶シリコン膜となって
おり、単結晶シリコンと多結晶シリコンの間で選択性を
もつエッチング条件で選択エッチングを行い多結晶シリ
コンをエッチング除去して単結晶シリコン８１７Ｓのみ
を残留せしめる。
【０３７３】そして図１１４に示すようにパッシベーシ
ョン膜としての酸化シリコン膜８１８を形成し、これに
コンタクトホールを介してソース・ドレイン電極８２
１，ゲート電極８２２を形成し、図１１５に示すように
エレベーテッドＭＯＳトランジスタが完成する。
【０３７４】このようにして形成されたＭＯＳトランジ
スタのゲート電圧とドレイン電流との関係を測定した結
果を図１１６に曲線ａに示す。比較のために従来例の測
定結果を曲線ｂに示す。ここで示したトランジスタでは
チャネル長が０．２３μm であった。このように非常に
微細な素子であるにもかかわらず、サブスレッシホール
ド領域も良好な特性を得ることができることが分かる。
このように微細素子であるにもかかわらず、パンチスル
ーが十分に良くできている理由については明らかではな
いが、ソースドレインの不純物分布が急峻になっている
からであると考えられる。これは工程が特に低温下で行
われていることにある。
【０３７５】また図１１７に曲線ａで閾値電圧とチャネ
ル長との関係を示した。この結果から本発明によればチ
ャネル長が０．２２μm 程度になっても閾値電圧が低下
していないことがわかる。これも不純物の再分布がない
ためであると考えられる。比較のために従来法で形成し
たトランジスタの特性を曲線ｂに示した。このトランジ
スタではチャネル長が０．５μm 程度ですでにショート
チャネル効果が出現している。
【０３７６】次に本発明の第３０の実施例を示す。
【０３７７】この例では本発明の固相成長方法を用いて
バイポーラトランジスタとＭＯＳトランジスタとを集積
化した例について説明する。
【０３７８】ＭＯＳトランジスタとバイポーラトランジ
スタとを比較すると、ＭＯＳトランジスタは大規模集積
化が可能であるという長所がある反面、動作が遅いとい
う欠点がある。これに対しバイポーラトランジスタは出
力に大電流が得られ高速動作が可能であるという長所が
あるが、素子面積が大きく集積化が不利であるという欠
点がある。この２種類のトランジスタを同時に用いて両
者の長所を生かした大規模集積回路が知られている。
【０３７９】このような集積回路は、図１３３に一例を
示すようにシリコン基板上にＭＯＳトランジスタとバイ
ポーラトランジスタとを横に配列し、バイポーラトラン
ジスタのベースとＭＯＳトランジスタのドレインとを電
気的に接続し、ドレイン電流をバイポーラで増幅して大
電流を得るようにすることができるという利点を有して
いる。しかしながら、ドレインとベースが離れているた
め、配線を引き回さなければならず、大面積を必要とす
る上、互いの素子領域に影響を与えることなく形成しな
ければならないため、非常に複雑で長い工程を必要とす
るという問題があった。
【０３８０】この例ではこのような問題を解決すべく、
ＭＯＳトランジスタのドレインに直接ベースが接続する
ように、上層に本発明の固相成長法で形成した単結晶シ
リコン内にバイポーラトランジスタを形成したものであ
る。
【０３８１】図１１８乃至図１３１にその製造工程図、
図１３２に等価回路図を示す。
【０３８２】まず図１１８に示すように、シリコン基板
９１１表面に選択酸化によりフィールド酸化膜９１２を
形成する。そして必要に応じて閾値電圧調整のためのイ
オン注入を行う。
【０３８３】そして図１１９に示すように、熱酸化を行
いゲート絶縁膜９１３となる膜厚１０nmの酸化シリコン
膜を形成し、さらに図１２０に示すようにゲート電極９
１４となるリンドープの多結晶シリコン膜を形成し、図
１２１に示すようにこれらをパターニングする。
【０３８４】この後図１２２に示すようにＣＶＤ法によ
り酸化シリコン膜を形成した後ＲＩＥ法を用いてゲート
電極９１４の側壁に酸化シリコン膜９１５を形成し、こ
れをマスクとしてＡｓイオンを５×１０15atoms/cm2 イ
オン注入し、９００℃３０分の窒素雰囲気中での熱処理
を行い、図１２３に示すようにソース・ドレイン領域９
１６を形成する。
【０３８５】そして図１２４に示すようにＣＶＤ法によ
り全面に膜厚３００nmの酸化シリコン膜を堆積し、図１
２５に示すようにドレイン領域９１６にコンタクトホー
ル９１８を形成する。
【０３８６】そして図１２６に示すように全面に平均原
子間隔が単結晶シリコンのそれとほぼ等しくなるように
非晶質シリコン膜９１９を膜厚５０nm程度堆積する。こ
のときシランガスと同時にホスフィンガスＰＨ3 を流
し、あらかじめリンが微量含まれた非晶質シリコン膜と
した。
【０３８７】この後、図１２７に示すように、堆積装置
と同一装置内で、表面自然酸化膜の付着を抑えながら、
６００℃３時間の熱処理を行い、ｎ- 単結晶シリコン９
２０を形成した。単結晶化距離を測定するためにあらか
じめ用意したモニタ装置を調べると、結晶化距離は１５
μm であった。またリン濃度を測定すると８×１０17at
oms/cm3 であった。
【０３８８】そして図１２８に示すように素子領域のパ
ターニングを行い、図１２９に示すようにこの単結晶シ
リコン９２０の一部にボロンイオンを注入しｐ- 領域９
２１を形成した。
【０３８９】次いで図１３０に示すようにエミッタ・コ
レクタ領域にボロンをイオン注入してｐ+ 領域９２２を
形成し、不純物活性化のために８５０℃５分間のアニー
ルをＲＴＡで行い図１３１に示すようにソース電極９２
３，ゲート電極９２４，エミッタ電極９２５，コレクタ
電極９２６を形成し、集積回路が完成する。
【０３９０】このように積層構造でありながら、６００
℃という低温下で結晶性の良好な単結晶シリコンを得る
ことができ、かつ下層との界面特性が極めて良好であ
り、ドレインとベースの接続部における接触抵抗が極め
て低い上、ＭＯＳトランジスタの拡散層に拡散長の伸び
を生じるようなこともない。
【０３９１】この集積回路によれば、積層構造であるた
め素子面積を大幅に低減することができるのみならず、
バイポーラトランジスタがＭＯＳトランジスタの上方に
形成されるため図１３３に示した従来の構造に比べ、バ
イポーラ領域で発生する熱がＭＯＳトランジスタに伝達
されにくく、ＭＯＳトランジスタの動作特性に影響を及
ぼすことがない。またバイポーラトランジスタ自身も上
層に位置するため放熱性がよく温度上昇を抑制すること
ができる。
【０３９２】
【発明の効果】本発明によれば、半導体基板または絶縁
膜上に平均原子間距離が単結晶の１．０２倍以上である
ように薄い非晶質半導体薄膜を堆積し、この非晶質半導
体薄膜表面を非酸化性雰囲気中で自由表面状態に維持し
つつ加熱し、固相成長により単結晶化することにより、
低温下で欠陥のない良好な単結晶を形成することができ
る。
【０３９３】
【図面の簡単な説明】
【図１】本発明の半導体薄膜の形成原理を示す説明図
【図２】本発明の第１の実施例で用いられる薄膜形成装
置を示す図
【図３】本発明の第１の実施例の膜堆積のシーケンスの
概略を示す図
【図４】本発明の第１の実施例の薄膜形成工程を示す図
【図５】本発明の第１の実施例における平均原子間距離
が１．０２以上の非晶質シリコン膜を得るための成膜速
度と基板温度との関係を示す図
【図６】本発明の第１の実施例における表面からの深さ
と平均原子間距離との関係を測定した結果を示す図
【図７】本発明の第１の実施例の方法及び従来例の方法
における横方向固相成長速度の測定結果を示す比較図
【図８】本発明の第２の実施例の薄膜形成方法を示す工
程図
【図９】本発明の第２の実施例および従来例における非
晶質シリコン膜の膜厚と単結晶シリコン薄膜の欠陥密度
との関係を示す図
【図１０】本発明の第２の実施例および従来例における
非晶質シリコン膜の膜厚とエレクトロンモビリティとの
関係を示す図
【図１１】本発明の第２の実施例におけるアニール時の
真空度とエレクトロンモビリティとの関係を示す図
【図１２】本発明の第２の実施例におけるアニール時の
水素流量とエレクトロンモビリティとの関係を示す図
【図１３】本発明の第６の実施例における表面からの深
さとヒ素濃度との関係を示す図
【図１４】本発明の第７の実施例の半導体薄膜の製造工
程図
【図１５】同半導体薄膜を用いた半導体装置の製造工程
の変形例を示す図
【図１６】本発明の第８の実施例の半導体薄膜の製造工
程図
【図１７】本発明の第９の実施例で形成された半導体薄
膜を示す図
【図１８】本発明の第９の実施例の半導体薄膜の製造工
程図
【図１９】本発明の第９の実施例の半導体薄膜の製造工
程で得られた単結晶薄膜の結晶構造を示す写真
【図２０】本発明の第９の実施例の半導体薄膜の製造工
程で得られた単結晶薄膜の結晶構造を示す写真
【図２１】本発明の第９の実施例の半導体薄膜の製造工
程で得られた単結晶薄膜の結晶構造を示す写真
【図２２】本発明の第１０の実施例の半導体薄膜の製造
工程図
【図２３】本発明の第１１の実施例の半導体薄膜の製造
工程図
【図２４】本発明の第１１の実施例の半導体薄膜の製造
工程で得られた単結晶薄膜の結晶構造を示す写真
【図２５】本発明の第１１の実施例の半導体薄膜の製造
工程で得られた単結晶薄膜の結晶構造を示す写真
【図２６】本発明の第１１の実施例の半導体薄膜の製造
工程で得られた単結晶薄膜の結晶構造を示す写真
【図２７】非晶質膜の膜厚と得られる単結晶粒の直径の
関係を示す図
【図２８】下地絶縁膜が異なるときの非晶質膜の膜厚と
得られる単結晶粒の直径の関係を示す図
【図２９】本発明の第１２の実施例の半導体薄膜の形成
工程を示す図
【図３０】本発明の第１３の実施例のキャパシタの製造
工程を示す図
【図３１】本発明の第１４の実施例の半導体薄膜の形成
原理を示す説明図
【図３２】本発明の第１４の実施例で用いられる薄膜形
成装置を示す図
【図３４】本発明の第１４の実施例で用いられる熱処理
装置を示す図
【図３５】本発明における成長距離の時間依存性を示す
図
【図３６】本発明の第１４の実施例における断面結晶構
造を示すＴＥＭ写真（熱処理５分）
【図３７】本発明の第１４の実施例における電子線回折
像として断面結晶構造を示すＴＥＭ写真（熱処理２時
間）
【図３８】本発明の第１４の実施例で用いられるラマン
測定装置を示す図
【図３９】同装置で測定されたラマンピークを示す図
【図４０】本発明の第１４の実施例における応力分布を
示す図
【図４１】本発明の第１５の実施例のシリコン薄膜形成
工程を示す図
【図４２】本発明の第１５の実施例における応力分布を
示す図
【図４３】本発明の第１５の実施例で形成されたシリコ
ン薄膜の結晶構造を示すＳＥＭ写真
【図４４】本発明の第１６の実施例で用いられる試料構
造を示す図
【図４５】本発明の第１６の実施例で形成されたシリコ
ン粒の結晶構造を示すＳＥＭ写真
【図４６】同シリコン粒の結晶構造を示すＴＥＭ写真
【図４７】同シリコン粒の電子線回折像として結晶構造
を示す写真
【図４８】従来の方法で形成されたシリコン粒の結晶構
造のＴＥＭ像を示す比較写真
【図４９】非晶質膜の平均原子間隔と単結晶粒の結晶性
との相関関係を示す図
【図５０】本発明の第１７の実施例の半導体薄膜の製造
工程図
【図５１】従来のシリコン粒の形成を示す比較図
【図５２】本発明の半導体薄膜の製造工程で得られた単
結晶薄膜を示す図
【図５３】本発明の第１８の実施例の半導体薄膜の製造
工程図
【図５４】本発明の第１９の実施例のキャパシタの製造
工程図
【図５５】本発明の第１９の実施例のキャパシタの製造
工程図
【図５６】本発明の第１９の実施例のキャパシタの製造
工程図
【図５７】本発明の第１９の実施例のキャパシタの製造
工程図
【図５８】本発明の第１９の実施例のキャパシタの製造
工程図
【図５９】本発明の第１９の実施例のキャパシタの製造
工程図
【図６０】本発明の第１９の実施例のキャパシタの製造
工程図
【図６１】本発明の第１９の実施例で得られたシリコン
薄膜の結晶構造を示すＳＥＭ写真
【図６２】本発明の第１９の実施例で得られたシリコン
薄膜の結晶構造を示すＴＥＭ写真
【図６３】非晶質膜の膜厚と熱処理後の表面の結晶構造
状態の差を示す比較写真
【図６４】堆積膜厚と粒分布密度を示す図
【図６５】本発明の第１９の実施例における自然酸化膜
の除去工程を示す説明図
【図６６】本発明の第１９の実施例で得られたキャパシ
タの容量と従来のキャパシタの容量との比較図
【図６７】本発明の第２０の実施例のキャパシタの製造
工程図
【図６８】本発明の第２０の実施例のキャパシタの製造
工程図
【図６９】本発明の第２０の実施例のキャパシタの製造
工程図
【図７０】本発明の第２０の実施例のキャパシタの製造
工程図
【図７１】本発明の第２０の実施例のキャパシタの製造
工程図
【図７２】本発明の第２０の実施例のキャパシタの製造
工程図
【図７３】本発明の第２１の実施例の半導体薄膜形成工
程図
【図７４】同工程で得られた半導体薄膜の結晶構造を示
すＳＥＭ写真
【図７５】本発明の第２２の実施例の半導体装置の製造
工程を示す図
【図７６】同工程で得られたＭＯＳトランジスタの素子
特性を示す図
【図７７】下地基板に形成されているＭＯＳトランジス
タの同工程の前後での特性変化を示す図
【図７８】本発明の第２３の実施例の半導体装置の製造
工程図
【図７９】同工程で形成されたトランジスタの種からの
距離とエッチピットとの関係を示す図
【図８０】同工程で形成されたトランジスタの種からの
距離と素子特性との関係を示す図
【図８１】本発明の第２４の実施例の半導体装置の製造
工程を示す図
【図８２】同工程で形成された半導体装置の素子特性を
示す図
【図８３】同工程で形成された半導体装置の接合特性を
示す図
【図８４】本発明の第２５の実施例の半導体装置の製造
工程を示す図
【図８５】同工程で得られた半導体薄膜の粒径分布を示
す図
【図８６】同工程および従来の工程で得られた半導体薄
膜の結晶構造を示す平面ＴＥＭ写真
【図８７】同工程で形成されたトランジスタのエレクト
ロンモビリティを測定した結果を示す図
【図８８】同工程で形成されたトランジスタのＶg −Ｉ
d 特性を示す図
【図８９】同工程で形成されたトランジスタと従来のト
ランジスタのエレクトロンモビリティの温度依存性を測
定した結果を示す図
【図９０】本発明の第２６の実施例の半導体装置の製造
工程を示す図
【図９１】同工程で形成されたトランジスタのエレクト
ロンモビリティを測定した結果を示す図
【図９２】本発明の第２７の実施例の半導体装置の製造
工程を示す図
【図９３】同工程で得られた半導体薄膜の粒径分布を示
す図
【図９４】同工程で得られた半導体薄膜の粒間隔分布を
示す図
【図９５】同工程で得られた半導体装置の膜中酸素濃度
分布を示す図
【図９６】本発明の第２８の実施例の半導体装置の製造
工程図
【図９７】本発明の第２８の実施例の半導体装置の製造
工程図
【図９８】本発明の第２８の実施例の半導体装置の製造
工程図
【図９９】本発明の第２８の実施例の半導体装置の製造
工程図
【図１００】本発明の第２８の実施例の半導体装置の製
造工程図
【図１０１】本発明の第２８の実施例の半導体装置の製
造工程図
【図１０２】本発明の第２８の実施例の半導体装置の製
造工程図
【図１０３】本発明の第２８の実施例の半導体装置の製
造工程図
【図１０４】本発明の第２８の実施例の半導体装置の製
造工程図
【図１０５】同工程で得られたトランジスタのゲート電
圧と移動度との関係を示す図
【図１０６】同工程で得られたリングオシレータの遅延
時間とＶddとの関係を示す図
【図１０７】本発明の第２９の実施例の半導体装置の製
造工程図
【図１０８】本発明の第２９の実施例の半導体装置の製
造工程図
【図１０９】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１０】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１１】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１２】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１３】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１４】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１５】本発明の第２９の実施例の半導体装置の製
造工程図
【図１１６】同装置で得られたトランジスタのゲート電
圧とドレイン電流との関係を示す図
【図１１７】同装置で得られたトランジスタのチャネル
寸法と閾値電圧との関係を示す図
【図１１８】本発明の第３０の実施例の半導体装置の製
造工程図
【図１１９】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２０】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２１】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２２】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２３】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２４】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２５】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２６】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２７】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２８】本発明の第３０の実施例の半導体装置の製
造工程図
【図１２９】本発明の第３０の実施例の半導体装置の製
造工程図
【図１３０】本発明の第３０の実施例の半導体装置の製
造工程図
【図１３１】本発明の第３０の実施例の半導体装置の製
造工程図
【図１３２】同半導体装置の等価回路図
【図１３３】従来例の半導体装置を示す図
【図１３４】従来例の半導体薄膜の形成工程を示す図
【図１３５】従来例の半導体薄膜の形成の経過を示す説
明図
【図１３６】本発明の検証に用いたシミュレータの基本
モデルを示す図
【図１３７】本発明の検証に用いたシミュレータの変数
を示す図
【図１３８】本発明の検証に用いたシミュレータの基本
出力を示す図
【図１３９】従来の方法で形成された単結晶薄膜試料の
結晶構造を電子線回折像として示す写真
【図１４０】従来の方法を説明するための試料構造を示
す図
【図１４１】従来の方法で得られた単結晶薄膜の結晶構
造を示す光学顕微鏡写真および成長距離の時間依存性質
を示す図
【図１４２】同工程で得られた半導体薄膜の結晶構造を
示すＴＥＭ写真
【図１４３】同工程で得られた半導体薄膜の結晶構造を
示すＴＥＭ写真
【図１４４】同工程で得られた半導体薄膜の結晶構造を
示すＴＥＭ写真
【図１４５】同工程で得られた半導体薄膜の結晶構造を
示すＴＥＭ写真
【図１４６】従来例の半導体薄膜の成長を示す模式図
【図１４７】従来例の半導体薄膜の応力分布を示す図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/00 ３０１ Ｈ０１Ｌ 27/06 １０２Ｄ ３２１Ｅ 27/04 29/78 ３０１Ｙ 27/06 27/12 29/78 (72)発明者 矢吹 宗 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (72)発明者 恩賀 伸二 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (72)発明者 綱島 祥隆 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (72)発明者 見方 裕一 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (72)発明者 岡野 晴雄 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (56)参考文献 特開 平１−289240（ＪＰ，Ａ) 特開 平４−58563（ＪＰ，Ａ) 特開 平３−289129（ＪＰ，Ａ) 特開 平４−100211（ＪＰ，Ａ) 特開 平２−238617（ＪＰ，Ａ) 特開 平１−196116（ＪＰ，Ａ) Ｊ．Ｐｈｙｓ．Ｃ：Ｓｏｌｉｄ Ｓｔ ａｔｅ Ｐｈｙｓ．，14（1981），ｐ. 309−318 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖ ｏｌ．21，Ｎｏ．７，１ Ｏｃｔｏｂｅ ｒ 1972，ｐ．18−20 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 27/04 H01L 27/00 301 H01L 27/085 H01L 27/06

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板の絶縁領域上に、シラン系ガスの熱
    分解反応を用い、かつ膜厚を８０ｎｍ以下とすることに
    より、単結晶の１．０２倍以上の平均原子間距離となる
    ように非晶質シリコン薄膜を堆積する工程と、前記非晶
    質シリコン薄膜の自由表面状態を維持した状態で、希ガ
    ス雰囲気若しくは還元雰囲気中、又は１×１０-3Ｔｏｒ
    ｒ未満の圧力下において該非晶質シリコン薄膜に結晶化
    エネルギーを付与して該非晶質シリコン薄膜を結晶化
    し、粒状のシリコン単結晶を形成する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 基板の絶縁領域上に、シラン系ガスの熱
    分解反応により成膜速度Ｒが下式を満たす条件下で膜厚
    ８０ｎｍ以下のシリコンからなる非晶質薄膜を減圧下で
    堆積する工程と、 【数１】 前記非晶質薄膜の自由表面状態を維持した状態で、希ガ
    ス雰囲気若しくは還元雰囲気中、又は１×１０-3Ｔｏｒ
    ｒ未満の圧力下において該非晶質薄膜に結晶化エネルギ
    ーを付与して該非晶質薄膜を結晶化し、粒状のシリコン
    からなる単結晶を形成する工程とを具備することを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 粒径よりも粒間距離が小さくなるように
    前記粒状の単結晶を各々分離形成することを特徴とする
    請求項１又は２記載の半導体装置の製造方法。
  4. 【請求項４】 基板の絶縁領域は、酸化シリコン、窒化
    シリコン、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、若しくはＡｓＳ
    Ｇからなることを特徴とする請求項１乃至３記載の半導
    体装置の製造方法。
  5. 【請求項５】 前記非晶質薄膜は、膜厚２０ｎｍ以下の
    膜厚で堆積することを特徴とする請求項１乃至４記載の
    半導体装置の製造方法。
  6. 【請求項６】 前記シラン系ガスとしてシラン又はジシ
    ランを用い、さらに水素ガスを用いたことを特徴とする
    請求項２乃至５記載の半導体装置の製造方法。
  7. 【請求項７】 基板表面を覆う絶縁膜に開口部を形成し
    て基板表面を露出する 工程と、該露出した基板表面に膜
    厚２０ｎｍ以下の第１の非晶質薄膜を堆積する工程と、
    前記第１の非晶質薄膜の表面を非酸化性雰囲気中で加熱
    して、該第１の非晶質薄膜が単結晶化した第１の単結晶
    薄膜を形成する工程と、前記第１の単結晶薄膜上に膜厚
    ８０ｎｍ以下の第２の非晶質薄膜を堆積する工程と、前
    記第２の非晶質薄膜の表面を非酸化性雰囲気中で加熱し
    て、該第２の非晶質薄膜が単結晶化した第２の単結晶薄
    膜を形成する工程とを具備し、前記第１の非晶質薄膜を
    堆積する工程と前記第１の単結晶薄膜を形成する工程と
    を繰り返すことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 基板表面を覆う絶縁膜の開口部内部から
    当該絶縁膜上にかけて、単結晶の１．０２倍以上の平均
    原子間距離を有する第１の非晶質薄膜を堆積し、該第１
    の非晶質薄膜に結晶化エネルギーを付与して形成した第
    １の単結晶半導体薄膜と、該第１の単結晶半導体薄膜上
    に前記第１の非晶質薄膜より厚い第２の非晶質薄膜を堆
    積し、該第２の非晶質薄膜に結晶化エネルギーを付与し
    て形成した第２の単結晶半導体薄膜と、前記第１の単結
    晶半導体薄膜と前記第２の単結晶半導体薄膜とからなる
    単結晶半導体薄膜内に形成されたソース・ドレイン領域
    を含むＭＯＳ型素子とを具備することを特徴とする半導
    体装置。
  9. 【請求項９】 同一基板上にＭＯＳ型半導体素子とバイ
    ポーラ型半導体素子とが混在する半導体装置において、
    前記バイポーラ素子は、前記ＭＯＳ型半導体素子を覆う
    絶縁膜の開口部内部から当該絶縁膜上にかけて、単結晶
    の１．０２倍以上の平均原子間距離を有する非晶質薄膜
    を堆積し、該非晶質薄膜に結晶化エネルギーを付与して
    形成した単結晶半導体薄膜の一部をベース領域とし、該
    ベース領域は、前記開口部を介して前記ＭＯＳ型半導体
    素子のドレイン領域と電気的に接続されることを特徴と
    する半導体装置。
JP24528992A 1992-04-30 1992-09-14 半導体装置およびその製造方法 Expired - Fee Related JP3156878B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP24528992A JP3156878B2 (ja) 1992-04-30 1992-09-14 半導体装置およびその製造方法
KR93007285A KR970010571B1 (en) 1992-04-30 1993-04-29 Semiconductor device and its fabrication method
US08/056,443 US5582640A (en) 1992-04-30 1993-04-30 Semiconductor device and its fabricating method
US08/478,765 US5879447A (en) 1992-04-30 1995-06-07 Semiconductor device and its fabricating method
US08/959,330 US6066872A (en) 1992-04-30 1997-10-28 Semiconductor device and its fabricating method
US08/959,331 US6093243A (en) 1992-04-30 1997-10-28 Semiconductor device and its fabricating method

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP11179592 1992-04-30
JP4-191180 1992-07-17
JP19118092 1992-07-17
JP4-111795 1992-07-17
JP24528992A JP3156878B2 (ja) 1992-04-30 1992-09-14 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP35997598A Division JP3207395B2 (ja) 1992-04-30 1998-10-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0684793A JPH0684793A (ja) 1994-03-25
JP3156878B2 true JP3156878B2 (ja) 2001-04-16

Family

ID=27312094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24528992A Expired - Fee Related JP3156878B2 (ja) 1992-04-30 1992-09-14 半導体装置およびその製造方法

Country Status (3)

Country Link
US (4) US5582640A (ja)
JP (1) JP3156878B2 (ja)
KR (1) KR970010571B1 (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JPH08264802A (ja) 1995-03-28 1996-10-11 Semiconductor Energy Lab Co Ltd 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ
US7271410B2 (en) 1995-03-28 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Active matrix circuit
US5843811A (en) * 1996-04-10 1998-12-01 University Of Florida Method of fabricating a crystalline thin film on an amorphous substrate
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
JP3630894B2 (ja) * 1996-12-24 2005-03-23 株式会社半導体エネルギー研究所 電荷転送半導体装置およびその作製方法並びにイメージセンサ
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
US6066539A (en) 1997-04-11 2000-05-23 Micron Technology, Inc. Honeycomb capacitor and method of fabrication
JPH10321818A (ja) * 1997-05-21 1998-12-04 Mitsubishi Electric Corp 半導体装置の製造方法
AT405109B (de) * 1997-05-21 1999-05-25 Wasshuber Christoph Dipl Ing D Ein-elektron speicherbauelement
US6136678A (en) * 1998-03-02 2000-10-24 Motorola, Inc. Method of processing a conductive layer and forming a semiconductor device
US6242770B1 (en) 1998-08-31 2001-06-05 Gary Bela Bronner Diode connected to a magnetic tunnel junction and self aligned with a metallic conductor and method for forming the same
US6103539A (en) * 1998-10-23 2000-08-15 Xmr, Inc. Method and system for nondestructive layer defect detection
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
KR100467178B1 (ko) * 2000-06-16 2005-01-24 마츠시타 덴끼 산교 가부시키가이샤 구조평가방법, 반도체장치의 제조방법 및 기록매체
JP3569662B2 (ja) * 2000-06-26 2004-09-22 三菱住友シリコン株式会社 多結晶シリコンの評価方法
KR100407683B1 (ko) * 2000-06-27 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US6524869B1 (en) * 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Method and apparatus for detecting ion implant induced defects
JP3754897B2 (ja) * 2001-02-09 2006-03-15 キヤノン株式会社 半導体装置用基板およびｓｏｉ基板の製造方法
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR100426380B1 (ko) * 2001-03-30 2004-04-08 주승기 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법
US6541336B1 (en) * 2002-05-15 2003-04-01 International Business Machines Corporation Method of fabricating a bipolar transistor having a realigned emitter
JP2004006466A (ja) 2002-05-31 2004-01-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
KR100573480B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
US7250386B2 (en) * 2003-07-18 2007-07-31 Energy Conversion Devices, Inc. Quantum limit catalysts and hydrogen storage materials
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7122413B2 (en) * 2003-12-19 2006-10-17 Texas Instruments Incorporated Method to manufacture silicon quantum islands and single-electron devices
US7095066B2 (en) * 2004-01-08 2006-08-22 Eastman Kodak Company Process for making a CMOS image sensor
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
FR2873491B1 (fr) * 2004-07-20 2006-09-22 Commissariat Energie Atomique Procede de realisation d'une structure dotee d'au moins une zone d'un ou plusieurs nanocristaux semi-conducteurs localisee avec precision
KR100603510B1 (ko) * 2004-10-07 2006-07-20 삼성전자주식회사 반도체 소자의 제조 방법
US7365410B2 (en) * 2004-10-29 2008-04-29 Freescale, Semiconductor, Inc. Semiconductor structure having a metallic buffer layer and method for forming
DE102004053016A1 (de) * 2004-11-03 2006-05-04 Atmel Germany Gmbh Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
US7179665B1 (en) * 2005-02-17 2007-02-20 Midwest Research Institute Optical method for determining the doping depth profile in silicon
US7554055B2 (en) * 2005-05-03 2009-06-30 Hitachi Global Storage Technologies Netherlands B.V. Method for making ohmic contact to silicon structures with low thermal loads
US20070065964A1 (en) * 2005-09-22 2007-03-22 Yinon Degani Integrated passive devices
WO2007077917A1 (ja) * 2005-12-28 2007-07-12 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US7449377B2 (en) * 2006-05-30 2008-11-11 Chunghwa Picture Tubes, Ltd. Method of fabricating poly silicon layer
JP2009016692A (ja) * 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
KR101019984B1 (ko) * 2007-08-10 2011-03-09 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
JP2009105390A (ja) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법
DE102008013325B4 (de) * 2008-03-10 2011-12-01 Siltronic Ag Halbleiterscheibe aus einkristallinem Silicium und Verfahren zu deren Herstellung
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7790535B2 (en) * 2008-09-16 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Depletion-free MOS using atomic-layer doping
JP5169849B2 (ja) * 2009-01-09 2013-03-27 セイコーエプソン株式会社 電気光学装置及び電子機器
CN101993037A (zh) * 2009-08-20 2011-03-30 中芯国际集成电路制造(上海)有限公司 制造半导体集成电路的纳米晶硅结构的方法
CN102024756A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 形成用于制造集成电路器件的纳米晶态硅结构的方法
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
KR101113328B1 (ko) * 2009-12-30 2012-03-13 주식회사 하이닉스반도체 반도체소자의 도전막 형성방법
US8263988B2 (en) * 2010-07-16 2012-09-11 Micron Technology, Inc. Solid state lighting devices with reduced crystal lattice dislocations and associated methods of manufacturing
WO2012015877A2 (en) * 2010-07-28 2012-02-02 Massachusetts Institute Of Technology Confined lateral growth of crystalline material
JP5741382B2 (ja) * 2011-09-30 2015-07-01 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
JP6348707B2 (ja) * 2013-12-11 2018-06-27 東京エレクトロン株式会社 アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置
FI128442B (en) 2017-06-21 2020-05-15 Turun Yliopisto Silicon structure with crystalline silica
JP7058575B2 (ja) 2018-09-12 2022-04-22 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
FR3099964B1 (fr) * 2019-08-14 2024-03-29 St Microelectronics Crolles 2 Sas Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique
JP2021048239A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
CN111809120B (zh) * 2020-07-21 2021-10-29 中国科学院金属研究所 一种低膨胀合金及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6604959A (ja) * 1966-04-14 1967-10-16
US4371421A (en) * 1981-04-16 1983-02-01 Massachusetts Institute Of Technology Lateral epitaxial growth by seeded solidification
JPS58130517A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
US4692343A (en) * 1985-08-05 1987-09-08 Spectrum Cvd, Inc. Plasma enhanced CVD
JPS62177909A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体装置の製造方法
JPS63299109A (ja) * 1987-05-29 1988-12-06 Hitachi Ltd 結晶薄膜の形成方法
US4902642A (en) * 1987-08-07 1990-02-20 Texas Instruments, Incorporated Epitaxial process for silicon on insulator structure
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JP2937395B2 (ja) * 1990-03-20 1999-08-23 日本電気株式会社 半導体素子
US5623243A (en) * 1990-03-20 1997-04-22 Nec Corporation Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain
JP2861345B2 (ja) * 1990-09-25 1999-02-24 富士ゼロックス株式会社 半導体膜の製造方法
US5102832A (en) * 1991-02-11 1992-04-07 Micron Technology, Inc. Methods for texturizing polysilicon
KR940011801B1 (ko) * 1991-03-23 1994-12-26 삼성전자 주식회사 고용량 캐패시터를 포함하는 반도체 장치 및 그의 제조방법
US6133050A (en) * 1992-10-23 2000-10-17 Symetrix Corporation UV radiation process for making electronic devices having low-leakage-current and low-polarization fatigue
US5757063A (en) * 1994-03-25 1998-05-26 Kabushiki Kaisha Toshiba Semiconductor device having an extrinsic gettering film
US5866444A (en) * 1995-03-21 1999-02-02 Semiconductor Energy Laboratory Co. Integrated circuit and method of fabricating the same
US5597754A (en) * 1995-05-25 1997-01-28 Industrial Technology Research Institute Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5595928A (en) * 1995-09-18 1997-01-21 Vanguard International Semiconductor Corporation High density dynamic random access memory cell structure having a polysilicon pillar capacitor
US5670812A (en) * 1995-09-29 1997-09-23 International Business Machines Corporation Field effect transistor having contact layer of transistor gate electrode material
US5591664A (en) * 1996-03-20 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．２１，Ｎｏ．７，１ Ｏｃｔｏｂｅｒ １９７２，ｐ．１８−２０
Ｊ．Ｐｈｙｓ．Ｃ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｐｈｙｓ．，１４（１９８１），ｐ．３０９−３１８

Also Published As

Publication number Publication date
KR970010571B1 (en) 1997-06-28
US5582640A (en) 1996-12-10
US6066872A (en) 2000-05-23
KR940006185A (ko) 1994-03-23
US6093243A (en) 2000-07-25
US5879447A (en) 1999-03-09
JPH0684793A (ja) 1994-03-25

Similar Documents

Publication Publication Date Title
JP3156878B2 (ja) 半導体装置およびその製造方法
TWI298948B (en) Pmos transistor strain optimization with raised junction regions
US20150221676A1 (en) FinFET DEVICE CONTAINING A COMPOSITE SPACER STRUCTURE
EP1018758A1 (en) Method for forming monocrystalline silicon layer, method for manufacturing semiconductor device, and semiconductor device
Ishihara et al. Single-grain Si TFTs with ECR-PECVD gate SiO/sub 2
US20150279694A1 (en) DRAM Cells and Methods of Forming Silicon Dioxide
JPH09139511A (ja) 半導体装置及びその製造方法
JP3705733B2 (ja) 半導体装置の製造方法
Hartmann et al. Cyclic Deposition/Etch processes for the formation of Si raised sources and drains in advanced MOSFETs
JP2858434B2 (ja) 結晶の形成方法および結晶物品
JP3207395B2 (ja) 半導体装置およびその製造方法
JP3959406B2 (ja) 半導体装置およびその製造方法
JPH0563439B2 (ja)
JP2900588B2 (ja) 結晶物品の形成方法
JP4504445B2 (ja) 半導体装置の製造方法
JP2004289168A (ja) 半導体装置およびその製造方法
JP2005354089A (ja) 半導体装置
RU2333567C2 (ru) Способ изготовления тонких кристаллических пленок кремния для полупроводниковых приборов
JP2701793B2 (ja) 半導体装置の製造方法
JP3006396B2 (ja) 半導体薄膜の形成方法
JP3203652B2 (ja) 半導体薄膜の製造方法
JP3273037B2 (ja) ヘテロ構造半導体多層薄膜の製造方法
Lee et al. Improved long-term stability of low-temperature polysilicon thin-film transistors by using a tandem gate insulator with an atomic layer of deposited silicon dioxide
JP2756320B2 (ja) 結晶の形成方法
Ishihara et al. Property of single-crystalline Si TFTs fabricated with u-Czochralski (grain filter) process

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080209

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090209

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100209

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100209

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees