JP2021048239A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】酸化膜と導電膜との密着性を高めつつ、導電膜の抵抗を低減することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第1原子を含む酸化膜と、酸化膜上に設けられ、金属原子および酸素原子を含み、導電性を有する導電膜と、を備える。導電膜における酸素原子の体積密度が、5.00×1022atoms/cm3未満である。【選択図】図1

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
酸化膜上に直接金属膜を形成する場合、金属と酸化膜との密着性は弱いため、金属膜が剥がれる可能性がある。そこで、酸化膜と金属膜との間に金属窒化膜を形成する技術が知られている。しかし、金属窒化物の比抵抗は金属に比べて高いため、金属窒化膜および金属膜を含む導電膜は、全体的に高抵抗になる。
特開昭61−203652号公報
本発明が解決しようとする課題は、酸化膜と導電膜との密着性を高めつつ、導電膜の抵抗を低減することが可能な半導体装置およびその製造方法を提供することである。
一実施形態に係る半導体装置は、第1原子を含む酸化膜と、酸化膜上に設けられ、金属原子および酸素原子を含み、導電性を有する導電膜と、を備える。導電膜における酸素原子の体積密度が、5.00×1022atoms/cm未満である。
第1実施形態に係る半導体装置の要部の構造を示す断面図である。 第1実施形態に係る半導体装置の製造方法を説明するための図である。 酸化膜と導電膜との界面の状態を模式的に示す図である。 タングステンと酸素の状態図の一例である。 第2実施形態に係る半導体装置の要部の構造を示す断面図である。 第3実施形態に係る半導体装置の要部の構造を示す断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1実施形態)
図1は、第1実施形態に係る半導体装置の要部の構造を示す断面図である。本実施形態に係る半導体装置1は、基板10と、酸化膜20と、導電膜30と、を備える。
基板10は、例えばシリコン基板である。基板10上には、酸化膜20が形成されている。酸化膜20には、例えば、酸化シリコン(SiO)または酸化アルミニウム(Al)が含まれている。酸化膜20上には、導電膜30が形成されている。
導電膜30には、金属および酸素が含まれている。この金属は、例えば、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、バナジウム(V)、鉄(Fe)、銅(Cu)、タンタル(Ta)、またはニオブ(Nb)である。導電膜30は、導電性を有し、電気抵抗率(比抵抗)が例えば1.0×10μΩ/cm以下の膜である。
以下、本実施形態に係る半導体装置1の製造方法を説明する。ここでは、導電膜30の製造工程を説明する。
まず、図2に示すように、基板10は、ステージ100に固定された状態でチャンバ101内に収容される。このとき、基板10上には、酸化膜20が既に形成されている。本実施形態では、酸化膜20は酸化シリコン膜である。
続いて、CVD(Chemical Vapor Deposition)によって、酸化膜20上に導電膜30を形成する。具体的には、金属および酸素を含む材料ガス201と、材料ガス201に含まれた金属を還元する還元ガス202と、を交互にチャンバ101内に導入する。このとき、キャリアガス203は、材料ガス201と還元ガス202との間に導入される。キャリアガス203によって、チャンバ101内に残留したガスが排出される。
本実施形態では、材料ガス201は、二塩化酸化タングステン(WOCl)を含んだガスである。還元ガス202は、水素(H)ガスである。キャリアガス203は、アルゴン(Ar)ガスである。
図3(a)および図3(b)は、酸化膜20と導電膜30との界面の原子の状態を模式的に示す図である。上述した材料ガス201、還元ガス202、およびキャリアガス203をチャンバ101内に導入すると、図3(a)に示すように、タングステンおよび酸素を含んだ導電膜30が、酸化膜20上に形成される。
酸素原子は、一般的にシリコン原子と結合しやすい性質を有する。そのため、図3(b)に示すように、導電膜30と酸化膜20との界面において、導電膜30に含まれた酸素原子は、酸化膜20に含まれたシリコン原子と結合される。換言すると、導電膜30に含まれた金属原子が、酸素原子を介して酸化膜20中のシリコン原子と結合される。
したがって、本実施形態によれば、導電膜30と酸化膜20との間に高抵抗な金属窒化膜を形成しなくても、導電膜30と酸化膜20との密着性を高めることができる。
また、本実施形態では、導電膜30に含まれる金属原子(タングステン原子)と酸素原子の結合エネルギーは、酸化膜20におけるシリコン原子と酸素原子の結合エネルギーよりも小さい。そのため、導電膜30と酸化膜20との界面では、導電膜30に含まれる酸素原子は、金属原子よりも寧ろ酸化膜20に含まれたシリコン原子と結合しようとする。これにより、導電膜30と酸化膜20との密着性をより一層高めることができる。その一方で、本実施形態では、導電膜30中の酸素濃度が高いと、金属酸化物が導電膜30に生成されやすくなって、導電膜30の比抵抗が上昇する事態を招く。
図4は、タングステンと酸素の状態図の一例である。図4に示す状態図は、Bin. Tern. Phase Diagrams Columbium, Molybdenum, Tantalum, Tungsten, Ad 407 987,1963, ,,1-127を参照したものである。図4に示す状態図によれば、最も酸素原子比率が低いタングステン酸化物は、三酸化五タングステン(W)である。この三酸化五タングステンに占める酸素濃度は、約37.5atom%である。導電膜30膜中の酸素濃度が37.5atom%を超えると、タングステン酸化物が生成され、これにより導電膜30の比抵抗が上昇する。
タングステンの単位体積当たりの原子数は、約6.3×1022atoms/cm3であるので、その37.5%に相当する酸素原子の体積密度は、約2.38×1022atoms/cmとなる。したがって、酸化膜20と導電膜30との高い密着性を確保しつつ、導電膜30の比抵抗の上昇を抑え、導電性を有するためには、導電膜30における酸素原子の体積密度は、2.38×1022atoms/cm未満であることが望ましい。
また、下記の表に示すように、タングステン以外の金属も同様に、状態図等を用いて、導電性を有するための酸素原子の体積密度の上限値を求めることができる。
Figure 2021048239
一方で、密着性の観点から、導電膜30は一定数以上の体積密度を有することが望ましい。例えば、導電膜30は酸素原子を1.0×1016atoms/cm以上含有することにより、酸化膜との密着性をより高めることができる。
また、導電膜30を形成するときには、導電膜30に含まれる金属と酸素とが結合した金属酸化物の生成を抑制するために、基板10の温度(成膜温度)を、その金属酸化物の昇華温度よりも高く設定することが望ましい。例えば、基板10の温度が750℃よりも高いと、タングステン酸化物を昇華させることが可能となる。その結果、導電膜30におけるタングステン酸化物の生成を抑制することができる。また、導電膜30に含まれる金属がモリブデンの場合、モリブデン酸化物は400〜600℃で昇華する。そのため、基板10の温度を400℃よりも高く設定すると、モリブデン酸化物の生成を抑制することができる。
なお、本実施形態では、材料ガス201が酸素を含んでいるが導電膜30の成膜方法はこれに限定されない。材料ガス201、還元ガス202およびキャリアガス203のうちの少なくとも一つが酸素を含む組み合わせで導電膜30を形成すればよい。
例えば、タングステン化合物(W(CO)、WF、WCl、WCl、WOCl、WOCl、W(CO))を含む材料ガス201と、水素(H)、二酸化窒素(NO)、亜酸化窒素(NO)、一酸化炭素(CO)、酸素(O)、またはオゾン(O)を含む還元ガス202と、アルゴン(Ar)、窒素(N)、または二酸化炭素(CO)を含むキャリアガス203のうち、少なくとも1つが酸素を含む組合せを用いると、導電膜30中にタングステンおよび酸素が含まれるため、導電膜30と酸化膜20との密着性が向上する。ここでは、タングステンを例に記載したが、他の金属元素でも同様に実現可能である。
(第2実施形態)
図5は、第2実施形態に係る半導体装置の要部の構造を示す断面図である。上述した第1実施形態に係る半導体装置1と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図5に示すように、本実施形態に係る半導体装置2は、導電膜30の構造が第1実施形態と異なる。第1実施形態に係る導電膜30は1層構造であるのに対して、本実施形態に係る導電膜30は、第1層31および第2層32を有する2層構造である。
第1層31は、酸化膜20に接触し、金属および酸素を含んでいる。第1層31は、上述した第1実施形態に係る導電膜30と同様の製造工程によって形成される。例えば、二塩化二酸化タングステンを含む材料ガス201、水素を含む還元ガス202、およびアルゴンを含むキャリアガス203を用いてCVDを行うと、タングステンおよび酸素を含む第1層31を、酸化膜20上に形成することができる。このとき、厚い第1層31が形成されると、抵抗が高くなってしまう。そのため、第1層31の厚さは、10nm以下であることが望ましい。
第2層32は、第1層31上に積層される。第2層32は、第1層31と異なる材料ガス201を用いて形成される。例えば、六フッ化タングステン(WF)を含む材料ガス201、水素を含む還元ガス202、およびアルゴンを含むキャリアガス203を用いてCVDを行うと、タングステンを含む第2層32を、第1層31上に形成することができる。第2層32は、酸素を含まないため、第1層31よりも低抵抗である。導電膜30全体の抵抗を低減するために、第2層32は、第1層31よりも厚いことが望ましい。
本実施形態によれば、酸素を含んだ第1層31を酸化膜20上に形成することによって、酸化膜20と導電膜30との密着性を高めることができる。さらに、不純物の少ない第2層32を第1層31上に形成することによって、導電膜30の抵抗を低減することができる。これにより、密着性と低抵抗を両立した導電膜30を実現することができる。
なお、本実施形態では、第1層31に含まれる金属が、第2層32に含まれる金属と同種であるが、各層に含まれる金属は異種であってもよい。例えば、第1層31にモリブデンを用いて、第2層32にタングステンを用いた構造であってもよい。この場合も、密着性と低抵抗を両立することができる。また、第2層32は酸素を含まない層として説明したが、第1層31よりも酸素濃度が低くなるように形成すれば、第2層32が酸素を含まない場合と同様な効果を有することができる。
(第3実施形態)
図6は、第3実施形態に係る半導体装置の要部の構造を示す断面図である。図6に示す半導体装置3は、ワードラインが積層された三次元半導体メモリである。半導体装置3では、複数の酸化膜20および複数の導電膜30が、基板10上で交互に積層されている。各導電膜30は、ワードラインとして機能する。
第3実施形態の各導電膜30を形成する際、まず、基板10上に酸化膜20と犠牲膜が交互に積層される。犠牲膜は、例えば窒化シリコン(SiN)膜である。犠牲膜は、後述するメモリ素子膜40の形成後、例えばリン酸を含む薬液によって除去される。犠牲膜の除去によって酸化膜20の間には、空洞が形成される。この空洞には、各導電膜30が上述した第1実施形態または第2実施形態で説明した方法で形成される。
メモリ素子膜40は酸化膜20および上記犠牲膜からなる積層体を貫通するホール内に形成される。このホールの外周部に電荷ブロック膜41が形成される。電荷ブロック膜41の内側に電荷蓄積膜42が形成される。電荷蓄積膜42の内側にトンネル絶縁膜43が形成される。トンネル絶縁膜43の内側にチャネル膜44が形成される。チャネル膜44の内側にコア膜45が形成される。
電荷ブロック膜41、トンネル絶縁膜43およびコア膜45は、例えば酸化シリコン膜である。電荷蓄積膜42は、例えば窒化シリコン膜(SiN)である。チャネル膜44は、例えばポリシリコン膜である。
本実施形態では、導電膜30は、上述した第1実施形態または第2実施形態で説明した方法で形成されるため、酸素を含んでいる。この酸素によって、酸化膜20と導電膜30との密着性が向上するので、高抵抗な金属窒化物は不要となる。よって、酸化膜20と導電膜30との密着性を高めつつ、導電膜の抵抗を低減することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1〜3:半導体装置、10:基板、20:酸化膜、30:導電膜、31:第1層、32:第2層

Claims (10)

  1. 第1原子を含む酸化膜と、
    前記酸化膜上に設けられ、金属原子および酸素原子を含み、導電性を有する導電膜と、を備え、
    前記導電膜における前記酸素原子の体積密度が、5.00×1022atoms/cm未満である、半導体装置。
  2. 第1原子を含む酸化膜と、
    前記酸化膜上に設けられ、金属原子および酸素原子を含み、導電性を有する導電膜と、を備え、
    前記導電膜における前記酸素原子の体積密度が、1.0×1016atoms/cm以上である、半導体装置。
  3. 前記酸化膜と前記導電膜との界面で、前記金属原子が前記酸素原子を介して前記第1原子と結合している、請求項1または2に記載の半導体装置。
  4. 前記導電膜に含まれる金属原子と酸素原子との結合エネルギーは、前記酸化膜における酸素原子と前記第1原子との結合エネルギーよりも小さい、請求項1から3のいずれか1項に記載の半導体装置。
  5. 前記導電膜上に、前記金属原子と同種かまたは異種の金属原子を含み、前記導電膜よりも酸素濃度の低い膜をさらに備える、請求項1または2に記載の半導体装置。
  6. 前記金属原子が、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、バナジウム(V)、鉄(Fe)、銅(Cu)、タンタル(Ta)、またはニオブ(Nb)である、請求項1から5のいずれか1項に記載の半導体装置。
  7. 基板上に第1原子を含む酸化膜を形成し、
    金属原子を含む材料ガスと、前記金属原子を還元する還元ガスと、前記材料ガスを前記基板へ導入するキャリアガスと、を用いて前記酸化膜上に導電膜を形成する半導体装置の製造方法であって、
    前記材料ガス、前記還元ガス、および前記キャリアガスの少なくとも1つが酸素原子を含み、
    前記導電膜を形成するときの前記基板の温度を、前記金属原子と前記酸素原子とが結合した金属酸化物の昇華温度よりも高く設定する、半導体装置の製造方法。
  8. 前記酸化膜に接触し、前記金属原子および前記酸素原子を含む第1層と、前記第1層に積層され、前記金属原子と同じかまたは異なる金属原子を含み、前記導電膜よりも酸素濃度の低い第2層と、を前記導電膜として形成する、請求項7に記載の半導体装置の製造方法。
  9. 前記金属原子が、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、バナジウム(V)、鉄(Fe)、銅(Cu)、タンタル(Ta)、またはニオブ(Nb)である、請求項7または8に記載の半導体装置の製造方法。
  10. タングステン化合物を含む前記材料ガスと、水素(H)、二酸化窒素(NO)、亜酸化窒素(NO)、一酸化炭素(CO)、酸素(O)、またはオゾン(O)を含む前記還元ガスと、アルゴン(Ar)、窒素(N)、または二酸化炭素(CO)を含む前記キャリアガスのうち、少なくとも1つが酸素原子を含む組合せで前記導電膜を形成する、請求項7または8に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JPH05319965A (ja) * 1992-05-20 1993-12-03 Hitachi Metals Ltd 窒化アルミニウム焼結体基板のメタライズ方法
JP3691958B2 (ja) * 1997-09-30 2005-09-07 富士通株式会社 半導体装置の製造方法
US7393761B2 (en) * 2005-01-31 2008-07-01 Tokyo Electron Limited Method for fabricating a semiconductor device
US7960802B2 (en) * 2008-11-21 2011-06-14 Texas Instruments Incorporated Methods to enhance effective work function of mid-gap metal by incorporating oxygen and hydrogen at a low thermal budget
FR2944295B1 (fr) * 2009-04-10 2014-08-15 Saint Gobain Coating Solutions Cible a base de molybdene et procede d'elaboration par projection thermique d'une cible
JP5235930B2 (ja) * 2010-03-26 2013-07-10 株式会社東芝 半導体記憶装置、及びその製造方法
KR20130004784A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
JP5960491B2 (ja) * 2012-04-27 2016-08-02 キヤノンアネルバ株式会社 半導体装置およびその製造方法
KR102192848B1 (ko) * 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치
US9620610B1 (en) * 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US10163626B2 (en) * 2016-12-12 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and manufacturing method thereof
JP2019102684A (ja) * 2017-12-05 2019-06-24 東芝メモリ株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990417B2 (en) 2021-08-16 2024-05-21 Kioxia Corporation Semiconductor memory device with different fluorine concentrations in sub conductive layers

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