KR101116785B1 - 반도체 장치 및 그 제조방법 - Google Patents

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노부유키 오츠카
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다카히로 다비라
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Abstract

다마신법에 따른 Cu 배선 구조의 형성에서, Cu-Mn 합금을 배리어 메탈막에 조합시켜 결함의 자기 수복 및 밀착성의 향상을 도모할 때에, Mn의 확산에 따른 Cu 배선 패턴의 저항의 증가를 억제한다.
반도체 장치는, 반도체 기판 상방에 형성된 산소를 포함하는 절연막과, 상기 절연막에 형성된 오목부와, 상기 오목부의 내벽에 형성된 고융점 금속막과, 상기 고융점 금속막상에 형성된 구리와 망간과 질소를 포함하는 금속막과, 상기 금속막상에 형성되어, 상기 오목부를 충전하는 구리막을 포함한다.
Cu 배선 패턴, 배리어 메탈막, Cu-Mn-N, 다마시법, 반도체 장치

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 다층 배선 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
오늘의 반도체 집적 회로 장치에서는, 공통 기판상에 막대한 수의 반도체 소자가 형성되어 있어, 이들을 상호 접속하기 위하여, 다층 배선 구조가 사용되고 있다.
다층 배선 구조에서는, 배선층을 구성하는 배선 패턴을 매설한 층간 절연막이 적층되어 있다.
이러한 다층 배선 구조에서는, 하층의 배선층과 상층의 배선층이, 층간 절연막 중에 형성된 비아 컨택트에 의해 접속된다.
특히 최근의 초미세화?초고속 반도체 장치에서는, 다층 배선 구조 중에서 신호 지연(RC 지연)의 문제를 경감하기 위하여, 층간 절연막으로서 저유전율막(소위 1ow-k막)이 사용된다. 이와 함께, 배선 패턴으로서, 저저항의 구리(Cu) 패턴이 사용되고 있다.
이렇게 Cu 배선 패턴을 저유전율 층간 배선막 중에 매설한 대층 배선 구조에서는, Cu층의 건식 에칭에 의한 패터닝이 곤란하기 때문에, 층간 절연막 중에 미리 배선홈 혹은 비아홀을 형성하는 소위 다마신법(Damascene) 또는 듀얼 다마신법(Dual Damascene)이 사용된다. 다마신법 또는 듀얼 다마신법에서는, 이렇게 형성된 배선홈 혹은 비아홀을 Cu층으로 충전하고, 그 후, 층간 절연막 상의 잉여인 Cu층을 화학 기계 연마(CMP)에 의해 제거한다.
그 때, Cu 배선 패턴이 층간 절연막에 직접 접하면, Cu 원자가 층간 절연막 중으로 확산하여, 단락 등의 문제를 야기하기 때문에, Cu 배선 패턴이 형성되는 배선홈 혹은 비아홀의 측벽면 및 저면을, 도전성의 확산 배리어, 소위 배리어 메탈막에 의해 덮어지고, Cu층을, 이러한 배리어 메탈막상에 퇴적하는 것이 일반적으로 되어 있다. 배리어 메탈막으로서는, 일반적으로 타탈(Ta)이나 티탄(Ti), 텅스텐(W) 등의 고융점 금속, 혹은 이들 고융점 금속의 도전성 질화물이 사용된다.
한편, 최근의 45㎚ 세대 혹은 그 이후의 초미세화?초고속 반도체 장치에서는, 미세화에 따라 층간 절연막 중에 형성된 배선홈 혹은 비아홀의 크기가 현저하게 축소되고 있다.
이에 따라, 이러한 비저항이 큰 배리어 메탈막을 사용하여 원하는 배선 저항의 저감을 실현하려고 하면, 이 미세한 배선홈 혹은 비아홀에 형성되는 배리어 메탈막의 막 두께를 가능한 감소시킬 필요가 있다.
한편, 배리어 메탈막은, 배선홈 혹은 비아홀의 측벽면 및 저면을 연속적으로 덮을 필요가 있다.
이러한 사정에 관련하여 특허문헌 1은, 층간 절연막 중에 형성된 배선홈 혹은 비아홀을, 구리 망간 합금층(Cu-Mn 합금층)에 의해 직접적으로 덮고 있다.
이 특허문헌 1에서는, 이러한 Cu-Mn 합금층과 층간 절연막의 계면에, 두께가 2~3㎚로 조성이 MnSixOy의 망간 실리콘 산화물층을, 상기 Cu-Mn 합금층 중의 Mn과 층간 절연막 중의 Si 및 산소와의 자기 형성 반응에 의해, 확산 배리어 막으로서 형성하는 기술이 기재되어 있다.
그러나 이 기술에서는, 자기 형성된 층이 MnSixOy의 조성을 가져, 막중에 포함되는 금속 원소, 즉 망간(Mn)의 농도가 낮은 것에 기인하여, Cu막에 대한 밀착성이 불충분한 문제가 인식되고 있다.
이 때문에 특허문헌 2에는, Cu-Mn 합금층과 Ta이나 Ti 등의 고융점 금속 배리어 메탈막을 조합시킨 구성의 구조가 기재되어 있다.
이렇게 Cu-Mn 합금층과 Ta이나 Ti 등의 고융점 금속 배리어 메탈막을 조합시킨 구조에서는, 이하와 같은 사정에서, 내산화성이 향상하는 바람직한 특징도 얻어진다.
최근, 신호 지연(RC 지연)을 회피하는 목적으로, 층간 절연막을 구성하는 저유전율 재료로서, 다공질 저유전율막의 사용이 제안되고 있다. 그러나, 이러한 다공질 저유전율 재료는 밀도가 낮고, 제조시에 플라즈마 처리를 행하면 손상을 받기 쉬운 문제를 가지고 있다. 손상을 받은 막은, 그 표면이나 내부에 수분을 흡착하기 쉬워진다.
이 때문에 이러한 다공질 저유전율막상에 형성된 배리어 메탈막은, 다공질 유전체막 중에 흡착된 수분의 영향을 받아서 산화하기 쉽고, 확산 배리어로서의 성능, 및 Cu 배선층 혹은 비아 플러그에 대한 밀착성이 열화하기 쉽다.
그런데, 먼저 설명한 Cu-Mn 합금층을 이러한 구조에서 사용하면, Cu-Mn 합금층 중의 Mn이, 배리어 메탈막의 산화 부분과 반응해, 확산 배리어로서의 성능 및 Cu 배선층 혹은 비아 플러그에 대한 높은 밀착성을 유지하는 것이 가능해 진다. 그래서, 이러한 Cu-Mn 합금층을 사용한 다마스법 혹은 듀얼 다마스법에 의한 Cu 배선층 혹은 비아 플러그의 형성이 연구되고 있다.
특허문헌 1 : 일본국 공개특허 공보 제2005-277390호
특허문헌 2 : 일본국 공개특허 공보 제2007-27259호
비특허문헌 3 : Low Resistive and Highly Reliable Cu Dual-Damascene InterconnectTechnology Using Self-Formed MnSixOy Barrier Layer., T. Usui, et al., proceeding of IEEE IITC, 2005, p188
그런데, 이러한 Cu-Mn 합금층을 사용한 구조로 이루어진 다마신법 혹은 듀얼 다마신법에서는, 상기 합금층 중의 Mn 원자가 실질적으로 모두 배리어 메탈막의 산화 부분과 반응하면, 형성되는 Cu 배선층 혹은 Cu 비아 플러그 중의 잔류 Mn 농도가 낮아져, 확실히 낮은 저항값을 실현할 수 있다. 그러나, 상기 합금층 중에 다량의 Mn이 잔류했을 경우에는, 상기 합금층으로부터 Mn이 Cu 배선층 혹은 비아 플러그로 확산하여, 저항값의 상승이 생겨버린다.
일 측면에 의하면 반도체 장치는, 반도체 기판 상방에 형성된 산소를 포함하는 절연막과, 상기 절연막에 형성된 오목부와, 상기 오목부의 내벽에 형성된 고융점 금속막과, 상기 고융점 금속막상에 형성된 구리와 망간과 질소를 포함하는 금속막과, 상기 금속막상에 형성되어, 상기 오목부를 충전하는 구리막을 포함한다.
다른 측면에 의하면 반도체 장치의 제조방법은, 반도체 기판 상방에 산소를 포함하는 절연막을 형성하는 공정과, 상기 절연막에 오목부를 형성하는 공정과, 상기 오목부의 내벽에 고융점 금속막을 형성하는 공정과, 상기 고융점 금속막상에, 구리와 망간과 질소를 포함하는 금속막을 형성하는 공정과, 상기 금속막을 형성 후, 적어도 상기 오목부를 매립하는 구리막을 형성하는 공정을 갖는다.
상기 고융점 금속막상에 형성되는 금속막이, 구리와 망간과 질소를 포함함으 로써, 상기 금속막으로부터 상기 오목부를 충전하는 구리막 중에의 망간의 확산을 억제하는 것이 가능하여, 상기 구리막의 저항값의 증대를 억제하는 것이 가능해 진다.
[제 1 실시 형태]
최초로 본 발명의 관련 기술을 설명한다.
도 1은, 도 2에 나타난 다마신법에 의해 형성된 Cu 배선 패턴(14B)에 대해서, Pure-Cu 조건에 대한 Cu-Mn 합금 적응시의 배선 저항 상승률에 대해 나타낸 도면이며, 배선폭을 다양하게 변화시키고 있다. 단, 도 2의 Cu-Mn 합금 적응시의 Cu 배선 패턴(14B)은, 본 발명의 관련 기술에 따른 도 3a 내지 도 3d의 프로세서에 의해 형성된다.
도 3a를 참조하면, SiO2 등의 절연막(11) 중에는 배선홈이나 비아 플러그 등의 오목부(11T)가 형성되어 있다. 이하의 설명에서는 상기 오목부(11T)는 배선홈으로서 설명하지만, 고립한 비아 플러그 등이 여도 된다. 또한 상기 절연막(11)의 표면은, 상기 오목부(11T)의 표면 및 저면을 포함하고, Ta 등의 고융점 금속 혹은 그 도전성 질화물로 이루어진 배리어 메탈막(12)에 의해 덮어진다. 상기 배리어 메탈막(12)은, 상기 오목부(11T)를, 그 단면 형상에 정합한 단면 형상으로 덮는다.
다음에 도 3b에 나타난 바와 같이, 상기 도 3a의 구조상에 상기 배리어 메탈막(12)을 덮고 Cu-Mn 합금으로 이루어진 Cu-Mn 합금층(13)이, 상기 오목부(11T)의 단면 형상에 정합한 단면 형상으로 형성된다.
다음에 도 3c에 나타난 바와 같이, 상기 도 3b의 구조상에 Cu층(14)이, 상기 Cu-Mn 합금층(13)상에 전해 도금법에 의해, 상기 오목부(11T)를 충전하도록 형성된다.
다음에 도 3d에 나타난 바와 같이, 상기 절연막(11) 상의 배리어 메탈막(12), Cu-Mn 합금층(13) 및 Cu층이, 화학 기계 연마(CMP)법에 의해 연마된다. 상기 도 3d의 화학 기계 연마는, 상기 절연막(11)의 표면이 노출될 때까지 계속된다. 그 결과, 도 3d에 나타난 바와 같이 상기 절연막(11) 표면의 오목부(11T)를, 배리어 메탈막(12), Cu-Mn 합금층(13)을 통하여 충전하는 Cu 패턴(14A)이 형성된다.
또한 도 3d의 구조는 예를 들면 400℃의 온도에서 열처리 된다. 이에 따라, 도 3e에 나타난 바와 같이, 상기 Cu-Mn 합금층(13) 중의 Mn(망간) 원자가 상기 배리어 메탈막(12) 표면의 산화물과 반응하여, 예를 들면 조성이 TaxMnyOz로 개략적으로 표시되는 Mn 산화물이 형성된다. 또한 그때, 상기 Cu-Mn 합금층(13)과 Cu 패턴(14A)은 연속한 단일의 Cu 배선 패턴(14B)으로 변화한다.
그런데 다시 도 1을 참조하면, 도 3d의 상태로부터 도 3e의 상태로 이행할 때의 저항값의 상승률은, 배선폭(W)이 좁은 경우에는 작고, 큰 경우에는 큰 것을 알 수 있다. 이는, 도 4에 나타난 바와 같이, 상기 배선폭(W)이 좁은 경우에는 영역(I)에 두도록 Cu-Mn 합금층(13)을 포함한 Cu 배선 패턴(14B)의 체적에 대하는 배 리어 메탈막(12)의 표면적의 비율이 비교적 큰 것에 기인한다고 생각할 수 있다. 즉, 영역(I)에서는 상기 배리어 메탈막(12)과 Cu 배선 패턴(14B)과의 계면의 면적이, 상기 Cu 배선 패턴(14B)의 체적에 비교하여 영역(II)에서 보다도 크다. 이 때문에, 상기 Cu-Mn 합금층(13) 중의 Mn 원자는 실질적으로 모두, 도 3e의 열처리 때에 상기 배리어 메탈막(12) 표면의 산화물과 반응한다. 그 결과, 상기 Cu 배선 패턴(14B) 중의 Mn 농도가 효율적으로 저하한다. 이에 대하여 영역(II)에서는, Cu 배선 패턴(14B)의 체적에 대한 상기 배리어 메탈막(12)의 표면적의 비가 작다. 이때, Cu-Mn 합금층(13) 중의 Mn 원자의 일부만이 상기 배리어 메탈막(12) 표면의 산화물과 반응하지만, 미반응의 Mn 원자가 Cu 배선 패턴(14B) 중에 잔류해버린다. 이때문에, 도 3e의 열처리 공정에 따라, 도 1에 나타난 바와 같이 큰 배선 저항률의 상승이 생기는 것이라고 생각할 수 있다.
도 5는, 상기 도 2의 Cu 배선 패턴(14B)에 대해서, 도 3e의 열처리 조건을, 「As-depo」, 「ANL1」, 「ANL2」, 「ANL3」, 「ANL4」로, 다양하게 변화시킨 경우의, 순수한 Cu에 대한 저항값의 상승률의 시뮬레이션 결과를 나타낸다. 단 「As-depo」는, 열처리 없음을 나타내고, 「ANL1」, 「ANL2」, 「ANL3」, 「ANL4」로 숫자가 커지는 것에 따라, 큰 열부하가 걸려 있는 것을 나타낸다. 또한 간단하게 하기 위해, 합금 원소는 타물질과 반응해 석출하지 않고 있다.
도 5를 참조하면, 열처리가 진행됨에 따라서 Cu 배선 패턴(14B)의 저항값이 증대하고 있는 것을 알 수 있다. 실제의 배선에서는 열부하에 따라, 합금 원소와 배리어 메탈, 절연막과의 반응에 의한 Cu 배선으로부터의 합금 원소 배출, 결정립 조대화(粗大化), 합금 원소의 립계편석(粒界偏析) 등에 의한 저항의 저감이 일어나기 때문에, 도 5에는 따르지 않는다. 도 5는 어디까지나 합금 원소의 확산 현상에만 착안한 것이다.
도 5에 관련하여, 도 6은, 상기 도 2의 구조에서, 상기 도 3e의 열처리 공정 때의 선 A-B에 따른 합금 원소 원자의 확산을 시뮬레이션한 결과를 나타낸다.
도 6을 참조하면, 합금 원소 원자가 열처리의 진행과 함께 상기 도 3d에 나타낸 Cu 합금층(13)으로부터 Cu 패턴(14A)으로 확산하고 있는 것을 알 수 있다. 도 6의 시뮬레이션 결과를 감안하면, 상기 도 5의 Cu 배선 패턴(14B)의 열처리에 따른 저항값의 증대는, 이러한 Mn 원자의 확산에 기인하는 것이라고 생각할 수 있다.
이렇게, 다마신법에 의해, 배리어 메탈막에 Cu-Mn 합금층을 조합시켜 형성된 Cu 배선 패턴에서는, 상기 Cu-Mn 합금층 중의 Mn 원자를 배리어 메탈막의 산화 부분이나 결함 등과 반응시켜 결함을 자기 수복(自己修復)시킬 때에, 잔류 Mn 원자가 Cu 배선 패턴 중에 확산하는 것을 억제하는 것이, 배선 저항을 저감시키는데 있어서 큰 과제가 된다. 본 발명에서는, Cu-Mn-N 합금층을 사용함으로써, Mn 원자의 Cu 배선층 중에의 확산을 효과적으로 억제한다.
도 7a 내지 도 7e는, 본 발명의 제 1 실시 형태에 따른 Cu 배선 패턴의 다마신 법에 의한 형성 공정을 나타내고 있다.
도 7a를 참조하면, 절연막(21) 중에는 배선홈 등의 오목부(21T)가 형성되어 있다. 또한 상기 절연막(21)의 표면은, 상기 오목부(21T)의 표면 및 저면을 포함 하고, Ta이나 Ti, W 등의 고융점 금속, 혹은 그 도전성 질화물로 이루어지고, 두께가 1㎚ ~ 10㎚의 배리어 메탈막(22)에 의해 덮여져 있다. 여기서 상기 절연막(21)은, Mn과의 반응에 의해 산화물을 형성할 수 있도록 산소를 포함하는 것이 바람직하다. 예를 들면, 상기 절연막(21)은 TEOS(Tetraethly orthosilicate)를 원료로 한 플라즈마 CVD법에 의해 형성되는 실리콘 산화막 등이여도 된다. 또한 상기 절연막(21)은, SiOC막 등, 실리콘 산화막을 베이스로 하는 저유전율막이여도 된다. 또한 상기 절연막은, 도포 공정이나 플라즈마 CVD 공정에 의해 형성되는 유기 혹은 무기의, 소위 1ow-K 막으로 불리는 저유전율막이여도 된다. 이러한 무기 저유전율막으로서는, 상기 SiOC 막 외에, 올가노 실록산계 재료막이나 수소화 실록산계 재료막 등을 들 수 있다. 유기 저유전막으로서는, 예를 들면 다우 케미컬사(Dow Chemical Company)의 SiLK(상품명)이나 하네웰사(Honeywell international Inc.)의 FLARE(상풍명) 등의 방향족 폴리 에테르막을 사용할 수 있다.
상기 배리어 메탈막(22)은, 군데군데에 상기 절연막(21)을 노출하는 결함을 갖는 것이여도 된다. 또한 상기 배리어 메탈막(22)은 군데군데에 산화막을 갖는 것이여도 된다. 상기 배리어 메탈막(22)은, 상기 오목부(21T)를, 그 단면 형상에 정합한 단면 형상으로 덮는다. 상기 배리어 메탈막(22)은, 전형적으로는 상기 고융점 금속의 타깃(target)을 사용한 스파터링법에 의해 형성되지만, MOCVD법이나 ALD(atomic laver deposition)법에 의해 형성되어도 된다. 상기 배리어 메탈막은 상기 고융점 금속막과 도전성 질화물막의 적층막이여도 된다.
다음에 도 7b에 나타낸 바와 같이, 상기 도 7a의 구조상에 상기 배리어 메탈 막(22)을 덮고, 질소(N)를 포함한 Cu-Mn 합금으로 이루어진 Cu-Mn-N 합금층(23)이, 상기 오목부(21T)의 단면 형상에 정합한 단면 형상으로 형성된다.
보다 구체적으로는, Mn을 0.1 ~ 10 원자%의 농도로 포함된 Cu-Mn 합금을 타깃으로 사용하여, 전체 압력이 10-3Pa로 질소 농도가 20%의 아르곤(Ar)/질소 혼합 가스 분위기 중, -20℃의 기판에서 5kW의 파워를 투입하여 스퍼터를 행함으로써, Mn을 0.1 원자% ~ 10 원자%의 농도로, 또는 N을 2% 이하의 농도로 포함한 Cu-Mn-N합금층이, 상기 Cu-Mn-N층(23)으로서, 예를 들면 5㎚~40㎚, 바람직하게는 약 10㎚의 막 두께로 형성된다. 또한, 상기 Cu-Mn-N 합금층(23)은, 스퍼터링법 이외에도, MOCVD법이나 ALD법에 의해서도 형성될 수 있다. 또한, 상기 스퍼터링법에서는, 상기 Ar가스 대신해서 다른 희소 가스, 예를 들면, 헬륨(He) 가스나 네온(Ne) 가스, 크세논(Xe) 가스나 크립톤(Kr) 가스를 사용하는 것도 가능하다.
다음에 도 7c에 나타난 바와 같이, 상기 도 7b의 구조상에 Cu층(24)이, 전해 도금법에 의해, 상기 오목부(21T)를 충전하도록 형성된다.
다음에 도 7d에 나타난 바와 같이, 상기 절연막(21) 상의 Cu층(24), Cu-Mn-N 합금층(23) 및 배리어 메탈막(22)이, 화학 기계 연마(CMP)법에 의해 순차적으로 연마된다. 상기 도 7d의 화학 기계 연마는, 상기 절연막(21)의 표면이 노출될 때까지 계속된다. 그 결과, 상기 도 7d에 나타난 바와 같이 상기 절연막(21) 표면의 오목부(21T)를, 배리어 메탈막(22) 및 Cu-Mn-N 합금층(23)을 통하여 충전하는 Cu 패턴(23A)이 형성된다.
또한 도 7d의 구조는 예를 들면 400℃의 온도에서 열처리 된다. 이에 따라, 도 7e에 나타난 바와 같이, 상기 Cu-Mn-N 합금층(23) 중의 Mn이 상기 배리어 메탈막(22) 표면의 산화물 혹은 결함에서 노출된 절연막(21)과 반응하여, 예를 들면 조성이 TaxMnyOz 혹은 MnSixOy로 개략적으로 표시되는 Mn 산화물이 형성된다. 이에 따라, 상기 배리어 메탈막(22) 중의 결함 등이 수복된다. 또한 그때, 상기 Cu-Mn-N 합금층(23)과 Cu 패턴(24A)은 연속한 Cu 배선 패턴(24B)으로 변화한다. 또한 먼저 설명한 바와 같이, Mn 원자가 배리어 메탈막(22)의 산화 부분과 반응함으로써, Cu 배선 패턴(24B)과 배리어 메탈막(22)과의 사이에 강고한 결합이 생겨, 밀착성이 향상한다.
도 8은, 상기 도 7e의 시료에 대하여 선 C-D에 따라 행한 SIMS(Secondary Ion Mass Spectrometer)분석의 결과를 나타낸다. 단 도 8a 중, 좌의 세로축(대수축(對數軸))은, N, O(산소), Mn의 농도를, 우(右)의 세로축(대수축)은, Cu(구리)의 2차 이온 강도를 나타낸다. 도 8a의 실험에서는 상기 배리어 메탈막(22)을 생략하고 있고, Cu-Mn-N 합금층(23)이 직접적으로 SiO2막(21)에 접하고 있다. 이 실험의 경우는, 상기 Cu-Mn-N 합금층(23) 중의 Mn 원자가 SiO2막(21)과 반응하여 층(23)과 층(21)의 계면에 형성되는 망간 실리콘 산화물이 Cu의 확산 배리어막으로서 작용한다. 이하에 설명하는 효과는, 특정 폭(W)이나 깊이(t)의 경우로 한정되는 것이 아니다.
도 8을 참조하면, 상기 Cu-Mn 합금층(23)이 N을 포함한 Cu-Mn-N 합금층인 경 우, 도 7e의 열처리 공정 후에서도 Mn 분포의 대부분은, 상기 Cu-Mn-N 합금층(23)의 당초의 위치로 한정된다.
이에 대하여 도 9는, 상기 Cu-Mn층(23)으로서, 질소를 포함하지 않는 Cu-Mn 합금층을 형성한 경우의, 같은 SIMS 프로파일을 나타낸다. 상기 질소를 포함하지 않는 Cu-Mn 합금층(23)은, 상기 Cu-Mn 합금을 타깃으로 한 스퍼터를, 질소를 포함하지 않는 Ar분위기 중에서 실행함으로써 형성되어 있다.
도 9를 참조하면, 도 7e의 열처리 후에는 상기 Cu-Mn 합금층 중의 Mn원자가 Cu 배선층(24B)의 깊숙히까지 확산하고 있어, 예를 들면 Cu 배선층(24B)의 표면에서 비교했을 경우, Mn농도가 100배 내지 1000배나 증대하고 있는 것을 알 수 있다.
도 8, 도 9로부터, 상기 Cu-Mn 합금층(23)으로서 N을 포함한 Cu-Mn-N 합금층을 사용함으로써, Mn원자의 Cu 배선층(24B) 중에의 확산을 효과적으로 억제할 수 있음을 확인했다. 먼저 도 5, 도 6의 관계를 감안하면, Cu 배선 패턴(24B) 중에서 Mn원자의 확산을 억제함으로써, Mn농도의 증가에 기인하는 Cu 배선 패턴(24B)의 저항값의 증대를 효과적으로 억제할 수 있다는 것을 알 수 있다.
또한 상기 도 8에서는, 당초의 Cu-Mn-N 합금층(23)과 Cu층(24)과의 계면 근방에 산소의 농집(濃集)이 보이고, 이에 대응하는 도 7e의 구조에서는, 상기 Cu-Mn-N 합금층(23)과 Cu패턴(24A)과의 계면인 부분에, 산소 농집부(23Ox)가 생성되는 것에 주의해야 한다. 이는 상기 Cu-Mn-N 합금층(23)이 형성될 때에 표면에 결합하고 있던 분위기 중의 잔류 산소의 흔적을 나타내고 있다.
도 10은, 상기 도 7b의 공정에서 Cu-Mn-N 합금층(23)을 형성할 때의, Ar/질소 혼합 분위기 중에서 질소의 농도(분압)와, Cu 배선 패턴(24B)의 시트 저항과의 관계를 나타낸다. 단 도 10에서 시트 저항은, 질소를 포함하지 않는 Cu-Mn 합금층을 상기 층(23)으로서 사용한 경우를 100%로서 규격화하고 있다. 도 10의 결과는, 상기 Cu 배선 패턴(24B)의 폭(W)이 3㎛, 깊이 t가 150㎛의 경우에 관한 것이다.
도 10을 참조하면, 스퍼터 때에 7% 이상의 농도에서 질소 가스를 Ar가스에 혼합해 둠으로써, 얻어지는 Cu 배선 패턴(24B)의 시트 저항을 10% 가까이 저감할 수 있는 것을 알 수 있다.
또한 도 7c에 나타난 Cu층(24)의 형성을, 도 11a, 도 11b에 나타난 바와 같이, 상기 Cu-Mn-N 합금층(23)상에 특별히 Cu 시드층(24S)을 스퍼터링법이나 MOCVD법, 혹은 ALD법 등에 의해 형성하고, 상기 Cu 시드층(24S)을 전극으로 상기 Cu 층(24)의 전해 도금을 행하도록 하는 것이 가능해진다. 이 경우에는, Cu층(24)의 전해 도금이, 저항값이 낮은 Cu 시드층(24S)을 전극으로 하여 실행되기 때문에, 성막의 스루 풋(throughput)을 향상시킬 수 있다. 이 경우, 상기 Cu-Mn-N 합금층(23)에 대하여 열처리를 행하면, 상기 Cu 시드층(24S)과 Cu층(24)의 구별은 소실하여, 도 7e와 동일 구성의 Cu 배선 패턴(24B)이 얻어진다.
본 실시 형태에서는, 상기 Cu 패턴(24A, 24B)은 Cu 배선 패턴을 형성하는 것으로 설명했지만, 상기의 설명은, 이들이 Cu 비아 플러그인 경우에도 성립한다.
[제 2 실시 형태]
도 12a 내지 도 12f는 본 발명의 제 2 실시 형태에 따른 Cu 배선 패턴의 다 마신 법에 따른 형성 공정을 나타낸다. 단 도면 중, 먼저 설명한 부분에 대응하는 부분에는 동일의 참조 부호를 첨부하고, 설명을 생략한다.
도 12a는 상기 도 7a에 대응하고 있고, 상기 절연막(21) 중에 형성된 오목부(21T)의 측벽면 및 저면이, Ta나 Ti 등의 고융점 금속막 혹은 전도성 질화물막으로 이루어진 배리어 메탈막(22)에 의해 덮여져 있다. 먼저 실시 형태와 마찬가지로, 상기 배리어 메탈막(22)은, 고융점 금속막과 그 도전성 질화물막의 적층막이여도 된다. 또한 상기 배리어 메탈막(22)은, 군데군데의 산화물이나, 절연막(21)을 노출하는 결함을 갖는 것이여도 된다.
다음에 도 12b에 나타난 바와 같이 상기 도 12a의 구조상에 Cu-Mn 합금을 타깃으로 한 스퍼터를 Ar 분위기 중에서 실행함으로써, N을 포함하지 않는 Cu-Mn 합금층(23M)이, 상기 배리어 메탈막(22)을 덮고, 상기 오목부(21T)의 단면 형상에 정합한 단면 형상으로, 상기 Cu-Mn-N 합금층(23)의 예를 들면 반 정도의 5㎚의 막 두께로 형성된다.
다음에 도 12c에 나타난 바와 같이, 상기 도 12b의 구조상에 먼저 도 7b와 마찬가지로서, N을 포함한 Cu-Mn-N 합금층(23N)이, Ar 가스와 질소 가스의 혼합 분위기 중에서 실행되는 스퍼터에 의해, 예를 들면 5㎚의 막 두께로, 상기 Cu-Mn 합금층(23M)의 단면 형상에 정합한 단면 형상으로 형성된다.
또한 도 12d에 나타난 바와 같이 상기 Cu-Mn-N 합금층(23N) 및 Cu-Mn 합금층(23M)상에 전해 도금을 실행함으로써, 상기 오목부(21T)를 충전하여 Cu층(24)이 형성된다.
또한 도 12e에 나타난 바와 같이, 상기 절연막(12) 상의 Cu층(24), Cu-Mn-N 합금층(23N), Cu-Mn 합금층(23M) 및 배리어 메탈막(22)이, 화학 기계 연마(CMP)법에 의해 순차적으로 연마된다. 상기 도 12e의 화학 기계 연마는, 상기 절연막(21)의 표면이 노출될 때까지 계속된다. 그 결과, 도 12e에 나타난 바와 같이 상기 절연막(21) 표면의 오목부(21T)를, 배리어 메탈막(22), Cu-Mn 합금층(23M) 및 Cu-Mn-N 합금층(23N)을 통하여 충전하는 Cu 패턴(24A)이 형성된다.
또한 도 12e의 구조는 예를 들면 400℃의 온도에서 열처리 된다. 이에 따라, 도 12f에 나타난 바와 같이, 상기 Cu-Mn 합금층(23M)과 Cu-Mn-N 합금층(23N) 중의 Mn이 상기 배리어 메탈막(22) 표면의 산화물 혹은 결함에서 노출된 절연막(21)과 반응한다. 그 결과, 예를 들면 조성이 TaxMnyOz 혹은 MnSixOy로 개략적으로 표시되는 Mn 산화물이 형성된다. 즉 결함의 자기 수복이 된다. 또한 그때, 상기 Cu-Mn 합금층(23M), Cu-Mn-N 합금층(23N) 및 Cu 패턴(24A)은 연속한 Cu 배선 패턴(24B)으로 변화한다. 그때, 상기 Cu-Mn-N 합금층(23N)이, 상기 Cu-Mn 합금층(23M)과 Cu 패턴(24A)의 사이에 개재되어 있기 때문에, 도 7e의 경우와 마찬가지로, Mn의 상기 Cu패턴(24A)에의 확산이 상기 Cu-Mn-N 합금층(23N)에 의해 저지된다. 이 때문에 Mn 원자의 분포는, 산소 농집부(23Ox)에 의해 지시되는 상기 Cu-Mn-N 합금층(23N) 및 Cu-Mn 합금층(23M)의 당초의 위치 근방의 영역(24b)에 주로 한정된다. 상기 Cu 층(24B)에서는, 상기 영역(24b)로부터 이격됨에 따라 Mn의 농도가 급격하게 감소한다.
본 실시 형태에서도, 도 11a, 도 11b에서 설명한 바와 같이, 특별히 Mn이나 N을 포함하지 않는 Cu 층(24S)을 시드층으로서 형성하는 것도 가능하다.
본 실시 형태에서는, 상기 Cu 패턴(24A, 24B)은 Cu 배선 패턴을 형성하는 것으로서 설명하지만, 상기의 설명은, 이들이 Cu 비아 플러그인 경우에도 성립한다.
[제 3 실시 형태]
다음에, 본 발명의 제 1 혹은 제 2 실시 형태를 다층 배선 구조를 갖는 반도체 장치의 제조에 적용한 예를, 본 발명의 제 3 실시 형태로서 설명한다.
도 13a 내지 도 13k는, 상기 도 7e 혹은 도 12f의 공정에 계속해서 실행되는 본 발명의 제 3 실시 형태에 따른 다층 배선 구조의 형성 공정을 나타낸다. 또한 도면 중, 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하고, 설명을 생략한다.
도 13a를 참조하면, 본 실시 형태에서는 상기 도 7d 혹은 도 12e의 구조상에 SiC로 이루어진 에칭 스토퍼 막(25)을, 상기 Cu 배선 패턴(24A)을 덮도록, 10~100㎚의 막 두께로 형성한다. 이러한 에칭 스토퍼 막(25)의 성막은, 전형적으로는 400℃의 온도에서 실행된다. 또한 그때의 열처리에 의해, 상기 Cu-Mn-N 함금층(23) 혹은 Cu-Mn 합금층(23M) 및 Cu-Mn-N 합금층(23N) 중의 Mn 원자는, 상기 배리어 메탈막(22) 중으로 이동한다. 이에 따라, 상기 Cu 배선 패턴(24B) 중에서는 당초의 Cu-Mn-N 합금층(23) 혹은 당초의 Cu-Mn 합금층(23M) 및 Cu-Mn-N 합금층(23N)은 소멸하지만, 당초의 Cu-Mn-N 합금층(23 혹은 23N)의 표면에 대응하는 위치에, Mn 산화물의 박층이, 도 13a 파선(23Ox)으로 나타나도록, 상기 배리어 메탈 막(22)의 표면으로부터, 당초 Cu-Mn-N 함금층(23)의 막 두께 혹은 당초의 Cu-Mn 합금층(23M) 및 Cu-Mn-N 합금층(23N)의 합계 막 두께에 대응하는 거리만큼 이간하여 형성된다. 또한 본 실시 형태에서는 상기 절연막(21)은 기판(20)상에 형성되어 있다.
다음에 도 13b에 나타난 바와 같이, 상기 도 13a의 구조상에 두께가 100~300㎚의 층간 절연막(26)과, 막 두께가 10~100㎚의 SiC 혹은 SiN막으로 이루어진 에칭 스토퍼 막(27)과, 막 두께가 100~300㎚의 층간 절연막(28)을, 예를 들면 플라즈마 CVD 법에 의해 순차적으로 형성한다. 또한 상기 층간 절연막(26) 중에, 상기 에칭 스토퍼 막(27)을 노출하는 배선홈(28T)을, 건식 에칭 프로세서에 의해, 소정의 폭으로 형성한다.
이러한 층간 절연막(26, 28)으로서는, TEOS를 원료로 한 플라즈마 CVD법에 의해 형성되는 실리콘 산화막, 혹은 플라즈마 CVD 법이나 도포법에 의해 형성되고, 비유전율이 3 이하의 유기 혹은 무기 절연막을 사용할 수 있다.
다음에, 도 13c에 나타난 바와 같이, 상기 배선홈(28T) 중에 노출된 에칭 스토퍼 막(27) 중에, 소정의 비아홀에 대응한 개구부(27V)를 형성한다. 또한 도 13d에 나타난 바와 같이, 상기 에칭 스토퍼 막(27)을 하드 마스크로, 상기 층간 절연막(26) 중에, 비아홀(26V)을 상기 에칭 스토퍼 막(25)이 노출되도록 형성한다.
또한 도 13e에 나타난 바와 같이, 상기 비아홀(26V)의 저부에서 상기 에칭 스토퍼 막(25)을 제거하여 Cu 배선 패턴(24B)을 노출시킨다. 그 후, 도 13f에 나타난 바와 같이, 상기 층간 절연막(28)상에, 상기 배선홈(28T)의 측벽면 및 저면, 및 상기 비아홀(26V)의 측벽면 및 저면을 연속해서 덮도록, Ta나 Ti로 이루어진 배리어 메탈막(28B)이, 상기 배선홈(28T) 및 비아홀(26V)의 단면 형상에 정합한 형상으로, 스퍼터링법 혹은 ALD 법에 의해, 약 1~15㎚의 막 두께로 형성한다. 또한 상기 배리어 메탈막(28B)은, 금속막으로는 한정하지 않고, TaN이나 TiN등, Ta, Ti, Zr, Ru에서 선택되는 하나 또는 복수의 금속 원소를 포함한 금속막 이외에, 도전성 금속 질화막, 혹은 이들의 적층막이여도 된다. 상기 배리어 메탈막(28B)은, 먼저 배리어 메탈막(22)과 동일하게, 산화물이나 결함을 포함해도 된다.
다음에, 도 13g에 나타난 바와 같이, 상기 도 13f의 구조상에는 Cu-Mn-N 합금층(28M)이 상기 배리어 메탈막(28B)을, 상기 배선홈(28T) 및 비아홀(28V)의 단면 형상에 정합한 형상으로 덮도록, Ar/질소 혼합 가스 등, 질소를 포함한 분위기 중에서 행하는 스퍼터링법에 의해, 약 1~15㎚의 막 두께로 형성된다.
또한 도 13h에 나타난 바와 같이, 상기 도 13g의 구조상에는 Cu층(28C1)이 상기 Cu-Mn-N 합금층(28M)을 덮도록, 상기 배선홈(28T) 및 비아홀(26V)의 단면 형상에 정합한 형상으로, 스퍼터링법 혹은 CVD법에 의해, 25~65㎚의 막 두께로 형성된다. 또한 상기 도 13h의 구조상에, 도 13i에 나타난 바와 같이, Cu층(28C2)이, 상기 Cu층(28C1)을 도금 시드층으로 한 전해 도금법에 의해, 상기 배선홈(28T) 및 비아홀(26V)을 충전하도록 형성된다.
또한 도 13j에 나타난 바와 같이, 상기 층간 절연막(28) 상의 상기 Cu층(28C1, 28C2), Cu-Mn-N 합금층(28M) 및 배리어 메탈막(28B)이, 상기 층간 절연막(28)의 표면이 노출될 때까지, CMP에 의해 연마?제거된다. 또한 도 13k에 나타 난 바와 같이, 상기 도 13j의 구조상에 SiN막 혹은 SiC막으로 이루어진 캡층(29)이, 전형적으로는 400℃의 기판 온도에서 실행되는 플라즈마 CVD법에 의해 형성된다.
이러한 캡층(29)의 형성에 따른 열에 의해, 상기 배선홈(28T) 및 비아홀(26V) 중에서, 상기 Cu층(28C1) 및 Cu층(28C2)은 융합하여, 단일의 Cu 배선 패턴(28C) 혹은 이로부터 연속적으로 연장하는 Cu 비아 플러그(28V)를 형성한다.
또한, 이러한 캡층(29)의 형성에 따른 열에 의해, 상기 Cu-Mn-N 합금층(28M) 중의 Mn 원자는, 상기 배리어 메탈막(28B)으로 이동하여, 상기 층간 절연막(26, 28) 및 에칭 스토퍼 막(25, 27)으로부터의 산소에 의해, Mn 산화물의 형태로, 상기 배리어 메탈막(28B) 중, 혹은 상기 배리어 메탈막(28B)과 Cu 배선 패턴(28C) 혹은 Cu 비아 플러그(28V)와의 계면, 혹은 상기 배리어 메탈막(28B)과 층간 절연막(26 혹은 28)의 계면, 혹은 상기 배리어 메탈막(28B)과 에칭 스토퍼 막(25 혹은 27)의 계면, 혹은 Cu 배선 패턴(28C)과 캡층(29)의 계면에, 안정하게 석출한다.
또한, 상기 배리어 메탈막(28B)에 결함이 존재하는 경우에는, 이러한 결함이, 이와 같이 석출된 Mn 산화물에 의해, 자기 수복된다.
또한, 이러한 상기 Cu-Mn-N 금속층(28M) 중의 Mn 원자가 상기 배리어 메탈막(28B)으로 이동하는 것에 따라, 상기 Cu-Mn-N 합금층(28M)의 당초의 표면에 대응하는 위치에는, 먼저 설명한 도 13g의 공정에서 상기 Cu-Mn-N 합금층(28M)의 표면에 형성된 산화층에 대응하는 Mn 산화층(28Ox)이, 상기 배리어 메탈막(28B)의 표면으로부터, 당초의 Cu-Mn-N 합금층(28M)의 막 두께에 대응하는 거리만큼 이간하여, 형성되어 있다.
그 결과, 도 13k에 나타난 바와 같이, 상기 Cu 배선 패턴(28C)은, 당초의 Cu-Mn-N 합금층(28M)이 존재하고 있는 영역(28c1)에 형성된 Cu층과, 당초의 Cu층(28C1, 28C2)이 존재하고 있는 영역(28c2)에 형성된 Cu층으로 구성된다.
본 실시 형태에서는, 상기 Cu-Mn-N 층(28M)이 N을 포함하고 있기 때문에, 도 13k와 같은 열처리 공정이 실행되어도, 상기 Cu-Mn-N층(28M) 중의 Mn 원자가 Cu 배선 패턴(28C) 혹은 Cu 비아 플러그(28V)의 깊숙히까지 확산하지 않아, Cu 배선 패턴(28C) 혹은 Cu 비아 플러그(28V)에서의 저항값의 증대가 억제된다.
트랜지스터가 형성된 실리콘 기판 등의 반도체 기판상에서, 이러한 공정을 되풀이함으로써, 본 발명에서는 도 14에 나타난 반도체 장치(40)를 제조하는 것이 가능해 진다.
도 14를 참조하면, 실리콘 기판(41)상에는 소자 분리 구조(41I)에 의해 소자 영역(41A)이 구성되고 있고, 상기 소자 영역(41A)에서는 상기 실리콘 기판(41)상에, 각각 게이트 절연막(42A, 42B, 42C)을 통하여, 게이트 전극(43A, 43B, 43C)이 형성되어 있다.
또한 상기 소자 영역(41A)에서는 상기 실리콘 기판(41) 중, 상기 게이트 전극(43A, 43B, 43C)에 접속되고, p형 혹은 n형의 확산 영역(41a, 41b, 41c)이 형성되어 있다.
상기 게이트 전극(43A, 43B, 43C)은, 각각 SiON 등의 절연막(44A, 44B, 44C)에 의해 덮여진다. 또한 상기 실리콘 기판(41)상에는, 상기 게이트 전극(43A~43C) 을, 상기 절연막(44A~44C)을 각각 통하여 덮도록, 실리콘 산화막 등으로 이루어진 절연막(44)이 형성되어 있다. 또한, 상기 절연막(44)에는 상기 확산 영역(41b)을 노출하는 비아홀(44V1), 상기 확산 영역(41c)을 노출하는 비아홀(44V2)이 형성되어 있다. 이들 비아홀(44V1, 44V2)의 측벽면 및 저면은, 예를 들면 Ti 및 TiN으로 이루어진 배리어 메탈막(46B1)에 의해 연속적으로 덮여지고, 또한 상기 비아홀(44V1, 44V2)은, 텅스텐(46V1, 46V2)에 의해 각각 충전되어 있다.
상기 절연막(44)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(45)을 통하고, 다공질막을 포함한 무기 혹은 유기 절연막으로 이루어진 층간 절연막(46)이 형성된다.
상기 층간 절연막(46) 중에는, 배선홈(46T1, 46T2)이, 소정의 배선 패턴에 따라 형성되어 있다. 또한 상기 절연막(44)에는 상기 배선홈(46T1)에 대응하고, 상기 에칭 스토퍼 막(45)을 관통하고, 상기 확산 영역(41b)을 노출하는 비아홀(44V1)이 형성된다. 또한 상기 절연막(44)에는 상기 배선홈(46T2)에 대응하고, 상기 에칭 스토퍼 막(45)을 관통하고, 상기 확산 영역(41c)을 노출하는 비아홀(44V2)이 형성되어 있다.
상기 배선홈(46T1) 및 비아홀(44V1)의 측벽면 및 저면은 Ta나 Ti, Zr이나 Ru등의 고융점 금속 원소를 적어도 한 개 포함하는 배리어 메탈막(46B1)에 의해 덮여져 있다. 상기 배선홈(46T1) 및 비아홀(44V1)은, 상기 배리어 메탈막(46B1)을 통하고, Cu 배선 패턴(46C1) 및 이에 연속하는 Cu 비아 플러그(46V1)에 의해 충전되어 있다.
마찬가지로, 상기 배선홈(46T2) 및 비아홀(44V2)의 측벽면 및 저면은, Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(46B2)에 의해 덮여져 있다. 상기 배선홈(46T2) 및 비아홀(44V2)은, 상기 배리어 메탈막(46B2)을 통하고, Cu 배선 패턴(46C2) 및 이에 연속하는 Cu비아 플러그(46V2)에 의해 충전되어 있다.
상기 층간 절연막(46)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(47)을 통하고, 다공질막을 포함하는 무기 혹은 유기 절연막으로 이루어진 층간 절연막(48)이 형성되어 있다. 상기 층간 절연막(48)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(49)을 통하고, 다공질막을 포함한 무기 혹은 유기 절연막으로 이루어진 층간 절연막(50)이 형성되어 있다.
상기 층간 절연막(50) 중에는, 배선홈(50T1, 50T2, 50T3)이, 소정의 배선 패턴에 따라 형성되어 있다. 또한 상기 절연막(48)에는 상기 배선홈(50T1)에 대응하고, 상기 에칭 스토퍼 막(49)을 관통하고, 상기 Cu 배선 패턴(46C1)을 노출하는 비아홀(48V1)이 형성된다. 또한 상기 절연막(48)에는 상기 배선홈(50T2)에 대응하고, 상기 에칭 스토퍼 막(49)을 관통하고, 상기 Cu 배선 패턴(46C1)을 노출하는 비아홀(48V2)이 형성되어 있다. 또한 상기 절연막(48) 중에는 상기 배선홈(50T3)에 대응하고, 상기 에칭 스토퍼 막(49)을 관통하고, 상기 Cu 배선 패턴(46C2)을 노출하는 비아홀(48V3)이 형성되어 있다.
상기 배선홈(50T1) 및 비아홀(48V1)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈 막(50B1)에 의해 연속적으로 덮여져 있다. 상기 배선홈(50T1) 및 비아홀(48V1)은, 상기 배리어 메탈막(50B1)을 통하고, Cu 배선 패턴(50C1) 및 이에 연속하는 Cu비아 플러그(50V1)에 의해 충전되어 있다.
마찬가지로, 상기 배선홈(50T2) 및 비아홀(48V2)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(50B2)에 의해 연속적으로 덮여져 있다. 상기 배선홈(50T2) 및 비아홀(48V2)은, 상기 배리어 메탈막(50B2)을 통하고, Cu 배선 패턴(50C2) 및 이에 연속하는 Cu 비아 플러그(50V2)에 의해 충전되어 있다.
마찬가지로, 상기 배선홈(50T3) 및 비아홀(48V3)의 측벽면 및 저면은, Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(50B3)에 의해 연속적으로 덮여져 있다. 상기 배선홈(50T3) 및 비아홀(48V3)은, 상기 배리어 메탈막(50B3)을 통하고, Cu 배선 패턴(50C3) 및 이에 연속하는 Cu 비아 플러그(50V3)에 의해 충전되어 있다.
상기 층간 절연막(50)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(51)을 통하고, 다공질막을 포함하는 무기 혹은 유기 절연막으로 이루어진 층간 절연막(52)이 형성된다.
상기 층간 절연막(52)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(53)을 통하고, 다공질막을 포함하는 무기 혹은 유기 절연막으로 이루어진 층간 절연막(54)이 형성되어 있다.
상기 층간 절연막(54) 중에는, 배선홈(54T1, 54T2)이, 소정의 배선 패턴에 따라 형성되어 있다. 또한 상기 절연막(52)에는 상기 배선홈(54T1)에 대응하고, 상기 에칭 스토퍼 막(53)을 관통하고, 상기 Cu 배선 패턴(50C2)을 노출하는 비아홀(52V1)이 형성되어 있다. 또한 상기 절연막(52)에는 상기 배선홈(54T2)에 대응하고, 상기 에칭 스토퍼 막(53)을 관통하고, 상기 Cu 배선 패턴(50C3)을 노출하는 비아홀(52V2)이 형성되어 있다.
상기 배선홈(54T1) 및 비아홀(52V1)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(54B1)에 의해 연속적으로 덮여져 있다. 상기 배선홈(54T1) 및 비아홀(52V1)은, 상기 배리어 메탈막(54B1)을 통하고, Cu 배선 패턴(54C1) 및 이에 연속하는 Cu 비아 플러그(54V1)에 의해 충전되어 있다.
마찬가지로, 상기 배선홈(54T2) 및 비아홀(52V2)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(54B2)에 의해 연속적으로 덮여져 있다. 상기 배선홈(54T2) 및 비아홀(52V2)은, 상기 배리어 메탈막(54B2)을 통하고, Cu 배선 패턴(54C2) 및 이에 연속하는 Cu 비아 플러그(54V2)에 의해 충전되어 있다.
상기 층간 절연막(54)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(55)을 통하고, 다공질막을 포함한 무기 혹은 유기 절연막으로 이루어진 층간 절연막(56)이 형성되어 있다. 상기 층간 절연막(56)상에는, SiN 혹은 SiC로 이루어진 에칭 스토퍼 막(57)을 통하고, 다공질막을 포함하는 무기 혹은 유기 절연막으로 이루어진 층간 절연막(58)이 형성되어 있다.
상기 층간 절연막(58) 중에는, 배선홈(58T1, 58T2)이, 소정의 배선 패턴에 따라 형성되어 있다. 또한 상기 절연막(56)에는 상기 배선홈(58T1)에 대응하고, 상기 에칭 스토퍼 막(57)을 관통하고, 상기 Cu 배선 패턴(54C1)을 노출하는 비아홀(56V1)이 형성되어 있다. 또한 상기 절연막(56)에는 상기 배선홈(58T2)에 대응하고, 상기 에칭 스토퍼 막(57)을 관통하고, 상기 Cu 배선 패턴(54C1)을 노출하는 비아홀(56V2)이 형성되어 있다. 마찬가지로, 상기 절연막(56)에는 상기 배선홈(58T3)에 대응하고, 상기 에칭 스토퍼 막(57)을 관통하고, 상기 Cu 배선 패턴(54C2)을 노출하는 비아홀(56V3)이 형성되어 있다.
상기 배선홈(58T1) 및 비아홀(56V1)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 하나 포함하는 배리어 메탈막(58B1)에 의해 연속적으로 덮여져 있다. 상기 배선홈(58T1) 및 비아홀(56V1)은, 상기 배리어 메탈막(58B1)을 통하고, Cu 배선 패턴(58C1) 및 이에 연속하는 Cu 비아 플러그(58V1)에 의해 충전되어 있다.
마찬가지로, 상기 배선홈(54T2) 및 비아홀(52V2)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 한 개 포함하는 배리어 메탈막(54B2)에 의해 연속적으로 덮여져 있다. 상기 배선홈(54T2) 및 비아홀(52V2)은, 상기 배리어 메탈막(54B2)을 통하고, Cu 배선 패턴(54C2 및 54V2)에 의해 충전되어 있다.
또한 상기 층간 절연막(58)상에는, SiN 혹은 SiC으로 이루어진 에칭 스토퍼 막(59)을 통하고, 다공질막을 포함하는 무기 혹은 유기 절연막으로 이루어진 층간 절연막(60)이 형성되어 있다. 상기 층간 절연막(60)상에는, SiN 혹은 SiC으로 이루어진 에칭 스토퍼 막(61)을 통하고, SiO2 등의 다른 층간 절연막(62)이 형성되어 있다.
상기 다른 층간 절연막(62) 중에는, 배선홈(62T)이, 소정의 배선 패턴에 따라 형성되어 있다. 또한 상기 층간 절연막(60)에는 상기 배선홈(62T)에 대응하고, 상기 에칭 스토퍼 막(59)을 관통하고, 상기 Cu 배선 패턴(58C3)을 노출하는 비아홀(60V1)이 형성된다.
상기 배선홈(62T) 및 비아홀(60V1)의 측벽면 및 저면은, 연속해서 Ta나 Ti, Zr이나 Ru 등의 고융점 금속 원소를 적어도 한 개 포함하는 배리어 메탈막(68B)에 의해 연속적으로 덮여져 있다. 상기 배선홈(62T) 및 비아홀(60V1)은, 상기 배리어 메탈막(62B)을 통하고, Al이나 Cu로 이루어진 배선 패턴(62C) 및 이에 연속하는 Cu 혹은 Al로 이루어진 비아 플러그(62V)에 의해 충전되어 있다.
또한 상기 다른 층간 절연막(62)상에는, 상기 배선 패턴(62C)을 덮도록, SiN 등으로 이루어진 캡막(63)이, 플라즈마 CVD법 등에 의해, 형성되어 있다.
도 14의 반도체 장치(40)에서는, 상기 Cu 배선 패턴(46C1~46C2, 50C1~50C3, 54C1~54C2, 58C1~58C3 …)등을 형성할 때에, 각각의 배리어 메탈막에 인접하고, 먼저 설명한 Cu-Mn-N 합금층(23 혹은 28M)에 상당하는 Cu-Mn-N 합금층을 형성하고 있다.
이 때문에, 상기 캡막(63)을 형성할 때에, 상기 Mn 원자는 상기 인접하는 배 리어 메탈막으로 이동하여, 당초의 Cu-Mn-N 합금층의 표면에 상당하는 부분에만, Mn 산화물의 박층(46Ox1~46Ox2, 50Ox1~50Ox3, 54Ox1~54Ox2, 58Ox1~58Ox3)이, 도 14 중에 파선으로 나타낸 바와 같이 잔류하는 특징적인 단면 구조가 획득된다. 또한 그때에, 상기 Cu-Mn-N 합금층이 N을 포함하고 있기 때문에, 상기 Mn 원자가 Cu 배선 패턴 혹은 Cu 비아 플러그에 깊숙하게 확산하는 것이 억제되어, Cu 배선 패턴 혹은 Cu 비아 플러그의 저항의 증대가 억제된다.
또한, 본 실시 형태에서, 상기 도 13h의 공정에서, 상기 배선홈(28T) 및 비아홀(26V)의 충전을, 단일 혹은 복수회로 나눠, 예를 들면 MOCVD법에 의한 Cu층의 퇴적에 의해 실행하는 것도 가능하다. 이 경우는, 상기 배선홈(28T) 및 비아홀(26V)은, MOCVD법에 의해 퇴적된 Cu 층에 의해 충전되어, 도 13i의 전해 도금 공정을 생략할 수 있다.
또한 본 발명의 실시 형태에서, 상기 도 13h에 나타난 배선홈(28T) 및 비아홀(26V) 중에서 Cu층(28C1)이 스퍼터링법에서 형성되어, 상기 배선홈(28T), 비아홀(26V)을 전해 도금법으로 충전한 후, 열처리가 실시된다.
마찬가지로, 도 14의 반도체 장치(40)에서도, 상기 Cu 배선 패턴턴(46C1~46C2, 50C1~50C3, 54C1~54C2, 58C1~58C3 …)등을 형성할 때에, 먼저 설명한 Cu층 Cu막(22C1) 혹은 Cu층(28C1)에 상당하는 Cu층을 스퍼터링법에 의해 형성하고, 또한 전해 도금법을 사용하여 Cu층을 충전하는 경우에도 같은 열처리를 실시한다.
또한, 상기의 설명에서는, Cu-Mn 합금층을 사용하여 배리어 메탈막의 결함을 자기 수복하는 경우의, N의 도입에 의한 Mn의 확산 억제 기술에 대하여 설명했지만, 본 발명과 같은 질소의 도입은, Cu-Al 합금층을 사용하여 배리어 메탈막의 결함을 자기 수복하는 경우에서도, Al의 확산 억제에 유효하다.
이상, 본 발명을 바람직한 실시 형태에 대하여 설명했지만, 본 발명은 이러한 특정의 실시 형태로 한정되는 것이 아니라, 특허 청구 범위에 기재한 요지 내에서 다양한 변형?변경이 가능하다.
(부기 1)
반도체 기판 상방에 형성된 산소를 포함하는 절연막과,
상기 절연막에 형성된 오목부와,
상기 오목부의 내벽에 형성된 고융점 금속막과,
상기 고융점 금속막상에 형성된 구리와 망간과 질소를 포함하는 금속막과,
상기 금속막상에 형성되어, 상기 오목부를 충전하는 구리막을 포함하는 반도체 장치.
(부기 2)
부기 1의 기재에 있어서, 상기 금속막은, 단층 또는 복수층으로 이루어진 반도체 장치.
(부기 3)
부기 1 또는 부기 2의 기재에 있어서, 상기 금속막은, 0.3㎚~10㎚의 막 두께를 갖는 반도체 장치.
(부기 4)
부기 1 내지 부기 3 중 어느 하나의 기재에 있어서, 상기 고융점 금속막은, Ti, Ta, Zr, Ru으로부터 선택되는 적어도 하나의 원소를 포함하는 반도체 장치.
(부기 5)
부기 2 내지 부기 4 중 어느 하나의 기재에 있어서, 상기 금속막은, 상기 구리막의 근방의 제 1 측에, 상기 제 1 측과 반대의 제 2 측에서 보다 더 많은 질소를 포함하는 반도체 장치.
(부기 6)
부기 1 내지 부기 5 중 어느 하나의 기재에 있어서, 상기 금속막과 상기 구리막과의 계면에는 산소의 농집부가 형성되어 있고, 상기 구리막 중에서 망간은, 상기 산소의 농집부로부터 300㎚ 이내의 영역에 주로 포함되는 반도체 장치.
(부기 7)
반도체 기판 상방에 산소를 포함하는 절연막을 형성하는 공정과,
상기 절연막에 오목부를 형성하는 공정과,
상기 오목부의 내벽에 고융점 금속막을 형성하는 공정과,
상기 고융점 금속막상에, 구리와 망간과 질소를 포함하는 금속막을 형성하는 공정과,
상기 금속막을 형성 후, 적어도 상기 오목부를 매립하는 구리막을 형성하는 공정을 갖는 반도체 장치의 제조방법.
(부기 8)
부기 7의 기재에 있어서, 상기 금속막은, 질소 함유 분위기 중에서 스퍼터링 법을 사용하여 형성되는 반도체 장치의 제조방법.
(부기 9)
부기 7 또는 부기 8의 기재에 있어서, 상기 금속막과 상기 구리막 사이에, 구리로 이루어진 시드층을 형성하는 공정을 더 갖는 반도체 장치의 제조방법.
(부기 10)
부기 9의 기재에 있어서, 상기 질소 함유 분위기는, 질소 가스 및 암모니아 가스 중 어느 하나를 포함하는 반도체 장치의 제조방법.
(부기 11)
부기 10의 기재에 있어서, 상기 질소 함유 분위기는, 질소 가스 7% 이상의 분압에서 포함하는 반도체 장치의 제조방법.
(부기 12)
부기 7 내지 부기 11 중 어느 하나의 기재에 있어서, 상기 절연막상에서 상기 구리막의 평탄화를 행하는 공정을 더 포함하는 반도체 장치의 제조방법.
도 1은 관련 기술을 설명하는 도면.
도 2는 상기 관련 기술에 따른 Cu 배선 패턴의 시료를 도시한 도면.
도 3a는 도 2의 시료를 형성하는 공정을 나타낸 도면(그 1).
도 3b는 도 2의 시료를 형성하는 공정을 나타낸 도면(그 2).
도 3c는 도 2의 시료를 형성하는 공정을 나타내는 도면(그 3).
도 3d는 도 2의 시료를 형성하는 공정을 나타내는 도면(그 4).
도 3e는 도 2의 시료를 형성하는 공정을 나타내는 도면(그 5).
도 4는 도 1의 결과를 설명하는 도면.
도 5는 상기 관련 기술의 과제를 설명하는 도면.
도 6은 상기 관련 기술의 과제를 설명하는 다른 도면.
도 7a는 제 1 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 1).
도 7b는 제 1 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 2).
도 7c는 제 1 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 3).
도 7d는 제 1 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 4).
도 7e는 제 1 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 5).
도 8은 Cu-Mn-N 합금층을 사용한 경우의 Mn의 확산 억제 효과를 나타낸 도면.
도 9는 도 8의 비교 대조 예를 나타낸 도면.
도 10은 Cu-Mn-N 합금층의 형성 조건을 도시한 도면.
도 11a는 제 1 실시 형태의 변형예에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 1).
도 11b는 제 1 실시 형태의 변형예에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 2).
도 12a는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 1).
도 12b는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 2).
도 12c는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 3).
도 12d는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 4).
도 12e는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면(그 5).
도 12f는 제 2 실시 형태에 따른 Cu 배선 패턴의 형성 공정을 나타낸 도면 (그 6).
도 13a는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 1).
도 13b는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 2).
도 13c는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 3).
도 13d는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 4).
도 13e는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 5).
도 13f는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 6).
도 13g는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 7).
도 13h는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 8).
도 13i는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 9).
도 13j는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 10).
도 13k는 제 3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면(그 11).
도 14는 제 3 실시 형태에 따른 반도체 장치의 구성을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 21 : 절연막 11T, 21T : 오목부
12, 22 : 배리어 메탈막 13, 23M : Cu-Mn 합금층
14, 24 : Cu층 14A, 24A : Cu 패턴
14B, 24B : Cu 배선 패턴 23, 23N : Cu-Mn-N 합금층
23Ox : 산소 농집부(濃集部) 24b : 영역
25, 27 : 에칭 스토퍼 막 26, 28 : 층간 절연막
27V : 개구부 28C1 : Cu 시드층
28C2 : Cu 전해 도금층 28B : 배리어 메탈막
28T : 배선홈 28C1, 28C2 : Cu 영역
29 : 캡층 40 : 반도체 장치
41A : 소자 영역 41I : 소자 분리 구조
41a, 41b, 41c : 확산 영역 42A, 42B, 42C : 게이트 절연막
43A, 43B, 43C : 게이트 전극 44, 44A, 44B, 44C : 절연막
44V1~44V2, 48V1~48V3, 56V1~56V2, 60V : 비아홀
45, 47, 49, 51, 53, 57, 59, 61 : 에칭 스토퍼 막
46, 48, 50, 52, 54, 56, 58, 60 : 층간 절연막
46C1~46C2, 50C1~50C3, 54C1~54C2, 58C1~58C3 : Cu 배선 패턴
46T1~46T2, 50T1~50T3, 54T1~54T2, 58T1~58T3, 62T : 배선홈
46V1~46V2, 48V1~48V3, 54V1~54V2, 58V1~58V3, 62V : Cu 비아 플러그
46B1~46B2, 50B1~50B3, 54B1~54B2, 58B1~58B3, 62B : 배리어 메탈막
63 : 캡층

Claims (10)

  1. 반도체 기판 상방에 형성된 산소를 포함하는 절연막과,
    상기 절연막에 형성된 오목부와,
    상기 오목부의 내벽에 형성된 고융점 금속막과,
    상기 고융점 금속막상에 형성된 구리와 망간과 질소를 포함하는 금속막과,
    상기 금속막상에 형성되어, 상기 오목부를 충전하는 구리막을 포함하고,
    상기 금속막은, 상기 구리막의 근방의 제 1 측에, 상기 제 1 측과 반대의 제 2 측에서 보다 더 많은 질소를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속막은, 단층 또는 복수층으로 이루어진 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속막은, 0.3㎚~10㎚의 막 두께를 갖는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 고융점 금속막은, Ti, Ta, Zr, Ru으로부터 선택되는 적어도 하나의 원소를 포함하는 반도체 장치.
  5. 삭제
  6. 반도체 기판 상방에 산소를 포함하는 절연막을 형성하는 공정과,
    상기 절연막에 오목부를 형성하는 공정과,
    상기 오목부의 내벽에 고융점 금속막을 형성하는 공정과,
    상기 고융점 금속막상에, 구리와 망간과 질소를 포함하는 금속막을 형성하는 공정과,
    상기 금속막을 형성 후, 적어도 상기 오목부를 매립하는 구리막을 형성하는 공정을 갖고,
    상기 금속막은, 질소 함유 분위기 중에서 스퍼터링 법을 사용하여 형성되고, 상기 구리막의 근방의 제 1 측에, 상기 제 1 측과 반대의 제 2 측에서 보다 더 많은 질소를 포함하는 반도체 장치의 제조방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 질소 함유 분위기는, 질소 가스 및 암모니아 가스 중 어느 하나를 포함하는 반도체 장치의 제조방법.
  9. 제 6 항 또는 제 8 항에 있어서,
    상기 금속막과 상기 구리막 사이에, 구리로 이루어진 시드층을 형성하는 공정을 더 갖는 반도체 장치의 제조방법.
  10. 제 6 항 또는 제 8 항에 있어서,
    상기 절연막상에서 상기 구리막의 평탄화를 행하는 공정을 더 포함하는 반도체 장치의 제조방법.
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