TWI389209B - 半導體裝置及製造該裝置之方法 - Google Patents

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Noriyoshi Shimizu
Nobuyuki Ohtsuka
Yoshiyuki Nakao
Michie Sunayama
Takahiro Tabira
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Fujitsu Semiconductor Ltd
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Description

半導體裝置及製造該裝置之方法 領域
在此所說明之實施例之某一方面係有關於一半導體裝置及一製造該半導體裝置之方法。
 背景
在現今之半導體積體電路裝置中，多數半導體裝置係形成在一共用基板上，且使用多層互連結構來互連這些半導體裝置。
在該多層互連結構中，多數具有互連圖案之層間絕緣膜係堆疊成多層，而該等互連圖案則形成埋設於其中之多數互連層。
在這多層互連結構中，一下互連層與一上互連層係以一通路接點連接，且該通路接點形成在該層間絕緣膜中。
特別地，在最近超微製造之超高速半導體裝置中，使用多數低介電常數膜(所謂低-k膜)作為層間絕緣膜，以減少在該多層互連結構中之訊號延遲(RC延遲)。同時，使用低電阻之銅(Cu)圖案作為互連圖案。
在如此具有埋設在低介電常數層間絕緣膜中之Cu互連圖案的多層互連結構中，因為難以藉乾蝕刻使一Cu層圖案化，故所使用的是一在一層間絕緣膜中預形成一溝槽或通孔之製程，即，一所謂鑲嵌或雙鑲嵌製程。在該鑲嵌或雙鑲嵌製程中，以一Cu層填滿如此形成之溝槽或通孔，然後藉化學機械拋光(CMP)來移除在該層間絕緣膜上之Cu層的多餘部份。
此時，如果該Cu互連圖案直接接觸該層間絕緣膜，Cu原子將擴散至該層間絕緣膜中，造成如短路等問題。因此，一般的實務是以一導電擴散障壁或一所謂障壁金屬膜覆蓋其中形成該Cu互連圖案之溝槽或通孔，且該Cu層被沈積在該障壁金屬膜上。該障壁金屬膜之一般例子包括如鉭(Ta)、鈦(Ti)與鎢(W)之耐火金屬及這些耐火金屬之導電氮化物。
另一方面，在45nm世代或一後來世代之最近超微製造之超高速半導體裝置中，一形成在多數層間絕緣膜中之溝槽或通孔的尺寸隨著微製造法之進展而大幅縮減。
因此，為了讓使用這種具有高電阻之障壁金屬膜達到一互連電阻之所需減少，故儘可能地減少形成在該細小溝槽或通孔上之障壁金屬膜的厚度。
另一方面，以該障壁金屬膜覆蓋該等溝槽或通孔之側壁與底表面。
在此情形下，日本公開專利公報第2005-277390號揭露直接以一銅錳合金層(Cu-Mn合金層)覆蓋一形成在一層間絕緣層中之溝槽或通孔。
日本公開專利公報第2005-277390號揭露在這Cu-Mn合金層與一層間絕緣膜之間，透過在該Cu-Mn合金層中之Mn與在該層間絕緣膜中之Si與氧之自形成反應，形成一具有2nm至3nm厚度及MnSix Oy 之組成物之錳矽氧化物層作為一擴散障壁層。
但是，依據這方法，會有由於該自形成層之MnSix Oy 組成物及包含在該膜中之金屬元素之低濃度而使對Cu膜之黏著性不足之問題。
因此，日本公開專利公報第2007-027259號揭露一種其中一Cu-Mn合金層與一如Ta或Ti等耐火金屬之障壁金屬膜結合在一起的結構。
利用這種一Cu-Mn合金層與一如Ta或Ti等耐火金屬之障壁金屬膜的結合結構，亦可由於以下原因得到一對氧化具有較高抵抗性之較佳特性。
近年來，已有人提議使用一多孔質低介電常數膜作為一形成一層間絕緣膜之低介電常數材料，以避免訊號延遲(RC延遲)。但是，這種多孔質低介電常數材料的密度低且會在製造時被電漿加工輕易地破壞。被破壞之膜更可能具有被吸收至其表面或內部之水氣。
因此，一形成在這種多孔質低介電常數膜上之障壁金屬膜可能會因為被吸收至該多孔質低介電常數膜內之水氣而被氧化，使得該障壁金屬膜作為一擴散障壁之效能及其對一Cu互連層或通路插入物之黏著性可能會降低。
但是，在這種結構中利用前述Cu-Mn合金層會使在該Cu-Mn合金層中之Mn與該障壁金屬膜之一被氧化部份反應，且可維持該障壁金屬膜作為一擴散障壁之效能及其對一Cu互連層或通路插入物之黏著性。因此，已有藉一利用這種Cu-Mn合金層之鑲嵌或雙鑲嵌製程來形成多數Cu互連層或通路插入物之多種研究。
 概要
依據一實施例之多數面相，一種半導體裝置包括一絕緣膜，係形成在一半導體基板上，該絕緣膜含有氧；一凹部，係形成在該絕緣膜中；一耐火金屬膜，係形成在該凹部之一內壁上；一金屬膜，係形成在該耐火金屬膜上，該金屬膜含有銅、錳與氮；及一銅膜，係形成在該金屬膜上以填滿該凹部。
本發明之目的與優點將藉由在申請專利範圍中特別指出之元件與組合來實現與獲得。
在此應了解的是如申請專利範圍，前述一般性說明與以下詳細說明兩者是示範性與說明性的且不會如申請專利範圍般地限制該實施例。
圖式簡單說明
第1圖是一顯示相關技術之圖；第2圖是一顯示依據該相關技術之一Cu互連圖案樣本之圖；第3A圖至第3E圖係顯示一用以形成第2圖之樣本之製程的圖；第4圖是一顯示第1圖之結果的圖；第5圖是一顯示一在該相關技術中之問題的圖；第6圖是另一顯示在該相關技術中之問題的圖；第7A圖至第7E圖係顯示一依據第一實施例之用以形成一Cu互連圖案之製程的圖；第8圖是一顯示當依據該第一實施例使用一Cu-Mn-N合金層時之Mn擴散減少效應的圖；第9圖是一顯示第8圖之一比較例的圖；第10圖是一顯示依據該第一實施例之該Cu-Mn-N合金層之形成條件的圖；第11A圖與第11B圖係顯示一依據該第一實施例之一變化例之用以形成一Cu互連圖案之製程的圖；第12A圖至第12F圖係顯示一依據一第二實施例之用以形成一Cu互連圖案之製程的圖；第13A圖至第13K圖是顯示一依據一第三實施例之用以製造一半導體裝置之製程的圖；及第14圖是一顯示依據第三實施例之半導體裝置之一構形的圖。
 實施例之說明
以下將參照附圖說明本發明之數個較佳實施例。
首先，對一與本發明相關之技術加以說明。
第1圖是一顯示相對於一曲一第2圖所示之鑲嵌製程所形成Cu互連圖案14B，在相對純Cu條件施加一Cu-Mn合金時之電阻之增加速度(電阻增加速度)的圖。在第1圖中，該互連寬度是變化的。在第2圖中施加一Cu-Mn合金時之Cu互連圖案14B是由依據與本發明相關之技術之第3A圖至第3E圖之製程所形成。
請參閱第3A圖，一如一溝槽或通孔等凹部11T形成在一SiO2 等之絕緣膜11中。在以下說明中以一溝槽說明之凹部11T可以是一獨立通孔，此外，包括該凹部11T之側壁與底表面之絕緣膜11表面被一障壁金屬膜12覆蓋，且該障壁金屬膜12係由一如Ta等耐火金屬或其導電氮化物形成。該凹部11T被該障壁金屬膜12之一部份覆蓋，且該障壁金屬膜12具有一配合該凹部11T之橫截面形狀的橫截面形狀。
接著，如第3B圖所示，一Cu-Mn合金之Cu-Mn合金層13在第3A圖之結構上形成有一配合該凹部11T之橫截面形狀的橫截面形狀，以覆蓋該障壁金屬膜12。
然後，如第3C圖所示，一Cu層14藉電鍍形成在第3B圖之結構之Cu-Mn合金層13上，以填滿該凹部11T。
接著，如第3D圖所示，以化學機械拋光(CMP)拋光在該絕緣膜11上之該障壁金屬膜12、該Cu-Mn合金層13、及該Cu層14。繼續第3D圖之CMP，直到該絕緣膜11之表面暴露出來為止。因此，如第3D圖所示，在該絕緣膜11之表面處，形成一填滿該凹部11T之Cu圖案14A，且該障壁金屬膜12與該Cu-Mn合金層13形成在該Cu圖案14A與該絕緣膜11之間。
又，使第3D圖之結構在例如400℃下接受熱處理，因此，如第3E圖所示，在該Cu-Mn合金層13中之Mn(錳)原子與在該障壁金屬膜12之表面處的一氧化物反應，使得一Mn氧化物形成，且其組成物係大致以例如，Tax Mny Oz 表示。又，此時，該Cu-Mn合金層13與該Cu圖案14A改變成一連續單一Cu互連圖案14B。
請再參閱第1圖，在由第3D圖之狀態轉變至第3E圖時電阻之增加速度隨著互連寬度W減少而減少，且隨著互連寬度W增加而增加。這是因為當該互連寬度W小時，該障壁金屬膜12之表面積對包括該Cu-Mn合金層13之Cu互連圖案14B之體積的比例相當高，如第4圖所示之區域I。即，相對於該Cu互連圖案14B之體積，在該障壁金屬膜12與該Cu互連圖案14B間之界面的面積在第4圖中之區域I中大於在區域II中。因此，在第3E圖之熱處理時，在該Cu-Mn合金層13中之實質上所有Mn原子與在該障壁金屬膜12之表面處之氧化物反應。因此，該Cu互連圖案14B之Mn含量隨著作用率減少。另一方面，在區域II中，該障壁金屬膜12之表面積對該Cu互連圖案14B之體積的比例是低的。因此，只有一部份在該Cu-Mn合金層13中之Mn原子與該障壁金屬膜12之表面處之氧化物反應，且未反應之Mn原子仍留在該Cu互連圖案14B中。因此，由第3E圖之熱處理應會造成互連電阻之大幅增加，如第1圖所示。
第5圖顯示在相對於第2圖之Cu互連圖案14B由As-depo至ANL1至ANL2至ANL3至ANL4改變第3E圖之熱處理條件時，相對純銅之電阻增加速度的模擬結果。在此，As-depo表示無熱處理，且在“ANL”後之數字愈大表示施加之熱負載愈大。即，隨著附加於“ANL”之數字由ANL1增加至ANL2至ANL3至ANL4，所施加的熱負載變大。為求簡化，假設沒有合金元素與欲沈積之其他物質反應。
請參閱第5圖，該Cu互連圖案14B之電阻隨著熱處理之進行而增加。在真正互連中，由一來自一Cu互連之合金元素的放電、晶粒之粗化、及由於由一熱負載造成之該合金元素與一障壁金屬或一絕緣膜反應而產生之該合金元素之晶界分離，將造成電阻之減少，因此並未完全依循第5圖之情形。第5圖聚焦在該合金元素之擴散現象。
連同第5圖，第6圖顯示在第3E圖之熱處理時，合金元素原子沿著第2圖結構之線A-B之擴散的模擬結果。
請參閱第6圖，在第3D圖中顯示之合金元素原子由該Cu-Mn合金層13擴散至該Cu圖案14A隨著該熱處理之進行而進行。考慮第6圖之模擬結果，該Cu互連圖案14B之電阻隨著第5圖之熱處理而增加應是由這種Mn原子之擴散所造成。
如此，在藉由以一鑲嵌製程結合一Cu-Mn合金層與一障壁金屬膜所形成之Cu互連圖案中，必須在使在該Cu-Mn合金層中之Mn原子與該障壁金屬膜之一氧化部份或缺陷反應以自行修復這些缺陷時，減少殘留在該Cu-Mn合金層中之Mn原子擴散進入該Cu互連圖案，以減少互連電阻。
即，在一使用一Cu-Mn合金層之鑲嵌或雙鑲嵌製程中，如果在該Cu-Mn合金層中之實質所有Mn原子與例如，該障壁金屬膜之一氧化部份反應，則殘留Mn之濃度在一欲形成之Cu互連層或Cu通路插入物中是低的，以確保低電阻。但是，如果大量Mn殘留在該Cu-Mn合金層中，則Mn由該Cu-Mn合金層擴散入該Cu互連層或通路插入物並增加其電阻。
依據一方面，可利用一Cu-Mn-N合金層有效地減少Mn原子擴散入該Cu互連層。
[a]第一實施例
第7A圖至第7E圖是顯示依據一第一實施例形成一Cu互連圖案之製程的圖。
請參閱第7A圖，一如溝槽或通孔之凹部21T形成在一絕緣膜21中。此外，包括該凹部21T之側壁與底表面之絕緣膜21表面被一障壁金屬膜22覆蓋，且該障壁金屬膜22具有1nm至10nm之厚度並且由一如Ta、Ti或W之耐火金屬或其導電氮化物形成。較佳地，該絕緣膜21包括氧，使得一氧化物可以透過與Mn之反應而形成。例如，該絕緣膜21可以是一藉電漿CVD使用TEOS作為材料而形成之氧化矽膜。或者，該絕緣膜21亦可是一以一氧化矽膜為基礎之低介電常數膜，例如一SiOC膜。或者，該絕緣膜21亦可是一藉一塗布製程或一CVD製程形成且被稱為一低-k膜之有機或無機低介電常數膜。除了前述SiOC膜以外，這種無機低介電常數膜之例子包括以聚有機矽氧烷為主之材料膜及以氫-矽氧烷為主之材料膜。這種有機低介電常數膜之例子包括如Dow Chemical Company之SiLK(商品名)及Honeywell International Inc.之FLARE(商品名)等芳族聚醚膜。
該障壁金屬膜22可能有缺陷，使得該絕緣膜21在該障壁金屬膜22之某些部份中暴露出來。此外，該障壁金屬膜22可以在該障壁金屬膜22之某些部份中具有一氧化物膜。該凹部21T被該障壁金屬膜22之一部份覆蓋，且該障壁金屬膜22之一部份具有一配合該凹部21T之橫截面形狀的橫截面形狀。通常，該障壁金屬膜22係藉濺鍍並使用前述耐火金屬或其導電氮化物作為一標靶而形成。或者，該障壁金屬膜22可以藉MOCVD(金屬有機化學蒸鍍)或ALD(原子層沈積)來形成。又，該障壁金屬膜22亦可是前述耐火金屬膜與其導電氮化物膜之一積層膜。
接著，如第7B圖所示，在第7A圖之結構上，以一配合該凹部21T之橫截面形狀之橫截面形狀，形成一包括氮(N)之Cu-Mn合金的Cu-Mn-N合金層23。
詳而言之，使用一具有Mn含量0.1at%至10at%之Cu-Mn合金作為一標靶，在一總壓力10-3 Pa且氮含量20%之氬(Ar)-氮氣體混合物環境中，以5Kw之功率輸入，在-20℃下對一基板進行濺鍍。因此，具有Mn含量0.1at%至10at%及N含量等於或小於2%之Cu-Mn-N合金層形成為該Cu-Mn-N合金層23，且該Cu-Mn-N合金層23具有一例如，5nm至40nm，且以大約10nm為佳的膜厚度。該Cu-Mn-N合金層23不僅可以藉濺鍍形成，亦可藉MOCVD或ALD形成。此外，在該濺鍍製程中，除了Ar氣體以外，亦可使用例如氦(He)氣體、氖(Ne)氣體、氙(Xe)氣體、氪(Kr)氣體等惰性氣體。
接著，如第7C圖所示，在第7B圖之結構上，藉一如電鍍等製程形成一Cu層24，以填滿該凹部21T。
接著，如第7D圖所示，以CMP連續地拋光在該絕緣膜21上之Cu層24、Cu-Mn-N合金層23及障壁金屬膜22。繼續第7D圖之CMP，直到該絕緣膜21之表面暴露出來為止。因此，如第7D圖所示，在該絕緣膜21之表面處，形成一填滿該凹部21T之Cu圖案24A，且該障壁金屬膜22與該Cu-Mn-N合金層23形成在該Cu圖案24A與該絕緣膜21之間。
又，使第7D圖之結構在例如400℃下接受熱處理，因此，如第7E圖所示，在該Cu-Mn-N合金層23中之Mn與在該障壁金屬膜22之表面處的一氧化物或與暴露在該障壁金屬膜22之缺陷處之絕緣膜21反應，使得一Mn氧化物形成，且其組成物係大致以例如，Tax Mny Oz 或MnSix Oy 表示。又，此時，該Cu-Mn-N合金層23與該Cu圖案24A改變成一連續Cu互連圖案24B。此外，如前所述，Mn原子與該障壁金屬膜22之一氧化部份反應，使得該Cu互連圖案24B與該障壁金屬膜22之間產生一牢固結合，以增加其黏著力。
第8圖顯示對第7E圖之樣本沿著線C-D進行之SIMS(二次離子質譜儀)分析的結果。在第8圖中，左垂直軸(對數軸)顯示N、O(氧)及Mn濃度，且右垂直軸(對數軸)顯示Cu(銅)之二次離子強度。在第8圖之實驗中，省略了該障壁金屬膜22，使得該Cu-Mn-N合金層23直接接觸該絕緣膜21(SiO2 膜)。在這實驗之情形下，藉在該Cu-Mn-N合金層23中之Mn原子與該絕緣膜21之反應而在該Cu-Mn-N合金層23與該絕緣膜21間之介面形成之錳矽氧化物係作為一銅之擴散障壁膜。以下所述之結果不限於一特定寬度w 或深度t 之情形(第7E圖)。
請參閱第8圖，在該Cu-Mn-N合金層23包括N之情形下，即使在第7E圖之熱處理製程後，該Mn分布仍大部份受限於該Cu-Mn-N合金層23之初始位置。
另一方面，第9圖顯示形成一無氮Cu-Mn合金層23'取代Cu-Mn-N合金層23之情形中的SIMS曲線分布。該無氮Cu-Mn合金層23'係藉在一無氮Ar環境中使用一Cu-Mn合金層作為一標靶實施濺鍍而形成。
請參閱第9圖，在第7E圖之熱處理後，在該Cu-Mn合金層23'中之Mn原子深入擴散至該Cu互連圖案24B中。例如，在該Cu互連圖案24B之表面處，該Mn濃度是在Cu-Mn-N合金層23之情形中的百倍至千倍。
由第8圖與第9圖發現可以利用包括N之Cu-Mn-N合金層23取代該Cu-Mn合金層來有效地減少Mn原子擴散至該Cu互連圖案24B中。考慮第5圖與第6圖中所示之關係，可了解的是該Cu互連圖案24B之電阻因Mn濃度增加而增加可以藉減少在該Cu互連圖案24B中之Mn原子之擴散而有效地減少。
在第8圖中，在靠近該Cu-Mn-N合金層23與該Cu圖案24A間之初始介面處有氧累積，且在第7E圖之結構中，有一在該Cu-Mn-N合金層23與該Cu圖案24A間之介面所在處的對應氧累積部23Ox。這顯示在該Cu-Mn-N合金層23形成時結合至其表面之在該環境中之殘餘氧的痕跡。Mn原子之分布主要受限於一靠近由該氧累積部23Ox所顯示之Cu-Mn-N合金層23之初始位置處的區域24b。例如，在該Cu互連圖案24B中，該氧累積部23Ox內之區域中，Mn主要被包含在距離該氧累積部23Ox300nm內之區域中。
第10圖顯示在第7B圖之製程中形成該Cu-Mn-N合金層23時於該Ar-氮混合氣體環境中之氮濃度(分壓)與該Cu互連圖案24B之表面電阻之間的關係。在第10圖中，相對於使用一無氮Cu-Mn合金層之情形，該Cu-Mn-N合金層23之表面電阻被標準化為100%。顯示在第10圖中之結果係該Cu互連圖案24B具有3μm寬度w 與150nm深度t 之情形。
請參閱第10圖，可了解的是所獲得之Cu互連圖案24B的表面電阻可以在濺鍍時藉混合濃度等於或大於7%之氮氣體至Ar氣體中而減少幾近於10%。
第7C圖所示之Cu層24亦可藉在該Cu-Mn-N合金層23上分別以濺鍍、MOCVD、或ALD形成一Cu晶種層24S且使用該Cu晶種層24S作為一電極進行電鍍來形成，如第11A圖與第11B圖所示。在此情形下，該Cu層24之電鍍係使用低電阻之Cu晶種層24S作為一電極來實施。因此，可以增加處理量。在此情形下，在該Cu晶種層24S與該Cu層24間之區別係藉對該Cu-Mn-N合金層23施加熱處理而消失，以得到具有與第7E圖所示者相同之構形的Cu互連圖案24B。
依據這實施例，所述之該Cu圖案24A或該Cu互連圖案24B形成為一Cu互連圖案。但是，前述說明在該Cu圖案24A或該Cu互連圖案24B形成一通路插入物之情形下亦為真。
[b]第二實施例
第12A圖至第12F圖顯示一依據一第二實施例之形成一Cu互連圖案之製程。在第12A圖至第12F圖中，對應於前述者之元件係以相同符號表示，且省略其說明。
請參閱對應於第7A圖之第12A圖，形成在該絕緣膜21中之凹部21T的側壁與底表面被該障壁金屬膜22覆蓋，且該障壁金屬膜22係由一如Ta或Ti之耐火金屬或其導電氮化物形成。與先前實施例相同地，該障壁金屬膜22可以是前述耐火金屬膜與其導電氮化物膜之一積層膜。該障壁金屬膜22亦可是有缺陷的，以在該障壁金屬膜22之某些部份中包括一氧化物或暴露出絕緣膜21。
接著，如第12B圖所示，藉在一Ar環境中利用一Cu-Mn合金層進行濺鍍，在第12A圖之結構上形成一無氮Cu-Mn合金層23M，以覆蓋該障壁金屬膜22。該無氮Cu-Mn合金層23M具有一配合該凹部21T之橫截面形狀的橫截面形狀，且具有一例如，5nm之膜厚度，該膜厚度為前述Cu-Mn-N合金層23之膜厚度的一半。
接著，如第12C圖所示，藉在一與第7B圖中相同之Ar氣體-氮氣體混合物環境中進行濺鍍而在第12B圖之結構上形成一包含N之Cu-Mn-N合金層23N，且該Cu-Mn-N合金層23N具有一例如，5nm之膜厚度並具有一配合該Cu-Mn合金層23M之橫截面形狀之橫截面形狀。
此外，如第12D圖所示，該Cu層24係藉進行電鍍而形成在該Cu-Mn-N合金層23N與該Cu-Mn合金層23M上，以填滿該凹部21T。
又，如第12E圖所示，以CMP連續地拋光在該絕緣膜21上之Cu層24、Cu-Mn-N合金層23N及Cu-Mn合金層23M。繼續第12E圖之CMP，直到該絕緣膜21之表面暴露出來為止。因此，如第12E圖所示，在該絕緣膜21之表面處，形成填滿該凹部21T之Cu圖案24A，且該障壁金屬膜22、該Cu-Mn合金層23M及該Cu-Mn-N合金層23N形成在該Cu圖案24A與該絕緣膜21之間。
接著，使第12E圖之結構在例如400℃下接受熱處理，因此，如第12F圖所示，在該Cu-Mn合金層23M及該Cu-Mn-N合金層23N中之Mn與在該障壁金屬膜22之表面處的一氧化物或與暴露在該障壁金屬膜22之缺陷處之絕緣膜21反應。因此，形成一Mn氧化物，且其組成物係大致以例如，Tax Mny Oz 或MnSix Oy 表示。即，該等缺陷被自行修復。又，此時，該Cu-Mn合金層23M、該Cu-Mn-N合金層23N與該Cu圖案24A改變成該連續Cu互連圖案24B。此時，由於該Cu-Mn-N合金層23N設置在該Cu-Mn合金層23M與該Cu圖案24A之間，所以Mn擴散進入該Cu圖案24A係與在第7E圖中之情形相同地藉該Cu-Mn-N合金層23N減少。因此，Mn原子之分布主要受限於靠近由該氧累積部23Ox所顯示之該Cu-Mn-N合金層23N與該Cu-Mn合金層23M之初始位置處的區域24b。在該Cu互連圖案24B中，該Mn之濃度在它移動遠離該區域24b時急劇地減少。
又，在這實施例中，可以另外地形成沒有Mn或N之Cu晶種層24S作為一晶種層，如第11A圖與第11B圖所示。
依據這實施例，所述之該Cu圖案24A或該Cu互連圖案24B形成為一Cu互連圖案。但是，前述說明在該Cu圖案24A或該Cu互連圖案24B形成一通路插入物之情形下亦為真。
[c]第三實施例
以下，說明將第一或第二實施例應用於製造一具有一多層互連結構之半導體裝置作為第三實施例的情形。
第13A圖至第13K圖顯示在第7D圖或第12E圖之製程後進行之依據第三實施例之形成一多層互連結構的製程。在第13A圖至第13K圖中，對應於前述者之元件係以相同符號表示，且省略其說明。
請參閱第13A圖，依據這實施例，一SiC之蝕刻阻擋膜25形成在該第7D圖或第12E圖之結構上，以覆蓋該Cu圖案24A。該蝕刻阻擋膜25具有10nm至100nm之厚度，通常，這蝕刻阻擋膜25係在400℃之溫度形成。此外，此時熱處理使在該Cu-Mn-N合金層23中或在Cu-Mn合金層23M與該Cu-Mn-N合金層23N中之Mn原子移入該障壁金屬膜22中。因此，該初始Cu-Mn-N合金層23或該初始Cu-Mn合金層23M與Cu-Mn-N合金層23N在該Cu互連圖案24B中消失。但是，在一對應於該初始Cu-Mn-N合金層23或23N之表面之位置處，在距離該障壁金屬膜22之表面一對應於該初始Cu-Mn-N合金層23或該初始Cu-Mn合金層23M與Cu-Mn-N合金層23N之總膜厚度的距離處，形成一Mn氧化物薄層，如第13A圖中之虛線(23Ox)所示。在這實施例中，該絕緣膜21形成在一基板20上。
接著，如第13B圖所示，藉例如電漿CVD，在第13A圖之結構上連續地形成一具有100nm至300nm之厚度之層間絕緣膜26、一具有10nm至100nm之厚度之SiC或SiN膜之蝕刻阻擋膜27、及一具有100nm至300nm之厚度之層間絕緣膜28。此外，一具有一所需寬度之溝槽28T藉一乾蝕刻製程形成在該層間絕緣膜28中，以暴露出該蝕刻阻擋膜27。
一藉使用TEOS作為一材料電漿CVD所形成之氧化矽膜或一具有一相對介電常數等於或小於3且由電漿CVD或塗布所形成之有機或無機絕緣膜可以被用來作為該等層間絕緣膜26與28。
接著，如第13C圖所示，一對應於一預定通孔之開口27V形成在該蝕刻阻擋膜27中且暴露於該溝槽28T中。此外，如第13D圖所示，使用該蝕刻阻擋膜27作為一硬遮罩，一通孔26V形成在該層間絕緣膜26中以暴露出該蝕刻阻擋膜25。
又，如第13E圖所示，在該通孔26V之底部處移除該蝕刻阻擋膜25以暴露出該Cu互連圖案24B。然後，如第13F圖所示，一Ta或Ti之障壁金屬膜28B藉濺鍍或ALD形成有一配合該溝槽28T之形狀的形狀，以連續地覆蓋該層間絕緣膜28、該溝槽28T之側壁與底表面、及該通孔26V之側壁與底表面。該障壁金屬膜28B具有大約1nm至大約15nm之厚度，且該障壁金屬膜28B不限於一金屬膜。該障壁金屬膜28B可以是一包括一或多個選自Ta、Ti、Zr、及Ru之金屬元件的金屬膜，例如一TaN或TiN膜；一導電金屬氮化物膜；或這些膜之一積層膜。類似於前述障壁金屬膜22，該障壁金屬膜28B可以包括一氧化物或多數缺陷。
接著，如第13G圖所示，藉在一如一Ar-氮混合氣體之含氮環境中進行濺鍍，在第13F圖之結構上形成一Cu-Mn-N合金層28M，以便以一配合該溝槽28T與該通孔26V之形狀的形狀來覆蓋該障壁金屬膜28B。該Cu-Mn-N合金層28M具有一大約1nm至大約15nm之厚度。
又，如第13H圖所示，藉濺鍍或CVD在第13G圖之結構上形成一Cu層28C1。該Cu層28C1係成形為可配合該溝槽28T與該通孔26V之橫截面形狀，且該Cu層28C1具有25nm至65nm之厚度。此外，如第13I圖所示，藉使用該28Cl作為一電鍍晶種層進行電鍍，在第13H圖之結構上形成一Cu層28C2，以填滿該溝槽28T與該通孔26V。
又，如第13J圖所示，藉CMP拋光與移除在該層間絕緣膜28上之Cu層28C2、Cu層28C1、Cu-Mn-N合金層28M、及障壁金屬膜28B，使得該層間絕緣膜28之表面暴露出來。此外，如第13K圖所示，藉在特別在400℃之基板溫度下進行電漿CVD，在第13J圖之結構上形成一SiN膜或一SiC膜之蓋層29。
藉伴隨該蓋層29之形成的熱，該Cu層28C1與該Cu層28C2在該溝槽28T與該通孔26V中熔化，以形成一單一Cu互連圖案28C及一由該單一Cu互連圖案28C連續地延伸之Cu通路插入物28V。
又，藉伴隨該蓋層29之形成的熱，使在該Cu-Mn-N合金層28M中之Mn原子移入該障壁金屬膜28B中，以與來自該等層間絕緣膜26與28及該等蝕刻阻擋膜25與27之氧反應，以一Mn氧化物之形態穩定地沈積在該障壁金屬膜28B中、在該障壁金屬膜28B與該Cu互連圖案28C及/或該Cu通路插入物28V間之介面處、在該障壁金屬膜28B與該層間絕緣膜26及/或該層間絕緣膜28間之介面處、在該障壁金屬膜28B與該蝕刻阻擋膜25及/或該蝕刻阻擋膜27間之介面處、及/或在該Cu互連圖案28C與該蓋層29間之介面處。
此外，如果該障壁金屬膜28B包括多數缺陷，則這些缺陷將被如此沈積之Mn氧化物自行修復。
又，隨著在該Cu-Mn-N合金層28M中之Mn原子移入該障壁金屬膜28B，在第13G圖之前述製程中，一對應於該氧化層之Mn氧化層28Ox形成在該Cu-Mn-N合金層28M之表面上、在一對應於該Cu-Mn-N合金層28M之初始表面處、且在距離該障壁金屬膜28B之表面一對應於該初始Cu-Mn-N合金層28M之膜厚度的距離處。
因此，如第13K圖所示，該Cu互連圖案28C係由一形成在該初始Cu-Mn-N合金層28M之一區域28c1中之Cu層及一形成在該初始Cu層28C1與28C2之區域28c2中之Cu層構成。
依據這實施例，該Cu-Mn-N合金層28M包括N。因此，即使在實施如第13K圖中之這種熱處理後，在該Cu-Mn-N合金層28M中之Mn原子也不會深入擴散至該Cu互連圖案28C或該Cu通路插入物28V中，使得該Cu互連圖案28C或該Cu通路插入物28V之電阻增加得以減少。
依據這實施例，藉重覆前述製程可以在一形成有一電晶體之矽基板上製造一第14圖所示之半導體裝置40。
請參閱第14圖，一裝置區域41A被一隔離結構41I界定在一矽基板41上。閘電極43A、43B與43C分別透過閘絕緣膜42A、42B與42C形成在該裝置區域41A中。
此外，p型或n型擴散區域41a、41b及41c與在矽基板41中於該裝置區域41A中相鄰地形成。
該等閘電極43A、43B與43C分別被SiON等絕緣膜44A、44B與44C覆蓋。又，一氧化矽膜等絕緣膜44形成在該矽基板41上，以分別透過該等絕緣膜44A至44C覆蓋該等閘電極43A至43C。此外，一暴露出該擴散區域41b之通孔44V1及一暴露出該擴散區域41c之通孔44V2形成在該絕緣膜44中，且這些通孔44V1與44V2之側壁與底表面分別被例如Ti與TiN之障壁金屬膜46B1與46B2連續地覆蓋。又，該等通孔44V1與44V2分別被例如鎢之通路插入物46V1與46V2填滿。
SiN或SiC之蝕刻阻擋膜45形成在該絕緣膜44上，且一包括一多孔膜之無機或有機絕緣膜46形成在該蝕刻阻擋膜45上。
溝槽46T1與46T2係沿著預定互連圖案形成在該層間絕緣膜46中，又，暴露出該擴散區域41b之通孔44V1係穿過該蝕刻阻擋膜45形成在該絕緣膜44中，以對應於該溝槽46T1。此外，暴露出該擴散區域41c之通孔44V2係穿過該蝕刻阻擋膜45形成在該絕緣膜44中，以對應於該溝槽46T2。
該溝槽46T1與該通孔44V1之側壁與底表面被該障壁金屬膜46B1覆蓋，且該障壁金屬膜46B1包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽46T1與該通孔44V1分別被通過該障壁金屬膜46B1之一Cu互連圖案46C1及該通路插入物46V1填滿。
類似地，該溝槽46T2與該通孔44V2之側壁與底表面被該障壁金屬膜46B2覆蓋，且該障壁金屬膜46B2包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽46T2與該通孔44V2分別被通過該障壁金屬膜46B2之一Cu互連圖案46C2及該通路插入物46V2填滿。
一SiN或SiC之蝕刻阻擋膜47形成在該層間絕緣膜46上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜48形成在該蝕刻阻擋膜45上。一SiN或SiC之蝕刻阻擋膜49形成在該層間絕緣膜48上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜50形成在該蝕刻阻擋膜49上。
溝槽50T1、50T2與50T3係沿著預定互連圖案形成在該層間絕緣膜50中，又，一暴露出該Cu互連圖案46C1之通孔48V1係穿過該蝕刻阻擋膜49形成在該絕緣膜48中，以對應於該溝槽50T1。此外，一暴露出該Cu互連圖案46C1之通孔48V2係穿過該蝕刻阻擋膜49形成在該絕緣膜48中，以對應於該溝槽50T2。再者，一暴露出該Cu互連圖案46C2之通孔48V3係穿過該蝕刻阻擋膜49形成在該絕緣膜48中，以對應於該溝槽50T3。
該溝槽50T1與該通孔48V1之側壁與底表面被一障壁金屬膜50B1連續地覆蓋，且該障壁金屬膜50B1連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽50T1與該通孔48V1分別被通過該障壁金屬膜50B1之一Cu互連圖案50C1及一接續該Cu互連圖案50C1之通路插入物50V1填滿。
類似地，該溝槽50T2與該通孔48V2之側壁與底表面被一障壁金屬膜50B2連續地覆蓋，且該障壁金屬膜50B2連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽50T2與該通孔48V2分別被通過該障壁金屬膜50B2之一Cu互連圖案50C2及一接續該Cu互連圖案50C2之通路插入物50V2填滿。
類似地，該溝槽50T3與該通孔48V3之側壁與底表面被一障壁金屬膜50B3連續地覆蓋，且該障壁金屬膜50B3連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽50T3與該通孔48V3分別被通過該障壁金屬膜50B3之一Cu互連圖案50C3及一接續該Cu互連圖案50C3之通路插入物50V3填滿。
一SiN或SiC之蝕刻阻擋膜51形成在該層間絕緣膜50上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜52形成在該蝕刻阻擋膜51上。
一SiN或SiC之蝕刻阻擋膜53形成在該層間絕緣膜52上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜54形成在該蝕刻阻擋膜53上。
溝槽54T1與54T2係沿著預定互連圖案形成在該層間絕緣膜54中，又，一暴露出該Cu互連圖案50C2之通孔52V1係穿過該蝕刻阻擋膜53形成在該絕緣膜52中，以對應於該溝槽54T1。此外，一暴露出該Cu互連圖案50C3之通孔52V2係穿過該蝕刻阻擋膜53形成在該絕緣膜52中，以對應於該溝槽54T2。
該溝槽54T1與該通孔52V1之側壁與底表面被一障壁金屬膜54B1連續地覆蓋，且該障壁金屬膜54B1連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽54T1與該通孔52V1分別被通過該障壁金屬膜54B1之一Cu互連圖案54C1及一接續該Cu互連圖案54C1之通路插入物54V1填滿。
類似地，該溝槽54T2與該通孔52V2之側壁與底表面被一障壁金屬膜54B2連續地覆蓋，且該障壁金屬膜54B2連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽54T2與該通孔52V2分別被通過該障壁金屬膜54B2之一Cu互連圖案54C2及一接續該Cu互連圖案54C2之通路插入物54V2填滿。
一SiN或SiC之蝕刻阻擋膜55形成在該層間絕緣膜54上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜56形成在該蝕刻阻擋膜55上。一SiN或SiC之蝕刻阻擋膜57形成在該層間絕緣膜56上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜58形成在該蝕刻阻擋膜57上。
溝槽58T1、58T2與58T3係沿著預定互連圖案形成在該層間絕緣膜58中，又，一暴露出該Cu互連圖案54C1之通孔56V1係穿過該蝕刻阻擋膜57形成在該絕緣膜56中，以對應於該溝槽58T1。此外，一暴露出該Cu互連圖案54C1之通孔58V2係穿過該蝕刻阻擋膜57形成在該絕緣膜56中，以對應於該溝槽58T2。類似地，一暴露出該Cu互連圖案54C2之通孔58V3係穿過該蝕刻阻擋膜57形成在該絕緣膜56中，以對應於該溝槽58T3。
該溝槽58T1與該通孔56V1之側壁與底表面被一障壁金屬膜58B1連續地覆蓋，且該障壁金屬膜58B1連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽58T1與該通孔56V1分別被通過該障壁金屬膜58B1之一Cu互連圖案58C1及一接續該Cu互連圖案58C1之通路插入物58V1填滿。
類似地，該溝槽58T2與該通孔56V2之側壁與底表面被一障壁金屬膜58B2連續地覆蓋，且該障壁金屬膜58B2連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽58T2與該通孔56V2分別被通過該障壁金屬膜58B2之一Cu互連圖案58C2及一接續該Cu互連圖案58C2之通路插入物58V2填滿。
類似地，該溝槽58T3與該通孔56V3之側壁與底表面被一障壁金屬膜58B3連續地覆蓋，且該障壁金屬膜58B3連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽58T3與該通孔56V3分別被通過該障壁金屬膜58B3之一Cu互連圖案58C3及一接續該Cu互連圖案58C3之通路插入物58V3填滿。
一SiN或SiC之蝕刻阻擋膜59形成在該層間絕緣膜58上，且一包括一多孔膜之無機或有機絕緣膜之層間絕緣膜60形成在該蝕刻阻擋膜59上。一SiN或SiC之蝕刻阻擋膜61形成在該層間絕緣膜60上，且另一SiO2 等之層間絕緣膜62形成在該蝕刻阻擋膜61上。
一溝槽62T沿著一預定互連圖案形成在該層間絕緣膜62中，又，一暴露出該Cu互連圖案58C3之通孔60V係穿過該蝕刻阻擋膜61形成在該絕緣膜60中，以對應於該溝槽62T。
該溝槽62T與該通孔60V之側壁與底表面被一障壁金屬膜62B連續地覆蓋，且該障壁金屬膜62B連續地包括至少一如Ta、Ti、Zr、或Ru之耐火金屬。該溝槽62T與該通孔62V分別被通過該障壁金屬膜62B之一曲Al或Cu形成之互連圖案62C及一接續該互連圖案62C之通路插入物62V填滿。
此外，一SiN等之蓋膜63藉電漿CVD等形成在該層間絕緣膜62上，以覆蓋該互連圖案62C。
依據第14圖之半導體裝置40，當該等Cu互連圖案46C1與46C2、50C1至50C3、54C1與54C2、及58C1至58C3及該等Cu通路插入物50V1至50V3、54V1與54V2、及58V1至58V3形成時，對應於前述Cu-Mn-N合金層23或28M之Cu-Mn-N合金層係相鄰其對應障壁金屬膜46B1與46B2、50B1至50B3、54B1與54B2、及58B1至58B3形成。
因此，在形成該蓋膜63時，在該等Cu-Mn-N合金層中之Mn原子移入相鄰障壁金屬膜46B1與46B2、50B1至50B3、54B1與54B2、及58B1至58B3，得到多數Mn氧化物薄層46Ox1與46Ox2、50Ox1至50Ox3、54Ox1與54Ox2、58Ox1至58Ox3僅殘留在如第14圖之虛線所示之該等對應Cu-Mn-N合金層的表面處的一橫截面結構。又，此時，由於該等Cu-Mn-N合金層包含N，所以可防止Mn原子擴散深入該等Cu互連圖案46C1與46C2、50C1至50C3、54C1與54C2、及58C1至58C3及/或該等Cu通路插入物50V1至50V3、54V1與54V2、及58V1至58V3，使得該等Cu互連圖案46C1與46C2、50C1至50C3、54C1與54C2、及58C1至58C3及/或該等Cu通路插入物50V1至50V3、54V1與54V2、及58V1至58V3之電阻增加得以減少。
依據這實施例，在第13H圖之製程中，該溝槽28T與該通孔26V可以被一藉實施例如MOCVD一或多次所沈積之Cu層填滿。在此情形下，該溝槽28T與該通孔26V被藉MOCVD所沈積之Cu層填滿，且第13I圖之電鍍製程可以省略。
此外，依據這實施例，在該第13H圖中所示之該溝槽28T與該通孔26V中之Cu層28C1藉例如濺鍍形成且藉電鍍以該Cu層28C2填滿該溝槽28T與該通孔26V後，實施熱處理。
類似地，在製造第14圖之半導體裝置40中，在藉例如濺鍍形成一對應於前述Cu層28C1之Cu層且再使用電鍍以一Cu層填滿一溝槽或一通孔時實施相同之熱處理，以形成該等Cu互連圖案46C1與46C2、50C1至50C3、54C1與54C2、及58C1至58C3及該等Cu通路插入物50V1至50V3、54V1與54V2、及58V1至58V3。
在前述實施例中，說明在使用一Cu-Mn合金層自行修復一障壁金屬膜之缺陷時透過導入N來減少Mn擴散之技術。在使用一Cu-Al合金層自行修復一障壁金屬膜之缺陷時，前述導入氮亦對於減少Al擴散是有效的。此外，在前述實施例中，用以形成一Cu-Mn-N合金層之含氮環境可以是包含一氨氣者。
如此，依據一方面，一形成在一耐火金屬上之金屬膜包括銅、錳、及氮。這可減少錳由該金屬膜擴散入一填充在一凹部中之銅膜，俾可減少該銅膜之電阻增加。
在此所述之所有例子與條件式語言係用以達成教學之目的，以協助讀者了解本發明及由本發明人所提出以增進該技藝之觀念，且應被視為不受限於這些特別說明之例子與條件，並且在此說明書中之這些例子的編排方式亦與顯示本發明之優越性與不良性無關。雖然本發明之實施例已詳細說明過了，在此應了解的是在不偏離本發明之精神與範疇的情形下，可對本發明進行各種改變、取代與變更。
11．．．絕緣膜
11T．．．凹部
12．．．障壁金屬膜
13．．．Cu-Mn合金層
14．．．Cu層
14A．．．Cu圖案
14B．．．Cu互連圖案
20．．．基板
21．．．絕緣膜
21T．．．凹部
22．．．障壁金屬膜
23．．．Cu-Mn-N合金層
23'．．．Cu-Mn合金層
23M．．．Cu-Mn合金層
23N．．．Cu-Mn-N合金層
23Ox．．．氧累積部
24．．．Cu層
24A．．．Cu圖案
24B．．．Cu互連圖案
24b．．．區域
24S．．．Cu晶種層
25．．．蝕刻阻擋膜
26．．．層間絕緣膜
26V．．．通孔
27．．．蝕刻阻擋膜
27V．．．開口
28．．．層間絕緣膜
28B．．．障壁金屬膜
28C．．．Cu互連圖案
28c1,28c2．．．區域
28C1,28C2．．．Cu層
28M．．．Cu-Mn-N合金層
28Ox．．．Mn氧化層
28T．．．溝槽
28V．．．Cu通路插入物
29．．．蓋層
40．．．半導體裝置
41．．．矽基板
41A．．．裝置區域
41a,41b,41c．．．擴散區域
41I．．．隔離結構
42A,42B,42C．．．閘絕緣膜
43A,43B,43C．．．閘電極
44．．．絕緣膜
44A,44B,44C．．．絕緣膜
44V1,44V2．．．通孔
45．．．蝕刻阻擋膜
46．．．層間絕緣膜
46B1,46B2．．．障壁金屬膜
46C1,46C2．．．Cu互連圖案
46Ox1,46Ox2．．．Mn氧化物薄層
46T1,46T2．．．溝槽
46V1,46V2．．．通路插入物
47．．．蝕刻阻擋膜
48．．．層間絕緣膜
48V1,48V2,48V3．．．通孔
49．．．蝕刻阻擋膜
50．．．層間絕緣膜
50B1,50B2,50B3．．．障壁金屬膜
50C1,50C2,50C3．．．Cu互連圖案
50Ox1-50Ox3．．．Mn氧化物薄層
50T1,50T2,50T3．．．溝槽
50V1,50V2,50V3．．．Cu通路插入物
51．．．蝕刻阻擋膜
52．．．層間絕緣膜
52V1,52V2．．．通孔
53．．．蝕刻阻擋膜
54．．．層間絕緣膜
54B1,54B2．．．障壁金屬膜
54C1,54C2．．．Cu互連圖案
54Ox1,54Ox2．．．Mn氧化物薄層
54V1,54V2．．．Cu通路插入物
54T1,54T2．．．溝槽
55．．．蝕刻阻擋膜
56．．．層間絕緣膜
56V1,56V2．．．通孔
57．．．蝕刻阻擋膜
58．．．層間絕緣膜
58B1,58B2,58B3．．．障壁金屬膜
58C1,58C2,58C3．．．Cu互連圖案
58Ox1-58Ox3．．．Mn氧化物薄層
58T1,58T2,58T3．．．溝槽
58V1,58V2,58V3．．．通孔
59．．．蝕刻阻擋膜
60．．．層間絕緣膜
60V．．．通孔
61．．．蝕刻阻擋膜
62．．．層間絕緣膜
62B．．．障壁金屬膜
62C．．．互連圖案
62T．．．溝槽
62V．．．通路插入物
63．．．蓋膜
W．．．互連寬度
w．．．寬度
t．．．深度
第1圖是一顯示相關技術之圖；第2圖是一顯示依據該相關技術之一Cu互連圖案樣本之圖；第3A圖至第3E圖係顯示一用以形成第2圖之樣本之製程的圖；第4圖是一顯示第1圖之結果的圖；第5圖是一顯示一在該相關技術中之問題的圖；第6圖是另一顯示在該相關技術中之問題的圖；第7A圖至第7E圖係顯示一依據第一實施例之用以形成一Cu互連圖案之製程的圖；第8圖是一顯示當依據該第一實施例使用一Cu-Mn-N合金層時之Mn擴散減少效應的圖；第9圖是一顯示第8圖之一比較例的圖；第10圖是一顯示依據該第一實施例之該Cu-Mn-N合金層之形成條件的圖；第11A圖與第11B圖係顯示一依據該第一實施例之一變化例之用以形成一Cu互連圖案之製程的圖；第12A圖至第12F圖係顯示一依據一第二實施例之用以形成一Cu互連圖案之製程的圖；第13A圖至第13K圖是顯示一依據一第三實施例之用以製造一半導體裝置之製程的圖；及第14圖是一顯示依據第三實施例之半導體裝置之一構形的圖。
21．．．絕緣膜
23．．．Cu-Mn-N合金層
24B．．．Cu互連圖案

Claims (12)

  1. 一種半導體裝置，包含：一絕緣膜，係形成在一半導體基板上，該絕緣膜含有氧；一凹部，係形成在該絕緣膜中；一耐火金屬膜，係形成在該凹部之一內壁上；一金屬膜，係形成在該耐火金屬膜上，該金屬膜含有銅、錳與氮；及一銅膜，係形成在該金屬膜上以填滿該凹部。
  2. 如申請專利範圍第1項之半導體裝置，其中該金屬膜包括一或多層。
  3. 如申請專利範圍第1或2項之半導體裝置，其中該金屬膜具有一大約1nm至大約15nm之厚度。
  4. 如申請專利範圍第1或2項之半導體裝置，其中該耐火金屬膜包括至少一選自於由Ti、Ta、Zr、及Ru所組成之群組的元素。
  5. 如申請專利範圍第1或2項之半導體裝置，其中包含在該金屬膜中之氮的量在一靠近該銅膜之第一側上大於在一相對該第一側之第二側上。
  6. 如申請專利範圍第1或2項之半導體裝置，其中該氧之一累積部形成在該金屬膜與該銅膜間之一界面處，且該錳主要被包含在該銅膜中，一距離該氧之累積部300nm內之區域中。
  7. 一種製造一半導體裝置之方法，包含：在一半導體基板上形成一含有氧之絕緣膜；在一絕緣膜中形成一凹部；在該凹部之一內壁上形成一耐火金屬膜；在該耐火金屬膜上形成一含有銅、錳與氮之金屬膜；及在形成該金屬膜後，形成一填滿至少該凹部之銅膜。
  8. 如申請專利範圍第7項之方法，其中該金屬膜係在一含氮環境中使用濺鍍形成。
  9. 如申請專利範圍第8項之方法，其中該含氮環境包括一氮氣與一氨氣之其中一者。
  10. 如申請專利範圍第9項之方法，其中該含氮環境包括該氮氣，且該氮氣之分壓等於或大於7%。
  11. 如申請專利範圍第7至10項中任一項之方法，更包含：在該金屬膜與該銅膜之間形成一銅晶種層。
  12. 如申請專利範圍第7至10項中任一項之方法，更包含：將在該絕緣膜上之銅膜平坦化。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US8852674B2 (en) 2010-11-12 2014-10-07 Applied Materials, Inc. Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
KR20120138074A (ko) * 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
CN102437144A (zh) * 2011-12-06 2012-05-02 西安交通大学 一种Ru-RuO/Ru-Ge-Cu自形成双层非晶扩散阻挡层及其制备方法
US20140061915A1 (en) * 2012-08-30 2014-03-06 International Business Machines Corporation Prevention of thru-substrate via pistoning using highly doped copper alloy seed layer
US8765602B2 (en) 2012-08-30 2014-07-01 International Business Machines Corporation Doping of copper wiring structures in back end of line processing
US9786605B1 (en) 2016-05-27 2017-10-10 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10312181B2 (en) 2016-05-27 2019-06-04 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10396012B2 (en) * 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
KR20210005651A (ko) * 2018-04-20 2021-01-14 코닝 인코포레이티드 디스플레이 장치에 구리 인터커넥트들을 접착하기 위한 시스템들 및 방법들
WO2020116040A1 (ja) * 2018-12-04 2020-06-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
KR102192311B1 (ko) * 2019-02-19 2020-12-17 성균관대학교산학협력단 구리 인터커넥터, 이의 제조방법 및 이를 포함하는 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548395B1 (en) 2000-11-16 2003-04-15 Advanced Micro Devices, Inc. Method of promoting void free copper interconnects
US6900119B2 (en) 2001-06-28 2005-05-31 Micron Technology, Inc. Agglomeration control using early transition metal alloys
EP1474829A1 (en) * 2002-01-24 2004-11-10 Honeywell International, Inc. Thin films, structures having thin films, and methods of forming thin films
US6664185B1 (en) 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
JP2007158369A (ja) * 2002-11-01 2007-06-21 Nec Corp 磁気抵抗デバイス及びその製造方法
US7144802B2 (en) * 2003-04-01 2006-12-05 Texas Instruments Incorporated Vapor deposition of benzotriazole (BTA) for protecting copper interconnects
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
CN100380627C (zh) * 2004-02-27 2008-04-09 半导体理工学研究中心股份有限公司 半导体器件及其制造方法
JP2006080234A (ja) * 2004-09-08 2006-03-23 Renesas Technology Corp 半導体装置およびその製造方法
JP4589835B2 (ja) 2005-07-13 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US7855147B1 (en) * 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
JP5145225B2 (ja) * 2006-07-14 2013-02-13 株式会社アルバック 半導体装置の製造方法
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5141683B2 (ja) * 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5326558B2 (ja) * 2008-12-26 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法

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