JP4478038B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4478038B2
JP4478038B2 JP2005027756A JP2005027756A JP4478038B2 JP 4478038 B2 JP4478038 B2 JP 4478038B2 JP 2005027756 A JP2005027756 A JP 2005027756A JP 2005027756 A JP2005027756 A JP 2005027756A JP 4478038 B2 JP4478038 B2 JP 4478038B2
Authority
JP
Japan
Prior art keywords
film
insulating film
interlayer insulating
wiring
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005027756A
Other languages
English (en)
Other versions
JP2005277390A (ja
Inventor
淳一 小池
真 和田
英毅 柴田
紀嘉 清水
新吾 高橋
哲 西川
正樹 吉丸
孝公 臼井
勇人 那須
Original Assignee
株式会社半導体理工学研究センター
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体理工学研究センター filed Critical 株式会社半導体理工学研究センター
Priority to JP2005027756A priority Critical patent/JP4478038B2/ja
Priority to TW094105650A priority patent/TWI264046B/zh
Priority to KR1020050015478A priority patent/KR100693960B1/ko
Priority to US11/063,876 priority patent/US7304384B2/en
Publication of JP2005277390A publication Critical patent/JP2005277390A/ja
Priority to US11/877,243 priority patent/US7943517B2/en
Application granted granted Critical
Publication of JP4478038B2 publication Critical patent/JP4478038B2/ja
Priority to US13/087,026 priority patent/US8133813B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F11/00—Treatment of sludge; Devices therefor
    • C02F11/12—Treatment of sludge; Devices therefor by de-watering, drying or thickening
    • C02F11/121—Treatment of sludge; Devices therefor by de-watering, drying or thickening by mechanical de-watering
    • C02F11/126—Treatment of sludge; Devices therefor by de-watering, drying or thickening by mechanical de-watering using drum filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、Ｃｕ（銅）を主成分（即ち、５０％以上）とする配線本体層を有する配線（以下便宜上Ｃｕ配線とも言う）を含む半導体装置と、そのような配線をバリア自己形成プロセスで形成するための半導体装置の製造方法に関し、特にダマシン配線構造を用いた半導体装置及びその製造方法に関する。
近年、シリコン（Ｓｉ）の半導体集積回路において、高速化と高集積化のためにＣｕと低誘電率絶縁膜とを用いた配線構造が開発されている。Ｃｕ配線構造を実現する場合、集積回路の製造に用いられる各種熱処理中に、Ｃｕ配線は周辺の絶縁層との間で相互拡散を生じ易く、また酸素雰囲気において容易に反応してＣｕ酸化膜を形成する。このため、Ｃｕ層（配線本体層）の形成に先立って、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）などの拡散バリア膜を形成することが必要である。特に、ダマシン配線構造のように、層間絶縁膜内に埋め込みＣｕ層を形成する場合、絶縁膜中へのＣｕの拡散がより顕著となり、拡散バリア膜が必須となる。
Ｃｕ配線構造の信頼性を確保するためには、現状のプロセス技術では厚さ１０ｎｍ以上のバリア膜が必要である。今後の配線幅の縮小化に伴う配線抵抗の低減化をはかるために、バリア膜の厚さを世代毎に薄膜化することが要求されている。ところが、従来のバリア膜の形成方法では、バリア膜を配線溝やビアホール（配線接続孔）の側面に均一且つ均質に堆積することが難しい。このため、バリア膜のバリア性やバリア材とＣｕ層との界面密着性並びに界面拡散によるエレクトロマイグレーション耐性が確保できない、などの信頼性上の問題が顕在化している。
これらの問題を解決しつつ、バリア膜の厚さを減少するための究極の手段として、従来のバリア膜形成過程を一切省略したバリアレス構造が考えられる。バリアレス構造を形成する手段としては、Ｃｕ層に添加した合金元素を熱処理によって界面に拡散させ、絶縁層と反応させて安定化合物を形成することが提案されている。
これまでに報告された主な合金元素としては、Ａｌ、Ｍｇ、Ｓｎなどがあるが、何れも配線の電気抵抗を大幅に上昇させる問題があり、また界面に安定化合物を形成するという報告もない。このため現状では、バリアレス構造は究極の配線構造として望まれながらも、その達成が非常に困難であると判断される。ちなみに、このバリアレス構造は、１９９９年のＩＴＲＳ（International Technology Roadmap for Semiconductor）ロードマップの将来目標に含まれていたが、２００１年には除外されるに至っている。
このように従来、層間絶縁膜中にＣｕ配線を形成する場合、配線構造の信頼性を確保するためにバリア膜が必要となる。しかし、このバリア膜の存在によって配線抵抗が増大する、或いは配線の信頼性低下を招くという問題がある。また、バリアレス構造は究極の配線構造として望まれながらも、その達成が非常に困難である。
特開平２−６２０３５ W.A. Lanford et al., Thin Solid Films, 262(1995)234-241
本発明の目的は、配線構造の信頼性向上及び低抵抗化に寄与し得る半導体装置、及びその製造方法を提供することにある。
本発明の第１の態様に係る半導体装置は、
半導体基板上に配設され且つ開口部を有する少なくとも酸素（Ｏ）を含む層間絶縁膜と、
前記開口部内に埋め込まれたＣｕを主成分とする配線本体層と、
前記開口部内で前記層間絶縁膜と前記配線本体層との間に介在するバリア膜とを具備し、
前記バリア膜はＭｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなることを特徴とする。
本発明の第２の態様に係る半導体装置の製造方法は、
半導体基板上に配設された少なくとも酸素（Ｏ）を含む層間絶縁膜に開口部を形成する工程と、
前記開口部の内面をＭｎを含む補助膜で被覆する工程と、
前記補助膜で被覆する工程の後、配線本体層の材料となるＣｕを主成分とする主膜を、前記開口部内を埋め込むように形成する工程と、
前記主膜を埋め込む工程の前または後に熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記補助膜に対面する前記層間絶縁膜の表面に拡散させ、前記Ｍｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなるバリア膜を、前記開口部内で前記層間絶縁膜上に形成する工程と、
を具備する。
本発明の第３の態様に係る半導体装置の製造方法は、
半導体基板上に配設された少なくとも酸素（Ｏ）を含む層間絶縁膜に開口部を形成する工程と、
配線本体層の材料となるＣｕを主成分とする主膜を、前記開口部内を埋め込むように形成する工程と、
前記主膜を埋め込む工程の後、前記主膜上にＭｎを含む補助膜を形成する工程と、
前記補助膜を形成する工程の後に熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記主膜に対面する前記層間絶縁膜の表面に拡散させ、前記Ｍｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなるバリア膜を、前記開口部内で前記層間絶縁膜上に形成する工程と、
を具備する。
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
本発明によれば、配線構造の信頼性向上及び低抵抗化に寄与し得る半導体装置、及びその製造方法を提供することができる。
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
以下に説明する本発明の実施形態において、Ｃｕを主成分（即ち、５０％以上）とする配線本体層と層間絶縁膜との間にＣｕの拡散を防止するためのバリア膜が自己整合的に形成される。このバリア膜は所定の金属元素αと層間絶縁膜の構成元素との化合物を主成分とする。この所定の金属元素αは、Ｍｎ、Ｎｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、及びＲｅからなる群から選択された少なくとも１つの元素を具備することができ、特に望ましくは、Ｍｎを具備することができる。
所定の金属元素αとして上に挙げられたこれらの金属元素は、従来のバリア膜で使用されていたＴｉ、Ｔａや従来のバリアレスプロセス技術で提案されていたＡｌ、Ｍｇ、Ｓｎに比べて、次のような利点を有する。即ち、金属元素αとして提示した上述の金属元素は、酸化物を形成し易く且つこの酸化物は層間絶縁膜との濡れ性に富む。このため、配線本体層と層間絶縁膜との間に均質で超薄肉の安定な酸化物層を形成することができる。また、これらの元素は、Ｃｕ中に固溶するよりも析出或いは化合物を形成し易いため、配線抵抗を上昇させることがない。
層間絶縁膜は、Ｓｉ、Ｃ、及びＦからなる群から選択された少なくとも１つの元素とＯとを具備することができる。具体的には、層間絶縁膜の材料として、ＳｉＯ２、ＳｉＯｘＣｙ、ＳｉＯｘＣｙＨｚ、ＳｉＯｘＦｙなどを挙げることができる。また、バリア膜は、αｘＯｙ、αｘＳｉｙＯｚ、αｘＣｙＯｚ、及びαｘＦｙＯｚからなる群から選択された材料を主成分とすることができる。ここで、αは上述の所定の金属元素αを表す。
図１（ａ）〜（ｃ）乃至図１３（ａ）〜（ｃ）は、本発明の異なる実施形態に係る半導体装置の製造方法の基本的な構成を夫々工程順に示す断面図である。これらの実施形態において、説明を簡単にするために、配線本体層の材料としてＣｕを、バリア膜用の金属元素αとしてＭｎを、バリア膜としてＭｎＯを夫々用いる。なお、図７に示すように、バリア膜の組成は、より正確にはＭｎｘＳｉｙＯｚ（ｘ：ｙ：ｚは１：１：３乃至１：３：５）と表されるが、ここでは、Ｃｕの拡散防止機能を考慮し、便宜上単純にＭｎＯとして言及する。
（第１の実施形態）
図１（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。合金膜１３は、後述するＣｕ主膜を電解メッキする際のシード層として機能する。
次に、図１（ａ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。これにより、合金膜１３中のＭｎが、Ｃｕ中から排出される方向の力を受け、合金膜１３に対面する層間絶縁膜１１の表面に拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図１（ｂ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。なお、層間絶縁膜１１と反対側の合金膜１３の部分は、Ｍｎの含有量の少ないＣｕ膜１５に変換される。
次に、図１（ｃ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。これ以降は図示しないが、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化処理により配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第２の実施形態）
図２（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。
次に、図２（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、図２（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、合金膜１３中のＭｎが、合金膜１３に対面する層間絶縁膜１１の表面に拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図２（ｃ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。なお、層間絶縁膜１１と反対側の合金膜１３の部分は、Ｃｕ層１６ａからなる配線本体層と実質的に一体となる。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第３の実施形態）
図３（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｃｕ膜１７とＭｎ膜１８とをこの順で形成する。Ｃｕ膜１７とＭｎ膜１８とは、所定の金属元素αを含む多層構造の補助膜を構成する。Ｃｕ膜１７及びＭｎ膜１８は、例えばスパッタ法により、夫々厚さ５〜１００ｎｍ、５〜１００ｎｍに形成する。
次に、図３（ａ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。これにより、Ｍｎ膜１８中のＭｎが、Ｃｕ膜１７に対面する層間絶縁膜１１の表面に拡散する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図３（ｂ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。なお、層間絶縁膜１１と反対側のバリア膜１４上には、Ｍｎの含有量の少ないＣｕ膜１５が形成される。
次に、図３（ｃ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第４の実施形態）
図４（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｃｕ膜１７とＭｎ膜１８とをこの順で形成する。Ｃｕ膜１７とＭｎ膜１８とは、所定の金属元素αを含む多層構造の補助膜を構成する。Ｃｕ膜１７及びＭｎ膜１８は、例えばスパッタ法により、夫々厚さ５〜１００ｎｍ、５〜１００ｎｍに形成する。
次に、図４（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、図４（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、Ｍｎ膜１８中のＭｎが、Ｃｕ膜１７に対面する層間絶縁膜１１の表面に拡散する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図４（ｃ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第５の実施形態）
図５（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｍｎ膜１８とＣｕ膜１７とをこの順で形成する。Ｍｎ膜１８とＣｕ膜１７とは、所定の金属元素αを含む多層構造の補助膜を構成する。Ｍｎ膜１８及びＣｕ膜１７は、例えばスパッタ法により、夫々厚さ５〜１００ｎｍ、５〜１００ｎｍに形成する。
次に、図５（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、図５（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、Ｍｎ膜１８中のＭｎが、Ｍｎ膜１８に対面する層間絶縁膜１１の表面に拡散する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図５（ｃ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。なお、Ｃｕ膜１７は、Ｃｕ層１６ａからなる配線本体層と実質的に一体となる。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
第５の実施形態の変形例として、第１及び第３の実施形態のように、Ｍｎを拡散させるための熱処理を、Ｃｕ主膜１６を形成する前に行うこともできる。
（第６の実施形態）
図６（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｍｎ膜（所定の金属元素αを含む補助膜）１８を形成する。Ｍｎ膜１８は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。
次に、図６（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、図６（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、Ｍｎ膜１８中のＭｎが、Ｍｎ膜１８に対面する層間絶縁膜１１の表面に拡散する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図６（ｃ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
第６の実施形態の変形例として、第１及び第３の実施形態のように、Ｍｎを拡散させるための熱処理を、Ｃｕ主膜１６を形成する前に行うこともできる。
（第７の実施形態）
図７（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。
次に、図７（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、図７（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、合金膜１３中のＭｎが、Ｃｕ中から排出される方向の力を受け、合金膜１３に対面する層間絶縁膜１１の表面に拡散すると共に、Ｃｕ主膜１６の上側表面にも拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び熱処理雰囲気中のＯと反応する。その結果、図７（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする絶縁膜（反応生成物膜）１９が、Ｃｕ主膜１６の上側表面を覆うように形成される。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６を、絶縁膜１９と共に、研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。第７の実施形態の場合、ＭｎがＣｕ主膜１６の上側表面にも拡散するため、Ｃｕ層１６ａ中に残留するＭｎが殆どなくなり、配線抵抗の上昇を防止することができる。
第７の実施形態の変形例として、第４の実施形態のように、所定の金属元素αを含む補助膜がＣｕ膜１７とＭｎ膜１８との多層構造からなる場合も、酸素を含む雰囲気中でＭｎを拡散させるための熱処理を行うことにより、同様な効果を得ることができる。
（第８の実施形態）
図８（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。
次に、図８（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、Ｃｕ主膜１６の上側表面上に、酸素を含む上側絶縁膜２０、例えば、ＳｉＯ２膜、或いは酸素を含むＳｉＣ、ＳｉＣＮ、またはＳｉＮ膜を形成する。次に、図８（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、合金膜１３中のＭｎが、Ｃｕ中から排出される方向の力を受け、合金膜１３に対面する層間絶縁膜１１の表面に拡散すると共に、Ｃｕ主膜１６の上側表面にも拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び上側絶縁膜２０の構成元素であるＯと反応する。その結果、図８（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする絶縁膜（反応生成物膜）１９が、Ｃｕ主膜１６の上側表面を覆うように形成される。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６を、絶縁膜１９及び上側絶縁膜２０と共に、研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
第８の実施形態の変形例として、第４の実施形態のように、所定の金属元素αを含む補助膜がＣｕ膜１７とＭｎ膜１８との多層構造からなる場合も、酸素を含む上側絶縁膜２０を形成した後、Ｍｎを拡散させるための熱処理を行うことにより、同様な効果を得ることができる。
（第９の実施形態）
図９（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。
次に、図９（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去し、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。次に、図９（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、合金膜１３中のＭｎが、Ｃｕ中から排出される方向の力を受け、合金膜１３に対面する層間絶縁膜１１の表面に拡散すると共に、Ｃｕ層１６ａの上側表面にも拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び熱処理雰囲気中のＯと反応する。その結果、図９（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする上側バリア膜１４ａが、Ｃｕ層１６ａの上側表面を覆うように形成される。
上側バリア膜１４ａは、更にこの上に形成される層間絶縁膜に対して、Ｃｕ層１６ａ中のＣｕが拡散するのを防止するための膜として利用することができる。
第９の実施形態の変形例として、第４の実施形態のように、所定の金属元素αを含む補助膜がＣｕ膜１７とＭｎ膜１８との多層構造からなる場合も、ＣＭＰ後に酸素を含む雰囲気中でＭｎを拡散させるための熱処理を行うことにより、同様な効果を得ることができる。
（第１０の実施形態）
図１０（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、ＣｕとＭｎとの合金からなる膜（所定の金属元素αを含む補助膜）１３を形成する。合金膜１３は、例えばスパッタ法により厚さ５〜１００ｎｍに形成する。合金膜１３におけるＭｎの含有量は、原子％にして０．０５〜２０％である。
次に、図１０（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去し、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。次に、層間絶縁膜１１及びＣｕ層１６ａの上側表面上に、酸素を含む上側絶縁膜２０、例えば、ＳｉＯ２膜、或いは酸素を含むＳｉＣ、ＳｉＣＮ、またはＳｉＮ膜を形成する。次に、図１０（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、合金膜１３中のＭｎが、Ｃｕ中から排出される方向の力を受け、合金膜１３に対面する層間絶縁膜１１の表面に拡散すると共に、Ｃｕ層１６ａの上側表面にも拡散する。そして、このようにして合金膜１３から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び上側絶縁膜２０の構成元素であるＯと反応する。その結果、図１０（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする上側バリア膜１４ａが、Ｃｕ層１６ａの上側表面を覆うように形成される。
第１０の実施形態の変形例として、第４の実施形態のように、所定の金属元素αを含む補助膜がＣｕ膜１７とＭｎ膜１８との多層構造からなる場合も、ＣＭＰ後に酸素を含む上側絶縁膜２０を形成し、その後、Ｍｎを拡散させるための熱処理を行うことにより、同様な効果を得ることができる。
（第１１の実施形態）
図１１（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｃｕ膜１７を形成する。Ｃｕ膜１７は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。Ｃｕ膜１７は、後述するＣｕ主膜を電解メッキする際のシード層として機能する。
次に、図１１（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、Ｃｕ主膜１６上にＭｎ膜（所定の金属元素αを含む補助膜）１８を形成する。Ｍｎ膜１８は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。次に、図１１（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、Ｍｎ膜１８中のＭｎが、Ｃｕ膜１７に対面する層間絶縁膜１１の表面に拡散する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯと反応する。その結果、図１１（ｃ）に示すように、極めて安定な化合物即ち酸化物ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成される。なお、Ｃｕ膜１７は、Ｃｕ層１６ａからなる配線本体層と実質的に一体となる。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６の部分を研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第１２の実施形態）
図１２（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｃｕ膜１７を形成する。Ｃｕ膜１７は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。
次に、図１２（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、Ｃｕ主膜１６上にＭｎ膜（所定の金属元素αを含む補助膜）１８を形成する。Ｍｎ膜１８は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。次に、図１２（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、Ｍｎ膜１８中のＭｎが、Ｃｕ膜１７に対面する層間絶縁膜１１の表面に拡散すると共に、熱処理雰囲気中の酸素の影響により、Ｃｕ主膜１６の上側表面にも残留する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び熱処理雰囲気中のＯと反応する。その結果、図１２（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする絶縁膜（反応生成物膜）１９が、Ｃｕ主膜１６の上側表面を覆うように形成される。
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６を、絶縁膜１９と共に、研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第１３の実施形態）
図１３（ａ）に示すように、まず、ＳｉＯ２からなる層間絶縁膜１１に配線溝（開口部）１２を形成する。次に、この溝１２の内面を被覆するように、層間絶縁膜１１上に、Ｃｕ膜１７を形成する。Ｃｕ膜１７は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。
次に、図１３（ｂ）に示すように、電解メッキにより配線本体層の材料となるＣｕ主膜１６を形成し、配線溝１２内にＣｕ層１６ａを埋め込む。次に、Ｃｕ主膜１６上にＭｎ膜（所定の金属元素αを含む補助膜）１８を形成する。Ｍｎ膜１８は、例えばスパッタ法により、厚さ５〜１００ｎｍに形成する。次に、Ｍｎ膜１８上に、酸素を含む上側絶縁膜２０、例えば、ＳｉＯ２膜、或いは酸素を含むＳｉＣ、ＳｉＣＮ、またはＳｉＮ膜を形成する。次に、図１３（ｂ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、Ｍｎ膜１８中のＭｎが、Ｃｕ膜１７に対面する層間絶縁膜１１の表面に拡散すると共に、上側絶縁膜２０の構成元素である酸素の影響により、Ｃｕ主膜１６の上側表面にも残留する。そして、このようにしてＭｎ膜１８から供給されたＭｎが、層間絶縁膜１１の構成元素であるＯ及び上側絶縁膜２０の構成元素であるＯと反応する。その結果、図１３（ｃ）に示すように、ＭｎＯを主成分とするバリア膜１４が、５ｎｍ以下、例えば２ｎｍの厚さで、層間絶縁膜１１の溝内面を覆うように自己整合的に形成されると共に、ＭｎＯを主成分とする絶縁膜（反応生成物膜）１９が、Ｃｕ主膜１６の上側表面を覆うように形成される
これ以降は図示しないが、ＣＭＰなどにより配線溝１２外のＣｕ主膜１６を、絶縁膜１９及び上側絶縁膜２０と共に、研磨除去することにより、Ｃｕ層１６ａからなる低抵抗の配線本体層を配線溝１２内に残置する。
（第１乃至第１３の実施形態に共通の事項）
図１４は、各種のＣｕ合金における熱処理温度に対する比抵抗の変化を示す特性図である。図１４において、横軸は熱処理温度Ｔ（℃）、縦軸は合金の比抵抗Ｒ（μΩｃｍ）を示す。Ｎｉ、Ｍｇ、或いはＡｌとＣｕとの合金では、熱処理温度が３５０℃を超えると比抵抗が大きくなる。これに対して、ＭｎとＣｕとの合金では、比抵抗は熱処理温度の上昇と共に減少し、純銅のそれと等しくなる。これは、合金元素としてのＭｎはＣｕ膜中には固溶せず界面に移動するために、比抵抗が純銅の値まで減少することを意味する。従って、合金元素としてＭｎを用いることにより、従来よりも低抵抗の配線を実現することができる。
図１５は、第１の実施形態により製造された半導体装置の断面ＴＥＭ像の顕微鏡写真を示す図である。Ｃｕ層１６ａと層間絶縁膜１１との界面に、約３ｎｍの厚みを持つＭｎＯ（正確にはＭｎｘＳｉｙＯｚ（ｘ：ｙ：ｚは１：１：３乃至１：３：５））のバリア膜１４が均一に形成されているのが分かる。即ち、Ｃｕ層１６ａと層間絶縁膜１１との界面に安定化合物が形成されることになる。
上述のように、第１の実施形態では、所定の金属元素αであるＭｎを含む補助膜としてＣｕとＭｎとの合金膜を用い、この合金膜を形成した後に熱処理を施す。これにより、層間絶縁膜であるＳｉＯ２膜と合金膜との界面にＭｎＯバリア膜を自己整合的に形成することができる。しかも、合金膜を形成した部分の比抵抗は、熱処理後には純銅と同じ程度に低抵抗となる。従って、配線の電気抵抗を上昇させることなく、バリア自己形成プロセスでＣｕ配線を形成することができ、配線構造の信頼性向上及び低抵抗化に寄与することができる。同様の効果は、上述の第２乃至第１３の実施形態によっても得ることができる。
上述の第１乃至第１３の実施形態に係る方法は、以下に述べる実施形態のように、ダマシン配線構造に対して効果的に適用可能となる。
（第１４の実施形態）
図１６（ａ）〜（ｆ）は、本発明の第１４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、第１の実施形態をデュアルダマシン配線構造に適用したものである。
図１６（ａ）に示すように、半導体基板Ｓｕｂ上に例えばＳｉＯ２膜からなる層間絶縁膜３１が配設され、その表面に配線溝が形成される。この配線溝内に、バリア膜３２を介してＣｕ層（下側配線層（即ち、導電層））３３が埋め込まれる。なお、バリア膜３２及びＣｕ層３３は、上述の第１乃至第１３の実施形態に係る方法によって形成することができる。
上述の構造に対して、まず、図１６（ａ）に示すように、ＳｉＮやＳｉＣＮなどの拡散防止膜（下側絶縁膜）３４を形成する。次に、図１６（ｂ）に示すように、ＳｉＯ２からなる厚さ１５０〜６００ｎｍの層間絶縁膜４１を堆積する。次に、層間絶縁膜４１に開口部４２、即ちＣｕ層３３との接続のための配線接続孔４２ａ及び配線のための配線溝４２ｂを形成する。
次に、図１６（ｃ）に示すように、開口部４２の内面を被覆するように、例えばＣＶＤ法で厚さ５〜１００ｎｍのＣｕとＭｎとの合金膜（所定の金属元素αを含む補助膜）４３を形成する。次に、図１６（ｄ）に示すように、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、層間絶縁膜４１の開口部４２の内面を覆うように、ＭｎＯを主成分とするバリア膜４４が形成される。このとき、接続孔４２ａの底には、層間絶縁膜４１が存在しないためにバリア膜４４は形成されず、Ｃｕ膜４５のみが形成される。従って、後に形成されるＣｕ上側配線層は、Ｃｕ層（下側配線層）３３に対して、バリア膜４４を介することなく実質的に直接コンタクトすることになる。
次に、図１６（ｅ）に示すように、電解メッキにより全面に厚さ０．８〜１μｍのＣｕ主膜を堆積し、開口部４２内をＣｕ主膜（上側配線層）４６で埋め込む。次に、図１６（ｆ）に示すように、余剰なＣｕ主膜４６をＣＭＰにより除去して基板表面を平坦化する。更に、基板表面全体にＳｉＣ、ＳｉＣＮ、またはＳｉＮ膜などの拡散防止膜４９を形成する。
なお、合金膜４３は、ＰＶＤ法、ＣＶＤ法、及び無電解メッキ法のいずれの方法によって形成することができる。ＣＶＤ法の場合にはＭｎを含む原料ガスを用いる。無電解メッキ法の場合にはＭｎを含むメッキ液を用いる。Ｃｕ−Ｍｎ合金膜４３は、原子％にしてＭｎを０．０５〜２０％含有することが望ましい。Ｍｎを層間絶縁膜４１の表面まで拡散させる熱処理は、５０〜４００℃の温度で、６０分以下で行うことが望ましい。
このようにして製造されたデュアルダマシン構造を有する半導体装置においては、配線本体層となるＣｕ主膜４６とＳｉＯ２層間絶縁膜４１との界面にＭｎＯを主成分とするバリア膜４４が自己整合的に形成される。しかも、上側配線層となるＣｕ主膜４６とＣｕ下層配線層３３とはバリア膜を介在することなく実質的に直接接触しているため、これらの配線層間のコンタクト抵抗を低くすることができる。従って、配線の電気抵抗を上昇させることなく、バリア自己形成プロセスでＣｕ配線を形成することができ、配線構造の信頼性向上及び低抵抗化をはかることができる。
図１７は、第１４の実施形態の変形例に係る半導体装置を示す断面図である。図１７に示すように、下側配線層３３と上側配線層４６との間で位置ずれが生じている場合、接続孔４２ａが下側配線層３３から部分的に外れる場合がある。この場合、接続孔４２ａの底面において、層間絶縁膜３１の表面にバリア膜４４が形成され、即ち、開口部４２の底面に部分的にバリア膜４４が存在することとなる。しかし、上下配線層４６、３３間にはバリア膜４４は形成されないため、位置ずれが極端に大きくない限り上下配線層４６、３３間の十分なコンタクトを取ることができる。
なお、本実施形態では、第１の実施形態を利用したが、第２乃至第１３の実施形態を利用しても同様の効果が得られる。
（第１５の実施形態）
図１８は、本発明の第１５の実施形態に係る半導体装置を示す断面図である。本実施形態は、第１の実施形態をシングルダマシン配線構造に適用したものである。この装置の基本的な製造方法は、第１４の実施形態と概ね同じであるが、次のような点で異なる。
即ち、図１６（ａ）に示す構造に対して、まず、ＳｉＯ２からなる厚さ１５０〜３００ｎｍの層間絶縁膜５１を堆積し、ここに下側配線層３３との接続のための接続孔５２を形成する。次に、接続孔５２の内面を被覆するように、例えばＣＶＤ法で厚さ５〜１００ｎｍのＣｕ−Ｍｎ合金膜を形成する。次に、熱処理を施すことにより、層間絶縁膜５１の孔内面にＭｎＯバリア膜５４を形成する。次に、接続孔５２を埋め込むようにＣｕ膜５６を形成する。そして、余剰のＣｕ膜５６をＣＭＰで除去する。
次に、部分５１乃至５６と同様なプロセスを使用して、層間絶縁膜６１の形成、配線溝６２の形成、ＭｎＯバリア膜６４の形成、Ｃｕ膜６６の埋め込みを行う。次に、余剰のＣｕ膜６６をＣＭＰで除去した後に、拡散防止膜４９を形成する。
このような構成においても、接続孔５２及び配線溝６２に埋め込まれたＣｕ膜５６、６６と層間絶縁膜５１、６１との間にはＭｎＯバリア膜５４、６４が形成される。また、Ｃｕ下側配線層３３と接続プラグであるＣｕ膜５６とが直接コンタクトし、Ｃｕ膜５６と上側配線層であるＣｕ膜６６とが直接コンタクトする。従って、第１５の実施形態においても第１４の実施形態と同様の効果が得られる。
（第１６の実施形態）
図１９（ａ）〜（ｃ）は、本発明の第１６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、第１０の実施形態をデュアルダマシン配線構造に適用したものである。
まず、ＣｕとＭｎとの合金膜４３を形成した図１６（ｃ）に示す構造に対して、図１９（ａ）に示すように、開口部４２内にＣｕ主膜４６を埋め込み形成する。そして、余剰の主膜４６をＣＭＰで除去して平坦化する。次に、Ｃｕ主膜４６の上側表面上に、酸素を含む上側絶縁膜７９、例えばＳｉＯ２膜を形成する。次に、図１９（ａ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。
これにより、層間絶縁膜４１の開口部４２の内面を覆うように、ＭｎＯを主成分とするバリア膜４４が形成される。このとき、接続孔４２ａの底には、層間絶縁膜４１が存在しないためにバリア膜４４は形成されず、上下配線層４６、３３は、バリア膜４４を介することなく実質的に直接コンタクトすることになる。また、Ｃｕ主膜４６の上側表面は酸化膜７９に接しているため、ここにもＭｎが拡散してＭｎＯを主成分とする上側バリア膜（反応生成物膜）４７が形成される。
次に、図１９（ｃ）に示すように、上側絶縁膜７９を除去する。これにより、Ｃｕ主膜４６上にのみバリア膜として機能する上側バリア膜４７が残置される（層間絶縁膜４１上にはバリア膜４４は存在しない）。
本実施形態によれば、第１４の実施形態と同様の効果に加え、Ｃｕ主膜４６上にのみ存在する上側バリア膜４７によって次のような効果も得られる。即ち、一般的なＣｕ埋め込み配線構造では、Ｃｕ主膜４６の上にＳｉＣ、ＳｉＣＮ、またはＳｉＮ膜などの誘電率の高い拡散防止膜が必要である。基板表面全体に拡散防止膜が形成されると、この拡散防止膜の存在により隣接する配線間の容量が大きくなる。これに対して本実施形態のように、Ｃｕ主膜４６上にバリア膜４７が形成されていると、これが保護膜として機能するために新たに拡散防止膜を形成する必要はない。従って、隣接する配線間に誘電率の高い窒化膜などが存在するのを防止でき、隣接する配線間の容量を小さくすることができる。
（第１７の実施形態）
図２０（ａ）〜（ｅ）は、本発明の第１７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、第７の実施形態をデュアルダマシン配線構造に適用したものである。
図２０（ａ）に示すように、半導体基板Ｓｕｂ上に例えばＳｉＯ２膜からなる層間絶縁膜８１が配設され、その表面に配線溝が形成される。この配線溝内に、バリア膜８２を介してＣｕ層（下側配線層（即ち、導電層））８３が埋め込まれる。なお、バリア膜８２及びＣｕ層８３は、上述の第１乃至第１３の実施形態に係る方法によって形成することができる。
上述の構造に対して、まず、図２０（ａ）に示すように、拡散防止膜（下側絶縁膜）８４を形成する。拡散防止膜８４は、３３原子％以下の濃度で酸素を含有するＳｉＮやＳｉＣＮからなり、層間絶縁膜８１より高い原子密度を有する。次に、図２０（ｂ）に示すように、ＳｉＯ２からなる厚さ１５０〜６００ｎｍの層間絶縁膜９１を堆積する。次に、層間絶縁膜９１に開口部９２、即ちＣｕ層（下側配線層）８３との接続のための接続孔９２ａ及び配線のための配線溝９２ｂを形成する。この際、接続孔９２ａは、拡散防止膜８４を貫通して下側配線層８３に到達するように形成する。
次に、図２０（ｃ）に示すように、開口部９２の内面を被覆するように、例えばＣＶＤ法で厚さ５〜１００ｎｍのＣｕとＭｎとの合金膜（所定の金属元素αを含む補助膜）９３を形成する。次に、電解メッキにより全面に厚さ０．８〜１μｍのＣｕ主膜を堆積し、開口部９２内をＣｕ主膜（上側配線層）９６で埋め込む。次に、図２０（ｃ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、図２０（ｄ）に示すように、層間絶縁膜９１の開口部９２の内面を覆うように、ＭｎＯを主成分とするバリア膜９４が形成される。また、Ｃｕ主膜９６の上側表面は酸素を含む雰囲気に接しているため、ここにもＭｎが拡散してＭｎＯを主成分とする絶縁膜（反応生成物膜）９７が形成される。
次に、図２０（ｅ）に示すように、絶縁膜９７と共に余剰なＣｕ主膜９６をＣＭＰにより除去して基板表面を平坦化する。更に、基板表面全体にＳｉＮやＳｉＣＮなどの拡散防止膜９９を形成する。
本実施形態によれば、下側配線層８３と層間絶縁膜９１との間に介在する拡散防止膜８４が酸素を含む。このため、拡散防止膜８４を貫通する接続孔９２ａの部分９２ｓの内面上にも、ＭｎＯを主成分とするバリア膜９４が自己整合的に確実に形成される。従って、この部分９２ｓにバリア膜９４の欠陥が生じ、この欠陥を通して配線層からＣｕが拡散するという問題を防止することができる。
図２１は、第１７の実施形態の変形例に係る拡散防止膜８４の酸素濃度の分布を示すグラフである。図２１において、横軸は下側配線層８３の表面を基準点とした拡散防止膜８４の膜厚方向位置Ｔｈ（ｎｍ）、縦軸は拡散防止膜８４の酸素濃度Ｃｏｎ−Ｏ（原子％）を示す。
下側配線層８３の近傍で拡散防止膜８４の酸素濃度が高いと下側配線層８３のＣｕを酸化させ、装置特性を低下させる原因となる可能性がある。かかる観点から、本変形例においては、拡散防止膜８４の酸素濃度は層間絶縁膜９１側よりも下側配線層８３側のほうが低くなるように設定される。
このような拡散防止膜８４を形成ための方法として、膜８４をＣＶＤで堆積する際に、処理雰囲気中の酸素濃度を、最初は低く設定して徐々に高くするという方法を採用することができる。代わりに、拡散防止膜８４を多層構造とし、下側の数ｎｍの層のみを低酸素濃度のＣＶＤ層とし、上側の層は酸素濃度を十分に高くしたＣＶＤ層とするという方法を採用することができる。
（第１８の実施形態）
図２２（ａ）〜（ｅ）は、本発明の第１８の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、第１７の実施形態を変形したものである。
図２２（ａ）に示すように、半導体基板Ｓｕｂ上に層間絶縁膜８１が配設され、その表面に配線溝が形成される。この配線溝内に、バリア膜８２を介してＣｕ層（下側配線層）８３が埋め込まれる。なお、バリア膜８２及びＣｕ層８３は、上述の第１乃至第１３の実施形態に係る方法によって形成することができる。
上述の構造に対して、まず、図２２（ａ）に示すように、バリア膜８２及びＣｕ層８３上に高融点金属層１０４を形成する。高融点金属層１０４は、ＣｏＷ、ＣｏＷＢ、ＣｏＷＰ、ＣｕＳｉなどからなり、下側配線層８３の酸化やＣｕ拡散を防止する機能を有する。次に、図２２（ｂ）に示すように、ＳｉＯ２からなる厚さ１５０〜６００ｎｍの層間絶縁膜１１１を堆積する。次に、層間絶縁膜１１１に開口部１１２、即ちＣｕ層８３との接続のための接続孔１１２ａ及び配線のための配線溝１１２ｂを形成する。この際、接続孔１１２ａは、高融点金属層１０４の上面で終端するように形成する。
次に、図２２（ｃ）に示すように、開口部１１２の内面を被覆するように、例えばＣＶＤ法で厚さ５〜１００ｎｍのＣｕとＭｎとの合金膜（所定の金属元素αを含む補助膜）１１３を形成する。次に、電解メッキにより全面に厚さ０．８〜１μｍのＣｕ主膜を堆積し、開口部１１２内をＣｕ主膜（上側配線層）１１６で埋め込む。次に、図２２（ｃ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、図２２（ｄ）に示すように、層間絶縁膜１１１の開口部１１２の内面を覆うように、ＭｎＯを主成分とするバリア膜１１４が形成される。また、Ｃｕ主膜１１６の上側表面は酸素を含む雰囲気に接しているため、ここにもＭｎが拡散してＭｎＯを主成分とする絶縁膜（反応生成物膜）１１７が形成される。
次に、図２２（ｅ）に示すように、絶縁膜１１７と共に余剰なＣｕ主膜１１６をＣＭＰにより除去して基板表面を平坦化する。更に、基板表面全体にＳｉＮやＳｉＣＮなどの拡散防止膜１１９を形成する。
本実施形態によれば、高融点金属層１０４により下側配線層８３の上側表面が覆われているため、下側配線層８３の酸化やＣｕ拡散を防止することができる。
図２３は、第１８の実施形態の変形例に係る半導体装置を示す断面図である。この変形例においては、層間絶縁膜１１１に形成する接続孔１１２ａは、高融点金属層１０４を貫通して下側配線層８３に到達するように形成する。この場合、上下配線層１１６、８３が直接コンタクトするため、配線抵抗を低下させることができる。
（第１９の実施形態）
図２４（ａ）〜（ｆ）は、本発明の第１９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、第１７の実施形態を更に変形したものである。
図２４（ａ）に示すように、半導体基板Ｓｕｂ上に層間絶縁膜１２１が配設され、その表面に配線溝が形成される。層間絶縁膜１２１は多孔質なＳｉＯ２、ＳｉＣ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＦ膜などの低誘電率膜からなる。この配線溝内に、バリア膜１２２を介してＣｕ層（下側配線層（即ち、導電層））１２３が埋め込まれる。なお、バリア膜１２２及びＣｕ層１２３は、上述の第１乃至第１３の実施形態に係る方法によって形成することができる。
上述の構造に対して、まず、図２４（ａ）に示すように、拡散防止膜（下側絶縁膜）１２４、層間絶縁膜１２５、及びエッチングストップ膜１２６をこの順に形成する。拡散防止膜１２４は、層間絶縁膜１２１より高い原子密度を有するＳｉＮやＳｉＣＮなどからなるが、前述の拡散防止膜８４とは異なり、酸素を実質的に含有していない。層間絶縁膜１２５は、層間絶縁膜１２１と同様な多孔質な低誘電率膜からなる。エッチングストップ膜１２６は、３３原子％以下の濃度で酸素を含有するＳｉＮ、ＳｉＣＮ、或いは高分子材料、例えばＰＡＥ（ポリアリレン）などの絶縁材料からなり、層間絶縁膜１２１、１２５より高い原子密度を有する。
次に、図２４（ｂ）に示すように、エッチングストップ膜１２６上に、層間絶縁膜１２１と同様な多孔質な低誘電率膜からなる層間絶縁膜１２７を形成する。次に、層間絶縁膜１２７から拡散防止膜１２４に亘って、開口部１３２、即ちＣｕ層（下側配線層）１２３との接続のための接続孔１３２ａ及び配線のための配線溝１３２ｂを形成する。この際、配線溝１３２ｂはエッチングストップ膜１２６上で終端し、接続孔１３２ａはそこから拡散防止膜１２４を貫通して下側配線層１２３に到達するように形成する。次に、開口部１３２の内面を被覆するように、エッチングストップ膜１２６と同様な、酸素を含有し且つ高い原子密度を有する絶縁材料からなる被覆膜１２８を形成する。
次に、図２４（ｃ）に示すように、ＲＩＥによる異方性エッチングにより、垂直上方より、接続孔１３２ａの底の被覆膜１２８の部分を除去し、下側配線層１２３を露出させる。この際、エッチングストップ膜１２６上の被覆膜１２８も除去され、エッチングストップ膜１２６が露出する。
次に、図２４（ｄ）に示すように、開口部１３２の内面（エッチングストップ膜１２６及び被覆膜１２８の表面）を被覆するように、例えばＣＶＤ法で厚さ５〜１００ｎｍのＣｕとＭｎとの合金膜（所定の金属元素αを含む補助膜）１３３を形成する。次に、電解メッキにより全面に厚さ０．８〜１μｍのＣｕ主膜を堆積し、開口部１３２内をＣｕ主膜（上側配線層）１３６で埋め込む。次に、図２４（ｄ）に示す構造に対して、２００℃〜４００℃で５〜３０分、例えば３００℃で５分の熱処理を施す。この際、酸素を含む雰囲気、例えば、Ｏ２を体積比で１ｐｐｍ〜１０％含む不活性ガス、例えばＡｒ雰囲気中で熱処理を行う。
これにより、図２４（ｅ）に示すように、層間絶縁膜１２５、１２７の開口部１３２の内面を覆うように、ＭｎＯを主成分とするバリア膜１３４が形成される。また、Ｃｕ主膜１３６の上側表面は酸素を含む雰囲気に接しているため、ここにもＭｎが拡散してＭｎＯを主成分とする絶縁膜（反応生成物膜）１３７が形成される。
次に、図２４（ｆ）に示すように、絶縁膜１３７と共に余剰なＣｕ主膜１３６をＣＭＰにより除去して基板表面を平坦化する。更に、基板表面全体にＳｉＮやＳｉＣＮなどの拡散防止膜１３９を形成する。
本実施形態によれば、ＭｎＯを主成分とするバリア膜１３４は、層間絶縁膜１２５、１２７を被覆するエッチングストップ膜１２６及び被覆膜１２８中の酸素を使用して形成されるため、層間絶縁膜１２５、１２７の材料は自由に選択することができる。即ち、層間絶縁膜１２５、１２７として、本実施形態のように、多孔質な低誘電率膜を使用することができるため、装置の動作速度の向上を図ることが可能となる。
（第１乃至第１９の実施形態に共通の事項）
上述の実施形態では、配線本体層の材料としてＣｕを使用した場合が例示される。しかし、配線本体層は、Ｃｕを主成分（即ち、５０％以上）とする材料、例えば、一般的に配線材料として使用されているＣｕ合金からなる場合も、上述と同様な効果が得られる。
金属元素αはＭｎに限るものではなく、金属元素αは、Ｍｎ、Ｎｂ、Ｚｒ、Ｃｒ、Ｖ、Ｙ、Ｔｃ、及びＲｅからなる群から選択された少なくとも１つの元素を具備することができる。これらの金属元素は、従来のバリア膜で使用されていたＴｉ、Ｔａや従来のバリアレスプロセス技術で提案されていたＡｌ、Ｍｇ、Ｓｎに比べて、次のような利点を有する。即ち、金属元素αとして提示した上述の金属元素は、酸化物を形成し易く且つこの酸化物は層間絶縁膜との濡れ性に富む。このため、配線本体層と層間絶縁膜との間に均質で超薄肉の安定な酸化物層を形成することができる。また、これらの元素は、Ｃｕ中に固溶するよりも析出或いは化合物を形成し易いため、配線抵抗を上昇させることがない。
また、層間絶縁膜の材料としては必ずしもＳｉＯ２に限るものではなく、各種の絶縁膜を用いることができる。層間絶縁膜がＳｉＯ２などのようにＳｉ−Ｏ結合基が主成分の場合には、金属元素αとの反応でαｘＯｙ又はαｘＳｉｙＯｚが形成される。しかし、いわゆるＣ−Ｃなどの有機成分を持つ層間絶縁膜の場合においてもその構成元素を含む化合物が形成される。この場合の化合物もＭｎＯと同じくＣｕの拡散防止層として機能することになり、上述と同様な効果が得られる。
また、Ｃｕ膜を埋め込む方法は、電解メッキを用いる方法限るものではなく、ＣＶＤ法、ＰＶＤ法、無電解メッキ法、臨界液体を用いた製膜法などを使用することもできる。いずれの方法を用いても、絶縁膜に形成した溝及び孔にＣｕの埋め込みが可能な方法であれば、上述と同様な効果が得られる。
また、上述の実施形態は、多層配線構造において、半導体基板上の最下位置の配線から最上位置の配線の全てに対して適用することができる。即ち、第１４乃至第１９の実施形態においては、第２段目の配線に対して各実施形態を適用した場合について説明しているが、第１段目の配線に対しても同様に構成することができる。
図２５は、かかる観点に基づく、第１４の実施形態の変形例に係る半導体装置を示す断面図である。即ち、まず、図２５に示すように、半導体基板Ｓｕｂの表面に形成された不純物拡散層（即ち、導電層）４０に対して、層間絶縁膜４１−１、Ｃｕ層４６−１、ＭｎＯバリア膜４４−１、拡散防止膜４９−１などを含むデュアルダマシン配線構造の第１段目の配線構造が、第１４の実施形態において述べた方法により形成される。次に、第１段目のＣｕ層４６−１に対して、層間絶縁膜４１−２、Ｃｕ層４６−２、ＭｎＯバリア膜４４−２、拡散防止膜４９−２などを含むデュアルダマシン配線構造の第２段目の配線構造が、第１４の実施形態において述べた方法により形成される。
なお、図２５に示すような多層配線構造は、他の実施形態を適用した場合にも同様に形成することができる。また、必要であれば、各段の配線構造に対して第１乃至第１３の実施形態から選択した異なる実施形態を適用することもできる。
また、第１４乃至第１９の実施形態においては、デュアルダマシン或いはシングルダマシン配線構造が例示される。しかし、本発明はダマシン配線構造以外の各種の埋め込み配線構造にも適用することができる。
その他、本発明の思想の範疇において、当業者であれば、各種の変形例及び修正例に想到し得るものであり、それら変形例及び修正例についても本発明の範囲に属するものと了解される。
（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第７の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第８の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第１０の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第１１の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第１２の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 （ａ）〜（ｃ）は、本発明の第１３の実施形態に係る半導体装置の製造方法の基本的な構成を工程順に示す断面図である。 各種のＣｕ合金における熱処理温度に対する電気抵抗の変化を示す特性図である。 第１の実施形態により製造された半導体装置の断面ＴＥＭ像の顕微鏡写真を示す図である。 （ａ）〜（ｆ）は、本発明の第１４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１４の実施形態の変形例に係る半導体装置を示す断面図である。 本発明の第１５の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は、本発明の第１６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｅ）は、本発明の第１７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１７の実施形態の変形例に係る拡散防止膜の酸素濃度の分布を示すグラフである。 （ａ）〜（ｅ）は、本発明の第１８の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１８の実施形態の変形例に係る半導体装置を示す断面図である。 （ａ）〜（ｆ）は、本発明の第１９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第１４の実施形態の変形例に係る半導体装置を示す断面図である。
符号の説明
１１…層間絶縁膜、１２…配線溝（開口部）、１３…合金膜（所定の金属元素を含む補助膜）、１４…バリア膜、１５…Ｃｕ膜、１６…Ｃｕ主膜（配線本体層の材料）、１７…Ｃｕ膜、１８…Ｍｎ膜、３１…層間絶縁膜、３２、８２…バリア膜、３３、８３…Ｃｕ層（下側配線層）、３４、８４、１２４…拡散防止膜（下側絶縁膜）、４１、５１、６１、９１、１１１…層間絶縁膜、４２、９２、１１２、１３２…開口部、４２ａ、５２、９２ａ、１１２ａ、１３２ａ…接続孔、４２ｂ、６２、９２ｂ、１１２ｂ、１３２ｂ…配線溝、４３、９３、１１３、１３３…合金膜、４４、４７、５４、６４、９４、１１４、１３４…バリア膜、４５…Ｃｕ膜、４６、５６、６６、９６、１１６、１３６…Ｃｕ主膜（上側配線層）、４９、７９、９９、１１９、１３９…拡散防止膜、８１、１２５、１２７…多孔質な低誘電率層間絶縁膜、１０４…高融点金属層、１２６…エッチングストップ膜、１２８…被覆膜。

Claims (17)

  1. 半導体基板上に配設され且つ開口部を有する少なくとも酸素（Ｏ）を含む層間絶縁膜と、
    前記開口部内に埋め込まれたＣｕを主成分とする配線本体層と、
    前記開口部内で前記層間絶縁膜と前記配線本体層との間に介在するバリア膜とを具備し、
    前記バリア膜はＭｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなることを特徴とする半導体装置。
  2. 前記開口部は前記層間絶縁膜より下に配設された導電層に至るように形成され、前記バリア膜は前記導電層と前記配線本体層との間に介在しない請求項１に記載の半導体装置。
  3. 前記バリア膜は前記配線本体層の上側表面を更に覆い、前記バリア膜はＭｎの酸化物からなることを特徴とする請求項１に記載の半導体装置。
  4. 前記層間絶縁膜は、シリコン（Ｓｉ）、炭素（Ｃ）、フッ素（Ｆ）からなる群から選択された少なくとも１つの元素と、酸素（Ｏ）とにより構成され、前記バリア膜は、ＭｎｘＯｙ、ＭｎｘＳｉｙＯｚ、ＭｎｘＣｙＯｚ、及びＭｎｘＦｙＯｚからなる群から選択された少なくとも１つの物質からなることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記導電層は下側配線層であり、前記半導体装置は前記下側配線層と前記層間絶縁膜との間に介在する下側絶縁膜を更に具備し、前記開口部は前記下側絶縁膜を貫通する請求項２に記載の半導体装置。
  6. 前記下側絶縁膜は酸素を含有し、その酸素濃度が前記層間絶縁膜側よりも前記下側配線層側のほうが低くなるように設定される請求項５に記載の半導体装置。
  7. 前記下側絶縁膜は、ＳｉＣ、ＳｉＣＮ、及びＳｉＮからなる群から選択された材料を主成分とする請求項５または６に記載の半導体装置。
  8. 前記導電層は下側配線層であり、前記半導体装置は前記下側配線層と前記層間絶縁膜との間に介在する高融点金属層を更に具備する請求項２に記載の半導体装置。
  9. 前記層間絶縁膜は多孔質な低誘電率膜であり、前記装置は前記層間絶縁膜と前記バリア膜との間に介在する、前記層間絶縁膜よりも原子密度が高く、且つ少なくとも酸素（Ｏ）を含む被覆膜を更に具備し、前記バリア膜は、Ｍｎと前記被覆膜の構成元素である酸素（Ｏ）との化合物とからなることを特徴とする請求項１に記載の半導体装置。
  10. 半導体基板上に配設された少なくとも酸素（Ｏ）を含む層間絶縁膜に開口部を形成する工程と、
    前記開口部の内面をＭｎを含む補助膜で被覆する工程と、
    前記補助膜で被覆する工程の後、配線本体層の材料となるＣｕを主成分とする主膜を、前記開口部内を埋め込むように形成する工程と、
    前記主膜を埋め込む工程の前または後に熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記補助膜に対面する前記層間絶縁膜の表面に拡散させ、前記Ｍｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなるバリア膜を、前記開口部内で前記層間絶縁膜上に形成する工程と、
    を具備する半導体装置の製造方法。
  11. 前記主膜を埋め込む工程の後、前記主膜の上側表面を少なくとも酸素（Ｏ）を含む上側絶縁膜で被覆し、その後に前記熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記主膜の前記上側表面にも拡散させ、前記Ｍｎと前記上側絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む化合物からなる反応生成物膜を前記上側表面上に形成する請求項１０に記載の半導体装置の製造方法。
  12. 前記主膜を埋め込む工程の後、酸素を含む雰囲気内で前記熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記主膜の上側表面にも拡散させ、前記Ｍｎの酸化物からなる反応生成物膜を前記上側表面上に形成する請求項１０に記載の半導体装置の製造方法。
  13. 半導体基板上に配設された少なくとも酸素（Ｏ）を含む層間絶縁膜に開口部を形成する工程と、
    配線本体層の材料となるＣｕを主成分とする主膜を、前記開口部内を埋め込むように形成する工程と、
    前記主膜を埋め込む工程の後、前記主膜上にＭｎを含む補助膜を形成する工程と、
    前記補助膜を形成する工程の後に熱処理を行うことにより、前記補助膜中の前記Ｍｎを前記主膜に対面する前記層間絶縁膜の表面に拡散させ、前記Ｍｎと前記層間絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む元素との化合物からなるバリア膜を、前記開口部内で前記層間絶縁膜上に形成する工程と、
    を具備する半導体装置の製造方法。
  14. 前記補助膜を少なくとも酸素（Ｏ）を含む上側絶縁膜で被覆し、その後に前記熱処理を行うことにより、前記Ｍｎと前記上側絶縁膜の構成元素のうち少なくとも酸素（Ｏ）を含む化合物からなる反応生成物膜を前記主膜の上側表面上に形成する請求項１３に記載の半導体装置の製造方法。
  15. 前記熱処理を、酸素を含む雰囲気内で行うことにより、前記Ｍｎの酸化物からなる反応生成物膜を前記主膜の上側表面上に形成する請求項１３に記載の半導体装置の製造方法。
  16. 前記半導体基板上に配設された下側配線層上に、高融点金属層と前記層間絶縁膜とを順次形成する工程を更に具備し、前記開口部は前記高融点金属層を貫通するように形成される請求項１０または１３に記載の半導体装置の製造方法。
  17. 前記層間絶縁膜は多孔質な低誘電率膜であり、前記方法は、前記補助膜及び前記主膜を形成する前に、前記開口部の内面を前記層間絶縁膜よりも原子密度が高く、且つ少なくとも酸素（Ｏ）を含む被覆膜で被覆する工程を更に具備し、前記バリア膜は、Ｍｎと前記被覆膜の構成元素である酸素（Ｏ）との化合物とからなることを特徴とする請求項１０または１３に記載の半導体装置の製造方法。
JP2005027756A 2004-02-27 2005-02-03 半導体装置及びその製造方法 Active JP4478038B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005027756A JP4478038B2 (ja) 2004-02-27 2005-02-03 半導体装置及びその製造方法
TW094105650A TWI264046B (en) 2004-02-27 2005-02-24 Semiconductor device and its manufacturing method
KR1020050015478A KR100693960B1 (ko) 2004-02-27 2005-02-24 반도체 장치
US11/063,876 US7304384B2 (en) 2004-02-27 2005-02-24 Semiconductor device with a barrier film which contains manganese
US11/877,243 US7943517B2 (en) 2004-02-27 2007-10-23 Semiconductor device with a barrier film
US13/087,026 US8133813B2 (en) 2004-02-27 2011-04-14 Semiconductor device with a barrier film

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004053458 2004-02-27
JP2005027756A JP4478038B2 (ja) 2004-02-27 2005-02-03 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005277390A JP2005277390A (ja) 2005-10-06
JP4478038B2 true JP4478038B2 (ja) 2010-06-09

Family

ID=35053381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005027756A Active JP4478038B2 (ja) 2004-02-27 2005-02-03 半導体装置及びその製造方法

Country Status (4)

Country Link
US (3) US7304384B2 (ja)
JP (1) JP4478038B2 (ja)
KR (1) KR100693960B1 (ja)
TW (1) TWI264046B (ja)

Families Citing this family (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP4764606B2 (ja) * 2004-03-04 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4851740B2 (ja) * 2005-06-30 2012-01-11 株式会社東芝 半導体装置およびその製造方法
JP4679270B2 (ja) 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP4197694B2 (ja) 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
JP4282646B2 (ja) 2005-09-09 2009-06-24 株式会社東芝 半導体装置の製造方法
JP2007109736A (ja) * 2005-10-11 2007-04-26 Nec Electronics Corp 半導体装置およびその製造方法
JP4946008B2 (ja) * 2005-11-15 2012-06-06 ソニー株式会社 半導体装置および半導体装置の製造方法
JP4529880B2 (ja) * 2005-11-21 2010-08-25 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2007149813A (ja) * 2005-11-25 2007-06-14 Sony Corp 半導体装置の製造方法
KR100702797B1 (ko) * 2005-12-09 2007-04-03 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
JP2007173511A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置の製造方法
KR100720529B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 및 그의 형성방법
US7863183B2 (en) * 2006-01-18 2011-01-04 International Business Machines Corporation Method for fabricating last level copper-to-C4 connection with interfacial cap structure
JP5076482B2 (ja) 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007220738A (ja) * 2006-02-14 2007-08-30 Sony Corp 半導体装置の製造方法
US8372745B2 (en) 2006-02-28 2013-02-12 Advanced Interconnect Materials, Llc Semiconductor device, its manufacturing method, and sputtering target material for use in the method
EP1990432B1 (en) 2006-02-28 2012-04-11 Advanced Interconnect Materials, LLC Semiconductor device, its manufacturing method, and sputtering target material for use in the method
EP1845554A3 (en) * 2006-04-10 2011-07-13 Imec A method to create super secondary grain growth in narrow trenches
JP2008013848A (ja) * 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
JP5145225B2 (ja) * 2006-07-14 2013-02-13 株式会社アルバック 半導体装置の製造方法
JP4910560B2 (ja) * 2006-08-11 2012-04-04 ソニー株式会社 半導体装置およびその製造方法
JP2008047719A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置の製造方法
JP4740071B2 (ja) * 2006-08-31 2011-08-03 株式会社東芝 半導体装置
JP4321570B2 (ja) * 2006-09-06 2009-08-26 ソニー株式会社 半導体装置の製造方法
JP2008091645A (ja) * 2006-10-02 2008-04-17 Tokyo Electron Ltd 半導体製造装置、半導体装置の製造方法及び記憶媒体
US20100013096A1 (en) * 2006-10-03 2010-01-21 Nippon Mining & Metals Co., Ltd. Cu-Mn Alloy Sputtering Target and Semiconductor Wiring
JP4740083B2 (ja) * 2006-10-05 2011-08-03 株式会社東芝 半導体装置、およびその製造方法
JP5076452B2 (ja) * 2006-11-13 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008135569A (ja) * 2006-11-28 2008-06-12 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP5010265B2 (ja) 2006-12-18 2012-08-29 株式会社東芝 半導体装置の製造方法
JP5103914B2 (ja) 2007-01-31 2012-12-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
JP4110192B1 (ja) 2007-02-23 2008-07-02 キヤノン株式会社 光電変換装置及び光電変換装置を用いた撮像システム
JP4324617B2 (ja) 2007-02-26 2009-09-02 東京エレクトロン株式会社 スパッタ成膜方法及びスパッタ成膜装置
JP5141683B2 (ja) 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4453845B2 (ja) * 2007-04-10 2010-04-21 国立大学法人東北大学 液晶表示装置及びその製造方法
US7633164B2 (en) 2007-04-10 2009-12-15 Tohoku University Liquid crystal display device and manufacturing method therefor
JP5089244B2 (ja) 2007-05-22 2012-12-05 ローム株式会社 半導体装置
JP2008300568A (ja) * 2007-05-30 2008-12-11 Tokyo Electron Ltd 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2009016782A (ja) 2007-06-04 2009-01-22 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
WO2009001780A1 (ja) * 2007-06-22 2008-12-31 Rohm Co., Ltd. 半導体装置およびその製造方法
JP5288734B2 (ja) * 2007-06-22 2013-09-11 ローム株式会社 半導体装置およびその製造方法
EP2162906B1 (en) * 2007-06-29 2013-10-02 Imec A method for producing a copper contact
JP2009076881A (ja) * 2007-08-30 2009-04-09 Tokyo Electron Ltd 処理ガス供給システム及び処理装置
WO2009038168A1 (ja) * 2007-09-21 2009-03-26 Tokyo Electron Limited 成膜装置および成膜方法
US7884475B2 (en) * 2007-10-16 2011-02-08 International Business Machines Corporation Conductor structure including manganese oxide capping layer
US20090117731A1 (en) * 2007-11-01 2009-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnection structure and method for making the same
US8168532B2 (en) * 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
JP2009135139A (ja) 2007-11-28 2009-06-18 Toshiba Corp 半導体装置及びその製造方法
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP2009147137A (ja) * 2007-12-14 2009-07-02 Toshiba Corp 半導体装置およびその製造方法
JP5264187B2 (ja) * 2008-01-08 2013-08-14 パナソニック株式会社 半導体装置及びその製造方法
JP5366235B2 (ja) * 2008-01-28 2013-12-11 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
WO2009107205A1 (ja) 2008-02-27 2009-09-03 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP5343369B2 (ja) * 2008-03-03 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
KR101803221B1 (ko) * 2008-03-21 2017-11-29 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 상호접속부를 위한 자기정렬 배리어 층
JP4423379B2 (ja) 2008-03-25 2010-03-03 合同会社先端配線材料研究所 銅配線、半導体装置および銅配線の形成方法
JP5441345B2 (ja) * 2008-03-27 2014-03-12 富士フイルム株式会社 研磨液、及び研磨方法
JP5343417B2 (ja) 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5417754B2 (ja) * 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
US8110504B2 (en) 2008-08-05 2012-02-07 Rohm Co., Ltd. Method of manufacturing semiconductor device
JP2010080606A (ja) * 2008-09-25 2010-04-08 Rohm Co Ltd 半導体装置の製造方法
US8039390B2 (en) 2008-08-05 2011-10-18 Rohm Co., Ltd. Method of manufacturing semiconductor device
JP2010050359A (ja) * 2008-08-22 2010-03-04 Rohm Co Ltd 半導体装置の製造方法
JP2010073736A (ja) * 2008-09-16 2010-04-02 Rohm Co Ltd 半導体装置の製造方法
JP5353109B2 (ja) 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8258626B2 (en) 2008-09-16 2012-09-04 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
KR101659703B1 (ko) 2008-11-07 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP4415100B1 (ja) 2008-12-19 2010-02-17 国立大学法人東北大学 銅配線、半導体装置および銅配線形成方法
JP4441658B1 (ja) 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
US8013444B2 (en) 2008-12-24 2011-09-06 Intel Corporation Solder joints with enhanced electromigration resistance
JP2010171362A (ja) * 2008-12-26 2010-08-05 Fujifilm Corp 半導体デバイス用洗浄剤及びそれを用いた半導体デバイスの製造方法
JP2010171398A (ja) * 2008-12-26 2010-08-05 Toshiba Corp 半導体装置の製造方法
JP2010171063A (ja) * 2009-01-20 2010-08-05 Kobe Steel Ltd 半導体配線の製造方法
JP2010177393A (ja) * 2009-01-29 2010-08-12 Sony Corp 半導体記憶装置およびその製造方法
KR101558428B1 (ko) 2009-03-03 2015-10-20 삼성전자주식회사 반도체 장치의 형성 방법
JP5411535B2 (ja) * 2009-03-11 2014-02-12 東京エレクトロン株式会社 半導体装置の製造方法
JP5530118B2 (ja) * 2009-04-08 2014-06-25 東京エレクトロン株式会社 酸化マンガン膜の形成方法、半導体装置の製造方法および半導体装置
JP5190415B2 (ja) 2009-06-04 2013-04-24 パナソニック株式会社 半導体装置
JP5522979B2 (ja) 2009-06-16 2014-06-18 国立大学法人東北大学 成膜方法及び処理システム
JP5487748B2 (ja) 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
US8168528B2 (en) * 2009-06-18 2012-05-01 Kabushiki Kaisha Toshiba Restoration method using metal for better CD controllability and Cu filing
US8134234B2 (en) * 2009-06-18 2012-03-13 Kabushiki Kaisha Toshiba Application of Mn for damage restoration after etchback
JP5466889B2 (ja) * 2009-06-18 2014-04-09 東京エレクトロン株式会社 多層配線の形成方法
JP5359642B2 (ja) 2009-07-22 2013-12-04 東京エレクトロン株式会社 成膜方法
JP5481989B2 (ja) * 2009-07-22 2014-04-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5616605B2 (ja) * 2009-10-16 2014-10-29 株式会社アルバック 銅薄膜の形成方法
AU2010310750B2 (en) 2009-10-23 2015-02-26 President And Fellows Of Harvard College Self-aligned barrier and capping layers for interconnects
KR102513073B1 (ko) 2009-11-13 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5560696B2 (ja) * 2009-12-21 2014-07-30 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5440221B2 (ja) * 2010-02-02 2014-03-12 日本電気株式会社 半導体装置の積層構造体の製造方法
US8377823B2 (en) * 2010-02-17 2013-02-19 Renesas Electronics Corporation Semiconductor device including porous layer covered by poreseal layer
JP2011216862A (ja) 2010-03-16 2011-10-27 Tokyo Electron Ltd 成膜方法及び成膜装置
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8377822B2 (en) 2010-05-21 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20110290308A1 (en) * 2010-05-28 2011-12-01 General Electric Company Monolithically integrated solar modules and methods of manufacture
JP5429078B2 (ja) 2010-06-28 2014-02-26 東京エレクトロン株式会社 成膜方法及び処理システム
WO2012002573A1 (ja) * 2010-07-02 2012-01-05 合同会社先端配線材料研究所 半導体装置
US8492289B2 (en) * 2010-09-15 2013-07-23 International Business Machines Corporation Barrier layer formation for metal interconnects through enhanced impurity diffusion
US9064875B2 (en) 2010-09-29 2015-06-23 Infineon Technologies Ag Semiconductor structure and method for making same
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP2013080779A (ja) * 2011-10-03 2013-05-02 Ulvac Japan Ltd 半導体装置の製造方法、半導体装置
DE102012110060A1 (de) * 2011-11-21 2013-05-23 Infineon Technologies Ag Halbleiterstruktur und Verfahren zu deren Herstellung
JPWO2013125449A1 (ja) 2012-02-22 2015-07-30 東京エレクトロン株式会社 半導体装置の製造方法、記憶媒体及び半導体装置
US8836124B2 (en) 2012-03-08 2014-09-16 International Business Machines Corporation Fuse and integrated conductor
JP5475820B2 (ja) * 2012-03-23 2014-04-16 株式会社東芝 半導体装置の製造方法
KR20150005533A (ko) 2012-04-11 2015-01-14 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 반도체 제조 장치
JP5554364B2 (ja) * 2012-04-12 2014-07-23 Ｊｘ日鉱日石金属株式会社 半導体用銅合金配線及びスパッタリングターゲット並びに半導体用銅合金配線の形成方法
US9076661B2 (en) 2012-04-13 2015-07-07 Applied Materials, Inc. Methods for manganese nitride integration
US9048294B2 (en) * 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US8969197B2 (en) 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
US9054109B2 (en) * 2012-05-29 2015-06-09 International Business Machines Corporation Corrosion/etching protection in integration circuit fabrications
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
US9281263B2 (en) 2012-07-17 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure including a continuous conductive body
US8735278B2 (en) * 2012-07-17 2014-05-27 Taiwan Semiconductor Manufactring Co., Ltd. Copper etch scheme for copper interconnect structure
WO2014013941A1 (ja) * 2012-07-18 2014-01-23 東京エレクトロン株式会社 半導体装置の製造方法
US8765602B2 (en) 2012-08-30 2014-07-01 International Business Machines Corporation Doping of copper wiring structures in back end of line processing
JP5374779B1 (ja) * 2013-02-12 2013-12-25 国立大学法人東北大学 太陽電池及び、この太陽電池における酸化物層の形成方法、積層酸化物層の形成方法
US9190321B2 (en) 2013-04-08 2015-11-17 International Business Machines Corporation Self-forming embedded diffusion barriers
TWI609095B (zh) * 2013-05-30 2017-12-21 應用材料股份有限公司 用於氮化錳整合之方法
JP2015079901A (ja) * 2013-10-18 2015-04-23 株式会社東芝 半導体装置及び半導体装置の製造方法
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5735093B1 (ja) 2013-12-24 2015-06-17 株式会社マテリアル・コンセプト 太陽電池及びその製造方法
JP5694503B2 (ja) * 2013-12-27 2015-04-01 Jx日鉱日石金属株式会社 自己拡散抑制機能を有するシード層及び自己拡散抑制機能を備えたシード層の形成方法
US9263389B2 (en) 2014-05-14 2016-02-16 International Business Machines Corporation Enhancing barrier in air gap technology
US9613906B2 (en) * 2014-06-23 2017-04-04 GlobalFoundries, Inc. Integrated circuits including modified liners and methods for fabricating the same
US9455182B2 (en) 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
US9425093B2 (en) * 2014-12-05 2016-08-23 Tokyo Electron Limited Copper wiring forming method, film forming system, and storage medium
JP6484490B2 (ja) * 2015-04-10 2019-03-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9842805B2 (en) 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating
US10229851B2 (en) 2016-08-30 2019-03-12 International Business Machines Corporation Self-forming barrier for use in air gap formation
US10204829B1 (en) 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
US10840325B2 (en) 2018-04-11 2020-11-17 International Business Machines Corporation Low resistance metal-insulator-metal capacitor electrode
US11133216B2 (en) 2018-06-01 2021-09-28 International Business Machines Corporation Interconnect structure
JP2024506896A (ja) 2021-02-08 2024-02-15 マクダーミッド エンソン インコーポレイテッド 拡散バリア形成のための方法及び湿式化学組成物

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262035A (ja) 1988-08-29 1990-03-01 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
JPH0547760A (ja) 1991-08-12 1993-02-26 Hitachi Ltd 半導体集積回路装置、その製造方法およびその製造に用いるスパツタターゲツト
KR960004095B1 (en) 1993-02-17 1996-03-26 Hyundai Electronics Ind Manufacturing method of metal plug in contact-hole
JP3294041B2 (ja) 1994-02-21 2002-06-17 株式会社東芝 半導体装置
JPH08115914A (ja) 1994-10-14 1996-05-07 Hitachi Ltd 半導体装置
US6387805B2 (en) 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
JPH1187349A (ja) 1997-07-16 1999-03-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2944589B2 (ja) 1997-09-09 1999-09-06 埼玉日本電気株式会社 Ｃｏｂ実装基板及び該基板へのｉｃチップ実装方法
JPH11186273A (ja) 1997-12-19 1999-07-09 Ricoh Co Ltd 半導体装置及びその製造方法
JP3177968B2 (ja) 1998-12-04 2001-06-18 日本電気株式会社 半導体装置及びその製造方法
JP4155372B2 (ja) 1999-03-08 2008-09-24 株式会社トリケミカル研究所 配線膜形成方法
JP2001044156A (ja) 1999-07-26 2001-02-16 Nec Corp 半導体装置の製造方法及び化学研磨装置
JP2001053023A (ja) 1999-08-11 2001-02-23 Tokyo Electron Ltd 半導体装置の製造方法及び製造装置
AU1609501A (en) 1999-11-24 2001-06-04 Honeywell International, Inc. Physical vapor deposition targets, conductive integrated circuit metal alloy interconnections, electroplating anodes, and metal alloys for use as a conductive interconnection in an integrated circuit
JP2002026568A (ja) 2000-07-10 2002-01-25 Kumagai Gumi Co Ltd シート材
US6750345B2 (en) * 2000-11-07 2004-06-15 Symyx Technologies, Inc. Substituted pyridyl amine catalysts, complexes and compositions
US20020081845A1 (en) * 2000-12-27 2002-06-27 Novellus Systems, Inc. Method for the formation of diffusion barrier
JP2003142579A (ja) 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6706629B1 (en) * 2003-01-07 2004-03-16 Taiwan Semiconductor Manufacturing Company Barrier-free copper interconnect
US7271103B2 (en) * 2003-10-17 2007-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treated low-k dielectric as diffusion barrier for copper metallization
US7078336B2 (en) * 2003-11-19 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for fabricating a copper barrier layer with low dielectric constant and leakage current
US6998343B1 (en) * 2003-11-24 2006-02-14 Lsi Logic Corporation Method for creating barrier layers for copper diffusion
JP4478038B2 (ja) 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP2009135139A (ja) 2007-11-28 2009-06-18 Toshiba Corp 半導体装置及びその製造方法
JP2009147137A (ja) 2007-12-14 2009-07-02 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8133813B2 (en) 2012-03-13
KR20060042167A (ko) 2006-05-12
TW200534333A (en) 2005-10-16
US20050218519A1 (en) 2005-10-06
US7943517B2 (en) 2011-05-17
JP2005277390A (ja) 2005-10-06
US20110189849A1 (en) 2011-08-04
KR100693960B1 (ko) 2007-03-12
US7304384B2 (en) 2007-12-04
US20080057704A1 (en) 2008-03-06
TWI264046B (en) 2006-10-11

Similar Documents

Publication Publication Date Title
JP4478038B2 (ja) 半導体装置及びその製造方法
JP4832807B2 (ja) 半導体装置
US7651943B2 (en) Forming diffusion barriers by annealing copper alloy layers
JP3057054B2 (ja) 銅線の多層相互接続を形成する方法
JP4819501B2 (ja) 配線構造およびその製造方法
JP4741965B2 (ja) 半導体装置およびその製造方法
JP4589835B2 (ja) 半導体装置の製造方法及び半導体装置
JP5089244B2 (ja) 半導体装置
JP2007059660A (ja) 半導体装置の製造方法および半導体装置
US20080128907A1 (en) Semiconductor structure with liner
US20080280151A1 (en) Copper diffusion barrier
CN102246293A (zh) 具有改进的电介质线路到过孔的抗电迁移性界面层的互连结构及其制造方法
US20100151672A1 (en) Methods of forming metal interconnection structures
KR100426904B1 (ko) 전극간의 접속 구조 및 그 제조 방법
JP2009147137A (ja) 半導体装置およびその製造方法
US10431542B2 (en) Low resistance seed enhancement spacers for voidless interconnect structures
TWI423412B (zh) 半導體裝置
JP2009026989A (ja) 半導体装置及び半導体装置の製造方法
JP2008071850A (ja) 半導体装置の製造方法
US8536704B2 (en) Semiconductor device and method for fabricating the same
JP2007335578A (ja) 半導体装置及びその製造方法
JP3959389B2 (ja) 半導体装置
US20040155349A1 (en) Semiconductor device and method of fabricating the same
KR100613391B1 (ko) 반도체 소자의 금속 증착 방법
JP2010003906A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100302

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100312

R150 Certificate of patent or registration of utility model

Ref document number: 4478038

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350