JP3177968B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳しくは、銅多層配線を有する半導
体装置において下層銅配線からの反射を防止する方法に
関する。
【０００２】
【従来の技術】近年、高速化、高集積化が進むＬＳＩデ
バイスにおいて、トランジスタのみならず、配線につい
ても微細化、高密度化が求められている。
【０００３】従来、配線金属材料としては、Ａｌが専ら
使用されていたが、その際、配線上を流れる電流密度の
増大やデバイス全体の発熱による温度上昇に起因して、
配線層中の金属原子が移動し、その移動した部分にボイ
ドが発生することにより断線に至るというエレクトロマ
イグレーション（ＥＭ）の問題がある。また、金属原子
が蓄積した部分ではヒルロックと呼ばれる粒塊が形成さ
れ、これが配線上に形成される絶縁層にストレスを与え
ることで、クラック発生の原因ともなっている。
【０００４】これらの問題を解決するために、Ａｌに微
量のＳｉやＣｕを混入した合金の使用が提案されている
が、微細化、高密度化が更に進むと、必ずしも十分とは
いえず、更に信頼性の高い銅配線の使用が検討されてい
る。
【０００５】銅は、金属材料として銀の次に固有抵抗が
低く（１．７μΩ−ｃｍ、これに対してＡｌＣｕは３．
１μΩ−ｃｍ）、優れたＥＭ信頼性を有しており、高密
度化の進む中、その技術の確立が望まれている。
【０００６】たとえば、ＩＥＤＭ ９７、７６９−７７
２頁には、「銅被覆による高性能１．８Ｖ，０．２０μ
ｍＣＭＯＳ技術（A High Performance 1.8V, 0.20μm C
MOSTechnology with Copper Metallization）」と題し
て、また、ＩＥＤＭ ９７、７７３−７７６頁には、
「サブ０．２５μｍＣＭＯＳ ＵＬＳＩ技術における全
銅配線（Full Copper Wiring in a Sub-0.25μm CMOS U
LSI Technology）」と題して、それぞれ銅を配線材料と
して適用した技術が開示されている。
【０００７】銅は、エッチングによるパターン形成が比
較的困難であり、特にサブ０．２５μｍオーダーの半導
体装置に適用するためには、配線埋め込み技術により形
成する必要がある。
【０００８】例えば、図７に示すように、まず第１の層
間絶縁膜７１に第１の配線溝７２を形成し（図７
（ａ））、バリアメタル層７３に続いて銅７４をメッキ
法やＣＶＤ法などにより積層する（図７（ｂ））。続い
て、化学機械研磨（ＣＭＰ）法により、第１の層間絶縁
膜表面が露出するまで研磨を行い、銅表面を平坦化して
第１層目配線７５を埋め込み形成する（図７（ｃ））。
この上に更に銅配線を形成するには、第２の層間絶縁膜
７６を積層した後、第１層目配線７５とのコンタクトの
ためのヴィアホール７７及び第２の配線溝７８をフォト
リソグラフィー法により形成し（図７（ｄ））、同様に
銅の埋め込みを実施し、第２層目配線７９を形成する
（図７（ｅ））。なお、前記後者の引例では、テストチ
ップを形成するために最上層の銅配線をフリップチップ
モジュールに形成することが記載されている。
【０００９】
【発明が解決しようとする課題】銅は、比較的酸化され
易い金属である。前記したように銅配線の上に更に銅配
線を重ねていく場合、層間絶縁膜に例えば酸化シリコン
を使用すると、通常、シランを用いて酸化性雰囲気中で
成膜される酸化シリコン膜形成時に、下地の銅も酸化さ
れ、成膜と同時に酸化された銅表面で膜剥がれが生じ、
所望の層間絶縁膜を成膜できないという問題がある。前
記の引例では材質の詳細は不明であるがエッチングスト
ップ層（通常は窒化珪素などが使用される）を形成した
後、酸化膜を形成している例が示されている。
【００１０】また、層間絶縁膜は、前記したようにフォ
トリソグラフィーによるパターニングに供されるが、こ
のとき、下層配線からの反射によりレジストがオーバー
露光となり、所望のパターンが形成できないという問題
が起こっている。前記のエッチングストップ層として通
常使用されている窒化珪素膜には反射防止効果はない。
この問題は、配線パターンが微細化されるに従って顕著
となり、解決策を講じる必要がある。
【００１１】通常の金属配線からの反射を防止するため
に、ＳｉＯＮ膜を使用することが公知であるが、ＳｉＯ
Ｎ膜の形成には通常シランガスに酸化窒素ガスや窒素、
酸素の混合ガスを添加しながら、基板温度３００〜４０
０℃程度の温度で成膜を行っているが、このような条件
下で銅配線上に成膜を実施すれば、前記ＳｉＯ２膜形成
時と同様に銅表面が酸化されて所望の反射防止膜が形成
できないという問題がある。
【００１２】本発明は、これらの問題点を解決する半導
体装置を提供するものである。
【００１３】
【課題を解決するための手段】上記課題を解決する本発
明は、銅埋め込み配線を多層に形成した半導体装置にお
いて、少なくとも一つの積層される銅配線間の層間膜と
して下層銅配線側から窒化珪素と炭化珪素をこの順に積
層した積層構造を含むことを特徴とする半導体装置に関
する。
【００１４】また、本発明は、多層銅配線を含む半導体
装置の製造方法であって、銅配線上に絶縁層を形成し、
該絶縁層に銅配線を埋め込み形成するするための溝及び
／又は下層銅配線とのコンタクトをとるためのヴィアホ
ールを形成するに際し、少なくとも下層の銅配線上に下
層銅配線側から窒化珪素と炭化珪素をこの順に積層した
積層構造を形成し、更に層間絶縁膜を形成した後、リソ
グラフィー法により前記層間絶縁膜及び前記積層構造を
パターニングして前記溝及び／又はヴィアホールを形成
し、上層の銅配線を埋め込み形成することを特徴とする
半導体装置の製造方法に関する。
【００１５】
【発明の実施の形態】本発明では、酸素を用いない条件
で酸化防止効果のある膜を形成した後、反射防止膜を形
成する、あるいは酸素を用いない条件で反射防止膜を形
成することで、銅配線表面の酸化による膜剥がれを防止
しつつ、反射防止膜を形成して配線パターンの更なる微
細化に対応できるものである。
【００１６】図５は銅配線、銅配線の上にエッチングス
トッパ層としてＳｉＮ（５００ｎｍ）を形成したもの、
銅配線の上に本発明の一実施形態になるａ−Ｃ：Ｆ膜
（５００ｎｍ）を形成したものの反射率の波長依存性を
示すグラフである。図から分かるように、フォトリソグ
ラフィー法で使用されるＩ線（３６０ｎｍ）及びＫｒ−
Ｆエキシマレーザー（２４８ｎｍ）での反射率を比較す
ると、銅表面の反射と、その上にＳｉＮ膜を形成したも
のとでは４０％近い反射率を示しているのに対し、本発
明になるａ−Ｃ：Ｆ膜では、Ｉ線では５％以下、Ｋｒ−
Ｆでも１０％以下の反射率となっている。なお、この例
ではａ−Ｃ：Ｆ膜は５００ｎｍに形成しているが、反射
率に関して膜厚依存性はなく、どのような膜厚であって
も反射防止効果がある。
【００１７】通常、銅表面は大気下での加熱では、図３
に示すように基板温度１５０℃を越えると急速に酸化を
始める（図３中、グラフＡ）。これに対し、銅表面にａ
−Ｃ：Ｆ膜（膜厚１００ｎｍ）を形成すると酸化が抑制
されていることが分かる（図３中、グラフＢ）。なお、
同図から分かる通り、ａ−Ｃ：Ｆ膜自体は酸素を透過し
て、下地の銅が酸化されている。しかしながら、該ａ−
Ｃ：Ｆ膜の上にＳｉＯ 2膜を形成すると、ＳｉＯ2膜の成
膜開始時には若干の酸素が透過して銅表面が酸化される
が、形成されたＳｉＯ2膜が酸素の透過を遮断すること
で、それ以上の酸化は進行せず、銅とａ−Ｃ：Ｆ膜との
密着性が損なわれることはない。
【００１８】ａ−Ｃ：Ｆ膜の膜厚としては、特に制限さ
れないが、あまり薄すぎると酸素が透過して下地の銅が
酸化される傾向が高まる為、少なくとも５０ｎｍ、より
好ましくは１００ｎｍ以上に形成するのが好ましい。上
限に関しては、設計により適宜変更することができる。
【００１９】また、酸素透過防止層としてＳｉＮ膜を形
成し、その上にＳｉＯＮ膜あるいはＳｉＣ膜を形成する
場合、ＳｉＮ膜の膜厚としては、通常のエッチングスト
ッパ層として形成される膜厚程度に形成すれば良く、最
低でも５０ｎｍあれば良く、１００ｎｍ程度あれば全く
問題ない。ＳｉＮ膜上に形成されるＳｉＯＮ膜あるいは
ＳｉＣ膜の膜厚も、最低でも５０ｎｍあれば良く、１０
０ｎｍ程度あれば全く問題ない。更にＳｉＣ膜の場合に
は成膜時に酸素を用いないことからこれを直接銅配線上
に形成して反射防止膜としても良い。
【実施例】実施例１ まず、本発明の多層銅配線の形成方法の一実施例につい
て図面を参照して説明する。
【００２０】図に示すように、基板１表面にＳｉＯ2層
２を形成した後、ａ−Ｃ：Ｆ膜３を５００ｎｍ程度形成
する。更にその上にＣＶＤ法によりＳｉＯ2膜４を２０
０ｎｍ程度形成する（図１（ａ））。このように形成さ
れたＳｉＯ2膜４上にレジスト層５を塗布しリソグラフ
ィー法によりパターン形成し、ａ−Ｃ：Ｆ膜３及びＳｉ
Ｏ2膜４に銅配線を埋め込む為の溝６（幅０．１５μ
ｍ、深さ０．２μｍ）をエッチング形成する（図１
（ｂ））。溝６の形成された基板全面にバリア膜として
ＴｉＮ膜７を１５０ｎｍスパッタ法などにより形成し、
その上に銅膜８をＣＶＤ法などで形成する（図１
（ｃ））。銅膜８及びＴｉＮ膜７をＣＭＰ法によりＳｉ
Ｏ2膜４が露出するまで研磨し、銅埋め込み配線９を形
成する（図１（ｄ））。
【００２１】更にこのように形成された銅埋め込み配線
９上に、前記と同様にしてａ−Ｃ：Ｆ膜３及びＳｉＯ2
膜４に銅配線を埋め込む為の溝及び／又はヴィアホール
をエッチング形成し、同様にバリア膜成膜及び銅膜形成
を行い、表面を平坦化する工程を繰り返すことで多層配
線を形成することができる。
【００２２】ａ−Ｃ：Ｆ膜形成後、ＳｉＯ2膜形成を４
００℃及び４５０℃のアニーリング温度で実施したとき
のＳＩＭＳによる表面解析の結果を図４に示す。なお、
ＳｉＯ2膜は測定前に除去している。同図から分かるよ
うに、何れの温度でのアニーリング後もアニーリング前
と比較しても銅表面はほとんど酸化されていないことが
確認された。
【００２３】本実施例では、ａ−Ｃ：Ｆ膜３が前述の図
５に示すように極めて高い反射防止効果を有することに
より、リソグラフィー時にレジストパターンが倒れるこ
となく微細なパターンを形成できる。
【００２４】このように多層化した後、最上層にカバー
層１０（前記層間絶縁膜と同じ構成が採用できる）に適
宜エッチングを施してボンディングパッド部１２及びヒ
ューズ部１１を形成するが、この時、図２に示すよう
に、少なくともヒューズ部１１を、好ましくは両方を銅
以外の配線材料、ここではアルミニウムにより形成する
ことで、素子に悪影響を与えるような過電流が印加され
た場合には、該ヒューズが切れることで回路が保護さ
れ、また、ボンディングパッド部を銅以外で形成するこ
とで、安価な金線ボンディング１３が可能となる。な
お、コスト的に許容されるのであれば、ボンディングパ
ッド部は銅で形成しても良く、その場合は、従来例同
様、鉛バンプを形成してフリップチップボンディングを
実施しても良い。もちろん、ボンディングパッド部を銅
以外の金属で形成してフリップチップボンディングとす
ることも可能である。なお、同図では銅配線９を４層に
形成する場合を例示的に示しているが、もちろんこれに
限定されるものではない。
【００２５】実施例２ 図６を参照して、本発明の第２の実施形態について説明
する。図６は、本実施例による銅多層配線の断面図であ
る。
【００２６】基板上に形成されたＳｉＯ2膜６１などの
絶縁膜に銅配線を埋め込む為の溝を形成し、実施例１と
同様バリア膜及び銅膜を成膜する。同様にＣＭＰ法によ
り表面を平坦化して第１層目配線を形成する。次に、第
１層目配線６２上にシランガス及びアンモニアガスを用
いてＣＶＤ法によりＳｉＮ膜６３を１５０ｎｍ成膜し、
更にその上にシランガス及び酸化窒素を用いてＳｉＯＮ
膜６４を１５０ｎｍ成膜した。更に、ＳｉＯ2膜６５な
どの絶縁膜を成膜した後、リソグラフィー法により第２
層目配線６６を埋め込む為の溝及び又はヴィアホールを
形成する。この時、下層銅配線からの反射はなく、レジ
ストが倒れることなく所望の溝を形成することができ
た。その後、前記同様にバリア膜及び銅埋め込みを実施
し、第２層目配線６６を形成する。更に同様の工程を繰
り返して多層銅配線を形成することができる。なお、図
６では第３層目配線６７までしか示していないが、所望
の層数積層できることは言うまでもない。更に前記同様
に、最上層の少なくともヒューズ部を銅以外の材料で形
成することで、前記同様に優れた半導体装置を形成する
ことができる。
【００２７】なお、ＳｉＮ膜に代えて、ＳｉＣ膜を使用
しても同様の効果が確認された。また、ＳｉＯＮ膜の形
成を行わずにＳｉＣ膜単独でも十分に反射防止効果が得
られた。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
銅配線上に銅配線を埋め込み形成する為の溝及び／又は
ヴィアホールを形成する際に、酸素を用いない条件で下
層銅配線表面に成膜を行い、その後酸素を使用する成膜
を行っても銅表面が酸化されることなく、十分に反射防
止効果のある膜を形成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態になる製造方法の工程断面
図である。
【図２】本発明の一実施形態になる多層配線構造の断面
図である。
【図３】銅表面の酸化膜厚と基板温度との関係を示すグ
ラフである。
【図４】銅表面にａ−Ｃ：Ｆ膜を形成してその上に４０
０℃（ｂ）及び４５０℃（ｃ）の条件でＳｉＯ2膜を成
膜した時の銅膜上の組成分布を示すＳＩＭＳチャートで
ある。なお、同図（ａ）はアニーリング前の状態を示
す。
【図５】銅表面にａ−Ｃ：Ｆ膜を形成した場合（ａ）、
ＳｉＮ膜を形成した場合（ｂ）及び銅表面（ｃ）での反
射率と波長との関係を示すグラフである。
【図６】本発明の他の実施形態なる多層配線構造の概略
断面図である。
【図７】従来の多層配線構造の製造工程を示す工程断面
図である。
【符号の説明】
１ 基板 ２ ＳｉＯ2膜 ３ ａ−Ｃ：Ｆ膜 ４ ＳｉＯ2膜 ５ レジスト ６ 配線溝 ７ ＴｉＮ膜 ８ 銅膜 ９ 銅配線 １０ カバー層 １１ ヒューズ部 １２ ボンディングパッド部 １３ 金線ボンディング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 銅埋め込み配線を多層に形成した半導体
    装置において、少なくとも一つの積層される銅配線間の
    層間膜として下層銅配線側から窒化珪素と炭化珪素をこ
    の順に積層した積層構造を含むことを特徴とする半導体
    装置。
  2. 【請求項２】 多層銅配線を含む半導体装置の製造方法
    であって、銅配線上に絶縁層を形成し、該絶縁層に銅配
    線を埋め込み形成するするための溝及び／又は下層銅配
    線とのコンタクトをとるためのヴィアホールを形成する
    に際し、少なくとも下層の銅配線上に下層銅配線側から
    窒化珪素と炭化珪素をこの順に積層した積層構造を形成
    し、更に層間絶縁膜を形成した後、リソグラフィー法に
    より前記層間絶縁膜及び前記積層構造をパターニングし
    て前記溝及び／又はヴィアホールを形成し、上層の銅配
    線を埋め込み形成することを特徴とする半導体装置の製
    造方法。
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