KR100368568B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명에 있어서, 구리배선층들 사이에 형성된 적어도 하나의 층간막이, 불소를 함유하는 비결정질카본막과 SiO2막이 기초구리배선측으로부터 순서대로 적층된 적층구조를 갖거나, 질화실리콘과 다음에 질화산화실리콘 또는 탄화실리콘이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조, 또는 단일의 탄화실리콘층을 구비하는 구조를 갖는, 구리배선이 다층구조로 형성된 반도체장치가 개시된다. 이층간막은 반사방지막으로서 제공된다.

Description

반도체장치 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 구리다층배선을 가지는 반도체장치에 있어서 하층구리배선으로부터의 반사를 방지하는 방법에 관한 것이다.
최근, LSI 디바이스에 있어서 고속화 및 고집적화를 달성하려는 시도가 진행되어 왔고, 트랜지스터뿐만아니라 배선에 있어서도 더욱 미세화 및 고밀도화가 요구되어 왔다.
지금까지는, 배선금속재료로서 주로 Al이 사용되어 왔지만, 이는 일렉트로마이그레이션(EM)의 문제점을 발생시키는 것으로 알려져 있다. 즉, 배선의 전류밀도의 증가와 디바이스전체에서 발생된 열에 의해 온도가 상승하여, 배선층중의 금속원자를 이동시키고, 이는 원자가 빠져나간 부분에 보이드를 발생시킴으로써, 배선의 단선을 일으키게 된다. 또한, 금속원자가 축적된 부분에서는 힐록(hillock)이라고 불리는 그레인이 형성되어, 배선상에 형성된 절연층에 스트레스를 주며, 이는 크랙을 발생시키는 원인이 될 수 있다.
이 문제들을 해결하기 위해서, Al에 극소량의 Si나 Cu를 혼합한 합금의 사용이 제안되어 있으나, 더욱 미세화 및 고밀도화에 대한 시도가 진행되면, 이도 불충분해 질 것이고, 따라서 훨씬 높은 신뢰성을 갖는 구리배선의 사용이 검토되고 있다.
금속재료중에서, 구리는 은 다음에 두 번째로 가장 낮은 고유저항(1.7∼1.8μΩ-㎝, 이에 대하여 AlCu는 3.1μΩ-㎝)을 가질 뿐아니라 우수한 EM저항성을 갖는다. 결과적으로, 여전히 고밀도화가 진행되는 과정에서, 이러한 구리특성을 사용하는 신규기술을 확립하는 것이 요구되고 있다.
예컨대, 배선재료로서 구리를 사용하는 기술이, IEDM '97, 769-772페이지의 "A High Performance 1.8 V 0.20㎛ CMOS Technology with Copper Metallization" 과 IEDM '97, 773-776페이지의 "Full Copper Wriring in a Sub-0.25㎛ CMOS ULSI Technology"에 개시되어 있다.
구리는 에칭에 의한 패턴형성이 비교적 곤란한 물질이다. 특히 서브0.25㎛오더의 반도체장치에의 적용에 있어서는, 구리는 다마신(damascene)금속화기술(이하, "다마신기술로 기재)에 의해 형성되어야 한다.
예컨대, 도 7a 내지 도 7e에 도시된 바와 같이, 상기 기술이 수행된다. 먼저, 제 1 층간절연막(71)상에 제 1 배선트렌치(72)가 형성되고,(도 7a참조), 다음에, 그 위에 전기도금법이나 CVD(화학적기상증착)법등에 의해 배리어메탈층(73)에 이어 구리(74)가 증착된다(도 7b참조). 계속해서, 제 1 층간절연막의 표면이 노출될 때까지 화학적기계적연마(CMP)법에 의해 연마를 수행하여, 구리표면을 평탄화하고, 제 1 층배선(75)이 다마신형태로 형성된다.(도 7c참조). 이 위에 또 다른 구리배선을 형성하기 위해서, 제 2 층간절연막(76)을 성장시킨 후, 포토리소그래피를 사용하여 제 1 층배선(75)과의 콘택을 위한 제 2 배선트렌치(78)와 비아홀(77)이 형성되고,(도 7d참조) 다음에, 유사한 방법으로 구리를 다마싱함으로써, 제 2 층배선(79)이 형성된다.(도 7e참조). 또한, 상기 후자의 인용예에서는, 테스트칩을 형성하는 경우에 플립칩모듈로서 상층구리배선을 형성하는 것이 기재되어 있다.
구리는 비교적 산화되기 쉬운 금속이다. 상술한 바와 같이, 하층구리배선위에 또 다른 구리배선을 형성하는 경우, 층간절연막으로서, 예컨대 산화실리콘을 사용하면, 일반적으로 실란을 사용한 산화성분위기에서 수행되는 실리콘산화막형성시에, 기초구리도 산화된다. 그 결과, 실리콘산화막형성과 동시에 산화된 구리표면에서 막의 박리가 발생하여, 소정의 층간절연막이 형성될 수 없는 문제점이 발생한다. 상술한 인용예들에서는, 사용되는 재질은 정확하게 기재되어 있지 않지만, 에칭스토퍼층(일반적으로 질화실리콘등이 사용된다)을 형성한 후, 산화막을 형성하고 있는 내용이 기재되어 있다.
또한, 상술한 바와 같이, 포토리소그래피를 이용하여 층간절연막을 패터닝할 때, 기초배선으로부터의 반사에 의해 레지스트가 과노광되어, 소정의 패턴이 형성될 수 없는 문제점이 발생한다. 에칭스토퍼층으로서 일반적으로 사용되는 상술한 실리콘질화막은 반사방지효과를 갖지 않는다. 배선패턴이 미세화됨에 따라 상기 문제점은 현저해져, 적절한 해결책이 요구된다.
통상의 금속배선로부터의 반사를 방지하기 위해서, SiON막을 사용하는 것이 널리 알려진 수단이다. 여기에서, SiON막의 형성은, 일반적으로, 실란가스에 산화질소가스나 질소 및 산소의 혼합가스를 첨가하면서, 300∼400℃정도의 기판온도에서 수행된다. 그러나, 이러한 조건으로 구리배선상에 SiON막의 형성을 수행하면, 상술한 SiO2막형성의 경우에서와 같이 구리표면이 산화되어, 소정의 반사방지막이 형성될 수 없는 문제점이 발생한다.
본 발명은, 상술한 문제점을 극복할 수 있는 반도체장치를 제공하는 데 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 제조방법의 단계들을 설명하는 일련의 개략단면도이다.
도 2는 본 발명의 일실시예에 따른 다층배선구조를 나타내는 개략단면도이다.
도 3은 구리표면상의 산화구리막의 두께와 기판온도사이의 관계를 나타내는 그래프이다.
도 4는, 구리막의 표면상에 a-C:F막이 형성되고 그 위에 SiO2막이 (b)400℃, 그리고 (c)450℃에서 형성될 때, 구리막표면의 조성분포를 나타내는 SIMS(secondary ion mass spectroscopy)챠트의 그룹으로서, (a)는 어닐링전의 상태를 나타낸다.
도 5는, 구리의 표면상에, (a)a-C:F막이 형성되고, (b)SiN막이 형성되며, (c)다른 막이 형성되지 않은 경우에서의 반사율과 파장과의 관계를 나타내는 그래프의 그룹이다.
도 6은 본 발명의 다른 실시예에 따른 다층배선구조를 나타내는 개략단면도이다.
도 7a 내지 도 7e는 종래의 다층배선구조 제조방법의 단계들을 설명하는 일련의 개략단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 기판 2,4 : SiO2막
3 : a-C:F막 5 : 레지스트
6 : 배선트렌치 7 : TiN막
8 : 구리막 9 : 구리배선
10 : 커버층 11 : 퓨즈부
12 : 본딩와이어부 13 : 골드와이어본딩
따라서, 본 발명은, 상술한 문제점을 고려하여, 구리배선층들 사이에 형성된 적어도 하나의 층간막은 불소를 함유하는 비결정질카본막(이하, a-C:F막으로 기재)과 SiO2막이 기초구리배선측으로부터 순서대로 적층된 적층구조를 갖는, 구리배선이다층구조로 형성된 반도체장치에 관한 것이다.
또한, 본 발명은, 구리배선층들 사이에 형성된 적어도 하나의 층간막은 질화실리콘과 질화산화실리콘이 기초구리배선측으로부터 순서대로 적층된 적층구조, 질화실리콘과 탄화실리콘이 순서대로 적층된 적층구조, 또는 탄화실리콘의 단층구조를 갖는, 구리배선이 다층구조로 형성된 반도체장치에 관한 것이다.
본 발명에서는, 산소를 사용하지 않는 조건으로 산화에 대한 방지효과가 있는 막을 형성한 후, 반사방지막(ARC)을 형성하거나, 또는 산소를 사용하지 않는 조건으로 ARC를 형성한다. 구리배선의 표면이 박리되지 않도록 산화로부터 보호하면서 ARC를 형성하여 배선패턴을 더욱 미세화하는 것이 가능하다.
도 5는 구리배선의 반사율의 파장의존성을 나타내는 그룹으로서, 구리배선위에 에칭스토퍼층으로서 SiN막(500㎚두께)을 형성한 예와, 구리배선위에 본 발명의 일실시예인 a-C:F막(500㎚)을 형성한 예를 나타낸다. 도면에서 알 수 있듯이, 포토리소그래피에서 사용되는 i선(360㎚) 및 Kr-F 엑시머레이저(248㎚)의 파장에서 반사율을 비교하면, 구리표면의 반사율과, 구리표면위에 SiN막이 형성된 샘플의 반사율은 거의 40％인 것에 반하여, 본 발명에 따른 a-C:F막을 갖는 샘플의 반사율은 i선에 대하여는 5％이하, Kr-F엑시머레이저에 대하여는 10％이하이다. 여기에서, a-C:F막은 500㎚의 두께로 형성되지만, 반사율은 그의 막두께에 의존하지 않으며, 이 막은 그의 막두께에 관계없이 반사방지효과를 갖는다.
일반적으로, 구리표면이 공기중에서 가열되면, 기판온도가 150℃를 넘는 경우에, 산화가 급속하게 시작된다.(도 3에서 그래프A) 이것에 대하여, 구리표면상에 a-C:F막(100㎚의 두께)을 형성하는 것은 산화를 억제시킨다는 것을 분명히 알 수 있다.(도 3에서 그래프B) 그러나, 이 그래프에서 볼 수 있듯이, a-C:F막자체는 산소를 투과시켜, 기초구리를 산화시킨다는 것을 알 수 있다. 그럼에도 불구하고, 해당 a-C:F막위에 SiO2막이 형성되는 경우에는, SiO2막의 막형성개시시에 약간의 산소가 이를 투과하여 구리표면을 산화하지만, 일단 형성되면, SiO2막은 산소의 투과를 차단하고, 그 결과, 그 이상의 산화를 정지시켜, 구리와 a-C:F막은 장애없이 서로 밀착된다.
a-C:F막의 막두께에 대하여는, 특정한 제한은 없다. 그러나, 막이 지나치게 엷으면 산소가 투과하여 기초구리가 산화되는 경향이 있기 때문에, 이 막은 적어도 50㎚의 두께로 형성되는 것이 바람직하고, 보다 바람직하게는 lOO㎚이상이다. 최대 막두께는 설계에 의해 적절하게 설정될 수 있다.
또한, 산소투과에 대한 방지층으로서 SiN막을 형성하고, 그 위에 SiON막 또는 SiC막을 형성하는 경우에, 형성되는 SiN막은, 통상적인 에칭스토퍼층으로서 형성되는 막두께와 동일한 막두께, 즉 최저 50㎚, 보다 바람직하게는 100㎚정도의 막두께이면 충분하다. SiN막상에 형성되는 SiON막 또는 SiC막에 대하여도, 요구되는 막두께는 최저 50㎚, 보다 바람직하게는 100㎚정도이다. 또한, SiC막의 경우에는, 막형성시에 산소가 사용되지 않기 때문에, 이 막은 구리배선위에 직접 형성되어 ARC로서 제공될 수 있다.
제 1 실시예
먼저, 도면을 참조하여, 본 발명의 일실시예인 다층구리배선의 형성방법을 설명한다.
기판(1)의 표면위에 SiO2층(2)을 형성한 후, a-C:F막(3)을 500㎚정도의 두께로 형성한다. 그 위에 CVD법에 의해 SiO2막(4)을 200㎚정도의 두께로 형성한다.(도 1a참조) 이와 같은 방법으로 형성된 SiO2막(4)위에 레지스트(5)를 도포하여 리소그래피에 의해 패터닝한다. 이어서, a-C:F막(3) 및 SiO2막(4)에 다마신기술로 구리배선을 형성하기 위한 트렌치(폭 0.15㎛, 깊이 0.2㎛)가 에칭에 의해 형성된다.(도 1b참조). 트렌치(6)를 포함하는 기판의 전면에, 배리어막으로서 TiN막(7)을 150㎚의 두께로 스퍼터링방법등으로 형성하고, 그 위에 CVD법등으로 구리막(8)을 형성한다.(도 1c참조) 구리막(8) 및 TiN막(7)을 SiO2막(2)이 노출될 때까지 CMP법으로 연마하여, 구리배선(9)을 완성한다.(도 1d참조)
또한, 이러한 방법으로 형성된 구리배선(9)위에, 상술한 방법과 동일한 방법으로, a-C:F막(3) 및 SiO2막(4)내에 다마신기술로 또 다른 구리배선을 형성하기 위한 또다른 트렌치 및/또는 비아홀을 에칭으로 형성하고, 배리어막과 구리막을 동일한 방식으로 형성하고 표면을 평탄화한다. 이러한 단계들을 반복하여, 다층배선이 완성될 수 있다.
도 4는, a-C:F막이 형성되고, 다음에, SiO2막이 각각 400℃ 및 450℃의 어닐링온도에서 형성된 샘플에 대하여 SIMS에 의한 표면분석의 결과를 나타낸다. 이경우에, 각 샘플의 SiO2막은 측정전에 제거된다. 이 도면에서 볼 수 있듯이, 어닐링 전과 비교하여, 어느 하나의 온도에서의 어닐링 후에, 구리표면이 거의 산화되지 않았다는 것을 확인할 수 있다.
본 실시예에서는, 상술한 도 5에 도시된 바와 같이, a-C:F막(3)이 지극히 강한 반사방지효과를 가지기 때문에, 리소그래피시에 레지스트가 무너지지 않고 미세패턴이 형성될 수 있다.
한편, 상술한 바와 같이 다층배선이 완성된 후, 그의 최상층이 되는 커버층(10)(상기 층간절연막과 동일한 구성을 가질 수 있다)에 적절하게 에칭을 수행함으로써, 퓨즈부(11) 및 본딩패드부(12)가 형성된다. 이 때, 도 2에 도시된 바와 같이, 적어도 퓨즈부(11)를, 바람직하게는 양 부를 구리이외의 적절한 배선재료, 여기서는 알루미늄으로 형성함으로써, 하기의 장점을 얻을 수 있다. 즉, 소자에 악영향을 줄 수 있는 과전류가 인가는 경우에, 상기 퓨즈부가 끊어져 회로가 보호된다. 또한, 본딩패드부도 구리이외의 재료로 형성되는 경우에, 염가인 골드와아어본딩(13)이 사용될 수 있다. 비용이 허용되면, 본딩패드부는 구리로 형성될 수 있고, 이 경우에, 종래예에서와 같이, 리드범프가 형성되어 플립칩본딩을 실시할 수 있다. 물론, 본딩패드부를 구리이외의 금속으로 형성하여 플립칩본딩을 실시하는 것도 가능하다. 또한, 이 도면에서, 설명된 구리배선(9)은 4층 구조를 갖지만, 이는 본 발명을 한정하지 않는다.
제 2 실시예
도 6을 참조하여, 본 발명의 제 2 실시예를 설명한다. 도 6은 본 실시예의 구리다층배선을 나타내는 개략단면도이다.
기판상에 형성되는 SiO2막(61)등의 절연막에, 다마신기술로 구리배선을 형성하기 위한 트렌치를 형성한 다음, 제 1 실시예에서와 같이, 배리어막과 구리막을 형성한다. 마찬가지로, CMP법으로 표면을 평탄화함으로써, 제 1 층배선(62)을 형성한다. 다음에, 제 1 층배선(62)위에, 실란가스와 암모니아가스를 이용하여, CVD법에 의해 SiN막(63)을 150㎚의 두께로 성장시키고, 그 위에, 실란가스와 산화질소를 사용하여, SiON막(64)을 150㎚의 두께로 성장시킨다. 다음에, SiO2막(65)등의 절연막을 형성한 후, 다마신기술로 제 2 층배선(66)을 형성하기 위한 또 다른 트렌치 및/또는 또 다른 비아홀을 리소그래피에 의해 형성한다. 여기에서, 기초배선으로부터의 반사를 받지 않고 레지스트가 무너지지 않으면서 소정의 트렌치가 성공적으로 형성된다. 다음에, 상술한 방법과 동일한 방법으로, 배리어막과 구리의 다마신이 수행되어 제 2 층배선(66)을 형성한다. 이 단계들을 동일한 방식으로 반복하여, 다마신형태로 다층배선이 완성될 수 있다. 도 6에서는 배선이 3층까지만 설명되었지만, 배선구조는 여러가지 소정의 층수를 가질 수 있다. 또한, 상술한 바와 같이, 구리이외의 적절한 물질로 적어도 최상층의 퓨즈부를 형성함으로써, 상술한 바와 같은 우수한 특성을 갖는 반도체장치가 얻어질 수 있다.
또한, SiN막 대신에 SiC막이 사용되는 경우에, 동일한 효과를 얻을 수 있다는 것이 확인되었다. 또한, SiC막은 그 자체로서 충분한 반사방지효과를 얻을 수있다.
본 발명에 따르면, 다마신기술을 이용하여 구리배선위에 다른 구리배선을 형성하기 위한 트렌치 또는 비아홀을 형성하는 경우에, 산소를 사용하지 않는 조건으로 기초구리배선의 표면상에 막을 형성하여, 그 후 산소를 사용하는 막형성이 수행되는 경우에도, 구리표면이 산화되지 않고 남게 되고, 또한 이에 의해 형성된 막이 반사방지효과를 갖게 되어, 더욱 미세화된 배선패턴을 얻을 수 있다.

Claims (10)

  1. 구리배선이 다층구조로 형성된 반도체장치에 있어서, 구리배선층들 사이에 형성된 적어도 하나의 층간막이, 불소를 함유하는 비정질카본막과 SiO2막이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조를 가지며, 상기 불소를 함유하는 비정질카본막이 기초구리배선상에 직접 형성되어 있는 반도체장치.
  2. 제 1 항에 있어서, 상기 불소를 함유하는 비정질카본막과 SiO2막으로 이루어진 상기 적층구조가 반도체기판상에 형성된 산화막위에 적층되고, 구리배선이 다마신기술에 의해 상기 적층구조내에 형성됨으로써, 제 1 층배선을 형성하는 것을 특징으로 하는 반도체장치.
  3. 구리배선이 다층구조로 형성된 반도체장치에 있어서, 구리배선층들 사이에 형성된 적어도 하나의 층간막이, 질화실리콘과 질화산화실리콘이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조를 가지며, 상기 질화실리콘의 층은 상기 기초구리배선 상에 직접 형성되어 있는 반도체장치.
  4. 구리배선이 다층구조로 형성된 반도체장치에 있어서, 구리배선층들 사이에 형성된 적어도 하나의 층간막이, 질화실리콘과 탄화실리콘이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조를 가지며, 상기 질화실리콘의 층은 상기 기초구리배선 상에 직접 형성되어 있는 반도체장치.
  5. 구리배선이 다층구조로 형성된 반도체장치에 있어서, 구리배선층들 사이에 형성된 적어도 하나의 층간막은, 기초구리배선측상에 직접 형성되어 있는 탄화실리콘층을 구비하는 반도체장치.
  6. 다층구리배선을 갖는 반도체장치 제조방법에 있어서:
    구리배선상에 절연층을 형성하는 단계와; 그리고, 상기 절연층내에, 다마신기술로 또 다른 구리배선을 형성하기 위한 트렌치 및/또는 하층구리배선과 콘택하기 위한 비아홀 형성시에:
    적어도 기초구리배선상에, 불소를 함유하는 비정질카본막과 SiO2막으로 이루어진 적층구조를 형성하는 단계와; 그리고
    상기 적층구조를 리소그래피로 패터닝하여 상기 트렌치 및/또는 상기 비아홀을 형성함으로써 상층구리배선을 다마신형태로 형성하는 단계를 구비하는 반도체장치 제조방법.
  7. 제 6 항에 있어서,
    상기 구리배선상에 절연층을 형성하는 단계 전에,
    반도체기판상에 형성된 산화막위에 불소를 함유하는 비정질카본막과 SiO2막으로 이루어진 적층구조를 형성하는 단계와; 그리고
    상기 적층구조내의 구리배선을 다마신형태로 형성하여 제 1 층배선을 형성하는 단계를 추가로 구비하는 반도체장치 제조방법.
  8. 다층구리배선을 갖는 반도체장치 제조방법에 있어서:
    구리배선상에 절연층을 형성하는 단계와; 그리고, 상기 절연층내에, 다마신기술로 또 다른 구리배선을 형성하기 위한 트렌치 및/또는 하층구리배선과 콘택하기 위한 비아홀 형성시에:
    적어도 기초구리배선상에, 질화실리콘과 질화산화실리콘이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조를 형성하는 단계와; 그리고
    그 위에 층간절연막을 형성한 후, 상기 층간절연막과 상기 적층구조를 리소그래피로 패터닝하여 상기 트렌치 및/또는 상기 비아홀을 형성함으로써, 상층구리배선을 다마신형태로 형성하는 단계를 구비하는 반도체장치 제조방법.
  9. 다층구리배선을 갖는 반도체장치 제조방법에 있어서:
    구리배선상에 절연층을 형성하는 단계와; 그리고, 상기 절연층내에, 다마신기술로 또 다른 구리배선을 형성하기 위한 트렌치 및/또는 하층구리배선과 콘택하기 위한 비아홀 형성시에:
    적어도 기초구리배선상에, 질화실리콘과 탄화실리콘이 기초구리배선측으로부터 상기 순서대로 적층된 적층구조를 형성하는 단계와; 그리고
    그 위에 층간절연막을 형성한 후, 상기 층간절연막과 상기 적층구조를 리소그래피로 패터닝하여 상기 트렌치 및/또는 상기 비아홀을 형성함으로써, 상층구리배선을 다마신형태로 형성하는 단계를 구비하는 반도체장치 제조방법.
  10. 다층구리배선을 갖는 반도체장치 제조방법에 있어서:
    구리배선상에 절연층을 형성하는 단계와; 그리고, 상기 절연층내에, 다마신기술로 또 다른 구리배선을 형성하기 위한 트렌치 및/또는 하층구리배선과 콘택하기 위한 비아홀 형성시에:
    적어도 기초구리배선상에, 기초구리배선측상에 탄화실리콘을 형성하는 단계와; 그리고
    그 위에 층간절연막을 형성한 후, 상기 층간절연막과 상기 탄화실리콘을 리소그래피로 패터닝하여 상기 트렌치 및/또는 상기 비아홀을 형성함으로써, 상층구리배선을 다마신형태로 형성하는 단계를 구비하는 반도체장치 제조방법.
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