KR100278662B1 - 다마신 금속배선 및 그 형성방법 - Google Patents
다마신 금속배선 및 그 형성방법 Download PDFInfo
- Publication number
- KR100278662B1 KR100278662B1 KR1019980052515A KR19980052515A KR100278662B1 KR 100278662 B1 KR100278662 B1 KR 100278662B1 KR 1019980052515 A KR1019980052515 A KR 1019980052515A KR 19980052515 A KR19980052515 A KR 19980052515A KR 100278662 B1 KR100278662 B1 KR 100278662B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal wiring
- damascene
- forming
- layer
- pattern
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 180
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 180
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 238000005498 polishing Methods 0.000 claims abstract description 31
- 239000000126 substance Substances 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 210
- 239000011229 interlayer Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 38
- 238000001465 metallisation Methods 0.000 claims description 23
- 230000004888 barrier function Effects 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 2
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000000779 smoke Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003628 erosive effect Effects 0.000 abstract description 16
- 230000008569 process Effects 0.000 abstract description 9
- 230000008859 change Effects 0.000 abstract description 3
- 239000010949 copper Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 238000007517 polishing process Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000035622 drinking Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 다마신(damascene)공정을 이용하여 금속배선을 형성함에 있어서, 금속배선의 표면에 디싱현상 및 침식현상이 발생하지 않는 다마신 금속배선 형성방법에 관한 것이다. 본 발명은 금속배선 패턴의 폭이 넓은 영역 또는 금속배선 패턴의 밀도가 높은 영역에 금속배선용 물질층보다 화학기계적 연마속도가 현저히 느린 더미층을 형성함으로써, 다마신 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 다마신 금속배선의 면저항의 변화가 매우 작아지고, 다마신 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 상세하게는 다마신(Damascene) 금속배선의 표면에 디싱(dishing)현상 및 침식(erosion)현상의 발생을 방지하는 다마신 금속배선 및 그 형성방법에 관한 것이다.
최근 반도체 소자의 제조에 있어서, 디자인 룰(design rule)이 작은 반도체 소자의 배선용 물질로 구리(Cu)가 많이 사용된다. 이는 구리가 저항이 작고 일렉트로 마이그레이션(electro-migration)현상에 대한 내성이 크기 때문이다. 하지만, 구리는 화학약품 또는 가스와의 반응이 매우 복잡하여 금속배선의 패턴형성이 어렵고, 산화성이 크기 때문에 금속배선의 패턴이 외부에 많이 노출되면 배선의 저항 및 스트레스가 증가하는 문제점이 있다. 이러한 문제점을 해결하기 위하여, 구리를 금속배선용 물질층로 사용할 경우에는 다마신(Damascene)공정을 많이 사용한다.
다마신 공정을 간단히 설명하면 다음과 같다. (1)먼저 반도체 기판상에 형성된 층간절연층을 패터닝한 후 (2)금속배선용 물질층을 증착한다. (3)다음, 층간절연층의 상부면을 종료점으로 하여 증착된 금속배선용 물질층을 제거하여, 증착된 금속배선용 물질층의 표면을 평탄화한다. 그 결과, 다마신 금속배선패턴이 형성된다. 증착된 금속배선용 물질층을 제거하는 단계에서는 화학기계적 연마(Chemical- Mechanical Polishing)공정이나 전면 식각(etch-back)공정이 사용된다. 이중 화학기계적 연마공정에 의해 금속배선의 표면을 평탄화하는 경우, 금속배선의 표면에 디싱(dishing)현상이나 침식(erosion)현상이 발생한다.
도 1은 금속배선의 표면에 디싱현상이 발생한 반도체 소자를 도시한 단면도이다. 반도체 기판(100)의 표면에 층간절연층 패턴(110)이 형성되어 있고, 층간절연층 패턴(110)내에 형성된 다마신 영역내에 장벽층(120) 및 다마신 금속배선패턴(130)이 형성되어 있다. 도 1의 a영역은 디싱현상이 발생한 다마신 금속배선패턴(130)이다. 이러한 디싱현상은 다마신 금속배선패턴의 폭(①)이 넓은 영역에서 다마신 금속배선패턴의 표면이 평탄치 못하고 움푹 파인 현상을 말한다. 도 2는 다마신 금속배선패턴의 표면에 침식현상이 발생한 반도체 소자를 도시한 단면도이다. 도 2의 b영역은 침식현상이 발생한 다마신 금속배선패턴(130)이다. 이러한 침식현상은 다마신 금속배선패턴의 밀도가 높은 영역에서 다마신 금속배선패턴(130) 및 층간절연층 패턴(110)의 표면이 평탄치 못하고 움푹 파인 현상을 말한다.
디싱현상이나 침식현상이 금속배선의 표면에 발생하면, 금속배선의 면저항(sheet resistance)이 일정하지 않게 된다. 또한, 경우에 따라 면저항이 수십% 증가하여, 반도체 소자의 동작이 어렵게 되거나 반도체 소자의 신뢰성이 저하되는 문제점이 있다. 또한, 전력소비가 많은 반도체 소자에 있어서, 동작전압이나 접지전압과 연결되는 금속배선이 디싱현상에 의해 저항이 일정치 못하게 되는 문제점이 있다. 또한, 정확하고 일정한 저항값을 갖는 것이 중요한 아날로그 소자에 다마신 금속배선패턴을 형성하는 경우, 디싱현상에 의해 소자의 저항이 감소하는 것을 방지하기 위해서는 다마신 금속배선패턴의 디자인 룰이 매우 제한되는 문제점이 있다. 또한, 디싱현상이나 침식현상에 의해 금속배선패턴의 저항이 감소함에 따라 국부적인 전류밀도가 증가하게 되고 그 결과 일렉트로 마이그레이션이 발생하여 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속배선의 표면에 디싱현상 또는 침식현상이 발생하지 않도록 하여 금속배선패턴이 일정한 면저항을 갖는 다마신 금속배선 형성방법을 제공하는데 그 목적이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 다마신 금속배선을 제공하는데 다른 목적이 있다.
도 1은 종래의 방법에 의해 금속배선 형성시에 발생하는 디싱(dishing)현상을 도시한 반도체 소자의 단면도이다.
도 2는 종래의 방법에 의해 금속배선 형성시에 발생하는 침식현상을 도시한 반도체 소자의 단면도이다.
도 3a 내지 도 3e는 본 발명에 따른 다마신 금속배선 형성방법의 제1 실시예를 순차적으로 도시한 단면도들이다.
도 4a 내지 도 4c는 본 발명에 따른 다마신 금속배선 형성방법의 제2 실시예를 순차적으로 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명에 따른 다마신 금속배선 형성방법의 제3 실시예를 순차적으로 도시한 단면도들이다.
도 6a 내지 도 6e는 본 발명에 따른 다마신 금속배선 형성방법의 제4 실시예를 순차적으로 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명에 따른 다마신 금속배선 형성방법의 제5 실시예를 순차적으로 도시한 단면도들이다.
도 8은 본 발명에 의한 다마신 금속배선의 제1 실시예를 도시한 단면도이다.
도 9는 본 발명에 의한 다마신 금속배선의 제2 실시예를 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300:반도체 기판 310:층간절연층 패턴
320:장벽층 330:금속배선용 물질층
340:더미패턴 330':다마신 금속배선패턴
360:상부절연층 410,700:추가 CMP층
600:제1 더미패턴 610':제2 더미패턴
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 일 태양은 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 다마신 영역을 형성하는 단계와, 상기 층간 절연층의 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와, 상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비한다.
이때, 상기 금속배선용 물질층은 Cu, Al, Ag, Au 또는 이들의 합금으로 이루어지는 것이 바람직하다. 또한, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 5:1인 것이 바람직하다. 또한, 상기 더미패턴은 500-5000Å의 두께로 형성되는 것이 바람직하다. 또한, 상기 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 더미패턴이 형성된 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다. 이때, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것이 바람직하며, 상기 금속배선 패턴을 형성하는 단계는 상기 더미패턴의 일부를 제거하지 않고 남기는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 다른 태양은, 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계와, 상기 층간 절연막 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와,상기 다마신 영역의 밀도가 20% 이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비하는 것이 바람직하다.
이때, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 1:1 - 2:1인 것이 바람직하다. 또한, 상기 더미패턴은 SiO2로 이루어지는 것이 바람직하다. 또한, 상기 더미패턴의 두께는 500-3000Å인 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 또다른 태양은, 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계와, 상기 층간 절연막 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와, 상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제1 더미 패턴을 형성하는 단계와, 상기 다마신 영역의 밀도가 20%이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제2 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 제1 더미 패턴, 제2 더미패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비한다.
이때, 상기 금속배선용 물질층에 대한 상기 제1 더미패턴의 화학기계적 연마 선택비는 5:1인 것이 바람직하다. 또한, 상기 제1 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 제2 더미패턴의 화학기계적 연막선택비는 1:1 - 2:1인 것이 바람직하다. 또한, 상기 제2 더미패턴을 형성하는 단계후에 추가 CMP층을 상기 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선의 일태양은, 단위소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴과, 상기 다마신영역의 위에 형성되어 있는 다마신 금속배선패턴과, 상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비한다. 이때, 상기 다마신영역과 상기 다마신 금속배선패턴의 사이에 장벽층을 더 구비하는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선의 다른 태양은, 반도체 기판위에 형성되어 있는 하부 배선층과, 상기 하부 배선층 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴과, 상기 다마신영역내에 형성되어 있는 다마신 금속배선 패턴과, 상기 다마신영역내에 형성되어 있고, 상기 다마신 금속패턴과 상기 하부 배선층을 연결하는 비아홀과, 상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비한다.
본 발명은 금속배선용 물질층보다 화학기계적 연마속도가 현저히 느린 제1 더미패턴과 제2 더미패턴을 형성함으로써, 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 금속배선의 면저항의 변화가 매우 작아지고, 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
다마신 금속배선 형성방법의 제1 실시예
도 3a 내지 도 3e는 본 발명에 의한 다마신 금속배선 형성방법의 제1 실시예를 순차적으로 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(300)의 전면에 층간절연층을 증착한 후 패터닝하여 다마신 영역(315)을 구비하는 층간절연층 패턴(310)을 형성한다. 다마신 영역(315)이 형성된 층간절연층 패턴(310)위에 장벽층(320)을 형성한다. 도 3b를 참조하면, 장벽층(320)이 형성된 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 형성한다. 금속배선용 물질층(330)은 구리(Cu)를 사용하여 형성하는 것이 가장 바람직하나, Al, Ag, Au 또는 이들의 합금이 사용될 수도 있다. 다음, 증착된 금속배선용 물질층(330)을 100-800℃로 열처리하는 것이 바람직하다.
도 3c를 참조하면, 금속배선용 물질층(330)이 증착된 반도체 기판(300)의 전면에 더미층을 증착한다. 이때, 더미층은 500-5000Å의 두께로 증착하는 것이 바람직하다. 다음, 증착한 더미층을 패터닝하여 더미 패턴(340)을 형성한다. 이때, 더미 패턴(340)은 디싱현상이 발생하는 것을 방지하기 위한 것으로, 금속배선 패턴의 폭(②), 즉 다마신 영역의 폭이 10㎛이상인 영역에만 형성되는 것이 바람직하다. 또한, 금속배선용 물질층에 대한 더미층의 화학기계적 연마선택비는 5:1인 것이 바람직하다. 또한, 더미층은 SiO2, Si3N4, TiO2, 또는 TiN으로 이루어지는 것이 바람직하다.
도 3d를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 금속배선용 물질층(330), 더미패턴(340) 및 장벽막(320)을 제거한다. 그 결과, 다마신 영역(315)내에 디싱현상이 발생하지 않는 다마신 금속배선패턴(330')이 형성된다. 도 3e를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(330)의 전면에 상부절연층(360)을 증착한다.
본 발명에 의한 다마신 금속배선 형성방법은 위에서 설명한 단일 다마신(single damascene)공정뿐만 아니라 이중 다마신(dual damascene)공정에도 적용할 수 있다. 또한, 본 발명에 의한 다마신 금속배선 형성방법은 하부금속배선과 상부금속배선을 연결하는 비아 콘택(via contact)을 형성하는 경우뿐 만 아니라, 금속배선과 반도체 소자의 활성영역을 연결하는 콘택을 형성하는 경우에도 적용될 수 있다.
다마신 금속배선 형성방법의 제2 실시예
도 4a 내지 도 4c는 본 발명에 의한 다마신 금속배선 형성방법의 제2 실시예를 순차적으로 도시한 단면도들이다.
도 4a를 참조하면, 장벽층(320)이 형성공정까지는 제1 실시예와 동일하게 실시한다. 이어서 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 증착한다. 이때, 금속배선용 물질층(330)의 두께는 층간절연층 패턴(310)의 두께보다 500-1000Å 적은 것이 바람직하다. 이는 후속공정에서 형성되는 더미패턴이 평탄화공정중에 완전히 제거되지 않도록 하기 위함이다. 다음, 폭이 넓은 다마신 영역(35)에 형성된 금속배선용 물질층(330)위에 더미패턴(340)을 형성한 후, 반도체 기판(300)의 전면에 상부금속배선용 물질층(410)을 증착한다. 이때, 상부금속배선용 물질층(410)은 Cu로 이루어지는 것이 바람직하나, Al, Ag, Au 또는 이들의 합금으로도 이루어질 수 있다.
도 4b를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 상부금속배선용 물질층(410), 금속배선용 물질층(330), 더미패턴(340) 및 장벽층(320)을 제거하여 다마신 금속배선패턴(330')을 완성한다. 따라서, 다마신 금속배선패턴(330')의 폭이 넓더라도 디싱현상이 발생하지 않는 다마신 금속배선패턴을 형성할 수 있다. 또한, 다마신 금속배선패턴(330')을 원하는 두께로 형성하기 위하여, 더미패턴의 일부(340')를 제거하지 않고 남기는 것이 바람직하다.
도 4c를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 형성한다.
다마신 금속배선 형성방법의 제3 실시예
도 5a 내지 도 5c는 본 발명에 의한 다마신 금속배선 형성방법의 제3 실시예를 순차적으로 도시한 단면도들이다.
도 5a를 참조하면, 반도체 기판(300)위에 층간절연층을 형성한 후 패터닝하여 다마신영역(315)을 구비하는 층간절연층 패턴(310)을 형성한다. 다마신 영역(315)이 형성된 층간절연층 패턴(310) 전면에 장벽층(320)을 증착한다. 다음, 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 증착한다. 다음, 더미층을 증착한 후, 패터닝하여 더미층패턴(340)을 형성한다. 더미층패턴(340)은 후속공정에서 형성되는 금속배선패턴의 밀도, 즉 다마신 영역(315)의 밀도가 20%이상인 영역에 형성하는 것이 바람직하다. 이때, 금속배선용 물질층(330)에 대한 더미층의 화학기계적 연마선택비가 1:1 - 2:1 인 것이 바람직하다. 더미층은 SiO2로 이루어지는 것이 바람직하다. 또한, 더미층은 500-3000Å의 두께로 형성하는 것이 바람직하다.
도 5b를 참조하면, 화학기계적연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 더미패턴(340), 금속배선용 물질층(330) 및 장벽층(320)을 제거한다. 그 결과, 증착된 금속배선용 물질층(330)의 표면을 평탄화하여 침식현상이 발생하지 않는 다마신 금속배선패턴(330')을 완성한다. 도 5c를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 증착한다.
본 발명에 의해 다마신 금속배선패턴(330')의 밀도가 높은 영역에도 침식현상이 발생하지 않는 다마신 금속배선을 형성할 수 있다.
다마신 금속배선 형성방법의 제4 실시예
도 6a 내지 도 6e는 본 발명에 의한 다마신 금속배선패턴의 형성방법의 제4실시예를 순차적으로 도시한 단면도들이다.
도 6a를 참조하면, 다마신 영역(315)을 구비하는 층간절연층 패턴(310)이 형성된 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 형성한다. 도 6b를 참조하면, 제1 더미층을 증착한 후, 제1 더미층을 패터닝하여 다마신 영역(315)의 폭이 10㎛이상인 영역의 상부에 제1 더미패턴(600)을 형성한다. 다음, 제1 더미패턴(600)이 형성된 반도체 기판(300)의 전면에 제2 더미층(610)을 증착한다.
도 6c를 참조하면, 제2 더미층(610)을 패터닝하여 다마신 영역(315)의 밀도가 20%이상인 영역의 상부에 제2 더미패턴(610')을 형성한다.
도 6d를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 제1 더미패턴(600), 제2 더미패턴(610), 금속배선용 물질층(330) 및 장벽층(320)을 제거한다. 그 결과, 디싱현상 및 침식현상이 발생하지 않는 다마신 금속배선패턴(330')을 완성한다. 도 6e를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 증착한다.
다마신 금속배선 형성방법의 제5 실시예
도 7a 내지 도 7c는 본 발명에 의한 다마신 금속배선패턴의 형성방법의 제5 실시예를 순차적으로 도시한 단면도들이다.
도 7a를 참조하면, 제1 더미패턴(600)과 제2 더미패턴(610')이 형성된 금속배선용 물질층(330)의 전면에 CMP(Chemical-Mechanical Polishing) 연마층(700)을 형성한다. 이때, 금속배선용 물질층(330)은 층간절연층(310)의 두께보다 500 - 1000Å적은 것이 바람직하다.
도 7b를 참조하면, 층간절연층 패턴(310)의 상부면을 종료점으로 하여 제1 더미패턴(600), 제2 더미패턴(610'), 추가 CMP층(700), 금속배선용 물질층(330) 및 장벽층(320)을 제거하여 다마신 금속배선패턴(330')을 완성한다. 이때, 제1 더미패턴의 일부(600')는 제거하지 않고 남기는 것이 바람직하다. 도 7c를 참조하면, 완성된 다마신 금속배선패턴(330')위에 상부절연층(360)을 증착한다.
다마신 금속배선의 제1 실시예
도 8은 본 발명에 의한 다마신 금속배선패턴의 제1 실시예를 도시한 단면도이다.
도 8을 참조하면, 반도체 기판(800)위에 다마신영역을 구비한 층간절연층 패턴(810)이 형성되어 있다. 층간절연층 패턴(810)의 다마신영역 위에 장벽층(820) 및 다마신 금속배선패턴(830)이 형성되어 있다. 다마신 금속배선 패턴(830)의 폭이 10㎛이상인 다마신 금속배선패턴의 위에 더미 패턴(840)이 형성되어 있고, 더미패턴(840)이 형성되어 있는 층간절연층 패턴(810)의 전면에 상부절연층(860)이 형성되어 있다. 더미패턴(840)은 더미패턴(840) 아래에 형성되는 다마신 금속배선패턴(830)을 화학기계적 연마공정중에 제거되지 않도록 함으로써, 원하는 두께를 갖는 다마신 금속배선패턴(830)을 형성할 수 있게 한다.
다마신 금속배선의 제2 실시예
도 9는 본 발명에 의한 다마신 금속배선패턴의 제2 실시예를 도시한 단면도이다.
도 9를 참조하면, 반도체기판(800)위에 하부배선층(900)이 형성되어 있고, 하부배선층(900)의 위에 다마신영역(910)을 구비하는 층간절연층 패턴(810)이 형성되어 있다. 다마신 영역(910)의 표면에는 장벽층(820)이 형성되어 있다. 다마신영역(910)은 다마신 금속배선층(914) 및 다마신 금속배선층(914)과 하부배선층(900)을 연결하는 비아홀(via hole:912)로 이루어진다. 폭이 10㎛이상인 다마신 금속배선층(914)의 위에 더미패턴(840)이 형성되어 있고, 그 위에 상부절연층(860)이 형성되어 있다.
본발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.
이상에서 살펴본 바와 같이 본 발명에 따른 다마신 금속배선 형성방법은, 금속배선용 물질층보다 화학기계적 연마속도가 느린 제1 더미패턴과 제 2더미패턴을 형성함으로써, 다마신 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 다마신 금속배선의 면저항의 변화가 매우 작아지고, 다마신 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.
Claims (25)
- 반도체 기판위에 층간절연층을 형성하는 단계;상기 층간절연층을 패터닝하여 층간 절연층내에 다마신 영역을 형성하는 단계;상기 층간 절연층의 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계;상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계; 및상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 금속배선용 물질층은 Cu, Al, Ag, Au 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 5:1인 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 더미패턴은 SiO2, Si3N4, TiO2, 또는 TiN으로 이루어지는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 더미패턴은 500-5000Å의 두께로 형성되는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제1항에 있어서, 상기 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 더미패턴이 형성된 상기 반도체 기판의 전면에 증착하는 단계를 더 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제7항에 있어서, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제7항에 있어서, 상기 금속배선 패턴을 형성하는 단계는 상기 더미패턴의 일부를 제거하지 않고 남기는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 반도체 기판위에 층간절연층을 형성하는 단계;상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계;상기 층간 절연막 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계;상기 다마신 영역의 밀도가 20% 이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계; 및상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제10항에 있어서, 상기 금속배선용 물질층은 Cu, Al, Ag, Au 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제10항에 있어서, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제10항에 있어서, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 1:1 - 2:1인 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제10항에 있어서, 상기 더미패턴은 SiO2로 이루어지는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제10항에 있어서, 상기 더미패턴의 두께는 500-3000Å인 것을 특징으로 하는 다마신 금속배선 형성방법.
- 반도체 기판위에 층간절연층을 형성하는 단계;상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계;상기 층간 절연막의 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계;상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제1 더미 패턴을 형성하는 단계;상기 다마신 영역의 밀도가 20%이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제2 더미 패턴을 형성하는 단계;상기 층간 절연층의 상부면을 종료점으로 하여 상기 제1 더미 패턴, 제2 더미패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제16항에 있어서, 상기 금속배선용 물질층에 대한 상기 제1 더미패턴의 화학기계적 연마 선택비는 5:1인 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제16항에 있어서, 상기 제1 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제18항에 있어서, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제18항에 있어서, 상기 금속배선 패턴을 형성하는 단계는 상기 제1 더미패턴의 일부를 제거하지 않고 남기는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제16항에 있어서, 상기 금속배선용 물질층에 대한 상기 제2 더미패턴의 화학기계적 연막선택비는 1:1 - 2:1인 것을 특징으로 하는 다마신 금속배선 형성방법.
- 제16항에 있어서, 상기 제2 더미패턴을 형성하는 단계후에 추가 CMP층을 상기 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것을 특징으로 하는 다마신 금속배선 형성방법.
- 단위소자가 형성된 반도체 기판;상기 반도체 기판 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴;상기 다마신영역의 위에 형성되어 있는 다마신 금속배선패턴;상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비하는 것을 특징으로 하는 다마신 금속배선.
- 제23항에 있어서, 상기 다마신영역과 상기 다마신 금속배선패턴의 사이에 장벽층을 더 구비하는 것을 특징으로 하는 다마신 금속배선.
- 반도체 기판위에 형성되어 있는 하부 배선층;상기 하부 배선층 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴;상기 다마신영역내에 형성되어 있는 다마신 금속배선 패턴;상기 다마신영역내에 형성되어 있고, 상기 다마신 금속배선패턴과 상기 하부 배선층을 연결하는 비아홀; 및상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비하는 것을 특징으로 하는 다마신 금속배선.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052515A KR100278662B1 (ko) | 1998-12-02 | 1998-12-02 | 다마신 금속배선 및 그 형성방법 |
| US09/447,466 US6492260B1 (en) | 1998-12-02 | 1999-11-22 | Method of fabricating damascene metal wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052515A KR100278662B1 (ko) | 1998-12-02 | 1998-12-02 | 다마신 금속배선 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000037768A KR20000037768A (ko) | 2000-07-05 |
| KR100278662B1 true KR100278662B1 (ko) | 2001-02-01 |
Family
ID=19560970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980052515A KR100278662B1 (ko) | 1998-12-02 | 1998-12-02 | 다마신 금속배선 및 그 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6492260B1 (ko) |
| KR (1) | KR100278662B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600043B1 (ko) * | 2000-07-31 | 2006-07-13 | 주식회사 하이닉스반도체 | 금속배선의 형성 방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571259B1 (ko) * | 1999-12-23 | 2006-04-13 | 주식회사 하이닉스반도체 | 반도체 소자의 다마신 패턴 형성방법 |
| US6943112B2 (en) * | 2002-07-22 | 2005-09-13 | Asm Nutool, Inc. | Defect-free thin and planar film processing |
| US7372160B2 (en) * | 2001-05-31 | 2008-05-13 | Stmicroelectronics, Inc. | Barrier film deposition over metal for reduction in metal dishing after CMP |
| KR100390922B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 다마신공정을 이용한 반도체소자의 금속배선 형성방법 |
| KR100442962B1 (ko) * | 2001-12-26 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 콘택플러그 형성방법 |
| KR100476037B1 (ko) * | 2002-12-11 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리배선 형성방법 |
| JP4209206B2 (ja) * | 2003-01-14 | 2009-01-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7247558B2 (en) * | 2004-12-03 | 2007-07-24 | Novellus Systems, Inc. | Method and system for electroprocessing conductive layers |
| US20060228934A1 (en) * | 2005-04-12 | 2006-10-12 | Basol Bulent M | Conductive materials for low resistance interconnects and methods of forming the same |
| US20060252254A1 (en) * | 2005-05-06 | 2006-11-09 | Basol Bulent M | Filling deep and wide openings with defect-free conductor |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| KR100805832B1 (ko) * | 2005-10-24 | 2008-02-21 | 삼성전자주식회사 | 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조방법 |
| US20070111523A1 (en) * | 2005-11-17 | 2007-05-17 | Ismail Emesh | Process for conditioning conductive surfaces after electropolishing |
| US7485561B2 (en) * | 2006-03-29 | 2009-02-03 | Asm Nutool, Inc. | Filling deep features with conductors in semiconductor manufacturing |
| US7625814B2 (en) * | 2006-03-29 | 2009-12-01 | Asm Nutool, Inc. | Filling deep features with conductors in semiconductor manufacturing |
| KR100881484B1 (ko) * | 2006-08-31 | 2009-02-05 | 동부일렉트로닉스 주식회사 | 지역 영역간 패턴밀도 조절을 통한 금속 ｃｍｐ 공정의균일도 향상 방법 |
| US8981427B2 (en) * | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
| US7884016B2 (en) * | 2009-02-12 | 2011-02-08 | Asm International, N.V. | Liner materials and related processes for 3-D integration |
| KR102481037B1 (ko) | 2014-10-01 | 2022-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 배선층 및 그 제작 방법 |
| US12009272B2 (en) * | 2021-11-15 | 2024-06-11 | Texas Instruments Incorporated | Integral redistribution layer for WCSP |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW320761B (en) * | 1996-10-03 | 1997-11-21 | Mos Electronics Taiwan Inc | Manufacturing method of high density DRAM with cylindrical stack capacitor |
| US5773364A (en) * | 1996-10-21 | 1998-06-30 | Motorola, Inc. | Method for using ammonium salt slurries for chemical mechanical polishing (CMP) |
| JPH10189592A (ja) * | 1996-12-25 | 1998-07-21 | Nippon Steel Corp | 半導体装置の製造方法 |
| US6537905B1 (en) * | 1996-12-30 | 2003-03-25 | Applied Materials, Inc. | Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug |
| US6100190A (en) * | 1998-02-19 | 2000-08-08 | Rohm Co., Ltd. | Method of fabricating semiconductor device, and semiconductor device |
| US6172421B1 (en) * | 1998-08-11 | 2001-01-09 | Advanced Micro Devices, Inc. | Semiconductor device having an intermetallic layer on metal interconnects |
| US6147000A (en) * | 1998-08-11 | 2000-11-14 | Advanced Micro Devices, Inc. | Method for forming low dielectric passivation of copper interconnects |
| US6051496A (en) * | 1998-09-17 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Use of stop layer for chemical mechanical polishing of CU damascene |
| US6169028B1 (en) * | 1999-01-26 | 2001-01-02 | United Microelectronics Corp. | Method fabricating metal interconnected structure |
-
1998
- 1998-12-02 KR KR1019980052515A patent/KR100278662B1/ko not_active IP Right Cessation
-
1999
- 1999-11-22 US US09/447,466 patent/US6492260B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600043B1 (ko) * | 2000-07-31 | 2006-07-13 | 주식회사 하이닉스반도체 | 금속배선의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6492260B1 (en) | 2002-12-10 |
| KR20000037768A (ko) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278662B1 (ko) | 다마신 금속배선 및 그 형성방법 | |
| US6884710B2 (en) | Semiconductor device having multi-layer copper line and method of forming same | |
| US6445073B1 (en) | Damascene metallization process and structure | |
| US6294835B1 (en) | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof | |
| US7067928B2 (en) | Method of forming a bonding pad structure | |
| US7242102B2 (en) | Bond pad structure for copper metallization having increased reliability and method for fabricating same | |
| JPS63234549A (ja) | 配線構造 | |
| JP2004343125A (ja) | 金属配線及び金属抵抗を含む半導体素子並びにその製造方法 | |
| US6603206B2 (en) | Slot via filled dual damascene interconnect structure without middle etch stop layer | |
| US7247565B2 (en) | Methods for fabricating a copper interconnect | |
| KR100419021B1 (ko) | 반도체소자의 구리 배선 제조방법 | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| KR100295054B1 (ko) | 다층금속배선을갖는반도체소자및그제조방법 | |
| KR100434508B1 (ko) | 변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법 | |
| KR100346596B1 (ko) | 반도체 장치의 본딩 패드 형성 방법 | |
| KR100302875B1 (ko) | 반도체소자의금속플러그형성방법 | |
| KR100373706B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100661220B1 (ko) | 듀얼 절연막을 이용한 금속 배선 형성 방법 | |
| KR100808794B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010010436A (ko) | 반도체 장치의 콘택 형성 방법 및 그 구조 | |
| JPH08162532A (ja) | 半導体装置の製造方法 | |
| KR20030047367A (ko) | 반도체 소자의 제조 방법 | |
| KR20000060956A (ko) | 에어 갭을 층간 절연막으로 하는 반도체소자의 제조방법과 그 방법에 의해 제조된 반도체소자 | |
| KR19990057295A (ko) | 반도체 장치의 다층 배선 형성 방법 | |
| KR19990004585A (ko) | 반도체 소자의 다중 금속 배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081001 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |