KR100278662B1 - Damascene metal wiring and forming method thereof - Google Patents
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Abstract
본 발명은 다마신(damascene)공정을 이용하여 금속배선을 형성함에 있어서, 금속배선의 표면에 디싱현상 및 침식현상이 발생하지 않는 다마신 금속배선 형성방법에 관한 것이다. 본 발명은 금속배선 패턴의 폭이 넓은 영역 또는 금속배선 패턴의 밀도가 높은 영역에 금속배선용 물질층보다 화학기계적 연마속도가 현저히 느린 더미층을 형성함으로써, 다마신 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 다마신 금속배선의 면저항의 변화가 매우 작아지고, 다마신 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.The present invention relates to a method for forming damascene metal wiring in which a dishing phenomenon and erosion are not generated on the surface of the metal wiring in forming a metal wiring by using a damascene process. The present invention forms a dummy layer having a significantly lower chemical mechanical polishing rate than a metal wiring material layer in a wide region of a metal wiring pattern or a high density of a metal wiring pattern, thereby causing dishing and erosion on the surface of the damascene metal wiring. The phenomenon can be prevented from occurring. As a result, the change in the sheet resistance of the damascene metal wiring is very small, and the electromigration caused by the increase of the local current density in the damascene metal wiring can be reduced. Therefore, the reliability of the semiconductor element can be improved.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 상세하게는 다마신(Damascene) 금속배선의 표면에 디싱(dishing)현상 및 침식(erosion)현상의 발생을 방지하는 다마신 금속배선 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a damascene metal wire and a method of forming the same, which prevents dishing and erosion from occurring on the surface of the damascene metal wire. It is about.
최근 반도체 소자의 제조에 있어서, 디자인 룰(design rule)이 작은 반도체 소자의 배선용 물질로 구리(Cu)가 많이 사용된다. 이는 구리가 저항이 작고 일렉트로 마이그레이션(electro-migration)현상에 대한 내성이 크기 때문이다. 하지만, 구리는 화학약품 또는 가스와의 반응이 매우 복잡하여 금속배선의 패턴형성이 어렵고, 산화성이 크기 때문에 금속배선의 패턴이 외부에 많이 노출되면 배선의 저항 및 스트레스가 증가하는 문제점이 있다. 이러한 문제점을 해결하기 위하여, 구리를 금속배선용 물질층로 사용할 경우에는 다마신(Damascene)공정을 많이 사용한다.In the manufacture of semiconductor devices in recent years, copper (Cu) is often used as a material for wiring of semiconductor devices having a small design rule. This is because copper has low resistance and high resistance to electro-migration. However, copper has a very complicated reaction with chemicals or gases, making it difficult to form a pattern of the metal wiring, and because of its high oxidative property, there is a problem in that resistance and stress of the wiring increase when the pattern of the metal wiring is exposed to the outside. In order to solve this problem, a damascene process is frequently used when copper is used as a material layer for metal wiring.
다마신 공정을 간단히 설명하면 다음과 같다. (1)먼저 반도체 기판상에 형성된 층간절연층을 패터닝한 후 (2)금속배선용 물질층을 증착한다. (3)다음, 층간절연층의 상부면을 종료점으로 하여 증착된 금속배선용 물질층을 제거하여, 증착된 금속배선용 물질층의 표면을 평탄화한다. 그 결과, 다마신 금속배선패턴이 형성된다. 증착된 금속배선용 물질층을 제거하는 단계에서는 화학기계적 연마(Chemical- Mechanical Polishing)공정이나 전면 식각(etch-back)공정이 사용된다. 이중 화학기계적 연마공정에 의해 금속배선의 표면을 평탄화하는 경우, 금속배선의 표면에 디싱(dishing)현상이나 침식(erosion)현상이 발생한다.A brief description of the damascene process is as follows. (1) patterning the interlayer insulating layer formed on the semiconductor substrate first, and (2) depositing a material layer for metallization. (3) Next, the deposited metal wiring material layer is removed by using the upper surface of the interlayer insulating layer as an end point to planarize the surface of the deposited metal wiring material layer. As a result, a damascene metal wiring pattern is formed. In the step of removing the deposited layer of metallization material, a chemical-mechanical polishing process or an etch-back process is used. When the surface of the metal wiring is planarized by the double chemical mechanical polishing process, dishing or erosion occurs on the surface of the metal wiring.
도 1은 금속배선의 표면에 디싱현상이 발생한 반도체 소자를 도시한 단면도이다. 반도체 기판(100)의 표면에 층간절연층 패턴(110)이 형성되어 있고, 층간절연층 패턴(110)내에 형성된 다마신 영역내에 장벽층(120) 및 다마신 금속배선패턴(130)이 형성되어 있다. 도 1의 a영역은 디싱현상이 발생한 다마신 금속배선패턴(130)이다. 이러한 디싱현상은 다마신 금속배선패턴의 폭(①)이 넓은 영역에서 다마신 금속배선패턴의 표면이 평탄치 못하고 움푹 파인 현상을 말한다. 도 2는 다마신 금속배선패턴의 표면에 침식현상이 발생한 반도체 소자를 도시한 단면도이다. 도 2의 b영역은 침식현상이 발생한 다마신 금속배선패턴(130)이다. 이러한 침식현상은 다마신 금속배선패턴의 밀도가 높은 영역에서 다마신 금속배선패턴(130) 및 층간절연층 패턴(110)의 표면이 평탄치 못하고 움푹 파인 현상을 말한다.1 is a cross-sectional view illustrating a semiconductor device in which dishing occurs on a surface of a metal wiring. The interlayer insulating layer pattern 110 is formed on the surface of the semiconductor substrate 100, and the barrier layer 120 and the damascene metal wiring pattern 130 are formed in the damascene region formed in the interlayer insulating layer pattern 110. have. Region a in FIG. 1 is a damascene metal wiring pattern 130 in which dishing occurs. This dishing phenomenon refers to a phenomenon in which the surface of the damascene metal wiring pattern is uneven and recessed in a wide area (①) of the damascene metal wiring pattern. 2 is a cross-sectional view illustrating a semiconductor device in which erosion occurs on the surface of a damascene metal wiring pattern. Region b of FIG. 2 is a damascene metal wiring pattern 130 in which erosion occurs. The erosion refers to a phenomenon in which the surfaces of the damascene metal wiring pattern 130 and the interlayer insulating layer pattern 110 are not flat and recessed in a high density region of the damascene metal wiring pattern.
디싱현상이나 침식현상이 금속배선의 표면에 발생하면, 금속배선의 면저항(sheet resistance)이 일정하지 않게 된다. 또한, 경우에 따라 면저항이 수십% 증가하여, 반도체 소자의 동작이 어렵게 되거나 반도체 소자의 신뢰성이 저하되는 문제점이 있다. 또한, 전력소비가 많은 반도체 소자에 있어서, 동작전압이나 접지전압과 연결되는 금속배선이 디싱현상에 의해 저항이 일정치 못하게 되는 문제점이 있다. 또한, 정확하고 일정한 저항값을 갖는 것이 중요한 아날로그 소자에 다마신 금속배선패턴을 형성하는 경우, 디싱현상에 의해 소자의 저항이 감소하는 것을 방지하기 위해서는 다마신 금속배선패턴의 디자인 룰이 매우 제한되는 문제점이 있다. 또한, 디싱현상이나 침식현상에 의해 금속배선패턴의 저항이 감소함에 따라 국부적인 전류밀도가 증가하게 되고 그 결과 일렉트로 마이그레이션이 발생하여 반도체 소자의 신뢰성이 저하되는 문제점이 있다.When dishing or erosion occurs on the surface of the metal wiring, sheet resistance of the metal wiring is not constant. In addition, in some cases, the sheet resistance is increased by several ten%, which makes the operation of the semiconductor device difficult or the reliability of the semiconductor device deteriorated. In addition, in the semiconductor device with high power consumption, there is a problem that the resistance of the metal wiring connected to the operating voltage or the ground voltage is not constant due to dishing. In addition, when the damascene metal wiring pattern is formed in an analog device where it is important to have an accurate and constant resistance value, the design rule of the damascene metal wiring pattern is very limited in order to prevent the resistance of the device from decreasing due to dishing. There is a problem. In addition, as the resistance of the metallization pattern decreases due to dishing or erosion, the local current density increases, and as a result, electromigration occurs, thereby deteriorating the reliability of the semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속배선의 표면에 디싱현상 또는 침식현상이 발생하지 않도록 하여 금속배선패턴이 일정한 면저항을 갖는 다마신 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, to provide a method for forming a damascene metal wiring pattern having a constant sheet resistance of the metal wiring pattern by preventing dishing or erosion on the surface of the metal wiring. have.
본 발명은 상기와 같은 문제점을 해결하기 위한 다마신 금속배선을 제공하는데 다른 목적이 있다.The present invention has another object to provide a damascene metal wiring for solving the above problems.
도 1은 종래의 방법에 의해 금속배선 형성시에 발생하는 디싱(dishing)현상을 도시한 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device showing a dishing phenomenon occurring when metal wiring is formed by a conventional method.
도 2는 종래의 방법에 의해 금속배선 형성시에 발생하는 침식현상을 도시한 반도체 소자의 단면도이다.2 is a cross-sectional view of a semiconductor device showing erosion occurring when metal wirings are formed by a conventional method.
도 3a 내지 도 3e는 본 발명에 따른 다마신 금속배선 형성방법의 제1 실시예를 순차적으로 도시한 단면도들이다.3A to 3E are cross-sectional views sequentially illustrating a first embodiment of a method for forming damascene metal wiring according to the present invention.
도 4a 내지 도 4c는 본 발명에 따른 다마신 금속배선 형성방법의 제2 실시예를 순차적으로 도시한 단면도들이다.4A through 4C are cross-sectional views sequentially illustrating a second embodiment of a method for forming damascene metal wiring according to the present invention.
도 5a 내지 도 5c는 본 발명에 따른 다마신 금속배선 형성방법의 제3 실시예를 순차적으로 도시한 단면도들이다.5A through 5C are cross-sectional views sequentially illustrating a third embodiment of a method for forming damascene metal wiring according to the present invention.
도 6a 내지 도 6e는 본 발명에 따른 다마신 금속배선 형성방법의 제4 실시예를 순차적으로 도시한 단면도들이다.6A through 6E are cross-sectional views sequentially illustrating a fourth embodiment of a method for forming damascene metal wiring according to the present invention.
도 7a 내지 도 7c는 본 발명에 따른 다마신 금속배선 형성방법의 제5 실시예를 순차적으로 도시한 단면도들이다.7A to 7C are cross-sectional views sequentially illustrating a fifth embodiment of a method for forming damascene metal wiring according to the present invention.
도 8은 본 발명에 의한 다마신 금속배선의 제1 실시예를 도시한 단면도이다.8 is a cross-sectional view showing a first embodiment of the damascene metal wiring according to the present invention.
도 9는 본 발명에 의한 다마신 금속배선의 제2 실시예를 도시한 단면도이다.9 is a cross-sectional view showing a second embodiment of the damascene metal wiring according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
300:반도체 기판 310:층간절연층 패턴300: semiconductor substrate 310: interlayer insulating layer pattern
320:장벽층 330:금속배선용 물질층320: barrier layer 330: material layer for metal wiring
340:더미패턴 330':다마신 금속배선패턴340: dummy pattern 330 ': damascene metal wiring pattern
360:상부절연층 410,700:추가 CMP층360: upper insulation layer 410, 700: additional CMP layer
600:제1 더미패턴 610':제2 더미패턴600: first dummy pattern 610 ': second dummy pattern
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 일 태양은 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 다마신 영역을 형성하는 단계와, 상기 층간 절연층의 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와, 상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비한다.One aspect of the method for forming a damascene metal wiring according to the present invention for achieving the above object is the step of forming an interlayer insulating layer on a semiconductor substrate, patterning the interlayer insulating layer to form a damascene region in the interlayer insulating layer And filling the damascene region by forming a metal wiring material layer on the entire surface of the interlayer insulating layer, and on the surface of the metal wiring material layer facing the region having a width of 10 μm or more. Forming a dummy pattern having a lower chemical mechanical polishing selectivity compared to the metal wiring material layer; and chemically polishing the dummy pattern and the metal wiring material layer by using the upper surface of the interlayer insulating layer as an end point to form a damascene metal wiring pattern. Forming step.
이때, 상기 금속배선용 물질층은 Cu, Al, Ag, Au 또는 이들의 합금으로 이루어지는 것이 바람직하다. 또한, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 5:1인 것이 바람직하다. 또한, 상기 더미패턴은 500-5000Å의 두께로 형성되는 것이 바람직하다. 또한, 상기 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 더미패턴이 형성된 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다. 이때, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것이 바람직하며, 상기 금속배선 패턴을 형성하는 단계는 상기 더미패턴의 일부를 제거하지 않고 남기는 것이 바람직하다.At this time, the metal wiring material layer is preferably made of Cu, Al, Ag, Au or alloys thereof. The method may further include forming a barrier layer before forming the metal layer material layer. In addition, the chemical mechanical polishing selectivity of the dummy pattern with respect to the metallization material layer is preferably 5: 1. In addition, the dummy pattern is preferably formed to a thickness of 500-5000Å. The method may further include forming an additional CMP layer on the entire surface of the semiconductor substrate on which the dummy pattern is formed after the forming of the dummy pattern. In this case, the thickness of the metal wiring material layer is preferably 500-1000 Å less than the thickness of the interlayer insulating layer, and the forming of the metal wiring pattern may preferably be performed without removing a part of the dummy pattern.
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 다른 태양은, 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계와, 상기 층간 절연막 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와,상기 다마신 영역의 밀도가 20% 이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 더미 패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비하는 것이 바람직하다.Another aspect of the method for forming a damascene metal wiring according to the present invention for achieving the above object is the step of forming an interlayer insulating layer on a semiconductor substrate, patterning the interlayer insulating layer to form a plurality of damascene regions in the interlayer insulating layer. Forming a metal wiring material layer on the entire surface of the interlayer insulating film to fill the damascene region, and forming a metal wiring material layer on the surface of the metal wiring material layer opposite to a region having a density of 20% or more. Forming a dummy pattern having a smaller chemical mechanical polishing selectivity than the metal wiring material layer, and chemically polishing the dummy pattern and the metal wiring material layer using the upper surface of the interlayer insulating layer as an end point, and the damascene metal wiring pattern It is preferable to have a step of forming a.
이때, 상기 금속배선용 물질층을 형성하는 단계전에 장벽층을 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 더미패턴의 화학기계적 연마 선택비는 1:1 - 2:1인 것이 바람직하다. 또한, 상기 더미패턴은 SiO2로 이루어지는 것이 바람직하다. 또한, 상기 더미패턴의 두께는 500-3000Å인 것이 바람직하다.At this time, it is preferable to further comprise the step of forming a barrier layer before forming the material layer for the metallization. In addition, the chemical mechanical polishing selectivity of the dummy pattern with respect to the metallization material layer is preferably 1: 1-2: 1. In addition, the dummy pattern is preferably made of SiO 2 . In addition, the dummy pattern is preferably 500-3000 mm thick.
상기 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선 형성방법의 또다른 태양은, 반도체 기판위에 층간절연층을 형성하는 단계와, 상기 층간절연층을 패터닝하여 층간 절연층내에 복수개의 다마신 영역을 형성하는 단계와, 상기 층간 절연막 전면에 금속배선용 물질층을 형성하여 상기 다마신 영역을 매립하는 단계와, 상기 다마신 영역의 폭이 10㎛이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제1 더미 패턴을 형성하는 단계와, 상기 다마신 영역의 밀도가 20%이상인 영역과 대향하는 상기 금속배선용 물질층의 표면에, 상기 금속배선용 물질층에 비해 화학기계적 연마 선택비가 작은 제2 더미 패턴을 형성하는 단계와, 상기 층간 절연층의 상부면을 종료점으로 하여 상기 제1 더미 패턴, 제2 더미패턴 및 금속배선용 물질층을 화학기계적 연마하여 다마신 금속배선 패턴을 형성하는 단계를 구비한다.Another aspect of the method for forming a damascene metal wiring according to the present invention for achieving the above object is the step of forming an interlayer insulating layer on a semiconductor substrate, by patterning the interlayer insulating layer a plurality of damascene regions in the interlayer insulating layer Forming a metal wiring material layer on the entire surface of the interlayer insulating film to fill the damascene region, and forming a metal wiring material layer on the surface of the metal wiring material layer facing the region having a width of 10 μm or more. And forming a first dummy pattern having a lower chemical mechanical polishing selectivity than the metal wiring material layer, and a surface of the metal wiring material layer facing a region having a density of 20% or more of the damascene region. Forming a second dummy pattern having a smaller chemical mechanical polishing selectivity compared to the material layer, and using the upper surface of the interlayer insulating layer as an end point. And a group forming a first dummy pattern, a metal interconnection pattern 2 is drinking to the dummy pattern, and a metal wiring material layer chemical mechanical polishing.
이때, 상기 금속배선용 물질층에 대한 상기 제1 더미패턴의 화학기계적 연마 선택비는 5:1인 것이 바람직하다. 또한, 상기 제1 더미패턴을 형성하는 단계이후 추가 CMP층을 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다. 또한, 상기 금속배선용 물질층의 두께는 상기 층간절연층의 두께보다 500-1000Å 적은 것이 바람직하다. 또한, 상기 금속배선용 물질층에 대한 상기 제2 더미패턴의 화학기계적 연막선택비는 1:1 - 2:1인 것이 바람직하다. 또한, 상기 제2 더미패턴을 형성하는 단계후에 추가 CMP층을 상기 상기 반도체 기판의 전면에 형성하는 단계를 더 구비하는 것이 바람직하다.In this case, the chemical mechanical polishing selectivity of the first dummy pattern with respect to the metal wiring material layer is preferably 5: 1. The method may further include forming an additional CMP layer on the entire surface of the semiconductor substrate after forming the first dummy pattern. In addition, the thickness of the metal wiring material layer is preferably 500-1000-less than the thickness of the interlayer insulating layer. In addition, the chemical mechanical smoke selectivity ratio of the second dummy pattern to the material layer for the metallization is preferably 1: 1 to 2: 1. The method may further include forming an additional CMP layer on the entire surface of the semiconductor substrate after the forming of the second dummy pattern.
상기 다른 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선의 일태양은, 단위소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴과, 상기 다마신영역의 위에 형성되어 있는 다마신 금속배선패턴과, 상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비한다. 이때, 상기 다마신영역과 상기 다마신 금속배선패턴의 사이에 장벽층을 더 구비하는 것이 바람직하다.One aspect of a damascene metal wiring according to the present invention for achieving the above another object is a semiconductor substrate having a unit element formed thereon, an interlayer insulating layer pattern formed on the semiconductor substrate, and having a damascene region; And a damascene pattern formed on the damascene region, and a dummy pattern formed on the damascene metal interconnection pattern having a width of 10 µm or more. In this case, the barrier layer may be further provided between the damascene region and the damascene metal wiring pattern.
상기 다른 목적을 달성하기 위한 본 발명에 의한 다마신 금속배선의 다른 태양은, 반도체 기판위에 형성되어 있는 하부 배선층과, 상기 하부 배선층 위에 형성되어 있으며, 다마신영역을 구비하는 층간절연층 패턴과, 상기 다마신영역내에 형성되어 있는 다마신 금속배선 패턴과, 상기 다마신영역내에 형성되어 있고, 상기 다마신 금속패턴과 상기 하부 배선층을 연결하는 비아홀과, 상기 다마신 금속배선패턴중 폭이 10㎛이상인 다마신 금속배선패턴의 위에 형성되어 있는 더미패턴을 구비한다.Another aspect of the damascene metal wiring according to the present invention for achieving the above another object is a lower wiring layer formed on a semiconductor substrate, an interlayer insulating layer pattern formed on the lower wiring layer, and having a damascene region; A damascene metal wiring pattern formed in the damascene region, a via hole formed in the damascene region, connecting the damascene metal pattern and the lower wiring layer, and a width of the damascene metal wiring pattern is 10 μm. The dummy pattern formed on the damascene metal wiring pattern mentioned above is provided.
본 발명은 금속배선용 물질층보다 화학기계적 연마속도가 현저히 느린 제1 더미패턴과 제2 더미패턴을 형성함으로써, 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 금속배선의 면저항의 변화가 매우 작아지고, 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.According to the present invention, by forming the first dummy pattern and the second dummy pattern having a significantly lower chemical mechanical polishing rate than the metal layer material layer, it is possible to prevent dishing and erosion from occurring on the surface of the metal wiring. As a result, the change in the sheet resistance of the metal wiring is very small, and the electromigration caused by the increase of the local current density in the metal wiring can be reduced. Therefore, the reliability of the semiconductor element can be improved.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. Like reference numerals in the drawings denote like elements. In addition, where a layer is described as being on the "top" of another layer or substrate, the layer may be present in direct contact with the top of the other layer or substrate, with another third layer interposed therebetween.
다마신 금속배선 형성방법의 제1 실시예First embodiment of the method for forming damascene metal wiring
도 3a 내지 도 3e는 본 발명에 의한 다마신 금속배선 형성방법의 제1 실시예를 순차적으로 도시한 단면도들이다.3A to 3E are cross-sectional views sequentially illustrating a first embodiment of a method for forming damascene metal wiring according to the present invention.
도 3a를 참조하면, 반도체 기판(300)의 전면에 층간절연층을 증착한 후 패터닝하여 다마신 영역(315)을 구비하는 층간절연층 패턴(310)을 형성한다. 다마신 영역(315)이 형성된 층간절연층 패턴(310)위에 장벽층(320)을 형성한다. 도 3b를 참조하면, 장벽층(320)이 형성된 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 형성한다. 금속배선용 물질층(330)은 구리(Cu)를 사용하여 형성하는 것이 가장 바람직하나, Al, Ag, Au 또는 이들의 합금이 사용될 수도 있다. 다음, 증착된 금속배선용 물질층(330)을 100-800℃로 열처리하는 것이 바람직하다.Referring to FIG. 3A, an interlayer insulating layer is deposited on the entire surface of the semiconductor substrate 300 and then patterned to form an interlayer insulating layer pattern 310 having a damascene region 315. The barrier layer 320 is formed on the interlayer insulating layer pattern 310 on which the damascene region 315 is formed. Referring to FIG. 3B, the metal layer 330 is formed on the entire surface of the semiconductor substrate 300 on which the barrier layer 320 is formed. The metal layer 330 is most preferably formed using copper (Cu), but Al, Ag, Au, or an alloy thereof may be used. Next, it is preferable to heat-treat the deposited metal layer 330 to 100-800 ° C.
도 3c를 참조하면, 금속배선용 물질층(330)이 증착된 반도체 기판(300)의 전면에 더미층을 증착한다. 이때, 더미층은 500-5000Å의 두께로 증착하는 것이 바람직하다. 다음, 증착한 더미층을 패터닝하여 더미 패턴(340)을 형성한다. 이때, 더미 패턴(340)은 디싱현상이 발생하는 것을 방지하기 위한 것으로, 금속배선 패턴의 폭(②), 즉 다마신 영역의 폭이 10㎛이상인 영역에만 형성되는 것이 바람직하다. 또한, 금속배선용 물질층에 대한 더미층의 화학기계적 연마선택비는 5:1인 것이 바람직하다. 또한, 더미층은 SiO2, Si3N4, TiO2, 또는 TiN으로 이루어지는 것이 바람직하다.Referring to FIG. 3C, a dummy layer is deposited on the entire surface of the semiconductor substrate 300 on which the metallization material layer 330 is deposited. At this time, the dummy layer is preferably deposited to a thickness of 500-5000Å. Next, the deposited dummy layer is patterned to form a dummy pattern 340. In this case, the dummy pattern 340 is to prevent dishing from occurring. The dummy pattern 340 is preferably formed only in a region having a width (2) of the metal wiring pattern, that is, a width of the damascene region of 10 μm or more. In addition, the chemical mechanical polishing selectivity of the dummy layer with respect to the metallization material layer is preferably 5: 1. In addition, the dummy layer is preferably made of SiO 2 , Si 3 N 4 , TiO 2 , or TiN.
도 3d를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 금속배선용 물질층(330), 더미패턴(340) 및 장벽막(320)을 제거한다. 그 결과, 다마신 영역(315)내에 디싱현상이 발생하지 않는 다마신 금속배선패턴(330')이 형성된다. 도 3e를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(330)의 전면에 상부절연층(360)을 증착한다.Referring to FIG. 3D, the metallization material layer 330, the dummy pattern 340, and the barrier layer 320 are removed using the upper surface of the interlayer insulating layer pattern 310 as an end point by using a chemical mechanical polishing method. As a result, a damascene metal wiring pattern 330 ′ in which dishing does not occur is formed in the damascene region 315. Referring to FIG. 3E, the upper insulating layer 360 is deposited on the entire surface of the semiconductor substrate 330 on which the damascene metal wiring pattern 330 ′ is formed.
본 발명에 의한 다마신 금속배선 형성방법은 위에서 설명한 단일 다마신(single damascene)공정뿐만 아니라 이중 다마신(dual damascene)공정에도 적용할 수 있다. 또한, 본 발명에 의한 다마신 금속배선 형성방법은 하부금속배선과 상부금속배선을 연결하는 비아 콘택(via contact)을 형성하는 경우뿐 만 아니라, 금속배선과 반도체 소자의 활성영역을 연결하는 콘택을 형성하는 경우에도 적용될 수 있다.The method for forming a damascene metal wiring according to the present invention can be applied not only to the single damascene process described above but also to a dual damascene process. In addition, the method for forming damascene metal wiring according to the present invention is not only to form a via contact connecting the lower metal wiring and the upper metal wiring, but also to connect the contact between the metal wiring and the active region of the semiconductor device. It can also be applied when forming.
다마신 금속배선 형성방법의 제2 실시예Second embodiment of the method for forming damascene metal wiring
도 4a 내지 도 4c는 본 발명에 의한 다마신 금속배선 형성방법의 제2 실시예를 순차적으로 도시한 단면도들이다.4A to 4C are cross-sectional views sequentially illustrating a second embodiment of a method for forming damascene metal wiring according to the present invention.
도 4a를 참조하면, 장벽층(320)이 형성공정까지는 제1 실시예와 동일하게 실시한다. 이어서 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 증착한다. 이때, 금속배선용 물질층(330)의 두께는 층간절연층 패턴(310)의 두께보다 500-1000Å 적은 것이 바람직하다. 이는 후속공정에서 형성되는 더미패턴이 평탄화공정중에 완전히 제거되지 않도록 하기 위함이다. 다음, 폭이 넓은 다마신 영역(35)에 형성된 금속배선용 물질층(330)위에 더미패턴(340)을 형성한 후, 반도체 기판(300)의 전면에 상부금속배선용 물질층(410)을 증착한다. 이때, 상부금속배선용 물질층(410)은 Cu로 이루어지는 것이 바람직하나, Al, Ag, Au 또는 이들의 합금으로도 이루어질 수 있다.Referring to FIG. 4A, the barrier layer 320 may be formed in the same manner as in the first embodiment. Subsequently, a metal wiring material layer 330 is deposited on the entire surface of the semiconductor substrate 300. In this case, the thickness of the metal wiring material layer 330 is preferably 500-1000 mm smaller than the thickness of the interlayer insulating layer pattern 310. This is to prevent the dummy pattern formed in the subsequent process from being completely removed during the planarization process. Next, after the dummy pattern 340 is formed on the metal wiring material layer 330 formed in the wide damascene region 35, the upper metal wiring material layer 410 is deposited on the entire surface of the semiconductor substrate 300. . At this time, the upper metal wiring material layer 410 is preferably made of Cu, it may be made of Al, Ag, Au or alloys thereof.
도 4b를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 상부금속배선용 물질층(410), 금속배선용 물질층(330), 더미패턴(340) 및 장벽층(320)을 제거하여 다마신 금속배선패턴(330')을 완성한다. 따라서, 다마신 금속배선패턴(330')의 폭이 넓더라도 디싱현상이 발생하지 않는 다마신 금속배선패턴을 형성할 수 있다. 또한, 다마신 금속배선패턴(330')을 원하는 두께로 형성하기 위하여, 더미패턴의 일부(340')를 제거하지 않고 남기는 것이 바람직하다.Referring to FIG. 4B, the upper metal wiring material layer 410, the metal wiring material layer 330, the dummy pattern 340 and the upper surface of the interlayer insulating layer pattern 310 are used as end points by using a chemical mechanical polishing method. The barrier layer 320 is removed to complete the damascene metal wiring pattern 330 '. Therefore, even if the width of the damascene metal wiring pattern 330 'is wide, a damascene metal wiring pattern without dishing may be formed. In addition, in order to form the damascene metal wiring pattern 330 'to a desired thickness, it is preferable to leave a portion 340' of the dummy pattern without removing it.
도 4c를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 형성한다.Referring to FIG. 4C, an upper insulating layer 360 is formed on the entire surface of the semiconductor substrate 300 on which the damascene metal wiring pattern 330 ′ is formed.
다마신 금속배선 형성방법의 제3 실시예Third embodiment of the method for forming damascene metal wiring
도 5a 내지 도 5c는 본 발명에 의한 다마신 금속배선 형성방법의 제3 실시예를 순차적으로 도시한 단면도들이다.5A to 5C are cross-sectional views sequentially illustrating a third embodiment of a method for forming damascene metal wiring according to the present invention.
도 5a를 참조하면, 반도체 기판(300)위에 층간절연층을 형성한 후 패터닝하여 다마신영역(315)을 구비하는 층간절연층 패턴(310)을 형성한다. 다마신 영역(315)이 형성된 층간절연층 패턴(310) 전면에 장벽층(320)을 증착한다. 다음, 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 증착한다. 다음, 더미층을 증착한 후, 패터닝하여 더미층패턴(340)을 형성한다. 더미층패턴(340)은 후속공정에서 형성되는 금속배선패턴의 밀도, 즉 다마신 영역(315)의 밀도가 20%이상인 영역에 형성하는 것이 바람직하다. 이때, 금속배선용 물질층(330)에 대한 더미층의 화학기계적 연마선택비가 1:1 - 2:1 인 것이 바람직하다. 더미층은 SiO2로 이루어지는 것이 바람직하다. 또한, 더미층은 500-3000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 5A, an interlayer insulating layer is formed on a semiconductor substrate 300 and then patterned to form an interlayer insulating layer pattern 310 having a damascene region 315. The barrier layer 320 is deposited on the entire surface of the interlayer insulating layer pattern 310 on which the damascene region 315 is formed. Next, a metal wiring material layer 330 is deposited on the entire surface of the semiconductor substrate 300. Next, the dummy layer is deposited and then patterned to form a dummy layer pattern 340. The dummy layer pattern 340 is preferably formed in a region in which the density of the metal wiring pattern formed in a subsequent process, that is, the density of the damascene region 315 is 20% or more. In this case, the chemical mechanical polishing selection ratio of the dummy layer to the metal layer 330 is preferably 1: 1 to 2: 1. Pile layer is preferably made of SiO 2. In addition, the dummy layer is preferably formed to a thickness of 500-3000 kPa.
도 5b를 참조하면, 화학기계적연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 더미패턴(340), 금속배선용 물질층(330) 및 장벽층(320)을 제거한다. 그 결과, 증착된 금속배선용 물질층(330)의 표면을 평탄화하여 침식현상이 발생하지 않는 다마신 금속배선패턴(330')을 완성한다. 도 5c를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 증착한다.Referring to FIG. 5B, the dummy pattern 340, the metallization material layer 330, and the barrier layer 320 are removed by using the top surface of the interlayer insulating layer pattern 310 as an end point by using a chemical mechanical polishing method. As a result, the surface of the deposited metal layer 330 is planarized to complete the damascene metal wiring pattern 330 'which does not cause erosion. Referring to FIG. 5C, the upper insulating layer 360 is deposited on the entire surface of the semiconductor substrate 300 on which the damascene metal wiring pattern 330 ′ is formed.
본 발명에 의해 다마신 금속배선패턴(330')의 밀도가 높은 영역에도 침식현상이 발생하지 않는 다마신 금속배선을 형성할 수 있다.According to the present invention, it is possible to form a damascene metal wiring in which the erosion does not occur even in a high density region of the damascene metal wiring pattern 330 '.
다마신 금속배선 형성방법의 제4 실시예Fourth embodiment of the method for forming damascene metal wiring
도 6a 내지 도 6e는 본 발명에 의한 다마신 금속배선패턴의 형성방법의 제4실시예를 순차적으로 도시한 단면도들이다.6A through 6E are cross-sectional views sequentially illustrating a fourth embodiment of a method for forming a damascene metal wiring pattern according to the present invention.
도 6a를 참조하면, 다마신 영역(315)을 구비하는 층간절연층 패턴(310)이 형성된 반도체 기판(300)의 전면에 금속배선용 물질층(330)을 형성한다. 도 6b를 참조하면, 제1 더미층을 증착한 후, 제1 더미층을 패터닝하여 다마신 영역(315)의 폭이 10㎛이상인 영역의 상부에 제1 더미패턴(600)을 형성한다. 다음, 제1 더미패턴(600)이 형성된 반도체 기판(300)의 전면에 제2 더미층(610)을 증착한다.Referring to FIG. 6A, the metal layer 330 is formed on the entire surface of the semiconductor substrate 300 on which the interlayer insulating layer pattern 310 including the damascene region 315 is formed. Referring to FIG. 6B, after depositing the first dummy layer, the first dummy layer is patterned to form a first dummy pattern 600 on an area having a width of 10 μm or more in the damascene region 315. Next, a second dummy layer 610 is deposited on the entire surface of the semiconductor substrate 300 on which the first dummy pattern 600 is formed.
도 6c를 참조하면, 제2 더미층(610)을 패터닝하여 다마신 영역(315)의 밀도가 20%이상인 영역의 상부에 제2 더미패턴(610')을 형성한다.Referring to FIG. 6C, the second dummy layer 610 is patterned to form a second dummy pattern 610 ′ on an area where the density of the damascene region 315 is 20% or more.
도 6d를 참조하면, 화학기계적 연마방법을 이용하여 층간절연층 패턴(310)의 상부면을 종료점으로 하여 제1 더미패턴(600), 제2 더미패턴(610), 금속배선용 물질층(330) 및 장벽층(320)을 제거한다. 그 결과, 디싱현상 및 침식현상이 발생하지 않는 다마신 금속배선패턴(330')을 완성한다. 도 6e를 참조하면, 다마신 금속배선패턴(330')이 형성된 반도체 기판(300)의 전면에 상부절연층(360)을 증착한다.Referring to FIG. 6D, the first dummy pattern 600, the second dummy pattern 610, and the material layer 330 for metallization are formed using the upper surface of the interlayer insulating layer pattern 310 as an end point by using a chemical mechanical polishing method. And barrier layer 320 is removed. As a result, the damascene metal wiring pattern 330 'which does not cause dishing or erosion is completed. Referring to FIG. 6E, the upper insulating layer 360 is deposited on the entire surface of the semiconductor substrate 300 on which the damascene metal wiring pattern 330 ′ is formed.
다마신 금속배선 형성방법의 제5 실시예Fifth embodiment of a method for forming damascene metal wiring
도 7a 내지 도 7c는 본 발명에 의한 다마신 금속배선패턴의 형성방법의 제5 실시예를 순차적으로 도시한 단면도들이다.7A to 7C are cross-sectional views sequentially illustrating a fifth embodiment of a method for forming a damascene metal wiring pattern according to the present invention.
도 7a를 참조하면, 제1 더미패턴(600)과 제2 더미패턴(610')이 형성된 금속배선용 물질층(330)의 전면에 CMP(Chemical-Mechanical Polishing) 연마층(700)을 형성한다. 이때, 금속배선용 물질층(330)은 층간절연층(310)의 두께보다 500 - 1000Å적은 것이 바람직하다.Referring to FIG. 7A, a chemical-mechanical polishing (CMP) polishing layer 700 is formed on an entire surface of the metal wiring material layer 330 on which the first dummy pattern 600 and the second dummy pattern 610 ′ are formed. In this case, the metal wiring material layer 330 is preferably 500-1000 500 less than the thickness of the interlayer insulating layer 310.
도 7b를 참조하면, 층간절연층 패턴(310)의 상부면을 종료점으로 하여 제1 더미패턴(600), 제2 더미패턴(610'), 추가 CMP층(700), 금속배선용 물질층(330) 및 장벽층(320)을 제거하여 다마신 금속배선패턴(330')을 완성한다. 이때, 제1 더미패턴의 일부(600')는 제거하지 않고 남기는 것이 바람직하다. 도 7c를 참조하면, 완성된 다마신 금속배선패턴(330')위에 상부절연층(360)을 증착한다.Referring to FIG. 7B, the first dummy pattern 600, the second dummy pattern 610 ′, the additional CMP layer 700, and the material layer 330 for metal wiring are formed using the upper surface of the interlayer insulating layer pattern 310 as an end point. ) And the barrier layer 320 is removed to complete the damascene metal wiring pattern 330 ′. In this case, it is preferable to leave a portion 600 ′ of the first dummy pattern without removing it. Referring to FIG. 7C, an upper insulating layer 360 is deposited on the finished damascene metal wiring pattern 330 ′.
다마신 금속배선의 제1 실시예First embodiment of damascene metal wiring
도 8은 본 발명에 의한 다마신 금속배선패턴의 제1 실시예를 도시한 단면도이다.8 is a cross-sectional view showing a first embodiment of a damascene metal wiring pattern according to the present invention.
도 8을 참조하면, 반도체 기판(800)위에 다마신영역을 구비한 층간절연층 패턴(810)이 형성되어 있다. 층간절연층 패턴(810)의 다마신영역 위에 장벽층(820) 및 다마신 금속배선패턴(830)이 형성되어 있다. 다마신 금속배선 패턴(830)의 폭이 10㎛이상인 다마신 금속배선패턴의 위에 더미 패턴(840)이 형성되어 있고, 더미패턴(840)이 형성되어 있는 층간절연층 패턴(810)의 전면에 상부절연층(860)이 형성되어 있다. 더미패턴(840)은 더미패턴(840) 아래에 형성되는 다마신 금속배선패턴(830)을 화학기계적 연마공정중에 제거되지 않도록 함으로써, 원하는 두께를 갖는 다마신 금속배선패턴(830)을 형성할 수 있게 한다.Referring to FIG. 8, an interlayer insulating layer pattern 810 having a damascene region is formed on a semiconductor substrate 800. The barrier layer 820 and the damascene metal wiring pattern 830 are formed on the damascene region of the interlayer insulating layer pattern 810. The dummy pattern 840 is formed on the damascene metal wiring pattern having a width of 10 μm or more and the dummy pattern 840 is formed on the entire surface of the interlayer insulating layer pattern 810 on which the dummy pattern 840 is formed. An upper insulating layer 860 is formed. The dummy pattern 840 may form the damascene metal wiring pattern 830 having a desired thickness by preventing the damascene metal wiring pattern 830 formed under the dummy pattern 840 from being removed during the chemical mechanical polishing process. To be.
다마신 금속배선의 제2 실시예Second embodiment of damascene metal wiring
도 9는 본 발명에 의한 다마신 금속배선패턴의 제2 실시예를 도시한 단면도이다.9 is a cross-sectional view showing a second embodiment of the damascene metal wiring pattern according to the present invention.
도 9를 참조하면, 반도체기판(800)위에 하부배선층(900)이 형성되어 있고, 하부배선층(900)의 위에 다마신영역(910)을 구비하는 층간절연층 패턴(810)이 형성되어 있다. 다마신 영역(910)의 표면에는 장벽층(820)이 형성되어 있다. 다마신영역(910)은 다마신 금속배선층(914) 및 다마신 금속배선층(914)과 하부배선층(900)을 연결하는 비아홀(via hole:912)로 이루어진다. 폭이 10㎛이상인 다마신 금속배선층(914)의 위에 더미패턴(840)이 형성되어 있고, 그 위에 상부절연층(860)이 형성되어 있다.9, a lower wiring layer 900 is formed on a semiconductor substrate 800, and an interlayer insulating layer pattern 810 including a damascene region 910 is formed on the lower wiring layer 900. The barrier layer 820 is formed on the surface of the damascene region 910. The damascene region 910 includes a damascene metal interconnection layer 914 and a via hole 912 connecting the damascene metal interconnection layer 914 and the lower interconnection layer 900. A dummy pattern 840 is formed on the damascene metal wiring layer 914 having a width of 10 μm or more, and an upper insulating layer 860 is formed thereon.
본발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, only the present embodiments are provided to complete the disclosure of the present invention and to fully inform the person skilled in the art of the scope of the present invention. It is apparent that various modifications and improvements can be made by those skilled in the art within the spirit and scope.
이상에서 살펴본 바와 같이 본 발명에 따른 다마신 금속배선 형성방법은, 금속배선용 물질층보다 화학기계적 연마속도가 느린 제1 더미패턴과 제 2더미패턴을 형성함으로써, 다마신 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 다마신 금속배선의 면저항의 변화가 매우 작아지고, 다마신 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.As described above, in the method for forming a damascene metal wiring according to the present invention, dishing occurs on the surface of the damascene metal wiring by forming a first dummy pattern and a second dummy pattern having a lower chemical mechanical polishing rate than the metal wiring material layer. And erosion can be prevented from occurring. As a result, the change in the sheet resistance of the damascene metal wiring is very small, and the electromigration caused by the increase of the local current density in the damascene metal wiring can be reduced. Therefore, the reliability of the semiconductor element can be improved.
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