KR100442962B1 - 반도체소자의 금속배선 콘택플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것으로, 금속배선 콘택플러그 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을, (i) 금속/절연막의 식각선택비가 큰 제1 슬러리를 이용하는 CMP 공정 및 (ii) 금속/절연막의 식각선택비가 낮은 제2 슬러리를 이용하는 CMP 공정의 2단계로 수행함으로써 CMP 장비에 대한 의존성을 최소화하고, CMP 공정에 의한 금속배선 콘택플러그 분리를 용이하게 수행할 수 있다.
Description
본 발명은 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것으로서, 보다 상세하게는 금속배선 콘택 플러그 형성시 (i) 금속/절연막의 식각선택비가 큰 제1 슬러리를 이용하는 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP" 라 약칭함) 공정 및 (ii) 금속/절연막의 식각선택비가 낮은 제2 슬러리를 이용하는 CMP 공정을 포함하는 2단계 CMP 공정을 수행함으로써 금속 콘택플러그를 용이하게 분리할 수 있는 반도체소자의 금속배선 콘택플러그 형성방법에 관한 것이다.
집적회로의 발달에 따라 단위 면적(㎠) 당 약 8백만 개의 트랜지스터를 포함할 수 있을 정도로 소자 밀도가 증가되었고, 이러한 고집적화를 위해 소자간의 연결을 가능하게 하는 고수준의 금속배선은 필수적인 것이 되었다. 이러한 다층배선의 실현은 금속배선 사이에 삽입되는 유전체를 얼마나 효과적으로 평탄화 시키느냐에 달려 있다고 할 수 있다.
이러한 이유에서 정밀한 웨이퍼 평탄화 공정이 필요하고, 기계적 공정과 화학적인 제거를 하나의 방법으로 혼합한 CMP 공정이 개발되었다. 상기 CMP 공정은 CMP용 슬러리 중의 가공물과 반응성이 좋은 화학 물질을 이용하여 화학적으로 제거하고자 하는 물질을 제거하면서, 동시에 초미립 연마제가 웨이퍼 표면을 기계적으로 제거 가공하는 것으로, 웨이퍼 전면과 회전하는 탄성 패드 사이에 액상의 슬러리를 투입하는 방법으로 연마한다.
또한, 상기 다층배선은 금속 CMP 기술에 의한 새로운 배선 기술을 필요로 하게 되었다. 상기 금속 CMP에 사용되는 슬러리의 경우 금속의 표면을 식각하는 식각액(etchant)과 산화막을 형성시키는 산화제(oxidizer)로 구성되어 있다. 금속을CMP 공정으로 제거하는 경우 단차가 낮은 부분에는 보호막(passivation layer)이 형성되어 식각액에 의해 보호되고, 단차가 높은 부분에는 보호막이 패드에 닿아 연마제의 기계적인 작용에 의해 제거되어 식각액에 노출된다. 이러한 작용이 반복되면서 금속의 CMP 공정이 진행된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 2a 내지 도 2d 는 종래기술에 따른 금속배선 콘택플러그 형성방법을 도시한 공정 단면도이다.
도 2a는 도 1a의 A-A' 단면상에 층간 절연막을 증착한 상태를 나타낸 단면도로서, 먼저, 반도체기판(11) 상부에 마스크절연막패턴(15)이 적층되어 있는 비트라인(13)을 형성한다. 이때, 상기 마스크절연막패턴(15)은 질화막으로 형성되고, 두께는 (t1)이다. 다음, 전체표면 상부에 층간절연막(17)을 형성한다. 이때, 상기 층간절연막(17)은 산화막으로 형성된다 (도 2a 참조).
도 2b는 도 1b의 B-B' 단면을 나타내는데, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막(17)을 식각하여 금속배선 콘택홀(19)을 형성한다.
다음, 전체표면 상부에 소정 두께의 산화막을 증착한 후 전면식각하여 상기 금속배선 콘택홀(19) 및 비트라인(13)의 측벽에 산화막 스페이서(21)를 형성한다. 이때, 상기 금속배선 콘택홀(19) 내에 형성되어 있는 비트라인(13) 상의 마스크절연막패턴(15)은 금속배선 콘택홀(19) 식각공정 및 산화막 스페이서(21)를 형성하기 위한 식각공정으로 두께가 (t2)로 감소된다 (도 2b 참조).
그 다음, 전체표면 상부에 금속층(23)을 증착한다. 이때, 상기 금속층(23)은 금속배선 콘택홀(19) 내에서 (t3) 만큼의 단차가 형성되고, 상기 마스크절연막패턴(15)으로부터 (t4)의 단차를 갖는다 (도 2c 참조).
다음, 상기 금속층(23), 층간절연막(17) 및 소정 두께의 마스크절연막패턴 (15)을 CMP 공정으로 제거하여 금속배선 콘택플러그(25)를 형성한다. 이때, 상기 CMP 공정으로 금속배선 콘택플러그(25)를 (P1)과 (P2)로 분리시키기 위해서는 금속을 제거하기 위한 슬러리를 이용하여 적어도 (t4)만큼의 연마공정을 실시해야 한다.
상기와 같은 다층막을 제거하기 위해서는 막 종류간에 연마 속도가 비슷해야 하나, 일반적으로 금속을 제거하기 위한 슬러리를 이용하여 CMP 공정을 실시하는 경우 금속층에 대한 연마속도가 산화막에 비하여 20배 이상 높기 때문에 산화막이나 질화막의 연마속도가 느려 단차가 낮은 부분의 금속층이 제대로 제거되지 않아서 금속배선 콘택플러그가 분리되지 않고, 장비 진동 현상이 발생하여 공정의 안정성이 저하되는 문제점이 있다 (도 2d 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMP 공정을 2단계로 수행하여 금속배선 콘택플러그의 분리를 용이하게 하고, 주변회로영역에서의 연마속도를 감소시켜 공정의 안정성을 향상시키는 반도체소자의 금속배선 콘택플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a는 비트라인 패턴 형성후의 평면도.
도 1b는 금속배선 콘택플러그 콘택 식각후의 평면도.
도 2a 내지 도 2d는 종래기술에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
11, 101 : 반도체기판 13, 103 : 비트라인
15, 105 : 마스크절연막패턴 17, 107 : 층간절연막
19, 109 : 금속배선 콘택홀 21, 111 : 산화막 스페이서
23, 113 : 금속층 25, 113a, 113b : 금속배선 콘택플러그
상기 목적을 달성하기 위하여 본 발명에서는 금속배선 콘택 플러그 형성시(i) 금속/절연막의 식각선택비가 큰 제1 슬러리를 이용하는 CMP 공정 및 (ii) 금속/절연막의 식각선택비가 낮은 제2 슬러리를 이용하는 CMP 공정을 포함하는 2단계 CMP 공정을 수행함으로써 금속 콘택플러그를 용이하게 분리할 수 있는 반도체소자의 금속배선 콘택플러그 형성방법을 제공한다.
구체적으로, 본 발명의 반도체소자 금속배선 콘택플러그 형성방법은
소정의 하부구조물이 구비되는 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
상기 반도체기판에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 금속배선 콘택홀을 형성하는 공정과,
상기 구조의 전체표면 상부에 절연막을 형성하고, 상기 절연막을 전면식각하여 상기 금속배선 콘택홀 및 비트라인 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 금속층을 형성하는 공정과,
상기 금속층, 층간절연막 및 마스크절연막패턴을 CMP 공정으로 제거하여 금속배선 콘택플러그를 형성하되, 상기 CMP 공정은 (i) 금속/절연막의 식각선택비가 10 이상인 제1 슬러리를 이용하는 1차 CMP 공정 및 (ii) 금속/절연막의 식각선택비가 3 이하인 제2 슬러리를 이용하는 2차 CMP 공정을 포함한다.
이때 상기 절연막은 산화막 또는 질화막이다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 금속배선 콘택플러그 형성방법을 도시한 공정 단면도이다.
도 3a는 도1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도로서, 먼저, 반도체기판(101) 상부에 마스크절연막패턴(105)이 적층되어 있는 비트라인(103)을 형성한다. 이때, 상기 비트라인(103)은 텅스텐으로 형성되고, 그 하부에 확산방지막인 Ti/TiN막이 형성된다. 상기 Ti/TiN막은 TiCl4를 소스로 이용하는 화학기상증착방법에 의해 형성된다.
그리고, 상기 마스크절연막패턴(105)은 500∼600℃에서 플라즈마 화학 증착방법에 의해 형성되며, (t1)의 두께로 형성된다.
다음, 전체표면 상부에 층간절연막(107)을 형성하는데, 이때 상기 층간절연막(107)은 산화막으로 형성된다 (도 3a 참조).
도 3b는 도 1b의 B-B' 단면을 나타내는데, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막(107)을 식각하여 금속배선 콘택홀(109)을 형성한다.
다음, 전체표면 상부에 소정 두께의 산화막을 증착한 후 전면식각하여 상기 금속배선 콘택홀(109) 및 비트라인(103)의 측벽에 산화막 스페이서(111)를 형성한다. 이때, 상기 금속배선 콘택홀(109) 내에 형성되어 있는 비트라인(103) 상의 마스크절연막패턴(105)은 금속배선 콘택홀(109) 식각공정 및 산화막 스페이서(111)를 형성하기 위한 식각공정으로 두께가 (t2)로 감소된다 (도 3b 참조).
그 다음, 전체표면 상부에 금속층(113)을 증착한다. 이때, 상기 금속층(113)은 TiN을 원자층 증착 (Atomic Layer Deposition; ALD) 방법으로 형성한 것으로, 금속배선 콘택홀(109) 내에서 (t3) 만큼의 단차가 형성되고, 상기 마스크절연막패턴(105)으로부터 (t4)의 단차를 갖는다 (도 3c 참조).
다음, 상기 금속층(113), 층간절연막(107) 및 소정 두께의 마스크절연막패턴(105)을 (i) 금속/절연막의 식각선택비가 10 이상인 제1 슬러리를 이용하여 1차 CMP 공정을 수행하고, (ii) 금속/절연막의 식각선택비가 3 이하인 제2 슬러리를 이용하여 2차 CMP 공정을 수행한다.
상기 1차 CMP 공정에 의하여 층간절연막(107) 및 마스크절연막패턴(105)에 비하여 금속층(113)이 더 많이 연마된 금속배선 콘택플러그(113a)를 1차로 형성하고 (도 3d 참조), 2차 CMP 공정에 의하여 (P1)과 (P2) 영역이 완전히 분리된 금속배선 콘택플러그(113b)를 형성한다 (도 3e 참조).
즉, 상기 1차 CMP 공정에 의하여 (t3) 이상의 두께로 층간절연막(107) 및 금속층(113)이 연마되고, 2차 CMP 공정에 의하여 (t4) 이상의 두께로 마스크절연막패턴(105), 층간절연막(107) 및 금속층(113)이 연마되어 비트라인(103) 상의 마스크절연막패턴(105)의 두께는 (t2)보다 작은 (t5)로 감소된다
상기 1차 및 2차 CMP 공정에 사용된 슬러리는 모두 50∼300nm 크기의 실리카 또는 알루미나 등의 연마제가 포함된 슬러리인데,
상기 1차 CMP 공정은 질화막 또는 산화막에 대한 금속층의 선택비가 10 이상이고, pH가 2∼12이고, 산화제로 H2O2가 1∼6 부피l% 함유된 슬러리를 이용하여 수행하는 것이 바람직하고,
상기 2차 CMP 공정은 질화막 또는 산화막에 대한 금속층의 선택비가 3 이하이고, pH가 2∼12이고, 산화제로 H2O2가 1∼6 부피% 함유되며, 안정화제로 -NH2기를 포함하는 유기화합물이 0.1∼1중량% 함유되어 있는 슬러리를 이용하여 실시되는 것이 바람직하다.
따라서, 상기 CMP 공정은 1차로 금속층 상부를 제거하고, 2차로 금속배선 콘택플러그를 분리하는 2단계로 수행됨으로써 단차가 낮은 부분의 금속층이 제대로 제거되지 않아서 금속배선 콘택플러그가 제대로 분리되지 않는 현상을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서는 금속배선 콘택 플러그 형성시 (i) 금속/절연막의 식각선택비가 큰 제1 슬러리를 이용하는 CMP 공정 및 (ii) 금속/절연막의 식각선택비가 낮은 제2 슬러리를 이용하는 CMP 공정을 포함하는 2단계 CMP 공정을 수행함으로써 단차가 낮은 부분의 금속층이 제대로 제거되지 않아서 금속배선 콘택플러그가 제대로 분리되지 않는 현상을 방지하여 CMP 공정을 안정화함으로써 CMP 공정의 장비에 대한 의존성을 최소화하고, 궁극적으로 반도체 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (9)
- 삭제
- 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,전체표면 상부에 층간절연막을 형성하는 공정과,금속배선 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 반도체기판을 노출시키는 금속배선 콘택홀을 형성하는 공정과,상기 금속배선 콘택홀 및 비트라인 측벽에 절연막 스페이서를 형성하는 공정과,전체표면 상부에 금속층을 형성하는 공정과,상기 금속층, 층간절연막 및 마스크절연막패턴을 CMP 공정으로 제거하여 금속배선 콘택플러그를 형성하되, 상기 CMP 공정은 (i) 금속/절연막의 식각선택비가 10 이상인 제1 슬러리를 이용하는 1차 CMP 공정 및 (ii) 금속/절연막의 식각선택비가 3 이하로 안정화제가 첨가된 제2 슬러리를 이용하는 2차 CMP 공정을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 마스크절연막패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 층간절연막은 고밀도 플라즈마 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 금속층은 원자층 증착방법 (Atomic Layer Deposition)에 의해 증착된 TiN 막인 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 제1 슬러리 및 제2 슬러리는 2∼12의 pH를 가지며 산화제인 H2O2가 1∼6 부피% 만큼 함유된 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 제2 슬러리에 첨가된 안정화제는 -NH2기를 포함하는 0.1∼1 중량% 만큼의 유기화합물인 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 제1 슬러리 및 제2 슬러리는 연마제로 50∼300nm 입자 크기의 실리카 또는 알루미나를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
- 제 2 항에 있어서,상기 절연막은 산화막 또는 질화막인 것을 특징으로 하는 반도체소자의 금속배선 콘택플러그 형성방법.
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