JP2006344784A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜８上に第１の導電膜１１を形成する工程と、第１の導電膜１１上又は上方に第２の導電膜１２を形成する工程と、第２の導電膜１２上又は上方にマスク膜５０を形成する工程と、マスク膜５０をマスクとして、かつ第１の導電膜１１をストッパーとして、第２の導電膜１２をドライエッチングすることにより、第２の導電膜１２をパターニングする工程と、マスク膜５０及び第２の導電膜１２をマスクとして第１の導電膜１１をエッチングすることにより、第１の導電膜１１をパターニングする工程とを具備する。第２の導電膜１２をパターニングする工程及び第１の導電膜１１をパターニングする工程によって、配線パターンが形成される。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、配線形成のためのドライエッチング時に、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法及び半導体装置に関する。

図３の各図は、従来の半導体装置の製造方法を説明する為の断面図である。まず、図３（Ａ）に示すように、第１導電型のシリコン基板１０１が有する第２導電型のウェル１２０に、２つのトランジスタを形成するとともに、シリコン基板１０１に放電用の第１導電型の不純物領域１０７ｄを形成する。第１のトランジスタは、第１導電型の不純物領域１０７ａをソースとしており、第１導電型の不純物領域１０７ｂをドレインとしている。第２のトランジスタは、不純物領域１０７ｂをソースとしており、第１導電型の不純物領域１０７ｃをドレインとしている。

次いで、２つのトランジスタ及び放電用の不純物領域１０７ｄ上を含む全面上に、層間絶縁膜１０８を形成し、層間絶縁膜１０８にタングステンプラグ１０９ａ，１０９ｂ、及びダミータングステンプラグ１０９ｃを埋め込む。タングステンプラグ１０９ａ，１０９ｂは、それぞれトランジスタのゲート電極１０４ａ,１０４ｂに接続しており、ダミータングステンプラグ１０９ｃは放電用の不純物領域１０７ｄに接続している。

次いで、層間絶縁膜１０８、タングステンプラグ１０９ａ，１０９ｂ、及びダミータングステンプラグ１０９ｃそれぞれ上を含む全面上に、バリア膜１１１、Ａｌ合金膜１１２、及び反射防止膜１１３をこの順に積層する。バリア膜１１１は、ＴｉＮ膜及びＴｉ膜をこの順に積層した膜であり、反射防止膜１１３はＴｉ膜及びＴｉＮ膜をこの順に積層した膜である。次いで、反射防止膜１１３上にレジストパターン１５０を形成する。

次いで、図３（Ｂ）に示すように、レジストパターン１５０をマスクとして、プラズマを用いたドライエッチングを行う。Ａｌ合金膜に対するＴｉ膜及びＴｉＮ膜それぞれの選択比は、ほとんどない。このため、一回のドライエッチングによって、Ａｌ合金配線１１０ａ，１１０ｂ，１１０ｄ、及びダミーＡｌ合金配線１１０ｃが形成される。Ａｌ合金配線１１０ａ，１１０ｂはそれぞれタングステンプラグ１０９ａ，１０９ｂ上に位置しており、ダミーＡｌ合金配線１１０ｃは、ダミータングステンプラグ１０９ｃ上に位置している（例えば特許文献１参照）。
このドライエッチングにおいて、Ａｌ合金膜１１２等に対するプラズマチャージは、タングステンプラグ１０９ｃを介して不純物領域１０７ｄに放電される。
特開平１０−１５４８０８号公報（図１）

配線を形成するときのドライエッチングにおいて、配線の密度が密な部分（例えば図４におけるＡｌ合金配線１１０ａ，１１０ｂ，１１０ｄの相互間）は、Ａｌ合金配線の密度が疎な部分（例えば図４におけるＡｌ合金配線１１０ｃの周囲）と比べてエッチングレートが遅い。このため、図４に示すように、ドライエッチングが進行すると、配線が密な部分が、他の部分から孤立した島になる。

一般に、トランジスタに接続する配線及びその周囲の配線の密度は密になりやすい。このため、ドライエッチングが進行すると、トランジスタに接続する配線及びその周囲の配線が、他の部分から孤立した島を形成する。このような状態でドライエッチングを継続すると、トランジスタに接続する配線のみならず、その周囲に位置する配線もアンテナ効果を発揮し、イオンや電子等の電荷を補足する。このため、配線の量すなわち島の大きさによって補足する電荷の量が変化する。そして、島の相互間で電位差が生じ、ゲート絶縁膜がダメージを受ける場合がある。
また、周囲に位置する配線にチャージした電荷が、ゲート絶縁膜を介して半導体基板に流れ、ゲート絶縁膜にダメージを与えることがある。

このため、ドライエッチングが進行した後においても、ゲート絶縁膜に電荷がチャージすることを抑制できる技術の開発が望まれている。
本発明は上記のような事情を考慮してなされたものであり、その目的は、配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜上に、第１の導電膜を形成する工程と、
前記第１の導電膜上に、第２の導電膜を形成する工程と、
前記第２の導電膜上に、マスク膜を形成する工程と、
前記マスク膜をマスクとして、かつ前記第１の導電膜をストッパーとして、前記第２の導電膜をドライエッチングすることにより、前記第２の導電膜をパターニングする工程と、
前記マスク膜及び前記第２の導電膜をマスクとして前記第１の導電膜をエッチングすることにより、前記第１の導電膜をパターニングする工程と、
を具備し、前記第２の導電膜をパターニングする工程及び前記第１の導電膜をパターニングする工程によって配線パターンが形成される。

この半導体装置の製造方法によれば、前記第２の導電膜のパターニングが終了した状態では、前記第１の導電膜はパターニングされていない。このため、前記第２の導電膜を形成するときのドライエッチングが進行しても、前記第２の導電膜にチャージした電荷は、前記第１の導電膜を介して放電される。従って、前記配線パターンに接続している素子（例えばトランジスタのゲート絶縁膜）にチャージダメージを与えることを抑制できる。

前記絶縁膜は、前記絶縁膜は、ゲート絶縁膜上に位置するゲート電極の上又は上方に形成され、前記配線パターンは前記ゲート電極に電気的に接続していてもよい。
前記第２の導電膜をパターニングする工程において、前記第１の導電膜に対する前記第２の導電膜の選択比は２以上であるのが好ましい。例えば、前記第１の導電膜はＣｕ膜であり、前記第２の導電膜はＡｌ合金膜である。
前記第１の導電膜の膜厚は、前記第２の導電膜の膜厚の１０％以下であるのが好ましい。

前記第２の導電膜を形成する工程と、前記マスク膜を形成する工程の間に、前記第２の導電膜上に反射防止膜を形成する工程を具備し、前記マスク膜を形成する工程において、前記マスク膜を前記反射防止膜上に形成し、前記第２の導電膜をパターニングする工程において、前記反射防止膜を前記第２の導電膜とともにパターニングしてもよい。

前記配線パターンは、相互間隔が０．３μｍ以下の部分があってもよい。この場合でも、前記配線パターンに接続している素子にチャージダメージを与えることを抑制できる。

本発明に係る半導体装置は、絶縁膜と、
前記絶縁膜上に形成された配線パターンと、
を具備し、前記配線パターンは、第１の導電膜の上に、該第１の導電膜に対する選択比が２以上である第２の導電膜を積層した構造を有する。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の一実施形態に係る半導体装置の製造方法を説明する為の断面図である。
まず、図１（Ａ）に示すように、第２導電型のウェル２０ａが形成されている第１導電型のシリコン基板１に、素子分離膜２を、トレンチアイソレーション法を用いて埋め込む。これにより、トランジスタが形成されるトランジスタ形成領域１ａと、プラズマチャージが放電される放電領域１ｂとが互いに分離される。トランジスタ形成領域１ａはウェル２０ａに位置している。なお、素子分離膜２はＬＯＣＯＳ法により形成されてもよい。

次いで、シリコン基板１を熱酸化する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、トランジスタのゲート絶縁膜となる熱酸化膜３が形成される。なお、放電領域１ｂに位置するシリコン基板１にも熱酸化膜が形成される。

次いで、熱酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、熱酸化膜３上にはトランジスタのゲート電極４ａ，４ｂが形成される。次いで、ゲート電極４ａ，４ｂ及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、トランジスタの低濃度不純物領域６ａ，６ｂ，６ｃ，６ｄが形成される。また、放電領域１ｂに位置するシリコン基板１にも不純物が注入される。

次いで、ゲート電極４ａ，４ｂ上を含む全面上に酸化シリコン膜又は酸化シリコン膜と窒化シリコン膜の積層膜を形成し、この膜をエッチバックする。これにより、ゲート電極４ａ，４ｂの側壁はサイドウォール５で覆われる。なお、このエッチバック工程において、熱酸化膜３は、ゲート電極４ａ，４ｂの下に位置するゲート絶縁膜３ａ，３ｂを除いて薄くなる。

次いで、ゲート電極４ａ，４ｂ、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に第１導電型の不純物イオンを注入する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、第１導電型の不純物領域７ａ，７ｂ，７ｃが形成され、放電領域１ｂに位置するシリコン基板１には、放電用の不純物領域７ｄが形成される。

不純物領域７ａは、ゲート電極４ａを有するトランジスタのソースとして機能する。不純物領域７ｂは、ゲート電極４ａを有するトランジスタのドレイン、及びゲート電極４ｂを有するトランジスタのソースとして機能する。不純物領域７ｃは、ゲート電極４ｂを有するトランジスタのドレインとして機能する。
このようにして、シリコン基板１にはトランジスタ及び放電用の不純物領域７ｄが形成される。

次いで、トランジスタ及び放電用の素子それぞれを含む全面上に、酸化シリコンを主成分とする層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には接続孔８ａ，８ｂ，８ｃが形成される。接続孔８ａ，８ｂそれぞれは、ゲート電極４ａ，４ｂ上に位置し、接続孔８ｃは不純物領域７ｄ上に位置する。
その後、レジストパターンを除去する。

次いで、接続孔それぞれの中及び層間絶縁膜８上に、タングステン膜をＣＶＤ法により形成する。次いで、この層間絶縁膜８上に位置するタングステン膜を、エッチバック又はＣＭＰ法により除去する。これにより、接続孔８ａ，８ｂ，８ｃそれぞれ内には、タングステンプラグ９ａ，９ｂ，９ｃが形成される。

次いで、図１（Ｂ）に示すように、層間絶縁膜８上及びタングステンプラグ９ａ，９ｂ，９ｃそれぞれ上に、Ｃｕ膜１１をスパッタリング法により形成する。Ｃｕ膜１１の厚さは、例えば５０ｎｍ以下であり、後述するＡｌ合金膜の厚さの１０％以下であるのが好ましい。

次いで、Ｃｕ膜１１上にＡｌ合金膜１２をスパッタリング法により形成する。Ａｌ合金膜の厚さは、例えば５００ｎｍである。次いで、Ａｌ合金膜１２上に反射防止膜１３を形成する。反射防止膜１３は、Ｔｉ膜及びＴｉＮ膜をこの順に積層した膜であり、スパッタリング法及び反応性スパッタリング法を用いて形成される。

次いで、図１（Ｃ）に示すように、反射防止膜１３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、反射防止膜１３上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして、プラズマを用いた第１のドライエッチングを行う。このとき用いるガスはＣｌ_２／ＢＣｌ_３／ＣＨＦ_３／Ａｒの混合ガスであり、Ｃｕ膜１１に対するＡｌ合金膜１２のエッチング選択比が２以上である。これにより、反射防止膜１３及びＡｌ合金膜１２はパターニングされる。

次いで、図２（Ａ）に示すように、レジストパターン５０、反射防止膜１３及びＡｌ合金膜１２をマスクとして、プラズマを用いた第２のエッチングを行う。このとき用いるガスはＳｉＣｌ_４／Ｃｌ_２／Ｎ_２／ＮＨ_３の混合ガスである。これにより、Ｃｕ膜１１はパターニングされ、配線１０ａ，１０ｂ，１０ｃ，１０ｄが形成される。

配線１０ａ，１０ｂは、それぞれタングステンプラグ９ａ，９ｂを介してゲート電極４ａ，４ｂに接続しており、配線１０ｃはタングステンプラグ９ｃを介して放電用の不純物領域７ｄに接続している。配線１０ｄは配線１０ａの近傍を、配線１０ａと略平行に形成されている。

配線１０ａ，１０ｂ，１０ｄの相互間は、デザインルール上最小スペース（例えば０．３μｍ以下）になっており、配線１０ｃは、最も近い配線である配線１０ｂから、最小スペース超離れている。このため、第１のドライエッチング及び第２のドライエッチングのいずれにおいても、配線１０ｂと配線１０ｃの相互間は、配線１０ａ，１０ｂ，１０ｄの相互間よりも先に切り離される。

しかし、Ｃｕ膜１１は、第１のドライエッチングにおいてエッチングストッパーとして機能するため、第１のドライエッチングが終了した時点で、全面に形成されたままである。従って、第１のドライエッチング時に反射防止膜１３及びＡｌ合金膜１２にチャージした電荷は、Ｃｕ膜１１及びタングステンプラグ９ｃを介して放電用の不純物領域７ｄに放電される。従って、第１のドライエッチング時のチャージによる、ゲート絶縁膜３ａ，３ｂのダメージが抑制される。

また、Ｃｕ膜１１の膜厚はＡｌ合金膜１２の膜厚の１０％以下である。このため、第２のドライエッチング時に配線１０ａ，１０ｂ，１０ｄが配線１０ｃから切り離されても、その後のエッチング時間は従来と比べて十分に短い。また、Ｃｕ膜１１の膜厚が薄いために、ドライエッチング時のプラズマへの入力を小さくすることができる。従って、配線１０ａ，１０ｂ，１０ｄがプラズマチャージすることによってゲート絶縁膜３ａ，３ｂが受けるダメージは、従来と比べて十分小さい。

その後、図２（Ｂ）に示すようにレジストパターン５０を除去する。
以上の通り、本発明の一実施形態によれば、配線１０ａ，１０ｂ，１０ｃ，１０ｄを形成するときにゲート絶縁膜３ａ，３ｂが受けるチャージダメージを、従来と比べて小さくすることができる。また、Ｃｕ膜１１はバリア膜としても機能するため、ＴｉＮ／Ｔｉを積層したバリア膜を形成する必要がない。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、Ｃｕ膜１１の代わりにＡｕ膜又はＡｇ膜を用いてもよい。また、上記した実施例は、第１層目の配線層を形成する方法を示しているが、第２層目以降の配線層を、上記した実施例と同様の方法で形成してもよい。

また、ゲート電極となるポリシリコン膜の下に、ポリシリコン膜に対するエッチング選択比が十分小さい（例えば２以下）導電膜を形成してもよい。この場合、ゲート電極を形成するときのドライエッチングは２回行われる。このようにすると、ゲート電極を形成するときにゲート絶縁膜に加わるチャージダメージを、小さくすることができる。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。 （Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 従来の製造方法の課題を説明する為の断面図。

符号の説明

１，１０１…シリコン基板、２…素子分離膜、３…熱酸化膜、３ａ，３ｂ…ゲート絶縁膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、５…サイドウォール、６ａ，６ｂ，６ｃ，６ｄ…低濃度不純物領域、７ａ，７ｂ，７ｃ，７ｄ，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，８ｃ…接続孔、９ａ，９ｂ，９ｃ，１０９ａ，１０９ｂ，１０９ｃ…タングステンプラグ、１０ａ，１０ｂ，１０ｃ，１０ｄ…配線、１１…Ｃｕ膜、１２，１１２…Ａｌ合金膜、１３，１１３…反射防止膜、２０ａ，１２０…ウェル、５０，１５０…レジストパターン、１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ…Ａｌ合金配線、１１１…バリア膜

Claims (8)

1. 絶縁膜上に、第１の導電膜を形成する工程と、
   前記第１の導電膜上に、第２の導電膜を形成する工程と、
   前記第２の導電膜上に、マスク膜を形成する工程と、
   前記マスク膜をマスクとして、かつ前記第１の導電膜をストッパーとして、前記第２の導電膜をドライエッチングすることにより、前記第２の導電膜をパターニングする工程と、
   前記マスク膜及び前記第２の導電膜をマスクとして前記第１の導電膜をエッチングすることにより、前記第１の導電膜をパターニングする工程と、
   を具備し、前記第２の導電膜をパターニングする工程及び前記第１の導電膜をパターニングする工程によって配線パターンが形成される半導体装置の製造方法。
2. 前記絶縁膜は、ゲート絶縁膜上に位置するゲート電極の上又は上方に形成され、
   前記配線パターンは前記ゲート電極に電気的に接続している請求項１に記載の半導体装置の製造方法。
3. 前記第２の導電膜をパターニングする工程において、前記第１の導電膜に対する前記第２の導電膜の選択比は２以上である請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１の導電膜はＣｕ膜、Ａｕ膜、またはＡｇ膜であり、前記第２の導電膜はＡｌ合金層を有する請求項３に記載の半導体装置の製造方法。
5. 前記第１の導電膜の膜厚は、前記第２の導電膜の膜厚の１０％以下である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第２の導電膜を形成する工程と、前記マスク膜を形成する工程の間に、前記第２の導電膜上に反射防止膜を形成する工程を具備し、
   前記マスク膜を形成する工程において、前記マスク膜を前記反射防止膜上に形成し、
   前記第２の導電膜をパターニングする工程において、前記反射防止膜を前記第２の導電膜とともにパターニングする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 前記配線パターンは、相互間隔が０．３μｍ以下の部分がある請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 絶縁膜と、
   前記絶縁膜上に形成された配線パターンと、
   を具備し、前記配線パターンは、第１の導電膜の上に、該第１の導電膜に対する選択比が２以上である第２の導電膜を積層した構造を有する半導体装置。

Images