JP2010010218A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減すること。
【解決手段】SRAMが形成された第1の領域Iとそれ以外の第2の領域IIとを有するシリコン基板10と、第1の領域Iに形成され、第1のゲート電極19aを備えたSRAMの第1のトランジスタTRn1と、第2の領域IIに形成され、第2のゲート電極19bを備えた第2のトランジスタTRn0とを有し、第1のゲート電極19aの高さが、第2のゲート電極19bの高さよりも低い半導体装置による。
【選択図】図12
【解決手段】SRAMが形成された第1の領域Iとそれ以外の第2の領域IIとを有するシリコン基板10と、第1の領域Iに形成され、第1のゲート電極19aを備えたSRAMの第1のトランジスタTRn1と、第2の領域IIに形成され、第2のゲート電極19bを備えた第2のトランジスタTRn0とを有し、第1のゲート電極19aの高さが、第2のゲート電極19bの高さよりも低い半導体装置による。
【選択図】図12
Description
本発明は、半導体装置とその製造方法に関する。
SRAM(Static Random Access Memory)は、データを格納するためのレジスタやキャッシュメモリとしてCPU(Central Processing Unit)等の半導体装置に広く用いられている。CPUは、演算を行うロジック回路領域とデータを格納するSRAM領域とを有しており、SRAM領域の占有面積の縮小化することにより小型化を達成しうる。
SRAM領域の占有面積を縮小化するには、例えば、SRAMを構成するトランジスタ等のレイアウトを工夫する方法がある(特許文献1)。しかしながら、プロセス上の制約によってレイアウトの自由度には限界がある。
一方、CPUのロジック回路領域については、占有面積の縮小よりもトランジスタの駆動能力を優先させて演算速度を速めるのが好ましい。駆動能力の向上には、内部応力の強い窒化膜等でトランジスタのゲート電極を被覆し、その応力によってチャンネル領域に歪みを加え、それによりキャリアの移動度を低減する方法がある(特許文献2)。
特開平11−45948号公報
特開2007−157924号公報
SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減することを目的とする。
以下の開示の一観点によれば、SRAMが形成された第1の領域とそれ以外の第2の領域とを有する半導体基板と、前記第1の領域に形成され、第1のゲート電極を備えた前記SRAMの第1のトランジスタと、前記第2の領域に形成され、第2のゲート電極を備えた第2のトランジスタとを有し、前記第1のゲート電極の高さが、前記第2のゲート電極の高さよりも低い半導体装置が提供される。
また、別の観点によれば、SRAMが形成される第1の領域とそれ以外の第2の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電膜を形成する工程と、前記第1の領域における前記導電膜の膜厚を、前記第2の領域における該導電膜の膜厚よりも薄くする工程と、前記導電膜をパターニングすることにより、前記第1の領域に前記SRAMのトランジスタの第1のゲート電極を形成し、前記第2の領域に第2のゲート電極を形成する工程と、前記第1及び第2のゲート電極のそれぞれの横の前記半導体基板にソース/ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、第1及び第2のゲート電極を形成する前に、第1の領域における導電膜の膜厚を第2の領域におけるよりも予め薄くする。よって、レジストパターンをエッチングマスクにして導電膜をエッチングするとき、第1の領域では第2の領域よりも導電膜のエッチングが早期に終了する。そのため、第1の領域におけるレジストパターンの後退量が第2の領域よりも低減されるので、第1のゲート電極の後退量も抑えられ、後退量を見込んでSRAMセルを広く設計する必要がなくなり、半導体装置の小型化を実現することが可能となる。
(1)予備的事項の説明
本発明の実施の形態の説明に先立ち、予備的事項について説明する。
本発明の実施の形態の説明に先立ち、予備的事項について説明する。
SRAMを備えた半導体装置の小型化を図るには、SRAMのセル面積を縮小することが有効である。但し、以下に説明するように、プロセス上の制約によってセル面積の縮小が困難な場合がある。
図1(a)、(b)は、SRAMを備えた半導体装置の製造途中の平面図である。これらの図は、SRAMのトランジスタのゲート電極を形成する段階を示すものであって、SRAMのセル領域の一部を拡大して示している。
この半導体装置を製造するには、まず、図1(a)に示すように、シリコン基板1に形成された溝内に酸化シリコン等の素子分離絶縁膜2を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれ、素子分離絶縁膜2の間の領域が活性領域1bとなる。
次いで、シリコン基板1の全面にゲート絶縁膜用の不図示の熱酸化膜を形成し、その上にポリシリコン膜等の導電膜5を形成する。
次に、図1(b)に示すように、導電膜5の上にゲート電極形状のレジストパターン6を形成する。
続いて、図2(a)に示すように、このレジストパターン6をエッチングマスクにして導電膜5をドライエッチングする。このとき、図中の矢印で示すように、エッチング雰囲気から受けるダメージによってレジストパターン6の側面は後退する。
このエッチングを終了後にレジストパターン6を除去すると、図2(b)に示すように、パターニングされた導電膜5よりなるゲート電極5aが得られる。
この後に、ゲート電極5aをマスクにして活性領域1bにソース/ドレイン領域用の不純物をイオン注入することで、ゲート電極5aと活性領域1bとが交差する部分に電界効果型トランジスタTRが形成されることになる。
このような半導体装置の製造方法では、図2(a)に示したように、導電膜5のエッチング時にレジストパターン6の側面が後退する。
その結果、図3の拡大平面図に示すように、素子分離絶縁膜2上に位置すべきゲート電極5aの先端部5bが、活性領域1bまで後退してしまうことがある。こうなると、ゲート電極5aの両側の活性領域1bに形成されるソース/ドレイン領域同士が電気的に短絡し、トランジスタTRが不良となってしまう。
このような不都合を回避するため、レジストパターン6の後退量を予め考慮に入れ、図2(a)に示すレジストパターン6の素子分離絶縁膜2への突き出し量Lを大きくとることも考えられる。
しかしながら、これでは突き出し量Lの分だけ素子分離絶縁膜2の幅Wが広くなり、半導体装置の小型化を妨げてしまう。
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
(2)第1実施形態
本実施形態では、SRAM領域とロジック回路領域とを備えた半導体装置について説明する。そのような半導体装置としてはCPUがある。CPUでは、ロジック回路領域において演算が行われ、SRAM領域のレジスタやキャッシュメモリにデータが格納される。
本実施形態では、SRAM領域とロジック回路領域とを備えた半導体装置について説明する。そのような半導体装置としてはCPUがある。CPUでは、ロジック回路領域において演算が行われ、SRAM領域のレジスタやキャッシュメモリにデータが格納される。
図4は、SRAM領域の一つのメモリセルCの等価回路図である。
これに示されるように、一つのメモリセルCは、第1〜第4のn型電界効果型トランジスタTRn1〜TRn4と、第1及び第2のp型電界効果型トランジスタTRp1、TRp2とを有する。
これらのトランジスタのうち、第1及び第3のn型電界効果型トランジスタTRn1、TRn3は、トランスファトランジスタとして機能し、各々のソース/ドレイン領域の一端がビット線BLT、BLCに電気的に接続される。
また、第1及び第2のp型電界効果型トランジスタTRp1、TRp2はロードトランジスタとして機能するものであって、各々のソース/ドレイン領域の一端に電源電圧VDDが印加される。
そして、第2及び第4のn型電界効果型トランジスタTRn2、TRn4は、ドライバートランジスタとして機能し、各々のソース/ドレイン領域の一端は接地電位とされる。
図5は、図4のメモリセルCの設計上の平面レイアウトを示す平面図である。
なお、図5において、図4と同じ要素には図4におけるのと同じ符号を付し、その説明は省略する。また、図5では、簡略化のためにゲート電極と活性領域のレイアウトのみを示し、これら以外の要素については省略している。
図5に示されるように、メモリセルCにおけるシリコン基板10には、STI用の酸化シリコン膜等の素子分離絶縁膜12が形成され、この素子分離絶縁膜12によりトランジスタの活性領域10bが画定される。
そして、その活性領域10bの上に不図示のゲート絶縁膜を介して第1のゲート電極19aが形成され、第1のゲート電極19aと活性領域10bとが交差する部分に既述の各トランジスタTRn1〜TRn4、TRp1、TRp2が形成される。
以下に、この半導体装置の製造方法について説明する。
図6〜図12は、本実施形態に係る半導体装置の製造途中の断面図である。
これらの図では、半導体装置のSRAM領域(第1の領域)Iとロジック回路領域(第2の領域)IIのそれぞれの断面を併記する。このうち、SRAM領域Iについては、図5のA−A線とB−B線に沿った二つの断面について示す。
最初に、図6(a)に示すように、シリコン基板10にSTI用の素子分離溝を形成してその中に酸化シリコン等の素子分離絶縁膜12を埋め込み、この素子分離絶縁膜12によりトランジスタの活性領域10bを画定する。なお、STIに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
そして、イオン注入によりシリコン基板10に不純物を導入し、第1及び第2のpウェル13、15と第1及び第2のnウェル14、16とを形成する。このような不純物の打ち分けは不図示のレジストパターンを用いて行われ、各ウェル13〜16を形成後にそのレジストパターンは除去される。
次に、各ウェル13〜16の表層部分にイオン注入によりトランジスタの閾値調節用の不純物拡散領域を形成した後、各ウェル13〜16内の不純物を活性化させるための活性化アニールを行う。
次いで、図6(b)に示すように、シリコン基板10の表面を熱酸化することにより、厚さが約1〜2nmの熱酸化膜よりなるゲート絶縁膜18を形成する。
続いて、図7(a)に示すように、ゲート絶縁膜18の上に導電膜19としてポリシリコン膜をCVD法により厚さ約100nmに形成する。なお、ポリシリコン膜に代えてアモルファスシリコン膜を導電膜19として形成してもよい。
そして、図7(b)に示すように、導電膜19の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン21とする。
図示のように、第1のレジストパターン21はロジック回路領域IIのみを覆うように形成され、SRAM領域Iは第1のレジストパターン21に覆われずに露出する。
その後に、図8(a)に示すように、第1のレジストパターン21をマスクにして導電膜21をその途中の深さまでドライエッチングし、SRAM領域Iにおける導電膜21の膜厚をロジック回路領域IIにおける膜厚よりも薄くする。どの程度薄くするかは特に限定されないが、本実施形態ではロジック回路領域IIにおける膜厚の75%以下となるような膜厚、例えば50nm程度となるようにSRAM領域Iにおける導電膜21を薄くする。
このドライエッチングはRIE(Reactive Ion Etching)により行われ、CF系のガスとHBrとの混合ガスがエッチングガスとして使用される。このうち、CF系のガスとしては、CF4、CHF3、C2F6、及びC4F8のいずれかを使用し得る。また、エッチング条件は特に限定されないが、本実施形態ではエッチング雰囲気の圧力を1〜100Pa程度とし、エッチング雰囲気に印加する高周波電力の周波数を13.56MHzとする。
なお、エッチング深さは、エッチング時間を制御することによりある程度調節することができる。
この後に、第1のレジストパターン21は除去される。
続いて、図8(b)に示すように、導電膜19の上にフォトレジストを塗布し、それを露光、現像してゲート電極形状の第2のレジストパターン25を形成する。
次に、図9(a)に示すように、第2のレジストパターン25をマスクにして導電膜19をドライエッチングすることにより、SRAM領域Iに第1のゲート電極19aを形成すると共に、ロジック回路領域に第2のゲート電極19bを形成する。
このときのエッチング条件は特に限定されず、図8(a)の工程と同じエッチングガス、圧力、及び高周波電力を採用し得る。
ここで、上記のようにSRAM領域Iにおける導電膜19の膜厚をロジック回路領域IIにおけるよりも予め薄くしておいたので、本工程におけるSRAM領域Iの導電膜19のエッチングはロジック回路領域IIよりも早期に終了する。
図13は、この工程を終了した後のSRAM領域Iの平面図である。なお、既述の図9(a)のSRAM領域Iにおける二つの断面図は、それぞれ図13のA−A線とB−B線に沿った断面図に相当する。
図13に示されるように、第2のレジストパターン25は、エッチング雰囲気から受けるダメージによってその側面が後退する。
但し、SRAM領域Iでは、上記のようにエッチングが早期に終了するので、第2のレジストパターン25の後退量ΔDはロジック回路領域IIにおけるよりも少なくて済む。したがって、後退量ΔDを見込んだゲート電極の突き出し量Lをロジック回路領域IIにおけるよりも少なくでき、素子分離絶縁膜12の幅Wをロジック回路領域IIよりも狭くすることが可能となる。
この後に、第2のレジストパターン25は除去される。
次に、図9(b)に示すように、第1及び第2のゲート電極19a、19bをマスクにし、シリコン基板10に不純物をイオン注入する。これにより、ゲート電極19a、19bの横のシリコン基板10に、第1及び第2のn型ソース/ドレインエクステンション31、33と、第1及び第2のp型ソース/ドレインエクステンション32、34が図示のように形成される。
なお、n型とp型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。また、この後に更に各ソース/ドレインエクステンション31〜34にポケット注入を行ってもよい。
次いで、図10(a)に示すように、シリコン基板10の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極19a、19bの側面に絶縁性サイドウォール40として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜又は窒化シリコン膜を形成する。
このようにして形成される絶縁性サイドウォール40のゲート長方向の幅は、ゲート電極19a、19bの高さが低いほど狭くなる。
本実施形態では、上記のようにSRAM領域Iにおける第1のゲート電極19aがロジック回路領域IIにおける第2のゲート電極19bよりも低い。そのため、第1のゲート電極19aの側面における絶縁性サイドウォール40のゲート長方向の幅W1は、第2のゲート電極19bにおける幅W2よりも狭くなる。これにより、SRAM領域Iでは、ゲート長方向のトランジスタのサイズをロジック回路領域IIにおけるよりも小さくでき、これによりSRAM領域Iの縮小化を図ることが可能となる。
なお、絶縁性サイドウォール40の幅W1、W2は、典型的には30〜80nm程度となる。
次に、図10(b)に示す断面構造を得るまでの工程について説明する。
まず、ゲート電極19a、19bと絶縁性サイドウォール40とをマスクにするイオン注入により、シリコン基板10に不純物を導入する。
これにより、SRAM領域Iでは、第1のゲート電極19aの横のシリコン基板10に第1のn型ソース/ドレイン領域41と第1のp型ソース/ドレイン領域42が形成される。
また、ロジック回路領域IIでは、第2のゲート電極19bの横のシリコン基板10に第2のn型ソース/ドレイン領域43と第2のp型ソース/ドレイン領域44とが形成される。
そして、シリコン基板10の上側全面にスパッタ法によりコバルト層等の高融点金属層を形成した後、それをアニールしてシリコンと反応させ、各ソース/ドレイン領域41〜44の上にコバルトシリサイド層等の高融点金属シリサイド層45を形成する。その後に、素子分離絶縁膜12の上等で未反応となっている高融点金属層をウエットエッチングにより除去する。
その高融点金属シリサイド層45は第1及び第2のゲート電極19a、19bの表層にも形成され、これにより各ゲート電極19a、19bが低抵抗化される。
ここまでの工程により、SRAM領域Iには、第1のn型電界効果型トランジスタTRn1と第1のp型電界効果型トランジスタTRp1の基本構造が完成する。
既述のように、第1のn型電界効果型トランジスタTRn1は、SRAMメモリセルにおいてトランスファトランジスタとして機能するものであり、第1のゲート電極19aと第1のn型ソース/ドレイン領域41とを有する。
また、第1のp型電界効果型トランジスタTRp1は、ロードトランジスタとして機能するものであって、第1のゲート電極19aと第1のp型ソース/ドレイン領域42とを有する。
なお、SRAMメモリセルにおけるこれら以外のトランジスタTRn3〜TRn4、TRp2(図5参照)も上記と同様のプロセスによって作製される。
一方、ロジック回路領域IIには、n型の電界効果型コアトランジスタTRn0とp型の電界効果型コアトランジスタTRp0の基本構造が完成する。これらのコアトランジスタTRn0、TRp0は、例えばCPUの演算回路に使用されるものであって、図示のように第2のゲート電極19bやソース/ドレイン領域43、44を有する。
続いて、図11(a)に示すように、シリコン基板10の上側全面にカバー絶縁膜50としてプラズマCVD法により窒化シリコン膜を厚さ約20〜70nmに形成する。
ここで、窒化シリコンよりなるカバー絶縁膜50は、シリコン酸化膜等の他の絶縁膜と比較して膜の内部応力が強く、ゲート電極19a、19bの側面を通じてこれらのゲート電極下のチャンネル領域CRにおけるシリコン基板10に歪みを生じさせる。
特に、上記のように第2のゲート電極19bを第1のゲート電極19aよりも高く形成したことで、第2のゲート電極19bの側面がカバー絶縁膜50から受ける応力の大きさは第1のゲート電極19aのそれと比較して大きくなる。
そのため、第2のゲート電極19b下のチャンネル領域CRでは、第1のゲート電極19a下と比較してシリコン基板10の歪みが大きくなるので、その歪みによってキャリアの移動度を小さくでき、トランジスタの駆動能力を高めることが可能となる。
次いで、図11(b)に示すように、カバー絶縁膜50の上にCVD法により酸化シリコン膜を形成し、その酸化シリコン膜を層間絶縁膜51とする。その後、層間絶縁膜51の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。平坦化後の層間絶縁膜51の膜厚は、シリコン基板10の平坦面上で例えば約200〜400nmとなる。
次に、図12に示すように、フォトリソグラフィとエッチングによりソース/ドレイン領域41〜44上の絶縁膜50、51にコンタクトホール51aを形成し、その中にソース/ドレイン領域41〜44と電気的に接続された導電性プラグ52を埋め込む。
その導電性プラグ52を形成するには、まず、コンタクトホール51aの内面と層間絶縁膜51の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。そして、このグルー膜の上にCVD法によりタングステン膜を形成してコンタクトホール51aを埋め込んだ後、層間絶縁膜51の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール51a内にのみ導電性プラグ52として残す。
この後は、金属配線と層間絶縁膜とを交互に積層して多層配線構造を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、図8(a)に示したように、ゲート電極を形成する前に、SRAM領域Iにおける導電膜19の厚さを予め薄くしておく。そのため、図13に示したように、導電膜19をパターニングしてゲート電極19a、19bを形成する際、SRAM領域Iにおける第2のレジストパターン25の後退量ΔDがロジック回路領域IIにおけるよりも少なくなる。その結果、後退量ΔDを見込んだゲート電極の突き出し量Lをロジック回路領域IIにおけるよりも少なくすることができ、素子分離絶縁膜12の幅Wをロジック回路領域IIよりも狭くすることが可能となる。これにより、SRAM領域Iの占有面積を低減でき、半導体装置の小型化を図ることが可能となる。
例えば、図13の平面図においてメモリセルCのX方向の長さを750nm、Y方向の長さを340nmとし、セル面積が0.255μm2(=750nm×340nm)の場合を想定する。この場合、SRAM領域Iにおける導電膜19の厚さを、本実施形態のように100nmから予め50nmに薄くすると、薄くしない場合と比較して後退量ΔDを約10nm程度削減できる。
一つのメモリセルCには、第1のゲート電極14aの端部が図13の矢印G1〜G4で示す四箇所に存在することから、メモリセルCのX方向の長さを約40nm(=4×10nm)程度短縮して710nm(=750nm−40nm)とすることができる。これにより、メモリセルCの面積が0.241μm2(=710nm×340nm)となり、セル面積を約5%低減することが可能となる。
なお、SRAM領域Iとロジック回路領域IIにおける導電膜19の膜厚差が少なすぎると、セル面積低減の効果が薄くなる。効果が顕著と言えるのは、本実施形態を採用しない場合と比較してセル面積が2.5%以上低減できる場合である。
2.5%以上のセル面積の低減を図るには、図8(a)の工程におけるエッチングにより、SRAM領域Iにおける導電膜19の厚さをロジック回路領域IIにおける厚さの75%以下とすればよい。このようにすると、SRAM領域Iにおける導電膜19の厚さが75nm(=100nm×0.75)となり、本実施形態を採用しない場合と比較して後退量ΔDを約5nm低減できる。その結果、メモリセルCのX方向の長さが約20nm(=4×5nm)程度短くなって730nm程度となり、メモリセルCの面積は0.249μm2(=730nm×340nm)となって2.5%の面積低減が図られる。
なお、本実施形態のように意図的に第1のゲート電極19aと第2のゲート電極19bとで高低差をつけようとしなくても、プロセス中に自然に高低差が発生する場合がある。例えば、レジストパターンを剥離する薬液や、イオン注入のスルー膜として使用する熱酸化膜を除去するのに使用するフッ酸溶液に曝される回数が各ゲート電極19a、19bで異なると、上記のような高低差が発生する場合もある。
しかしながら、一回の薬液処理によって減るゲート電極の高さは1nm程度であり、各領域I、IIに合わせて8種類のトランジスタがある場合にはゲート電極間の高低差は最大でも8nmであり、10nmを超えることはない。すなわち、このように自然に発生する高低差を利用したのでは、導電膜19のもともとの厚さが100nmの場合、セル面積の縮小に有効な25nm(100nm−75nm)の高低差を達成することができない。
しかも、本実施形態では、図10(a)に示したように、第1のゲート電極14aを第2のゲート電極14bよりも低くしたことで、第1のゲート電極14aの横で絶縁性サイドウォール40の幅W1が第2のゲート電極19bの横における幅W2よりも狭くなる。これにより、SRAM領域Iのゲート長方向の長さが短縮され、半導体装置の一層の小型化を実現することが可能となる。
これに対し、ロジック回路領域IIについては、図11(a)に示したように、第2のゲート電極19bの高さが第1のゲート電極19aよりも高くなるので、第2のゲート電極19bがカバー絶縁膜50から受ける応力を大きくすることができる。そのような応力により、第2のゲート電極19b下のチャネルCRでの移動度が高まり、コアトランジスタTRn0、TRp0の駆動能力が向上し、ロジック回路領域IIに形成される演算回路等の演算速度を高速化することができる。
(3)第2実施形態
第1実施形態では、カバー絶縁膜50の応力を利用してロジック回路領域IIのコアトランジスタTRn0、TRp0の駆動能力を高めるようにした。
第1実施形態では、カバー絶縁膜50の応力を利用してロジック回路領域IIのコアトランジスタTRn0、TRp0の駆動能力を高めるようにした。
但し、駆動能力の向上に必要なカバー絶縁膜50の応力の向きは、トランジスタの導電型がn型の場合とp型の場合とで逆となる。
例えば、n型トランジスタのチャンネル領域では、カバー絶縁膜50が引っ張り応力のときに電子の移動度が低くなり、トランジスタの駆動能力が高くなる。
これに対し、p型トランジスタのチャネル領域では、カバー絶縁膜50が圧縮応力のときにホールの移動度が低くなり、トランジスタの駆動能力が高くなる。
本実施形態では、ロジック回路領域IIにおいて、n型コアトランジスタTRn0とp型コアトランジスタTRp0の双方の駆動能力を高めるのに好適なカバー絶縁膜を以下のようにして形成する。
図14〜図17は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第1実施形態で説明したのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、第1実施形態に従って既述の図10(b)の構造を作製する。
その後、図14(a)に示すように、シリコン基板10の上側全面に第1のカバー絶縁膜61としてプラズマCVD法により窒化シリコン膜を約20〜70nmの厚さに形成し、この第1のカバー絶縁膜61で各ゲート電極19a、19bを覆う。この第1のカバー絶縁膜61を成膜するための成膜ガスは特に限定されないが、本実施形態ではSiH4とNH3との混合ガスを使用する。
ここで、第1のカバー絶縁膜61の内部応力の向きは成膜条件によって調節し得る。本実施形態のようにプラズマCVD法で窒化シリコン膜を形成する場合は、プラズマ化用の高周波電力のパワー、成膜雰囲気の圧力、及び成膜ガスの流量等の成膜パラメータのいずれかを増減させることで応力の向きを調節できる。
例えば、圧力を下げる、或いは高周波電力のパワーを上げると、窒化シリコン膜は緻密となり、圧縮応力となる。逆に、圧力を上げる、或いは高周波電力のパワーを下げると、窒化シリコン膜は疎となり、引っ張り応力となる。
本実施形態では、このような成膜パラメータと応力の向きとの関係を利用し、内部応力が引っ張り応力となるような条件で第1のカバー絶縁膜61を形成する。
次いで、図14(b)に示すように、第1のカバー絶縁膜61の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン64を形成する。
図示のように、その第3のレジストパターン64は、SRAM部Iの全面と、ロジック回路領域IIのn型コアトランジスタTRn0とを覆う。
その後、図15(a)に示すように、第3のレジストパターン64をマスクにして第1のカバー絶縁膜61をドライエッチングし、p型コアトランジスタTRp0の形成領域から第1のカバー絶縁膜61を除去する。
このとき使用されるエッチングガスは特に限定されないが、本実施形態では例えばCHF3、Ar、及びO2の混合ガスを使用する。
この後に、第3のレジストパターン64は除去される。
次に、図15(b)に示すように、シリコン基板10の上側全面にプラズマCVD法で第2のカバー絶縁膜62として窒化シリコン膜を約20〜70nmの厚さに形成し、この第2のカバー絶縁膜62で各ゲート電極19a、19bを覆う。第2のカバー絶縁膜62を成膜するための成膜ガスは特に限定されず、本実施形態では第1のカバー絶縁膜61用の成膜ガスと同じガス、例えばSiH4とNH3との混合ガスを使用する。
既述のように、窒化シリコン膜の内部応力の向きはその成膜条件によって制御し得る。本実施形態では、第1のカバー絶縁膜61を成膜したときと比較して、成膜圧力を下げるか、或いは高周波電力のパワーを上げることにより、内部応力が圧縮応力となる第2のカバー絶縁膜62を形成する。
次いで、図16(a)に示すように、第2のカバー絶縁膜62の上にフォトレジストを塗布し、それを露光、現像することにより、p型コアトランジスタTRp0の形成領域を覆う第4のレジストパターン65を形成する。
そして、図16(b)に示すように、第4のレジストパターン65をマスクにしながら、第4のレジストパターン65で覆われていない部分の第2のカバー絶縁膜62をドライエッチングにより除去する。
このときのエッチングガスは特に限定されないが、本実施形態ではCHF3、Ar、及びO2の混合ガスを使用する。
そして、このエッチングを終了した後に、第4のレジストパターン65は除去される。
この後は、第1実施形態で説明した図11(b)〜図12の工程を行うことにより、図17に示すような層間絶縁膜51のコンタクトホールに導電性プラグ52が埋め込まれた構造を得る。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した半導体装置のロジック回路領域IIでは、n型コアトランジスタTRn0を覆うように引っ張り応力の第1のカバー絶縁膜61を形成し、p型コアトランジスタTRp0を覆うように圧縮応力の第2のカバー絶縁膜62を形成する。
既述のように、n型のトランジスタは引っ張り応力のカバー絶縁膜により駆動能力が高まり、p型のトランジスタは圧縮応力のカバー絶縁膜により駆動能力が高まる。
よって、本実施形態ではロジック回路領域IIのコアトランジスタTRn0、TRp0の両方の駆動能力が高められ、これらのコアトランジスタを有する演算回路等の高速化を図ることが可能となる。
しかも、ロジック回路領域IIでは、第2のゲート電極19bがSRAM領域Iの第1のゲート電極19aよりも高く形成されているので、各カバー絶縁膜61、62の応力が第2のゲート電極19bの側面を介してチャンネル領域CRに伝わり易い。そのため、上記の応力によってチャンネル領域CRのシリコン基板10を大きく歪ませることができ、コアトランジスタTRn0、TRp0の駆動能力を一層向上させることができる。
以下に、本発明の諸態様を付記にまとめる。
(付記1) SRAMが形成された第1の領域とそれ以外の第2の領域とを有する半導体基板と、
前記第1の領域に形成され、第1のゲート電極を備えた前記SRAMの第1のトランジスタと、
前記第2の領域に形成され、第2のゲート電極を備えた第2のトランジスタとを有し、
前記第1のゲート電極の高さが、前記第2のゲート電極の高さよりも低いことを特徴とする半導体装置。
前記第1の領域に形成され、第1のゲート電極を備えた前記SRAMの第1のトランジスタと、
前記第2の領域に形成され、第2のゲート電極を備えた第2のトランジスタとを有し、
前記第1のゲート電極の高さが、前記第2のゲート電極の高さよりも低いことを特徴とする半導体装置。
(付記2) 前記第1及び第2のゲート電極のそれぞれの側面に形成されたサイドウォールを更に有し、
前記第1のゲート電極の側面における前記サイドウォールのゲート長方向の幅が、前記第2のゲート電極の側面における前記サイドウォールのゲート長方向の幅よりも狭いことを特徴とする付記1に記載の半導体装置。
前記第1のゲート電極の側面における前記サイドウォールのゲート長方向の幅が、前記第2のゲート電極の側面における前記サイドウォールのゲート長方向の幅よりも狭いことを特徴とする付記1に記載の半導体装置。
(付記3) 前記第1のゲート電極の高さは、前記第2のゲート電極の高さの75%以下であることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4) 導電型が互いに異なる前記第2のトランジスタを複数備え、
n型の前記第2のトランジスタの前記第2のゲート電極を覆う引っ張り応力の第1の絶縁膜と、
p型の前記第2のトランジスタの前記第2のゲート電極を覆う圧縮応力の第2の絶縁膜とを更に有することを特徴とする付記1〜3のいずれかに記載の半導体装置。
n型の前記第2のトランジスタの前記第2のゲート電極を覆う引っ張り応力の第1の絶縁膜と、
p型の前記第2のトランジスタの前記第2のゲート電極を覆う圧縮応力の第2の絶縁膜とを更に有することを特徴とする付記1〜3のいずれかに記載の半導体装置。
(付記5) 前記第1のトランジスタは、前記SRAMのトランスファトランジスタ、ロードトランジスタ、及びドライバートランジスタのいずれかであることを特徴とする付記1〜4のいずれかに記載の半導体装置。
(付記6) 前記第2の領域は、ロジック回路が形成された領域であることを特徴とする付記1〜5のいずれかに記載の半導体装置。
(付記7) 前記第2のトランジスタは、前記ロジック回路のトランジスタであることを特徴とする付記6に記載の半導体装置。
(付記8) SRAMが形成される第1の領域とそれ以外の第2の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記第1の領域における前記導電膜の膜厚を、前記第2の領域における該導電膜の膜厚よりも薄くする工程と、
前記導電膜をパターニングすることにより、前記第1の領域に前記SRAMのトランジスタの第1のゲート電極を形成し、前記第2の領域に第2のゲート電極を形成する工程と、
前記第1及び第2のゲート電極のそれぞれの横の前記半導体基板にソース/ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記第1の領域における前記導電膜の膜厚を、前記第2の領域における該導電膜の膜厚よりも薄くする工程と、
前記導電膜をパターニングすることにより、前記第1の領域に前記SRAMのトランジスタの第1のゲート電極を形成し、前記第2の領域に第2のゲート電極を形成する工程と、
前記第1及び第2のゲート電極のそれぞれの横の前記半導体基板にソース/ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記9) 前記第1の領域における前記導電膜の膜厚を薄くする工程は、
前記第2の領域における前記導電膜を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第1の領域における前記導電膜をその途中の深さまでエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記8に記載の半導体装置の製造方法。
前記第2の領域における前記導電膜を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第1の領域における前記導電膜をその途中の深さまでエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記8に記載の半導体装置の製造方法。
(付記10) 前記第2の領域に前記第2のゲート電極を複数形成し、
引っ張り応力の第1の絶縁膜により、n型のトランジスタ用の前記第2のゲート電極を覆う工程と、
圧縮応力の第2の絶縁膜により、p型のトランジスタ用の前記第2のゲート電極を覆う工程とを更に有することを特徴とする付記8又は付記9に記載の半導体装置の製造方法。
引っ張り応力の第1の絶縁膜により、n型のトランジスタ用の前記第2のゲート電極を覆う工程と、
圧縮応力の第2の絶縁膜により、p型のトランジスタ用の前記第2のゲート電極を覆う工程とを更に有することを特徴とする付記8又は付記9に記載の半導体装置の製造方法。
1…シリコン基板、1b…活性領域、2…素子分離絶縁膜、5…導電膜、5a…ゲート電極、5b…ゲート電極の先端、6…レジストパターン、10…シリコン基板、10b…活性領域、12…素子分離絶縁膜、13…第1のpウェル、14…第1のnウェル、15…第2のpウェル、16…第2のnウェル、18…ゲート絶縁膜、19…導電膜、19a、19b…第1及び第2のゲート電極、21…第1のレジストパターン、25…第2のレジストパターン、31、33…第1及び第2のn型ソース/ドレインエクステンション、32、34…第1及び第2のp型ソース/ドレインエクステンション、40…絶縁性サイドウォール、41…第1のn型ソース/ドレイン領域、42…第1のp型ソース/ドレイン領域、43…第2のn型ソース/ドレイン領域、44…第2のp型ソース/ドレイン領域、45…高融点金属シリサイド層、50…カバー絶縁膜、51…層間絶縁膜、51a…コンタクトホール、52…導電性プラグ、61、62…第1及び第2のカバー絶縁膜、64…第3のレジストパターン、65…第4のレジストパターン。
Claims (6)
- SRAM(Static Random Access Memory)が形成された第1の領域とそれ以外の第2の領域とを有する半導体基板と、
前記第1の領域に形成され、第1のゲート電極を備えた前記SRAMの第1のトランジスタと、
前記第2の領域に形成され、第2のゲート電極を備えた第2のトランジスタとを有し、
前記第1のゲート電極の高さが、前記第2のゲート電極の高さよりも低いことを特徴とする半導体装置。 - 前記第1及び第2のゲート電極のそれぞれの側面に形成されたサイドウォールを更に有し、
前記第1のゲート電極の側面における前記サイドウォールのゲート長方向の幅が、前記第2のゲート電極の側面における前記サイドウォールのゲート長方向の幅よりも狭いことを特徴とする請求項1に記載の半導体装置。 - 前記第1のゲート電極の高さは、前記第2のゲート電極の高さの75%以下であることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 導電型が互いに異なる前記第2のトランジスタを複数備え、
n型の前記第2のトランジスタの前記第2のゲート電極を覆う引っ張り応力の第1の絶縁膜と、
p型の前記第2のトランジスタの前記第2のゲート電極を覆う圧縮応力の第2の絶縁膜とを更に有することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 前記第2の領域は、ロジック回路が形成された領域であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- SRAMが形成される第1の領域とそれ以外の第2の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記第1の領域における前記導電膜の膜厚を、前記第2の領域における該導電膜の膜厚よりも薄くする工程と、
前記導電膜をパターニングすることにより、前記第1の領域に前記SRAMのトランジスタの第1のゲート電極を形成し、前記第2の領域に第2のゲート電極を形成する工程と、
前記第1及び第2のゲート電極のそれぞれの横の前記半導体基板にソース/ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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