JP2002359369A

JP2002359369A - 半導体装置の製造方法

Info

Publication number: JP2002359369A
Application number: JP2001166393A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-01
Filing date: 2001-06-01
Publication date: 2002-12-13

Abstract

(57)【要約】【課題】半導体装置に付加される寄生容量を十分に低
減させ、半導体装置の動作速度を向上させる。【解決手段】ダミーゲート電極形成工程において、ダ
ミーゲート電極を形成し（ステップＳ２）、サイドウォ
ール形成工程において、ダミーゲート電極の側壁にサイ
ドウォールを形成し（ステップＳ４）、第１の層間絶縁
膜堆積工程において、層間絶縁膜を堆積させ（ステップ
Ｓ６）、第１の層間絶縁膜平坦化工程において、層間絶
縁膜の表面を平坦化し（ステップＳ７）、ダミーゲート
電極除去工程において、ダミーゲート電極を除去し（ス
テップＳ８）、ゲート電極形成工程において、除去され
たダミーゲート電極の形成跡部分にゲート電極を形成し
（ステップＳ９）、サイドウォール除去工程において、
サイドウォールを除去し、ゲート電極の側壁と、層間絶
縁膜との間に空隙を形成する（ステップＳ１０）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ゲート電極の側面にサイドウォール
が形成される半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年の各種電子機器の小型化に伴い、Ｍ
ＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタ等の半導体装置の分野において
も、その小型化、高集積化が急激に進められている。特
に、ＭＯＳトランジスタの分野では、１９７４年にＲ．
Ｈ．Ｄｅｎｎａｒｄ等によって発表されたスケーリング
則（Ｓｃａｌｉｎｇ則）に従い、その高集積化が急激に
進められ、それに伴い、素子の高速化・低消費電力化も
急速に実現されている。

【０００３】しかし、このＭＯＳトランジスタの高集積
化に伴い、ＭＯＳトランジスタに対する寄生容量が増加
し、ＭＯＳトランジスタの動作速度の向上を妨げてしま
うという問題点がある。以下に、この詳細を示す。

【０００４】図９は、従来構成におけるＭＯＳトランジ
スタである半導体装置１００の構成を例示した断面図で
ある。半導体装置１００を製造する場合、まず、素子分
離領域１０３ａ、１０３ｂが形成されたシリコン基板１
０２の表面に、ゲート酸化膜１０４及びゲート電極１１
５を形成し、このゲート電極１１５をマスクとしてＡｓ
＋（砒素）等の不純物を注入することにより、エクステ
ンションソース・ドレイン領域１０７ａ、１０７ｂを形
成する。次に、ゲート電極１１５の側面にサイドウォー
ル１１６ａ、１１６ｂを形成し、今度は、ゲート電極１
１５及びサイドウォール１１６ａ、１１６ｂをマスクと
してＡｓ＋等の不純物を高濃度で注入することにより、
ソース・ドレイン領域１１２ａ、１１２ｂを形成する。
その後、その表面に層間絶縁膜１１３を堆積させ、そこ
にタングステンプラグ１１８ａ、１１８ｂ及びアルミニ
ウム電極層１１９ａ、１１９ｂを形成することにより、
図９に例示するような半導体装置１００が形成される。

【０００５】図１０は、このように製造された半導体装
置１００に付加される寄生容量を例示した断面図であ
る。図１０に例示するように、半導体装置１００には、
ゲート電極１１５と、エクステンションソース・ドレイ
ン領域１０７ｂ及びソース・ドレイン領域１１２ｂとの
間に生じるフリンジ（Ｆｒｉｎｇｅ）容量１２１、ゲー
ト電極１１５と、タングステンプラグ１１８ｂとの間に
生じるゲート・コンタクト間容量１２２等の寄生容量が
付加される。

【０００６】このフリンジ容量１２１は、半導体装置１
００の高集積化に伴い、ゲート電極１１５と、エクステ
ンションソース・ドレイン領域１０７ｂ及びソース・ド
レイン領域１１２ｂとの距離が小さくなればなるほど大
きくなり、また、ゲート・コンタクト間容量１２２は、
半導体装置１００の高集積化に伴い、ゲート電極１１５
と、タングステンプラグ１１８ｂとの距離が小さくなれ
ばなるほど大きくなる。これらの寄生容量の増加は、半
導体装置１００のスイッチング時におけるこの寄生容量
への充電（或いは放電）時間を増加させ、結果、スイッ
チング動作速度を低下させてしまうこととなる。

【０００７】また、これらのフリンジ容量１２１及びゲ
ート・コンタクト間容量１２２は、ゲート電極１１５の
側面の面積が広くなればなるほど、すなわち、ゲート電
極１１５の高さが高くなればなるほど大きくなる。その
ため、これらのフリンジ容量１２１及びゲート・コンタ
クト間容量１２２を低下させるためには、このゲート電
極１１５の高さを低くすることが望ましい。しかし、ゲ
ート電極１１５の低背化は、同時に、ゲート電極１１５
の電気抵抗の増加につながり、その低背化にも限界があ
る。そのため、半導体装置１００の高集積化が進み、ゲ
ート電極１１５の配線幅が狭くなるにつれ、そのアスペ
クト比（配線幅に対する配線高さの比）は増加し、半導
体装置１００の寄生容量全体に占めるフリンジ容量１２
１及びゲート・コンタクト間容量１２２の比率も増加し
ていく。

【０００８】さらに、半導体装置１００の高集積化に伴
い、エクステンションソース・ドレイン領域１０７ａ、
１０７ｂ及びソース・ドレイン領域１１２ａ、１１２ｂ
の形成にも微細化・高精度化が要求される。図９に例示
したように、半導体装置１００には、エクステンション
ソース・ドレイン領域１０７ａ、１０７ｂ及びソース・
ドレイン領域１１２ａ、１１２ｂの形成位置を高い精度
で制御することを目的として、プロセス途中でサイドウ
ォール１１６ａ、１１６ｂが形成されることが一般的で
ある。従来、このサイドウォール１１６ａ、１１６ｂ
は、ＳｉＯ₂によって構成されることが一般的であった
が、近年、半導体装置１００の高集積化に伴い、従来の
ＳｉＯ₂に比べ加工精度がよいＳｉ₃Ｎ₄が用いられるケ
ースが増加している。しかし、このＳｉ₃Ｎ₄の誘電率
は、ＳｉＯ₂の誘電率に比べて大きく、これもフリンジ
容量１２１及びゲート・コンタクト間容量１２２を増加
させてしまう原因の一つとなってしまう。

【０００９】このような問題を解決する手段として、特
開平７−１９３２３３号公報では、ゲート電極の側面部
分にエアギャップを有するＭＯＳトランジスタの構成が
提案されている。

【００１０】図１１は、特開平７−１９３２３３号公報
において提案されたＭＯＳトランジスタ構成を例示した
半導体装置２００の断面図である。なお、図１１では、
特開平７−１９３２３３号公報とは異なる番号を付して
ある。

【００１１】特開平７−１９３２３３号公報に示すよう
に、この半導体装置２００を製造する場合、まず、シリ
コン（Ｓｉ）基板２２０上に、ゲート酸化膜を介して、
側面に側壁Ｓｉ₃Ｎ₄ 膜が設けられたゲート電極２１０
を形成し、さらに、イオン注入によりソース・ドレイン
領域２３０を形成する。次に、選択エピタキシャルによ
ってソース・ドレイン領域２３０上にせり上げ部を形成
し、その後、ゲート電極２１０側面の側壁Ｓｉ₃Ｎ₄ 膜
を除去する。そして、側壁Ｓｉ₃Ｎ₄ 膜の除去後、表面
にＣＶＤ酸化膜２７０を堆積させ、これにより側壁Ｓｉ
₃Ｎ₄ 膜の除去部分を真空部２４０とするものである。
この真空部２４０の誘電率は、１或いはそれに近い値と
なるため、この真空部２４０に誘電率が高い側壁Ｓｉ₃
Ｎ₄ 膜が形成されている場合に比べ、フリンジ容量及び
ゲート・コンタクト間容量を低減させることが可能とな
る。

【００１２】また、このような問題を解決する手段とし
て、特開平１１−１７１６６号公報では、別の方法によ
ってゲート電極近傍にエアギャップを設けたＭＯＳトラ
ンジスタの構成が提案されている。

【００１３】図１２は、特開平１１−１７１６６号公報
において提案されたＭＯＳトランジスタ構成を例示した
半導体装置３００の断面図である。なお、図１２では、
特開平１１−１７１６６号公報とは異なる番号を付して
ある。

【００１４】特開平１１−１７１６６号公報に示すよう
に、この半導体装置３００を製造する場合、まず、素子
分離層３０２が形成されたシリコン基板３０１の表面に
ゲート酸化膜を介してゲート電極３０５を形成し、この
ゲート電極３０５をマスクとしてＬＤＤ領域３０６を形
成する。次に、ゲート電極３０５の側面に２重構造のサ
イドウォール（第１のサイドウォール３０７Ａ、及び第
２のサイドウォール３０８Ａ）を形成した後、ｎ型拡散
層３０６Ａを形成する。その後、りん酸等によって第１
のサイドウォール３０７Ａを部分的にエッチングするこ
とにより、このエッチング部分に溝を形成し、全面に酸
化膜３１０を形成する。これにより、エッチングによっ
て形成された溝部分がエアギャップ３１１となり、この
エアギャップ３１１によりフリンジ容量を低減させるこ
とができる。

【００１５】また、このように、ゲート電極の側面に２
重構造のサイドウォールを形成し、それらのサイドウォ
ールのうち、ゲート電極側に位置するサイドウォールを
除去することによってエアギャップを構成する方法は、
特開平９−２４６５４４号公報においても提案されてい
る。

【００１６】

【発明が解決しようとする課題】しかし、従来の方法で
は、半導体装置に付加される寄生容量を十分に低減させ
ることができないという問題点がある。

【００１７】例えば、特開平７−１９３２３３号公報に
おいて提案された方法の場合、選択エピタキシャルによ
ってソース・ドレイン領域２３０上にせり上げ部を形成
している。現在の選択エピタキシャル技術では、このエ
ピタキシャル成長時に、成長領域端でファセット（Ｆａ
ｃｅｔ）が生じてしまうため、側壁Ｓｉ₃Ｎ₄ 膜の除去
時にその除去後の開口部が広がってしまう。そのため、
このように広がった開口部を埋め込むことなくＣＶＤ酸
化膜２７０を形成することは、技術的に困難である。結
果、フリンジ容量及びゲート・コンタクト間容量を十分
に低減させることは困難である。

【００１８】また、例えば、特開平１１−１７１６６号
公報に提案された方法では、第１のサイドウォール３０
７Ａを部分的にのみ除去している。これは、第１のサイ
ドウォール３０７Ａを完全に除去しようとした場合、第
２のサイドウォール３０８Ａまでリフトオフされてしま
うことにも起因する。この場合、エアギャップ３１１
は、ゲート電極３０５とゲート酸化膜の境界部近傍には
形成されない。前述のように、フリンジ容量は、ゲート
電極３０５と、ＬＤＤ領域３０６及びｎ型拡散層３０６
Ａとの距離が小さいほど大きくなる。そのため、このＬ
ＤＤ領域３０６及びｎ型拡散層３０６Ａとの距離が小さ
くなるゲート電極３０５とゲート酸化膜の境界部近傍に
十分なエアギャップを形成できない場合、そのフリンジ
容量を、効果的に低減させることはできない。

【００１９】さらに、例えば、特開平１１−１７１６６
号公報及び特開平９−２４６５４４号公報において提案
されたようなゲート電極の側面に２重構造のサイドウォ
ールを形成し、それらのサイドウォールのうち、ゲート
電極側に位置するサイドウォールを除去する方法では、
ゲート電極の側面方向において十分な幅のエアギャップ
を設けることができず、ゲート・コンタクト間容量の低
減には、ほとんど役にたたない。

【００２０】本発明はこのような点に鑑みてなされたも
のであり、半導体装置に付加される寄生容量を十分に低
減させ、半導体装置の動作速度を向上させることが可能
な半導体装置の製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明では上記課題を解
決するために、ダマシンプロセスによってゲート電極の
形成を行う半導体装置の製造方法において、半導体基板
の外面に、ダミーゲート電極を形成するダミーゲート電
極形成工程と、前記ダミーゲート電極の側壁にサイドウ
ォールを形成するサイドウォール形成工程と、前記半導
体基板における前記ダミーゲート電極及び前記サイドウ
ォールの形成面側に、第１の層間絶縁膜を堆積させる第
１の層間絶縁膜堆積工程と、前記第１の層間絶縁膜の表
面を平坦化し、前記ダミーゲート電極の少なくとも一部
を表面に露出させる第１の層間絶縁膜平坦化工程と、前
記ダミーゲート電極を除去するダミーゲート電極除去工
程と、前記ダミーゲート電極除去工程において除去され
た前記ダミーゲート電極の形成跡部分にゲート電極を形
成するゲート電極形成工程と、前記サイドウォールを除
去し、前記ゲート電極の側壁と、前記第１の層間絶縁膜
との間に空隙を形成するサイドウォール除去工程と、を
有することを特徴とする半導体装置の製造方法が提供さ
れる。

【００２２】ここで、ダミーゲート電極形成工程におい
て、半導体基板の外面に、ダミーゲート電極を形成し、
サイドウォール形成工程において、ダミーゲート電極の
側壁にサイドウォールを形成し、第１の層間絶縁膜堆積
工程において、半導体基板におけるダミーゲート電極及
びサイドウォールの形成面側に、第１の層間絶縁膜を堆
積させ、第１の層間絶縁膜平坦化工程において、第１の
層間絶縁膜の表面を平坦化し、ダミーゲート電極の少な
くとも一部を表面に露出させ、ダミーゲート電極除去工
程において、ダミーゲート電極を除去し、ゲート電極形
成工程において、ダミーゲート電極除去工程において除
去されたダミーゲート電極の形成跡部分にゲート電極を
形成し、サイドウォール除去工程において、サイドウォ
ールを除去し、ゲート電極の側壁と、第１の層間絶縁膜
との間に空隙を形成する。このようにすることにより、
ゲート電極の側面に十分な大きさの空隙を形成すること
が可能となり、フリンジ容量及びゲート・コンタクト間
容量を十分に低減させることが可能となる。

【００２３】また、本発明の半導体装置の製造方法にお
いて、好ましくは、ゲート電極形成工程は、ダミーゲー
ト電極の形成跡部分にゲート電極を堆積させ、サイドウ
ォールの少なくとも一部が表面に露出するまで、ゲート
電極及び第１の層間絶縁膜の表面を平坦化する工程であ
る。

【００２４】また、本発明の半導体装置の製造方法は、
好ましくは、サイドウォール除去工程において形成され
た空隙を埋め込まないように、第１の層間絶縁膜及びゲ
ート電極の外面に、第２の層間絶縁膜を堆積させる第２
の層間絶縁膜堆積工程を有する。

【００２５】また、本発明の半導体装置の製造方法にお
いて、好ましくは、第２の層間絶縁膜堆積工程は、常圧
化学蒸着法或いはプラズマ化学蒸着法によって、第２の
層間絶縁膜を堆積させる工程である。

【００２６】また、本発明の半導体装置の製造方法にお
いて、好ましくは、サイドウォールは、ＳｉＯ₂よりも
加工精度がよく、比誘電率が大きい材質によって構成さ
れる。

【００２７】また、本発明の半導体装置の製造方法にお
いて、好ましくは、サイドウォールは、Ｓｉ₃Ｎ₄或いは
ポリシリコンによって構成される。また、本発明の半導
体装置の製造方法は、好ましくは、ダミーゲート電極形
成工程後、サイドウォール形成工程前において、低濃度
ソース・ドレイン領域の形成を行う低濃度ソース・ドレ
イン領域形成工程と、サイドウォール形成工程後、ダミ
ーゲート電極除去工程前において、高濃度ソース・ドレ
イン領域の形成を行う高濃度ソース・ドレイン領域形成
工程とを有する。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本形態における半導体装
置の製造方法を説明するためのフローチャートである。

【００２９】図１に例示するように、本形態における半
導体装置の製造工程は、例えば、素子分離層を形成する
素子分離層形成工程（ステップＳ１）、半導体基板の外
面に、ダミーゲート電極を形成するダミーゲート電極形
成工程（ステップＳ２）、ダミーゲート電極形成工程
後、サイドウォール形成工程前において、低濃度ソース
・ドレイン領域の形成を行う低濃度ソース・ドレイン領
域形成工程（ステップＳ３）、ダミーゲート電極の側壁
にサイドウォールを形成するサイドウォール形成工程
（ステップＳ４）、サイドウォール形成工程後、ダミー
ゲート電極除去工程前において、高濃度ソース・ドレイ
ン領域の形成を行う高濃度ソース・ドレイン領域形成工
程（ステップＳ５）、半導体基板におけるダミーゲート
電極及びサイドウォールの形成面側に、第１の層間絶縁
膜を堆積させる第１の層間絶縁膜堆積工程（ステップＳ
６）、第１の層間絶縁膜の表面を平坦化し、ダミーゲー
ト電極の少なくとも一部を表面に露出させる第１の層間
絶縁膜平坦化工程（ステップＳ７）、ダミーゲート電極
を除去するダミーゲート電極除去工程（ステップＳ
８）、ダミーゲート電極除去工程において除去されたダ
ミーゲート電極の形成跡部分にゲート電極を形成するゲ
ート電極形成工程（ステップＳ９）、サイドウォールを
除去し、ゲート電極の側壁と、第１の層間絶縁膜との間
に空隙を形成するサイドウォール除去工程（ステップＳ
１０）、サイドウォール除去工程において形成された空
隙を埋め込まないように、第１の層間絶縁膜及びゲート
電極の外面に、第２の層間絶縁膜を堆積させる第２の層
間絶縁膜堆積工程（ステップＳ１１）、及び配線層の形
成を行う配線層形成工程（ステップＳ１２）を有してい
る。以下、これらの各工程の詳細を、図を用いて説明し
ていく。

【００３０】ステップＳ１：素子分離形成工程では、例
えば、シリコン基板の表面に素子分離層を形成する。

【００３１】図２の（ａ）は、本工程において、シリコ
ン基板２の表面に素子分離層３ａ、３ｂが形成された様
子を例示した半導体装置１の断面図である。素子分離層
の形成は、例えば、トレンチ素子分離法（ＳＴＩ：Ｓｈ
ａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等によ
って行う。具体的には、例えば、ＲＩＥ（Ｒｅａｃｔｉ
ｖｅＩｏｎＥｔｃｈｉｎｇ）法等により、シリコン
基板２の表面に溝を形成し、その溝にＣＶＤ（Ｃｈｅｍ
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等に
よって形成された酸化膜等の絶縁膜を埋め込み、さらに
ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰ
ｏｌｉｓｈｉｎｇ）法やエッチバック等により、素子領
域におけるこの絶縁膜を除去し、平坦化を行うことによ
って素子分離層３ａ、３ｂの形成を行う。

【００３２】素子分離層３ａ、３ｂの形成後、例えば、
シリコン基板２の表面に、ゲート酸化膜４の形成を行
う。ゲート酸化膜４の形成は、例えば、半導体装置１の
全面（シリコン基板２及び素子分離層３ａ、３ｂの表
面）に、熱酸化等によって、膜厚５ｎｍ程度の酸化シリ
コン（ＳｉＯ₂）膜を、ゲート酸化膜４として形成する
（図２の（ａ））。

【００３３】ゲート酸化膜４が形成されると、例えば、
次に、ダミーゲート電極形成工程に移る。ステップＳ２：ダミーゲート電極形成工程では、例え
ば、既知の方法によって、半導体基板の外面に、ダミー
ゲート電極を形成する。

【００３４】図２の（ｂ）は、本工程において、半導体
基板であるシリコン基板２の外面に、ダミーゲート電極
５が形成された様子を例示した半導体装置１の断面図で
ある。

【００３５】本工程においてダミーゲート電極５を形成
する場合、まず、ステップＳ１において形成されたゲー
ト酸化膜４の全面に、例えば、ＣＶＤ法等により、加工
精度がよく、下地のゲート酸化膜４との相性がよい材
質、例えば、多結晶シリコン膜（ＰｏｌｙＳｉ）を膜
厚１５０ｎｍ程度堆積させる。次に、例えば、このよう
に堆積された多結晶シリコン膜の上面にレジストを塗布
し、その後、例えば、フォトリソグラフィ等によって、
塗布したレジストをダミーゲート電極５の形状に加工し
たレジストパターンを形成する。その後、例えば、ＲＩ
Ｅ等の既知の方法により、このレジストパターンをエッ
チングマスクとして、ゲート酸化膜４及びその上面に堆
積された多結晶シリコン膜を選択的に除去し、ダミーゲ
ート電極５をパターンニングする（図２の（ｂ））。こ
こで、レジストパターンは、例えば、ダミーゲート電極
５のパターンニング後、アッシング等の既知の方法によ
り除去される。

【００３６】ダミーゲート電極５が形成されると、例え
ば、次に、低濃度ソース・ドレイン領域形成工程に移
る。ステップＳ３：低濃度ソース・ドレイン領域形成工程で
は、例えば、低濃度ソース・ドレイン領域の形成を行
う。

【００３７】図３の（ａ）は、本工程における低濃度ソ
ース・ドレイン領域であるエクステンションソース・ド
レイン領域７ａ、７ｂが形成される様子を例示した断面
図である。

【００３８】本工程におけるエクステンションソース・
ドレイン領域７ａ、７ｂの形成は、例えば、ダミーゲー
ト電極５をマスクとして、Ａｓ＋（砒素）等の不純物６
を、既知の方法によってシリコン基板２に注入した後、
このシリコン基板２を熱処理し、注入した不純物６を活
性化させることによって行われる。また、不純物６の注
入時、図示していないレジストをマスクとして、シリコ
ン基板２上に形成されるＮ−ＭＯＳとＰ−ＭＯＳとを打
ち分けることとしてもよい。

【００３９】エクステンションソース・ドレイン領域７
ａ、７ｂが形成されると、例えば、次に、サイドウォー
ル形成工程に移る。ステップＳ４：サイドウォール形成工程では、例えば、
ダミーゲート電極５の側壁にサイドウォールを形成す
る。

【００４０】図３の（ｂ）及び図４の（ａ）は、このよ
うなサイドウォール１０ａ、１０ｂが形成される様子を
例示した半導体装置１の断面図である。本工程では、例
えば、まず、ダミーゲート電極５の表面に、減圧ＣＶＤ
（ＬＰＣＶＤ：ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉ
ｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）等の方法
によって、酸化シリコン（ＳｉＯ₂）を１０ｎｍ程度の
厚みで堆積させ、図３の（ｂ）に例示する酸化シリコン
層８を形成する。

【００４１】以下に、この酸化シリコン（ＳｉＯ₂）の
堆積条件を例示する。基板温度：７００℃ 圧力：９３Ｐａガス流量：ＴＥＯＳ＝３００（ｃｃ／ｍｉｎ．）酸化シリコン層８が形成されると、例えば、次に、減圧
ＣＶＤ等の方法によって、酸化シリコン層８が形成され
た半導体装置１の全面に、加工精度が高い窒化シリコン
（Ｓｉ₃Ｎ₄）を１００ｎｍ程度の厚みで堆積させ、図３
の（ｂ）に例示する窒化シリコン層９を形成する。

【００４２】以下に、この窒化シリコン（Ｓｉ₃Ｎ₄）の
堆積条件を例示する。基板温度：７６０℃ 圧力：３５Ｐａガス流量＝ＳｉＨ₂Ｃｌ₂／ＮＨ₃＝５０／５００（ｃｃ
／ｍｉｎ．）窒化シリコン層９が形成されると、例えば、次に、酸化
シリコン層８をストッパーとして、形成された窒化シリ
コン層９をエッチバック等の方法によって異方性加工
し、図４の（ａ）に例示するようなサイドウォール１０
ａ、１０ｂを形成する。

【００４３】以下に、この窒化シリコン層９のエッチバ
ック条件を例示する。基板（電極）温度：０℃ 圧力：１０５Ｐａガス流量：ＣＦ₄／Ａｒ＝５０／９５０（ｃｃ／ｍｉ
ｎ．）ＲＦＰｏｗｅｒ：２００Ｗこのような処理により、ダミーゲート電極５の側面に幅
０．１μｍ程度のサイドウォール１０ａ、１０ｂが形成
されることとなる。

【００４４】なお、本工程では、窒化シリコン（Ｓｉ₃
Ｎ₄）によってサイドウォール１０ａ、１０ｂを構成す
ることとしたが、ポリシリコンや酸化シリコン（ＳｉＯ
₂）によって、サイドウォール１０ａ、１０ｂを構成す
ることとしてもよい。

【００４５】サイドウォール１０ａ、１０ｂが形成され
ると、例えば、次に、高濃度ソース・ドレイン領域形成
工程に移る。ステップＳ５：高濃度ソース・ドレイン領域形成工程で
は、例えば、高濃度ソース・ドレイン領域の形成を行
う。

【００４６】図４の（ｂ）は、本工程における高濃度ソ
ース・ドレイン領域であるソース・ドレイン領域１２
ａ、１２ｂが形成される様子を例示した断面図である。
本工程におけるソース・ドレイン領域１２ａ、１２ｂの
形成は、例えば、ダミーゲート電極５及びサイドウォー
ル１０ａ、１０ｂをマスクとして、Ａｓ＋（砒素）等の
不純物１１を、既知の方法によってシリコン基板２に注
入した後、このシリコン基板２を熱処理し、注入した不
純物１１を活性化させることによって行われる。なお、
本工程における不純物１１の注入は、低濃度ソース・ド
レイン領域形成工程（ステップＳ３）における不純物６
の注入よりも高濃度で行う。また、不純物１１の注入
時、図示していないレジストをマスクとして、シリコン
基板２上に形成されるＮ−ＭＯＳとＰ−ＭＯＳとを打ち
分けることとしてもよい。

【００４７】ソース・ドレイン領域１２ａ、１２ｂが形
成されると、例えば、次に、第１の層間絶縁膜堆積工程
に移る。ステップＳ６：第１の層間絶縁膜堆積工程では、例え
ば、シリコン基板２におけるダミーゲート電極５及びサ
イドウォール１０ａ、１０ｂの形成面側に、第１の層間
絶縁膜を堆積させる。

【００４８】図５の（ａ）は、本工程において、シリコ
ン基板２におけるダミーゲート電極５及びサイドウォー
ル１０ａ、１０ｂの形成面側に、第１の層間絶縁膜であ
る層間絶縁膜１３が堆積された様子を例示した半導体装
置１の断面図である。

【００４９】本工程では、例えば、シリコン基板２にお
けるダミーゲート電極５及びサイドウォール１０ａ、１
０ｂの形成面側（素子分離層３ａ、３ｂ、ゲート酸化膜
４、サイドウォール１０ａ、１０ｂ、及び酸化シリコン
層８の表面）に、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌ
ａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ）等の方法により、シリ
コン酸化膜（ＳｉＯ₂）等を、層間絶縁膜１３として堆
積させる（図５の（ａ））。

【００５０】層間絶縁膜１３が堆積されると、例えば、
次に、第１の層間絶縁膜平坦化工程に移る。ステップＳ７：第１の層間絶縁膜平坦化工程では、例え
ば、層間絶縁膜１３の表面を平坦化し、ダミーゲート電
極５の少なくとも一部を表面に露出させる。

【００５１】図５の（ｂ）は、本工程において、層間絶
縁膜１３の表面を平坦化した様子を例示した半導体装置
１の断面図である。本工程における平坦化は、例えば、
ダミーゲート電極５をストッパーとし、ＣＭＰ法等の方
法を用いて行われる。この平坦化により、図５の（ｂ）
に示すように、ダミーゲート電極５の上面が外部に露出
されることとなる。

【００５２】層間絶縁膜１３が平坦化されると、例え
ば、次に、ダミーゲート電極除去工程に移る。ステップＳ８：ダミーゲート電極除去工程では、例え
ば、ダミーゲート電極５の除去を行う。

【００５３】図６の（ａ）は、本工程において、ダミー
ゲート電極５が除去された様子を例示した半導体装置１
の断面図である。本工程では、例えば、既知の方法によ
る選択的なエッチング等により、ダミーゲート電極５の
除去を行う（図６の（ａ））。

【００５４】以下に、ダミーゲート電極５をポリシリコ
ンで形成した場合における本工程のエッチング条件を例
示する。エッチング液：０．５％エチレンジアミン（ＮＨ₂（Ｃ
Ｈ₂）２ＮＨ₂）水溶液処理温度：室温（２０℃）処理時間：２分（１６０ｎｍ／ｍｉｎ．のエッチングレートで約１００
％のオーバーエッチング）ダミーゲート電極５が除去されると、例えば、次に、ゲ
ート電極形成工程に移る。

【００５５】ステップＳ９：ゲート電極形成工程では、
例えば、ダミーゲート電極除去工程（ステップＳ８）に
おいて除去されたダミーゲート電極５の形成跡部分にゲ
ート電極を形成する（いわゆるダマシンプロセス）。具
体的には、例えば、ダミーゲート電極５の形成跡部分に
ゲート電極を堆積させた後、ゲート電極及び層間絶縁膜
１３の表面を平坦化する。

【００５６】図６の（ｂ）は、本工程において、ダミー
ゲート電極５の形成跡部分にゲート電極１５を堆積させ
た様子を例示した半導体装置１の断面図であり、図７の
（ａ）は、本工程において、ゲート電極１５及び層間絶
縁膜１３の表面を平坦化した様子を例示した半導体装置
１の断面図である。

【００５７】本工程において、ゲート電極１５を形成す
る場合、例えば、まず、ウエットエッチング等により、
ダミーゲート電極５の形成跡部分に配置されたゲート酸
化膜４を除去し、その除去部分に、熱酸化等によって、
新たに膜厚５ｎｍ程度の酸化シリコン（ＳｉＯ₂）膜
を、ゲート酸化膜１４として形成する（図６の
（ｂ））。

【００５８】ゲート酸化膜１４が形成されると、例え
ば、次に、このダミーゲート電極５の形成跡部分に、ス
パッタ等の方法によって、ゲート電極１５を構成するタ
ングステン／窒化チタン積層膜（Ｗ／ＴｉＮ）を堆積さ
せる（図６の（ｂ））。

【００５９】その後、図７の（ａ）に例示するように、
ＣＭＰ法等の方法によって、ゲート電極１５及び層間絶
縁膜１３の表面を平坦化する。なお、本工程における平
坦化は、サイドウォール１０ａ、１０ｂの少なくとも一
部が表面に露出するまで行われることが望ましい。

【００６０】以下に、タングステン／窒化チタン積層膜
を堆積させ、ＣＭＰ法によって平坦化を行う場合の平坦
化条件を例示する。研磨パッド：湿式発泡系不織布タイプクロス（Ｓｕｂａ
４００）圧力：４００ｇ／ｃｍ² 回転数：４０ｒｐｍ研磨剤：Ｈ₂Ｏ₂ ＋ α−Ａｌ₂Ｏ₃ 研磨剤流量：５０ｃｃ／ｍｉｎ．ゲート電極１５の平坦化が終了すると、例えば、次に、
サイドウォール除去工程に移る。

【００６１】ステップＳ１０：サイドウォール除去工程
では、例えば、サイドウォール１０ａ、１０ｂを除去
し、ゲート電極１５の側壁と、層間絶縁膜１３との間に
空隙を形成する。

【００６２】図７の（ｂ）は、本工程において、サイド
ウォール１０ａ、１０ｂが除去された様子を例示した半
導体装置１の断面図である。本工程においてサイドウォ
ール１０ａ、１０ｂを除去する場合、例えば、その前提
として、層間絶縁膜１３に対して希弗酸処理を行い、サ
イドウォール１０ａ、１０ｂの一部を表面に露出させる
ことが望ましい。これにより、サイドウォール１０ａ、
１０ｂのエッチングを効率よく行うことが可能となる。
なお、ステップＳ９の平坦化処理においてサイドウォー
ル１０ａ、１０ｂの少なくとも一部を表面に露出させて
いた場合には、必ずしもこの希弗酸処理を行う必要はな
い。

【００６３】次に、サイドウォール１０ａ、１０ｂを選
択的に除去し、サイドウォール１０ａ、１０ｂの除去部
分に空隙１６ａ、１６ｂを形成する（図７の（ｂ））。
以下に、本工程におけるエッチング条件を例示する。

【００６４】エッチング液：Ｈｏｔリン酸処理温度：１５５℃ 処理時間：８０分このような処理により、ゲート電極１５の側面と、層間
絶縁膜１３との間に、０．１μｍ程度の幅の空隙１６
ａ、１６ｂが形成されることとなる。

【００６５】サイドウォール１０ａ、１０ｂが除去さ
れ、空隙１６ａ、１６ｂが形成されると、例えば、次
に、第２の層間絶縁膜堆積工程に移る。ステップＳ１１：第２の層間絶縁膜堆積工程では、例え
ば、サイドウォール除去工程（ステップＳ１０）におい
て形成された空隙１６ａ、１６ｂを埋め込まないよう
に、層間絶縁膜１３及びゲート電極１５の外面に、第２
の層間絶縁膜を堆積させる。

【００６６】図８の（ａ）は、本工程において、第２の
層間絶縁膜である層間絶縁膜１７が堆積された様子を例
示した半導体装置１の断面図である。本工程における層
間絶縁膜１７の堆積は、例えば、この堆積によって空隙
１６ａ、１６ｂが埋め込まれないように（多層膜とする
場合には、少なくとも第１層目の膜については）、あえ
て、埋め込み特性が低い常圧化学蒸着法（常圧ＣＶＤ：
ＡｔｏｍｏｓｐｈｅｒｉｃＰｒｅｓｓｕｒｅＣｈｅ
ｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、或
いはＲＦプラズマ化学蒸着法（ＲＦプラズマＣＶＤ法）
によって行われることが望ましい。また、堆積させる層
間絶縁膜１７の材質としては、例えば、ＰＳＧ（Ｐｈｏ
ｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）等が望まし
い。

【００６７】以下に、本工程において、常圧化学蒸着法
によってＰＳＧ膜を堆積させる場合の堆積条件を例示す
る。基板温度：３９０℃ 圧力：大気圧ガス流量：ＳｉＨ₄／ＰＨ₃／Ｏ₂／Ｎ₂＝３５／２．８／
６７０／２２０００（ｃｃ／ｍｉｎ．）このような条件でＰＳＧ膜を堆積させることにより、ス
テップＳ１０で形成された幅１μｍ程度の空隙１６ａ、
１６ｂを埋め込むことなく、層間絶縁膜１７を堆積させ
ることが可能となる。これにより、層間絶縁膜１７の堆
積後も、図８の（ａ）に例示するような空隙１６ａ、１
６ｂが、ゲート電極１５の側面と、層間絶縁膜１３との
間に残存することとなる。

【００６８】層間絶縁膜１７の堆積が終了すると、例え
ば、次に、配線形成工程に移る。ステップＳ１２：配線形成工程では、例えば、配線層の
形成を行う。

【００６９】図８の（ｂ）は、本工程において、配線層
であるアルミニウム電極層１９ａ、１９ｂ、及び引き出
し電極であるタングステンプラグ１８ａ、１８ｂが形成
された様子を例示した半導体装置１の断面図である。

【００７０】本工程におけるタングステンプラグ１８
ａ、１８ｂの形成は、例えば、既知の方法によって層間
絶縁膜１３、１７にコンタクトホールを形成し、そのコ
ンタクトホールにタングステンを埋め込むことによって
行われる。また、アルミニウム電極層１９ａ、１９ｂの
形成も、例えば、既知の方法によってアルミニウム膜を
層間絶縁膜１７上に堆積させることによって行われる
（図８の（ｂ））。

【００７１】図８の（ｂ）に例示するように、このよう
に形成された半導体装置１のゲート電極１５の側面と層
間絶縁膜１３との間には、空隙１６ａ、１６ｂが形成さ
れている。この空隙１６ａ、１６ｂ内部は空気等の気体
であり、その誘電率は１程度である。そのため、この空
隙１６ａ、１６ｂ部分に誘電率が高いサイドウォールが
形成されている場合に比べ、大幅にフリンジ容量及びゲ
ート・コンタクト間容量を低減させることが可能とな
る。

【００７２】このように、本形態では、ダミーゲート電
極形成工程において、シリコン基板２の外面に、ダミー
ゲート電極５を形成し、サイドウォール形成工程におい
て、ダミーゲート電極５の側壁にサイドウォール１０
ａ、１０ｂを形成し、第１の層間絶縁膜堆積工程におい
て、シリコン基板２におけるダミーゲート電極５及びサ
イドウォール１０ａ、１０ｂの形成面側に、層間絶縁膜
１３を堆積させ、第１の層間絶縁膜平坦化工程におい
て、層間絶縁膜１３の表面を平坦化し、ダミーゲート電
極５の少なくとも一部を表面に露出させ、ダミーゲート
電極除去工程において、ダミーゲート電極５を除去し、
ゲート電極形成工程において、ダミーゲート電極除去工
程において除去されたダミーゲート電極５の形成跡部分
にゲート電極１５を形成し、サイドウォール除去工程に
おいて、サイドウォール１０ａ、１０ｂを除去し、ゲー
ト電極１５の側壁と、層間絶縁膜１３との間に空隙１６
ａ、１６ｂを形成することとしたため、フリンジ容量及
びゲート・コンタクト間容量を十分に低減させ、半導体
装置１の動作速度の高速化、消費電力の低減を図ること
が可能となる。

【００７３】また、本形態において、空隙１６ａ、１６
ｂは、サイドウォール除去工程において、サイドウォー
ル１０ａ、１０ｂを除去することによって形成されたも
のであるため、その空隙１６ａ、１６ｂの先端部は、サ
イドウォール１０ａ、１０ｂの先端部と同様、径が小さ
く（先がすぼんだように）形成される。そのため、後の
第２の層間絶縁膜堆積工程において、層間絶縁膜１７
が、空隙１６ａ、１６ｂの内部に埋め込まれてしまうこ
とを抑制することができる。結果、ゲート電極１５の側
壁と、層間絶縁膜１３との間に十分な空隙１６ａ、１６
ｂを形成することが可能となり、フリンジ容量及びゲー
ト・コンタクト間容量を十分に低減させることが可能と
なる。

【００７４】さらに、本形態において、サイドウォール
除去工程におけるサイドウォール１０ａ、１０ｂの除去
は、第１の層間絶縁膜堆積工程によってサイドウォール
１０ａ、１０ｂの周囲に層間絶縁膜１３を堆積させ、第
１の層間絶縁膜平坦化工程によって表面を平坦化させた
後において行われることとなるため、サイドウォール１
０ａ、１０ｂのみを選択的に十分に除去することが可能
となり、結果、ゲート電極１５の側壁と、層間絶縁膜１
３との間に、フリンジ容量及びゲート・コンタクト間容
量を十分に低減させることが可能な形状の空隙１６ａ、
１６ｂを形成することができる。

【００７５】また、本形態において、空隙１６ａ、１６
ｂは、サイドウォール形成工程において、外側に形成さ
れたある程度の厚みを持つサイドウォール１０ａ、１０
ｂを、サイドウォール除去工程において、除去すること
によって形成されたものであるため、この空隙１６ａ、
１６ｂのゲート電極１５側面方向における幅を十分な広
さにとることが可能となる。結果、この空隙１６ａ、１
６ｂによって、ゲート・コンタクト間容量を十分に抑制
することが可能となる。

【００７６】さらに、本形態のゲート電極形成工程にお
いて、ダミーゲート電極５の形成跡部分にゲート電極１
５を堆積させ、その後、サイドウォール１０ａ、１０ｂ
の少なくとも一部が表面に露出するまで、ゲート電極１
５及び層間絶縁膜１３の表面を平坦化させることによ
り、サイドウォール除去工程時に、希弗酸処理等によっ
てサイドウォール１０ａ、１０ｂの一部を露出させる工
程を経ることなく、サイドウォール１０ａ、１０ｂの除
去を行うことが可能となる。これにより、サイドウォー
ル１０ａ、１０ｂ除去時における作業効率が向上する。

【００７７】また、本形態の第２の層間絶縁膜堆積工程
において、サイドウォール除去工程において形成された
空隙１６ａ、１６ｂを埋め込まないように、層間絶縁膜
１３及びゲート電極１５の外面に、層間絶縁膜１７を堆
積させることとしたため、ゲート電極１５の側壁と、層
間絶縁膜１３との間に十分な空隙１６ａ、１６ｂを形成
することが可能となり、フリンジ容量及びゲート・コン
タクト間容量を十分に低減させることが可能となる。

【００７８】さらに、本形態の第２の層間絶縁膜堆積工
程において、埋め込み特性の低い、常圧化学蒸着法或い
はプラズマ化学蒸着法によって、層間絶縁膜１７を堆積
させることにより、第２の層間絶縁膜堆積工程において
空隙１６ａ、１６ｂが埋め込まれることを抑制すること
ができる。これにより、ゲート電極１５の側壁と、層間
絶縁膜１３との間に十分な空隙１６ａ、１６ｂを形成す
ることが可能となり、フリンジ容量及びゲート・コンタ
クト間容量を十分に低減させることが可能となる。

【００７９】また、本形態のサイドウォール形成工程に
おいて、ＳｉＯ₂よりも加工精度がよく、比誘電率が大
きい材質によってサイドウォール１０ａ、１０ｂを形成
し、サイドウォール除去工程によってサイドウォール１
０ａ、１０ｂを除去することにより、ソース・ドレイン
領域１２ａ、１２ｂの高い加工精度を維持しつつ、フリ
ンジ容量及びゲート・コンタクト間容量を十分に低減さ
せることが可能となる。

【００８０】さらに、本形態のサイドウォール形成工程
において、Ｓｉ₃Ｎ₄或いはポリシリコンによってサイド
ウォール１０ａ、１０ｂを形成し、サイドウォール除去
工程によってサイドウォール１０ａ、１０ｂを除去する
ことにより、ソース・ドレイン領域の高い加工精度を維
持しつつ、フリンジ容量及びゲート・コンタクト間容量
を十分に低減させることが可能となる。

【００８１】また、本形態の低濃度ソース・ドレイン領
域形成工程において、ダミーゲート電極形成工程後、サ
イドウォール形成工程前に、低濃度ソース・ドレイン領
域の形成を行い、高濃度ソース・ドレイン領域形成工程
において、サイドウォール形成工程後、ダミーゲート電
極除去工程前に、高濃度ソース・ドレイン領域の形成を
行い、サイドウォール除去工程によってサイドウォール
１０ａ、１０ｂを除去することにより、ソース・ドレイ
ン領域における不純物プロファイルを精度よく制御し、
短チャネル効果を抑制しつつ、フリンジ容量及びゲート
・コンタクト間容量を低く保つことが可能となる。

【００８２】なお、本発明は、上述の実施の形態に限定
されるものではない。例えば、本形態におけるサイドウ
ォール除去工程では、サイドウォール１０ａ、１０ｂの
みを選択的に除去し、空隙１６ａ、１６ｂを形成するこ
ととしたが、このサイドウォール除去工程において、サ
イドウォール１０ａ、１０ｂのみならず、酸化シリコン
層８も、例えば、ＨＦ系の溶液によるエッチングによっ
て選択的に除去することとしてもよい。これにより、空
隙１６ａ、１６ｂの幅は拡大されることとなるが、第２
の層間絶縁膜堆積工程において、埋め込み特性が低い、
常圧ＣＶＤ法によるＰＳＧ膜の堆積によって層間絶縁膜
１７を堆積させることにより、この空隙１６ａ、１６ｂ
を埋め込むことなく、層間絶縁膜１７を形成することが
できる。

【００８３】また、エクステンションソース・ドレイン
領域を形成しないシングルドレイン構造の半導体装置に
本発明を適用することとしてもよい。この場合には、例
えば、まず、高濃度のソース・ドレイン領域を形成した
後に、サイドウォール１０ａ、１０ｂの形成を行い、そ
の後、図１に例示したステップＳ６以降の処理を行う。

【００８４】さらに、本形態では、本発明をゲート電極
の形成プロセスに適用することとしたが、本発明をＣｕ
等の配線形成プロセスに適用することとしてもよい。こ
の場合には、形成された配線の寄生容量（配線間相互間
の寄生容量、及び配線基板間の寄生容量）を低減させる
ことが可能となり、半導体装置の動作速度の高速化、消
費電力の低減を図ることが可能となる。

【００８５】

【発明の効果】以上説明したように本発明では、ダミー
ゲート電極形成工程において、半導体基板の外面に、ダ
ミーゲート電極を形成し、サイドウォール形成工程にお
いて、ダミーゲート電極の側壁にサイドウォールを形成
し、第１の層間絶縁膜堆積工程において、半導体基板に
おけるダミーゲート電極及びサイドウォールの形成面側
に、第１の層間絶縁膜を堆積させ、第１の層間絶縁膜平
坦化工程において、第１の層間絶縁膜の表面を平坦化
し、ダミーゲート電極の少なくとも一部を表面に露出さ
せ、ダミーゲート電極除去工程において、ダミーゲート
電極を除去し、ゲート電極形成工程において、ダミーゲ
ート電極除去工程において除去されたダミーゲート電極
の形成跡部分にゲート電極を形成し、サイドウォール除
去工程において、サイドウォールを除去し、ゲート電極
の側壁と、第１の層間絶縁膜との間に空隙を形成するこ
ととしたため、半導体装置に付加される寄生容量を十分
に低減させ、半導体装置の動作速度を向上させることが
可能となる。

【図面の簡単な説明】

【図１】半導体装置の製造方法を説明するためのフロー
チャートである。

【図２】（ａ）は、素子分離形成工程において、シリコ
ン基板の表面に素子分離層が形成された様子を例示した
半導体装置の断面図であり、（ｂ）は、ダミーゲート電
極形成工程において、シリコン基板の外面に、ダミーゲ
ート電極が形成された様子を例示した半導体装置の断面
図である。

【図３】（ａ）は、低濃度ソース・ドレイン領域形成工
程において、エクステンションソース・ドレイン領域が
形成される様子を例示した断面図であり、（ｂ）は、サ
イドウォール形成工程において、サイドウォールが形成
される様子を例示した半導体装置の断面図である。

【図４】（ａ）は、サイドウォール形成工程において、
サイドウォールが形成される様子を例示した半導体装置
の断面図であり、（ｂ）は、高濃度ソース・ドレイン領
域形成工程において、ソース・ドレイン領域が形成され
る様子を例示した断面図である。

【図５】（ａ）は、第１の層間絶縁膜堆積工程におい
て、シリコン基板におけるダミーゲート電極及びサイド
ウォールの形成面側に、層間絶縁膜が堆積された様子を
例示した半導体装置の断面図であり、（ｂ）は、第１の
層間絶縁膜平坦化工程において、層間絶縁膜の表面を平
坦化した様子を例示した半導体装置の断面図である。

【図６】（ａ）は、ダミーゲート除去工程において、ダ
ミーゲート電極が除去された様子を例示した半導体装置
の断面図であり、（ｂ）は、ゲート電極形成工程におい
て、ダミーゲート電極の形成跡部分にゲート電極を堆積
させた様子を例示した半導体装置の断面図である。

【図７】（ａ）は、ゲート電極形成工程において、ゲー
ト電極及び層間絶縁膜の表面を平坦化した様子を例示し
た半導体装置の断面図であり、（ｂ）は、サイドウォー
ル除去工程において、サイドウォールが除去された様子
を例示した半導体装置の断面図である。

【図８】（ａ）は、第２の層間絶縁膜堆積工程におい
て、層間絶縁膜が堆積された様子を例示した半導体装置
の断面図であり、（ｂ）は、配線形成工程において、ア
ルミニウム電極層、及びタングステンプラグが形成され
た様子を例示した半導体装置の断面図である。

【図９】従来構成におけるＭＯＳトランジスタの構成を
例示した断面図である。

【図１０】半導体装置に付加される寄生容量を例示した
断面図である。

【図１１】特開平７−１９３２３３号公報において提案
されたＭＯＳトランジスタ構成を例示した半導体装置の
断面図である。

【図１２】特開平１１−１７１６６号公報において提案
されたＭＯＳトランジスタ構成を例示した半導体装置の
断面図である。

【符号の説明】

１…半導体装置、２…シリコン基板、５…ダミー電極、
６、１１…不純物、７ａ、７ｂ…エクステンションソー
ス・ドレイン領域、９…窒化シリコン層、１０ａ、１０
ｂ…サイドウォール、１２ａ、１２ｂ…ソース・ドレイ
ン領域、１３、１７…層間絶縁膜、１５…ゲート電極、
１６ａ、１６ｂ…空隙

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB02 BB18 BB30 CC05 DD03 DD04 DD07 DD16 DD19 DD37 DD43 DD65 DD66 DD72 DD75 DD91 EE03 EE05 EE09 EE15 EE16 EE17 EE20 GG09 HH20 5F140 AA01 AA11 AA39 BD05 BE07 BF07 BF10 BF11 BF17 BF20 BG04 BG09 BG12 BG14 BG15 BG17 BG36 BG40 BG52 BG54 BH15 BJ07 BJ27 BK02 BK13 BK21 CA03 CB04 CC01 CC03 CC05 CC12 CC13 CE00 CE07

Claims

【特許請求の範囲】

【請求項１】ダマシンプロセスによってゲート電極の
形成を行う半導体装置の製造方法において、半導体基板の外面に、ダミーゲート電極を形成するダミ
ーゲート電極形成工程と、前記ダミーゲート電極の側壁にサイドウォールを形成す
るサイドウォール形成工程と、前記半導体基板における前記ダミーゲート電極及び前記
サイドウォールの形成面側に、第１の層間絶縁膜を堆積
させる第１の層間絶縁膜堆積工程と、前記第１の層間絶縁膜の表面を平坦化し、前記ダミーゲ
ート電極の少なくとも一部を表面に露出させる第１の層
間絶縁膜平坦化工程と、前記ダミーゲート電極を除去するダミーゲート電極除去
工程と、前記ダミーゲート電極除去工程において除去された前記
ダミーゲート電極の形成跡部分にゲート電極を形成する
ゲート電極形成工程と、前記サイドウォールを除去し、前記ゲート電極の側壁
と、前記第１の層間絶縁膜との間に空隙を形成するサイ
ドウォール除去工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】前記ゲート電極形成工程は、前記ダミーゲート電極の形成跡部分に前記ゲート電極を
堆積させ、前記サイドウォールの少なくとも一部が表面に露出する
まで、前記ゲート電極及び前記第１の層間絶縁膜の表面
を平坦化する工程であることを特徴とする請求項１記載
の半導体装置の製造方法。
【請求項３】前記サイドウォール除去工程において形
成された前記空隙を埋め込まないように、前記第１の層
間絶縁膜及び前記ゲート電極の外面に、第２の層間絶縁
膜を堆積させる第２の層間絶縁膜堆積工程を有すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】前記第２の層間絶縁膜堆積工程は、常圧化学蒸着法或いはプラズマ化学蒸着法によって、前
記第２の層間絶縁膜を堆積させる工程であることを特徴
とする請求項３記載の半導体装置の製造方法。
【請求項５】前記サイドウォールは、ＳｉＯ₂よりも加工精度がよく、比誘電率が大きい材質
によって構成されることを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項６】前記サイドウォールは、Ｓｉ₃Ｎ₄或いはポリシリコンによって構成されることを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】前記ダミーゲート電極形成工程後、前記
サイドウォール形成工程前において、低濃度ソース・ド
レイン領域の形成を行う低濃度ソース・ドレイン領域形
成工程と、前記サイドウォール形成工程後、ダミーゲート電極除去
工程前において、高濃度ソース・ドレイン領域の形成を
行う高濃度ソース・ドレイン領域形成工程と、を有することを特徴とする請求項１記載の半導体装置の
製造方法。