DE112016004700T5 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

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Abstract

[Aufgabe] Bereitstellen einer Halbleitervorrichtung, bei der die Erzeugung einer Verzerrung eines Signals unterdrückt wird, und eines Verfahrens zur Herstellung der Halbleitervorrichtung.[Lösung] Eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Transistorgebiet, in dem ein Feldeffekttransistor bereitgestellt ist, und ein Verbindungsgebiet, in dem eine Metallschicht bereitgestellt ist, die elektrisch mit dem Feldeffekttransistor verbunden ist. Das Verbindungsgebiet beinhaltet eine Isolierschicht, die zwischen der Metallschicht und einem Substrat bereitgestellt ist, und eine Schicht mit niedriger Permittivität, die in der Isolierschicht unter der Metallschicht bereitgestellt ist und eine niedrigere Permittivität als die Isolierschicht aufweist.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung.
  • Stand der Technik
  • Ein Feldeffekttransistor (FET) wird zum Beispiel als ein Schaltelement einer Hochfrequenzvorrichtung verwendet. Ein Hochfrequenzschalter (HF-SW) ist ein Schalter, der die Übertragung und den Empfang einer Hochfrequenz (HF) zu EIN oder AUS schaltet und hauptsächlich für ein Frontend eines mobilen Kommunikationsendgeräts, wie etwa eines Mobiltelefons, verwendet wird.
  • In einem Fall, bei dem ein Feldeffekttransistor für einen Hochfrequenzschalter verwendet wird, wird hier erfordert, dass der Feldeffekttransistor den Verlust eines hindurchgehenden Hochfrequenzsignals verringert und kein Signal außer dem hindurchgehenden Hochfrequenzsignal erzeugt (das heißt keine Verzerrung des Signals bewirkt).
  • Zum Beispiel offenbart die untenstehende Patentliteratur 1 eine Technologie, bei der ein Raum um eine Gate-Elektrode eines Feldeffekttransistors herum gebildet wird und dadurch die parasitäre Kapazität zwischen der Gate-Elektrode und einem Kontaktstöpsel verringert wird und der Verlust eines hindurchgehenden Hochfrequenzsignals verringert wird.
  • Entgegenhaltungsliste
  • Patentliteratur
  • Patentliteratur 1: JP 2002-359369A
  • Offenbarung der Erfindung
  • Technisches Problem
  • In der in Patentliteratur 1 offenbarten Technologie ist es jedoch schwierig gewesen, in einem Signal, das durch den Feldeffekttransistor hindurch gegangen ist, die Erzeugung eines Signals außer einem Eingangs- oder Ausgangssignal (das heißt eine Verzerrung eines Signals) zu unterdrücken.
  • Somit schlägt die vorliegende Offenbarung eine neue und verbesserte Halbleitervorrichtung, die die Erzeugung eines Signals außer einem Eingangs- oder Ausgangssignal unterdrücken kann, und ein Verfahren zur Herstellung der Halbleitervorrichtung vor.
  • Lösung des Problems
  • Gemäß der vorliegenden Offenbarung ist eine Halbleitervorrichtung bereitgestellt, die Folgendes beinhaltet: ein Transistorgebiet, in dem ein Feldeffekttransistor bereitgestellt ist; und ein Verbindungsgebiet, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden ist, bereitgestellt ist. Das Verbindungsgebiet beinhaltet eine Isolierschicht, die zwischen der Metallschicht und einem Substrat bereitgestellt ist, und eine Schicht mit niedriger Permittivität, die in der Isolierschicht unter der Metallschicht bereitgestellt ist und eine niedrigere Permittivität als die Isolierschicht aufweist.
  • Zusätzlich dazu ist gemäß der vorliegenden Offenbarung ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, das Folgendes beinhaltet: einen Schritt des Bildens eines Feldeffekttransistors in einem Transistorgebiet; einen Schritt des Füllens, mit einer Isolierschicht, eines Verbindungsgebiets, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden werden soll, bereitgestellt werden soll, und des Transistorgebiets; einen Schritt des Bildens, in der Isolierschicht, einer Schicht mit niedriger Permittivität, die eine niedrigere Permittivität als die Isolierschicht aufweist; und einen Schritt des Bildens der Metallschicht auf der Schicht mit niedriger Permittivität.
  • Gemäß der vorliegenden Offenbarung kann die nicht lineare parasitäre Kapazität, die zwischen einer Verbindung und/oder einer Elektrode und einem Substrat in einer Halbleitervorrichtung erzeugt wird, verringert werden. Dadurch kann die Nichtlinearität in einem Eingangs- oder Ausgangssignal der Halbleitervorrichtung verringert werden.
  • Vorteilhafte Effekte der Erfindung
  • Wie oben beschrieben, ist es gemäß der vorliegenden Offenbarung möglich, die Erzeugung eines Signals außer einem Eingangs- oder Ausgangssignal zu unterdrücken.
  • Es wird angemerkt, dass die oben beschriebenen Effekte nicht notwendigerweise beschränkend sind. Mit den oder an Stelle der obigen Effekte(n) können ein beliebiger der Effekte, die in dieser Beschreibung beschrieben sind, oder andere Effekte, die aus dieser Beschreibung erhalten werden können, erzielt werden.
  • Figurenliste
    • [1] 1 ist ein konzeptuelles Diagramm, das eine Konfiguration eines Hochfrequenzschalters darstellt, der eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet.
    • [2] 2 ist ein konzeptuelles Diagramm, das eine Konfiguration eines Hochfrequenzschalters darstellt, der eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet.
    • [3] 3 ist ein Schaltplan einer äquivalenten Schaltung eines in 2 dargestellten SPST-Schalters.
    • [4] 4 ist ein Schaltplan einer äquivalenten Schaltung, wenn der SPST-Schalter EIN ist.
    • [5] 5 ist ein Schaltplan einer äquivalenten Schaltung, wenn der SPST-Schalter AUS ist.
    • [6] 6 ist ein erläuterndes Diagramm, das Oberschwingungsverzerrungen und Intermodulationsverzerrungen beschreibt.
    • [7] 7 ist ein konzeptuelles Diagramm, das ein mehrbandangepasstes Schaltelement beschreibt, das für sowohl einen 3G-Standard als auch einen 2G-Standard angepasst ist.
    • [8] 8 ist eine Draufsicht, die eine Gesamtkonfiguration einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • [9] 9 ist eine Querschnittsansicht in eine Stapelrichtung, die eine Querschnittsstruktur der Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [10] 10 ist ein erläuterndes Diagramm, das nicht lineare Kapazitäten in einer Halbleitervorrichtung beschreibt.
    • [11] 11 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung gemäß einem ersten strukturellen Beispiel.
    • [12A] 12A ist eine Draufsicht, die ein Beispiel einer planaren Anordnung von Schichten mit niedriger Permittivität des ersten strukturellen Beispiels darstellt.
    • [12B] 12B ist eine Draufsicht, die ein Beispiel einer planaren Anordnung von Schichten mit niedriger Permittivität des ersten strukturellen Beispiels darstellt.
    • [13] 13 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung 10 gemäß einem zweiten strukturellen Beispiel.
    • [14A] 14A ist eine Draufsicht, die ein Beispiel einer Anordnung von Schichten mit niedriger Permittivität des zweiten strukturellen Beispiels darstellt.
    • [14B] 14B ist eine Draufsicht, die ein Beispiel einer Anordnung von Schichten mit niedriger Permittivität des zweiten strukturellen Beispiels darstellt.
    • [15] 15 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung gemäß einem dritten strukturellen Beispiel.
    • [16] 16 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung gemäß einem vierten strukturellen Beispiel.
    • [17] 17 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung gemäß einem fünften strukturellen Beispiel.
    • [18] 18 ist eine Querschnittsansicht in eine Stapelrichtung einer Halbleitervorrichtung gemäß einem sechsten strukturellen Beispiel.
    • [19] 19 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [20] 20 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [21] 21 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [22] 22 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [23] 23 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [24] 24 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [25] 25 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [26] 26 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [27] 27 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [28] 28 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [29] 29 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [30] 30 ist eine Querschnittsansicht in eine Stapelrichtung, die einen Herstellungsprozess einer Halbleitervorrichtung gemäß der Ausführungsform darstellt.
    • [31] 31 ist ein Blockdiagramm, das ein Beispiel für eine drahtlose Kommunikationsvorrichtung darstellt, die ein Verwendungsbeispiel einer Halbleitervorrichtung gemäß der Ausführungsform ist.
  • Ausführungsweise(n) der Erfindung
  • Nachfolgend wird/werden (eine) bevorzugte Ausführungsform(en) der vorliegenden Offenbarung unter Bezugnahme auf die angehängten Zeichnungen ausführlich beschrieben. Es ist zu beachten, dass in dieser Beschreibung und den angehängten Zeichnungen strukturelle Elemente, die im Wesentlichen die gleiche Funktion und Struktur aufweisen, mit den gleichen Bezugszeichen bezeichnet werden und eine wiederholte Erläuterung dieser strukturellen Elemente ausgelassen wird.
  • Es ist zu beachten, dass die Beschreibung in der folgenden Reihenfolge erfolgt.
    • 0. Technischer Hintergrund
    • 1. Konfiguration der Halbleitervorrichtung
    • 1.1. Erstes strukturelles Beispiel
    • 1.2. Zweites strukturelles Beispiel
    • 1.3. Drittes strukturelles Beispiel
    • 1.4. Viertes strukturelles Beispiel
    • 1.5. Fünftes strukturelles Beispiel
    • 1.6. Sechstes strukturelles Beispiel
    • 2. Verfahren zur Herstellung einer Halbleitervorrichtung
    • 3. Verwendungsbeispiel
  • <Technischer Hintergrund>
  • Zuerst wird der technische Hintergrund der vorliegenden Offenbarung unter Bezugnahme auf 1 bis 7 beschrieben. 1 und 2 sind konzeptuelle Diagramme, die die Konfigurationen von Hochfrequenzschaltern darstellen, wobei jeder von diesen eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet.
  • Jeder der in 1 und 2 dargestellten Hochfrequenzschalter wird für ein Frontend eines Personal Digital Assistant, wie etwa eines Mobiltelefons, verwendet. Hochfrequenzschalter werden in verschiedene Konfigurationen, wie etwa SPST (Single-Pole Single-Through), SPDT (Single-Pole Double-Through), SP3T und SPNT (wobei N eine natürliche Zahl ist), auf Basis der Anzahl von Anschlüssen zum Eingeben oder Ausgeben kategorisiert.
  • 1 stellt ein Konfigurationsbeispiel eines SP10T(Single-Pole Ten-Through)-Schalters dar. Wie in 1 dargestellt, beinhaltet ein SP10T-Schalter 1 einen Pol, der mit einer Antenne ANT verbunden ist, und zehn Kontakte. Des Weiteren stellt 2 ein Konfigurationsbeispiel eines SPST(Single-Pole Single-Through)-Schalters dar. Wie in 2 dargestellt, beinhaltet ein SPST-Schalter 1A einen Pol, der mit einer Antenne ANT verbunden ist, und einen Kontakt, dessen EIN oder AUS geschaltet werden kann.
  • Es ist anzumerken, dass, obwohl der Hochfrequenzschalter 1 verschiedene Konfigurationen annehmen kann, ein Hochfrequenzschalter einer beliebigen Konfiguration gefertigt werden kann, indem die grundlegende Schaltungskonfiguration des in 2 dargestellten SPST-Schalters 1A kombiniert wird.
  • 3 ist ein Schaltplan einer äquivalenten Schaltung des in 2 dargestellten SPST-Schalters 1A. Wie in 3 dargestellt, beinhaltet der SPST-Schalter 1A zum Beispiel einen ersten Anschluss Port1, der mit der Antenne ANT verbunden ist, einen zweiten Anschluss Port2, ein erstes Schaltelement FET1 und ein zweites Schaltelement FET2. Es ist anzumerken, dass das erste Schaltelement FET1 zwischen dem ersten Anschluss Port1 und Masse bereitgestellt ist und das zweite Schaltelement FET2 zwischen dem ersten Anschluss Port1 und dem zweiten Anschluss Port2 bereitgestellt ist.
  • Das EIN und das AUS des SPST-Schalters 1A werden durch Steuerspannungen Vc1 und Vc2 gesteuert, die über Widerstände an den Gates des ersten Schaltelements FET1 bzw. des zweiten Schaltelements FET2 angelegt werden.
  • Eine äquivalente Schaltung, wenn der SPST-Schalter 1 EIN oder AUS ist, kann, wie 4 und 5, unter Verwendung des Widerstandswerts Ron (Ω·mm) des Feldeffekttransistors pro Einheitslänge, des Kapazitätswerts Coff (fF/mm) des Feldeffekttransistors pro Einheitslänge und der Gate-Breiten Wg1 und Wg2 (mm) ausgedrückt werden. 4 ist ein Schaltplan einer äquivalenten Schaltung, wenn der SPST-Schalter 1AEIN ist, und 5 ist ein Schaltplan einer äquivalenten Schaltung, wenn der SPST-Schalter 1AAUS ist.
  • Das heißt, in einem Fall, bei dem sich der SPST-Schalter 1A im EIN-Zustand befindet, wie in 4 dargestellt, befindet sich das zweite Schaltelement FET2 in einem Leitungszustand und das erste Schaltelement FET1 befindet sich in einem Nicht-Leitungszustand. Andererseits, in einem Fall, bei dem sich der SPST-Schalter 1A im AUS-Zustand befindet, wie in 5 dargestellt, befindet sich das erste Schaltelement FET1 in einem Leitungszustand und das zweite Schaltelement FET2 befindet sich in einem Nicht-Leitungszustand.
  • Mit Bezug auf 4 und Figur 5 können die EIN-Widerstände des ersten Schaltelements FET1 und des zweiten Schaltelements FET2 als Ron/Wg1 bzw. Ron/Wg2 ausgedrückt werden. Des Weiteren können die AUS-Kapazitäten des ersten Schaltelements FET1 und des zweiten Schaltelements FET2 als Coff*Wg1 bzw. Coff*Wg2 ausgedrückt werden. Das heißt, der EIN-Widerstand ist umgekehrt proportional zu den Gate-Breiten Wg1 und Wg2 und die AUS-Kapazität ist proportional zu den Gate-Breiten Wg1 und Wg2.
  • Hier im Hochfrequenzschalter wird erfordert, dass kein Signal außer einem hindurchgehenden Hochfrequenzsignal erzeugt wird (das heißt keine Verzerrung eines Signals bewirkt wird). Insbesondere wird erfordert, dass Verzerrungen eines Signals, die als eine Oberschwingungsverzerrung und eine Intermodulationsverzerrung bezeichnet werden, unterdrückt werden.
  • Oberschwingungsverzerrungen und Intermodulationsverzerrungen werden jetzt unter Bezugnahme auf 6 beschrieben. 6 ist ein erläuterndes Diagramm, das Oberschwingungsverzerrungen und Intermodulationsverzerrungen beschreibt.
  • In einem idealen Hochfrequenzschalter wird ein Ausgangssignal mit einer Frequenz von f1 für ein Eingangssignal mit der Frequenz von f1 ausgegeben. In einem tatsächlichen Hochfrequenzschalter weisen jedoch der EIN-Widerstand und die AUS-Kapazität des Feldeffekttransistors eine Nichtlinearität auf, daher werden, wie in (A) von 6 dargestellt, Verzerrungen eines Signals, wie etwa f2 und f3, in einem Ausgangssignal erzeugt.
  • Genauer gesagt, wie in (A) von 6 dargestellt, in einem Fall, bei dem ein Signal mit einer spezifischen Frequenz f1 durch eine nicht lineare Schaltung hindurch gegangen ist, ist eine N-te Oberschwingungsverzerrung mit einer N-fachen Frequenz fn (= Nf1) (wobei N eine natürliche Zahl größer oder gleich 2 ist) zusätzlich zu einem Grundsignal mit der Frequenz von f1 in einem ausgegebenen Signal enthalten. Insbesondere wird erfordert, dass, unter Oberschwingungsverzerrungen, eine Verzerrung der zweiten Oberschwingung mit einer zweifachen Frequenz f2 (= 2f1) und eine Verzerrung der dritten Oberschwingung mit einer dreifachen Frequenz f3 (= 3f1) unterdrückt wird, da sie einen großen Einfluss auf Übertragungs- und Empfangssignale von Kommunikationsgeräten besitzen.
  • Des Weiteren, wie in (B) von 6 dargestellt, in einem Fall, bei dem zwei Eingangssignale mit Frequenzen von f1 und f2 durch eine nicht lineare Schaltung hindurchgehen und zwei zweite Oberschwingungen mit Frequenzen von 2f1 und 2f2 erzeugt werden, werden Intermodulationsverzerrungen (IM3) dritter Ordnung mit Frequenzen von 2f1 - f2 und 2f2 - f1 aufgrund einer Intermodulation zwischen den zweiten Oberschwingungen und den Eingangswellen erzeugt. Gleichermaßen werden Intermodulationsverzerrungen (IM5) fünfter Ordnung mit Frequenzen von 3f1 - 2f2 und 3f2 - 2f1 aufgrund einer Intermodulation zwischen den dritten Oberschwingungen und den zweiten Oberschwingungen erzeugt.
  • Die Erzeugung von Intermodulationsverzerrungen wird ausführlicher unter Verwendung von mathematischen Formeln beschrieben. Ein Ausgangssignal von einer nicht linearen Schaltung kann, wie zum Beispiel in der untenstehenden Formel 1 dargestellt, durch eine Taylor-Entwicklung als die Summe von Termen der nullten Ordnung und der ersten Ordnung, die lineare Terme sind, und von Termen der zweiten und nachfolgenden Ordnungen, die nicht lineare Terme sind, ausgedrückt werden.

    [Math. 1] V 0 = f ( V i ) = a 0 + a 1 V i + a 2 V i 2 + a 3 V i 3 + ⋯
    Figure DE112016004700T5_0001
  • Hier ist, falls zwei Eingangssignale V1 und V2, die durch die untenstehende Formel 2 repräsentiert werden, für V0 ersetzt werden, die untenstehende Formel 3 gegeben.

    [Math. 2] V 1 = E 1 c o s ω 1 t V 2 = E 2 c o s ω 2 t
    Figure DE112016004700T5_0002

    [Math. 3] V 0 = a 0 + a 1 ⋅ E 1 ⋅ cos ω 1 t + a 2 ⋅ E 2 ⋅ cos ω 2 t + a 2 2 ( E 1 2 + E 2 2 ) + a 2 2 ( E 1 2 ⋅ cos2 ω 1 t + E 2 2 ⋅ cos2 ω 2 t ) + a 2 ⋅ E 1 ⋅ E 2 { cos ( ω 1 − ω 2 ) t + cos ( ω 1 + ω 2 ) t } + a 3 ( 3 4 E 1 3 + 3 2 E 1 ⋅ E 2 2 ) ⋅ cos ω 1 t + a 3 ( 3 4 E 2 3 + 3 2 E 1 2 ⋅ E 2 ) ⋅ cos ω 2 t − a 3 4 E 1 3 ⋅ cos3 ω 1 t − a 3 4 E 2 3 ⋅ cos3 ω 2 t + 3 4 a 3 ⋅ E 1 2 ⋅ E 2 { cos ( 2 ω 1 − ω 2 ) t − cos ( 2 ω 1 + ω 2 ) t } + 3 4 a 3 ⋅ E 1 ⋅ E 2 2 { cos ( 2 ω 2 − ω 1 ) t − cos ( 2 ω 2 + ω 1 ) t } + …
    Figure DE112016004700T5_0003
  • Wie in Formel 3 dargestellt, kann gesehen werden, dass Signale mit Frequenzen von 2ω1 - ω2 und 2ω2 - ω1, die nicht im Eingangssignal V1 oder V2 enthalten sind, im Ausgangssignal V0 von der nicht linearen Schaltung enthalten sind. Das heißt, diese Signale mit Frequenzen von 2ω1 - ω2 und 2ω2 - ω1 entsprechen den oben beschriebenen Intermodulationsverzerrungen dritter Ordnung. Gleichermaßen wird angenommen, dass auch Intermodulationsverzerrungen fünfter Ordnung aus Oberschwingungsverzerrungen der Eingangssignale erzeugt worden sind. Daher kann gesehen werden, dass, in einer nicht linearen Schaltung, ein Signal mit einer Frequenz, die nicht ursprünglich in einem Ausgangssignal enthalten ist, im Innenraum der Schaltung erzeugt wird.
  • Um den Einfluss derartiger Oberschwingungsverzerrungen und Intermodulationsverzerrungen, die aus einer nicht linearen Schaltung erzeugt werden, zu unterdrücken, wird zum Beispiel die Verwendung eines Filters (zum Beispiel eines Bandpassfilters oder dergleichen) vorgeschlagen, das Frequenzen außer der Frequenz des Ausgangssignals abschwächt. Bei einem derartigen Verfahren ist es jedoch schwierig gewesen, den Einfluss von Oberschwingungsverzerrungen und Intermodulationsverzerrungen am Ausgangssignal ausreichend zu unterdrücken.
  • Das Obengenannte wird jetzt unter Bezugnahme auf 7 spezifisch beschrieben. 7 ist ein konzeptuelles Diagramm, das ein mehrbandangepasstes Schaltelement beschreibt, das für sowohl den 3G-Standard als auch den 2G-Standard angepasst ist.
  • Wie in 7 dargestellt, schaltet ein Schaltelement 1B zwischen einer Schaltung des 3G-Standards (zum Beispiel W-CDMA (eingetragenes Markenzeichen) oder dergleichen), die ein Empfangssignal Rx1 empfängt und ein Übertragungssignal Tx1 überträgt, und einer Schaltung des 2G-Standards (zum Beispiel GSM (eingetragenes Markenzeichen) oder dergleichen), die ein Empfangssignal Rx2 empfängt und ein Übertragungssignal Tx2 überträgt. In der Schaltung des 2G-Standards werden das Übertragungs- und das Empfangssignal durch ein anderes Schaltelement 7 sortiert und in der Schaltung des 3G-Standards werden das Übertragungs- und das Empfangssignal durch einen Duplexer 5 sortiert, der ermöglicht, dass nur die Frequenzbänder des Übertragungs- und des Empfangssignals hindurchgehen.
  • Es wird zum Beispiel ein Fall angenommen, bei dem der Duplexer 5 ermöglicht, dass 1950 MHz als die Frequenz des Übertragungssignals hindurchgeht und 2140 MHz als die Frequenz des Empfangssignals hindurchgeht. Hier, in einem Fall, bei dem ein Übertragungssignal von 1950 MHz und ein Störsignal von 1760 MHz gleichzeitig in das Schaltelement 1B eingetreten sind, wird ein Signal mit einer Frequenz von 2140 MHz (= 2 × 1950 - 1760), die nahe am Empfangssignal liegt, als eine Intermodulationsverzerrung dritter Ordnung erzeugt. Eine derartige Intermodulationsverzerrung dritter Ordnung geht durch den Duplexer 5 hindurch und wird folglich eine Rauschquelle für das Empfangssignal.
  • Insbesondere befindet sich die Schaltung des 3G-Standards immer im EIN-Zustand, im Gegensatz zur Schaltung des 2G-Standards, deren EIN und AUS durch das Schaltelement 7 geschaltet werden. In einem Fall, bei dem eine Intermodulationsverzerrung mit einer Frequenz ähnlich der Frequenz des Übertragungs- oder Empfangssignals erzeugt wird, geht daher die erzeugte Intermodulationsverzerrung durch den Duplexer 5 in der Schaltung des 3G-Standards hindurch und fließt in eine Übertragungs- oder Empfangsschaltung.
  • Daher ist es selbst in einem Fall, bei dem ein Filter verwendet wird, das Signale mit Frequenzen außer einem vorgegebenen Frequenzband abschwächt, schwierig gewesen, den Einfluss von Oberschwingungsverzerrungen und Intermodulationsverzerrungen ausreichend zu unterdrücken. Daher ist ein Schaltelement mit niedriger Nichtlinearität gewünscht worden, bei dem Oberschwingungsverzerrungen und Intermodulationsverzerrungen weniger wahrscheinlich erzeugt werden.
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine Nichtlinearität in der Halbleitervorrichtung verringern, indem die nicht lineare parasitäre Kapazität, die zwischen einer Verbindung und/oder einer Elektrode und einem Substrat erzeugt wird, verringert wird. Dadurch kann die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die Erzeugung von Oberschwingungsverzerrungen und Intermodulationsverzerrungen in einem Ausgangssignal unterdrücken.
  • <Konfiguration der Halbleitervorrichtung>
  • Als Nächstes wird die Struktur einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 8 und 9 beschrieben. 8 ist eine Draufsicht, die die Gesamtkonfiguration einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellt.
  • Wie in 8 dargestellt, beinhaltet eine Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform zum Beispiel einen Feldeffekttransistor für eine Hochfrequenzvorrichtung, der im ersten oder zweiten Schaltelement FET1 oder FET2 im SPST-Schalter 1A enthalten ist. Des Weiteren beinhaltet der in der Halbleitervorrichtung 10 enthaltene Feldeffekttransistor eine Gate-Elektrode 20, eine Source-Elektrode 30S und eine Drain-Elektrode 30D.
  • Die Gate-Elektrode 20 beinhaltet mehrere Fingerabschnitte 201, die sich in die gleiche Richtung (zum Beispiel eine Y-Richtung) erstrecken, und einen Verknüpfungsabschnitt 202, der die mehreren Fingerabschnitte 201 verknüpft, und weist eine sogenannte Mehrfingerstruktur auf. Die Gate-Breite Wg der Gate-Elektrode 20 kann so groß wie ungefähr mehrere hunderte Mikrometer zu mehreren Millimetern für einen Feldeffekttransistor, der für eine Logikschaltung oder dergleichen verwendet wird, gesetzt werden, um den Verlust des Feldeffekttransistors zu verringern, und die Länge (Fingerlänge) L21 des Fingerabschnitts 201 kann mehrere Dutzende Mikrometer betragen. Des Weiteren ist der Verknüpfungsabschnitt 202 mit einem Gate-Kontakt (nicht veranschaulicht) verbunden.
  • Es ist anzumerken, dass im Folgenden eine Beschreibung gegeben wird, indem die Richtung, in die sich der Fingerabschnitt 201 der Gate-Elektrode 20 erstreckt, als eine Y-Richtung angenommen wird, die Längsrichtung des Verknüpfungsabschnitts 202 als eine X-Richtung angenommen wird und die Richtung (Stapelrichtung) orthogonal zu beiden Richtungen als eine Z-Richtung angenommen wird.
  • Die Source-Elektrode 30S beinhaltet, ähnlich der Gate-Elektrode 20, mehrere Fingerabschnitte 301S, die sich in die gleiche Richtung (zum Beispiel die Y-Richtung) erstrecken, und einen Verknüpfungsabschnitt 302S, der die mehreren Fingerabschnitte 301S verknüpft. Des Weiteren ist der Verknüpfungsabschnitt 302S mit einem Source-Kontakt (nicht veranschaulicht) verbunden.
  • Die Drain-Elektrode 30D beinhaltet, ähnlich der Gate-Elektrode 20, mehrere Fingerabschnitte 301D, die sich in die gleiche Richtung (zum Beispiel die Y-Richtung) erstrecken, und einen Verknüpfungsabschnitt 302D, der die mehreren Fingerabschnitte 301D verknüpft. Des Weiteren ist der Verknüpfungsabschnitt 302D mit einem Drain-Kontakt (nicht veranschaulicht) verbunden.
  • Hier sind der Fingerabschnitt 201 der Gate-Elektrode 20, der Fingerabschnitt 301S der Source-Elektrode 30S und der Fingerabschnitt 301D der Drain-Elektrode 30D innerhalb eines aktiven Bereichs AA angeordnet. Des Weiteren sind der Fingerabschnitt 301S der Source-Elektrode 30S und der Fingerabschnitt 301D der Drain-Elektrode 30D abwechselnd zwischen Fingerabschnitten 201 der Gate-Elektrode 20 angeordnet. Andererseits sind der Verknüpfungsabschnitt 202 der Gate-Elektrode 20, der Verknüpfungsabschnitt 302S der Source-Elektrode 30S und der Verknüpfungsabschnitt 302D der Drain-Elektrode 30D in einem Elementisolationsgebiet außerhalb des aktiven Bereichs AA angeordnet.
  • 9 ist eine Querschnittsansicht in die Stapelrichtung, die eine Querschnittsstruktur der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellt. Wie in 9 dargestellt, beinhaltet die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform zum Beispiel einen Feldeffekttransistor und eine Metallschicht, die elektrisch mit einer Gate-Elektrode und/oder einer Source-Elektrode und/oder einer Drain-Elektrode des Feldeffekttransistors verbunden ist. Genauer gesagt, beinhaltet die Halbleitervorrichtung 10 die Gate-Elektrode 20, eine Halbleiterschicht 50, Kontaktstöpsel 60S und 60D, die Source-Elektrode 30S, die Drain-Elektrode 30D, Metallschichten 32 und 33 und Schichten 71, 72 und 73 mit niedriger Permittivität.
  • Die Gate-Elektrode 20 ist über einen Gate-Oxidfilm 23 auf der Halbleiterschicht 50 bereitgestellt. Die Gate-Elektrode 20 weist eine Dicke von zum Beispiel 150 nm bis 200 nm auf und kann Polysilizium oder dergleichen enthalten. Der Gate-Oxidfilm 23 weist eine Dicke von zum Beispiel 5 nm bis 10 nm auf und kann Siliziumoxid (SiO2) enthalten.
  • Die Halbleiterschicht 50 kann zum Beispiel Silizium (Si) enthalten. Ein Source-Gebiet 50S und ein Drain-Gebiet 50D, die n-Typ(n+)-Silizium enthalten, sind in der Halbleiterschicht 50 an beiden Seiten der Gate-Elektrode 20 ausgebildet.
  • Des Weiteren sind Gebiete 51 S und 51D mit niedrigem Widerstand, die Hochkonzentration-n-Typ(n++)-Silizium oder Silizid enthalten, an den Oberflächen des Source-Gebiets 50S und des Drain-Gebiets 50D in Kontakt mit den Kontaktstöpseln 60S und 60D für eine Verbindung mit den Kontaktstöpseln 60S und 60D ausgebildet. Des Weiteren sind Erweiterungsgebiete 52S und 52D, die Niedrigkonzentration-n-Typ(n-)-Silizium enthalten, in der Halbleiterschicht 50 zwischen dem Source-Gebiet 50S und der Gate-Elektrode 20 und zwischen dem Drain-Gebiet 50D und der Gate-Elektrode 20 ausgebildet.
  • Des Weiteren ist eine Elementisolationsschicht 56 in der Halbleiterschicht 50 außerhalb des Source-Gebiets 50S und des Drain-Gebiets 50D ausgebildet. Die Elementisolationsschicht 56 kann zum Beispiel Siliziumoxid (SiO2) oder dergleichen enthalten.
  • Die Halbleiterschicht 50 ist über zum Beispiel einen eingebetteten Oxidfilm 54 auf einem Trägersubstrat 53 ausgebildet. Das Trägersubstrat 53, der eingebettete Oxidfilm 54 und die Halbleiterschicht 50 können ein Silizium-auf-Isolator(SOI)-Substrat 55 bilden. Das Trägersubstrat 53 kann zum Beispiel ein Siliziumsubstrat mit niedrigem Widerstand sein und der eingebettete Oxidfilm 54 kann zum Beispiel SiO2 enthalten.
  • Die Kontaktstöpsel 60S und 60D sind mit den Gebieten 51 S und 51D mit niedrigem Widerstand verbunden, die im Source-Gebiet 50S und im Drain-Gebiet 50D ausgebildet sind. Jeder der Kontaktstöpsel 60S und 60D kann zum Beispiel eine gestapelte Struktur (nicht veranschaulicht) einer Titan(Ti)-Schicht, einer Titannitrid(TiN)-Schicht und einer Wolfram(W)-Schicht von der Seite der Gebiete 51 S und 51D mit niedrigem Widerstand aufweisen. Die Titan-Schicht kann den Kontaktwiderstand zwischen den Kontaktstöpseln 60S und 60D und den darunterliegenden Gebieten 51S und 51D mit niedrigem Widerstand verringern und die Titannitrid-Schicht kann die Diffusion der Wolfram-Schicht, die an der oberen Seite der Titannitrid-Schicht zum Silizium bereitgestellt wird, unterdrücken.
  • Die Source-Elektrode 30S und die Drain-Elektrode 30D sind so ausgebildet, dass sie auf dem Kontaktstöpsel 60S und dem Kontaktstöpsel 60D gestapelt werden. Es ist anzumerken, dass die Source-Elektrode 30S und die Drain-Elektrode 30D als ein erstes Metall M1 bezeichnet werden können. Sowohl die Source-Elektrode 30S als auch die Drain-Elektrode 30D (das erste Metall M1) weist eine Dicke von zum Beispiel 500 nm bis 1000 nm auf und kann Aluminium (Al) enthalten.
  • Eine erste Isolierschicht 81, eine zweite Isolierschicht 82, eine dritte Isolierschicht 83, eine vierte Isolierschicht 84, eine fünfte Isolierschicht 85, eine sechste Isolierschicht 86 und eine siebte Isolierschicht 87 schützen die jeweiligen Konfigurationen der Halbleitervorrichtung 10 und gewährleisten eine Isolierung zwischen jeweiligen der Konfigurationen. Die erste Isolierschicht 81, die dritte Isolierschicht 83, die vierte Isolierschicht 84, die fünfte Isolierschicht 85, die sechste Isolierschicht 86 und die siebte Isolierschicht 87 können zum Beispiel SiO2 enthalten. Es ist anzumerken, dass im Folgenden die dritte Isolierschicht 83 und die vierte Isolierschicht 84 zusammengefasst als eine Zwischenschicht-Isolierschicht 80 bezeichnet werden können.
  • Hier enthält die zweite Isolierschicht 82 ein Material, das eine unterschiedliche Ätzrate wie die dritte Isolierschicht 83 und die vierte Isolierschicht 84 aufweist. Dies ist so, damit ein übermäßiges Fortschreiten des Ätzens verhindert wird, wenn die später beschriebenen Schichten 71, 72 und 73 gebildet werden. In einem Fall, bei dem die dritte Isolierschicht 83 und die vierte Isolierschicht 84 zum Beispiel SiO2 enthalten, kann die zweite Isolierschicht 82 Siliziumnitrid (Si3N4 oder dergleichen) enthalten.
  • Jede der Schichten 71, 72 und 73 mit niedriger Permittivität ist eine Schicht, die eine niedrigere Permittivität als die dritte Isolierschicht 83, die vierte Isolierschicht 84 und die fünfte Isolierschicht 85 aufweist. Genauer gesagt kann jede der Schichten 71, 72 und 73 mit niedriger Permittivität ein Raum sein. Des Weiteren kann jede der Schichten 71, 72 und 73 mit niedriger Permittivität eine Schicht sein, die ein Material enthält, das eine niedrigere Permittivität als die dritte Isolierschicht 83, die vierte Isolierschicht 84 und die fünfte Isolierschicht 85 aufweist. Die Schicht 71 mit niedriger Permittivität ist in einem Gebiet zwischen der Source-Elektrode 30S und der Drain-Elektrode 30D in die XY-Richtung in der Ebene der Halbleiterschicht 50 ausgebildet. Des Weiteren sind die Schichten 72 und 73 mit niedriger Permittivität in Gebieten unter den Metallschichten 32 bzw. 33 in die Z-Richtung (Stapelrichtung) ausgebildet. Dadurch kann die Halbleitervorrichtung 10 die nicht lineare parasitäre Kapazität verringern und kann daher die Nichtlinearität der Halbleitervorrichtung 10 verringern.
  • In einem Fall, bei dem die dritte Isolierschicht 83, die vierte Isolierschicht 84 und die fünfte Isolierschicht 85 SiO2 enthalten (wobei die relative Permittivität 4,1 beträgt), beinhalten Beispiele für das Material, das die Schichten 71, 72 und 73 mit niedriger Permittivität bilden kann, SiOC (wobei die relative Permittivität zum Beispiel 2,5 beträgt), in das Si-CH3 in ein SiO2-basiertes Material eingeführt wird, anorganisches oder organisches Spin-on-Glas (SOG) (wobei die relative Permittivität zum Beispiel geringer oder gleich 3 ist) und dergleichen.
  • Jede der Metallschichten 32 und 33 ist zum Beispiel eine Verbindungsschicht und/oder eine Pad-Elektrode, die elektrisch mit der Gate-Elektrode 20, der Source-Elektrode 30S oder der Drain-Elektrode 30D des Feldeffekttransistors verbunden ist. Die Metallschichten 32 und 33 können als ein zweites Metall und ein drittes Metall von der Unterseite, in Abhängigkeit von den Positionen, wo sie gebildet werden, bezeichnet werden. In 9 entspricht die Metallschicht 32 dem zweiten Metall und die Metallschicht 33 entspricht dem dritten Metall. Die Metallschichten 32 und 33 können zum Beispiel Aluminium (Al) enthalten.
  • Es ist anzumerken, dass, obwohl im Obenstehenden ein Fall beschrieben wird, bei dem das Trägersubstrat 53 des SOI-Substrats 55 der Halbleitervorrichtung 10 ein Siliziumsubstrat mit hohem Widerstand ist, die Technologie gemäß der vorliegenden Offenbarung nicht auf das Obenstehende beschränkt ist. In der Halbleitervorrichtung 10 kann zum Beispiel das Trägersubstrat 53 auf einem Substrat ausgebildet sein, das Saphir enthält (ein sogenanntes Silizium-auf-Saphir(SOS)-Substrat). Da ein Saphir-Substrat isolierende Eigenschaften aufweist, kann ein auf einem SOS-Substrat ausgebildeter Feldeffekttransistor Charakteristiken nahe denen eines Feldeffekttransistors, der auf einer Verbindung wie etwa GaAs basiert, erhalten. Des Weiteren kann die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform auf einem Volumensubstrat außer einem SOI-Substrat oder einem SOS-Substrat ausgebildet sein.
  • Die Verringerung in der Nichtlinearität der oben beschriebenen Halbleitervorrichtung 10 wird jetzt unter Bezugnahme auf 10 beschrieben. 10 ist ein erläuterndes Diagramm, das nicht lineare Kapazitäten in der Halbleitervorrichtung 10 beschreibt.
  • Wie in 10 dargestellt, ist die Grenzfläche zwischen dem Trägersubstrat 53 und dem eingebetteten Oxidfilm 54, die im SOI-Substrat 55 enthalten sind, in der Halbleitervorrichtung 10 aufgrund von Defekten des eingebetteten Oxidfilms 54 positiv geladen. Daher werden Elektronen im Trägersubstrat 53 zur Grenzfläche zwischen dem Trägersubstrat 53 und dem eingebetteten Oxidfilm 54 angezogen und manche Elektronen werden in Defekten des eingebetteten Oxidfilms 54 eingefangen.
  • Hier, in einem Fall, bei dem ein HF-Signal durch jede der Metallschichten 32 und 33, die sich auf der oberen Seite des SOI-Substrats 55 befinden, hindurchgegangen sind, wiederholen Defekte des eingebetteten Oxidfilms 54 das Einfangen und die Freigabe von eingefangenen Elektronen. In diesem Fall schwanken die parasitären Kapazitäten zwischen dem Trägersubstrat 53 und den Metallschichten 32 und 33 und daher tritt eine Nichtlinearität in der Kapazität auf.
  • Eine mögliche Maßnahme, um eine derartige Nichtlinearität zu verringern, besteht darin, die parasitären Kapazitäten zwischen dem Trägersubstrat 53 und den Metallschichten 32 und 33 zu verringern und somit die absoluten Werte der nicht linearen Kapazitäten zu verringern. In der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform werden Teile der Isolierschichten, die sich zwischen dem Trägersubstrat 53 und den Metallschichten 32 und 33 befinden (das heißt die Zwischenschicht-Isolierschicht 80 und die fünfte Isolierschicht 85), durch die Schichten 72 und 73 mit niedriger Permittivität ersetzt, die eine niedrigere Permittivität aufweisen; dadurch werden die absoluten Werte der parasitären Kapazitäten zwischen dem Trägersubstrat 53 und den Metallschichten 32 und 33 verringert und die Nichtlinearität wird verringert.
  • Im Folgenden werden spezifische Anordnungen der Schichten 72 und 73 mit niedriger Permittivität in der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 11 bis 18 beschrieben, mit einer individuellen Beschreibung für ein erstes bis sechstes strukturelles Beispiel.
  • (Erstes strukturelles Beispiel)
  • Zuerst wird ein erstes strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 11 bis 12B beschrieben. 11 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem ersten strukturellen Beispiel und 12A und 12B sind Draufsichten, die Beispiele für eine planare Anordnung von Schichten mit niedriger Permittivität des ersten strukturellen Beispiels darstellen.
  • Wie in 11 dargestellt, können mehrere Schichten 72 mit niedriger Permittivität unter der Metallschicht 32 ausgebildet sein. In einem Fall, bei dem zum Beispiel eine Schicht 72 mit niedriger Permittivität im gesamten Projektionsgebiet der Metallschicht 32 ausgebildet ist, wenn eine Draufsicht des Trägersubstrats 53 angesehen wird, kann zum Beispiel die Festigkeit der Halbleitervorrichtung 10 verringert werden. Insbesondere, in einem Fall, bei dem die Schicht 72 mit niedriger Permittivität ein Raum ist, ist es sehr wahrscheinlich, dass die Festigkeit der Halbleitervorrichtung 10 verringert ist. Daher kann die Metallschicht 32, indem mehrere Schichten 72 mit niedriger Permittivität separat unter der Metallschicht 32 gebildet werden, durch die Zwischenschicht-Isolierschicht 80 zwischen angrenzenden der Schichten 72 mit niedriger Permittivität gestützt werden. Dadurch kann die Kapazität zwischen der Metallschicht 32 und dem Trägersubstrat 53 verringert werden, während die Festigkeit der Halbleitervorrichtung 10 beibehalten wird.
  • Hier, wie in 12A dargestellt, kann die planare Anordnung von Schichten 72 mit niedriger Permittivität streifenartig sein. Es ist anzumerken, dass die Richtung, in die sich die Schicht 72 mit niedriger Permittivität erstreckt, eine Richtung parallel zur Verbindungsrichtung der Metallschicht 32 sein kann oder eine Richtung senkrecht zur Verbindungsrichtung der Metallschicht 32 sein kann. Um jedoch die Festigkeit der Halbleitervorrichtung 10 zu verbessern, ist die Länge, mit der die Schicht 72 mit niedriger Permittivität erweitert wird, vorzugsweise kürzer. Daher ist die Richtung, in die sich die Schicht 72 mit niedriger Permittivität erstreckt, vorzugsweise eine Richtung senkrecht zur Verbindungsrichtung der Metallschicht 32.
  • Des Weiteren, wie in 12B dargestellt, kann die planare Anordnung von Schichten 72 mit niedriger Permittivität zickzackartig sein. Bei einem derartigen Fall wird die Länge, mit der die Schicht 72 mit niedriger Permittivität erweitert wird, verkürzt und Schichten 72 mit niedriger Permittivität sind vereinzelt über die gesamte Metallschicht 32 angeordnet; somit kann die Festigkeit der Halbleitervorrichtung 10 verbessert werden, während das Volumen von ausgebildeten Schichten 72 mit niedriger Permittivität beibehalten wird. Des Weiteren kann durch ein Verkürzen der Länge, mit der die Schicht 72 mit niedriger Permittivität erweitert wird, verhindert werden, dass elektrische Felder um die Schicht 72 mit niedriger Permittivität herum laufen.
  • (Zweites strukturelles Beispiel)
  • Als Nächstes wird ein zweites strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 13 bis 14B beschrieben. 13 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem zweiten strukturellen Beispiel und 14A und 14B sind Draufsichten, die Beispiele für eine Anordnung von Schichten mit niedriger Permittivität des zweiten strukturellen Beispiels darstellen.
  • Wie in 13 dargestellt, können mehrere Schichten 72A und 72B mit niedriger Permittivität separat ausgebildet sein. Genauer gesagt, sind eine erste Isolierschicht 81, eine zweite Isolierschicht 82A, eine Zwischenschicht-Isolierschicht 80A und eine fünfte Isolierschicht 85A auf der Elementisolationsschicht 56 ausgebildet und die Schichten 72A mit niedriger Permittivität sind in der Zwischenschicht-Isolierschicht 80A und der fünften Isolierschicht 85A ausgebildet. Des Weiteren sind eine zweite Isolierschicht 82B, eine Zwischenschicht-Isolierschicht 80B und eine fünfte Isolierschicht 85B auf der fünften Isolierschicht 85A ausgebildet und die Schichten 72B mit niedriger Permittivität sind in der Zwischenschicht-Isolierschicht 80B und der fünften Isolierschicht 85B ausgebildet. Des Weiteren ist eine Metallschicht 32 auf der fünften Isolierschicht 85B ausgebildet.
  • Dadurch kann der Abstand zwischen der Metallschicht 32 und dem Trägersubstrat 53 verlängert werden und dadurch kann die parasitäre Kapazität zwischen der Metallschicht 32 und dem Trägersubstrat 53 weiter verringert werden. Des Weiteren wird in einem derartigen Fall bevorzugt, dass die Schicht 72A mit niedriger Permittivität und die Schicht 72B mit niedriger Permittivität derart angeordnet sind, dass die Positionen von diesen, wenn eine Draufsicht des Trägersubstrats 53 angesehen wird, nicht überlappen. Dies ist so, da die Festigkeit der Halbleitervorrichtung 10 lokal an einer Stelle verringert sein kann, wo die Schicht 72A mit niedriger Permittivität und die Schicht 72B mit niedriger Permittivität überlappen.
  • Hier, wie in 14A dargestellt, kann die planare Anordnung der Schichten 72A und 72B mit niedriger Permittivität streifenartig sein. Wie oben beschrieben, kann die Richtung, in die sich die Schichten 72A und 72B mit niedriger Permittivität erstrecken, eine Richtung parallel zur Verbindungsrichtung der Metallschicht 32 sein oder kann eine Richtung senkrecht zur Verbindungsrichtung der Metallschicht 32 sein. Um jedoch die Festigkeit der Halbleitervorrichtung 10 zu verbessern, ist die Richtung, in die sich die Schichten 72A und 72B mit niedriger Permittivität erstrecken, vorzugsweise eine Richtung senkrecht zur Verbindungsrichtung der Metallschicht 32. Des Weiteren wird bevorzugt, dass, wenn eine Draufsicht des Trägersubstrats 53 angesehen wird, die Schichten 72A und 72B mit niedriger Permittivität derart angeordnet sind, dass sich eine Schicht 72B mit niedriger Permittivität zwischen Schichten 72A mit niedriger Permittivität befindet.
  • Des Weiteren, wie in 14B dargestellt, kann die planare Anordnung der Schichten 72A und 72B mit niedriger Permittivität zickzackartig sein. Bei einem derartigen Fall wird die Länge, mit der die Schichten 72A und 72B mit niedriger Permittivität erweitert werden, verkürzt und Schichten 72 mit niedriger Permittivität sind vereinzelt über die gesamte Metallschicht 32 angeordnet; somit kann die Festigkeit der Halbleitervorrichtung 10 verbessert werden, während das Volumen von ausgebildeten Schichten 72A und 72B mit niedriger Permittivität beibehalten wird. Des Weiteren, in einem Fall, bei dem die Länge, mit der die Schichten 72A und 72B mit niedriger Permittivität erweitert werden, kurz ist, kann verhindert werden, dass elektrische Felder um die Schicht 72 mit niedriger Permittivität herum laufen. Des Weiteren wird bevorzugt, dass jede der Schichten 72A und 72B mit niedriger Permittivität mit dem gleichen Intervall angeordnet sind. Bei einem derartigen Fall kann die Bildung der Schichten 72A und 72B mit niedriger Permittivität leicht durchgeführt werden.
  • (Drittes strukturelles Beispiel)
  • Als Nächstes wird ein drittes strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 15 beschrieben. 15 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem dritten strukturellen Beispiel.
  • Wie in 15 dargestellt, kann die Schicht 72 mit niedriger Permittivität so ausgebildet sein, dass sie hoch zum Trägersubstrat 53 durchstößt. Genauer gesagt ist die Schicht 72 mit niedriger Permittivität so ausgebildet, dass sie die fünfte Isolierschicht 85, die Zwischenschicht-Isolierschicht 80, die zweite Isolierschicht 82, die erste Isolierschicht 81, die Elementisolationsschicht 56 und den eingebetteten Oxidfilm 54 durchstößt und das Trägersubstrat 53 erreicht.
  • Bei einem derartigen Fall kann das Volumen der Schicht 72 mit niedriger Permittivität erhöht werden und dadurch kann die durchschnittliche Permittivität zwischen der Metallschicht 32 und dem Trägersubstrat 53 verringert werden; dadurch kann die parasitäre Kapazität zwischen der Metallschicht 32 und dem Trägersubstrat 53 weiter verringert werden. Des Weiteren kann der Bereich der Grenzfläche zwischen dem Trägersubstrat 53 und dem eingebetteten Oxidfilm 54 verringert werden und dadurch kann die Menge an positiver Ladung, die im eingebetteten Oxidfilm 54 geführt wird, verringert werden.
  • Es ist anzumerken, dass die planare Anordnung der Schichten 72 mit niedriger Permittivität im dritten strukturellen Beispiel eine beliebige Anordnung sein kann und streifenartig oder zickzackartig sein kann, wie im ersten strukturellen Beispiel dargestellt.
  • (Viertes strukturelles Beispiel)
  • Als Nächstes wird ein viertes strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 16 beschrieben. 16 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem vierten strukturellen Beispiel.
  • Wie in 16 dargestellt, kann die Schicht 73 mit niedriger Permittivität in der Halbleitervorrichtung 10 ferner zwischen der Metallschicht 33 und der Metallschicht 32 ausgebildet sein. Genauer gesagt ist die siebte Isolierschicht 87 auf der Metallschicht 32 (die dem zweiten Metall entspricht) unter Verwendung eines Materials (Siliziumnitrid oder dergleichen) ähnlich dem Material der zweiten Isolierschicht 82 ausgebildet. Des Weiteren sind eine achte Isolierschicht 88 und eine neunte Isolierschicht 89 unter Verwendung von Siliziumoxid oder dergleichen auf der siebten Isolierschicht 87 ausgebildet und die Schicht 73 mit niedriger Permittivität ist in der achten Isolierschicht 88 und der neunten Isolierschicht 89 ausgebildet. Des Weiteren ist die Metallschicht 33 (die dem dritten Metall entspricht) auf der neunten Isolierschicht 89 ausgebildet und die Metallschicht 33 ist in einer zehnten Isolierschicht 90, die Siliziumoxid oder dergleichen enthält, eingebettet.
  • Bei einem derartigen Fall, indem die durchschnittliche Permittivität zwischen der Metallschicht 32 und der Metallschicht 33 verringert wird, kann die Schicht 73 mit niedriger Permittivität die parasitäre Kapazität zwischen der Metallschicht 32 und der Metallschicht 33 verringern. Die parasitäre Kapazität zwischen der Metallschicht 32 und der Metallschicht 33 weist keine Nichtlinearität auf, bewirkt aber einen Verlust an einem Signal, das durch die Metallschicht 32 oder die Metallschicht 33 hindurchgeht. Somit kann der Verlust der Halbleitervorrichtung 10 mehr verringert werden, indem die parasitäre Kapazität zwischen der Metallschicht 32 und der Metallschicht 33 verringert wird.
  • (Fünftes strukturelles Beispiel)
  • Als Nächstes wird ein fünftes strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 17 beschrieben. 17 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem fünften strukturellen Beispiel.
  • Wie in 17 dargestellt, sind die Schichten 72 und 73 mit niedriger Permittivität zumindest in den Projektionsgebieten der Metallschichten 32 und 33 ausgebildet, wenn eine Draufsicht des Trägersubstrats 53 angesehen wird. Des Weiteren kann die Schicht 72 mit niedriger Permittivität in der benachbarten Zwischenschicht-Isolierschicht 80 einschließlich unmittelbar unter der Metallschicht 32 ausgebildet sein und die Schicht 73 mit niedriger Permittivität kann in der benachbarten achten Isolierschicht 88 einschließlich unmittelbar unter der Metallschicht 33 ausgebildet sein.
  • Dies ist so, da die parasitäre Kapazität zwischen der Metallschicht 32 und dem Trägersubstrat 53 nicht nur durch die Zwischenschicht-Isolierschicht 80 des Gebiets unmittelbar unter der Metallschicht 32 (das heißt das Projektionsgebiet der Metallschicht 33, wenn eine Draufsicht des Trägersubstrats 53 angesehen wird) beeinflusst wird, sondern auch durch die Permittivität der benachbarten Zwischenschicht-Isolierschicht 80. Des Weiteren ist dies so, da eine parasitäre Kapazität zwischen der Metallschicht 32 und der Metallschicht 33 auch in einem Fall erzeugt wird, bei dem die Metallschicht 32 in einem Gebiet in der Nähe des Gebiets unmittelbar unter der Metallschicht 33 vorhanden ist.
  • In einem Fall, bei dem die Schicht 72 mit niedriger Permittivität in der benachbarten Zwischenschicht-Isolierschicht 80 einschließlich unmittelbar unter der Metallschicht 32 ausgebildet ist, kann die parasitäre Kapazität, die eine Nichtlinearität zwischen der Metallschicht 32 und dem Trägersubstrat 53 aufweist, verringert werden. Des Weiteren, in einem Fall, bei dem die Schicht 73 mit niedriger Permittivität in der benachbarten achten Isolierschicht 88 einschließlich unmittelbar unter der Metallschicht 33 ausgebildet ist, kann die parasitäre Kapazität zwischen der Metallschicht 32 und der Metallschicht 33 verringert werden. Es ist anzumerken, dass die planare Anordnung der Schichten 72 und 73 mit niedriger Permittivität im fünften strukturellen Beispiel eine beliebige Anordnung sein kann und streifenartig oder zickzackartig sein kann, wie im zweiten strukturellen Beispiel dargestellt.
  • (Sechstes strukturelles Beispiel)
  • Als Nächstes wird ein sechstes strukturelles Beispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 18 beschrieben. 18 ist eine Querschnittsansicht in die Stapelrichtung der Halbleitervorrichtung 10 gemäß dem sechsten strukturellen Beispiel.
  • Wie in 18 dargestellt, können Schichten 72 und 74 mit niedriger Permittivität zwischen einer Metallschicht 34, die eine Pad-Elektrode ist, und dem Trägersubstrat 53 ausgebildet sein. Genauer gesagt, ist die Schicht 72 mit niedriger Permittivität in der Zwischenschicht-Isolierschicht 80 auf der zweiten Isolierschicht 82 und in der fünften Isolierschicht 85 ausgebildet. Des Weiteren ist die Schicht 74 mit niedriger Permittivität in der achten Isolierschicht 88 auf der siebten Isolierschicht 87 und in der neunten Isolierschicht 89 ausgebildet. Des Weiteren ist die Metallschicht 34, die eine Pad-Elektrode ist, auf der neunten Isolierschicht 89 ausgebildet und die Metallschicht 34 ist in der zehnten Isolierschicht 90 eingebettet.
  • Bei einem derartigen Fall können die Schichten 72 und 74 mit niedriger Permittivität die parasitäre Kapazität, die eine Nichtlinearität zwischen der Metallschicht 34, die eine Pad-Elektrode ist, und dem Trägersubstrat 53 aufweist, verringern. Dadurch kann die nicht lineare Kapazität der Halbleitervorrichtung 10 verringert werden. Es ist anzumerken, dass die planare Anordnung der Schichten 72 und 74 mit niedriger Permittivität im sechsten strukturellen Beispiel eine beliebige Anordnung sein kann und streifenartig oder zickzackartig sein kann, wie im dritten strukturellen Beispiel dargestellt.
  • <Verfahren zur Herstellung einer Halbleitervorrichtung>
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 19 bis 30 beschrieben. 19 bis 30 sind Querschnittsansichten in die Stapelrichtung, die den Herstellungsprozess der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform darstellen.
  • Zuerst, wie in 19 dargestellt, wird das SOI-Substrat 55, in das der eingebettete Oxidfilm 54 und die Halbleiterschicht 50 auf dem Trägersubstrat 53 ausgebildet werden, vorbereitet. In der Halbleiterschicht 50 des SOI-Substrats 55 wird zum Beispiel die Elementisolationsschicht 56 durch das STI-Verfahren oder das LOCOS-Verfahren ausgebildet und ein Transistorgebiet, das durch die Elementisolationsschicht 56 getrennt wird, wird ausgebildet.
  • Als Nächstes wird zum Beispiel ein Implantationsdurchgangsfilm (nicht veranschaulicht) eines Siliziumoxidfilms durch das thermische Oxidationsverfahren oder dergleichen ausgebildet und eine Wannenimplantation und eine Kanalimplantation werden auf dem Transistorgebiet, wo der Siliziumoxidfilm ausgebildet ist, durchgeführt. Es ist anzumerken, dass der Implantationsdurchgangsfilm entfernt wird, nachdem die Wannenimplantation und die Kanalimplantation durchgeführt werden.
  • Anschließend, wie in 20 dargestellt, wird der Gate-Oxidfilm 23, der Siliziumoxid enthält, mit einer Dicke von zum Beispiel 5 nm bis 10 nm durch das thermische Oxidationsverfahren oder dergleichen ausgebildet. Danach wird ein Gate-Elektrodenmaterialfilm (nicht veranschaulicht), der Polysilizium enthält, mit einer Dicke von zum Beispiel 150 nm bis 200 nm durch das chemische Gasphasenabscheidungsverfahren (CVD-Verfahren) oder dergleichen ausgebildet. Des Weiteren wird der Gate-Elektrodenmaterialfilm durch Photolithographie und Ätzen verarbeitet und dadurch wird die Gate-Elektrode 20 über den Gate-Oxidfilm 23 auf der Halbleiterschicht 50 ausgebildet.
  • Als Nächstes, wie in 21 dargestellt, wird, unter Verwendung der Gate-Elektrode 20 und eines Offset-Abstandshalters (nicht veranschaulicht) als eine Maske, eine Implantation IMPL von Arsen (As) oder Phosphor (P) durchgeführt und die Erweiterungsgebiete 52S und 52D werden an beiden Seiten der Gate-Elektrode 20 ausgebildet. Des Weiteren wird eine Seitenwand (nicht veranschaulicht) an der Seitenfläche der Gate-Elektrode 20 ausgebildet und dann wird eine Implantation von Arsen (As) oder Phosphor (P) durchgeführt. Dadurch werden das Source-Gebiet 50S und das Drain-Gebiet 50D in der Halbleiterschicht 50 an beiden Seiten der Gate-Elektrode 20 ausgebildet. Die Seitenwand wird entfernt, nachdem das Source-Gebiet 50S und das Drain-Gebiet 50D ausgebildet sind.
  • Anschließend, wie in 22 dargestellt, nachdem das Source-Gebiet 50S und das Drain-Gebiet 50D ausgebildet sind, wird die erste Isolierschicht 81, die Siliziumoxid enthält, mit einer Dicke von zum Beispiel 10 nm bis 30 nm auf der Gate-Elektrode 20 und der Halbleiterschicht 50 durch das CVD-Verfahren oder dergleichen ausgebildet.
  • Als Nächstes, wie in 23 dargestellt, wird die zweite Isolierschicht 82, die Siliziumnitrid (Si3N4 oder dergleichen) enthält, mit einer Dicke von zum Beispiel 5 nm bis 30 nm auf der ersten Isolierschicht 81 durch das CVD-Verfahren oder dergleichen ausgebildet. Es ist anzumerken, dass Siliziumnitrid eine andere Ätzrate als Siliziumoxid aufweist und daher ein übermäßiges Fortschreiten des Ätzens während des Ätzens der dritten Isolierschicht 83 und der vierten Isolierschicht 84, die später beschrieben werden, verhindern kann.
  • Anschließend, wie in 24 dargestellt, wird die dritte Isolierschicht 83, die Siliziumoxid enthält, mit einer Dicke von zum Beispiel 500 nm bis 1000 nm auf der zweiten Isolierschicht 82 durch das CVD-Verfahren oder dergleichen ausgebildet.
  • Als Nächstes, wie in 25 dargestellt, nachdem die dritte Isolierschicht 83 ausgebildet ist, werden Teile der dritten Isolierschicht 83, der zweiten Isolierschicht 82 und der ersten Isolierschicht 81 durch Photolithographie und Ätzen entfernt und ein Kontaktloch (nicht veranschaulicht) wird auf sowohl dem Source-Gebiet 50S als auch dem Drain-Gebiet 50D ausgebildet. Nachdem die Kontaktlöcher ausgebildet sind, wird eine Implantation IMPL mit Arsen (As) oder Phosphor (P) hoher Konzentration über die Kontaktlöcher durchgeführt und dadurch werden die Gebiete 51S und 51D mit niedrigem Widerstand ausgebildet.
  • Nachdem die Gebiete 51S und 51D mit niedrigem Widerstand ausgebildet sind, werden die Kontaktstöpsel 60S und 60D, die jeweils eine gestapelte Struktur einer Titan-Schicht, einer Titannitrid-Schicht und einer Wolfram-Schicht aufweisen, in den Kontaktlöchern ausgebildet. Es ist anzumerken, dass die Kontaktstöpsel 60S und 60D auf dem Source-Gebiet 50S und dem Drain-Gebiet 50D ausgebildet werden.
  • Anschließend, wie in 26 dargestellt, werden die Source-Elektrode 30S und die Drain-Elektrode 30D, die Aluminium (Al) (das dem ersten Metall M1 entspricht) enthalten, auf den Kontaktstöpseln 60S und 60D ausgebildet. Des Weiteren, nachdem die Source-Elektrode 30S und die Drain-Elektrode 30D ausgebildet sind, wird die vierte Isolierschicht 84, die Siliziumoxid enthält, auf der dritten Isolierschicht 83, der Source-Elektrode 30S und der Drain-Elektrode 30D durch das CVD-Verfahren oder dergleichen ausgebildet.
  • Als Nächstes, wie in 27 dargestellt, nachdem die vierte Isolierschicht 84 ausgebildet ist, werden Öffnungen P1, P2 und P3 durch Photolithographie und Trockenätzen ausgebildet. Die Öffnung P1 wird in einem Gebiet der Halbleiterschicht 50 zwischen der Source-Elektrode 30S und der Drain-Elektrode 30D ausgebildet. Des Weiteren werden die Öffnungen P2 und P3 in Gebieten ausgebildet, auf denen die Metallschichten 32 und 33 in nachfolgenden Prozessen ausgebildet werden. Es ist anzumerken, dass die Breite jeder der Öffnungen P1, P2 und P3 zum Beispiel 100 nm bis 1000 nm sein kann.
  • In diesem Fall fungiert die zweite Isolierschicht 82 als ein Ätzstopper; somit schreitet das Ätzen der Öffnungen P1, P2 und P3 damit fort, die vierte Isolierschicht 84 und die dritte Isolierschicht 83, die Siliziumoxid enthalten, zu durchstoßen, und stoppt an der oberen Oberfläche der zweiten Isolierschicht 82.
  • Anschließend, wie in 28 dargestellt, wird die fünfte Isolierschicht 85, die Siliziumoxid enthält, auf der vierten Isolierschicht 84 durch das CVD-Verfahren oder dergleichen ausgebildet. Die fünfte Isolierschicht 85 wird so abgeschieden, dass sie die oberen Seiten der Öffnungen P1, P2 und P3 bedeckt. Somit werden die oberen Seiten der Öffnungen P1, P2 P3 abgedichtet, bevor die Öffnungen P1, P2 und P3 mit der fünften Isolierschicht 85 gefüllt werden, und die Schichten 71, 72 und 73 mit niedriger Permittivität, die Räume sind, werden in den Innenräumen der Öffnungen P1, P2 und P3 ausgebildet. Es ist anzumerken, dass die Seitenfläche und die untere Oberfläche jeder der Öffnungen P1, P2 und P3 mit der fünften Isolierschicht 85 bedeckt werden kann.
  • Daher werden in einem Fall, bei dem die Schichten 71, 72 und 73 mit niedriger Permittivität gleichzeitig ausgebildet werden, zumindest die oberen Enden oder die unteren Enden der Schichten 71, 72 und 73 mit niedriger Permittivität in derselben Schicht bereitgestellt. In dem Fall, bei dem die Schichten 71, 72 und 73 mit niedriger Permittivität gleichzeitig ausgebildet werden, kann der Herstellungsprozess der Halbleitervorrichtung 10 vereinfacht werden.
  • Jede der Schichten 71, 72 und 73 mit niedriger Permittivität ist zum Beispiel ein Raum und weist daher eine niedrigere Permittivität als die dritte Isolierschicht 83, die vierte Isolierschicht 84 und die fünfte Isolierschicht 85 (zum Beispiel Siliziumoxid) auf. Es ist anzumerken, dass Luft in jeder der Schichten 71, 72 und 73 mit niedriger Permittivität vorhanden sein kann oder jede von diesen ein Vakuum sein kann.
  • Des Weiteren können die Schichten 71, 72 und 73 mit niedriger Permittivität auch durch Füllen der Innenräume der Öffnungen P1, P2 und P3 mit einem Material (zum Beispiel SiOC, anorganischem SOG, organischem SOG und dergleichen), das eine niedrigere Permittivität als die dritte Isolierschicht 83, die vierte Isolierschicht 84 und die fünfte Isolierschicht 85 (zum Beispiel Siliziumoxid) aufweist, ausgebildet werden. Beispielsweise können die Schichten 71, 72 und 73 mit niedriger Permittivität durch Füllen der Öffnungen P1, P2 und P3 mit SiOC durch das CVD-Verfahren oder dergleichen ausgebildet werden. Des Weiteren können die Schichten 71, 72 und 73 mit niedriger Permittivität durch Füllen der Öffnungen P1, P2 und P3 mit anorganischem oder organischem SOG durch das Spin-Coating-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes, wie in 29 dargestellt, wird die Metallschicht 32, die Aluminium (Al) enthält, in einem Bereich auf der fünften Isolierschicht 85 und über dem Gebiet, wo die Schicht 72 mit niedriger Permittivität ausgebildet ist, ausgebildet. Die Metallschicht 32 ist eine Verbindungsschicht, die mit einer beliebigen verschiedener Elektroden von Feldeffekttransistoren verbunden werden soll und dem zweiten Metall entspricht. Des Weiteren wird die sechste Isolierschicht 86, die Siliziumoxid enthält, auf der Metallschicht 32 und der fünften Isolierschicht 85 durch das CVD-Verfahren oder dergleichen ausgebildet.
  • Anschließend, wie in 30 dargestellt, wird die Metallschicht 33, die Aluminium (Al) enthält, in einem Bereich auf der sechsten Isolierschicht 86 und über dem Gebiet, wo die Schicht 73 mit niedriger Permittivität ausgebildet ist, ausgebildet. Die Metallschicht 33 ist eine Verbindungsschicht, eine Pad-Elektrode oder dergleichen, die mit einer beliebigen verschiedener Elektroden von Feldeffekttransistoren verbunden werden soll und dem dritten Metall entspricht. Des Weiteren wird die siebte Isolierschicht 87, die Siliziumoxid enthält, auf der Metallschicht 33 und der sechsten Isolierschicht 86 durch das CVD-Verfahren oder dergleichen ausgebildet.
  • Durch den obigen Prozess kann die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform hergestellt werden. Die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform kann die Kapazitäten, die eine Nichtlinearität zwischen den Metallschichten 32 und 33, wobei jede von diesen eine Verbindung und/oder eine Elektrode ist, und dem Trägersubstrat 53 aufweisen, verringern. Dadurch wird die Nichtlinearität in der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform verringert; daher kann in einer Schaltung, die die Halbleitervorrichtung 10 verwendet, die Erzeugung eines Signals außer einem Eingangs- oder Ausgangssignal (das heißt eine Verzerrung eines Signals) unterdrückt werden.
  • Es ist anzumerken, dass die Form, das Material, die Dicke, das Filmbildungsverfahren usw. von jeder der Schichten, die in der obigen Ausführungsform beschrieben werden, nicht auf die obigen Beispiele beschränkt sind, und es ist selbstverständlich, dass andere Formen, Materialien, Dicken und Filmbildungsverfahren verwendet werden können.
  • <Verwendungsbeispiel>
  • Des Weiteren wird ein Verwendungsbeispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 31 beschrieben. 31 ist ein Blockdiagramm, das ein Beispiel für eine drahtlose Kommunikationsvorrichtung darstellt, die ein Verwendungsbeispiel der Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform ist.
  • Wie in 31 dargestellt, ist eine drahtlose Kommunikationsvorrichtung 3 zum Beispiel ein Mobiltelefonsystem, das Funktionen wie etwa Sprach- und Datenkommunikation und Lokalnetz(LAN)-Verbindung aufweist. Die drahtlose Kommunikationsvorrichtung 3 beinhaltet zum Beispiel eine Antenne ANT, den Hochfrequenzschalter 1, einen Hochleistungsverstärker HPA, eine integrierte Hochfrequenzschaltung HFIC, einen Basisbandabschnitt BB, einen Sprachausgabeabschnitt MIC, einen Datenausgabeabschnitt DT und einen externen Schnittstellenabschnitt I/F (zum Beispiel ein drahtloses LAN, Bluetooth (eingetragenes Markenzeichen) oder dergleichen).
  • Der Hochfrequenzschalter 1 beinhaltet zum Beispiel den Hochfrequenzschalter, der in einer beliebigen der 1, 2 und 7 beschrieben ist. Des Weiteren sind die integrierte Hochfrequenzschaltung HFIC und der Basisbandabschnitt BB durch eine interne Schnittstelle miteinander verbunden.
  • In einem Fall, bei dem ein Übertragungssignal von einem Übertragungssystem in der drahtlosen Kommunikationsvorrichtung 3 zur Antenne ANT ausgegeben wird, wird das vom Basisbandabschnitt BB ausgegebene Übertragungssignal über die integrierte Hochfrequenzschaltung HFIC, den Hochleistungsverstärker HPA und den Hochfrequenzschalter 1 zur Antenne ANT ausgegeben.
  • Des Weiteren, in einem Fall, bei dem ein Empfangssignal in ein Empfangssystem in der drahtlosen Kommunikationsvorrichtung 3 eingegeben wird, wird das durch die Antenne ANT empfangene Empfangssignal über den Hochfrequenzschalter 1 und die integrierte Hochfrequenzschaltung HFIC in den Basisbandabschnitt BB eingegeben. Das durch den Basisbandabschnitt BB verarbeitete Empfangssignal wird von Ausgabeabschnitten, wie etwa dem Sprachausgabeabschnitt MIC, dem Datenausgabeabschnitt DT und dem externen Schnittstellenabschnitt I/F, ausgegeben.
  • Es ist anzumerken, dass, obwohl im Obenstehenden ein Fall beschrieben wird, bei dem die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform für den Hochfrequenzschalter 1 der drahtlosen Kommunikationsvorrichtung 3 verwendet wird, die Technologie gemäß der vorliegenden Offenbarung nicht auf das Obenstehende beschränkt ist. Beispielsweise kann die Halbleitervorrichtung 10 gemäß der vorliegenden Ausführungsform auch für Hochfrequenzvorrichtungen außer einem Hochfrequenzschalter (HF-SW), wie etwa einen Verstärker (Leistungsverstärker PA), verwendet werden.
  • Die bevorzugte(n) Ausführungsform(en) der vorliegenden Offenbarung wurde(n) oben unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, obwohl die vorliegende Offenbarung nicht auf die obigen Beispiele beschränkt ist. Ein Fachmann kann verschiedene Abänderungen und Modifikationen innerhalb des Schutzumfangs der angehängten Ansprüche finden und es versteht sich, dass sie natürlich in dem technischen Schutzumfang der vorliegenden Offenbarung liegen werden.
  • Des Weiteren sind die in dieser Beschreibung beschriebenen Effekte lediglich veranschaulichende oder beispielhafte Effekte und sind nicht beschränkend. Das heißt, dass die Technologie gemäß der vorliegenden Offenbarung mit oder anstelle der obigen Effekte andere Effekte erzielen kann, die Fachleuten auf dem Gebiet aus der Beschreibung dieser Spezifikation ersichtlich sind.
  • Zusätzlich dazu kann die vorliegende Technologie auch wie unten beschrieben konfiguriert sein.
    1. (1) Eine Halbleitervorrichtung, die Folgendes beinhaltet:
      • ein Transistorgebiet, in dem ein Feldeffekttransistor bereitgestellt ist; und
      • ein Verbindungsgebiet, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden ist, bereitgestellt ist,
      • wobei das Verbindungsgebiet Folgendes beinhaltet:
        • eine Isolierschicht, die zwischen der Metallschicht und einem Substrat bereitgestellt ist; und
        • eine Schicht mit niedriger Permittivität, die in der Isolierschicht unter der Metallschicht bereitgestellt ist und eine niedrigere Permittivität als die Isolierschicht aufweist.
    2. (2) Die Halbleitervorrichtung nach (1), wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und die Schichten mit niedriger Permittivität streifenartig angeordnet sind.
    3. (3) Die Halbleitervorrichtung nach (1), wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und die Schichten mit niedriger Permittivität zickzackartig angeordnet sind.
    4. (4) Die Halbleitervorrichtung nach einem von (1) bis (3), wobei mehrere der Isolierschichten bereitgestellt sind und die Schicht mit niedriger Permittivität in jeder der Isolierschichten bereitgestellt ist.
    5. (5) Die Halbleitervorrichtung nach (4), wobei die Schichten mit niedriger Permittivität, die in den Isolierschichten bereitgestellt sind, so angeordnet sind, dass sie nicht überlappen, wenn eine Draufsicht des Substrats angesehen wird.
    6. (6) Die Halbleitervorrichtung nach (5), wobei die Schichten mit niedriger Permittivität, die in den Isolierschichten bereitgestellt sind, zickzackartig angeordnet sind, wenn eine Draufsicht des Substrats angesehen wird.
    7. (7) Die Halbleitervorrichtung nach einem von (1) bis (3), wobei die Schicht mit niedriger Permittivität bereitgestellt ist, um hoch zum Substrat durchzustoßen.
    8. (8) Die Halbleitervorrichtung nach einem von (1) bis (7), wobei eine oberseitige Metallschicht ferner über eine Inter-Metall-Isolierschicht auf der Metallschicht bereitgestellt ist und eine Inter-Metall-Schicht mit niedriger Permittivität, die eine niedrigere Permittivität als die Inter-Metall-Isolierschicht aufweist, in der Inter-Metall-Isolierschicht zwischen der Metallschicht und der oberseitigen Metallschicht bereitgestellt ist.
    9. (9) Die Halbleitervorrichtung nach einem von (1) bis (8), wobei die Schicht mit niedriger Permittivität zumindest in einem Projektionsgebiet der Metallschicht bereitgestellt ist, wenn eine Draufsicht des Substrats angesehen wird.
    10. (10) Die Halbleitervorrichtung nach einem von (1) bis (9), wobei die Metallschicht eine Verbindung oder eine Elektrode ist, die elektrisch mit dem Feldeffekttransistor verbunden ist.
    11. (11) Die Halbleitervorrichtung nach einem von (1) bis (10), wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und zumindest die oberen Enden oder die unteren Enden der Schichten mit niedriger Permittivität in derselben Schicht bereitgestellt sind.
    12. (12) Die Halbleitervorrichtung nach einem von (1) bis (11), wobei der Feldeffekttransistor ein Feldeffekttransistor für eine Hochfrequenzvorrichtung ist.
    13. (13) Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes beinhaltet:
      • einen Schritt des Bildens eines Feldeffekttransistors in einem Transistorgebiet;
      • einen Schritt des Füllens, mit einer Isolierschicht, eines Verbindungsgebiets, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden werden soll, bereitgestellt werden soll, und des Transistorgebiets;
      • einen Schritt des Bildens, in der Isolierschicht, einer Schicht mit niedriger Permittivität, die eine niedrigere Permittivität als die Isolierschicht aufweist; und
      • einen Schritt des Bildens der Metallschicht auf der Schicht mit niedriger Permittivität.
  • Bezugszeichenliste
    • 1
    Hochfrequenzschalter
    10
    Halbleitervorrichtung
    20
    Gate-Elektrode
    23
    Gate-Oxidfilm
    30D
    Drain-Elektrode
    30S
    Source-Elektrode
    32, 33, 34
    Metallschicht
    50
    Halbleiterschicht
    50D
    Drain-Gebiet
    50S
    Source-Gebiet
    51D, 51S
    Gebiet mit niedrigem Widerstand
    52D, 52S
    Erweiterungsgebiet
    53
    Trägersubstrat
    54
    eingebetteter Oxidfilm
    56
    Elementisolationsschicht
    60D, 60S
    Kontaktstöpsel
    71, 72, 73
    Schicht mit niedriger Permittivität
    81
    erste Isolierschicht
    82
    zweite Isolierschicht
    83
    dritte Isolierschicht
    84
    vierte Isolierschicht
    85
    fünfte Isolierschicht
    86
    sechste Isolierschicht
    87
    siebte Isolierschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2002359369 A [0005]

Claims (13)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Transistorgebiet, in dem ein Feldeffekttransistor bereitgestellt ist; und ein Verbindungsgebiet, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden ist, bereitgestellt ist, wobei das Verbindungsgebiet Folgendes beinhaltet: eine Isolierschicht, die zwischen der Metallschicht und einem Substrat bereitgestellt ist; und eine Schicht mit niedriger Permittivität, die in der Isolierschicht unter der Metallschicht bereitgestellt ist und eine niedrigere Permittivität als die Isolierschicht aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und die Schichten mit niedriger Permittivität streifenartig angeordnet sind.
  3. Halbleitervorrichtung nach Anspruch 1, wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und die Schichten mit niedriger Permittivität zickzackartig angeordnet sind.
  4. Halbleitervorrichtung nach Anspruch 1, wobei mehrere der Isolierschichten bereitgestellt sind und die Schicht mit niedriger Permittivität in jeder der Isolierschichten bereitgestellt ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die Schichten mit niedriger Permittivität, die in den Isolierschichten bereitgestellt sind, so angeordnet sind, dass sie nicht überlappen, wenn eine Draufsicht des Substrats angesehen wird.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Schichten mit niedriger Permittivität, die in den Isolierschichten bereitgestellt sind, zickzackartig angeordnet sind, wenn eine Draufsicht des Substrats angesehen wird.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die Schicht mit niedriger Permittivität bereitgestellt ist, um hoch zum Substrat durchzustoßen.
  8. Halbleitervorrichtung nach Anspruch 1, wobei eine oberseitige Metallschicht ferner über eine Inter-Metall-Isolierschicht auf der Metallschicht bereitgestellt ist und eine Inter-Metall-Schicht mit niedriger Permittivität, die eine niedrigere Permittivität als die Inter-Metall-Isolierschicht aufweist, in der Inter-Metall-Isolierschicht zwischen der Metallschicht und der oberseitigen Metallschicht bereitgestellt ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Schicht mit niedriger Permittivität zumindest in einem Projektionsgebiet der Metallschicht bereitgestellt ist, wenn eine Draufsicht des Substrats angesehen wird.
  10. Halbleitervorrichtung nach Anspruch 1, wobei die Metallschicht eine Verbindung oder eine Elektrode ist, die elektrisch mit dem Feldeffekttransistor verbunden ist.
  11. Halbleitervorrichtung nach Anspruch 1, wobei mehrere der Schichten mit niedriger Permittivität bereitgestellt sind und zumindest die oberen Enden oder die unteren Enden der Schichten mit niedriger Permittivität in derselben Schicht bereitgestellt sind.
  12. Halbleitervorrichtung nach Anspruch 1, wobei der Feldeffekttransistor ein Feldeffekttransistor für eine Hochfrequenzvorrichtung ist.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: einen Schritt des Bildens eines Feldeffekttransistors in einem Transistorgebiet; einen Schritt des Füllens, mit einer Isolierschicht, eines Verbindungsgebiets, in dem eine Metallschicht, die elektrisch mit dem Feldeffekttransistor verbunden werden soll, bereitgestellt werden soll, und des Transistorgebiets; einen Schritt des Bildens, in der Isolierschicht, einer Schicht mit niedriger Permittivität, die eine niedrigere Permittivität als die Isolierschicht aufweist; und einen Schritt des Bildens der Metallschicht auf der Schicht mit niedriger Permittivität.
DE112016004700.2T 2015-10-16 2016-09-02 Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung Pending DE112016004700T5 (de)

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JP2015204772 2015-10-16
JP2015-204772 2015-10-16
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