DE112012000850B4 - Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur - Google Patents

Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur Download PDF

Info

Publication number
DE112012000850B4
DE112012000850B4 DE112012000850.2T DE112012000850T DE112012000850B4 DE 112012000850 B4 DE112012000850 B4 DE 112012000850B4 DE 112012000850 T DE112012000850 T DE 112012000850T DE 112012000850 B4 DE112012000850 B4 DE 112012000850B4
Authority
DE
Germany
Prior art keywords
work function
layer
function layer
forming
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112012000850.2T
Other languages
English (en)
Other versions
DE112012000850T5 (de
DE112012000850T8 (de
Inventor
Shom Ponoth
David V. Horak
Charles W. Koburger III
Chih-Chao Yang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE112012000850T5 publication Critical patent/DE112012000850T5/de
Application granted granted Critical
Publication of DE112012000850T8 publication Critical patent/DE112012000850T8/de
Publication of DE112012000850B4 publication Critical patent/DE112012000850B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not

Abstract

Verfahren, das aufweist: Bilden einer Öffnung (311) im Innern einer dielektrischen Schicht (201), wobei die dielektrische Schicht auf einer Oberseite eines Substrats (101) ausgebildet wird und die Öffnung einen Kanalbereich (102) eines Transistors (110) in dem Substrat freilegt; Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet und den Kanalbereich bedeckt; Ausbilden eines Gate-Leiters (610), der einen ersten Abschnitt (411) der Austrittsarbeitsschicht bedeckt, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf der Oberseite des Kanalbereichs befindet; und Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei der zweite Abschnitt der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht umgibt, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Fertigung von Halbleitereinheiten und bezieht sich im Besonderen auf ein Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren, die durch einen Ersatzmetall-Gate-Prozess ausgebildet werden.
  • HINTERGRUND DER ERFINDUNG
  • Auf dem Gebiet der Fertigung von Halbleitereinheiten werden Transistoren im Allgemeinen durch Front-End-of-Line(FEOL)-Technologien gefertigt. Wegen ihrer größeren Leistungsfähigkeit gegenüber herkömmlichen Transistoren auf der Grundlage von Polysilicium haben High-k-Metall-Gate(HKMG)-Transistoren breite Verwendung gefunden. Es sind verschiedene Prozesse zum Fertigen von HKMG-Transistoren entwickelt worden, darunter unter anderen ein Gate-zuletzt-Ersatzmetall-Gate(GL-RMG)-Prozess, der als einer der vielversprechendsten Prozesse gilt.
  • Im Allgemeinen werden, nachdem die Struktur eines Transistors ausgebildet worden ist, leitfähige Kontakte ausgebildet, um eine Verbindung zu der Source, dem Drain und/oder dem Gate des Transistors herzustellen, damit der Transistor voll funktionsfähig wird. Mit der anhaltenden Verkleinerung der Abmessungen von Einheiten in integrierten Schaltungen wird auch die nutzbare Fläche für das Ausbilden von leitfähigen Kontakten immer kleiner. Infolgedessen setzen sich Kontakte, die zu der Einheit hin randlos sind, wodurch im Allgemeinen weniger nutzbare Fläche benötigt wird, bei logischen Strukturen wie zum Beispiel Transistoren durch.
  • Wenngleich die Realisierbarkeit des Ausbildens von randlosen Kontakten für Transistoren, die durch Nicht-Ersatzmetall-Gate(Nicht-RMG)-Prozesse gefertigt werden, unter Beweis gestellt worden ist, bestehen dennoch weiterhin technische Schwierigkeiten bei der Integration von Ansätzen, die in einem Nicht-RMG-Prozess verwendet werden, in einen RMG-Prozess. Beispielsweise wird beim Anwenden eines Nicht-RMG-Ansatzes zum Ausbilden von randlosen Kontakten in einem GL-RMG-Prozess der obere Abschnitt von Abstandselementen, die angrenzend an das Gate ausgebildet werden, während des RMG-Prozesses zwangsläufig beeinträchtigt, wie nach dem Stand der Technik bekannt ist, vor allem in einem Polierschritt, der dazu verwendet wird, den Gate-Bereich zu öffnen, um das Dummy-Gate darin zu entfernen. Darüber hinaus muss Austrittsarbeitsmetall, das während des Ersatzmetall-Gate-Prozesses abgeschieden wird, wie auch das Metall-Gate selbst vertieft werden, um einen Kontakt mit dem randlosen Kontakt zu vermeiden.
  • Die US 2002/0008261 A1 beschreibt eine Halbleitervorrichtung, die einen niedrigen Kanalwiderstand aufweist, ohne eine Abnahme der Transistoreigenschaften auch für die 0,1 μm Generation. Ferner wird ein Herstellungsverfahren der Vorrichtung beschrieben. Das Verfahren umfasst das Herstellen von Source-/Drain-Elektroden und einer Gate-Elektrode ohne selektive Metallwachstumsverfahren zu verwenden. Ferner wird, nachdem die Gate-Elektrode gebildet ist, ein Halbleiterfilm vorübergehend selektiv in Source/Drain-Bereichen gebildet. Ein dielektrischer Film wird als Nächstes auf dem Substrat abgeschieden und dann die Oberfläche durch chemisch/mechanische Polier(CMP)-Techniken so weit geätzt, dass der Halbleiterfilm auf der Oberfläche freigelegt wird. Der Halbleiterfilm wird dann teilweise geätzt, bis sein Mittelabschnitt entlang der Dicke entfernt ist. Danach wird ein gewünschtes Metall oder Silicid auf der gesamten Oberfläche abgeschieden. Als nächstes wird CMP-Ätzen durchgeführt, so dass Elektroden gebildet werden, während die Elektroden auf oder über den Source/Drain-Halbleiterschichten und einer Gate-Isolationsschicht stehen gelassen werden.
  • Die US 2009/0001480 A1 beschreibt einen high-k Gate-Dielektrikum/Metall-Gate-MOSFET, der eine verringerte parasitäre Kapazität aufweist. Die Struktur umfasst mindestens einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) auf einer Oberfläche eines Halbleitersubstrats. Der mindestens eine MOSFET umfasst einen Gate-Stapel, welcher, von unten nach oben, ein high-k Gate-Dielektrikum und einen metallhaltigen Gate-Leiter umfasst.
  • Die US 2009/0179284 A1 beschreibt eine Halbleiterstruktur und ein Verfahren zur Herstellung desselben. Die Struktur umfasst (i) ein Halbleitersubstrat, das einen Kanalbereich umfasst, (ii) erste und zweite Source/Drain-Bereiche auf dem Halbleitersubstrat, (iii) einen dielektrischen Gate-Bereich und (iv) einen Gate-Elektrodenbereich, (v) eine Mehrzahl von Verbindungsschichten auf dem Gate-Elektrodenbereich, und (vi) ersten und zweiten Räume. Der Gate-Dielektrikumsbereich ist zwischen und in direktem physischem Kontakt mit dem Kanalbereich und dem Gate-Elektrodenbereich angeordnet. Der Gate-Elektrodenbereich ist zwischen und in direktem physikalischem Kontakt mit dem Gate-Dielektrikumsbereich und den Verbindungsschichten angeordnet. Die ersten und zweiten Räume sind in direktem physischem Kontakt mit dem Gate-Elektrodenbereich angeordnet. Der erste Raum ist zwischen dem ersten Source/Drain-Bereich und dem Gate-Elektrodenbereich angeordnet. Der zweite Raum ist zwischen dem zweiten Source/Drain-Bereich und dem Gate-Elektrodenbereich angeordnet.
  • Die US 2008/0185637 A1 beschreibt einen isolierten Gate-Feldeffekttransistor, welcher umfasst: (A) einen Source/Drain-Bereich und einen Kanalbildungsbereich, (B) eine Gate-Elektrode, die über dem Kanalbildungsbereich gebildet ist, und (C) einen Gate-Isolierfilm; wobei der Gate-Isolierfilm aus einem Hauptkörperabschnitt des Gate-Isolierfilm besteht, der zwischen der Gate-Elektrode und dem Kanalausbildungsbereich gebildet ist, und einem Verlängerungsabschnitt des Gate-Isolierfilm, der sich von dem Hauptkörperabschnitt des Gate-Isolierfilm zu einer Mitte eines Seitenflächenabschnitts der Gate-Elektrode erstreckt. Wenn eine Höhe der Gate-Elektrode HGate ist und eine Höhe des Verlängerungsabschnitt des Gate-Isolierfilms HIns mit einer Fläche des Kanalausbildungsbereich als eine Bezugsgröße, dann ist eine Beziehung HIns < HGate erfüllt.
  • KURZDARSTELLUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden einer Halbleiterstruktur bereit. Das Verfahren beinhaltet zumindest Schritte zum Bereitstellen einer Transistorstruktur, die ein Opfer-Gate, das auf einer Oberseite eines Kanalbereichs in einem Substrat ausgebildet wird, und Source- und Drain-Bereiche angrenzend an das Opfer-Gate aufweist; zum Ausbilden einer dielektrischen Schicht, die das Opfer-Gate umgibt; zum Entfernen des Opfer-Gates, um eine Öffnung im Innern der dielektrischen Schicht zu bilden, wobei die Öffnung den Kanalbereich freilegt; zum Abscheiden einer Austrittsarbeitsschicht, die die Öffnung auskleidet; zum Ausbilden eines Gate-Leiters direkt auf einer Oberseite eines ersten Abschnitts der Austrittsarbeitsschicht, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf der Oberseite des Kanalbereichs befindet; und zum Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht isoliert.
  • Bei einer Ausführungsform beinhaltet das Ausbilden des Gate-Leiters ein Ausbilden von Abstandselementen entlang Seitenwänden der Öffnung; und ein Füllen der Öffnung, die von den Abstandselementen umgeben ist, mit einem leitfähigen Material, um den Gate-Leiter auszubilden.
  • Bei einer weiteren Ausführungsform beinhaltet das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht ein Entfernen der Abstandselemente nach dem Ausbilden des Gate-Leiters; und ein Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht, der sich unter den Abstandselementen befindet.
  • Gemäß einer Ausführungsform beinhalten die Abstandselemente ein Siliciumnitrid(SiN)-Material, und das Entfernen der Abstandselemente beinhaltet ein Aufbringen einer heißen Phosphorlösung, um die Abstandselemente zu ätzen, wobei die heiße Phosphorlösung eine geringe oder keine Ätzwirkung auf den Gate-Leiter hat.
  • Bei einer Ausführungsform beinhaltet das Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht ein Anwenden eines gerichteten Ätzprozesses bei dem Ätzen, wobei der gerichtete Ätzprozess eine Höhe der Austrittsarbeitsschicht verringert, die sich angrenzend an die Seitenwände der Öffnung befindet, und eine Höhe des Gate-Leiters verringert.
  • Gemäß einer Ausführungsform handelt es sich bei der Austrittsarbeitsschicht um eine Titannitrid(TiN)-Schicht oder eine mit Al dotierte TiN-Schicht, und sie weist eine Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm auf.
  • Des Weiteren besteht die dielektrische Schicht aus einem ersten dielektrischen Material, und das Verfahren beinhaltet ferner ein Bedecken des Gate-Leiters mit einem zweiten dielektrischen Material, wobei das zweite dielektrische Material einen Zwischenraum füllt, der durch das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht und der Abstandselemente gebildet wird, wobei das zweite dielektrische Material den Gate-Leiter bedeckt und den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht isoliert, die sich außerhalb des zweiten Abschnitts der Austrittsarbeitsschicht befindet.
  • Bei einer Ausführungsform beinhaltet das Verfahren ein Entfernen der verbleibenden Austrittsarbeitsschicht, das ein selektives Entfernen des ersten dielektrischen Materials der dielektrischen Schicht, um die verbleibende Austrittsarbeitsschicht freizulegen, die sich angrenzend an die Öffnung befindet; ein selektives Entfernen der freigelegten Austrittsarbeitsschicht; und ein Abscheiden einer neuen dielektrischen Schicht so beinhalten kann, dass sie das zweite dielektrische Material umgibt, das den Gate-Leiter bedeckt.
  • Ausführungsformen der vorliegenden Erfindung stellen außerdem eine Halbleiter-Transistorstruktur bereit, die zumindest ein Halbleitersubstrat; einen Gate-Leiter auf einer Oberseite eines ersten Abschnitts einer Austrittsarbeits-Metallschicht, wobei sich der erste Abschnitt der Austrittsarbeits-Metallschicht auf einer Oberseite eines Kanalbereichs eines Transistors befindet, der im Innern des Halbleitersubstrats ausgebildet ist; und ein dielektrisches Material beinhaltet, das den Gate-Leiter und den ersten Abschnitt der Austrittsarbeits-Metallschicht umgibt, wobei die Halbleiterstruktur des Weiteren einen zweiten Abschnitt der Austrittsarbeits-Metallschicht aufweist, die das dielektrische Material umgibt und die gegenüber dem ersten Abschnitt der Austrittsarbeits-Metallschicht isoliert ist,
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird anhand der folgenden ausführlichen Beschreibung bevorzugter Ausführungsformen in Verbindung mit den beigefügten Zeichnungen besser verständlich und nachvollziehbar, von denen:
  • 1(a) und 1(b) anschauliche Darstellungen eines Verfahrens zum Ausbilden von Transistoren mit einem Ersatzmetall-Gate und randlosen Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung sind;
  • 2 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 1(a) veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 3 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 2 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 4 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 3 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 5 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 4 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 6 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 5 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 7 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 6 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 8 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 7 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 9 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 8 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 10(a) und 10(b) anschauliche Darstellungen eines Verfahrens zum Ausbilden von Transistoren mit einem Ersatzmetall-Gate und randlosen Kontakten anschließend an den in 9 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung sind;
  • 11 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten gemäß einer Ausführungsform der Erfindung ist;
  • 12 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 11 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist;
  • 13 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 12 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist; und
  • 14 eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 13 veranschaulichten Schritt gemäß einer Ausführungsform der Erfindung ist.
  • Es ist zu erkennen, dass der Einfachheit und Deutlichkeit der Veranschaulichung halber Elemente in den Zeichnungen nicht unbedingt maßstabsgetreu gezeichnet sind. Beispielsweise können die Abmessungen einiger der Elemente im Verhältnis zu denjenigen anderer Elemente der Deutlichkeit halber vergrößert sein.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • In der folgenden ausführlichen Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis verschiedener Ausführungsformen der Erfindung zu ermöglichen. Es versteht sich jedoch, dass Ausführungsformen der Erfindung ohne diese spezifischen Einzelheiten realisiert werden können.
  • Um die Darstellung des Wesens und/oder von Ausführungsformen der Erfindung nicht unklar werden zu lassen, sind in der folgenden ausführlichen Beschreibung möglicherweise einige Bearbeitungsschritte und/oder -vorgänge nach dem Stand der Technik zur Darstellung und/oder Veranschaulichung zusammengefasst und in einigen Fällen nicht ausführlich beschrieben worden. In anderen Fällen werden einige Bearbeitungsschritte und/oder -vorgänge nach dem Stand der Technik möglicherweise überhaupt nicht beschrieben. Darüber hinaus sind einige bestens bekannte Techniken zur Bearbeitung von Einheiten möglicherweise nicht ausführlich beschrieben worden, und in einigen Fällen kann auf sonstige veröffentlichte Artikel, Patentschriften und/oder veröffentlichte Patentanmeldungen verwiesen werden, um die Beschreibung des Wesens und/oder von Ausführungsformen der Erfindung nicht unklar werden zu lassen. Es versteht sich, dass die folgenden Beschreibungen sich unter Umständen eher auf charakteristische Merkmale und/oder Elemente verschiedener Ausführungsformen der Erfindung konzentrieren.
  • 1(a) und 1(b) sind anschauliche Darstellungen von Querschnittsansichten von Strukturen in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung. Das Verfahren kann zum Beispiel ein Ausbilden eines oder mehrerer Transistoren wie zum Beispielen von Transistoren 110 und 120 auf einer Oberseite eines Substrats 101 beinhalten. In 1(a) und 1(b) werden die Transistoren 110 und 120 mit erhöhtem Source- und Drain-Bereich 103 veranschaulicht, und sie werden über einen Kanalbereich 102 auf einer Oberseite eines Silicium-auf-Isolator(SOI)-Substrats 101 ausgebildet. Einem Fachmann ist jedoch ersichtlich, dass Ausführungsformen der vorliegenden Erfindung nicht auf die obigen Details beschränkt sind und es sich bei dem Substrat 101 um ein beliebiges Halbleitersubstrat handeln kann, dass zum Ausbilden von Transistoren darauf geeignet ist, darunter zum Beispiel ein Vollsiliciumsubstrat, ein mit Germanium dotiertes Siliciumsubstrat, ein verspanntes Siliciumsubstrat, ein Substrat mit einem vergrabenen Oxid (buried oxide, BOX), ein verspanntes Silicium direkt auf einem Isolator (strained silicon directly on insulator, SSDOI) oder ein teilweise verarmtes Silicium-auf-Isolator(partially depleted silicon-on-insulator, PDSOI)-Substrat. Es können auch sonstige Arten von Substraten verwendet werden. Darüber hinaus können die Transistoren 110 und 120 sonstige Arten von Source und Drain anstelle eines erhöhten Source- und Drain-Bereichs aufweisen, wie in 1(a) und 1(b) veranschaulicht. Mit anderen Worten, Ausführungsformen der vorliegenden Erfindung sind in ihren Anwendungen nicht auf Transistoren mit erhöhtem Source- und Drain-Bereich beschränkt. Des Weiteren können die Transistoren 110 und 120, wie in den folgenden Zeichnungen veranschaulicht, durch einen Ersatzmetall-Gate(RMG)-Prozess und im Besonderen einen Gate-zuletzt-RMG-Prozess ausgebildet werden, wenngleich Ausführungsformen der vorliegenden Erfindung für Transistoren angewendet werden können, die durch sonstige Prozesse ausgebildet werden.
  • Eine Ausführungsform der vorliegenden Erfindung kann mit einer in 1(a) veranschaulichten Struktur beginnen, wobei die Transistoren 110 und 120 zunächst so ausgebildet werden können, dass sie Opfer-Gates 111 und 121 auf einer Oberseite des Kanalbereichs 102 beinhalten. Die Opfer-Gates 111 und 121 können teilweise von dem erhöhten Source- und Drain-Bereich 103 umgeben sein. Bei einer Ausführungsform können optional Abstandselemente angrenzend an Seitenwände der Opfer-Gates 111 und 121 und auf einer Oberseite der erhöhten Source/Drain-Bereiche 103 ausgebildet werden. Beispielsweise kann ein Satz Abstandselemente 112 angrenzend an Seitenwände des Opfer-Gates 111 ausgebildet werden, und ein weiterer Satz von Abstandselementen 122 kann angrenzend an Seitenwände des Opfer-Gates 121 ausgebildet werden, wie in 1(b) anschaulich dargestellt wird. Einem Fachmann ist ersichtlich, dass Ausführungsformen der vorliegenden Erfindung in den obigen Aspekten nicht beschränkt sind und dass sonstige Strukturen von Varianten von 1(a) und 1(b) ebenfalls verwendet werden können, ohne vom Wesensgehalt der vorliegenden Erfindung abzuweichen. In der folgenden Beschreibung wird ohne Einschränkung der Allgemeinheit die Verwendung der in 1(a) dargestellten Struktur angenommen.
  • 2 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 1(a) dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Genauer gesagt, das Verfahren kann ein Ausbilden einer dielektrischen Schicht 201 beispielsweise durch Abscheidung auf einer Oberseite eines Substrats 101 beinhalten. Die dielektrische Schicht 201 kann so abgeschieden werden, dass sie eine solche Dicke aufweist, dass ihre Höhe größer als die der Opfer-Gates 111 und 121 ist, und sie daher die Opfer-Gates 111 und 121 bedeckt. Die dielektrische Schicht 201 kann aus Siliciumoxid, Nitridoxid oder beliebigen anderen geeigneten Isolationsmaterialien hergestellt werden. Nach dem Abscheiden kann die Höhe der dielektrischen Schicht 201 zum Beispiel durch einen chemisch-mechanischen Polier(CMP)-Prozess verringert werden, um die Opfer-Gates 111 und 121 zur Vorbereitung von der Oberseite so freizulegen, dass die Opfer-Gates 111 und 121 in einem nachfolgenden Schritt entfernt werden können. Durch den Prozess zum Verringern der Höhe kann eine flache obere Fläche 210 der dielektrischen Schicht 201 koplanar mit derjenigen der Opfer-Gates 111 und 121 gebildet werden. Ein Überpolieren der Opfer-Gates 111 und 121 während des CMP-Prozesses ist in gewissem Umfang im Allgemeinen hinnehmbar.
  • 3 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 2 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Wenn ihre oberen Flächen durch CMP freigelegt worden sind, können die Opfer-Gates 111 und 121 durch einen selektiven Ätzprozess entfernt werden. Wenn zum Beispiel die Opfer-Gates 111 und 121 aus Polysilicium hergestellt werden und die dielektrische Schicht 201 aus Siliciumoxid hergestellt wird, kann ein Prozess reaktiven Ionenätzens (reactive ion etching, RIE) unter Einsatz von SF6 und HBr/O2 verwendet werden, um lediglich die Opfer-Gates 111 und 121 mit möglichst geringer Auswirkung auf die dielektrische Schicht 201 und den Kanalbereich 102 unter den Opfer-Gates 111 und 121 selektiv zu entfernen. Als weiteres Beispiel kann, wenn die Opfer-Gates 111 und 121 aus Kohlenstoff hergestellt werden, ein H2- und O2-Veraschungsprozess verwendet werden, um die Opfer-Gates 111 und 121 selektiv zu entfernen. Bei einigen Ausführungsformen kann eine Gate-Dielektrikumsschicht unter den Gates 111 und 121 als Ätzstoppschicht während des Entfernens der Gates 111 und 121 verwendet werden. Darüber hinaus kann der selektive Ätzprozess auch sorgfältig so konzipiert werden, dass eine Abtragung an Seitenwänden in den Öffnungen 311 und 321, die durch das Entfernen der Gates 111 und 121 gebildet werden, so weit wie möglich verringert wird.
  • 4 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 3 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Während dieses Schritts kann beispielsweise ein Austrittsarbeitsmaterial wie etwa Metall in den Öffnungen 311 und 321 abgeschieden werden, um eine konforme Schicht 401 auszubilden. Das Ziel dieses Schritts besteht darin, eine Schicht eines Austrittsarbeitsmaterials auf einer Oberseite der (nicht abgebildeten) Gate-Dielektrikumsschicht auszubilden, die sich auf einer Oberseite der Kanalbereiche 102 befindet. Daher können gemäß einer Ausführungsform der vorliegenden Erfindung auch sonstige Verfahren verwendet werden, die nichtkonforme Schichten ausbilden, sofern die Ausbildung solcher nichtkonformen Schichten nicht zu einem Pitch-off in Bereichen in der Nähe der Oberseite der Öffnungen 311 und 321 führt. Wenn es zu einem Pitch-off kommt, kann der Pitch-off die Abscheidung von Austrittsarbeitsmaterial auf dem Boden der Öffnungen 311 und 321 erschweren. Eine Austrittsarbeitsschicht 401 bedeckt den Boden und die Seitenwände der Öffnungen 311 und 321 wie auch die obere Fläche 210 der dielektrischen Schicht 201. Bei der Austrittsarbeitsschicht 401 kann es sich um eine Metallschicht oder eine Metall enthaltende Schicht handeln, die Materialien beinhaltet, die zum Beispiel aus Titannitrid (TiN) oder mit Al dotiertem TiN und/oder sonstigen geeigneten, die Schwellenspannung anpassenden Metallen hergestellt worden sind. Die Austrittsarbeitsschicht 401 kann mit einer Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm abgeschieden werden, einer geeigneten Dicke, die eine geeignete Anpassung der Ein/Aus-Schwelle der Transistoren 110 und 120 gewährleistet.
  • 5 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 4 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Genauer gesagt können in diesem Schritt Seitenwand-Abstandselemente 511 und 521 an den Seitenwänden der Öffnungen 311 und 321 angrenzend an die Austrittsarbeitsschicht 401 ausgebildet werden. Die Ausbildung der Seitenwand-Abstandselemente 511 und 521 kann zum Beispiel dadurch durchgeführt werden, dass zunächst eine im Allgemeinen konforme dielektrische Schicht abgeschieden wird, die die Austrittsarbeitsschicht 401 bedeckt, und anschließend ein gerichtetes Ätzen durchgeführt wird, um den größten Teil der abgeschiedenen dielektrischen Schicht zu entfernen, sodass nur die Abstandselemente 511 an den Seitenwänden der Öffnung 311 und die Abstandselemente 521 an den Seitenwänden der Öffnung 321 zurückbleiben. Die Seitenwand-Abstandselemente 511 und 521 werden so, dass sie eine ausreichende Breite zwischen etwa 3 nm und etwa 10 nm aufweisen, auf der Oberseite der Austrittsarbeitsschicht 401 ausgebildet, die den Boden der Öffnungen 311 und 321 bedeckt, sodass der mittige Bodenabschnitt der Austrittsarbeitsschicht 401 in geeigneter Weise gegenüber der übrigen Austrittsarbeitsschicht 401 isoliert werden kann, wenn der Abschnitt der Austrittsarbeitsschicht 401 unter den Abstandselementen 511 und 521 entfernt wird, wie im Folgenden ausführlicher unter Bezugnahme auf 8 beschrieben wird. Mit anderen Worten, der mittige Bodenabschnitt der Austrittsarbeitsschicht 401 kann in ausreichender Weise elektrisch isoliert werden.
  • 6 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 5 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Beispielsweise können während dieses Schritts Materialien, die als Gate-Leiter geeignet sind, in den Öffnungen 311 und 321 abgeschieden werden, deren Seitenwände nun durch die Abstandselemente 511 und 521 bedeckt sind. Zu geeigneten Gate-Leitermaterialien können zum Beispiel Al, Cu oder W zählen, die durch einen Prozess einer chemischen Gasphasenabscheidung (chemical vapor deposition, CVD) abgeschieden werden können. Bei einer alternativen Ausführungsform können Gate-Leitermaterialien in die Öffnungen 311 und 321 galvanisiert werden. Die Abscheidung kann bei einer geeigneten Temperatur, einem geeigneten Druck wie auch mit einer ausreichenden Dauer nach dem Stand der Technik so durchgeführt werden, dass die Gate-Leitermaterialien die gesamten Öffnungen 311 und 321 und die obere Fläche der Austrittsarbeitsschicht 401 bedecken. Im Anschluss an die Abscheidung kann ein CMP-Prozess durchgeführt werden, um überschüssige Gate-Leitermaterialien zu entfernen, wobei auch Abschnitte der Austrittsarbeitsschicht 401 entfernt werden können, die sich auf der oberen Fläche 210 der dielektrischen Schicht 201 befinden, und um zumindest einen oberen Abschnitt der Seitenwand-Abstandselemente 511 und 521 zu entfernen. In dem CMP-Prozess werden Gate-Leiter 610 und 620 für die Transistoren 110 und 120 ausgebildet; eine obere Fläche 601 der dielektrischen Schicht 201 gebildet; und die oberen Flächen 512 und 522 der Seitenwand-Abstandselemente 511 und 521 freigelegt.
  • 7 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 6 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Genauer gesagt, während dieses Schritts können die Seitenwand-Abstandselemente 511 und 521 durch die freigelegten oberen Flächen 512 und 522 zum Beispiel durch einen Nassätzprozess entfernt werden. Mit anderen Worten, die Seitenwand-Abstandselemente 511 und 521 können zwischen dem Gate-Leiter 610 (oder 620) und den Seitenwänden der Öffnung 311 (oder 321) entfernt oder herausgezogen werden. Bei einer Ausführungsform kann eine heiße Phosphorlösung bei der Entfernung der Abstandselemente 511 und 521, die aus Siliciumnitrid (SiN) hergestellt worden sind, verwendet werden. Die heiße Phosphorlösung kann gegenüber dem SiN-Material selektiv sein, und sie kann eine geringe oder keine Ätzwirkung auf die Materialien der Gate-Leiter 610 und 620 wie auch auf das Austrittsarbeitsmaterial 401 haben, das die Öffnungen 311 und 321 auskleidet. Bei einer weiteren Ausführungsform können die Abstandselemente 511 und 521 aus Oxid hergestellt werden, und es kann ein HF-Prozess verwendet werden, um die Abstandselemente 511 und 521 zu entfernen. Entsprechende Entfernungsprozesse können für sonstige Arten von Abstandselementmaterialien verwendet werden. Durch die Entfernung der Seitenwand-Abstandselemente 511 und 521 entstehen Öffnungen 712 und 722, die zumindest Abschnitte der Austrittsarbeitsschicht 401 freilegen, die die Bodenfläche der Öffnungen 311 und 321 bedecken.
  • 8 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 7 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Genauer gesagt, eine Ausführungsform der vorliegenden Erfindung beinhaltet ein Anwenden eines gerichteten oder anisotropen Ätzprozesses, um zumindest einen Teil der Austrittsarbeitsschicht 401 zu entfernen, der sich direkt auf der Oberseite der Kanalbereiche 102 der Transistoren 110 und 120 befindet. Bei einer Ausführungsform wird durch den anisotropen Ätzprozess ein Abschnitt der Austrittsarbeitsschicht 401 entfernt, der nicht durch den Abschnitt bedeckt wird, der durch die Gate-Leiter 610 und 620 bedeckt wird, sondern sich angrenzend an diesen befindet, was dazu führt, dass die mittigen Funktionsabschnitte 411 und 421 der Austrittsarbeitsschicht 401 (die durch die Gate-Leiter 610 und 620 bedeckt sind) gegenüber den übrigen Abschnitten 412 bzw. 422 der Austrittsarbeitsschicht 401 elektrisch isoliert werden. Die Austrittsarbeitsschichten 411 und 421 können zum Beispiel gegenüber den Austrittsarbeitsschichten 412 bzw. 422 durch Öffnungen 811 und 821 isoliert werden, die durch das Entfernen der Abstandselemente 511 und 521 und die Austrittsarbeitsschicht darunter gebildet werden. Bei einer noch weiteren Ausführungsform kann ein isotroper Ätzprozess angewendet werden, um die verbleibende Austrittsarbeitsschicht 401 abgesehen von den Abschnitten 411 und 421 zu entfernen, die sich unter den Gate-Leitern 610 und 620 befinden. Die isotrope Ätzung kann selektiv sein, damit sie keine oder geringe Ätzwirkungen auf die Gate-Leiter 610 und 620 verursacht.
  • Wenngleich in dem obigen Ätzprozess die isolierten Austrittsarbeitsschichten 411 und 421 gebildet werden, die sich unter den Gate-Leitern 610 und 620 befinden, so kann dabei doch die Höhe der Austrittsarbeitsschichten 412 und 422 verringert werden, die an den Seitenwänden der Öffnungen 311 und 312 verbleiben, wie in 8 anschaulich dargestellt wird. Abhängig von der Selektivität des Ätzmittels, das bei dem selektiven Entfernen der Austrittsarbeitsschicht verwendet wird, kann die Höhe der Gate-Leiter 610 und 620 ebenfalls in einem gewissen Maß verringert werden.
  • 9 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 8 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Während dieses Schritts kann ein dielektrisches Material 911 in die Öffnungen 811 und 821 abgeschieden werden, was dazu führt, dass die Gate-Leiter 610 und 620 und die Austrittsarbeitsschichten 411 bzw. 421 darunter gegenüber den Austrittsarbeitsschichten 412 und 422, die die Seitenwände der Öffnungen 311 und 321 auskleiden, isoliert werden. Anschließend an die Abscheidung kann überschüssiges dielektrisches Material 911 zum Beispiel durch einen CMP-Prozess entfernt werden, um eine flache obere Fläche 901 zu bilden. Wie in 9 veranschaulicht, können die Gate-Leiter 610 und 620 von einem dielektrischen Material 911 umgeben sein. Bei dem dielektrischen Material 911 kann es sich zum Beispiel um SiN oder sonstige geeignete Isolationsmaterialien handeln.
  • In dem CMP-Prozess wird eine obere Fläche 901 gebildet, ohne die Gate-Leiter 610 und 620 freizulegen, die weiterhin durch das dielektrische Material 911 bedeckt bleiben, wie in 9 veranschaulicht. Bei einer Ausführungsform wird der CMP-Prozess so weit hinunter durchgeführt, dass die dielektrische Schicht 201 freigelegt wird und die obere Fläche 901 mit der oberen Fläche 601 identisch ist. Bei einer weiteren Ausführungsform kann in dem CMP-Prozess über die obere Fläche 601 hinaus und bis hinunter auf die Ebene B-B' poliert werden, sodass auch die Gate-Leiter 610 und 620 freigelegt werden, wobei die Gate-Leiter 610 und 620 in diesem Fall als Ätzstoppschicht verwendet werden können. Bei einer noch weiteren Ausführungsform kann in dem CMP-Prozess bis hinunter auf die Ebene C-C' poliert werden, sodass die Gate-Leiter 610 und 620 wie auch die Oberseite der Austrittsarbeitsschichten 412 und 422 freigelegt werden. Einem Fachmann wird aus der obigen Beschreibung ersichtlich, dass sonstige Varianten möglich sind, ohne vom Wesensgehalt der vorliegenden Erfindung abzuweichen.
  • 10(a) und 10(b) sind anschauliche Darstellungen einer Querschnittsansicht einer Struktur in einem Schritt zum Ausbilden von randlosen Kontakten für Transistoren anschließend an den in 9 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Nachdem die Gate-Leiter 610 und 620 mit dem dielektrischen Material 911 bedeckt worden sind, kann optional eine weitere dielektrische Schicht 1001 auf der Oberseite des dielektrischen Materials 911 abgeschieden werden. Die Abscheidung der optionalen dielektrischen Schicht 1001 kann durchgeführt werden, um zu gewährleisten, dass eine angemessene Dicke des dielektrischen Materials insgesamt über den Transistoren 110 und 120 vorhanden ist, in dem leitfähige Kontakte ausgebildet werden.
  • Beispielsweise können in 10(a) leitfähige Kontakte 1011 und 1021 durch einen Ätz- und Abscheidungsprozess ausgebildet werden, um einen Kontakt mit der Source und/oder dem Drain der Transistoren 110 und 120 herzustellen. Gemäß einer Ausführungsform der vorliegenden Erfindung kann, da die Austrittsarbeitsschichten 412 und 422 an den Seitenwänden der die Gates ausbildenden Öffnungen 311 und 321 gegenüber den Austrittsarbeitsschichten 411 und 421, die sich unter den Gate-Leitern 610 und 620 befinden, isoliert sind, selbst wenn die leitfähigen Kontakte 1011 und 1021 so ausgebildet werden, dass sie mit den Austrittsarbeitsschichten 412 und 422 in Kontakt stehen, ein Kurzschluss zwischen dem Gate-Leiter 610 und dem Source/Drain-Kontakt 1011 oder zwischen dem Gate-Leiter 620 und dem Source/Drain-Kontakt 1021 vermieden werden. 10(b) ist ein weiteres Beispiel, in dem die Austrittsarbeitsschichten 412 und 422 eine Höhe aufweisen, die größer als der Gate-Leiter ist, was zur Folge hat, dass sie mit den leitfähigen Kontakten 1012 und 1022 in direktem Kontakt stehen. Dennoch stellen solche Kontakte keine Gefahr eines Kurzschlusses dar, da die Austrittsarbeitsschichten 411 und 421 unter den Gate-Leitern 610 und 620 gegenüber den Austrittsarbeitsschichten 412 und 422 an den Seitenwänden isoliert sind.
  • 11 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird angenommen, dass Transistoren 130 und 140 Source/Drain-Bereiche 1102 beinhalten, die im Innern eines Substrats 1101 angrenzend an ihre jeweiligen Kanalbereiche ausgebildet werden, statt dass sie einen erhöhten Source/Drain-Bereich wie die in 1(a) dargestellten Transistoren 110 und 120 aufweisen. Die Transistoren 130 und 140 können größtenteils durch Schritte ähnlich denjenigen ausgebildet werden, die in 2 bis 9 veranschaulicht werden. Beispielsweise kann der Transistor 140 einen Gate-Leiter 1112 aufweisen, der auf der Oberseite der Austrittsarbeitsschicht oder des Austrittsarbeitsmetalls 1111, die/das sich auf der Oberseite des Kanalbereichs des Transistors 140 befindet, über eine Gate-Dielektrikumsschicht ausgebildet wird. Gemäß einer Ausführungsform kann das Austrittsarbeitsmetall 1111 gegenüber einer/einem übrigen Austrittsarbeitsschicht oder -metall 1114 durch ein dielektrisches Material 1113 getrennt und/oder isoliert sein. Ähnlich wie bei dem Transistor 120 wird die Gate-Struktur des Transistors 140 durch einen Ersatzmetall-Gate-Prozess von einer dielektrischen Schicht 1201 umgeben ausgebildet.
  • 12 ist eine anschauliche Darstellung einer Querschnittsansicht einer Struktur in einem Schritt eines Verfahrens zum Ausbilden von Transistoren mit randlosen Kontakten anschließend an den in 11 dargestellten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Genauer gesagt, während dieses Schritts kann die dielektrische Schicht 1201, die die Gate-Struktur der Transistoren 130 und 140 umgibt, entfernt werden und dadurch das Austrittsarbeitsmetall 1114 freilegen, das ursprünglich entlang Seitenwänden der Öffnungen in der dielektrischen Schicht 1201 ausgebildet worden war. Nach dem Entfernen der dielektrischen Schicht 1201 kann gemäß einer Ausführungsform das Austrittsarbeitsmetall 1114 beispielsweise durch einen selektiven Ätzprozess abgelöst werden, wie in 13 anschaulich dargestellt wird. Das Entfernen des Austrittsarbeitsmetalls 1114, das das Gate-Metall 1112 umgibt, jedoch keine Funktionalität als Austrittsarbeitsmetall bereitstellt, vermindert die parasitäre Kapazität der Transistoren 130 und 140 und verbessert dadurch deren Geschwindigkeit und Leistungsfähigkeit. Anschließend kann beispielsweise durch Abscheidung eine neue Schicht dielektrischen Materials 1301 ausgebildet werden, die die Gate-Struktur der Transistoren 130 und 140 umgibt. Die neue dielektrische Schicht kann so gestaltet werden, dass sie abhängig von der Notwendigkeit, in ihrem Innern leitfähige Kontakte auszubilden, dieselbe Dicke wie die Höhe der Gate-Struktur der Transistoren 130 und 140, wie die in 13 dargestellte dielektrische Schicht 1301 oder dicker als diejenige der in 14 dargestellten Schicht 1401 aufweist. Beispielsweise können, wie in 14 veranschaulicht, leitfähige Kontakte 1411 und 1421 im Innern der dielektrischen Schicht 1401 ausgebildet werden, die mit den Source- und/oder Drain-Bereichen der Transistoren 130 und 140 in Kontakt stehen. Es ist kein Austrittsarbeitsmetall vorhanden, das möglicherweise mit den leitfähigen Kontakten 1411 und 1421 in Kontakt kommen könnte, wodurch die Möglichkeit beseitigt wird, dass es zu einem Kurzschluss des Source/Drain-Bereichs mit dem Austrittsarbeitsmetall 1111 unter dem Gate-Leiter 1112 kommt.

Claims (24)

  1. Verfahren, das aufweist: Bilden einer Öffnung (311) im Innern einer dielektrischen Schicht (201), wobei die dielektrische Schicht auf einer Oberseite eines Substrats (101) ausgebildet wird und die Öffnung einen Kanalbereich (102) eines Transistors (110) in dem Substrat freilegt; Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet und den Kanalbereich bedeckt; Ausbilden eines Gate-Leiters (610), der einen ersten Abschnitt (411) der Austrittsarbeitsschicht bedeckt, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf der Oberseite des Kanalbereichs befindet; und Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei der zweite Abschnitt der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht umgibt, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Gate-Leiters aufweist: Ausbilden von Seitenwand-Abstandselementen (511) entlang Seitenwänden der Öffnung; Füllen der Öffnung, die von den Seitenwand-Abstandselementen umgeben ist, mit einem leitfähigen Material, um den Gate-Leiter auszubilden; und Anwenden eines chemisch-mechanischen Polier(CMP)-Prozesses, um einen Überschuss des leitfähigen Materials zu entfernen, der sich auf der Oberseite der dielektrischen Schicht befindet.
  3. Verfahren nach Anspruch 2, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht aufweist: Anwenden des CMP-Prozesses, um das leitfähige Material herunterzupolieren, um einen oberen Abschnitt der Seitenwand-Abstandselemente freizulegen; Entfernen der Seitenwand-Abstandselemente, die durch den CMP-Prozess freigelegt worden sind; und Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht, der durch das Entfernen der Seitenwand-Abstandselemente freigelegt worden ist.
  4. Verfahren nach Anspruch 3, wobei die Seitenwand-Abstandselemente aus Siliciumnitrid (SiN) hergestellt werden und wobei das Entfernen der Seitenwand-Abstandselemente ein Aufbringen einer heißen Phosphorlösung aufweist, um die Seitenwand-Abstandselemente zu ätzen, wobei die heiße Phosphorlösung keine oder eine im Wesentlichen geringe Ätzwirkung auf den Gate-Leiter hat.
  5. Verfahren nach Anspruch 3, wobei das Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht ein Anwenden eines gerichteten Ätzprozesses bei dem Ätzen aufweist, wobei der gerichtete Ätzprozess eine Höhe der Austrittsarbeitsschicht angrenzend an die Seitenwände der Öffnung verringert.
  6. Verfahren nach Anspruch 1, wobei es sich bei der Austrittsarbeitsschicht um eine Titannitrid(TiN)-Schicht oder eine mit Al dotierte TiN-Schicht handelt und sie eine Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm aufweist.
  7. Verfahren nach Anspruch 1, wobei die dielektrische Schicht aus einem ersten dielektrischen Material besteht, und das Verfahren ferner ein Bedecken des Gate-Leiters mit einem zweiten dielektrischen Material (911) aufweist, wobei das zweite dielektrische Material einen Zwischenraum füllt, der durch das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht und der Seitenwand-Abstandselemente gebildet wird, wobei das zweite dielektrische Material den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht isoliert, die sich außerhalb des zweiten Abschnitts der Austrittsarbeitsschicht befindet.
  8. Verfahren nach Anspruch 7, das des Weiteren aufweist: Entfernen des ersten dielektrischen Materials der dielektrischen Schicht; Entfernen der verbleibenden Austrittsarbeitsschicht; und Ausbilden einer neuen dielektrischen Schicht (1301), die das zweite dielektrische Material umgibt, anstelle des ersten dielektrischen Materials und der verbleibenden Austrittsarbeitsschicht.
  9. Verfahren nach Anspruch 8, das des Weiteren ein Ausbilden eines oder mehrerer leitfähiger Kontakte (1411, 1421) im Innern der neuen dielektrischen Schicht aufweist, wobei der eine oder die mehreren leitfähigen Kontakte einen Kontakt mit einem Source/Drain-Bereich des Transistors herstellen.
  10. Verfahren nach Anspruch 1, das des Weiteren ein Ausbilden eines oder mehrerer leitfähiger Kontakte (1011, 1021, 1012, 1022) im Innern der dielektrischen Schicht aufweist, wobei der eine oder die mehreren leitfähigen Kontakte einen Kontakt mit einem erhöhten Source/Drain-Bereich des Transistors herstellen.
  11. Verfahren, das aufweist: Bereitstellen einer Transistorstruktur, die ein Opfer-Gate (111, 121), das auf einer Oberseite eines Kanalbereichs (102) in einem Substrat (101) ausgebildet wird, und Source- und Drain-Bereiche (103) angrenzend an das Opfer-Gate aufweist; Ausbilden einer dielektrischen Schicht, die das Opfer-Gate umgibt (201); Entfernen des Opfer-Gates, um eine Öffnung (311, 321) im Innern der dielektrischen Schicht zu bilden, wobei die Öffnung den Kanalbereich freilegt; Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet; Ausbilden eines Gate-Leiters (610, 620) direkt auf einer Oberseite eines ersten Abschnitts (411) der Austrittsarbeitsschicht, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf der Oberseite des Kanalbereichs befindet; und Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.
  12. Verfahren nach Anspruch 11, wobei das Ausbilden des Gate-Leiters aufweist: Ausbilden von Abstandselementen (511, 521) entlang Seitenwänden der Öffnung; und Füllen der Öffnung, die von den Abstandselementen umgeben ist, mit einem leitfähigen Material (610, 620), um den Gate-Leiter auszubilden.
  13. Verfahren nach Anspruch 12, wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht aufweist: Entfernen der Abstandselemente nach dem Ausbilden des Gate-Leiters; und Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht, der sich unter den Abstandselementen befindet.
  14. Verfahren nach Anspruch 13, wobei die Abstandselemente Siliciumnitrid(SiN)-Material aufweisen und das Entfernen der Abstandselemente ein Aufbringen einer heißen Phosphorlösung aufweist, um die Abstandselemente zu ätzen, wobei die heiße Phosphorlösung eine geringe oder keine Ätzwirkung auf den Gate-Leiter hat.
  15. Verfahren nach Anspruch 13, wobei das Ätzen des zweiten Abschnitts der Austrittsarbeitsschicht ein Anwenden eines gerichteten Ätzprozesses bei dem Ätzen aufweist, wobei der gerichtete Ätzprozess eine Höhe der Austrittsarbeitsschicht verringert, die sich angrenzend an die Seitenwände der Öffnung befindet, und eine Höhe des Gate-Leiters verringert.
  16. Verfahren nach Anspruch 11, wobei es sich bei der Austrittsarbeitsschicht um eine Titannitrid(TiN)-Schicht oder eine mit Al dotierte TiN-Schicht handelt und sie eine Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm aufweist.
  17. Verfahren nach Anspruch 11, wobei die dielektrische Schicht aus einem ersten dielektrischen Material besteht, und das Verfahren ferner ein Bedecken des Gate-Leiters mit einem zweiten dielektrischen Material (911) aufweist, wobei das zweite dielektrische Material einen Zwischenraum füllt, der durch das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht und der Abstandselemente gebildet wird, wobei das zweite dielektrische Material den Gate-Leiter bedeckt und den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (422) isoliert, die sich außerhalb des zweiten Abschnitts der Austrittsarbeitsschicht befindet.
  18. Verfahren nach Anspruch 17, das des Weiteren ein Entfernen der verbleibenden Austrittsarbeitsschicht aufweist.
  19. Verfahren nach Anspruch 18, wobei das Entfernen der verbleibenden Austrittsarbeitsschicht aufweist selektives Entfernen des ersten dielektrischen Materials der dielektrischen Schicht, um die verbleibende Austrittsarbeitsschicht freizulegen, die sich angrenzend an die Öffnung befindet; selektives Entfernen der freigelegten Austrittsarbeitsschicht; und Abscheiden einer neuen dielektrischen Schicht (1301) so, dass sie das zweite dielektrische Material umgibt, das den Gate-Leiter bedeckt.
  20. Verfahren nach Anspruch 18, das des Weiteren ein Ausbilden eines oder mehrerer leitfähiger Kontakte (1411, 1421) im Innern der neuen dielektrischen Schicht aufweist, wobei der eine oder die mehreren leitfähigen Kontakte einen Kontakt zumindest mit einem Source/Drain-Bereich des Transistors herstellen.
  21. Verfahren nach Anspruch 11, das des Weiteren ein Ausbilden eines oder mehrerer leitfähiger Kontakte (1011, 1021, 1012, 1022) im Innern der dielektrischen Schicht aufweist, wobei der eine oder die mehreren leitfähigen Kontakte einen Kontakt zumindest mit einem erhöhten Source/Drain-Bereich des Transistors herstellen.
  22. Halbleiter-Transistorstruktur, die aufweist: ein Halbleitersubstrat (101); einen Gate-Leiter (610, 620) auf einer Oberseite eines ersten Abschnitts (411) einer Austrittsarbeits-Metallschicht (401), wobei sich der erste Abschnitt der Austrittsarbeits-Metallschicht auf einer Oberseite eines Kanalbereichs (102) eines Transistors (110, 120) befindet, der im Innern des Halbleitersubstrats ausgebildet ist; und ein dielektrisches Material (911), das den Gate-Leiter und den ersten Abschnitt der Austrittsarbeits-Metallschicht umgibt, wobei die Halbleiterstruktur des Weiteren einen zweiten Abschnitt (422) der Austrittsarbeits-Metallschicht aufweist, die das dielektrische Material umgibt und die gegenüber dem ersten Abschnitt der Austrittsarbeits-Metallschicht isoliert ist.
  23. Halbleiterstruktur nach Anspruch 22, die des Weiteren erhöhte Source- und Drain-Bereiche (103) des Transistors angrenzend an den zweiten Abschnitt der Austrittsarbeits-Metallschicht und auf der Oberseite des Halbleitersubstrats aufweist.
  24. Halbleiterstruktur nach Anspruch 23, die des Weiteren zumindest einen leitfähigen Kontakt (1011, 1012, 1021, 1022) aufweist, der einen Kontakt mit dem erhöhten Source- oder Drain-Bereich des Transistors herstellt, wobei der zumindest eine leitfähige Kontakt angrenzend an das dielektrische Material und mit dem zweiten Abschnitt der Austrittsarbeits-Metallschicht in Kontakt stehend ausgebildet wird, jedoch gegenüber dem ersten Abschnitt der Austrittsarbeits-Metallschicht isoliert ist.
DE112012000850.2T 2011-03-28 2012-01-30 Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur Active DE112012000850B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/073,151 2011-03-28
US13/073,151 US8349674B2 (en) 2011-03-28 2011-03-28 Forming borderless contact for transistors in a replacement metal gate process
USUS-13/073,151 2011-03-28
PCT/US2012/023064 WO2012134619A1 (en) 2011-03-28 2012-01-30 Forming borderless contact for transistors in a replacement metal gate process

Publications (3)

Publication Number Publication Date
DE112012000850T5 DE112012000850T5 (de) 2013-12-12
DE112012000850T8 DE112012000850T8 (de) 2014-05-28
DE112012000850B4 true DE112012000850B4 (de) 2016-09-01

Family

ID=46926062

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012000850.2T Active DE112012000850B4 (de) 2011-03-28 2012-01-30 Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur

Country Status (5)

Country Link
US (1) US8349674B2 (de)
KR (1) KR101615422B1 (de)
CN (1) CN103460358B (de)
DE (1) DE112012000850B4 (de)
WO (1) WO2012134619A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507375B1 (en) * 2012-02-02 2013-08-13 GlobalFoundries, Inc. Alignment tolerant semiconductor contact and method
US9159626B2 (en) * 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
US9443775B2 (en) 2013-06-07 2016-09-13 Globalfoundries Inc. Lithography process monitoring of local interconnect continuity
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9159567B1 (en) * 2014-04-23 2015-10-13 Globalfoundries Inc. Replacement low-K spacer
CN105097465A (zh) * 2014-05-08 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN105990236B (zh) * 2015-02-02 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US9685532B2 (en) 2015-03-24 2017-06-20 International Business Machines Corporation Replacement metal gate structures
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
US9831090B2 (en) * 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
KR102212421B1 (ko) 2019-08-05 2021-02-04 고려대학교 산학협력단 전하-플라즈마 효과가 적용된 반도체 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008261A1 (en) * 2000-03-06 2002-01-24 Kabushiki Kaisha Toshiba Transistor, semiconductor device and manufacturing method of semiconductor device
US20080185637A1 (en) * 2007-02-06 2008-08-07 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
US20090001480A1 (en) * 2007-06-27 2009-01-01 International Business Machines Corporation HIGH-k/METAL GATE MOSFET WITH REDUCED PARASITIC CAPACITANCE
US20090179284A1 (en) * 2008-01-14 2009-07-16 Jeffrey Peter Gambino Semiconductor transistors having high-k gate dielectric layers, metal gate electrode regions, and low fringing capacitances

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944682A (en) 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts
US5143861A (en) 1989-03-06 1992-09-01 Sgs-Thomson Microelectronics, Inc. Method making a dynamic random access memory cell with a tungsten plug
US5874760A (en) 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6274894B1 (en) 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
KR100574338B1 (ko) 2004-01-19 2006-04-26 삼성전자주식회사 반도체 장치의 금속 게이트 형성 방법
US7230296B2 (en) 2004-11-08 2007-06-12 International Business Machines Corporation Self-aligned low-k gate cap
US20080076216A1 (en) 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process
US7947588B2 (en) * 2008-08-26 2011-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a CMOS device with doped conducting metal oxide as the gate electrode
US8039381B2 (en) 2008-09-12 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist etch back method for gate last process
US8450169B2 (en) * 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008261A1 (en) * 2000-03-06 2002-01-24 Kabushiki Kaisha Toshiba Transistor, semiconductor device and manufacturing method of semiconductor device
US20080185637A1 (en) * 2007-02-06 2008-08-07 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
US20090001480A1 (en) * 2007-06-27 2009-01-01 International Business Machines Corporation HIGH-k/METAL GATE MOSFET WITH REDUCED PARASITIC CAPACITANCE
US20090179284A1 (en) * 2008-01-14 2009-07-16 Jeffrey Peter Gambino Semiconductor transistors having high-k gate dielectric layers, metal gate electrode regions, and low fringing capacitances

Also Published As

Publication number Publication date
DE112012000850T5 (de) 2013-12-12
KR101615422B1 (ko) 2016-04-25
WO2012134619A1 (en) 2012-10-04
US20120248508A1 (en) 2012-10-04
CN103460358A (zh) 2013-12-18
US8349674B2 (en) 2013-01-08
CN103460358B (zh) 2016-07-06
KR20130135304A (ko) 2013-12-10
DE112012000850T8 (de) 2014-05-28

Similar Documents

Publication Publication Date Title
DE112012000850B4 (de) Verfahren zum Ausbilden eines randlosen Kontakts für Transistoren in einem Ersatzmetall-Gate-Prozess und derartige Halbleiter-Transistorstruktur
DE102018202897B4 (de) Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen
DE102019209316B4 (de) Herstellungsverfahren für eine vertikal gestapelte komplementär-FET-Vorrichtung mit unabhängiger Gatesteuerung
DE102017207777B4 (de) Luftspalt über Transistorgate und entsprechender RFSOI-Schalter
DE102017207873B4 (de) Verfahren zum Bilden eines Luftspalts für eine Halbleitervorrichtung
DE102016218697B4 (de) Dreidimensionaler Transistor, Halbleiterstruktur und Verfahren
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE10393687B4 (de) Doppelgatehalbleiterbauelement mit separaten Gates und Verfahren zur Herstellung des Doppelgatehalbleiterbauelements
DE102017123958B4 (de) Halbleitervorrichtung
DE102005046624B3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102016114912B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102014113741B4 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung mit lateralen fet-zellen und feldplatten
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102016115991A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102012217491A1 (de) Verringerung der parasitären Kapazität in FinFETs durch Verwendung eines Luftspalts
DE112020000199T5 (de) Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102018218869A1 (de) Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten
DE10119411B4 (de) Selbstausrichtender Double-Gate-Mosfet mit separaten Gates und ein Verfahren zu dessen Herstellung
DE102009043328B4 (de) Herstellung von Halbleiterwiderständen in einem Halbleiterbauelement mit Metallgatestrukturen durch Erhöhen der Ätzwiderstandsfähigkeit der Widerstände
DE112020000212T5 (de) Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0021283000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0021283000

Effective date: 20150112

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES , US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE