DE102016115991A1 - Halbleiter-bauelement und verfahren zu dessen herstellung - Google Patents

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Yi-Jyun HUANG
Tung-Heng Hsieh
Bao-Ru Young
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Halbleiter-Bauelement weist Folgendes auf: eine Finnenstruktur; eine erste und eine zweite Gate-Struktur; einen Source-/Drain-Bereich; einen Source-/Drain-Kontakt; ein Trennelement; einen Kontaktstift, der in Kontakt mit dem Source-/Drain-Kontakt ist; und eine Leitung, die in Kontakt mit dem Kontaktstift ist. Die Finnenstruktur ragt aus einer dielektrischen Trennschicht heraus und verläuft in einer ersten Richtung. Die erste und die zweite Gate-Struktur sind über der Finnenstruktur hergestellt und verlaufen in einer zweiten Richtung, die die erste Richtung schneidet. Der Source-/Drain-Bereich ist zwischen der ersten und der zweiten Gate-Struktur angeordnet. Die dielektrische Zwischenschicht ist über der Finnenstruktur, der ersten und der zweiten Gate-Struktur und dem ersten Source-/Drain-Bereich angeordnet. Der erste Source-/Drain-Kontakt ist auf dem ersten Source-/Drain-Bereich angeordnet. Das Trennelement ist angrenzend an die erste Source-/Drain-Kontaktschicht angeordnet. Enden der ersten und der zweiten Gate-Struktur und ein Ende des ersten Source-/Drain-Kontakts sind in Kontakt mit ein und derselben Fläche des Trennelements.

Description

  • Verwandte Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der am 30. November 2015 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/261.256, die durch Bezugnahme aufgenommen ist.
  • Gebiet der Erfindung
  • Die Erfindung betrifft Verfahren zur Herstellung von Halbleiter-Bauelementen und Halbleiter-Bauelemente und insbesondere SAC-Strukturen (SAC: self-aligned contact; selbstjustierter Kontakt) über Source-/Drain(S/D)-Bereichen und Herstellungsverfahren dafür.
  • Hintergrund der Erfindung
  • Mit der Verkleinerung der Abmessungen von Halbleiter-Bauelementen hat der SAC breite Anwendung bei der Herstellung z. B. von S/D-Kontakten gefunden, die in einem Feldeffekttransistor (FET) dichter an Gate-Strukturen angeordnet sind. Normalerweise wird ein SAC dadurch hergestellt, dass eine ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) strukturiert wird, unter der eine Kontakt-Ätzstoppschicht (CESL) über der Gate-Struktur, die Seitenwand-Abstandshalter hat, hergestellt worden ist. Die erste Ätzung der ILD-Schicht endet an der CESL, und dann wird die CESL geätzt, sodass der SAC entsteht. Wenn die Bauelementdichte zunimmt (d. h., die Abmessungen des Halbleiter-Bauelements werden kleiner), wird die Dicke der Seitenwand-Abstandshalter geringer, was zu einem Kurzschluss zwischen dem S/D-Kontakt und den Gate-Elektroden führen kann. Die Trennung zwischen zwei benachbarten S/D-Kontakten ist knapp geworden. Daher müssen SAC-Strukturen und Herstellungsverfahren mit einer verbesserten elektrischen Trennung zwischen den S/D-Kontakten bereitgestellt werden.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • Die 1A bis 8D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 9 und 10 zeigen beispielhafte Layout-Strukturen eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 11A bis 15D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 16A bis 20D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 21A bis 21D zeigen eine beispielhafte Struktur eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es dürfte wohlverstanden sein, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Darstellung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/„unteres” „darüber befindlich”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders orientiert werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend ähnlich interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus” bedeuten.
  • Die 1A bis 8D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es dürfte klar sein, dass weitere Schritte vor, während und nach den in den 1A bis 8D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.
  • Die 1A bis 1C zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 1A zeigt eine Draufsicht, 1B zeigt eine Schnittansicht entlang der Linie X1-X1 von 1A, und 1C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 1A.
  • Die 1A bis 1C zeigen eine Struktur eines Halbleiter-Bauelements nach der Herstellung von Gate-Strukturen: In den 1A bis 1C wird eine Gate-Struktur 40 über einer Kanalschicht, zum Beispiel einem Teil einer Finnenstruktur 20, hergestellt, die über einem Substrat 10 ausgebildet ist. Die Gate-Struktur 40 ist in der Z-Richtung über der Finnenstruktur 20 angeordnet. Mehrere Gate-Strukturen 40 verlaufen in der Y-Richtung und sind parallel zueinander angeordnet. Die mehreren Gate-Strukturen 40 sind in der X-Richtung voneinander beabstandet. Mehrere Finnenstrukturen 20 verlaufen in der X-Richtung und sind parallel zueinander angeordnet. Die mehreren Finnenstrukturen 20 sind in der Y-Richtung voneinander beabstandet, wie in 1A gezeigt ist. Die Dicke (Höhe H1) der Gate-Strukturen 40 liegt bei einigen Ausführungsformen in dem Bereich von etwa 15 nm bis etwa 50 nm. Bei einer Ausführungsform der vorliegenden Erfindung ist die Gate-Struktur 40 eine Metallschicht, die eine dielektrische Gate-Schicht (siehe 1D), die von einer oder mehreren Schichten aus dielektrischen Materialien gebildet wird, und eine Metall-Gate-Elektrode (siehe 1D) umfasst, die von einer oder mehreren Schichten aus leitenden Materialien gebildet wird. Die Metall-Gate-Strukturen 40 weisen bei einigen Ausführungsformen weiterhin eine Deckisolierschicht auf, die über der Metall-Gate-Elektrode angeordnet ist. Die Gate-Struktur 40 (die in 1D gezeigt ist) wird bei einigen Ausführungsformen mit der Gate-Ersetzungs-Technologie hergestellt. Bei einigen Ausführungsformen weist die Gate-Struktur 40 eine dielektrische Gate-Schicht und eine Polysilicium-Gate-Elektrode auf. Die Breite der Gate-Struktur 40 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 15 nm.
  • Wie in 1B gezeigt ist, werden auf beiden Seitenwänden der Gate-Struktur 40 Seitenwand-Abstandshalter 42 (in 1A nicht dargestellt) hergestellt. Die Schichtdicke der Seitenwand-Abstandshalter 42 an der Unterseite der Seitenwand-Abstandshalter liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 10 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 8 nm.
  • Wie in den 1B und 1C gezeigt ist, wird über dem Substrat 10 eine dielektrische Trennschicht 30 hergestellt. Ein Teil der Finnenstruktur 20 ist in die dielektrische Trennschicht 30 eingebettet, und ein oberer Teil (Kanalschicht) der Finnenstruktur 20 ragt aus der dielektrischen Trennschicht 30 heraus. Außerdem wird über der dielektrischen Trennschicht 30 die Gate-Struktur 40 hergestellt.
  • In den 1A bis 1C sind zwei Gate-Strukturen 40 und vier Finnenstrukturen 20 dargestellt. Die Anzahl der Gate-Strukturen 40 und der Finnenstrukturen 20 ist jedoch nicht auf zwei bzw. vier beschränkt.
  • 1D zeigt eine beispielhafte Struktur der Metall-Gate-Struktur 40. Die Metall-Gate-Struktur 40 weist eine dielektrische Gate-Schicht 13 und eine Metall-Gate-Elektrode 17 auf. Die Metall-Gate-Elektrode 17 umfasst eine oder mehrere Schichten aus einem Metallmaterial, wie etwa Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi oder anderen leitenden Materialien. Die dielektrische Gate-Schicht 13 ist zwischen der Kanalschicht der Finnenstruktur 20 und der Metall-Gate-Elektrode 17 angeordnet und weist eine oder mehrere Schichten aus Metalloxiden, wie etwa einem High-k-Metalloxid, auf. Beispiele für Metalloxide, die für High-k-Dielektrika verwendet werden, sind Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische daraus. Bei einigen Ausführungsformen wird eine dielektrische Zwischenschicht 11, die zum Beispiel aus Siliciumdioxid besteht, zwischen der Kanalschicht und der dielektrischen Gate-Schicht hergestellt.
  • Bei einigen Ausführungsformen werden eine oder mehrere Austrittsarbeits-Einstellungsschichten 15 zwischen die dielektrische Gate-Schicht 13 und die Metall-Gate-Elektrode 17 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden ein oder mehrere Elemente/Verbindungen aus der Gruppe TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für den p-Kanal-FET werden ein oder mehrere Elemente/Verbindungen aus der Gruppe TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet.
  • Eine Deckisolierschicht 19, die über der Metall-Gate-Elektrode 17 angeordnet ist, weist eine oder mehrere Schichten aus einem Isoliermaterial auf, wie etwa Materialien auf Siliciumnitrid-Basis, die SiN, SiCN und SiOCN umfassen.
  • Das Material für den Seitenwand-Abstandshalter 42 umfasst eine oder mehrere Verbindungen aus der Gruppe SiO2, SiN, SiOC und SiOCN. Darüber hinaus wird, wie in den 1B und 1C gezeigt ist, eine erste ILD-Schicht 50 über der dielektrischen Trennschicht 30 hergestellt, und die Gate-Strukturen 40 werden in die ILD-Schicht 50 eingebettet. In 1A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Die Struktur, die die Gate-Struktur 40 der 1A bis 1C umfasst, kann mit den nachstehenden Schritten hergestellt werden. Bei dieser Ausführungsform kommen Finnen-Feldeffekttransistoren (FinFETs) zum Einsatz, die mit einem Gate-Ersetzungsprozess hergestellt worden sind.
  • Zunächst wird eine Finnenstruktur 20 über einem Substrat 10 hergestellt. Die Finnenstruktur 20 weist einen unteren Bereich und einen oberen Bereich als einen Kanalbereich auf. Das Substrat ist zum Beispiel ein p-leitendes Siliciumsubstrat mit einer Dotierungskonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm–3. Bei anderen Ausführungsformen ist das Substrat zum Beispiel ein n-leitendes Siliciumsubstrat mit einer Dotierungskonzentration in dem Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm–3. Alternativ kann das Substrat Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, der Verbindungshalbleiter der Gruppe IV-IV, wie etwa SiC und SiGe, und Verbindungshalbleiter der Gruppe III-V umfasst, wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, A1InAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer Ausführungsform ist das Substrat eine Siliciumschicht eines SOI-Substrats (SOI: Silicium auf Isolator).
  • Nachdem die Finnenstruktur hergestellt worden ist, wird eine isolierende Trennschicht 30 über der Firmenstruktur hergestellt. Die dielektrische Trennschicht wird auch als STI („shallow trench isolation”, flache Grabenisolation) bezeichnet. Die dielektrische Trennschicht weist eine oder mehrere Schichten aus Isoliermaterialien auf, wie etwa Siliciumoxid, Siliciumoxidnitrid oder Siliciumnitrid, die durch LPCVD (chemische Aufdampfung bei Tiefdruck), Plasma-CVD oder fließfähige CVD hergestellt werden. Die dielektrische Trennschicht kann aus einer oder mehreren Schichten aus Aufschleuderglas (SOG), SiO, SiON, SiOCN und/oder Fluorsilicatglas (FSG) bestehen.
  • Nachdem die dielektrische Trennschicht über der Finnenstruktur hergestellt worden ist, wird ein Planarisierungsprozess durchgeführt, um einen Teil der dielektrischen Trennschicht zu entfernen. Der Planarisierungsprozess kann eine chemisch-mechanische Polierung (CMP) und/oder eine Rückätzung umfassen. Dann wird die dielektrische Trennschicht weiter entfernt (ausgespart), sodass der obere Bereich der Finnenstruktur freigelegt wird.
  • Über der freigelegten Finnenstruktur wird eine Dummy-Gate-Struktur hergestellt. Die Dummy-Gate-Struktur weist eine Dummy-Gate-Elektrodenschicht aus Polysilicium und eine dielektrische Dummy-Gate-Schicht auf. Außerdem werden Seitenwand-Abstandshalter, die eine oder mehrere Schichten aus Isoliermaterialien aufweisen, auf Seitenwänden der Dummy-Gate-Elektrodenschicht hergestellt. Nachdem die Dummy-Gate-Struktur hergestellt worden ist, wird die Firmenstruktur, die nicht von der Dummy-Gate-Struktur bedeckt ist, unter der Oberseite der dielektrischen Trennschicht ausgespart. Dann wird über der ausgesparten Firmenstruktur ein S/D-Bereich unter Verwendung eines epitaxialen Aufwachsverfahrens hergestellt. Der S/D-Bereich kann ein verspanntes Material aufweisen, um eine Spannung in den Kanalbereich einzutragen.
  • Dann wird eine ILD-Schicht 50 über der Dummy-Gate-Struktur und dem S/D-Bereich hergestellt. Nach einer Planarisierung wird die Dummy-Gate-Struktur entfernt, sodass ein Gate-Zwischenraum entsteht. Dann wird eine Metall-Gate-Struktur, die eine Metall-Gate-Elektrode und eine dielektrische Gate-Schicht, wie etwa eine dielektrische High-k-Schicht, umfasst, in dem Gate-Zwischenraum hergestellt.
  • Die 2A bis 2C zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 2A zeigt eine Draufsicht, 2B zeigt eine Schnittansicht entlang der Linie X1-X1 von 2A, und 2C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 2A. In 2A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die Gate-Strukturen 40 über den Finnenstrukturen 20 und der dielektrischen Trennschicht 30 hergestellt worden sind, werden mit dem Prozess, der in den 2A bis 2C gezeigt ist, die Gate-Strukturen 40 in mehrere Teile für jeweilige Transistoren geschnitten. Über der in den 1A bis 1C gezeigten Struktur wird eine Maskenschicht hergestellt, zum Beispiel eine Fotoresistschicht oder eine Hartmaskenschicht, die eine Öffnung hat, die in der X-Richtung verläuft, und dann werden Strukturierungsprozesse, wie etwa Trockenätzung und/oder Nassätzung, durchgeführt, um die Gate-Strukturen zu zertrennen. Dann werden auch die erste ILD-Schicht 50 und die dielektrische Trennschicht 30 geätzt, sodass eine Öffnung 45 entsteht. Die dielektrische Trennschicht 30 wird bis zu einer Tiefe D1 geätzt (ausgespart), die bei einigen Ausführungsformen kleiner als etwa 80 nm ist und in dem Bereich von etwa 30 nm bis etwa 60 nm liegt. Die Breite W1 der Öffnung 45 liegt bei einigen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 80 nm. Bei einigen Ausführungsformen wird die dielektrische Trennschicht 30 nicht geätzt (d. h. D1 = 0).
  • Die 3A bis 3C zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 3A zeigt eine Draufsicht, 3B zeigt eine Schnittansicht entlang der Linie X1-X1 von 3A, und 3C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 3A. In 3A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die Gate-Strukturen 40 in mehrere Gate-Strukturteile zertrennt worden sind, wird, wie in den 3A bis 3C gezeigt ist, die Öffnung 45 mit einem Isoliermaterial gefüllt, um ein Trennelement 60 herzustellen. Das Trennelement 60 weist eine oder mehrere Schichten aus einem Isoliermaterial auf, das eine höhere Ätzselektivität gegenüber den Materialien der dielektrischen Trennschicht 30 und der ersten ILD-Schicht 50 hat. Diese Materialien umfassen Materialien auf Siliciumnitrid-Basis, wie etwa SiN, SiON oder SiOCN, oder Materialien auf Aluminiumbasis, wie etwa Aluminiumoxid (das kollektiv als AlO bezeichnet werden kann), Aluminiumoxynitrid (das kollektiv als AlON bezeichnet werden kann) oder Aluminiumnitrid (das kollektiv als AlN bezeichnet werden kann). Bei einer Ausführungsform wird SiN für das Trennelement 60 verwendet.
  • Zum Herstellen des Trennelements 60 wird eine Schutzschicht aus einem Isoliermaterial, zum Beispiel SiN, über der Struktur der 2A bis 2C abgeschieden, und dann wird ein Planarisierungsprozess, wie etwa Rückätzung und/oder CMP, durchgeführt. Die Dicke T1 des Trennelements 60 liegt bei einigen Ausführungsformen in dem Bereich von etwa 30 nm bis etwa 60 nm.
  • Die 4A bis 4D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 4A zeigt eine Draufsicht, 4B zeigt eine Schnittansicht entlang der Linie X1-X1 von 4A, 4C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 4A, und 4D zeigt eine Schnittansicht entlang der Linie X2-X2 von 4A. In 4A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50 und eine Maskenschicht 70 nicht dargestellt.
  • Nachdem das Trennelement 60 hergestellt worden ist, wird eine Maskenschicht 70, die eine in der Y-Richtung verlaufende Öffnung 75 hat, zum Beispiel eine Fotoresistschicht oder eine Hartmaskenschicht, über der in den 3A bis 3C gezeigten Struktur hergestellt. Die Öffnung 75 entspricht Sources/Drains von jeweiligen Transistoren. Die Ränder der Öffnung 75 entlang der Y-Richtung können die Gate-Strukturen 40 überlappen oder auch nicht.
  • Bei der vorliegenden Ausführungsform werden ein erster Transistor TR1, ein zweiter Transistor TR2, ein dritter Transistor TR3 und ein vierter Transistor TR4 hergestellt, wie in 4A (durch Strichlinien) dargestellt ist. Der erste Transistor TR1 und der zweite Transistor TR2 verwenden ein und denselben S/D-Bereich 25A, und der dritte Transistor TR1 und der vierte Transistor TR4 verwenden ein und denselben S/D-Bereich 25B. Bei der vorliegenden Ausführungsform werden die S/D-Bereiche 25A und 25B jeweils über zwei Finnenstrukturen hergestellt. Es ist zu beachten, dass in dieser Darstellung eine Source und ein Drain nur dazu verwendet werden, um sie voneinander zu unterscheiden, und sie vertauscht werden können. Eine Source/Drain bezeichnet eine Source oder einen Drain.
  • Die 5A bis 5D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 5A zeigt eine Draufsicht, 5B zeigt eine Schnittansicht entlang der Linie X1-X1 von 5A, 5C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 5A, und 5D zeigt eine Schnittansicht entlang der Linie X2-X2 von 5A. In 5A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nach dem Prozess in den 4A bis 4D wird unter Verwendung der Maskenschicht 70 als eine Ätzmaske die erste ILD-Schicht 50 partiell geätzt, um die S/D-Bereiche 25A und 25B freizulegen, wie in den 5A und 5C gezeigt ist. Da das Trennelement 60 aus einem Material auf Siliciumnitrid-Basis (z. B. SiN) besteht und die erste ILD-Schicht 50 aus einem Material auf Siliciumoxid-Basis (z. B. SiO2) besteht, können Öffnungen 26A und 26B über den S/D-Bereichen 25A und 25B zu getrennten Strukturen selbstjustiert in der Y-Richtung ausgebildet werden. Wenn die Seitenwand-Abstandshalter 42 und die Deckisolierschicht 19 der Gate-Struktur 40 aus einem Material auf Siliciumnitrid-Basis (z. B. SiN) bestehen, können die Öffnungen 26A und 26B über den S/D-Bereichen 25A und 25B ebenfalls selbstjustiert in der X-Richtung ausgebildet werden.
  • Die 6A bis 6D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 6A zeigt eine Draufsicht, 6B zeigt eine Schnittansicht entlang der Linie X1-X1 von 6A, 6C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 6A, und 6D zeigt eine Schnittansicht entlang der Linie X2-X2 von 6A. In 6A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die S/D-Öffnungen 26A und 26B hergestellt worden sind, wird ein leitendes Material in den Öffnungen abgeschieden, um eine S/D-Kontaktschicht 80 zu erhalten. Die S/D-Kontaktschicht 80 umfasst eine oder mehrere Schichten aus einem leitenden Material, wie etwa W, Cu, Co, Ni oder dessen Silicid. Zum Herstellen der S/D-Kontaktschicht 80 wird eine Schutzschicht aus dem leitenden Material zum Beispiel durch CVD, physikalische Aufdampfung (PVD), wie etwa Sputtern oder Atomlagenabscheidung (ALD) oder ein anderes geeignetes Schichtherstellungsverfahren hergestellt. Dann wird ein Planarisierungsprozess, wie etwa Rückätzung und/oder CMP, durchgeführt, sodass die Struktur der 6A bis 6D erhalten wird. Vor der Abscheidung des leitenden Materials kann eine Haftschicht und/oder eine Sperrschicht hergestellt werden.
  • Die 7A bis 7D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 7A zeigt eine Draufsicht, 7B zeigt eine Schnittansicht entlang der Linie X1-X1 von 7A, 7C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 7A, und 7D zeigt eine Schnittansicht entlang der Linie X2-X2 von 7A. In 7A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50 und eine zweite ILD-Schicht 85 nicht dargestellt.
  • Nachdem die S/D-Kontaktschichten 80 hergestellt worden sind, werden eine zweite ILD-Schicht 85 und ein erster Durchkontaktierungsstift 90 hergestellt, wie in den 7A bis 7D gezeigt ist. Die zweite ILD-Schicht 85 weist eine oder mehrere Schichten aus Isoliermaterialien auf, wie etwa SiO2, SiOC, SiOCN oder einem dielektrischen Low-k-Material (z. B. k < 3). Der erste Durchkontaktierungsstift 90 kann mit einem Damascene-Prozess hergestellt werden. Der erste Durchkontaktierungsstift 90 weist eine oder mehrere Schichten aus W, Co, Ni, Ti, TiN, Ta, TaN oder anderen geeigneten leitenden Materialien auf. Bei dieser Ausführungsform verbindet der erste Durchkontaktierungsstift 90 zwei S/D-Kontaktschichten 80 für die S/D-Bereiche 25A und 25B.
  • Die 8A bis 8D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 8A zeigt eine Draufsicht, 8B zeigt eine Schnittansicht entlang der Linie X1-X1 von 8A, 8C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 8A, und 8D zeigt eine Schnittansicht entlang der Linie X2-X2 von 8A. In 8A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50, die zweite ILD-Schicht 85 und eine dritte ILD-Schicht 95 nicht dargestellt.
  • Eine dritte ILD-Schicht 95 und eine erste Metallleitung 100 werden nacheinander über der Struktur der 7A bis 7D hergestellt. Die dritte ILD-Schicht 95 weist eine oder mehrere Schichten aus Isoliermaterialien auf, wie etwa SiO2, SiOC, SiOCN oder einem dielektrischen Low-k-Material (z. B. k < 3). Die erste Metallleitung 100 weist eine oder mehrere Schichten aus Cu, Al, Ti, TiN, Ta, TaN oder anderen geeigneten leitenden Materialien auf. Die erste Metallleitung 100 kann mit einem Damascene-Prozess hergestellt werden.
  • Wie in den 8A bis 8D gezeigt ist, sind eine erste Finnenstruktur 20A und eine zweite Finnenstruktur 20B, die durch eine dielektrische Trennschicht 30 von der ersten Finnenstruktur 20A getrennt ist, über einem Substrat 10 angeordnet. Über der ersten Finnenstruktur 20A werden ein erster Finnen-Feldeffekttransistor (FinFET) TR1 und ein zweiter FinFET TR2 (siehe 4A) hergestellt. Der erste FinFET TR1 weist eine erste Gate-Elektrode 40A auf, und der zweite FinFET TR2 weist eine zweite Gate-Elektrode 40B auf. Ein erster S/D-Bereich 25A (siehe 4A) wird von dem ersten FinFET TR1 und dem zweiten FinFET TR2 gemeinsam verwendet und ist zwischen ihnen angeordnet. Eine ILD-Schicht 50 ist über der ersten und der zweiten Finnenstruktur, dem ersten und dem zweiten FinFET und dem ersten S/D-Bereich angeordnet. Eine erste S/D-Kontaktschicht 80 ist auf dem ersten S/D-Bereich angeordnet und verläuft zu der zweiten Finnenstruktur, sodass sich ein Teil der ersten S/D-Kontaktschicht 80 über der dielektrischen Trennschicht 30 befindet. Auf diesem Teil der ersten S/D-Kontaktschicht 80 ist ein erster Durchkontaktierungsstift 90 angeordnet und befindet sich über der dielektrischen Trennschicht 30. Eine erste Metallleitungsschicht 100 ist auf dem ersten Durchkontaktierungsstift 90 angeordnet. Ein Ende der ersten S/D-Kontaktschicht 80 ist in Kontakt mit einem Trennelement 60, das aus einem Isoliermaterial besteht, das von dem der dielektrischen Trennschicht 30 und der ersten ILD-Schicht 50 verschieden ist. Weiterhin sind Enden der Gate-Strukturen 40A und 40B und ein Ende der ersten S/D-Kontaktschicht 80 in Kontakt mit ein und derselben Fläche des Trennelements 60.
  • Es ist klar, dass das Bauelement, das in den 8A bis 8D gezeigt ist, weiteren CMOS-Prozessen unterzogen wird, um verschiedene Strukturelemente herzustellen, wie etwa Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • 9 zeigt eine beispielhafte Layout-Struktur eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • In 9 verlaufen mehrere Gate-Strukturen 41A bis 48A und 41B bis 48B in der Y-Richtung und sie sind in der X-Richtung angeordnet. Bei einigen Ausführungsformen sind die mehreren Gate-Strukturen 41A bis 48A und 41B bis 48B mit einem konstanten Abstand in der X-Richtung angeordnet. Das Trennelement 60 verläuft in der X-Richtung und trennt die Gate-Strukturen 41A bis 48A von den Gate-Strukturen 41B bis 48B. Ein S/D-Bereich, der zwischen den Gate-Strukturen 43A und 44A angeordnet ist, ist durch den ersten Durchkontaktierungsstift 90 mit einem S/D-Bereich elektrisch verbunden, der zwischen den Gate-Strukturen 43B und 44B angeordnet ist, und der erste Durchkontaktierungsstift 90 ist mit der ersten Metallleitung 100 verbunden. In 9 sind mehr als zwei Gate-Strukturen und mehr als zwei S/D-Kontaktschichten in Kontakt mit ein und derselben Fläche des Trennelements 60.
  • 10 zeigt eine beispielhafte Layout-Struktur von Standardzellen für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • In 10 ist eine Standardzelle Cell CB zwischen Standardzellen Cell CA und Cell CC in der Y-Richtung angeordnet. An den Grenzen der Zellen sind Stromversorgungsleitungen Vdd und Vss angeordnet, die in der X-Richtung verlaufen. Die Stromversorgungsleitungen Vdd und Vss werden von den ersten Metallleitungen 100 gebildet.
  • Die Struktur und das Herstellungsverfahren, die in den 1A bis 8D erläutert werden, entsprechen der Herstellung eines umschlossenen Bereichs A in 10. Die Struktur und das Herstellungsverfahren, die in den 11A bis 15D erläutert werden, entsprechen der Herstellung eines umschlossenen Bereichs B in 10, die Struktur und das Herstellungsverfahren, die in den 16A bis 20D erläutert werden, entsprechen der Herstellung eines umschlossenen Bereichs C in 10, und die Struktur und das Herstellungsverfahren, die in den 21A bis 21D erläutert werden, entsprechen der Herstellung eines umschlossenen Bereichs D in 10.
  • In dem Bereich A sind zwei S/D-Kontaktschichten, die in der Y-Richtung aneinander grenzen, über den ersten Durchkontaktierungsstift 90 mit der Stromversorgungsleitung verbunden, die von der Metallleitung 100 gebildet wird. In dem Bereich A sind eine erste Finnenstruktur 210 und eine zweite Finnenstruktur 220, die durch eine dielektrische Trennschicht von der ersten Finnenstruktur 210 getrennt ist, angeordnet. Ein erster Finnen-Feldeffekttransistor (FinFET) TR10 und ein zweiter FinFET TR20 sind beide über der ersten Finnenstruktur 210 hergestellt. Der erste FinFET TR10 weist eine erste Gate-Elektrode 410 auf, und der zweite FinFET TR20 weist eine zweite Gate-Elektrode 420 auf. Ein erster S/D-Bereich 310 wird von dem ersten FinFET TR10 und dem zweiten FinFET TR20 gemeinsam verwendet und ist zwischen ihnen angeordnet. Eine erste S/D-Kontaktschicht 810 ist auf dem ersten S/D-Bereich 310 angeordnet und verläuft zu der zweiten Finnenstruktur 220, sodass sich ein Teil der ersten S/D-Kontaktschicht 810 über der dielektrischen Trennschicht befindet. Auf diesem Teil der ersten S/D-Kontaktschicht 810 ist ein Kontaktstift 910 angeordnet, und er befindet sich über der dielektrischen Trennschicht. Auf dem Kontaktstift 910 ist eine erste Metallleitungsschicht 1010 (z. B. Vdd) angeordnet. Ein Ende der ersten S/D-Kontaktschicht 810 ist in Kontakt mit einem Trennelement 610.
  • Darüber hinaus sind ein dritter FinFET TR30 und ein vierter FinFET TR40 über der zweiten Finnenstruktur 220 hergestellt. Der dritte FinFET TR30 weist eine dritte Gate-Elektrode 430 auf, und der vierte FinFET TR40 weist eine vierte Gate-Elektrode 440 auf. Ein zweiter S/D-Bereich 320 wird von dem dritten FinFET TR30 und dem vierten FinFET TR40 gemeinsam verwendet und ist zwischen ihnen angeordnet. Eine zweite S/D-Kontaktschicht ist auf dem zweiten S/D-Bereich 320 angeordnet, sodass der erste S/D-Bereich und der zweite S/D-Bereich durch das Trennelement 60 physisch getrennt sind und durch den ersten Durchkontaktierungsstift 910 elektrisch verbunden sind.
  • Der Bereich B hat außer der folgenden Konfiguration eine im Wesentlichen ähnliche Struktur wie der Bereich A. In dem Bereich B ist nur eine der beiden S/D-Kontaktschichten, die in der Y-Richtung aneinander grenzen, über den ersten Durchkontaktierungsstift 910 mit der Stromversorgungsleitung verbunden, die von der Metallleitung 100 gebildet wird.
  • Der Bereich C hat außer der folgenden Konfiguration eine im Wesentlichen ähnliche Struktur wie der Bereich A. In dem Bereich C ist keine der beiden S/D-Kontaktschichten, die in der Y-Richtung aneinander grenzen, mit der Stromversorgungsleitung verbunden.
  • Der Bereich D hat außer der folgenden Konfiguration eine im Wesentlichen ähnliche Struktur wie der Bereich A. In dem Bereich D, der in einer Standardzelle angeordnet ist, sind zwei S/D-Kontaktschichten, die in der Y-Richtung aneinander grenzen, jeweils über zwei erste Durchkontaktierungsstifte 910 mit zwei Metallleitungen 100 verbunden.
  • Die 11A bis 15D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für eine Struktur, die dem Bereich B von 10 entspricht, gemäß einer Ausführungsform der vorliegenden Erfindung. Die Materialien, Konfigurationen, Strukturen und/oder Prozesse, die in den 1A bis 8D verwendet werden, können in der nachstehenden Ausführungsform genutzt werden, und die Einzelheiten werden weggelassen. Die Reihenfolge der Schritte/Prozesse kann vertauscht werden.
  • Die 11A bis 11D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 11A zeigt eine Draufsicht, 11B zeigt eine Schnittansicht entlang der Linie X1-X1 von 11A, 11C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 11A, und 11D zeigt eine Schnittansicht entlang der Linie X2-X2 von 11A. In 11A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die Struktur der 3A bis 3C hergestellt worden ist, wird eine Maskenschicht 70, zum Beispiel eine Fotoresistschicht oder eine Hartmaskenschicht, die eine Öffnung 75A hat, über der in den 3A bis 3C gezeigten Struktur hergestellt. Die Öffnung 75A überlappt einen der S/D-Bereiche (z. B. 25B, siehe 4A) und einen Teil des Trennelements 60, wie in 11A gezeigt ist.
  • Die 12A bis 12D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 12A zeigt eine Draufsicht, 12B zeigt eine Schnittansicht entlang der Linie X1-X1 von 12A, 12C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 12A, und 12D zeigt eine Schnittansicht entlang der Linie X2-X2 von 12A. In 12A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Unter Verwendung der Maskenschicht 70 als eine Ätzmaske wird die erste ILD-Schicht 50 partiell geätzt, um den S/D-Bereich 25B freizulegen, wie in den 12A und 12C gezeigt ist.
  • Die 13A bis 13D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 13A zeigt eine Draufsicht, 13B zeigt eine Schnittansicht entlang der Linie X1-X1 von 13A, 13C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 13A, und 13D zeigt eine Schnittansicht entlang der Linie X2-X2 von 13A. In 13A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die S/D-Öffnung 26B hergestellt worden ist, wird ein leitendes Material in der Öffnung 26B abgeschieden, um eine S/D-Kontaktschicht 80A zu erhalten.
  • Die 14A bis 14D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 14A zeigt eine Draufsicht, 14B zeigt eine Schnittansicht entlang der Linie X1-X1 von 14A, 14C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 14A, und 14D zeigt eine Schnittansicht entlang der Linie X2-X2 von 14A. In 14A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50 und eine zweite ILD-Schicht 85 nicht dargestellt.
  • Nachdem die S/D-Kontaktschicht 80A hergestellt worden ist, werden eine zweite ILD-Schicht 85 und ein erster Durchkontaktierungsstift 90 hergestellt, wie in den 14A bis 14D gezeigt ist. Im Gegensatz zu der in den 7A und 7C gezeigten Ausführungsform, bei der der erste Durchkontaktierungsstift 90 mit zwei S/D-Kontaktschichten 80 verbunden ist, ist bei dieser Ausführungsform der erste Durchkontaktierungsstift 90 nur mit einer S/D-Kontaktschicht 80A verbunden.
  • Die 15A bis 15D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 15A zeigt eine Draufsicht, 15B zeigt eine Schnittansicht entlang der Linie X1-X1 von 15A, 15C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 15A, und 15D zeigt eine Schnittansicht entlang der Linie X2-X2 von 15A. In 15A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50, die zweite ILD-Schicht 85 und eine dritte ILD-Schicht 95 nicht dargestellt.
  • Bei dieser Ausführungsform werden eine dritte ILD-Schicht 95 und eine erste Metallleitung 100 nacheinander über der Struktur der 14A bis 14D hergestellt, wie in den 15A bis 15D gezeigt ist.
  • Im Gegensatz zu den in den 8A bis 8D gezeigten Strukturen ist bei der Ausführungsform der 15A bis 15D nur eine (z. B. 25B) der beiden S/D-Kontaktschichten über den ersten Durchkontaktierungsstift 90 mit der Metallleitung 100 verbunden.
  • Die 16A bis 20D zeigen verschiedene Stufen eines beispielhaften sequentiellen Herstellungsprozesses für eine Struktur, die dem Bereich C von 10 entspricht, gemäß einer Ausführungsform der vorliegenden Erfindung. Die Materialien, Konfigurationen, Strukturen und/oder Prozesse, die in den 1A bis 8D verwendet werden, können in der nachstehenden Ausführungsform genutzt werden, und die Einzelheiten werden weggelassen. Die Reihenfolge der Schritte/Prozesse kann vertauscht werden.
  • Die 16A bis 16D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 16A zeigt eine Draufsicht, 16B zeigt eine Schnittansicht entlang der Linie X1-X1 von 16A, 16C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 16A, und 16D zeigt eine Schnittansicht entlang der Linie X2-X2 von 16A. In 16A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die Struktur der 3A bis 3C hergestellt worden ist, wird eine Maskenschicht 70, zum Beispiel eine Fotoresistschicht oder eine Hartmaskenschicht, die eine Öffnung 75B hat, über der in den 3A bis 3C gezeigten Struktur hergestellt. Die Öffnung 75B überlappt einen der S/D-Bereiche (z. B. 25B, siehe 4A), aber überlappt nicht das Trennelement 60, wie in 16A gezeigt ist.
  • Die 17A bis 17D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 17A zeigt eine Draufsicht, 17B zeigt eine Schnittansicht entlang der Linie X1-X1 von 17A, 17C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 17A, und 17D zeigt eine Schnittansicht entlang der Linie X2-X2 von 17A. In 17A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Unter Verwendung der Maskenschicht 70 als eine Ätzmaske wird die erste ILD-Schicht 50 partiell geätzt, um die Öffnung 26B herzustellen, die den S/D-Bereich 25B freilegt, wie in den 17A und 17C gezeigt ist.
  • Die 18A bis 18D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 18A zeigt eine Draufsicht, 18B zeigt eine Schnittansicht entlang der Linie X1-X1 von 18A, 18C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 18A, und 18D zeigt eine Schnittansicht entlang der Linie X2-X2 von 18A. In 18A sind das Substrat 10, die dielektrische Trennschicht 30 und die erste ILD-Schicht 50 nicht dargestellt.
  • Nachdem die S/D-Öffnung 26B hergestellt worden ist, wird ein leitendes Material in der Öffnung 26B abgeschieden, um eine S/D-Kontaktschicht 80B zu erhalten.
  • Die 19A bis 19D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 19A zeigt eine Draufsicht, 19B zeigt eine Schnittansicht entlang der Linie X1-X1 von 19A, 19C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 19A, und 19D zeigt eine Schnittansicht entlang der Linie X2-X2 von 19A. In 19A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50 und eine zweite ILD-Schicht 85 nicht dargestellt.
  • Nachdem die S/D-Kontaktschicht 80B hergestellt worden ist, wird eine zweite ILD-Schicht 85 hergestellt, wie in den 19A bis 19D gezeigt ist. Bei dieser Ausführungsform ist kein erster Durchkontaktierungsstift 90 auf der S/D-Kontaktschicht 80B angeordnet.
  • Die 20A bis 20D zeigen eine Stufe eines sequentiellen Herstellungsprozesses für ein Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. 20A zeigt eine Draufsicht, 20B zeigt eine Schnittansicht entlang der Linie X1-X1 von 20A, 20C zeigt eine Schnittansicht entlang der Linie Y1-Y1 von 20A, und 20D zeigt eine Schnittansicht entlang der Linie X2-X2 von 20A. In 20A sind das Substrat 10, die dielektrische Trennschicht 30, die erste ILD-Schicht 50, die zweite ILD-Schicht 85 und eine dritte ILD-Schicht 95 nicht dargestellt.
  • Eine dritte ILD-Schicht 95 und eine erste Metallleitung 100 werden nacheinander über der Struktur der 19A bis 19D hergestellt, wie in den 20A bis 20D gezeigt ist.
  • Die 21A bis 21D zeigen eine beispielhafte Struktur eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Die Struktur und das Herstellungsverfahren, die nachstehend unter Bezugnahme auf die 21A bis 21D erläutert werden, entsprechen dem umschlossenen Bereich D in 10.
  • Wie in den 21A bis 21D gezeigt ist, sind eine erste Finnenstruktur 20A und eine zweite Finnenstruktur 20B, die durch eine dielektrische Trennschicht 30 von der ersten Finnenstruktur 20A getrennt ist, über einem Substrat 10 angeordnet. Über der ersten Finnenstruktur 20A werden ein erster Finnen-Feldeffekttransistor (FinFET) TR1 und ein zweiter FinFET TR2 (siehe 4A) hergestellt, und über der zweiten Finnenstruktur 20B werden ein dritter FinFET TR3 und ein vierter FinFET TR4 (siehe 4A) hergestellt. Der erste FinFET TR1 weist eine erste Gate-Elektrode 40A auf, der zweite FinFET TR2 weist eine zweite Gate-Elektrode 40B auf, der dritte FinFET TR3 weist eine dritte Gate-Elektrode 40C auf, und der vierte FinFET TR4 weist eine vierte Gate-Elektrode 40D auf. Ein erster S/D-Bereich 25A (siehe 4A) wird von dem ersten FinFET TR1 und dem zweiten FinFET TR2 gemeinsam verwendet und ist zwischen ihnen angeordnet, und ein erster S/D-Bereich 25B (siehe 4A) wird von dem dritten FinFET TR3 und dem vierten FinFET TR4 gemeinsam verwendet und ist zwischen ihnen angeordnet. Eine ILD-Schicht 50 ist über der ersten bis vierten Finnenstruktur, dem ersten bis vierten FinFET und dem ersten und dem zweiten S/D-Bereich angeordnet. Eine erste S/D-Kontaktschicht 80C ist auf dem ersten S/D-Bereich 25A angeordnet und verläuft zu der zweiten Finnenstruktur, sodass sich ein Teil der ersten S/D-Kontaktschicht 80C über der dielektrischen Trennschicht 30 befindet. Eine zweite S/D-Kontaktschicht 80D ist auf dem zweiten S/D-Bereich 25B angeordnet und verläuft zu der ersten Finnenstruktur, sodass sich ein Teil der zweiten S/D-Kontaktschicht 80C über der dielektrischen Trennschicht 30 befindet. Ein erster Durchkontaktierungsstift 90C ist auf der ersten S/D-Kontaktschicht 80C angeordnet, und ein zweiter Durchkontaktierungsstift 90D ist auf der zweiten S/D-Kontaktschicht 80D angeordnet. Eine erste Metallleitungsschicht 100C ist auf dem ersten Durchkontaktierungsstift 90C angeordnet, und eine zweite Metallleitungsschicht 100D ist auf dem zweiten Durchkontaktierungsstift 90D angeordnet. Ein Ende der ersten S/D-Kontaktschicht 80C ist in Kontakt mit einem Trennelement 60, und ein Ende der zweiten S/D-Kontaktschicht 80D ist in Kontakt mit einem Trennelement 60.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Zum Beispiel wird in der vorliegenden Erfindung eine S/D-Kontaktschicht 80 unter Verwendung des Gate-Zertrennungsprozesses und des Trennelements 60 selbstjustiert hergestellt. Dadurch kann die Schaltkreisgröße, insbesondere die Größe von Standardzellen, verringert werden. Weiterhin ist es möglich, die Entstehung von runden Formen der Enden der S/D-Kontaktschichten zu unterdrücken, wodurch ein Kurzschluss zwischen der S/D-Kontaktschicht und einer Gate-Elektrode unterdrückt wird.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung werden bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine erste Gate-Struktur und eine zweite Gate-Struktur über einem Teil einer ersten Finnenstruktur und einem Teil einer zweiten Finnenstruktur hergestellt, die über einem Substrat angeordnet sind, in einer ersten Richtung verlaufen, in einer zweiten Richtung, die die erste Richtung schneidet, parallel zueinander angeordnet sind und aus einer dielektrischen Trennschicht herausragen. Die erste und die zweite Gate-Struktur verlaufen in der zweiten Richtung und sind in der ersten Richtung parallel zueinander angeordnet. Eine dielektrische Zwischenschicht wird über der ersten und der zweiten Gate-Struktur und der ersten und der zweiten Finnenstruktur hergestellt. Eine erste Maskenschicht, die eine erste Öffnung hat, wird über der dielektrischen Zwischenschicht hergestellt. Die erste Öffnung befindet sich über der ersten und der zweiten Gate-Struktur. Die erste und die zweite Gate-Struktur werden durch die erste Öffnung zertrennt, und die dielektrische Trennschicht und die dielektrische Zwischenschicht, die zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur angeordnet ist, werden durch die erste Öffnung geätzt, um eine erste Aussparung herzustellen. In der ersten Aussparung wird eine Isolierschicht hergestellt. Eine zweite Maskenschicht, die eine zweite Öffnung hat, wird so hergestellt, dass sie einen Teil der Isolierschicht in der ersten Aussparung und einen Teil der dielektrischen Zwischenschicht freilegt. Die zweite Öffnung befindet sich über der ersten Finnenstruktur. Der freigelegte Teil der dielektrischen Zwischenschicht wird durch die zweite Öffnung geätzt, um mindestens eine zweite Aussparung über der ersten Finnenstruktur herzustellen. Ein leitendes Material wird in der einen zweiten Aussparung abgeschieden, um eine erste S/D-Kontaktschicht herzustellen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: eine erste Finnenstruktur und eine zweite Finnenstruktur; einen ersten Finnen-Feldeffekttransistor (FinFET) und einen zweiten FinFET; einen ersten Source-/Drain-Bereich; eine dielektrische Zwischenschicht; eine erste Source-/Drain-Kontaktschicht und eine Trennungsisolierschicht. Die zweite Finnenstruktur ist durch eine dielektrische Trennschicht von der ersten Finnenstruktur getrennt. Die erste und die zweite Finnenstruktur verlaufen in einer ersten Richtung. Der erste FinFET und der zweite FinFET sind über der ersten Finnenstruktur hergestellt. Der erste FinFET weist eine erste Gate-Elektrode auf, und der zweite FinFET weist eine zweite Gate-Elektrode auf. Die erste und die zweite Gate-Elektrode verlaufen in einer zweiten Richtung, die die erste Richtung schneidet. Der erste Source-/Drain-Bereich wird von dem ersten FinFET und dem zweiten FinFET gemeinsam verwendet und ist zwischen ihnen angeordnet. Die dielektrische Zwischenschicht ist über der ersten und der zweiten Finnenstruktur, dem ersten und dem zweiten FinFET und dem ersten Source-/Drain-Bereich angeordnet. Die erste Source-/Drain-Kontaktschicht ist auf dem ersten Source-/Drain-Bereich angeordnet und verläuft zu der zweiten Finnenstruktur, sodass sich ein Teil der ersten Source-/Drain-Kontaktschicht über der dielektrischen Trennschicht befindet. Die Trennungsisolierschicht ist angrenzend an die erste Source-/Drain-Kontaktschicht angeordnet. Ein Ende der ersten Source-/Drain-Kontaktschicht ist in Kontakt mit der Trennungsisolierschicht. Die Trennungsisolierschicht besteht aus einem anderen Isoliermaterial als die dielektrische Trennschicht und die dielektrische Zwischenschicht.
  • Gemäß einem noch weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: eine erste Finnenstruktur; eine erste Gate-Struktur und eine zweite Gate-Struktur; einen ersten Source-/Drain-Bereich, eine dielektrische Zwischenschicht; eine erste Source-/Drain-Kontaktschicht; eine Trennungsisolierschicht und einen ersten Kontaktstift, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist. Die erste Finnenstruktur ragt aus einer dielektrischen Trennschicht heraus, die über einem Substrat angeordnet ist und in einer ersten Richtung verläuft. Die erste Gate-Struktur und die zweite Gate-Struktur sind beide über der ersten Finnenstruktur hergestellt. Die erste und die zweite Gate-Struktur verlaufen in einer zweiten Richtung, die die erste Richtung schneidet. Der erste Source-/Drain-Bereich ist zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur angeordnet. Die dielektrische Zwischenschicht ist über der ersten Finnenstruktur, der ersten und der zweiten Gate-Struktur und dem ersten Source-/Drain-Bereich angeordnet. Die erste Source-/Drain-Kontaktschicht ist auf dem ersten Source-/Drain-Bereich angeordnet. Die Trennungsisolierschicht ist angrenzend an die erste Source-/Drain-Kontaktschicht angeordnet. Ein Ende der ersten Gate-Struktur, ein Ende der zweiten Gate-Struktur und ein Ende der ersten Source-/Drain-Kontaktschicht sind in Kontakt mit ein und derselben Fläche der Trennungsisolierschicht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiter-Bauelements mit den folgenden Schritten: Herstellen einer ersten Gate-Struktur und einer zweiten Gate-Struktur über einem Teil einer ersten Finnenstruktur und einem Teil einer zweiten Finnenstruktur, die über einem Substrat angeordnet sind, in einer ersten Richtung verlaufen, in einer zweiten Richtung, die die erste Richtung schneidet, parallel zueinander angeordnet sind und aus einer isolierenden Trennschicht herausragen, wobei die erste und die zweite Gate-Struktur in der zweiten Richtung verlaufen und in der ersten Richtung parallel zueinander angeordnet sind; Herstellen einer isolierenden Zwischenschicht über der ersten und der zweiten Gate-Struktur und der ersten und der zweiten Finnenstruktur; Herstellen einer ersten Maskenschicht, die eine erste Öffnung hat, über der isolierenden Zwischenschicht, wobei sich die erste Öffnung über der ersten und der zweiten Gate-Struktur befindet; Zertrennen der ersten und der zweiten Gate-Struktur durch die erste Öffnung und Ätzen der isolierenden Trennschicht und der dielektrischen Zwischenschicht, die zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur angeordnet ist, durch die erste Öffnung, um eine erste Aussparung herzustellen; Herstellen einer Isolierschicht in der ersten Aussparung; Herstellen einer zweiten Maskenschicht, die eine zweite Öffnung hat, um einen Teil der Isolierschicht in der ersten Aussparung und einen Teil der dielektrischen Zwischenschicht freizulegen, wobei sich die zweite Öffnung über der ersten Finnenstruktur befindet; Ätzen des freigelegten Teils der dielektrischen Zwischenschicht durch die zweite Öffnung, um mindestens eine zweite Aussparung über der ersten Finnenstruktur herzustellen; und Abscheiden eines leitenden Materials in der mindestens einen zweiten Aussparung, um eine erste Source-/Drain-Kontaktschicht herzustellen.
  2. Verfahren nach Anspruch 1, wobei die Isolierschicht SiN aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das leitende Material mindestens ein Element aus der Gruppe W, Co, Ni, Ti und Ta, dessen Silicid oder dessen Nitrid aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Herstellen eines ersten Kontaktstifts umfasst, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist, wobei der erste Kontaktstift mindestens ein Element aus der Gruppe W, Cu, Co und Ni oder dessen Silicid aufweist.
  5. Verfahren nach Anspruch 4, das weiterhin das Herstellen einer ersten Leitungsstruktur umfasst, die in Kontakt mit dem ersten Kontaktstift ist, wobei die erste Leitungsstruktur eine Stromversorgungsleitung ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die zweite Öffnung ebenfalls über der zweiten Finnenstruktur befindet, bei der Ätzung des freigelegten Teils der dielektrischen Zwischenschicht durch die zweite Öffnung eine weitere zweite Aussparung über der zweiten Finnenstruktur hergestellt wird, und das leitende Material in der weiteren zweiten Aussparung abgeschieden wird, um eine zweite Source-/Drain-Kontaktschicht zu erhalten.
  7. Verfahren nach Anspruch 6, das weiterhin das Herstellen eines ersten Kontaktstifts umfasst, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist, wobei der erste Kontaktstift in Kontakt mit der zweiten Source-/Drain-Kontaktschicht ist.
  8. Verfahren nach Anspruch 6, das weiterhin Folgendes umfasst: Herstellen eines ersten Kontaktstifts, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist; und Herstellen eines zweiten Kontaktstifts, der in Kontakt mit der zweiten Source-/Drain-Kontaktschicht ist, wobei der erste Kontaktstift und der zweite Kontaktstift durch ein Isoliermaterial physisch getrennt werden.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei die zweite Maskenschicht eine dritte Öffnung hat, um einen Teil der Isolierschicht außerhalb der ersten Aussparung und die eine zweite Aussparung und die weitere zweite Aussparung freizulegen, bei der Ätzung des freigelegten Teils der dielektrischen Zwischenschicht durch die zweite Öffnung der Teil der Isolierschicht durch die dritte Öffnung geätzt wird, um eine dritte Aussparung herzustellen, und bei der Abscheidung des leitenden Materials in der einen zweiten Aussparung und in der weiteren zweiten Aussparung das leitende Material auch in der dritten Aussparung abgeschieden wird.
  10. Halbleiter-Bauelement mit: einer ersten Finnenstruktur und einer zweiten Finnenstruktur, die durch eine isolierende Trennschicht von der ersten Finnenstruktur getrennt ist, wobei die erste und die zweite Finnenstruktur in einer ersten Richtung verlaufen; einem ersten Finnen-Feldeffekttransistor (FinFET) und einem zweiten FinFET, die beide über der ersten Finnenstruktur hergestellt sind, wobei der erste FinFET eine erste Gate-Elektrode aufweist, der zweite FinFET eine zweite Gate-Elektrode aufweist und die erste und die zweite Gate-Elektrode in einer zweiten Richtung verlaufen, die die erste Richtung schneidet; einem ersten Source-/Drain-Bereich, der von dem ersten FinFET und dem zweiten FinFET gemeinsam verwendet wird und zwischen ihnen angeordnet ist; einer dielektrischen Zwischenschicht, die über der ersten und der zweiten Finnenstruktur, dem ersten und dem zweiten FinFET und dem ersten Source-/Drain-Bereich angeordnet ist; einer ersten Source-/Drain-Kontaktschicht, die auf dem ersten Source-/Drain-Bereich angeordnet ist und in Richtung auf die zweite Finnenstruktur verläuft, sodass sich ein Teil der ersten Source-/Drain-Kontaktschicht über der isolierenden Trennschicht befindet; und einer Trennungsisolierschicht, die benachbart zu der ersten Source-/Drain-Kontaktschicht angeordnet ist, wobei ein Ende der ersten Source-/Drain-Kontaktschicht in Kontakt mit der Trennungsisolierschicht ist, und die Trennungsisolierschicht aus einem anderen Isoliermaterial als die isolierende Trennschicht und die isolierende Zwischenschicht besteht.
  11. Halbleiter-Bauelement nach Anspruch 10, wobei die erste Source-/Drain-Kontaktschicht mindestens ein Element aus der Gruppe W, Co, Ni, Ti und Ta, dessen Silicid oder dessen Nitrid aufweist.
  12. Halbleiter-Bauelement nach Anspruch 10 oder 11, wobei das Isoliermaterial der Trennungsisolierschicht SiN ist.
  13. Halbleiter-Bauelement nach einem der Ansprüche 10 bis 12, das weiterhin Folgendes aufweist: einen dritten FinFET und einen vierten FinFET, die beide über der zweiten Finnenstruktur hergestellt sind, wobei der dritte FinFET eine dritte Gate-Elektrode aufweist und der vierte FinFET eine vierte Gate-Elektrode aufweist; einen zweiten Source-/Drain-Bereich, der von dem dritten FinFET und dem vierten FinFET gemeinsam verwendet wird und zwischen ihnen angeordnet ist; und eine zweite Source-/Drain-Kontaktschicht, die auf dem zweiten Source-/Drain-Bereich angeordnet ist und in Richtung auf die erste Finnenstruktur verläuft, sodass sich ein Teil der zweiten Source-/Drain-Kontaktschicht über der isolierenden Trennschicht befindet, wobei ein Ende der zweiten Source-/Drain-Kontaktschicht in Kontakt mit der Trennungsisolierschicht ist, und die zweite Source-/Drain-Kontaktschicht durch die Trennungsisolierschicht physisch von der ersten Source-/Drain-Kontaktschicht getrennt ist.
  14. Halbleiter-Bauelement nach Anspruch 13, das weiterhin einen ersten Kontaktstift aufweist, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist, wobei der erste Kontaktstift in Kontakt mit der zweiten Source-/Drain-Kontaktschicht und der Trennungsisolierschicht ist.
  15. Halbleiter-Bauelement nach Anspruch 13, das weiterhin Folgendes aufweist: einen ersten Kontaktstift, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist; und einen zweiten Kontaktstift, der in Kontakt mit der zweiten Source-/Drain-Kontaktschicht ist.
  16. Halbleiter-Bauelement nach einem der Ansprüche 10 bis 15, das weiterhin Folgendes aufweist: eine dritte Finnenstruktur; einen fünften FinFET und einen sechsten FinFET, die beide über der dritten Finnenstruktur hergestellt sind, wobei der fünfte FinFET eine fünfte Gate-Elektrode aufweist und der sechste FinFET eine sechste Gate-Elektrode aufweist; einen dritten Source-/Drain-Bereich, der von dem fünften FinFET und dem sechsten FinFET gemeinsam verwendet wird und zwischen ihnen angeordnet ist; und eine dritte Source-/Drain-Kontaktschicht, die auf dem dritten Source-/Drain-Bereich angeordnet ist, wobei die dritte Source-/Drain-Kontaktschicht nicht mit einem in der zweiten Richtung benachbarten Source-/Drain-Bereich elektrisch verbunden ist.
  17. Halbleiter-Bauelement mit: einer ersten Finnenstruktur, die aus einer isolierenden Trennschicht herausragt, die über einem Substrat angeordnet ist und in einer ersten Richtung verläuft; einer ersten Gate-Struktur und einer zweiten Gate-Struktur, die beide über der ersten Finnenstruktur hergestellt sind, wobei die erste und die zweite Gate-Struktur in einer zweiten Richtung verlaufen, die die erste Richtung schneidet; einem ersten Source-/Drain-Bereich, der zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur angeordnet ist; einer isolierenden Zwischenschicht, die über der ersten Finnenstruktur, der ersten und der zweiten Gate-Struktur und dem ersten Source-/Drain-Bereich angeordnet ist; einer ersten Source-/Drain-Kontaktschicht, die auf dem ersten Source-/Drain-Bereich angeordnet ist; einer Trennungsisolierschicht, die benachbart zu der ersten Source-/Drain-Kontaktschicht angeordnet ist; und einem ersten Kontaktstift, der in Kontakt mit der ersten Source-/Drain-Kontaktschicht ist, wobei ein Ende der ersten Gate-Struktur, ein Ende der zweiten Gate-Struktur und ein Ende der ersten Source-/Drain-Kontaktschicht in Kontakt mit einer ersten Fläche der Trennungsisolierschicht sind.
  18. Halbleiter-Bauelement nach Anspruch 17, das weiterhin Folgendes aufweist: eine zweite Finnenstruktur, die aus der isolierenden Trennschicht herausragt und in der ersten Richtung verläuft und parallel zu der ersten Finnenstruktur angeordnet ist, sodass sich die Trennungsisolierschicht zwischen der ersten Finnenstruktur und der zweiten Finnenstruktur befindet; eine dritte Gate-Struktur und eine vierte Gate-Struktur, die beide über der zweiten Finnenstruktur hergestellt sind, wobei die dritte und die vierte Gate-Struktur in der zweiten Richtung verlaufen; einen zweiten Source-/Drain-Bereich, der zwischen der dritten Gate-Struktur und der vierten Gate-Struktur angeordnet ist; und eine zweite Source-/Drain-Kontaktschicht, die auf dem zweiten Source-/Drain-Bereich angeordnet ist, wobei ein Ende der dritten Gate-Struktur, ein Ende der vierten Gate-Struktur und ein Ende der zweiten Source-/Drain-Kontaktschicht in Kontakt mit einer zweiten Fläche der Trennungsisolierschicht sind, die der ersten Fläche der Trennungsisolierschicht gegenüberliegt.
  19. Halbleiter-Bauelement nach Anspruch 18, wobei der erste Kontaktstift in Kontakt mit der zweiten Source-/Drain-Kontaktschicht ist.
  20. Halbleiter-Bauelement nach Anspruch 18 oder 19, das weiterhin Folgendes aufweist: eine erste Leitungsstruktur, die in Kontakt mit dem ersten Kontaktstift ist; einen zweiten Kontaktstift, der in Kontakt mit der zweiten Source-/Drain-Kontaktschicht ist; und eine zweite Leitungsstruktur, die in Kontakt mit dem zweiten Kontaktstift ist.
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