DE102015109820A1 - Metallgate-Schema für Bauelement und Verfahren zum Ausbilden - Google Patents

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Abstract

Es werden Gate-Strukturen und Verfahren zum Ausbilden der Gate-Strukturen beschrieben. Bei einigen Ausführungsformen beinhaltet ein Verfahren das Ausbilden von Source/Drain-Bereichen in einem Substrat und das Ausbilden einer Gate-Struktur zwischen den Source/Drain-Bereichen. Die Gate-Struktur weist eine Gate-Dielektrikumsschicht über dem Substrat, eine Arbeitsfunktions-Abstimmschicht über der Gate-Dielektrikumsschicht, ein erstes Metall über der Arbeitsfunktions-Abstimmschicht, eine Haftschicht über dem ersten Metall und ein zweites Metall über der Haftschicht auf. Bei einigen Ausführungsformen kann die Haftschicht eine Legierung des ersten und des zweiten Metalls enthalten und kann durch Glühen des ersten und des zweiten Metalls ausgebildet werden. Bei anderen Ausführungsformen kann die Haftschicht ein Oxid des ersten und/oder des zweiten Metalls enthalten und kann wenigstens teilweise durch Exponieren des ersten Metalls gegenüber einem sauerstoffhaltigen Plasma oder gegenüber einer natürlichen Umgebung ausgebildet werden.

Description

  • Diese Anmeldung beansprucht die Priorität und den Vorteil der am 30. April 2015 eingereichten vorläufigen US-Patentanmeldung Nr. 62/155,278 mit dem Titel ”Metal Gate Scheme for Device and Methods of Forming”, wobei diese Anmeldung hiermit in ihrer Gesamtheit durch Querverweis in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Halbleiterbauelemente werden in vielfältigen elektronischen Anwendungen verwendet, wie zum Beispiel in Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten von Material auf einem Halbleitersubstrat aufgebracht werden und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und Schaltungselemente darauf auszubilden.
  • Transistoren sind Schaltungskomponenten oder -elemente, welche oft auf Halbleiterbauelementen ausgebildet werden. Viele Transistoren können auf einem Halbleiterbauelement zusätzlich zu Kondensatoren, Induktivitäten, Widerständen, Dioden, Leiterbahnen oder anderen Elementen ausgebildet werden, in Abhängigkeit vom Schaltungsdesign. Ein Feldeffekttransistor (FET) ist ein Typ eines Transistors.
  • Im Allgemeinen weist ein Transistor in herkömmlichen Strukturen einen Gate-Stapel auf, der zwischen Source- und Drain-Bereich ausgebildet ist. Der Source- und der Drain-Bereich können einen dotierten Bereich eines Substrats enthalten und können ein Dotierungsprofil aufweisen, das für eine spezielle Anwendung geeignet ist. Der Gate-Stapel ist über dem Kanalbereich positioniert und kann ein Gate-Dielektrikum aufweisen, das zwischen einer Gate-Elektrode in dem Kanalbereich in dem Substrat angeordnet ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Figuren am besten verständlich. Es ist anzumerken, dass entsprechend der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale im Interesse der Klarheit der Erläuterung willkürlich vergrößert oder verkleinert sein.
  • Die 1 bis 8 sind Schnittansichten von Zwischenstufen bei der Herstellung komplementärer Feldeffekttransistoren (FETs) gemäß einigen Ausführungsformen.
  • 9 ist eine vergrößerte Ansicht einer Gate-Struktur eines FET einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung bereit. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sind nicht als einschränkend anzusehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Weiterhin können sich in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und stellt an sich noch keinen Zusammenhang zwischen der verschiedenen erörterten Ausführungsformen und/oder Konfigurationen her.
  • Ferner können Begriffe, die räumliche Beziehungen bezeichnen, wie ”unterhalb”, ”unter”, ”untere(r)”, ”oberhalb”, ”obere(r)” usw., hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Elementen) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumliche Beziehungen bezeichnenden Begriffe sollen andere Ausrichtungen der in Verwendung oder in Betrieb befindlichen Vorrichtung, zusätzlich zu der in den Figuren abgebildeten Ausrichtung, mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in eine andere Ausrichtung bewegt) werden, und die hier verwendeten Begriffe zur Beschreibung räumlicher Beziehungen können ebenfalls entsprechend interpretiert werden.
  • Feldeffekttransistoren (FETs) und Verfahren zum Ausbilden derselben werden gemäß verschiedenen Ausführungsformen bereitgestellt. Es sind Zwischenstufen des Ausbildens von FETs dargestellt. Einige hier erläuterte Ausführungsformen werden im Zusammenhang mit planaren FETs erläutert, die unter Anwendung eines ”Gate-zuletzt”-Prozesses ausgebildet werden. Einige Ausführungsformen ziehen Aspekte in Betracht, die bei anderen Bauelementen verwendet werden, wie etwa FinFETs. Es werden einige Varianten der Ausführungsformen erörtert. Für einen Durchschnittsfachmann werden leicht andere Modifikationen ersichtlich, welche vorgenommen werden können und welche als innerhalb des Umfangs anderer Ausführungsformen liegend angesehen werden. Obwohl Verfahrensausführungsformen in einer bestimmten Reihenfolge erläutert werden, können verschiedene andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden und können weniger oder mehr Schritte als die hier beschriebenen aufweisen.
  • Die 1 bis 8 sind Schnittansichten von Zwischenstufen bei der Herstellung komplementärer FETs gemäß einer beispielhaften Ausführungsform. 1 zeigt ein Substrat 40. Das Substrat 40 kann ein Halbleitersubstrat sein, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-(Semiconductor-on-Insulator, SOI)Substrat, ein Mehrschicht- oder Gradientensubstrat oder Ähnliches. Das Substrat 40 kann ein Halbleitermaterial, wie etwa einen elementaren Halbleiter, darunter Si und Ge; einen Verbindungs- oder Legierungshalbleiter, darunter SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb und/oder GaInAsP; oder eine Kombination davon beinhalten. Das Substrat 40 kann dotiert oder undotiert sein. In einem speziellen Beispiel ist das Substrat 40 ein massives Siliciumsubstrat.
  • 2 zeigt die Ausbildung von Isolationsbereichen 42, wie etwa von Bereichen flacher Grabenisolation (Shallow Trench Isolation, STI), in dem Substrat 40, wie etwa zwischen einem ersten Bereich 100 und einem zweiten Bereich 200. Bei einigen Ausführungsformen werden, um die Isolationsbereiche 42 auszubilden, in dem Substrat 40 Gräben durch Ätzen ausgebildet. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie etwa reaktives Ionenätzen (Reactive Ion Etching, RIE), Neutralteilchen-Ätzen (Neutral Beam Etching, NBE) oder Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop erfolgen. In den Gräben wird ein Isolationsmaterial ausgebildet. Das Isolationsmaterial kann ein Oxid wie etwa Siliciumoxid, ein Nitrid oder Ähnliches oder eine Kombination davon sein, und es kann durch eine chemische Dampfabscheidung mit Plasma hoher Dichte (High Density Plasma Chemical Vapor Deposition, HDP-CVD), eine ”Flowable” (fließfähige) CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärtung, damit es sich in ein anderes Material umwandelt, wie etwa ein Oxid) oder Ähnliches oder eine Kombination davon ausgebildet sein. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen geeigneten Prozess ausgebildet werden. Bei der dargestellten Ausführungsform ist das Isolationsmaterial Siliciumoxid, das durch einen FCVD-Prozess gebildet wird. Nachdem das Isolationsmaterial ausgebildet ist, kann ein Glühprozess ausgeführt werden. Ferner kann in 2 durch einen Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), eventuelles überschüssiges Isolationsmaterial entfernt werden, und es können Oberseiten der Isolationsbereiche 42 und eine Oberseite des Substrats 40 ausgebildet werden, welche koplanar sind.
  • Obwohl nicht eigens dargestellt, können in dem Substrat 40 geeignete Wannen ausgebildet werden. Zum Beispiel kann eine p-Wanne in dem ersten Bereich 100 des Substrats 40 ausgebildet werden, wo ein n-Typ-Bauelement wie etwa ein n-Typ-FET ausgebildet werden soll, und eine n-Wanne kann in dem zweiten Bereich 200 des Substrats 40 ausgebildet werden, wo ein p-Typ-Bauelement wie etwa ein p-Typ-FET ausgebildet werden soll.
  • Zum Beispiel kann, um eine p-Wanne in dem ersten Bereich 100 auszubilden, ein Photoresist über dem zweiten Bereich 200 des Substrats 40 ausgebildet werden. Der Photoresist kann strukturiert werden, um den ersten Bereich 100 des Substrats 40 freizulegen. Der Photoresist kann unter Anwendung eines Rotationsbeschichtungsverfahrens (Spin-on-Verfahren) ausgebildet werden und unter Anwendung geeigneter Photolithographieverfahren strukturiert werden. Nachdem der Photoresist strukturiert worden ist, kann eine Implantation von p-Störstellen in dem ersten Bereich 100 durchgeführt werden, und der Photoresist kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Störstellen in dem zweiten Bereich 200 in das Substrat 40 implantiert werden. Die p-Störstellen können Bor, BF2 oder Ähnliches sein und im Substrat 40 im ersten Bereich 100 bis zu einer Konzentration implantiert werden, die kleiner oder gleich 1018 cm–3 ist, wie einer Konzentration, die zwischen etwa 1017 cm–3 und etwa 1018 cm–3 liegt. Nach der Implantation kann der Photoresist entfernt werden, etwa durch ein geeignetes Plasmaätzverfahren.
  • Weiterhin kann, um eine n-Wanne in dem zweiten Bereich 200 auszubilden, ein Photoresist über dem ersten Bereich 100 des Substrats 40 ausgebildet werden. Der Photoresist kann strukturiert werden, um den zweiten Bereich 200 des Substrats 40 freizulegen. Der Photoresist kann unter Anwendung eines Rotationsbeschichtungsverfahrens (Spin-on-Verfahren) ausgebildet werden und unter Anwendung geeigneter Photolithographieverfahren strukturiert werden. Nachdem der Photoresist strukturiert worden ist, kann eine Implantation von n-Störstellen in dem zweiten Bereich 200 durchgeführt werden, und der Photoresist kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Störstellen in dem ersten Bereich 100 in das Substrat 40 implantiert werden. Die n-Störstellen können Phosphor, Arsen oder Ähnliches sein und im Substrat 40 im zweiten Bereich 200 bis zu einer Konzentration implantiert werden, die kleiner oder gleich 1018 cm–3 ist, wie einer Konzentration, die zwischen etwa 1017 cm–3 und etwa 1018 cm–3 liegt. Nach der Implantation kann der Photoresist entfernt werden, etwa durch ein geeignetes Plasmaätzverfahren. Nach den Implantationen kann ein Glühen durchgeführt werden, um die p- und n-Störstellen, welche aktiviert worden sind, zu aktivieren. Die Implantationen können eine p-Wanne im Substrat 40 im ersten Bereich 100 und eine n-Wanne im Substrat 40 im zweiten Bereich 200 bilden.
  • In 3 wird eine Dummy-Dielektrikumsschicht auf dem Substrat 40 ausgebildet. Die Dummy-Dielektrikumsschicht kann zum Beispiel Siliciumoxid, Siliciumnitrid, eine Kombination davon oder Ähnliches sein und kann mittels geeigneter Verfahren, wie etwa CVD, thermische Oxidation oder Ähnliches, abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht wird über der Dummy-Dielektrikumsschicht ausgebildet. Die Dummy-Gate-Schicht kann, etwa unter Anwendung von CVD oder Ähnlichem, über der Dummy-Dielektrikumsschicht abgeschieden werden und danach, etwa durch ein CMP, planarisiert werden. Die Dummy-Gate-Schicht kann zum Beispiel Polysilicium umfassen, obwohl andere Materialien, welche eine hohe Ätzselektivität aufweisen, ebenfalls verwendet werden können. Anschließend wird eine Maskenschicht über der Dummy-Gate-Schicht ausgebildet. Die Maskenschicht kann, etwa unter Anwendung von CVD oder Ähnlichem, über der Dummy-Gate-Schicht abgeschieden werden. Die Maskenschicht kann zum Beispiel Siliciumnitrid, Siliciumoxynitrid, Siliciumcarbonitrid oder Ähnliches umfassen.
  • Die Maskenschicht kann unter Anwendung geeigneter Photolithographie- und Ätzverfahren strukturiert werden, um Masken 50 auszubilden. Die Struktur der Masken 50 kann dann auf die Dummy-Gate-Schicht und die Dummy-Dielektrikumsschicht durch ein geeignetes Ätzverfahren übertragen werden, um Dummy-Gates 48 und Dummy-Gate-Dielektrika 46 aus der Dummy-Gate-Schicht bzw. der Dummy-Dielektrikumsschicht auszubilden. Das Ätzen kann ein geeignetes anisotropes Ätzen umfassen, wie RIE, NBE oder Ähnliches. Eine Breite W der Dummy-Gates 48 und Dummy-Gate-Dielektrika 46 kann im Bereich von etwa 10 nm bis etwa 240 nm liegen und zum Beispiel 20 nm betragen. Jeder Stapel aus einem Dummy-Gate 48 und einem Dummy-Gate-Dielektrikum 46 weist eine kombinierte Höhe H auf. Die Höhe H kann im Bereich von etwa 20 nm bis etwa 80 nm liegen und zum Beispiel 40 nm betragen. Ein Aspektverhältnis der Höhe H zur Breite W kann in einem Bereich von etwa 0,1 bis etwa 8 liegen und zum Beispiel 5 betragen. Die Dummy-Gates 48 bedecken jeweilige Kanalbereiche in dem Substrat 40.
  • Es können Implantationen für leicht dotierte Source/Drain-(LDD)Bereiche 52 durchgeführt werden. Ähnlich wie bei den oben erläuterten Implantationen kann eine Maske, wie etwa ein Photoresist, über dem zweiten Bereich 200 ausgebildet werden, z. B. für ein p-leitendes Bauelement, während der erste Bereich 100 freigelegt wird, z. B. für ein n-leitendes Bauelement, und es können n-Störstellen in das freiliegende Substrat 40 in dem ersten Bereich 100 implantiert werden. Die Maske kann danach entfernt werden. Anschließend kann eine Maske, wie etwa ein Photoresist, über dem ersten Bereich 100 ausgebildet werden, während der zweite Bereich 200 freigelegt wird, und es können p-Störstellen in das freiliegende Substrat 40 in dem zweiten Bereich 200 implantiert werden. Die Maske kann danach entfernt werden. Die n-Störstellen können die beliebigen oben erläuterten n-Störstellen sein, und die p-Störstellen können die beliebigen oben erläuterten p-Störstellen sein. Die leicht dotierten Source/Drain-Bereiche 52 können eine Konzentration von Störstellen von etwa 1015 cm–3 bis etwa 1016 cm–3 aufweisen. Es kann ein Glühen durchgeführt werden, um die implantierten Störstellen zu aktivieren.
  • Entlang von Seitenwänden der Dummy-Gates 48 und Dummy-Gate-Dielektrika 46 sind Gate-Abstandshalter 54 ausgebildet. Die Gate-Abstandshalter 54 können durch konformes Abscheiden, wie etwa durch CVD oder Ähnliches, eines Materials und anschließendes anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gate-Abstandshalter 54 kann Siliciumnitrid, Siliciumcarbonitrid, eine Kombination davon oder Ähnliches sein.
  • Weiterhin werden in 3 epitaktische Source/Drain-Bereiche 56 in dem Substrat 40 ausgebildet. In dem zweiten Bereich 200 kann eine Hartmaskenschicht ausgebildet werden, während das Substrat 40 in dem ersten Bereich 100 freiliegend bleibt. Die Hartmaskenschicht kann aus Siliciumnitrid, Siliciumcarbonitrid, Siliciumoxynitrid, Siliciumcarbooxynitrid oder Ähnlichem oder einer Kombination davon bestehen, abgeschieden durch CVD oder Ähnliches. Es können auch andere Materialien und Verfahren zum Ausbilden der Hartmaskenschicht verwendet werden. Die Hartmaskenschicht kann strukturiert werden, um den ersten Bereich 100 freizulegen, unter Anwendung beliebiger geeigneter Photolithographie- und Ätzverfahren, wie etwa RIE, NBE oder Ähnliches. Bei freiliegendem erstem Bereich 100 und maskiertem zweiten Bereich 200 wird eine Ätzung selektiv zu dem Substrat 40 im ersten Bereich 100 durchgeführt. Die Ätzung kann eine beliebige geeignete Ätzung sein, wie etwa eine Trocken- oder Nassätzung, welche anisotrop oder isotrop sein kann. Die Ätzung vertieft Source/Drain-Bereiche in dem ersten Bereich 100. Die epitaktischen Source/Drain-Bereiche 56 werden dann in den Vertiefungen im ersten Bereich 100 epitaktisch aufgewachsen. Das epitaktische Aufwachsen kann unter Anwendung von metallorganischer chemischer Dampfabscheidung (Metal-Organic Chemical Vapor Deposition, MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy, LPE), Dampfphasenepitaxie (Vapor Phase Epitaxy, VPE) oder Ähnlichem oder einer Kombination davon erfolgen. Die epitaktischen Source/Drain-Bereiche 56 im ersten Bereich 100 können ein beliebiges geeignetes Material umfassen, etwa eines, das für den Bauelementetyp, z. B. ein n-leitendes Bauelement, geeignet ist. Zum Beispiel können die epitaktischen Source/Drain-Bereiche 56 für ein n-leitendes Bauelement Silicium, SiC, SiCP, SiP oder Ähnliches umfassen. Danach kann die Hartmaskenschicht von dem zweiten Bereich 200 entfernt werden, zum Beispiel unter Anwendung einer zu dem Material der Hartmaskenschicht selektiven Ätzung.
  • Eine weitere Hartmaskenschicht kann in dem ersten Bereich 100 ausgebildet werden, während das Substrat 40 in dem zweiten Bereich 200 freiliegend bleibt. Die Hartmaskenschicht kann aus Siliciumnitrid, Siliciumcarbonitrid, Siliciumoxynitrid, Siliciumcarbooxynitrid oder Ähnlichem oder einer Kombination davon bestehen, abgeschieden durch CVD oder Ähnliches. Es können auch andere Materialien und Verfahren zum Ausbilden der Hartmaskenschicht verwendet werden. Die Hartmaskenschicht kann strukturiert werden, um den zweiten Bereich 200 freizulegen, unter Anwendung beliebiger geeigneter Photolithographie- und Ätzverfahren, wie etwa RIE, NBE oder Ähnliches. Bei freiliegendem zweitem Bereich 200 und maskiertem ersten Bereich 100 wird eine Ätzung selektiv zu dem Substrat 40 im zweiten Bereich 200 durchgeführt. Die Ätzung kann eine beliebige geeignete Ätzung sein, wie etwa eine Trocken- oder Nassätzung, welche anisotrop oder isotrop sein kann. Die Ätzung vertieft Source/Drain-Bereiche in dem zweiten Bereich 200. Das epitaktische Aufwachsen kann unter Anwendung von MOCVD, MBE, LPE, VPE oder Ähnlichem oder einer Kombination davon erfolgen. Die epitaktischen Source/Drain-Bereiche 56 im zweiten Bereich 200 können ein beliebiges geeignetes Material umfassen, etwa eines, das für den Bauelementetyp, z. B. ein p-leitendes Bauelement, geeignet ist. Zum Beispiel können die epitaktischen Source/Drain-Bereiche 56 für ein p-leitendes Bauelement SiGe, SiGeB, Ge, GeSn oder Ähnliches umfassen. Danach kann die Hartmaskenschicht von dem ersten Bereich 100 entfernt werden, zum Beispiel unter Anwendung einer zu dem Material der Hartmaskenschicht selektiven Ätzung.
  • In die epitaktischen Source/Drain-Bereiche 56 können Dotierungsmittel implantiert werden, ähnlich wie bei dem zuvor erläuterten Verfahren zum Ausbilden leicht dotierter Source/Drain-Bereiche, gefolgt von einem Glühen. Die Source/Drain-Bereiche können eine Konzentration von Störstellen zwischen etwa 1019 cm–3 und etwa 1021 cm–3 aufweisen. Die n-Störstellen für Source/Drain-Bereiche für ein n-leitendes Bauelement im ersten Bereich 100 können beliebige von den oben erörterten n-Störstellen sein, und die p-Störstellen für Source/Drain-Bereiche für ein p-leitendes Bauelement im zweiten Bereich 200 können beliebige von den oben erörterten p-Störstellen sein. Bei anderen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 56 während des Aufwachsens in situ dotiert werden.
  • In 4 wird eine Ätzstoppschicht (Etch Stop Layer, ESL) 58 konform auf den epitaktischen Source/Drain-Bereichen 56, den Gate-Abstandshaltern 54, den Masken 50 und Isolationsbereichen 42 ausgebildet. Bei einigen Ausführungsformen kann die ESL 58 Siliciumnitrid, Siliciumcarbonitrid oder Ähnliches umfassen, ausgebildet unter Anwendung von atomarer Schichtabscheidung (Atomic Layer Deposition, ALD), CVD oder Ähnlichem oder einer Kombination davon. Ein unteres Zwischenschicht-Dielektrikum (ILD0) 60 wird über der ESL 58 abgeschieden. Das ILD0 kann Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (ZSG) oder Ähnliches umfassen und kann mittels eines beliebigen geeigneten Verfahrens abgeschieden werden, wie etwa CVD, plasmaunterstützte CVD (Plasma-Enhanced CVD, PECVD), FCVD und Ähnliches oder eine Kombination davon.
  • In 5 wird ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt, um die Oberseite des ILD0 60 relativ zu den Oberseiten der Dummy-Gates 48 zu nivellieren. Das CMP kann auch die Masken 50 und die ESL 58 aus dem Bereich über den Dummy-Gates 48 entfernen. Dementsprechend werden die Oberseiten der Dummy-Gates 48 durch das ILD0 60 hindurch freigelegt. Die Dummy-Gates 48 und die Dummy-Gate-Dielektrika 46 werden in (einem) Ätzschritt(en) entfernt, so dass Öffnungen durch das ILD0 60 hindurch, die durch die Gate-Abstandshalter 54 definiert sind, zum Substrat 40 ausgebildet werden. Jede der Öffnungen kann ein Aspektverhältnis aufweisen, das der Breite W und der Höhe H entspricht, die oben in Verbindung mit 3 erläutert wurden, da die Öffnungen durch das Entfernen der Dummy-Gates 48 und Dummy-Gate-Dielektrika 46 definiert sind. Jede Öffnung legt einen Kanalbereich in einem jeweiligen aktiven Gebiet in den Bereichen 100 und 200 des Substrats 40 frei. Jeder Kanalbereich ist zwischen einem entsprechenden Paar von epitaktischen Source/Drain-Bereichen 56 angeordnet. Der (Die) Ätzschritt(e) kann (können) selektiv zu den Materialien der Dummy-Gates 48 und der Dummy-Gate-Dielektrika 46 sein, wobei dieses Ätzen ein Trocken- oder Nassätzen sein kann. Während des Ätzen können die Dummy-Gate-Dielektrika 46 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 48 geätzt werden. Das Dummy-Gate-Dielektrikum 46 kann dann nach dem Entfernen der Dummy-Gates 48 geätzt werden. Obwohl nicht eigens dargestellt, kann in Abhängigkeit von der Ähnlichkeit der Materialien, die für das ILD0 60 und die Dummy-Gate-Dielektrika 46 verwendet werden, das ILD0 60 vertieft werden, wenn die Dummy-Gate-Dielektrika 46 entfernt werden, und dieses Vertiefen kann bewirken, dass Abschnitte der ESL 58 und/oder Gate-Abstandshalter 54 über der Oberseite des ILD0 60 vorstehen.
  • Ein Grenzflächen-Dielektrikum 62 wird in jeder Öffnung und auf dem Substrat 40 ausgebildet. Das Grenzflächen-Dielektrikum 62 kann zum Beispiel ein Oxid oder Ähnliches sein, das durch thermische Oxidation oder Ähnliches ausgebildet wird. Eine Dicke des Grenzflächen-Dielektrikums 62 kann in einem Bereich von etwa 5 Å bis etwa 50 Å liegen und zum Beispiel etwa 10 Å betragen. Danach wird eine Gate-Dielektrikumsschicht 64 konform auf der Oberseite des ILD0 60 und in den Öffnungen entlang der Seitenwände der Gate-Abstandshalter 54 und auf dem Grenzflächen-Dielektrikum 62 ausgebildet. Bei einigen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 64 ein dielektrisches Material mit hohem k, und bei diesen Ausführungsformen kann die Gate-Dielektrikumsschicht 64 einen Wert k aufweise, der größer als etwa 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Verfahren zur Ausbildung der Gate-Dielektrikumsschicht 64 können ALD, CVD, Molekularstrahlabscheidung (Molecular-Beam Deposition, MBD) und Ähnliches oder eine Kombination davon beinhalten. Eine Dicke der Gate-Dielektrikumsschicht 64 kann in einem Bereich von etwa 5 bis etwa 50 Å liegen und zum Beispiel etwa 15 Å betragen.
  • Anschließend wird eine Deckschicht konform auf der Gate-Dielektrikumsschicht 64 ausgebildet. Bei der dargestellten Ausführungsform umfasst die Deckschicht eine erste Teilschicht 66 und eine zweite Teilschicht 68. Bei einigen Ausführungsformen kann die Deckschicht eine einzige Schicht sein, oder sie kann zusätzliche Teilschichten umfassen. Die Deckschicht kann als eine Sperrschicht fungieren, um zu verhindern, dass ein anschließend abgeschiedenes metallhaltiges Material in die Gate-Dielektrikumsschicht 64 hineindiffundiert. Ferner kann die zweite Teilschicht 68, wie dargestellt, als eine Ätzstoppschicht während der Ausbildung einer Arbeitsfunktions-Abstimmschicht in den Bereichen 100 und 200 fungieren, falls die erste Teilschicht 66 aus demselben Material wie die Arbeitsfunktions-Abstimmschicht ausgebildet ist, wie im Folgenden noch klarer ersichtlich wird. Die erste Teilschicht 66 kann Titannitrid (TiN) oder Ähnliches umfassen, welches mittels ALD, CVD oder Ähnlichem konform auf der Gate-Dielektrikumsschicht 64 abgeschieden wird. Die zweite Teilschicht 68 kann Tantalnitrid (TaN) oder Ähnliches umfassen, welches mittels ALD, CVD oder Ähnlichem konform auf der ersten Teilschicht 66 abgeschieden wird. Eine Dicke der Deckschicht kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 20 Å betragen.
  • Bei der dargestellten Ausführungsform kann eine Dicke der ersten Teilschicht 66 in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 15 Å betragen, und eine Dicke der zweiten Teilschicht 68 kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 15 Å betragen.
  • Danach wird eine erste Arbeitsfunktions-Abstimmschicht 70 konform auf der Deckschicht ausgebildet, z. B. auf der zweiten Teilschicht 68. Die erste Arbeitsfunktions-Abstimmschicht 70 kann ein beliebiges geeignetes Material mit einer beliebigen geeigneten Dicke sein, um eine Arbeitsfunktion eines Bauelements, wie etwa eines p-leitenden Bauelements, auf einen gewünschten Betrag entsprechend der Anwendung des auszubildenden Bauelements abzustimmen, und sie kann unter Anwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Bei einigen Ausführungsformen umfasst die erste Arbeitsfunktions-Abstimmschicht 70 Titannitrid (TiN) oder Ähnliches, welches mittels ALD, CVD oder Ähnlichem abgeschieden wird. Eine Dicke der ersten Arbeitsfunktions-Abstimmschicht 70 kann in einem Bereich von etwa 20 Å bis etwa 100 Å liegen und zum Beispiel etwa 50 Å betragen.
  • Anschließend wird eine Maske 72 über der ersten Arbeitsfunktions-Abstimmschicht 70 in dem zweiten Bereich 200 strukturiert, während die erste Arbeitsfunktions-Abstimmschicht 70 in dem ersten Bereich 100 freigelegt wird. Bei einigen Ausführungsformen ist die Maske 72 ein Photoresist, welcher über dem zweiten Bereich 200 ausgebildet werden kann. Der Photoresist kann strukturiert werden, um den ersten Bereich 100 freizulegen. Der Photoresist kann unter Anwendung eines Rotationsbeschichtungsverfahrens (Spin-on-Verfahren) ausgebildet werden und unter Anwendung geeigneter Photolithographieverfahren strukturiert werden. Nachdem die Maske 72 strukturiert worden ist, wird eine Ätzung durchgeführt, die zu der ersten Arbeitsfunktions-Abstimmschicht 70 selektiv ist, um die erste Arbeitsfunktions-Abstimmschicht 70 von dem ersten Bereich 100 zu entfernen, wie in 6 dargestellt. Die zweite Teilschicht 68 in dem ersten Bereich 100 kann während dieser Ätzung als eine Ätzstoppschicht wirken. Danach wird die Maske 72 entfernt, etwa unter Anwendung einer geeigneten Plasmaätzbearbeitung, falls die Maske 72 ein Photoresist ist.
  • Weiterhin wird in 6 dann eine zweite Arbeitsfunktions-Abstimmschicht 74 konform auf der Deckschicht ausgebildet, z. B. auf der zweiten Teilschicht 68 im ersten Bereich 100, und konform auf der ersten Arbeitsfunktions-Abstimmschicht 70 im zweiten Bereich 200. Die zweite Arbeitsfunktions-Abstimmschicht 74 kann ein beliebiges geeignetes Material mit einer beliebigen geeigneten Dicke sein, um eine Arbeitsfunktion eines Bauelements auf einen gewünschten Betrag entsprechend der Anwendung des auszubildenden Bauelements abzustimmen, und sie kann unter Anwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Bei einigen Ausführungsformen umfasst die zweite Arbeitsfunktions-Abstimmschicht 74 Titanaluminium (TiAl) oder Ähnliches, welches mittels ALD, CVD oder Ähnlichem abgeschieden wird. Eine Dicke der zweiten Arbeitsfunktions-Abstimmschicht 74 kann in einem Bereich von etwa 20 Å bis etwa 80 Å liegen und zum Beispiel etwa 40 Å betragen.
  • Danach wird eine Sperrschicht 76 konform auf der zweiten Arbeitsfunktions-Abstimmschicht 74 im ersten Bereich 100 und zweiten Bereich 200 ausgebildet. Die Sperrschicht kann aus einem beliebigen geeigneten Material bestehen, um zu verhindern, dass ein anschließend abgeschiedenes metallhaltiges Material in eine darunter befindliche Schicht hineindiffundiert, und sie kann außerdem als eine weitere Arbeitsfunktions-Abstimmschicht fungieren. Die Sperrschicht 76 kann unter Anwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Bei einigen Ausführungsformen umfasst die Sperrschicht 76 Titannitrid (TiN) oder Ähnliches, welches mittels ALD, CVD oder Ähnlichem abgeschieden wird. Eine Dicke der Sperrschicht kann in einem Bereich von etwa 20 Å bis etwa 100 Å liegen und zum Beispiel etwa 60 Å betragen.
  • Anschließend wird eine Schicht eines ersten Metalls 78 konform auf der Sperrschicht 76 im ersten Bereich 100 und zweiten Bereich 200 ausgebildet. Die Schicht eines ersten Metalls 78 kann aus einem beliebigen geeigneten Metall bestehen und kann unter Anwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Bei einigen Ausführungsformen besteht die Schicht eines ersten Metalls 78 aus Cobalt (Co) oder Ähnlichem, welches mittels physikalischer Dampfabscheidung (Physical Vapor Deposition, PVD), ALD, CVD oder Ähnlichem abgeschieden wird. Eine Dicke der Schicht des ersten Metalls kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 20 Å betragen.
  • Danach wird eine Haftschicht 80 konform auf der Schicht des ersten Metalls 78 im ersten Bereich 100 und zweiten Bereich 200 ausgebildet. Beispiele von Haftschichten und Verfahren zum Ausbilden der Haftschichten werden nachfolgend erörtert.
  • Auf der Haftschicht 80 wird ein zweites Metall 82 im ersten Bereich 100 und zweiten Bereich 200 ausgebildet. Bei einigen Ausführungsformen ist das zweite Metall 82 ein Metall, das von dem ersten Metall 78 verschieden ist. Das zweite Metall 82 kann ein beliebiges geeignetes Metall sein und kann unter Anwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Bei einigen Ausführungsformen ist das zweite Metall 82 Aluminium oder Ähnliches, welches mittels PVD, CVD oder Ähnlichem abgeschieden wird. Die Abscheidung des zweiten Metalls 82 kann in situ nach der Abscheidung des ersten Metalls 78 durchgeführt werden. Das zweite Metall 82 füllt die nicht gefüllten Abschnitte der Öffnungen aus.
  • Es wird nochmals auf die Haftschicht 80 Bezug genommen; bei einigen Ausführungsformen ist die Haftschicht 80 eine Oxidschicht. Die Oxidschicht kann zum Beispiel aus einem Oxid des ersten Metalls 78 bestehen, kann eine erste Teilschicht aus einem Oxid der ersten Metalls 78 und eine zweite Teilschicht aus einem Oxid der zweiten Metalls 82 umfassen, oder kann aus einem Oxid einer Mischung des ersten Metalls 78 und des zweiten Metalls 82 bestehen. Zum Beispiel kann, wenn das erste Metall 78 Cobalt (Co) und das zweite Metall 82 Aluminium (Al) ist, die Oxidschicht aus CoOx bestehen, kann eine Teilschicht aus CoOx und eine Teilschicht aus AlOy umfassen, oder kann aus CoAlyOz bestehen. Die Oxidschicht kann unter Anwendung einer thermischen Oxidation, einer Behandlung mit sauerstoffhaltigem Plasma oder von Ähnlichem nach dem Abscheiden des ersten Metalls 78 und vor dem Abscheiden des zweiten Metalls 82 ausgebildet werden. Ein Beispiel einer Behandlung mit sauerstoffhaltigem Plasma wäre die Exposition gegenüber einem Sauerstoffplasma (O2) oder Ähnliches. Die Oxidschicht könnte auch ein natürliches Oxid sein, das gebildet wird, indem das erste Metall 78 einer natürlichen äußeren Umgebung ausgesetzt wird, wie etwa durch Unterbrechen eines Vakuums nach dem Abscheiden des ersten Metalls 78 und vor dem Abscheiden des zweiten Metalls 82, wie etwa durch Unterbrechen des Vakuums in situ nach der Abscheidung des ersten Metalls 78. Danach kann das zweite Metall 82 auf der Oxidschicht abgeschieden werden. In einigen Fällen reagiert das zweite Metall 82 möglicherweise nicht mit der Oxidschicht oder diffundiert nicht in diese hinein, so dass die Oxidschicht ein Oxid des ersten Metalls 78 ist. In anderen Fällen kann das zweite Metall 82 mit der Oxidschicht reagieren oder in sie hineindiffundieren, um jeweilige Teilschichten eines Oxids des ersten Metalls 78 und eines anderen Oxids des zweiten Metalls 82 zu bilden, oder um ein Oxid einer Mischung des ersten Metalls 78 und des zweiten Metalls 82 zu bilden. Eine Dicke der Oxidschicht kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 20 Å. betragen. Beispielsweise kann die Oxidschicht eine Dichte aufweisen, die gleich oder größer als 2,0 g/cm3 ist und zum Beispiel in einem Bereich von etwa 2,0 g/cm3 bis etwa 5,0 g/cm3 liegt.
  • Bei einigen anderen Ausführungsformen ist die Haftschicht 80 eine Metalllegierungsschicht. Die Metalllegierungsschicht kann aus einer Legierung des ersten Metalls 78 und des zweiten Metalls 82 bestehen. Zum Beispiel kann, wenn das erste Metall 78 Cobalt (Co) und das zweite Metall 82 Aluminium (Al) ist, die Metalllegierungsschicht eine Schicht von CoAl sein. Nachdem das erste Metall 78 und das zweite Metall 82 abgeschieden worden sind, kann ein Glühen durchgeführt werden, um zu bewirken, dass die Metalle 78 und 82 an einer Grenzfläche zwischen ihnen diffundieren und reagieren, um die Metalllegierungsschicht zu bilden. Das Glühen kann bei einer Temperatur in einem Bereich von etwa 200°C bis etwa 500°C, zum Beispiel bei etwa 400°C, für eine Dauer in einem Bereich von etwa 10 Sekunden bis etwa 600 Sekunden, zum Beispiel von etwa 150 Sekunden, durchgeführt werden. Eine Dicke der Metalllegierungsschicht kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 20 Å betragen.
  • In 7 kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Metalle 78 und 82 und der Schichten 64, 66, 68, 70, 74, 76 und 80 zu entfernen, wobei sich diese überschüssigen Abschnitte über der Oberseite des ILD0 60 befinden. Danach wird von der Oberseite des ILD0 60 aus eine kontrollierte Rückätzung selektiv zu den Metallen 78 und 82 und den Schichten 64, 66, 68, 70, 74, 76 und 80 durchgeführt, um diese Materialien zu vertiefen, woraus die in 7 dargestellten Gate-Strukturen resultieren. Die Rückätzung kann ein geeignetes anisotropes Ätzen umfassen, wie RIE, NBE oder Ähnliches.
  • Auf den Metallen 78 und 82 und den Schichten 64, 66, 68, 70, 74, 76 und 80 werden Pufferschichten 84 ausgebildet. Bei einigen Ausführungsformen sind die Pufferschichten 84 Oxidschichten. Die Oxidschicht kann unter Anwendung einer thermischen Oxidation, einer Behandlung mit sauerstoffhaltigem Plasma oder von Ähnlichem ausgebildet werden. Die Oxidschicht könnte auch ein natürliches Oxid sein, das gebildet wird, indem die Metalle 78 und 82 und die Schichten 64, 66, 68, 70, 74, 76 und 80 einer natürlichen äußeren Umgebung ausgesetzt werden, wie etwa durch Unterbrechen eines Vakuums nach dem Rückätzen. Eine Dicke der Pufferschicht 84 kann in einem Bereich von etwa 10 Å bis etwa 50 Å liegen und zum Beispiel etwa 20 Å betragen. Die Oxidschicht kann eine Zusammensetzung aufweisen, welche dem unter ihr befindlichen Material entspricht. Falls zum Beispiel das zweite Metall 82 Aluminium (Al) ist, kann die Oxidschicht aus Aluminiumoxid (AlOx) bestehen. Die Oxidschicht kann eine variierende Zusammensetzung in benachbarten Abschnitten aufweisen, welche das erste Metall 78 und die Schichten 64, 66, 68, 70, 74, 76 und 80 überlagern. Bei einigen Ausführungsformen können die Dicken dieses Metalls und dieser Schichten klein im Vergleich zu der Breite des zweiten Metalls 82 an der Oxidschicht sein, und folglich kann die Streuung der Zusammensetzung klein sein. Die Oxidschicht kann im Wesentlichen frei von Poren und/oder Hohlräumen sein und kann sehr dicht sein. Beispielsweise kann die Oxidschicht eine Dichte aufweisen, die gleich oder größer als 2,0 g/cm3 ist und zum Beispiel in einem Bereich von etwa 2,0 g/cm3 bis etwa 5,0 g/cm3 liegt.
  • Auf den Pufferschichten 84 werden dielektrische Kappen 86 ausgebildet. Um die dielektrischen Kappen 86 auszubilden, kann eine dielektrische Kappenschicht in den verbleibenden Abschnitten der Öffnungen über den Pufferschichten 84 und auf der Oberseite des ILD0 60 abgeschieden werden. Die dielektrische Kappenschicht kann Siliciumnitrid, Siliciumcarbonitrid oder Ähnliches umfassen, ausgebildet unter Verwendung von CVD, PECVD oder Ähnlichem. Die dielektrische Kappenschicht kann dann planarisiert werden, etwa durch CMP, um Oberseiten auszubilden, die mit der Oberseite des ILD0 60 koplanar sind, wodurch die dielektrischen Kappen gebildet werden.
  • In 8 wird ein oberes ILD (ILD1) 88 über der ILD0 60 und den dielektrischen Kappen 86 abgeschieden, und es werden Kontakte 90 durch die ILD1 88, ILD060 und ESL 58 hindurch zu den epitaktischen Source/Drain-Bereichen 56 ausgebildet. Das ILD1 88 wird aus einem dielektrischen Material wie etwa PSG, BSG, BPSG, USG oder Ähnlichem gebildet und kann mittels eines beliebigen geeigneten Verfahrens abgeschieden werden, wie etwa CVD und PECVD. Öffnungen für Kontakte 90 werden durch das ILD1 88, ILD0 60 und ESL 58 hindurch ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätzverfahren ausgebildet werden. In den Öffnungen werden eine Auskleidung, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder Ähnliches, und ein leitendes Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches beinhalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder Ähnliches sein. Es kann ein Planarisierungsprozess wie etwa ein CMP durchgeführt werden, um überschüssiges Material von einer Oberseite des ILD1 88 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitende Material bilden Kontakte 90 in den Öffnungen. Es kann ein Glühprozess durchgeführt werden, um jeweils ein Silicid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 56 und den Kontakten 90 auszubilden.
  • 8 zeigt ein erstes Bauelement in dem ersten Bereich 100, welches ein n-leitender FET sein kann. Das erste Bauelement kann eine abgestimmte Schwellenwertspannung aufweisen, aufgrund der Metalle 78 und 82 und der Schichten 64, 66, 68, 70, 74, 76 und 80, die in der Gate-Struktur enthalten sind. 8 zeigt außerdem ein zweites Bauelement in dem zweiten Bereich 200, welches ein p-leitender FET sein kann. Das zweite Bauelement kann eine abgestimmte Schwellenwertspannung aufweisen, aufgrund der Metalle 78 und 82 und der Schichten 64, 66, 68, 70, 74, 76 und 80, die in der Gate-Struktur enthalten sind.
  • Obwohl nicht eigens dargestellt, ist für einen Durchschnittsfachmann auf diesem Gebiet leicht ersichtlich, dass weitere Verarbeitungsschritte auf der Struktur in 8 ausgeführt werden können. Zum Beispiel können verschiedene Inter-Metall-Dielektrika (IMD) und ihre entsprechenden Metallisierungen über dem ILD1 88 ausgebildet werden.
  • 9 ist eine vergrößerte Ansicht der in dem zweiten Bereich 200 ausgebildeten Gate-Struktur, welche dargestellt ist, um die darin ausgebildeten Schichten zu verdeutlichen. Die Gate-Struktur in dem ersten Bereich 100 weist einen ähnlichen Querschnitt auf, mit der Ausnahme, dass die oben erläuterte erste Arbeitsfunktions-Abstimmschicht 70 nicht vorhanden ist.
  • Bei einigen Ausführungsformen können weitere Vorteile erzielt werden. Durch Ausbilden einer Haftschicht zwischen zwei Metallen in einer Gate-Struktur kann die Haftung zwischen den Metallen verbessert werden. Durch Ausbilden einer Pufferschicht, wie etwa einer Oxidschicht, auf der Gate-Struktur der beschriebenen Art kann die Haftung zwischen beispielsweise dem Metall und einer darauffolgenden dielektrischen Schicht, wie etwa einer dielektrischen Kappe, verbessert werden. Diese verbesserte Haftung kann die Diffusion des leitenden Materials und die Delaminierung verringern.
  • Eine Ausführungsform ist ein Verfahren. Das Verfahren beinhaltet das Ausbilden eines ersten Source/Drain-Bereichs und eines zweiten Source/Drain-Bereichs in einem Substrat und das Ausbilden einer Gate-Struktur zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich und über dem Substrat. Die Gate-Struktur weist eine Gate-Dielektrikumsschicht über dem Substrat, eine Arbeitsfunktions-Abstimmschicht über der Gate-Dielektrikumsschicht, ein erstes Metall über der Arbeitsfunktions-Abstimmschicht, eine Haftschicht über dem ersten Metall und ein zweites Metall über der Haftschicht auf. Das zweite Metall ist von dem ersten Metall verschieden.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Ausbilden eines ersten Source/Drain-Bereichs und eines zweiten Source/Drain-Bereichs in einem Substrat und das Ausbilden eines Zwischenschicht-Dielektrikums über dem Substrat. Eine Öffnung erstreckt sich durch das Zwischenschicht-Dielektrikum zu dem Substrat, und die Öffnung befindet sich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich. Das Verfahren umfasst ferner das Ausbilden einer Gate-Dielektrikumsschicht in der Öffnung und über dem Substrat; das Ausbilden einer Arbeitsfunktions-Abstimmschicht in der Öffnung und über der Gate-Dielektrikumsschicht; das Ausbilden eines ersten Metalls in der Öffnung und über der Arbeitsfunktions-Abstimmschicht; das Ausbilden eines zweiten Metalls in der Öffnung und über dem ersten Metall; und das Ausbilden einer Haftschicht zwischen dem ersten Metall und dem zweiten Metall. Das zweite Metall ist von dem ersten Metall verschieden.
  • Eine weitere Ausführungsform ist eine Struktur. Die Struktur umfasst einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich in einem Substrat, eine Gate-Struktur auf dem Substrat und zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, und ein Zwischenschicht-Dielektrikum über dem Substrat und um die Gate-Struktur herum. Die Gate-Struktur umfasst eine Gate-Dielektrikumsschicht über dem Substrat, eine Arbeitsfunktions-Abstimmschicht über der Gate-Dielektrikumsschicht, ein erstes Metall über der Arbeitsfunktions-Abstimmschicht, eine Haftschicht über dem ersten Metall und ein zweites Metall über der Haftschicht. Das zweite Metall ist von dem ersten Metall verschieden.
  • Im Obigen wurden Merkmale verschiedener Ausführungsformen dargelegt, um Fachleuten auf dem Gebiet ein besseres Verständnis der Aspekte der vorliegenden Offenbarung zu ermöglichen. Für Fachleute sollte klar sein, dass sie die vorliegende Offenbarung in einfacher Weise als Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen zum Bewirken der gleichen Zwecke und/oder Erzielen der gleichen Vorteile der hier vorgestellten Ausführungsformen verwenden können. Für Fachleute sollte außerdem klar sein, dass solche äquivalenten Konstruktionen nicht von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Modifikationen daran vornehmen können, ohne von der Grundidee und vom Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, welches umfasst: Ausbilden eines ersten Source/Drain-Bereichs und eines zweiten Source/Drain-Bereichs in einem Substrat; und Ausbilden einer Gate-Struktur zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich und über dem Substrat, wobei die Gate-Struktur umfasst: eine Gate-Dielektrikumsschicht über dem Substrat, eine Arbeitsfunktions-Abstimmschicht über der Gate-Dielektrikumsschicht, ein erstes Metall über der Arbeitsfunktions-Abstimmschicht, eine Haftschicht über dem ersten Metall und ein zweites Metall über der Haftschicht, wobei das zweite Metall von dem ersten Metall verschieden ist.
  2. Verfahren nach Anspruch 1, wobei die Haftschicht eine Legierung des ersten Metalls und des zweiten Metalls umfasst.
  3. Verfahren nach Anspruch 1, wobei die Haftschicht ein Oxid des ersten Metalls ist.
  4. Verfahren nach Anspruch 1, wobei die Haftschicht eine erste Teilschicht aus einem Oxid des ersten Metalls und eine zweite Teilschicht aus einem Oxid des zweiten Metalls umfasst.
  5. Verfahren nach Anspruch 1, wobei die Haftschicht ein Oxid einer Mischung des ersten Metalls und des zweiten Metalls ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Gate-Struktur umfasst: Abscheiden des ersten Metalls über der Arbeitsfunktions-Abstimmschicht; Abscheiden des zweiten Metalls über dem ersten Metall; und nach dem Abscheiden des ersten Metalls und des zweiten Metalls, Ausbilden der Haftschicht durch Glühen des ersten Metalls und des zweiten Metalls.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Gate-Struktur umfasst: Abscheiden, in einer Kammer, des ersten Metalls über der Arbeitsfunktions-Abstimmschicht; nach dem Abscheiden des ersten Metalls, Zulassen einer natürlichen Umgebung in der Kammer; und nach dem Zulassen der natürlichen Umgebung in der Kammer, Abscheiden, in der Kammer, des zweiten Metalls über dem ersten Metall, wobei die Haftschicht ein Oxid umfasst, das wenigstens teilweise durch das Zulassen der natürlichen Umgebung in der Kammer gebildet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Gate-Struktur umfasst: Abscheiden des ersten Metalls über der Arbeitsfunktions-Abstimmschicht; nach dem Abscheiden des ersten Metalls, Exponieren des ersten Metalls gegenüber einem sauerstoffhaltigen Plasma; und nach dem Exponieren des ersten Metalls gegenüber dem sauerstoffhaltigen Plasma, Abscheiden des zweiten Metalls über dem ersten Metall, wobei die Haftschicht ein Oxid umfasst, das wenigstens teilweise durch das Exponieren des ersten Metalls gegenüber dem sauerstoffhaltigen Plasma gebildet wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, welches ferner umfasst: Ausbilden einer Pufferschicht über der Gate-Struktur, wobei die Pufferschicht ein Oxid des zweiten Metalls umfasst; und Ausbilden einer dielektrischen Kappe über der Pufferschicht.
  10. Verfahren, welches umfasst: Ausbilden eines ersten Source/Drain-Bereichs und eines zweiten Source/Drain-Bereichs in einem Substrat; Ausbilden eines Zwischenschicht-Dielektrikums über dem Substrat, wobei sich eine Öffnung durch das Zwischenschicht-Dielektrikum zu dem Substrat erstreckt, wobei sich die Öffnung zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich befindet; Ausbilden einer Gate-Dielektrikumsschicht in der Öffnung und über dem Substrat; Ausbilden einer Arbeitsfunktions-Abstimmschicht in der Öffnung und über der Gate-Dielektrikumsschicht; Ausbilden eines ersten Metalls in der Öffnung und über der Arbeitsfunktions-Abstimmschicht; Ausbilden eines zweiten Metalls in der Öffnung und über dem ersten Metall, wobei das zweite Metall von dem ersten Metall verschieden ist; und Ausbilden einer Haftschicht zwischen dem ersten Metall und dem zweiten Metall.
  11. Verfahren nach Anspruch 10, wobei die Haftschicht ein Oxid des ersten Metalls ist.
  12. Verfahren nach Anspruch 10, wobei die Haftschicht ein Verbundstoff einer ersten Teilschicht aus einem Oxid des ersten Metalls und einer zweiten Teilschicht aus einem Oxid des zweiten Metalls ist.
  13. Verfahren nach Anspruch 10, wobei die Haftschicht eine Legierung des ersten Metalls und des zweiten Metalls ist.
  14. Verfahren nach Anspruch 10, wobei das Ausbilden der Haftschicht das Glühen des ersten Metalls und des zweiten Metalls umfasst, um eine Reaktion zu bewirken und eine Legierung des ersten Metalls und des zweiten Metalls zu bilden.
  15. Verfahren nach Anspruch 10, wobei das Ausbilden der Haftschicht das Exponieren des ersten Metalls gegenüber einer natürlichen Umgebung umfasst.
  16. Verfahren nach Anspruch 10, wobei das Ausbilden der Haftschicht das Exponieren des ersten Metalls gegenüber einem sauerstoffhaltigen Plasma umfasst.
  17. Struktur, welche umfasst: einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich in einem Substrat; eine Gate-Struktur auf dem Substrat und zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei die Gate-Struktur umfasst: eine Gate-Dielektrikumsschicht über dem Substrat, eine Arbeitsfunktions-Abstimmschicht über der Gate-Dielektrikumsschicht, ein erstes Metall über der Arbeitsfunktions-Abstimmschicht, eine Haftschicht über dem ersten Metall, und ein zweites Metall über der Haftschicht, wobei das zweite Metall von dem ersten Metall verschieden ist; und ein Zwischenschicht-Dielektrikum über dem Substrat und um die Gate-Struktur herum.
  18. Struktur nach Anspruch 17, wobei die Haftschicht ein Oxid des ersten Metalls umfasst.
  19. Struktur nach Anspruch 17, wobei die Haftschicht eine Legierung des ersten Metalls und des zweiten Metalls umfasst.
  20. Struktur nach einem der Ansprüche 17 bis 19, welche ferner umfasst: eine Pufferschicht über der Gate-Struktur, wobei die Pufferschicht ein Oxid des zweiten Metalls umfasst; und eine dielektrische Kappe über der Pufferschicht, wobei eine Oberseite der dielektrischen Kappe mit einer Oberseite des Zwischenschicht-Dielektrikums koplanar ist.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9559016B1 (en) * 2016-01-15 2017-01-31 International Business Machines Corporation Semiconductor device having a gate stack with tunable work function
US9893062B2 (en) * 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10050028B2 (en) * 2016-11-28 2018-08-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced leakage current
US10490649B2 (en) 2017-05-30 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with adhesion layer
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10283417B1 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10665685B2 (en) 2017-11-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
CN111699550B (zh) * 2018-03-19 2023-05-09 东京毅力科创株式会社 三维器件及其形成方法
US11342231B2 (en) 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device with low threshold voltage
US10978567B2 (en) * 2019-09-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment for ferroelectric transistors
US11217679B2 (en) * 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11430698B2 (en) * 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11251092B2 (en) * 2020-06-29 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of a semiconductor device and method of forming same
US11527621B2 (en) * 2020-08-05 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate electrode deposition and structure formed thereby
US11640983B2 (en) 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11715762B2 (en) * 2021-01-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050051854A1 (en) * 2003-09-09 2005-03-10 International Business Machines Corporation Structure and method for metal replacement gate of high performance
US20110227161A1 (en) * 2010-03-16 2011-09-22 Taiwan Semiconductor Menufacturing Company, Ltd. Method of fabricating hybrid impact-ionization semiconductor device
US20110230042A1 (en) * 2010-03-16 2011-09-22 Taiwan Semiconductor Menufacturing Company, Ltd. Method for improving thermal stability of metal gate

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996116A (en) * 1989-12-21 1991-02-26 General Electric Company Enhanced direct bond structure
KR20020068569A (ko) 2001-02-21 2002-08-28 동부전자 주식회사 반도체 장치의 다층 배선 제조 방법
KR100422565B1 (ko) 2001-06-12 2004-03-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6693004B1 (en) * 2002-02-27 2004-02-17 Advanced Micro Devices, Inc. Interfacial barrier layer in semiconductor devices with high-K gate dielectric material
KR20070019458A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8058119B2 (en) * 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US8294202B2 (en) 2009-07-08 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
KR101656443B1 (ko) 2009-11-20 2016-09-22 삼성전자주식회사 금속 게이트 스택 구조물을 갖는 씨모스 소자
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8564072B2 (en) * 2010-04-02 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a blocking structure and method of manufacturing the same
US8629014B2 (en) * 2010-09-20 2014-01-14 International Business Machines Corporation Replacement metal gate structures for effective work function control
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
US20130175619A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Silicon-on-insulator transistor with self-aligned borderless source/drain contacts
US8586436B2 (en) 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8536040B1 (en) * 2012-04-03 2013-09-17 Globalfoundries Inc. Techniques for using material substitution processes to form replacement metal gate electrodes of semiconductor devices with self-aligned contacts
KR101909205B1 (ko) 2012-04-20 2018-10-17 삼성전자 주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20140015062A1 (en) 2012-07-16 2014-01-16 Hong Yang Method for Forming Gate Structure, Method for Forming Semiconductor Device, and Semiconductor Device
EP2750167A1 (de) 2012-12-31 2014-07-02 Imec Verfahren zum Feineinstellen der wirksamen Arbeitsfunktion einer Gatestruktur in einer Halbleitervorrichtung
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050051854A1 (en) * 2003-09-09 2005-03-10 International Business Machines Corporation Structure and method for metal replacement gate of high performance
US20110227161A1 (en) * 2010-03-16 2011-09-22 Taiwan Semiconductor Menufacturing Company, Ltd. Method of fabricating hybrid impact-ionization semiconductor device
US20110230042A1 (en) * 2010-03-16 2011-09-22 Taiwan Semiconductor Menufacturing Company, Ltd. Method for improving thermal stability of metal gate

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Publication number Publication date
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