DE102019117191B4 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102019117191B4
DE102019117191B4 DE102019117191.1A DE102019117191A DE102019117191B4 DE 102019117191 B4 DE102019117191 B4 DE 102019117191B4 DE 102019117191 A DE102019117191 A DE 102019117191A DE 102019117191 B4 DE102019117191 B4 DE 102019117191B4
Authority
DE
Germany
Prior art keywords
layer
epitaxial
concentration
type dopant
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019117191.1A
Other languages
English (en)
Other versions
DE102019117191A1 (de
Inventor
Chih-Yu MA
Shahaji More
Yi-Min Huang
Shih-Chieh Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019117191A1 publication Critical patent/DE102019117191A1/de
Application granted granted Critical
Publication of DE102019117191B4 publication Critical patent/DE102019117191B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren, das Folgendes umfasst:Abscheiden eines Dummy-Gates (72) über und entlang von Seitenwänden einer sich von einem Substrat (50) nach oben erstreckenden Finne (58);Ausbilden eines Gate-Abstandhalters (80) entlang einer Seitenwand des Dummy-Gates (72);Ausbilden einer Aussparung (81) in der Finne (58) angrenzend an den Gate-Abstandhalter (80); undAusbilden eines Source/Drain-Bereichs (82) in der Aussparung (81), wobei das Ausbilden des Source/Drain-Bereichs (82) Folgendes umfasst:Ausbilden einer ersten Schicht (82A) in der Aussparung (81), wobei die erste Schicht (82A) Silizium umfasst, das mit einer ersten Konzentration von Germanium und einer ersten Konzentration eines ersten n-Typ-Dotiermittels dotiert ist; undEpitaxiales Wachsen einer zweiten Schicht (82B) auf der ersten Schicht (82A), wobei die zweite Schicht (82B) Silizium umfasst, das mit einer Konzentration eines zweiten n-Typ-Dotiermittels dotiert ist, wobei das zweite n-Typ-Dotiermittel sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei die zweite Schicht (82B) eine zweite Konzentration von Germanium aufweist, die geringer ist als die erste Konzentration von Germanium, wobei die zweite Schicht (82B) eine zweite Konzentration des ersten n-Typ-Dotiermittels aufweist, die kleiner ist als die erste Konzentration des ersten n-Typ-Dotiermittels, und wobei die erste Schicht (82A) die zweite Schicht (82B) von der Finne (58) trennt.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z.B. PCs, Handys, Digitalkameras und andere elektronische Geräte. Halbleiterbauelemente werden typischerweise hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten auf einem Halbleitersubstrat nacheinander abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Halbleiterbauelemente und Herstellungsverfahren sind beispielsweise aus der US 2016 / 0 093 740 A1 , der US 2017 / 0 104 065 A1 , der US 2011 / 0 241 084 A1 und der US 9 343 300 B1 bekannt
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierung der minimalen Merkmalsgröße, wodurch mehr Komponenten in einen bestimmten Bereich integriert werden können. Da jedoch die Mindestfunktionsgrößen reduziert werden, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung lassen sich am besten aus der folgenden detaillierten Beschreibung entnehmen, wenn sie mit den dazugehörigen Zahlen gelesen werden. Es wird darauf hingewiesen, dass gemäß der in der Branche üblichen Praxis verschiedene Merkmale nicht skaliert werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur besseren Übersichtlichkeit der Diskussion beliebig vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Beispiel für einen FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6, 7, 8A, 8B, 9A und 9B sind Querschnittsansichten der Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 10 ist eine Querschnittsansicht zum Ausbilden einer Aussparung im Source/Drain-Bereich einer Finne in einem Zwischenschritt bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • Die 11 und 12 sind Querschnittsansichten der Bildung epitaktischer Source-/Drain-Bereiche in Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 13 ist eine Veranschaulichung eines Dotierstoffprofils einer epitaktischen Source/Drain-Region eines FinFET gemäß einigen Ausführungsformen.
    • Die 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A und 20B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung enthält viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Im Folgenden werden konkrete Beispiele für Komponenten und Vereinbarungen beschrieben, um die vorliegende Offenlegung zu vereinfachen. So kann beispielsweise die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen können. Darüber hinaus kann die vorliegende Offenbarung in den verschiedenen Beispielen Referenznummern und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert an sich nicht eine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Darüber hinaus können hierin räumlich verwandte Begriffe wie „unten“, „unten“, „unten“, „unten“, „oben“, „oben“, „oben“ und dergleichen zur besseren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder einer anderen Funktion oder einem anderen Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Orientierung auch unterschiedliche Ausrichtungen des verwendeten oder betriebenen Gerätes umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen werden hierin in einem bestimmten Kontext diskutiert, nämlich die Bildung epitaktischer Source/Drain-Bereiche in einem FinFET-Transistor vom n-Typ. Es können jedoch verschiedene Ausführungsformen auf andere Halbleiterbauelemente/Prozesse, wie beispielsweise Planartransistoren, angewendet werden. In einigen Ausführungsformen umfassen die hierin beschriebenen epitaktischen Source/Drain-Bereiche eine untere Schicht aus mit Arsen (As) dotiertem Silizium-Germanium (SiGe). In einigen Fällen ermöglicht das Vorhandensein von Ge eine erhöhte Konzentration an aktivierten As Dotierstoffen. Zusätzlich kann das Vorhandensein von As in der unteren Schicht andere Dotierstoffe daran hindern, in andere Bereiche des FinFET zu diffundieren.
  • 1 veranschaulicht ein Beispiel für einen FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET umfasst eine Finne 58 auf einem Substrat 50 (z.B. einem Halbleitersubstrat). Isolationsbereiche 56 sind im Substrat 50 angeordnet, und die Finne 58 ragt über und von den benachbarten Isolationsbereichen 56 heraus. Obwohl die Isolationsbereiche 56 als vom Substrat 50 getrennt beschrieben/abgebildet sind, kann, wie hierin verwendet, der Begriff „Substrat“ nur für das Halbleitersubstrat oder ein Halbleitersubstrat einschließlich der Isolationsbereiche verwendet werden. Eine dielektrische Gate-Schicht 92 befindet sich entlang der Seitenwände und über einer Oberseite der Finne 58, und eine Gate-Elektrode 94 ist über der dielektrischen Gate-Schicht 92. Die Source/Drain-Bereiche 82 sind auf gegenüberliegenden Seiten der Finne 58 in Bezug auf die dielektrische Gateschicht 92 und die Gate-Elektrode 94 angeordnet. 1 veranschaulicht weiter die Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A liegt entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, beispielsweise senkrecht zur Stromflussrichtung zwischen den Source/Drain-Bereichen 82 des FinFET. Der Querschnitt B-B steht senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse der Finne 58 und in einer Richtung, die beispielsweise einen Stromfluss zwischen den Source/Drain-Bereichen 82 des FinFET ermöglicht. Der Querschnitt C-C ist parallel zum Querschnitt A-A und erstreckt sich durch einen Source/Drain-Bereich des FinFET. Die nachfolgenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige der hierin diskutierten Ausführungsformen werden im Zusammenhang mit FinFETs diskutiert, die mit einem Gate-Last-Prozess gebildet wurden. In anderen Ausführungsformen kann ein Gate-First-Verfahren verwendet werden. Auch einige Ausführungsformen betrachten Aspekte, die in planaren Vorrichtungen verwendet werden, wie beispielsweise planare FETs.
  • Die 2 bis 12 und 14A-20B sind Querschnittsansichten der Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 12 zeigen den in 1 dargestellten Referenzquerschnitt A-A, mit Ausnahme von mehreren Finnen/FinFETs. In den 8A bis 9B und 15A bis 20B sind die Figuren, die mit einer „A“-Bezeichnung enden, entlang des in 1 dargestellten Referenzquerschnitts A-A und die Figuren, die mit einer „B“-Bezeichnung enden, entlang eines ähnlichen Querschnitts B-B dargestellt, der in 1 dargestellt ist, mit Ausnahme von mehreren Finnen/FinFETs. Die 14A und 14B sind entlang des in 1 dargestellten Referenzquerschnitts C-C dargestellt, mit Ausnahme von mehreren Finnen/FinFETs.
  • In 2 ist ein Substrat 50 vorgesehen. Das Substrat 50 kann ein Halbleitersubstrat, wie beispielsweise ein Bulk-Hlbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen sein, das dotiert (z.B. mit einem p-Typ oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat, aufgebracht. Andere Substrate, wie z.B. ein mehrschichtiges oder gradientes Substrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen derselben umfassen.
  • Verschiedene Bereiche des Substrats 50 können zur Bildung von n-artigen Bauelementen, wie z.B. NMOS-Transistoren (z.B. n-artige FinFETs) oder zur Bildung von p-artigen Bauelementen, wie z.B. PMOS-Transistoren (z.B. p-artige FinFETs), verwendet werden. Bereiche des Substrats 50, in denen n- oder p-artige Vorrichtungen ausgebildet werden, werden im Folgenden jeweils als „NMOS-Bereiche“ oder „PMOS-Bereiche“ bezeichnet. Die 2-20B veranschaulichen einen NMOS-Bereich des Substrats 50, obwohl, wie unten beschrieben, die 2-10 auch auf PMOS-Bereiche des Substrats 50 anwendbar sein können. Verschiedene Bereiche (z.B. NMOS-Bereiche und/oder PMOS-Bereiche) des Substrats 50 können physikalisch getrennt werden, und es können beliebig viele Vorrichtungsmerkmale (z.B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) zwischen verschiedenen Bereichen angeordnet werden.
  • In 3 sind im Substrat 50 Finnen 58 gebildet. Die Finnen 58 können z.B. Halbleiterstreifen sein. In einigen Ausführungsformen können die Finnen 58 im Substrat 50 durch das Ätzen von Gräben im Substrat 50 ausgebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie beispielsweise ein reaktiver Ionenätzer (RIE), Neutralstrahlätzer (NBE), dergleichen oder eine Kombination derselben. Die Ätzung kann anisotrop sein.
  • Die Finnen können mit jedem geeigneten Verfahren gemustert werden. So können beispielsweise die Finnen mit einem oder mehreren photolithografischen Verfahren, einschließlich Doppel-Strukturieren oder Mehrfach-Strukturieren, strukturiert werden. Im Allgemeinen kombinieren Doppelmuster- oder Mehrmusterprozesse Photolithographie und selbstausrichtende Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise kleinere Teilungen aufweisen als das, was sonst mit einem einzigen, direkten Photolithographieprozess möglich ist. So wird beispielsweise in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und mit einem photolithografischen Verfahren strukturiert. Abstandhalter werden entlang der gemusterten Opferschicht nach einem selbstausrichtenden Verfahren gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandhalter können dann zur Musterung der Finnen verwendet werden.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 58 gebildet. Das Isolationsmaterial 54 kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, sein und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachbehandlung zur Umwandlung in ein anderes Material, wie beispielsweise ein Oxid), die gleiche oder eine Kombination davon ausgebildet werden. Andere Isoliermaterialien, die nach einem akzeptablen Verfahren hergestellt werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Glühvorgang kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform ist das Isoliermaterial 54 so ausgebildet, dass überschüssiges Isoliermaterial 54 die Finnen 58 bedeckt.
  • In 5 wird ein Planarisierungsprozess auf das Isoliermaterial 54 angewendet. In einigen Ausführungsformen umfasst der Planarisierungsprozess eine chemisch-mechanische Politur (CMP), einen Ätz- und Rückseitenprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess stellt die Finnen 58 frei. Die Oberflächen der Finnen 58 und des Isoliermaterials 54 sind nach Abschluss des Planarisierungsprozesses auf einer Ebene.
  • In 6 ist das Isoliermaterial 54 vertieft, um die Bereiche 56 der Flachgrabenisolierung (STI) zu bilden. Das Isoliermaterial 54 ist so vertieft, dass die Finnen 58 im Bereich 50B und im Bereich 50C aus den benachbarten STI-Bereichen 56 ragen. Weiterhin können die oberen Oberflächen der STI-Bereiche 56 eine ebene Oberfläche wie abgebildet, eine konvexe Oberfläche, eine konkave Oberfläche (z.B. Geschirrspüler) oder eine Kombination derselben aufweisen. Die Deckflächen der STI-Bereiche 56 können durch eine geeignete Ätzung flach, konvex und/oder konkav geformt werden. Die STI-Bereiche 56 können mit einem akzeptablen Ätzverfahren, wie beispielsweise einem Verfahren, das für das Material des Isoliermaterials 54 selektiv ist, vertieft werden.
  • Der in den 2 bis 6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 58 ausgebildet werden können. In einigen Ausführungsformen kann eine dielektrische Schicht über einer Oberseite des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben gewachsen sein; und die dielektrische Schicht kann so vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht herausragen, um Finnen zu bilden. In einigen Ausführungsformen können heteroepitaktische Strukturen für die Finnen 58 verwendet werden. So können beispielsweise die Finnen 58 in 5 vertieft werden, und ein anderes Material als die Finnen 58 kann an ihrer Stelle epitaktisch gewachsen sein. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können epitaktisch in den Gräben unter Verwendung eines vom Substrat 50 verschiedenen Materials gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 58 zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorherige und nachfolgende Implantationen verhindern kann, obwohl In-situ- und Implantatdotierung zusammen verwendet werden können. Darüber hinaus kann es vorteilhaft sein, ein Material in einem NMOS-Bereich, der sich von dem Material in einem PMOS-Bereich unterscheidet, epitaktisch zu wachsen. In verschiedenen Ausführungsformen können die Finnen 58 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet sein. Zu den verfügbaren Materialien für die Bildung von III-V-Verbindungshalbleitern gehören beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Weiterhin können in 6 geeignete Vertiefungen (nicht dargestellt) in den Finnen 58, den Finnen 58 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen können P-Wells in NMOS-Bereichen und N-Wells in einem oder mehreren verschiedenen PMOS-Bereichen ausgebildet werden. In den Ausführungsformen mit verschiedenen Welltypen können die verschiedenen Implantatschritte für verschiedene Regionen mit einem Photoresist oder anderen Masken erreicht werden (nicht dargestellt). So kann beispielsweise ein Photoresist über den Finnen 58 und den STI-Bereichen 56 ausgebildet werden. Der Photoresist wird dann strukturiert, um einen anderen Bereich des Substrats 50 freizulegen, wie beispielsweise einen oder mehrere PMOS-Bereiche. Der Photoresist kann mit Hilfe einer Spin-on-Technik gebildet und mit geeigneten photolithographischen Techniken strukturiert werden. Sobald der Photoresist gemustert ist, wird ein n-Verunreinigungsimplantat in den PMOS-Bereichen durchgeführt, und der Photoresist kann als Maske fungieren, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in andere Bereiche implantiert werden, wie beispielsweise in den in 6 gezeigten NMOS-Bereich oder andere NMOS-Bereiche. Die Verunreinigungen vom n-Typ können Phosphor, Arsen oder dergleichen sein, die in den Bereich bis zu einer Konzentration von gleich oder weniger als 1018 cm-3 implantiert sind, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantat wird der Photoresist entfernt, z.B. durch einen akzeptablen Veraschungsprozess.
  • Nach der Implantation der PMOS-Region bildet sich ein Photoresist über den Finnen 58 und den STI-Regionen 56. Der Photoresist ist so strukturiert, dass er NMOS-Bereiche des Substrats 50 freilegt, wie beispielsweise den in 6 dargestellten NMOS-Bereich oder einen anderen NMOS-Bereich. Der Photoresist kann mit Hilfe einer Spin-On-Technik gebildet und mit geeigneten photolithographischen Techniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann ein p-artiges Verunreinigungsimplantat in den NMOS-Bereichen durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-artige Verunreinigungen in die PMOS-Bereiche implantiert werden. Die p-artigen Verunreinigungen können Bor, BF2 oder dergleichen sein, die in den Bereich bis zu einer Konzentration von gleich oder weniger als 1018 cm-3 implantiert sind, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantat kann der Photoresist entfernt werden, z.B. durch ein akzeptables Veraschungsverfahren.
  • Nach den Implantaten kann eine Glühung durchgeführt werden, um die implantierten p- und/oder n-artigen Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gewachsenen Materialien von epitaktischen Finnen während des Wachstums in situ dotiert sein, was die Implantationen verhindern kann, obwohl In-situ- und Implantatdotierung zusammen verwendet werden können.
  • In 7 wird eine dielektrische Blindschicht 60 auf den Finnen 58 gebildet. Die dielektrische Blindschicht 60 kann beispielsweise ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), eine Kombination davon oder dergleichen sein und kann nach akzeptablen Techniken abgeschieden oder thermisch gewachsen sein. Über der dielektrischen Blindschicht 60 und den STI-Bereichen 56 wird eine Dummy-Gate-Schicht 62 und über der Dummy-Gate-Schicht 62 eine Maskenschicht 64 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumsschicht 60 abgeschieden und dann planarisiert werden, beispielsweise durch einen CMP. Die Maskenschicht 64 kann über der Dummy-Gate-Lage 62 abgeschieden werden. Die Dummy-Gate-Lage 62 kann ein leitfähiges Material sein und aus einer Gruppe ausgewählt werden, die Polykristallin-Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium herzustellen. Die Dummy-Gate-Schicht 62 kann durch physikalische Dampfabscheidung (PVD), CVD, Sputterabscheidung oder andere in der Technik bekannte und verwendete Techniken zum Abscheiden von leitfähigen Materialien abgeschieden werden. Die Dummy-Gate-Lage 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität aus dem Ätzen von Isolationsbereichen aufweisen. Die Maskenschicht 64 kann beispielsweise ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), SiON, andere Materialien, dergleichen oder mehrere Schichten davon umfassen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 sowohl über NMOS-Bereiche als auch über PMOS-Bereiche gebildet. In einigen Ausführungsformen können separate Dummy-Gate-Schichten in NMOS-Bereichen und PMOS-Bereichen und separate Masken-Schichten in NMOS-Bereichen und PMOS-Bereichen ausgebildet werden.
  • Die 8A bis 16B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsvorrichtungen. In den 8A und 8B kann die Maskenschicht 64 mit akzeptablen Photolithographie- und Ätztechniken strukturiert werden, um die Masken 74 zu bilden. Das Muster der Masken 74 kann dann durch eine akzeptable Ätztechnik auf die Dummy-Gate-Lage 62 und die Dummy-Dielektrikum-Lage 60 übertragen werden, um Dummy-Gates 72 zu bilden. Die Dummy-Gates 72 decken die jeweiligen Kanalbereiche der Finnen 58 ab. Das Muster der Masken 74 kann verwendet werden, um jedes der Dummy-Gate 72 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen epitaktischen Finnen 58 verläuft.
  • Weiterhin können in den 8A und 8B Abstandshalter 80 für die Gate-Dichtung auf freiliegenden Oberflächen der Dummy-Gate 72, der Masken 74 und/oder der Finnen 58 ausgebildet werden. Eine thermische Oxidation oder eine Abscheidung mit anschließender anisotroper Ätzung kann die Abstandshalter 80 bilden.
  • Nach der Bildung der Gate-Dichtung Abstandhalter 80 können Implantate für leicht dotierte Source/Drain (LDD)-Bereiche (nicht ausdrücklich dargestellt) durchgeführt werden. In den Ausführungsformen mit verschiedenen Gerätetypen, ähnlich wie bei den vorstehend in 6 beschriebenen Implantaten, kann über einem ersten Bereich eine Maske, wie beispielsweise ein Photoresist, ausgebildet werden, während ein zweiter Bereich freigelegt wird, und es können geeignete Verunreinigungen vom Typ (z.B. n-Typ oder p-Typ) in die freigelegten Finnen 58 im zweiten Bereich implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann unter Freilegung des ersten Bereichs eine Maske, wie beispielsweise ein Photoresist, über dem zweiten Bereich ausgebildet werden, und den freiliegenden Finnen 58 im ersten Bereich können geeignete Verunreinigungen implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die beliebigen der zuvor genannten n-Verunreinigungen sein, und die p-Verunreinigungen können die beliebigen der zuvor genannten p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Glühen kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • In den 9A und 9B sind an den Abstandshaltern 80 entlang der Seitenwände der Blindgänger 72 und der Masken 74 Gate-Distanzstücke 86 ausgebildet. Die Gate-Distanzstücke 86 können durch konforme Abscheidung eines Materials und anschließendes anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gate-Distanzstücke 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
  • In den 10-12 werden in den Finnen 58 gemäß einigen Ausführungsformen epitaktische Source-/Drain-Bereiche 82 gebildet. Die 10-12 sind entlang des Referenzquerschnitts B-B veranschaulicht und zeigen die Bildung eines epitaktischen Source/Drain-Bereichs 82 in einer Finne 58 zwischen benachbarten Dummy-Gates 72. Die epitaktischen Source/Drain-Bereiche 82 sind in den Finnen 58 so ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Bereiche 82 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche 82 durch die LDD-Bereiche erstrecken. In einigen Ausführungsformen werden die Abstandshalter 80 und 86 verwendet, um die epitaktischen Source/Drain-Bereiche 82 von den Dummy-Gates 72 zu trennen.
  • Während der Bildung der epitaktischen Source/Drain-Bereiche 82 können PMOS-Bereiche durch eine Maske maskiert werden (nicht dargestellt). Unter Bezugnahme auf 10 wird ein Musterungsprozess an den Finnen 58 durchgeführt, um Aussparungen 81 in den Source/Drain-Bereichen der Finnen 58 zu bilden. Der Musterungsprozess kann so durchgeführt werden, dass die Aussparungen 81 zwischen benachbarten Dummy-Gate-Stapeln 72 (in Innenbereichen der Finnen 58) oder zwischen einem Isolationsbereich 56 und benachbarten Dummy-Gate-Stapeln 72 (in Endbereichen der Finnen 58) ausgebildet werden. In einigen Ausführungsformen kann der Strukturierungsprozess ein geeignetes anisotropes Trockenätzverfahren umfassen, während die Dummy-Gate-Stapel 72, die Gate-Abstandshalter 86 und/oder die Isolationsbereiche 56 als kombinierte Maske verwendet werden. In einigen Ausführungsformen können die Aussparungen 81 mit einer vertikalen Tiefe zwischen etwa 40 nm und etwa 80 nm von der Oberseite der Finnen 58 ausgebildet werden. Das geeignete anisotrope Trockenätzverfahren kann eine reaktive Ionenätzung (RIE), Neutronenstrahlätzung (NBE), dergleichen oder eine Kombination derselben umfassen. In einigen Ausführungsformen, in denen die RIE im ersten Strukturierungsprozess verwendet wird, können Prozessparameter wie beispielsweise ein Prozessgasgemisch, eine Spannungsvorspannung und eine HF-Leistung so gewählt werden, dass das Ätzen überwiegend unter Verwendung von physikalischem Ätzen, wie beispielsweise Ionenbeschuss, und nicht unter Verwendung von chemischem Ätzen, wie beispielsweise Radikalätzen durch chemische Reaktionen, erfolgt. In einigen Ausführungsformen kann eine Spannungsvorspannung erhöht werden, um die Energie der im Ionenbeschussprozess verwendeten Ionen zu erhöhen und damit die Rate des physikalischen Ätzens zu erhöhen. Da das physikalische Ätzen in anisotroper Natur und das chemische Ätzen isotroper Natur ist, weist ein solcher Ätzprozess eine Ätzrate in vertikaler Richtung auf, die größer ist als eine Ätzrate in Querrichtung. In einigen Ausführungsformen kann der anisotrope Ätzprozess mit einem Prozessgasgemisch einschließlich CH3F, CH4, HBr, O2, Ar, Ar, dergleichen oder einer Kombination derselben durchgeführt werden. In einigen Ausführungsformen bildet der Musterungsprozess Aussparungen 81 mit U-förmigen Bodenflächen. Die Aussparungen 81 können auch als U-förmige Aussparungen 81 bezeichnet werden, von denen eine exemplarische Aussparung 81 in 10 dargestellt ist.
  • Die 11-12 veranschaulichen die Bildung eines epitaktischen Source-/Drainbereichs 82 innerhalb einer Aussparung 81 gemäß einigen Ausführungsformen. Die epitaktischen Source/Drain-Bereiche 82 können jedes akzeptable Material umfassen, wie es für FinFETs vom n-Typ geeignet ist. In einigen Ausführungsformen werden die epitaktischen Source-/Drain-Bereiche 82 aus mehreren epitaktischen Schichten gebildet. In einigen Ausführungsformen können die verschiedenen epitaktischen Schichten eines epitaktischen Source-/Drainbereichs 82 unterschiedliche Zusammensetzungen von Halbleitermaterialien, verschiedene Dotierstoffe oder Kombinationen von Dotierstoffen oder unterschiedliche Konzentrationen von einem oder mehreren Dotierstoffen aufweisen. Die Übergänge zwischen verschiedenen epitaktischen Schichten der epitaktischen Source-/Drain-Bereiche 82 können abrupt oder allmählich sein. In der in 12 dargestellten Ausführungsform ist der epitaktische Source-/Drainbereich 82 dargestellt, der mehrere epitaktische Schichten 82A-E umfasst, die hierin gemeinsam als epitaktischer Source-/Drainbereich 82 bezeichnet werden können. Die epitaktischen Source/Drain-Bereiche 82 können Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 58 angehoben sind, und können Facetten aufweisen. In einigen Ausführungsformen kann ein Glühvorgang durchgeführt werden, nachdem die epitaktischen Source/Drain-Bereiche 82 gebildet wurden. In einigen Ausführungsformen kann ein Glühvorgang während der Bildung der epitaktischen Source-/Drain-Bereiche 82 durchgeführt werden, beispielsweise nach dem Wachseneiner epitaktischen Schicht eines epitaktischen Source-/Drainbereichs 82.
  • In 11 wird eine erste epitaktische Schicht 82A in der Aussparung 81 aufgewachsen. In einigen Ausführungsformen ist die erste epitaktische Schicht 82A Silizium (Si) und kann andere Halbleitermaterialien wie Germanium (Ge), Dotierstoffe wie Gallium (Ga), Kohlenstoff (C), Arsen (As) oder Phosphor (P) oder andere Materialien umfassen. So kann beispielsweise die erste epitaktische Schicht 82A eine Zusammensetzung aus Si1-xGex umfassen, wobei x den Atomanteil von Ge bezeichnet, und die in der ersten epitaktischen Schicht 82A einheitlich sein kann oder auch nicht. Der Atomanteil x kann in einigen Ausführungsformen zwischen etwa 0,001 und etwa 0,05, wie beispielsweise etwa 0,005, liegen. In einigen Fällen kann die Integration von Ge in die erste epitaktische Schicht 82A die Feststofflöslichkeit von Dotierstoffen (z.B. P, As, etc.) in der ersten epitaktischen Schicht 82A erhöhen, wodurch eine höhere Konzentration an aktivierten Dotierstoffen ermöglicht wird (siehe unten). In einigen Ausführungsformen sind die Konzentrationsprofile von As, P oder anderen Dotierstoffen in der ersten epitaktischen Schicht 82A nicht einheitlich. So können beispielsweise Abschnitte der ersten epitaktischen Schicht 82A, die weiter von den Seitenwänden der Aussparung 81 entfernt sind (d.h. nahe der Oberseite „TS“), eine höhere Konzentration von P aufweisen als Abschnitte der ersten epitaktischen Schicht 82A, die näher an den Seitenwänden der Aussparung 81 liegen (d.h. nahe der Unterseite „BS“). Als weiteres Beispiel kann das Konzentrationsprofil von As innerhalb der ersten epitaktischen Schicht 82A und sowohl von der Oberseite („TS“) als auch von der Unterseite („BS“) entfernt am größten sein. Dies sind Beispiele, und andere Konzentrationsprofile von Dotierstoffen sind in anderen Ausführungsformen möglich.
  • Die erste epitaktische Schicht 82A kann als Schicht aufgewachsen sein, die die Oberflächen der Aussparung 81 bedeckt (z.B. konform) und kann eine Dicke auf den Oberflächen der Aussparung 81 zwischen etwa 0,5 nm und etwa 15 nm aufweisen. In einigen Ausführungsformen kann die erste epitaktische Schicht 82A als mehrere epitaktische Unterschichten aufgewachsen werden. So kann beispielsweise die erste epitaktische Schicht 82A sequentiell als erste Unterschicht, zweite Unterschicht und dritte Unterschicht aufgewachsen werden. Die erste Unterschicht kann SiGe dotiert sein mit As, das zwischen etwa 0,5 nm und etwa 10 nm dick ist. Die erste Unterschicht kann mit einer atomaren Konzentration von Ge zwischen etwa 0,1% und etwa 5% und einer Konzentration von As zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 aufgewachsen sein. In einigen Fällen wird die erste Unterschicht ohne explizite Einbeziehung von P gezüchtet, wobei P anschließend in die erste Unterschicht diffundieren kann, wie nachfolgend beschrieben. Die zweite Unterschicht kann SiGe sein, das mit As und P dotiert ist, das zwischen etwa 1 nm und etwa 10 nm dick ist. Die zweite Unterschicht kann mit einer atomaren Konzentration von Ge zwischen etwa 0,1% und etwa 5%, mit einer Konzentration von As zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 und mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 aufgewachsen sein. Die dritte Unterschicht kann Si dotiert mit P sein, das zwischen etwa 1 nm und etwa 10 nm dick ist. Die dritte Unterschicht kann mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 2E21 cm-3 gezüchtet werden. Dies sind Beispiele, und die erste epitaktische Schicht 82A kann mehr Unterschichten, weniger Unterschichten oder Unterschichten mit unterschiedlichen Zusammensetzungen, Dicken oder Eigenschaften in anderen Ausführungsformen aufweisen. In einigen Fällen können Dotierstoffe anderer Unterschichten oder epitaktischer Schichten so diffundieren, dass eine Unterschicht eine Konzentration ungleich Null von einem oder mehreren Dotierstoffen enthalten kann, die während des Wachstums dieser Unterschicht nicht explizit eingebaut wurden.
  • In einigen Ausführungsformen wird die erste epitaktische Schicht 82A gebildet, wobei die Dotierstoffe (z.B. Ge, As, P, etc.) während des Wachstums in-situ eingebracht werden. In einigen Ausführungsformen können die Konzentrationsprofile der Dotierstoffe durch Steuern der während des Wachstums der ersten epitaktischen Schicht 82A eingebrachten Dotierstoffmengen gesteuert werden. So kann beispielsweise die erste epitaktische Schicht 82A als SiGe mit der größten Konzentration von Ge ausgebildet werden, die ungefähr mit der größten Konzentration von As übereinstimmt. In einigen Ausführungsformen wird die erste epitaktische Schicht 82A als undotiertes Si innerhalb der Aussparung 81 gezüchtet, und dann werden Arten wie Ge, Ga, As und/oder P in die erste epitaktische Schicht 82A implantiert. In einigen Ausführungsformen wird kein Si angebaut, und die Spezies werden in die freiliegenden Oberflächen der Aussparung 81 implantiert. Nach der Implantation kann ein Glühvorgang durchgeführt werden, um die implantierte Spezies zu aktivieren.
  • Das Einbringen von Ge in das Material der ersten epitaktischen Schicht 82A kann Vorteile bringen. So kann beispielsweise die Anwesenheit von Ge in Si die Menge der Dotierstoffe wie As oder P erhöhen, die während eines Glühvorgangs aktiviert werden. Atome von Ge sind größer als Atome von Si, und daher können die freien Stellen in SiGe größer sein als die freien Stellen in Si. Die Verfügbarkeit größerer Stellenangebote kann es ermöglichen, dass Dotierstoffe wie As oder P leichter in einen freien Standort migrieren und während eines Glühvorgangs zu einem aktiven Dotierstoff werden. So kann das Vorhandensein von Ge die Feststofflöslichkeit von Dotierstoffen wie As oder P verbessern. Auf diese Weise kann die aktive Dotierstoffkonzentration einer epitaktischen Schicht (wie der ersten epitaktischen Schicht 82A) erhöht werden. In einigen Ausführungsformen kann Ga anstelle von oder zusätzlich zu Ge verwendet werden, um die Feststofflöslichkeit von Dotierstoffen zu verbessern.
  • Zusätzlich kann das Vorhandensein von As innerhalb der ersten epitaktischen Schicht 82A einige P-Atome daran hindern, in die erste epitaktische Schicht 82A zu diffundieren. Durch Dotierung der ersten Epitaxialschicht mit As kann die Menge der P-Atome, die durch die erste Epitaxialschicht 82A diffundieren können, reduziert werden. Die diffundierenden P-Atome können beispielsweise aus P-dotierten epitaktischen Schichten bestehen, die über der ersten epitaktischen Schicht 82A gebildet sind, wie beispielsweise eine oder mehrere der nachfolgend beschriebenen epitaktischen Schichten 82B-E. In einigen Fällen können P-Atome, die in die Finnen 58 diffundiert sind, die Leistung der Vorrichtung verschlechtern, z.B. durch Verschlechterung des Kurzstreckeneffekts. Auf diese Weise kann die Verwendung von As in der ersten epitaktischen Schicht 82A die Leistung der Vorrichtung verbessern, indem die Diffusion von Dotierstoffen (z.B. P-Atomen) in die Finnen 58 reduziert wird. Wie beschrieben, kann die Verwendung von Ge mit As die Konzentration von As erhöhen, und somit kann die Anwesenheit von Ge mit As die diffusionsblockierenden Eigenschaften der ersten epitaktischen Schicht 82A verbessern.
  • In 12 werden zusätzliche epitaktische Schichten 82B-E des epitaktischen Source-/Drainbereichs 82 gemäß einer Ausführungsform gebildet. Die epitaktischen Schichten 82B-E können mit einem einzigen epitaktischen Prozess oder mit separaten epitaktischen Prozessen ausgebildet werden. Die dargestellten epitaktischen Schichten 82B-E sind exemplarische Beispiele, und in anderen Ausführungsformen kann der epitaktische Source-/Drainbereich 82 mehr epitaktische Schichten, weniger epitaktische Schichten oder epitaktische Schichten mit unterschiedlichen Zusammensetzungen, Dicken oder anderen Eigenschaften aufweisen als in 12 beschrieben. Die epitaktischen Schichten 82B-E können andere Formen aufweisen als die in 12 dargestellten. Diese und andere Abweichungen fallen in den Anwendungsbereich dieser Offenbarung.
  • In einigen Ausführungsformen kann eine zweite epitaktische Schicht 82B über der ersten epitaktischen Schicht 82A ausgebildet werden. Die zweite epitaktische Schicht 82B kann beispielsweise eine mit P dotierte Schicht aus Si sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. In einigen Ausführungsformen kann die zweite epitaktische Schicht 82B mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 3E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die zweite epitaktische Schicht 82B eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen.
  • In einigen Ausführungsformen kann eine dritte epitaktische Schicht 82C über der zweiten epitaktischen Schicht 82B ausgebildet werden. Die dritte epitaktische Schicht 82C kann beispielsweise eine mit P dotierte Schicht aus SiGe sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. Die dritte epitaktische Schicht 82C kann mit einer Atomkonzentration von Ge zwischen etwa 0,1% und etwa 5% gewachsen sein. In einigen Ausführungsformen kann die dritte epitaktische Schicht 82C mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 5E21 cm-3 gewachsen sein. In einigen Fällen kann die Integration von Ge in die dritte epitaktische Schicht 82C die Feststofflöslichkeit von Dotierstoffen (z.B. P, As, etc.) in der dritten epitaktischen Schicht 82C erhöhen und somit eine höhere Konzentration an aktivierten Dotierstoffen ermöglichen (siehe unten). In einigen Fällen kann die Integration von Ge in die dritte epitaktische Schicht 82C eine verbesserte Kontrolle der Spannung ermöglichen, die auf die Finnen 58 durch den epitaktischen Source-/Drainbereich 82 ausgeübt wird. In einigen Ausführungsformen kann die dritte epitaktische Schicht 82C eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen. In einigen Ausführungsformen kann die dritte epitaktische Schicht 82C eine andere Form aufweisen, beispielsweise mit Oberflächen, die sich zu einem Punkt am unteren Ende der dritten epitaktischen Schicht 82C verjüngen.
  • In einigen Ausführungsformen kann eine vierte epitaktische Schicht 82D über der dritten epitaktischen Schicht 82C ausgebildet werden. Die vierte epitaktische Schicht 82D kann beispielsweise eine mit P dotierte Schicht aus Si sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. In einigen Ausführungsformen kann die vierte epitaktische Schicht 82D mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 5E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die vierte epitaktische Schicht 82D eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen.
  • In einigen Ausführungsformen kann eine fünfte epitaktische Schicht 82E über der vierten epitaktischen Schicht 82B ausgebildet werden. Die fünfte epitaktische Schicht 82E kann beispielsweise eine mit P dotierte Schicht aus SiGe sein, die eine vertikale Dicke zwischen etwa 1 nm und etwa 5 nm aufweist. Die fünfte epitaktische Schicht 82E kann mit einer Atomkonzentration von Ge zwischen etwa 0,1% und etwa 5% gewachsen sein. In einigen Ausführungsformen kann die fünfte epitaktische Schicht 82E mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 2E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die fünfte epitaktische Schicht 82E C als Dotierstoff mit oder ohne P umfassen. In einigen Ausführungsformen kann die fünfte epitaktische Schicht 82E als Si (ohne Ge) gewachsen sein. In einigen Fällen kann die Einbeziehung von Ge in die fünfte epitaktische Schicht 82E die Kontaktierungen 112 zum epitaktischen Source/Drain-Bereich 82A verbessern, wie nachstehend in den 20A-B erläutert. In einigen Ausführungsformen kann die fünfte epitaktische Schicht 82E eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen.
  • 13 ist eine Veranschaulichung exemplarischer Dotierstoffkonzentrationsprofile eines epitaktischen Source-/Drainbereichs, die dem zuvor beschriebenen epitaktischen Source-/Drainbereich 82 ähnlich sein können. 13 zeigt die Konzentration der Dotierstoffe (logarithmische Skala, beliebige Einheiten) in einem siliziumepitaktischen Source/Drain-Bereich auf der Y-Achse und die Tiefe (beliebige Einheiten) in den epitaktischen Source/Drain-Bereich auf der X-Achse. Die Kurve 130 zeigt ein Konzentrationsprofil von Ge, die Kurve 132 zeigt ein Konzentrationsprofil von As und die Kurve 134 zeigt ein Konzentrationsprofil von P. Die Tiefe in den epitaktischen Source/Drain-Bereich wird in vertikaler Richtung von der Oberseite des epitaktischen Source/Drain-Bereichs zur Unterseite des epitaktischen Source/Drain-Bereichs gemessen. So kann beispielsweise die Tiefe gemessen werden, wie in 12 durch „D“ für den epitaktischen Source-/Drainbereich 82 angegeben. Die epitaktischen Schichten 82A-E sind auch in 13 dargestellt, obwohl die Angaben der epitaktischen Schichten 82A-E ungefähr sind und als Beispiel dienen sollen. In anderen Ausführungsformen können sich epitaktische Schichten wie die epitaktischen Schichten 82A-E in unterschiedlichen Tiefen befinden oder unterschiedliche relative Größen aufweisen. In einigen Ausführungsformen können andere Dotierstoffe als die in 13 dargestellten oder andere Dotierstoffe als die in 13 dargestellten vorhanden sein, und Dotierstoffe können unterschiedliche Konzentrationen oder unterschiedliche Konzentrationsprofile aufweisen.
  • Wie in 13 dargestellt, umfasst die erste epitaktische Schicht 82A Ge, As und P Dotierstoffe. Die Dotierstoffe Ge und As haben jeweils eine maximale lokale Konzentration im Inneren der ersten epitaktischen Schicht 82A. Die Konzentration von P innerhalb der ersten epitaktischen Schicht 82A nimmt mit zunehmender Tiefe ab. Die zweite epitaktische Schicht 82B umfasst P, mit relativ wenig Ge oder As. Die zweite epitaktische Schicht 82B weist eine relativ gleichmäßige Konzentration von P auf, aber in einigen Fällen kann die Konzentration von P mit zunehmender Tiefe abnehmen. Die dritte epitaktische Schicht 82C umfasst Ge und P. Die Konzentration von Ge hat eine maximale lokale Konzentration im Inneren der dritten epitaktischen Schicht 82C. In einigen Fällen kann die maximale Konzentration von Ge innerhalb der dritten epitaktischen Schicht 82C größer sein als die maximale Konzentration von Ge innerhalb der ersten epitaktischen Schicht 82A. Die Konzentration von P innerhalb der dritten epitaktischen Schicht 82C kann größer sein als die Konzentration von P innerhalb der zweiten epitaktischen Schicht 82B. In einigen Fällen kann die größte Konzentration von P innerhalb des epitaktischen Source-/Drainbereichs 82 innerhalb des dritten epitaktischen Bereichs 82C liegen. Die vierte epitaktische Schicht 82D umfasst P, mit relativ wenig Ge. Die Konzentration von P innerhalb der vierten epitaktischen Schicht 82D kann größer sein als die Konzentration von P innerhalb der zweiten epitaktischen Schicht 82B und kann kleiner sein als die Konzentration von P innerhalb der dritten epitaktischen Schicht 82C. In einigen Fällen kann die Konzentration von P innerhalb der vierten epitaktischen Schicht 82E mit zunehmender Tiefe zunehmen. Die fünfte epitaktische Schicht 82E umfasst Ge und P. Die Konzentration von P in der fünften epitaktischen Schicht 82E kann geringer sein als die einer oder mehrerer der anderen epitaktischen Schichten 82A-D. Die Konzentration von Ge in der fünften epitaktischen Schicht 82E kann geringer sein als die der epitaktischen Schichten 82A oder 82D.
  • Infolge der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Bereiche 82 verwendet werden, können die oberen Oberflächen der epitaktischen Source/Drain-Bereiche 82 Facetten aufweisen, die sich seitlich nach außen über die Seitenwände der Finnen 58 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source-/Drain-Bereiche 82 eines FinFETs verschmelzen, wie in 14A dargestellt. In anderen Ausführungsformen bleiben benachbarte Source-/Drain-Bereiche 82 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 14B dargestellt.
  • Nach dem Ausbilden der epitaktischen Source/Drain-Bereiche 82 können epitaktische Source/Drain-Bereiche in einem PMOS-Bereich des Substrats 50 ausgebildet werden (nicht dargestellt). Die epitaktischen Source/Drain-Bereiche können durch Maskieren des NMOS-Bereichs ausgebildet werden und die Finnen 58 im PMOS-Bereich werden zu Aussparungen in den Finnen 58 geätzt. Anschließend werden die epitaktischen Source/Drain-Bereiche im PMOS-Bereich epitaktisch in den Vertiefungen eingewachsen. Die epitaktischen Source/Drain-Bereiche im PMOS-Bereich können jedes akzeptable Material umfassen, wie es für FinFETs vom p-Typ geeignet ist. Wenn beispielsweise die Finne 58 aus Silizium besteht, können die epitaktischen Source/Drain-Bereiche im PMOS-Bereich SiGe, SiGeB, Ge, Ge, GeSn oder dergleichen umfassen. Die epitaktischen Source/Drain-Bereiche im PMOS-Bereich können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 58 angehoben sind, Facetten aufweisen oder zusammengeführt werden. In einigen Ausführungsformen werden epitaktische Source/Drain-Bereiche im PMOS-Bereich gebildet, bevor die epitaktischen Source/Drain-Bereiche 82 im NMOS-Bereich ausgebildet werden.
  • In den 15A-B ist eine ILD 88 über der in den 12 und 14A-B dargestellten Struktur aufgebracht. Die ILD 88 kann aus einem dielektrischen Material oder einem Halbleitermaterial gebildet und mit jedem geeigneten Verfahren, wie beispielsweise CVD, plasmaunterstützter CVD (PECVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), bordotiertes Phospho-Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen sein. Halbleitermaterialien können amorphes Si, SiGe, Ge oder dergleichen umfassen. Andere Isolations- oder Halbleitermaterialien, die durch ein akzeptables Verfahren ausgebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 87 zwischen der ILD 88 und den epitaktischen Source/Drain-Bereichen 82, der Hartmaske 74 und den Gate-Distanzstücken 86 angeordnet. Das CESL 87 kann ein dielektrisches Material umfassen, wie beispielsweise SiN, SiO, SiON, SiO, SiON, dergleichen oder eine Kombination.
  • In den 16A und 16B kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die Oberseite der ILD 88 mit den Oberseite der Dummy-Gate 72 auszurichten. Der Planarisierungsprozess kann auch die Masken 74 an den Dummy-Gates 72 und Teile der Abstandshalter 80 und 86 entlang der Seitenwände der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gate 72, der Gate-Dichtung 80, der Gate-Distanzstücke 86 und der ILD 88 eben. Dementsprechend werden die oberen Oberflächen der Dummy-Gates 72 durch die ILD 88 freigelegt.
  • In den 17A und 17B werden Die Dummy-Gates 72 und Teile der dielektrischen Blindschicht 60, die direkt unter den freiliegenden Dummy-Gaten 72 liegt, in einem oder mehreren Ätzschritten entfernt, so dass Aussparungen 90 ausgebildet werden. In einigen Ausführungsformen werden Die Dummy-Gates 72 durch ein anisotropes Trockenätzverfahren entfernt. So kann beispielsweise der Ätzprozess einen Trockenätzprozess mit Reaktionsgas(en) umfassen, das Die Dummy-Gates 72 selektiv ätzt, ohne die ILD 88 oder die Gate-Distanzstücke 86 zu ätzen. Jede Aussparung 90 stellt einen Kanalbereich einer jeweiligen Finne 58 dar. Jeder Kanalbereich ist zwischen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche 82 angeordnet. Während der Entfernung kann die dielektrische Blindschicht 60 als Ätzstoppschicht verwendet werden, wenn Die Dummy-Gates 72 geätzt werden. Die dielektrische Blindschicht 60 kann dann nach dem Entfernen der Dummy-Gate 72 entfernt werden.
  • In den 18A und 18B sind dielektrischen Gateschichten 92 und Gate-Elektroden 94 für Ersatzgatter gebildet. Dielektrische Gate-Lagen 92 werden konform in den Aussparungen 90 abgeschieden, wie z.B. auf den Deckflächen und Seitenwänden der Finnen 58 und auf den Seitenwänden der Gate-Dichtungsabstandhalter 80/Gate-Distanzstücke 86. Die dielektrischen Gateschichten 92 können auch auf der Oberseite der ILD 88 ausgebildet werden. Gemäß einigen Ausführungsformen umfassen die dielektrischen Gate-Schichten 92 SiO, SiN, SiN, dergleichen oder MultiSchichten davon. In einigen Ausführungsformen sind die dielektrischen Gate-Schichten 92 ein dielektrisches Material mit hohem K-Wert, und in diesen Ausführungsformen können die dielektrischen Gate-Schichten 92 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb, dergleichen oder Kombinationen derselben umfassen. Die Herstellungsverfahren der dielektrischen Gateschichten 92 können Molecular-Beam Deposition (MBD), ALD, PECVD oder dergleichen umfassen.
  • Die Gate-Elektroden 94 sind jeweils über den dielektrischen Gateschichten 92 abgeschieden und füllen die restlichen Abschnitte der Aussparungen 90. Die Gate-Elektroden 94 können ein metallhaltiges Material wie TiN, TaN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder mehrere Schichten davon umfassen. Obwohl beispielsweise eine einzelne Gate-Elektrode 94 dargestellt ist, können in den Aussparungen 90 beliebig viele Abstimmschichten für die Arbeitsfunktion abgeschieden werden. Nach dem Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gate-Schichten 92 und das Material der Gate-Elektroden 94 zu entfernen, wobei die überschüssigen Abschnitte über der Oberseite der ILD 88 liegen. Die restlichen Materialabschnitte der Gate-Elektroden 94 und der dielektrischen Gate-Schichten 92 bilden somit Ersatzgatter der resultierenden FinFETs. Die Gate-Elektroden 94 und die dielektrischen Gate-Schichten 92 können gemeinsam als „Gate“ oder „Gate-Stapel“ bezeichnet werden. Das Tor und die Gate-Stapel können sich entlang der Seitenwände eines Kanalbereichs der Finnen 58 erstrecken.
  • Die Bildung der dielektrischen Gate-Lagen 92 in NMOS-Bereichen und PMOS-Bereichen kann gleichzeitig erfolgen, so dass die dielektrischen Gate-Lagen 92 in jedem Bereich aus den gleichen Materialien ausgebildet werden, und die Bildung der Gate-Elektroden 94 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 94 in jedem Bereich aus den gleichen Materialien ausgebildet werden. In einigen Ausführungsformen können die dielektrischen Gate-Schichten 92 in jedem Bereich durch verschiedene Prozesse ausgebildet werden, so dass die dielektrischen Gate-Schichten 92 verschiedene Materialien sein können, und die Gate-Elektroden 94 in jedem Bereich können durch verschiedene Prozesse ausgebildet werden, so dass die Gate-Elektroden 94 verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um bei Verwendung verschiedener Prozesse geeignete Bereiche zu maskieren und freizulegen.
  • In den 19A-B ist eine ILD 108 über der ILD 88 hinterlegt. In einer Ausführungsform ist die ILD 108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die ILD 108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mit jedem geeigneten Verfahren, wie CVD, PECVD oder dergleichen, abgeschieden werden.
  • In den 20A-B werden durch die ILD 108 und die ILD 88 ein Gate-Kontaktierung 110 und Source/Drain-Kontaktierungierungen 112 gebildet. Öffnungen für die Source/Drain-Kontaktierungierungen 112 werden durch die ILD 108 und die ILD 88 gebildet, und Öffnungen für die Gate-Kontaktierungen 110 werden durch die ILD 108 gebildet. Die Öffnungen können mit geeigneten Photolithographie- und Ätzverfahren hergestellt werden. In den Öffnungen werden eine Auskleidung, wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantal, Tantalnitrid, dergleichen oder eine Kombination umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel, dergleichen oder eine Kombination sein. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der ILD 108 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontaktierungierungen 112 und die Gate-Kontaktierungen 110 in den Öffnungen. Ein Glühvorgang kann durchgeführt werden, um ein Silicid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 82 und den Source/Drain-Kontaktierungierungenn 112 zu bilden. Die Kontaktierung 110 ist physikalisch und elektrisch mit der Gate-Elektrode 94 verbunden, und die Kontaktierungen 112 sind physikalisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 82 verbunden. Die 20A-B veranschaulichen die Kontaktierungen 110 und 112 im gleichen Querschnitt; in anderen Ausführungsformen können die Kontaktierungen 110 und 112 jedoch in unterschiedlichen Querschnitten angeordnet sein. Darüber hinaus sind die in den 20A-B dargestellten Positionen der Kontakte 110 und 112 lediglich veranschaulichend und nicht dazu bestimmt, in irgendeiner Weise einzuschränken. So kann beispielsweise die Kontaktierung 110 wie abgebildet vertikal zur Finne 58 ausgerichtet sein oder an einer anderen Stelle an der Gate-Elektrode 94 angeordnet sein. Darüber hinaus können die Kontaktierungen 112 vor, gleichzeitig mit oder nach dem Ausbilden der Kontakte 110 ausgebildet werden.
  • Gemäß einer Ausführungsform umfasst ein Verfahren das Abscheiden eines Dummy-Gates über und entlang der Seitenwände einer sich von einem Substrat nach oben erstreckenden Finne, das Ausbilden eines Gate-Abstandshalters entlang einer Seitenwand des Dummy-Gates, das Ausbilden einer Aussparung in der Finne benachbart zum Gate-Abstandshalter und das Ausbilden eines Source/Drain-Bereichs in der Aussparung. Das Ausbilden des Source/Drain-Bereichs umfasst das Ausbilden einer ersten Schicht in der Vertiefung, wobei die erste Schicht Silizium umfasst, das mit einer ersten Konzentration von Germanium und einer ersten Konzentration eines ersten n-Typ-Dotiermittels dotiert ist, und das epitaktische Wachsen einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht Silizium umfasst, das mit einer Konzentration eines zweiten n-Typ-Dotiermittels dotiert ist, wobei sich das zweite n-Typ-Dotiermittel vom Typ n von dem ersten n-Typ-Dotiermittel unterscheidet, wobei die zweite Schicht eine zweite Germaniumkonzentration aufweist, die geringer ist als die erste Germaniumkonzentration, wobei die zweite Schicht eine zweite Konzentration des ersten n-Typ-Dotiermittels vom Typ n aufweist, die geringer ist als die erste Konzentration des ersten n-Typ-Dotiermittels, und wobei die erste Schicht die zweite Schicht von der Finne trennt. In einer Ausführungsform umfasst die erste Schicht weiterhin Gallium. In einer Ausführungsform ist das erste n-Typ-Dotiermittel Arsen. In einer Ausführungsform ist das zweite n-Typ-Dotiermittel Phosphor. In einer Ausführungsform umfasst die erste Schicht das zweite n-Typ-Dotiermittel, und eine erste Konzentration des zweiten n-Typ-Dotiermittels an einer oberen Oberfläche der ersten Schicht ist größer als eine zweite Konzentration des zweiten n-Typ-Dotiermittels an einer unteren Oberfläche der ersten Schicht. In einer Ausführungsform umfasst das Verfahren ferner das epitaktische Wachsen einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht eine andere Materialzusammensetzung aufweist als die erste Schicht, die dritte Schicht Silizium umfasst, das mit dem zweiten n-Typ-Dotiermittel dotiert ist. In einer Ausführungsform umfasst die dritte Schicht weiterhin Germanium. In einer Ausführungsform ist eine Konzentration des zweiten n-Typ-Dotiermittels in der dritten Schicht größer als die Konzentration des zweiten n-Typ-Dotiermittels in der zweiten Schicht. In einer Ausführungsform umfasst das Ausbilden der ersten Schicht in der Aussparung das Implantieren des ersten n-Typ-Dotiermittels in die Seitenwände der Aussparung.
  • Gemäß einer Ausführungsform umfasst ein Verfahren das Ausbilden eines Dummy-Gates über und entlang der Seitenwände einer sich von einem Substrat nach oben erstreckenden Finne, das Ausbilden eines Gate-Abstandshalters entlang einer Seitenwand des Dummy-Gates, das anisotrope Ätzen einer Aussparung in der Finne benachbart zum Gate-Abstandshalter und das epitaktische Wachsen eines Source/Drain-Bereichs in der Aussparung. Epitaktisches Wachsen des Source/Drain-Bereichs umfasst das Wachsen einer dotierten Siliziumschicht, die die Aussparung abdeckt, wobei die erste dotierte Siliziumschicht ein Germanium-Dotiermittel und ein erstes n-Typ-Dotiermittel umfasst, und das Wachsen einer zweiten dotierten Siliziumschicht auf der ersten dotierten Siliziumschicht, wobei die zweite dotierte Siliziumschicht ein zweites n-Typ-Dotiermittel umfasst, das sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei ein Teil der zweiten dotierten Siliziumschicht frei von dem ersten n-Typ-Dotiermittel ist, und das Ersetzen des Dummy-Gates durch einen funktionellen Gate-Stapel, der über und entlang den Seitenwänden der Finne angeordnet ist. Das epitaktische Wachsen des Source/Drain-Bereichs umfasst ferner das Wachsen einer dritten dotierten Siliziumschicht auf der zweiten dotierten Siliziumschicht, wobei die dritte dotierte Siliziumschicht das zweite n-Typ-Dotiermittel umfasst. Die dritte dotierte Siliziumschicht umfasst weiterhin einen Germaniumdotierstoff. In einer Ausführungsform umfasst die erste dotierte Siliziumschicht zwischen 0,5% und 2% Germanium. In einer Ausführungsform ist das erste n-Typ-Dotiermittel Arsen und das zweite n-Typ-Dotiermittel Phosphor. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Bereichs ferner das Wachsen einer vierten dotierten Siliziumschicht, wobei die vierte dotierte Siliziumschicht eine erste Konzentration des zweiten n-Typ-Dotiermittels umfasst, die größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels in der zweiten dotierten Siliziumschicht. In einigen Ausführungsformen umfasst das epitaktische Wachsen des Source/Drain-Bereichs ferner das Ausbilden einer fünften dotierten Siliziumschicht über der vierten dotierten Siliziumschicht. In einigen Ausführungsformen weist die dritte dotierte Siliziumschicht eine Konzentration von Germanium auf, die größer ist als die Konzentration von Germanium der ersten dotierten Siliziumschicht.
  • Gemäß einer Ausführungsform umfasst eine Vorrichtung eine Finne, die sich von einem Substrat erstreckt, einen Gate-Stapel über und entlang der Seitenwände der Finne, einen Gate-Abstandhalter entlang einer Seitenwand des Gate-Stapels und einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gate-Abstandhalter. Der epitaktische Source/Drain-Bereich umfasst eine erste epitaktische Schicht auf der Finne, die erste epitaktische Schicht umfasst Silizium, Germanium und Arsen, und eine zweite epitaktische Schicht auf der ersten epitaktischen Schicht, die zweite epitaktische Schicht umfasst Silizium und Phosphor, die erste epitaktische Schicht trennt die zweite epitaktische Schicht von der Finne. Der epitaktische Source/Drain-Bereich umfasst weiterhin eine dritte epitaktische Schicht auf der zweiten epitaktischen Schicht, wobei die dritte epitaktische Schicht Silizium, Germanium und Phosphor umfasst. In einer Ausführungsform umfasst der epitaktische Source/Drain-Bereich ferner eine vierte epitaktische Schicht auf der dritten epitaktischen Schicht und ferner eine fünfte epitaktische Schicht auf der vierten epitaktischen Schicht, wobei die vierte epitaktische Schicht Silizium und Phosphor umfasst und wobei die fünfte epitaktische Schicht Silizium und Germanium umfasst. In einer Ausführungsform weisen die dritte epitaktische Schicht, die vierte epitaktische Schicht und die fünfte epitaktische Schicht eine Arsenkonzentration auf, die geringer ist als die der ersten epitaktischen Schicht. In einer Ausführungsform weist die erste epitaktische Schicht eine atomare Konzentration von Germanium in einem Bereich von 0,5% bis 2% auf. In einigen Ausführungsformen weist die dritte epitaktische Schicht eine atomare Konzentration von Germanium in einem Bereich von 0,1% bis 5% auf.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Abscheiden eines Dummy-Gates (72) über und entlang von Seitenwänden einer sich von einem Substrat (50) nach oben erstreckenden Finne (58); Ausbilden eines Gate-Abstandhalters (80) entlang einer Seitenwand des Dummy-Gates (72); Ausbilden einer Aussparung (81) in der Finne (58) angrenzend an den Gate-Abstandhalter (80); und Ausbilden eines Source/Drain-Bereichs (82) in der Aussparung (81), wobei das Ausbilden des Source/Drain-Bereichs (82) Folgendes umfasst: Ausbilden einer ersten Schicht (82A) in der Aussparung (81), wobei die erste Schicht (82A) Silizium umfasst, das mit einer ersten Konzentration von Germanium und einer ersten Konzentration eines ersten n-Typ-Dotiermittels dotiert ist; und Epitaxiales Wachsen einer zweiten Schicht (82B) auf der ersten Schicht (82A), wobei die zweite Schicht (82B) Silizium umfasst, das mit einer Konzentration eines zweiten n-Typ-Dotiermittels dotiert ist, wobei das zweite n-Typ-Dotiermittel sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei die zweite Schicht (82B) eine zweite Konzentration von Germanium aufweist, die geringer ist als die erste Konzentration von Germanium, wobei die zweite Schicht (82B) eine zweite Konzentration des ersten n-Typ-Dotiermittels aufweist, die kleiner ist als die erste Konzentration des ersten n-Typ-Dotiermittels, und wobei die erste Schicht (82A) die zweite Schicht (82B) von der Finne (58) trennt.
  2. Verfahren nach Anspruch 1, wobei die erste Schicht (82A) weiterhin Gallium umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das erste n-Typ-Dotiermittel Arsen ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite n-Typ-Dotiermittel Phosphor ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Schicht (82A) das zweite n-Typ-Dotiermittel umfasst, und wobei eine erste Konzentration des zweiten n-Typ-Dotiermittels an einer oberen Oberfläche (TS) der ersten Schicht (82A) größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels an einer unteren Oberfläche (BS) der ersten Schicht (82A).
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das epitaktische Wachsen einer dritten Schicht (82C) auf der zweiten Schicht (82B), wobei die dritte Schicht (82C) eine andere Materialzusammensetzung als die erste Schicht (82A) aufweist, die dritte Schicht (82C) Silizium umfasst, das mit dem zweiten n-Typ-Dotiermittel dotiert ist.
  7. Verfahren nach Anspruch 6, wobei die dritte Schicht (82C) ferner Germanium umfasst.
  8. Verfahren nach Anspruch 6 oder 7, wobei eine Konzentration des zweiten n-Typ-Dotiermittels in der dritten Schicht (82C) größer ist als die Konzentration des zweiten n-Typ-Dotiermittels in der zweiten Schicht (82B).
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der ersten Schicht (82A) in der Aussparung (81) das Implantieren des ersten n-Typ-Dotiermittels in die Seitenwände der Aussparung (81) umfasst.
  10. Verfahren, das Folgendes umfasst: Ausbilden eines Dummy-Gates (72) über und entlang von Seitenwänden einer Finne (58), die sich von einem Substrat (50) nach oben erstreckt; Ausbilden eines Gate-Abstandhalters (80) entlang einer Seitenwand des Dummy-Gates (72); anisotropes Ätzen einer Aussparung (81) in der Finne (58) angrenzend an den Gate-Abstandhalter (80); epitaktisches Wachsen eines Source/Drain-Bereichs (82) in der Aussparung (81), umfassend: Wachsen einer ersten dotierten Siliziumschicht (82A), die die Aussparung (81) abdeckt, wobei die erste dotierte Siliziumschicht (82A) ein Germanium-Dotiermittel und ein erstes n-Typ-Dotiermittel umfasst; und Wachsen einer zweiten dotierten Siliziumschicht (82B) auf der ersten dotierten Siliziumschicht (82A), wobei die zweite dotierte Siliziumschicht (82B) ein zweites n-Typ-Dotiermittel umfasst, das sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei ein Teil der zweiten dotierten Siliziumschicht (82B) frei von dem ersten n-Typ-Dotiermittel ist; und Ersetzen des Dummy-Gates (72) durch einen funktionsfähigen Gate-Stapel (92, 94), der über und entlang von Seitenwänden der Finne (58) angeordnet ist, wobei das epitaktische Wachsen des Source/Drain-Bereichs (82) ferner das Wachsen einer dritten dotierten Siliziumschicht (82C) auf der zweiten dotierten Siliziumschicht (82B) umfasst, wobei die dritte dotierte Siliziumschicht (82C) das zweite n-Typ-Dotiermittel umfasst, wobei die dritte dotierte Siliziumschicht (82C) weiterhin einen Germaniumdotierstoff umfasst.
  11. Verfahren nach Anspruch 10, wobei die erste dotierte Siliziumschicht (82A) zwischen 0,5% und 2% Germanium umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei das erste n-Typ-Dotiermittel Arsen und das zweite n-Typ-Dotiermittel Phosphor ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das epitaktische Wachsen des Source/Drain-Bereichs (82) ferner das Wachsen einer vierten dotierten Siliziumschicht (82D) umfasst, wobei die vierte dotierte Siliziumschicht (82D) eine erste Konzentration des zweiten n-Typ-Dotiermittels umfasst, die größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels in der zweiten dotierten Siliziumschicht (82B).
  14. Verfahren nach Anspruch 13, wobei das epitaktische Wachsen des Source/Drain-Bereichs (82) ferner das Ausbilden einer fünften dotierten Siliziumschicht (82E) über der vierten dotierten Siliziumschicht (82D) umfasst.
  15. Vrefahren nach Anspruch einem der Ansprüche 10 bis 14, wobei die dritte dotierte Siliziumschicht (82C) eine Konzentration von Germanium aufweist, die größer ist als die Konzentration von Germanium der ersten dotierten Siliziumschicht (82A).
  16. Eine Vorrichtung, die Folgendes umfasst: eine Finne (58), die sich von einem Substrat (50) aus erstreckt; einen Gate-Stapel (92, 94) über und entlang von Seitenwänden der Finne (58); einen Gate-Abstandhalter (80) entlang einer Seitenwand des Gate-Stapels (92, 94); und einen epitaktischen Source/Drain-Bereich (82, 82A) in der Finne (58) und angrenzend an den Gate-Abstandhalter, wobei der epitaktische Source/Drain-Bereich (82, 82A) Folgendes umfasst: eine erste epitaktische Schicht (82A) auf der Finne (58), wobei die erste epitaktische Schicht (82A) Silizium, Germanium und Arsen umfasst; und eine zweite epitaktische Schicht (82B) auf der ersten epitaktischen Schicht (82A), wobei die zweite epitaktische Schicht (82B) Silizium und Phosphor umfasst, wobei die erste epitaktische Schicht (82A) die zweite epitaktische Schicht (82B) von der Finne (58) trennt, wobei der epitaktische Source/Drain-Bereich (82, 82A) ferner eine dritte epitaktische Schicht (82C) auf der zweiten epitaktischen Schicht (82B) umfasst, wobei die dritte epitaktische Schicht (82C) Silizium, Germanium und Phosphor umfasst.
  17. Die Vorrichtung nach Anspruch 16, wobei der epitaktische Source/Drain-Bereich (82, 82A) ferner eine vierte epitaktische Schicht (82D) auf der dritten epitaktischen Schicht (82C) und ferner eine fünfte epitaktische Schicht (82E) auf der vierten epitaktischen Schicht (82D) umfasst, wobei die vierte epitaktische Schicht (82D) Silizium und Phosphor umfasst, und wobei die fünfte epitaktische Schicht (82E) Silizium und Germanium umfasst.
  18. Die Vorrichtung nach Anspruch 17, wobei die dritte epitaktische Schicht (82C), die vierte epitaktische Schicht (82D) und die fünfte epitaktische Schicht (82E) eine Arsenkonzentration aufweisen, die geringer ist als die der ersten epitaktischen Schicht (82A).
  19. Vorrichtung nach einem der Ansprüche 16 bis 18 wobei die erste epitaktische Schicht (82A) eine atomare Konzentration von Germanium in einem Bereich von 0,5% bis 2% aufweist.
  20. Vorrichtung nach einem der Ansprüche 16 bis 19, wobei die dritte epitaktische Schicht (82C) eine atomare Konzentration von Germanium in einem Bereich von 0,1% bis 5% aufweist.
DE102019117191.1A 2018-09-27 2019-06-26 Halbleitervorrichtung und Verfahren zu deren Herstellung Active DE102019117191B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862737770P 2018-09-27 2018-09-27
US62/737,770 2018-09-27
US16/196,832 US10720530B2 (en) 2018-09-27 2018-11-20 Semiconductor device and methods of forming same
US16/196,832 2018-11-20

Publications (2)

Publication Number Publication Date
DE102019117191A1 DE102019117191A1 (de) 2020-04-02
DE102019117191B4 true DE102019117191B4 (de) 2023-04-27

Family

ID=69946607

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019117191.1A Active DE102019117191B4 (de) 2018-09-27 2019-06-26 Halbleitervorrichtung und Verfahren zu deren Herstellung

Country Status (5)

Country Link
US (5) US10720530B2 (de)
KR (2) KR102263032B1 (de)
CN (1) CN110957221B (de)
DE (1) DE102019117191B4 (de)
TW (1) TWI742435B (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US11522049B2 (en) 2020-04-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for source and drain structures to increase transistor performance
TWI764399B (zh) 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
US11489075B2 (en) 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11355587B2 (en) * 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions
US11532520B2 (en) 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11594638B2 (en) * 2020-08-14 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for semiconductor devices
US11777036B2 (en) * 2020-08-27 2023-10-03 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US20220069135A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial Features
KR20220082482A (ko) 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
US11476342B1 (en) * 2021-05-05 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved source and drain contact area and methods of fabrication thereof
US12040384B2 (en) * 2021-08-27 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain structure for semiconductor device
US20230197716A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Transistors with epitaxial source/drain liner for improved contact resistance

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110241084A1 (en) 2010-03-30 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with a Buried Stressor
US20160093740A1 (en) 2014-09-29 2016-03-31 International Business Machines Corporation Uniform junction formation in finfets
US9343300B1 (en) 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US20170104065A1 (en) 2015-10-12 2017-04-13 International Business Machines Corporation Semiconductor device including dual-layer source/drain region

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
KR101087939B1 (ko) * 2009-06-17 2011-11-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9166044B2 (en) * 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US9276113B2 (en) * 2014-03-10 2016-03-01 International Business Corporation Structure and method to make strained FinFET with improved junction capacitance and low leakage
US9548362B2 (en) * 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US9680014B2 (en) * 2015-04-17 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin structures and manufacturing method thereof
US9449975B1 (en) * 2015-06-15 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9608069B1 (en) * 2016-04-13 2017-03-28 Intenational Business Machines Corporation Self aligned epitaxial based punch through control
US9923081B1 (en) * 2017-04-04 2018-03-20 Applied Materials, Inc. Selective process for source and drain formation
US10297664B2 (en) * 2017-04-13 2019-05-21 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110241084A1 (en) 2010-03-30 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with a Buried Stressor
US20160093740A1 (en) 2014-09-29 2016-03-31 International Business Machines Corporation Uniform junction formation in finfets
US9343300B1 (en) 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US20170104065A1 (en) 2015-10-12 2017-04-13 International Business Machines Corporation Semiconductor device including dual-layer source/drain region

Also Published As

Publication number Publication date
TWI742435B (zh) 2021-10-11
US11522086B2 (en) 2022-12-06
US20210257496A1 (en) 2021-08-19
US20200105934A1 (en) 2020-04-02
KR102341989B1 (ko) 2021-12-22
US20240186415A1 (en) 2024-06-06
KR20200036733A (ko) 2020-04-07
US10991826B2 (en) 2021-04-27
KR20210071893A (ko) 2021-06-16
CN110957221B (zh) 2023-09-22
US10720530B2 (en) 2020-07-21
CN110957221A (zh) 2020-04-03
DE102019117191A1 (de) 2020-04-02
US11935955B2 (en) 2024-03-19
US20230102873A1 (en) 2023-03-30
TW202029417A (zh) 2020-08-01
KR102263032B1 (ko) 2021-06-11
US20200350435A1 (en) 2020-11-05

Similar Documents

Publication Publication Date Title
DE102019117191B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019118385B4 (de) Herstellungsverfahren für eine halbleitervorrichtung
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019109857B4 (de) Herstellungsverfahren für ein halbleiter-bauelemen
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019102135B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102017117793A1 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020133689A1 (de) Ionenimplantation für nano-fet
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102020114655B4 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung
DE102021113657A1 (de) Finnen-Feldefekttransistorvorrichtung und Verfahren
DE102017127205B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102017126435B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102017127770B4 (de) Halbleitervorrichtung und -verfahren
DE102021116786B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102018121263A1 (de) Dummy-finnenstrukturen und verfahren zu deren herstellung
DE102020124631B4 (de) Mehrschichtiger isolierfilmstapel und verfahren zu seiner herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final