KR20210071893A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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지유 마
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Abstract

본 발명에 따른 디바이스는 기판으로부터 연장되는 핀, 상기 핀의 측벽들을 따라 그리고 그 위에 있는 게이트 스택, 상기 게이트 스택의 측벽을 따라 있는 게이트 스페이서, 및 상기 핀 내에 있고 상기 게이트 스택에 인접한 에피택셜 소스/드레인 영역을 포함한다. 상기 에피택셜 소스/드레인 영역은, 상기 핀 상에 있고 실리콘, 게르마늄 및 비소를 포함하는 제1 에피택셜 층과, 상기 제1 에피택셜 층 상에 있고 실리콘 및 인을 포함하는 제2 에피택셜 층을 포함하고, 상기 제1 에피택셜 층은 상기 제2 에피택셜 층을 상기 핀으로부터 분리한다. 상기 에피택셜 소스/드레인 영역은, 상기 제2 에피택셜 층 상에 있고 실리콘, 게르마늄 및 인을 포함하는 제3 에피택셜 층을 더 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHODS OF FORMING SAME}
우선권 주장
본 출원은 발명의 명칭이 "반도체 디바이스 및 그 형성 방법(Semiconductor Device and Methods of Forming Same)"인 2018년 9월 27일자로 출원된 미국 가출원 제62/737,770호에 대해 우선권을 주장하는데, 이 출원은 본원에 참조로 인용되어 있다.
반도체 디바이스는, 예컨대 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라, 및 그 밖의 전자 장비 등의 다양한 전자 애플리케이션에서 사용되고 있다. 통상적으로, 반도체 기판 위에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 증착시킴으로써, 그리고 회로 부품 및 소자를 그 위에 형성하도록 리소그래피를 이용하여 다양한 물질층을 패터닝함으로써, 반도체 디바이스가 제조된다.
최소 피처 크기를 연이어 축소시켜 보다 많은 부품들이 소정 영역에 집적될 수 있게 함으로써, 반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 향상시키고 있다. 그러나, 최소 피처 크기가 감소됨에 따라, 해결될 필요가 있는 추가적인 문제점들이 유발된다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 주목해야 할 필요가 있다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시형태에 따른, FinFET의 실시예를 3차원도를 보여준다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8A, 도 8B, 도 9A 및 도 9B는 일부 실시형태에 따라 FinFET을 제조함에 있어서의 중간 단계들의 단면도이다.
도 10은 일부 실시형태에 따라 FinFET을 제조함에 있어서의 중간 단계에서 핀의 소스/드레인 영역에 리세스를 형성하는 것의 단면도이다.
도 11 및 도 12는 일부 실시형태에 따라 FinFET을 제조함에 있어서의 중간 단계에서 에피택셜 소스/드레인을 형성하는 것의 단면도이다.
도 13은 일부 실시형태에 따른 FinFET의 에피택셜 소스/드레인 영역의 도펀트 프로파일을 보여주는 도면이다.
도 14A, 도 14B, 도 15A, 도 15B, 도 16A, 도 16B, 도 17A, 도 17B, 도 18A, 도 18B, 도 19A, 도 19B, 도 20A 및 도 20B는 일부 실시형태에 따라 FinFET을 제조함에 있어서의 중간 단계들의 단면도이다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
본원에서 여러 실시형태는 특정 맥락에서, 즉 n-형 FinFET 트랜지스터에 에피택셜 소스/드레인 영역을 형성하는 맥락에서 거론된다. 그러나, 여러 실시형태는 평면 트랜지스터 등과 같은 다른 반도체 디바이스/프로세스에 적용될 수 있다. 일부 실시형태에서, 본원에 기술된 에피택셜 소스/드레인 영역은 비소(As)가 도핑된 실리콘-게르마늄(SiGe)의 하부 층을 포함한다. 일부 경우에는, Ge의 존재로 인해, 활성화된 As 도펀트의 농도 증가가 허용된다. 추가적으로, 하부 층에 As가 존재함으로 인해, 다른 도펀트가 FinFET의 다른 영역으로 확산되는 것이 차단될 수 있다.
도 1은 몇몇 실시형태에 따른, FinFET의 실시예를 3차원도를 보여준다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(fin)(58)을 포함한다. 격리 영역(56)이 기판(50)에 배치되어 있고, 핀(58)은 이웃하는 격리 영역들(56) 사이로부터 그리고 위로 돌출된다. 격리 영역(56)은 기판(50)과는 별개인 것으로 기술/도시되어 있지만, 본원에 사용된 바와 같이 용어 "기판"은 단지 반도체 기판만을 지칭하는 데 사용되거나 또는 격리 영역을 포함하여 반도체 기판을 지칭하는 데 사용될 수 있다. 게이트 유전체 층(92)이 측벽을 따라 그리고 핀(58)의 상면 위에 있고, 게이트 전극(94)이 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역들(82)이 게이트 유전체 층(92) 및 게이트 전극(94)에 대하여 핀(58)의 양측에 배치되어 있다. 도 1은 또한 이후의 도면들에 사용되는 기준 단면들을 보여준다. 단면 A-A는 게이트 전극(94)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역들(82) 간의 전류 흐름의 방향에 수직한 방향으로 있다. 단면 B-B는 단면 A-A에 수직하고, 핀(58)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역들(82) 간의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통과하여 연장된다. 명료함을 위해, 후속 도면들은 상기한 기준 단면들을 참조한다.
본원에 거론된 일부 실시형태는 게이트-라스트 프로세스를 사용하여 형성되는 FinFET의 맥락에서 거론된다. 다른 실시형태들에서는, 게이트-퍼스트 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면 FET 등과 같은 평면 디바이스에 사용되는 양태들을 고려한다.
도 2 내지 도 12와 도 14A 내지 도 20B는 일부 실시형태에 따라 FinFET을 제조함에 있어서의 중간 단계들의 단면도이다. 도 2 내지 도 12는 복수의 핀/FinFET를 제외하고, 도 1에 도시된 기준 단면 A-A를 보여준다. 도 8A 내지 도 9B와 도 15A 내지 도 20B에서는, 복수의 핀/FinFET를 제외하고, 부호 "A"로 끝나는 도면들은 도 1에 도시된 기준 단면 A-A를 따라 도시되어 있고, 부호 "B"로 끝나는 도면들은 도 1에 도시된 유사한 단면 B-B를 따라 도시되어 있다. 도 14A 및 도 14B는 복수의 핀/FinFET를 제외하고, 도 1에 도시된 기준 단면 C-C를 따라 도시되어 있다.
도 2에서는, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑되어 있거나 또는 도핑되어 있지 않을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 반도체 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼 등과 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어 매립 산화물(BOX) 층 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판 상에, 통상적으로는 실리콘 기판 또는 유리 기판 상에 마련된다. 또한, 다층 또는 구배 기판 등과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소 및/또는 안티몬화 인듐을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)의 서로 다른 영역들은 NMOS 트랜지스터(예를 들어, n-형 FinFET) 등과 같은 n-형 디바이스를 형성하는 데 또는 PMOS 트랜지스터(예를 들어, p-형 FinFET) 등과 같은 p-형 디바이스를 형성하는 데 사용될 수 있다. 기판(50)에 있어서 n-형 디바이스 또는 p-형 디바이스가 형성되는 영역들은 본원에서 각각 "NMOS 영역" 또는 PMOS 영역"으로 지칭된다. 도 2 내지 도 20B는 기판(50)의 NMOS 영역을 보여주지만, 이하에 기술된 바와 같이, 도 2 내지 도 10은 기판(50)의 PMOS 영역에도 또한 적용될 수 있다. 기판(50)의 서로 다른 영역들(예를 들어, NMOS 영역 및/또는 PMOS 영역)은 물리적으로 분리될 수 있고, 다수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑된 영역, 격리 구조 등)가 서로 다른 영역들 사이에 배치될 수 있다.
도 3에서는, 핀(58)이 기판(50)에 형성된다. 핀(58)은 예를 들어 반도체 스트립일 수 있다. 일부 실시형태에서, 핀(58)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합 등과 같은 임의의 용납 가능한 에칭 프로세스일 수 있다. 에칭은 비등방성일 수 있다.
핀은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀은 이중-패터닝 또는 다중-패터닝 프로세스를 비롯한 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스는 포토리소그래피와 자기-정렬 프로세스를 조합하여, 예를 들어 단일 다이렉트 포토리소그래피 프로세스를 이용하여 다르게 얻을 수 있는 것보다 작은 피치를 갖는 패턴들이 형성될 수 있게 한다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 이용하여 패터닝된다. 상기 패터닝된 희생 층의 옆에 스페이서들이 자기-정렬 프로세스를 이용하여 형성된다. 그 후에 희생 층은 제거되고, 이때 남아 있는 스페이서들은 핀을 패터닝하는 데 사용될 수 있다.
도 4에서는, 절연 물질(54)이 기판(50) 상에 그리고 이웃하는 핀들(58) 사이에 형성된다. 절연 물질(54)은 실리콘 산화물 등과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(HDP-CVD), 유동성 CVD(FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 물질 성막 및 산화물 등과 같은 다른 물질로 변화시키는 후경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 용납 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 예시된 실시형태에서, 절연 물질(54)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 절연 물질이 일단 형성된 경우에는, 어닐링 프로세스가 수행될 수 있다. 일 실시형태에서는, 과잉 절연 물질(54)이 핀(58)을 덮도록, 절연 물질(54)이 형성된다.
도 5에서는, 평탄화 프로세스가 절연 물질(54)에 적용된다. 일부 실시형태에서, 평탄화 프로세스는 화학적 기계적 연마(CMP), 에치-백 프로세스, 이들의 조합 등을 포함한다. 평탄화 프로세스는 핀(58)을 노출시킨다. 평탄화 프로세스가 완료된 후에, 핀(58)과 절연 물질(54)의 상면은 평평하다.
도 6에서는, STI(Shallow Trench Isolation) 영역(56)을 형성하도록, 절연 물질(54)은 리세싱된다. 영역 50B 그리고 영역 50C의 핀들(58)이 이웃하는 STI 영역들(56) 사이로부터 돌출되도록, 절연 물질(54)은 리세싱된다. 또한, STI 영역들(56)의 상면은 도시된 바와 같이 평평한 면, 볼록한 면, (디싱 등과 같은) 오목한 면, 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상면은, 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은, 절연 물질(54)의 재료에 대해 선택성을 띠는 것과 같은 용납 가능한 에칭 프로세스를 이용하여 리세싱될 수 있다.
도 2 내지 도 6에 관하여 기술된 프로세스는, 핀(58)을 형성할 수 있는 방법의 일례일 뿐이다. 일부 실시형태에서, 유전체 층이 기판(50)의 상면 위에 형성될 수 있고; 트렌치들이 상기 유전체 층을 통해 에칭될 수 있으며, 호모에피택셜 구조들이 상기 트렌치들에 에피택셜 성장될 수 있고; 상기 호모에피택셜 구조들이 상기 유전체 층으로부터 돌출되어 핀을 형성하도록 상기 유전체 층이 리세싱될 수 있다. 일부 실시형태에서, 핀(58)을 위해 헤테로에피택셜 구조가 사용될 수 있다. 예를 들어, 도 5의 핀들(58)은 리세싱될 수 있고, 그 자리에 상기 핀들(58)과는 다른 재료가 에피택셜 성장될 수 있다. 또 다른 실시형태에서는, 유전체 층이 기판(50)의 상면 위에 형성될 수 있고; 트렌치들이 상기 유전체 층을 통해 에칭될 수 있으며, 헤테로에피택셜 구조들이 상기 기판(50)과는 다른 재료를 이용하여 상기 트렌치들에 에피택셜 성장될 수 있고; 상기 헤테로에피택셜 구조들이 상기 유전체 층으로부터 돌출되어 핀(58)을 형성하도록 상기 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장되는 일부 실시형태에서, 성장된 재료는 성장 중에 인시츄 도핑될 수 있는데, 이에 따라, 인시츄 도핑과 주입 도핑은 함께 이용될 수 있지만, 사전 및 사후 주입이 배제될 수 있다. 더 나아가, PMOS 영역에 성장시키는 재료와는 다른 재료를 NMOS 영역에 에피택셜 성장시키는 것이 유익할 수 있다. 여러 실시형태에서, 핀(58)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 카바이드, 순수한 또는 실질적으로 순수한 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅳ족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하는 데 이용 가능한 재료로는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등이 있지만, 이에 국한되는 것은 아니다.
또한 도 6에서는, 적절한 웰(도시 생략)이 핀(58), 핀(58), 및/또는 기판(50)에 형성될 수 있다. 일부 실시형태에서, P-웰이 NMOS 영역에 형성될 수 있고 N-웰이 하나 이상의 서로 다른 PMOS 영역에 형성될 수 있다. 서로 다른 웰 타입을 갖는 실시형태에서, 서로 다른 영역에 대한 서로 다른 주입 단계는 포토레지스트 또는 다른 마스크(도시 생략)를 이용하여 달성될 수 있다. 예를 들어, 핀(58)과 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 그 후에, 하나 이상의 PMOS 영역 등과 같은, 기판(50)의 다른 영역을 노출시키도록, 포토레지스트가 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있고, 용납 가능한 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝된 경우, n-형 불순물 주입이 PMOS 영역에서 수행되고, 포토레지스트는 도 6에 도시된 NMOS 영역 또는 다른 NMOS 영역 등과 같은 다른 영역에 n-형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서의 역할을 할 수 있다. 상기 n-형 불순물은, 약 1017 ㎝-3 내지 약 1018 ㎝-3 등과 같은 1018 ㎝-3 이하의 농도로 영역에 주입되는 인, 비소 등일 수 있다. 주입 이후에, 포토레지스트는, 예를 들어 용납 가능한 애싱 프로세스 등에 의해 제거된다.
PMOS 영역의 주입에 뒤이어, 포토레지스트가 핀(58)과 STI 영역(56) 위에 형성된다. 도 6에 도시된 NMOS 영역 또는 다른 NMOS 영역 등과 같은, 기판(50)의 NMOS 영역을 노출시키도록, 포토레지스트가 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있고, 용납 가능한 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝된 경우, p-형 불순물 주입이 NMOS 영역에서 수행될 수 있고, 포토레지스트는 PMOS 영역에 p-형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서의 역할을 할 수 있다. 상기 p-형 불순물은, 약 1017 ㎝-3 내지 약 1018 ㎝-3 등과 같은 1018 ㎝-3 이하의 농도로 영역에 주입되는 붕소, BF2 등일 수 있다. 주입 이후에, 포토레지스트는, 예를 들어 용납 가능한 애싱 프로세스 등에 의해 제거될 수 있다.
주입 이후에, 주입된 p-형 및/또는 n-형 불순물을 활성화시키도록, 어닐링이 수행될 수 있다. 일부 실시형태에서, 핀의 에피택셜 성장된 재료는 성장 중에 인시츄 도핑될 수 있는데, 이에 따라, 인시츄 도핑과 주입 도핑은 함께 이용될 수 있지만, 주입은 배제될 수 있다.
도 7에서는, 핀(58) 상에 더미 유전체 층(60)이 형성된다. 더미 유전체 층(60)은, 예를 들어 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물), 이들의 조합 등일 수 있고, 용납 가능한 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트 층(60)이 더미 유전체 층(60)과 STI 영역(56) 위에 형성되고, 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막된 후, 예를 들어 CMP 등에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은 전도성 물질을 포함하고, 다결정-실리콘(polysilicon), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 일 실시형태에서는, 폴리실리콘을 형성하도록, 비정질 실리콘이 성막되고 재결정화된다. 더미 게이트 층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터 증착, 또는 전도성 물질을 성막하기 위해 당해 기술 분야에서 사용되는 알려진 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 재료로 제조될 수 있다. 마스크 층(64)은, 예를 들어 산화물(예컨대, 실리콘 산화물), 질화물(예컨대, 실리콘 질화물), SiON, 다른 재료 등, 또는 이들의 다층을 포함할 수 있다. 이 예에서는, 단일 더미 게이트 층(62)과 단일 마스크 층(64)이 NMOS 영역과 PMOS 영역 모두에 걸쳐 형성된다. 일부 실시형태에서는, NMOS 영역과 PMOS 영역에 개별 더미 게이트 층이 형성될 수 있고, NMOS 영역과 PMOS 영역에 개별 마스크 층이 형성될 수 있다.
도 8A 내지 도 16B는 실시형태 디바이스의 제조에 있어서의 여러 추가적인 단계를 보여준다. 도 8A와 도 8B에서, 마스크(74)를 형성하기 위해, 마스크 층(64)은 용납 가능한 포토리소그래피 및 에칭 기술을 이용하여 패터닝될 수 있다. 그 후에, 더미 게이트(72)를 형성하기 위해, 마스크(74)의 패턴은 용납 가능한 에칭 기술에 의해 더미 게이트 층(62) 및 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(58)의 각 채널 영역을 덮는다. 마스크(74)의 패턴은, 각각의 더미 게이트(72)를 이웃하는 더미 게이트들로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(72)는 또한, 각각의 에피택셜 핀(58)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
또한, 도 8A와 도 8B에서는, 더미 게이트(72), 마스크(74) 및/또는 핀(58)의 노출된 표면 상에 게이트 씰 스페이서(80)가 형성될 수 있다. 비등방성 에칭이 뒤이어 실시되는 성막 또는 열 산화를 통해, 게이트 씰 스페이서(80)가 형성될 수 있다.
게이트 씰 스페이서(80)의 형성 후, 저농도로 도핑된 소스/드레인(LDD) 영역(명확히 도시되어 있지는 않음)에 대한 주입이 수행될 수 있다. 서로 다른 디바이스 타입을 갖는 실시형태들에서는, 도 6에서 전술한 주입과 유사하게, 제2 영역을 노출시키면서, 포토레지스트 등과 같은 마스크가 제1 영역 위에 형성될 수 있고, 적절한 타입의 (예컨대, n-형 또는 p-형의) 불순물이 제2 영역의 노출된 핀들(58)에 주입될 수 있다. 그 후에, 마스크는 제거될 수 있다. 그 후에, 제1 영역을 노출시키면서, 포토레지스트 등과 같은 마스크가 제2 영역 위에 형성될 수 있고, 적절한 타입의 불순물이 제1 영역의 노출된 핀들(58)에 주입될 수 있다. 그 후에, 마스크는 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물들 중의 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물들 중의 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 ㎝-3 내지 약 1016 ㎝-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키는 데 어닐링이 사용될 수 있다.
도 9A 및 도 9B에서는, 게이트 스페이서(86)가 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 씰 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는 재료를 등각 성막하고 뒤이어 재료를 비등방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 재료는 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
도 10~도 12에서는, 일부 실시형태들에 따라 핀(58)에 에피택셜 소스/드레인 영역(82)이 형성된다. 도 10~도 12는 기준 단면 B-B를 따라 도시되어 있고, 핀(58)에 있어서 이웃하는 더미 게이트들(72) 사이에 에피택셜 소스/드레인 영역(82)을 형성하는 것을 보여준다. 각 더미 게이트(72)가 각각의 이웃하는 에피택셜 소스/드레인 영역들(82)의 쌍들 사이에 배치되도록, 에피택셜 소스/드레인 영역(82)이 핀(58)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 LDD 영역을 통과하여 연장될 수 있다. 일부 실시형태에서, 게이트 씰 스페이서(80) 및 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)을 더미 게이트(72)로부터 분리하는 데 사용된다.
에피택셜 소스/드레인 영역(82)을 형성하는 동안, PMOS 영역은 마스크(도시 생략)에 의해 마스킹될 수 있다. 먼저 도 10을 참조해 보면, 핀(58)의 소스/드레인 영역에 리세스(81)를 형성하기 위해, 핀(58)에 패터닝 프로세스가 수행된다. [핀(58)의 내부 영역에 있어서는] 이웃하는 더미 게이트 스택들(72) 사이에 또는 [핀(58)의 단부 영역에 있어서는] 이웃하는 더미 게이트 스택들(72)과 격리 구역(56)의 사이에 리세스(81)가 형성되는 방식으로, 패터닝 프로세스가 수행될 수 있다. 일부 실시형태에서, 패터닝 프로세스는, 더미 게이트 스택(72), 게이트 스페이서(86), 및/또는 격리 구역(56)을 복합 마스크로서 사용하면서, 적절한 비등방성 건식 에칭 프로세스를 포함할 수 있다. 일부 실시형태에서, 리세스(81)는 핀(58)의 상면으로부터 약 40 ㎚ 내지 약 80 ㎚의 수직 깊이를 갖도록 형성될 수 있다. 상기 적절한 비등방성 건식 에칭 프로세스는 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합 등을 포함할 수 있다. RIE가 제1 패터닝 프로세스에 사용되는 일부 실시형태에서, 예를 들어 프로세스 가스 혼합물, 전압 바이어스 및 RF 파워 등과 같은 프로세스 파라미터는, 화학 반응을 통한 라디칼 에칭 등과 같은 화학적 에칭보다는 이온 충격 등과 같은 물리적 에칭을 이용하여 에칭이 주로 수행되도록 선택될 수 있다. 일부 실시형태에서는, 이온 충격 프로세스에 사용되는 이온의 에너지를 증가시켜 물리적 에칭의 속도를 증가시키도록, 전압 바이어스가 증가될 수 있다. 물리적 에칭은 사실상 비등방성이고 화학적 에칭은 사실상 등방성이므로, 상기한 에칭 프로세스는 횡방향에서의 에칭률보다 큰 수직 방향의 에칭률을 갖는다. 일부 실시형태에서, 비등방성 에칭 프로세스는 CH3F, CH4, HBr, O2, Ar 등 또는 이들의 조합을 비롯한 프로세스 가스 혼합물을 사용하여 수행될 수 있다. 일부 실시형태에서, 패터닝 프로세스는 U자형 바닥면을 갖는 리세스(81)를 형성한다. 상기 리세스(81)는 U자형 리세스(81)라고도 지칭될 수 있는데, 이 리세스(81)의 일례가 도 10에 도시되어 있다.
도 11~도 12는 일부 실시형태들에 따라 리세스(81) 내에 에피택셜 소스/드레인 영역(82)을 형성하는 것을 보여준다. 상기 에피택셜 소스/드레인 영역(82)은, 예를 들어 n-형 FinFET에 적합한 것과 같은, 임의의 용납 가능한 재료를 포함할 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 복수의 에피택셜 층으로 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)의 서로 다른 에피택셜 층은 서로 다른 조성의 반도체 재료, 서로 다른 도펀트 또는 도펀트들의 조합을 갖거나, 또는 서로 다른 농도의 하나 이상의 도펀트를 가질 수 있다. 에피택셜 소스/드레인 영역(82)의 서로 다른 에피택셜 층 사이의 전이는 갑작스럽게 또는 서서히 이루어질 수 있다. 도 12에 도시된 실시형태에서, 에피택셜 소스/드레인 영역(82)은, 본원에서 총괄하여 에피택셜 소스/드레인 영역(82)으로 지칭될 수 있는 복수의 에피택셜 층(82A~82E)을 포함하는 것으로 도시되어 있다. 에피택셜 소스/드레인 영역(82)은 핀들(58)의 각 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다. 일부 실시형태에서는, 에피택셜 소스/드레인 영역(82)이 형성된 이후에, 어닐링 프로세스가 수행될 수 있다. 일부 실시형태에서는, 에피택셜 소스/드레인 영역(82)의 형성 중에, 예를 들어 에피택셜 소스/드레인 영역(82)의 에피택셜 층의 성장 이후에, 어닐링 프로세스가 수행될 수 있다.
도 11을 참조해 보면, 제1 에피택셜 층(82A)이 리세스(81)에서 성장된다. 일부 실시형태에서, 제1 에피택셜 층(82A)은 실리콘(Si)이고, 게르마늄(Ge) 등과 같은 다른 반도체 재료, 갈륨(Ga), 탄소(C), 비소(As) 또는 인(P) 등과 같은 도펀트, 또는 다른 재료를 포함할 수 있다. 예를 들어, 제1 에피택셜 층(82A)은 Si1-xGex의 조성을 포함할 수 있는데, 여기서 x는 Ge의 원자 분율을 나타내는 것으로, 제1 에피택셜 층(82A) 전체에 걸쳐 균일하거나 균일하지 않을 수 있는 것이다. 일부 실시형태에서, 원자 분율 x는 약 0.001 내지 약 0.05일 수 있고, 예를 들어 약 0.005일 수 있다. 일부 경우에는, 제1 에피택셜 층(82A) 내에 Ge를 포함시킴으로써, 제1 에피택셜 층(82A) 내의 도펀트(예컨대, P, As 등)의 고용도가 증가될 수 있고, 이에 따라 (이하에 더 상세히 기술되는) 보다 높은 농도의 활성화된 도펀트가 허용된다. 일부 실시형태에서, As, P 또는 다른 도펀트의 농도 프로파일은 제1 에피택셜 층(82A) 전체에 걸쳐 균일하지 않다. 예를 들어, 제1 에피택셜 층(82A)에 있어서 리세스(81)의 측벽으로부터 더 멀리 있는 부분(즉, 상면 "TS" 부근)은, 제1 에피택셜 층(82A)에 있어서 리세스(81)의 측벽에 더 가까이 있는 부분(즉, 바닥면 "BS" 부근)보다 높은 P의 농도를 가질 수 있다. 다른 예로서, As의 농도 프로파일은 제1 에피택셜 층(82A) 내에서 그리고 상면("TS")과 바닥면("BS") 양자 모두로부터 떨어져 있는 곳에서 최대일 수 있다. 이들은 예이며, 다른 실시형태에서는 다른 도펀트 농도 프로파일이 가능하다.
제1 에피택셜 층(82A)은 리세스(81)의 표면을 (예를 들어, 등각적으로) 덮는 층으로서 성장될 수 있고, 리세스(81)의 표면 상에서 약 0.5 ㎚ 내지 약 15 ㎚의 두께를 가질 수 있다. 일부 실시형태에서, 제1 에피택셜 층(82A)은 복수의 에피택셜 서브층으로서 성장될 수 있다. 예를 들어, 제1 에피택셜 층(82A)은 제1 서브층, 제2 서브층 및 제3 서브층으로 순차적으로 성장될 수 있다. 상기 제1 서브층은 두께가 약 0.5 ㎚ 내지 약 10 ㎚인 As가 도핑된 SiGe일 수 있다. 상기 제1 서브층은 Ge의 원자 농도가 약 0.1% 내지 약 5%이고 As의 농도가 약 1E20 ㎝-3 내지 약 1E21 ㎝-3이도록 성장될 수 있다. 일부 경우에, 상기 제1 서브층은 P를 명시적으로는 포함하지 않으면서 성장되지만, 이후에 P는 이하에 기술된 상기 제1 서브층에 확산될 수 있다. 상기 제2 서브층은 두께가 약 1 ㎚ 내지 약 10 ㎚인 As 및 P가 도핑된 SiGe일 수 있다. 상기 제2 서브층은 Ge의 원자 농도가 약 0.1% 내지 약 5%이고 As의 농도가 약 1E20 ㎝-3 내지 약 1E21 ㎝-3이며 P의 농도가 약 1E20 ㎝-3 내지 약 1E21 ㎝-3이도록 성장될 수 있다. 상기 제3 서브층은 두께가 약 1 ㎚ 내지 약 10 ㎚인 P가 도핑된 Si일 수 있다. 상기 제3 서브층은 P의 농도가 약 1E20 ㎝-3 내지 약 2E21 ㎝-3이도록 성장될 수 있다. 이들은 예이며, 다른 실시형태에서 제1 에피택셜 층(82A)은 보다 많은 서브층을, 보다 적은 서브층을, 또는 다른 조성, 두께, 또는 특성을 갖는 서브층을 구비할 수 있다. 일부 경우에는, 서브층의 성장 중에 명시적으로 포함되지 않았던 하나 이상의 도펀트가 0이 아닌 농도로 서브층에 함유될 수 있도록, 다른 서브층 또는 에피택셜 층의 도펀트가 확산될 수 있다.
일부 실시형태에서, 제1 에피택셜 층(82A)에는 성장 중에 인시츄 도입되는 도펀트(예컨대, Ge, As, P 등)가 형성된다. 일부 실시형태에서는, 제1 에피택셜 층(82A)의 성장 중에 도입되는 도펀트의 양을 제어함으로써, 도펀트의 도펀트 농도 프로파일이 제어될 수 있다. 예를 들어, 제1 에피택셜 층(82A)은 대략 As의 최대 농도와 일치하는 최대 농도의 Ge를 갖는 SiGe로서 형성될 수 있다. 일부 실시형태에서는, 제1 에피택셜 층(82A)이 리세스(81) 내에 비도핑 Si로서 성장된 후, Ge, Ga, As 및/또는 P 등과 같은 종들이 제1 에피택셜 층(82A)에 주입된다. 일부 실시형태에서, Si는 성장되지 않고, 상기 종들은 리세스(81)의 노출된 표면에 주입된다. 주입된 종들을 활성화시키도록, 주입 후에 어닐링 프로세스가 수행될 수 있다.
Ge를 제1 에피택셜 층(82A)의 재료에 포함시키는 것은 이점을 달성할 수 있다. 예를 들어, Si에 Ge가 존재함으로써, 어닐링 프로세스 동안에 활성화되는 As 또는 P 등과 같은 도펀트의 양이 증가될 수 있다. Ge의 원자는 Si의 원자보다 크고, 이에 따라 SiGe의 빈자리가 Si의 빈자리보다 클 수 있다. 보다 큰 빈자리를 이용 가능함으로써, As 또는 P 등과 같은 도펀트가 빈 곳으로 보다 용이하게 옮겨가는 것과 어닐링 프로세스 동안에 활성 도펀트로 되는 것이 허용될 수 있다. 따라서, Ge가 존재함으로써, As 또는 P 등과 같은 도펀트의 고용도가 향상될 수 있다. 이런 식으로, [제1 에피택셜 층(82A) 등과 같은] 에피택셜 층에 있어서 활성 도펀트의 농도가 증가될 수 있다. 일부 실시형태에서는, 도펀트의 고용도를 향상시키기 위해, Ge 대신에 또는 Ge에 더하여 Ga가 사용될 수 있다.
추가적으로, 제1 에피택셜 층(82A) 내에 As가 존재함으로써, 일부 P 원자가 제1 에피택셜 층(82A)으로 확산되는 것이 차단될 수 있다. 제1 에피택셜 층에 As를 도핑함으로써, 제1 에피택셜 층(82A)에 확산될 수 있는 P 원자의 양이 감소될 수 있다. P 원자의 확산은, 예를 들어 후술하는 하나 이상의 에피택셜 층(82B~82E) 등과 같은 제1 에피택셜 층(82A) 위에 형성되는 P-도핑 에피택셜 층으로부터 유래될 수 있다. 일부 경우에는, 핀(58)으로 확산된 P 원자는, 예를 들어 쇼트 채널 효과를 악화시키는 것 등에 의해, 디바이스 성능을 저하시킬 수 있다. 이런 식으로, 제1 에피택셜 층(82A)에 있어서의 As의 사용은, 도펀트(예컨대, P 원자)가 핀(58)으로 확산되는 것을 감소시킴으로써 디바이스 성능을 향상시킬 수 있다. 기술된 바와 같이, As와 함께 Ge를 사용함으로써 As의 농도가 증가될 수 있고, 이에 따라 Ge가 As와 함께 존재함으로써 제1 에피택셜 층(82A)의 확산-차단 특성이 향상될 수 있다.
도 12를 참조해 보면, 일 실시형태에 따라 에피택셜 소스/드레인 영역(82)의 추가적인 에피택셜 층들(82B~82E)이 형성된다. 에피택셜 층들(82B~82E)은 단일 에피택셜 프로세스를 이용하여 또는 개별 에피택셜 프로세스들을 이용하여 형성될 수 있다. 도시된 에피택셜 층들(82B~82E)은 예시적인 예이고, 다른 실시형태에서 에피택셜 소스/드레인 영역(82)은 보다 많은 에피택셜 층을, 보다 적은 에피택셜 층을, 또는 도 12에 기술된 것과는 상이한 조성, 두께, 또는 다른 특성을 갖는 서브층을 가질 수 있다. 에피택셜 층들(82B~82E)은 도 12에 도시된 것과는 다른 형상을 가질 수 있다. 상기한 그리고 그 밖의 변형예는 본원의 범위 내에 있다.
일부 실시형태에서는, 제1 에피택셜 층(82A) 위에 제2 에피택셜 층(82B)이 형성될 수 있다. 제2 에피택셜 층(82B)은, 예를 들어 약 5 ㎚ 내지 약 30 ㎚의 수직 두께를 갖는 P가 도핑된 Si의 층일 수 있다. 일부 실시형태에서, 제2 에피택셜 층(82B)은 P의 농도가 약 1E20 ㎝-3 내지 약 3E21 ㎝-3이도록 성장될 수 있다. 일부 실시형태에서, 제2 에피택셜 층(82B)은 다른 두께를 가질 수 있거나 또는 다른 도펀트 또는 도펀트의 농도를 포함할 수 있다.
일부 실시형태에서는, 제2 에피택셜 층(82B) 위에 제3 에피택셜 층(82C)이 형성될 수 있다. 제3 에피택셜 층(82C)은, 예를 들어 약 5 ㎚ 내지 약 30 ㎚의 수직 두께를 갖는 P가 도핑된 SiGe의 층일 수 있다. 제3 에피택셜 층(82C)은 Ge의 원자 농도가 약 0.1% 내지 약 5%이도록 성장될 수 있다. 일부 실시형태에서, 제3 에피택셜 층(82C)은 P의 농도가 약 5E20 ㎝-3 내지 약 5E21 ㎝-3이도록 성장될 수 있다. 일부 경우에는, 제3 에피택셜 층(82C) 내에 Ge를 포함시킴으로써, 제3 에피택셜 층(82C) 내의 도펀트(예컨대, P, As 등)의 고용도가 증가될 수 있고, 이에 따라 (이하에 더 상세히 기술되는) 보다 높은 농도의 활성화된 도펀트가 허용된다. 일부 경우에는, 제3 에피택셜 층(82C) 내에 Ge를 포함시킴으로써, 에피택셜 소스/드레인 영역(82)에 의해 핀(58)에 부여되는 응력의 향상된 제어가 허용될 수 있다. 일부 실시형태에서, 제3 에피택셜 층(82C)은 다른 두께를 가질 수 있거나 또는 다른 도펀트 또는 도펀트의 농도를 포함할 수 있다. 일부 실시형태에서, 제3 에피택셜 층(82C)은, 예를 들어 제3 에피택셜 층(82C)의 바닥에 있는 점으로 테이퍼져 있는 면들을 갖는 것 등과 같은, 다른 형상을 가질 수 있다.
일부 실시형태에서는, 제3 에피택셜 층(82C) 위에 제4 에피택셜 층(82D)이 형성될 수 있다. 제4 에피택셜 층(82D)은, 예를 들어 약 5 ㎚ 내지 약 30 ㎚의 수직 두께를 갖는 P가 도핑된 Si의 층일 수 있다. 일부 실시형태에서, 제4 에피택셜 층(82D)은 P의 농도가 약 5E20 ㎝-3 내지 약 5E21 ㎝-3이도록 성장될 수 있다. 일부 실시형태에서, 제4 에피택셜 층(82D)은 다른 두께를 가질 수 있거나 또는 다른 도펀트 또는 도펀트의 농도를 포함할 수 있다.
일부 실시형태에서는, 제4 에피택셜 층(82D) 위에 제5 에피택셜 층(82E)이 형성될 수 있다. 제5 에피택셜 층(82E)은, 예를 들어 약 1 ㎚ 내지 약 5 ㎚의 수직 두께를 갖는 P가 도핑된 SiGe의 층일 수 있다. 제5 에피택셜 층(82E)은 Ge의 원자 농도가 약 0.1% 내지 약 5%이도록 성장될 수 있다. 일부 실시형태에서, 제5 에피택셜 층(82E)은 P의 농도가 약 5E20 ㎝-3 내지 약 2E21 ㎝-3이도록 성장될 수 있다. 일부 실시형태에서, 제5 에피택셜 층(82E)은 P와 함께 또는 P 없이 C를 도펀트로서 포함할 수 있다. 일부 실시형태에서, 제5 에피택셜 층(82E)은 (Ge 없이) Si로서 성장될 수 있다. 일부 경우에는, 제5 에피택셜 층(82E) 내에 Ge를 포함시킴으로써, 도 20A~도 20B에서 후술되는, 에피택셜 소스/드레인 영역(82A)에 대한 콘택트(112)가 향상될 수 있다. 일부 실시형태에서, 제5 에피택셜 층(82E)은 다른 두께를 가질 수 있거나 또는 다른 도펀트 또는 도펀트의 농도를 포함할 수 있다.
도 13은, 전술한 에피택셜 소스/드레인 영역(82)과 유사할 수 있는 에피택셜 소스/드레인 영역의 예시적인 도펀트 농도 프로파일을 보여주는 것이다. 도 13은 Y-축에서는 실리콘 에피택셜 소스/드레인 영역에 있어서의 도펀트의 농도(대수 눈금, 임의의 단위)를 그리고 X-축에서는 에피택셜 소스/드레인 영역으로의 깊이(임의의 단위)를 보여준다. 곡선 130은 Ge의 농도 프로파일을 보여주고, 곡선 132는 As의 농도 프로파일을 보여주며, 곡선 134는 P의 농도 프로파일을 보여준다. 에피택셜 소스/드레인 영역으로의 깊이는 에피택셜 소스/드레인 영역의 상면으로부터 에피택셜 소스/드레인 영역의 바닥면을 향해 수직 방향으로 측정된다. 예를 들어, 깊이는 도 12에서 에피택셜 소스/드레인 영역(82)에 대해 "D"로 표시된 바와 같이 측정될 수 있다. 도 13에도 또한 에피택셜 층들(82A~82E)이 표시되어 있지만, 에피택셜 층들(82A~82E)의 표시는 대략적이며 예시적인 것으로 의도되어 있다. 다른 실시형태에서, 에피택셜 층들(82A~82E) 등과 같은 에피택셜 층은 다른 깊이에 있거나 다른 상대 크기를 가질 수 있다. 일부 실시형태에서, 도 13에 도시된 것 이외의 도펀트 또는 도 13에 도시된 것과는 다른 도펀트가 존재할 수 있고, 도펀트는 다른 농도 또는 다른 농도 프로파일을 가질 수 있다.
도 13에 도시된 바와 같이, 제1 에피택셜 층(82A)은 Ge, As 및 P 도펀트를 포함한다. Ge 도펀트와 As 도펀트는 각각, 제1 에피택셜 층(82A)의 내부 내에서 최대의 국부적 농도를 갖는다. 제1 에피택셜 층(82A) 내에서의 P의 농도는 깊이 증가에 따라 감소한다. 제2 에피택셜 층(82B)은 상대적으로 소량의 Ge 또는 As와 함께 P를 포함한다. 제2 에피택셜 층(82B)은 상대적으로 균일한 농도의 P를 갖지만, 일부 경우에 P의 농도는 깊이 증가에 따라 감소한다. 제3 에피택셜 층(82C)은 Ge 및 P를 포함한다. Ge의 농도는 제3 에피택셜 층(82C)의 내부 내에서 최대의 국부적 농도를 갖는다. 일부 경우에, 제3 에피택셜 층(82C) 내에서의 Ge의 최대 농도는, 제1 에피택셜 층(82A) 내에서의 Ge의 최대 농도보다 클 수 있다. 제3 에피택셜 층(82C) 내에서의 P의 농도는, 제2 에피택셜 층(82B) 내에서의 P의 농도보다 클 수 있다. 일부 경우에, 에피택셜 소스/드레인 영역(82) 내에서의 P의 최대 농도는, 제3 에피택셜 영역(82C) 내에 있을 수 있다. 제4 에피택셜 층(82D)은 상대적으로 소량의 Ge와 함께 P를 포함한다. 제4 에피택셜 층(82D) 내에서의 P의 농도는, 제2 에피택셜 층(82B) 내에서의 P의 농도보다 클 수 있고, 제3 에피택셜 층(82C) 내에서의 P의 농도보다 작을 수 있다. 일부 경우에, 제4 에피택셜 층(82D) 내에서의 P의 농도는 깊이 증가에 따라 증가할 수 있다. 제5 에피택셜 층(82E)은 Ge 및 P를 포함한다. 제5 에피택셜 층(82E)에 있어서의 P의 농도는, 다른 에피택셜 층들(82A~82D) 중의 하나 이상의 P의 농도보다 작을 수 있다. 제5 에피택셜 층(82E)에 있어서의 Ge의 농도는, 에피택셜 층(82A) 또는 에피택셜 층(82D)의 Ge의 농도보다 작을 수 있다.
에피택셜 소스/드레인 영역(82)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(82)의 상면은 핀(58)의 측벽을 넘어 횡방향으로 바깥쪽을 향해 확장되는 패싯을 가질 수 있다. 일부 실시형태에서는, 이들 패싯으로 인해, FinFET의 인접 소스/드레인 영역(82)이 도 14A에 의해 예시된 바와 같이 합쳐지게 된다. 다른 실시형태에서는, 도 14B에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후, 인접 소스/드레인 영역(82)은 분리된 채로 유지된다.
에피택셜 소스/드레인 영역(82)을 형성한 후, 에피택셜 소스/드레인 영역들이 기판(50)의 PMOS 영역(도시 생략)에 형성될 수 있다. 상기 에피택셜 소스/드레인 영역들은 NMOS 영역을 마스킹함으로써 형성될 수 있고, PMOS 영역의 핀(58)은 핀(58)에 리세스를 형성하도록 에칭된다. 그 후에, PMOS 영역의 에피택셜 소스/드레인 영역이 상기 리세스에서 에피택셜 성장된다. 상기 PMOS 영역의 에피택셜 소스/드레인 영역은, 예를 들어 p-형 FinFET에 적합한 것과 같은, 임의의 용납 가능한 재료를 포함할 수 있다. 예를 들어, 핀(58)이 실리콘인 경우, PMOS 영역의 에피택셜 소스/드레인 영역은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. PMOS 영역의 에피택셜 소스/드레인 영역은 또한 핀들(58)의 각 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있거나 또는 합쳐질 수 있다. 일부 실시형태에서는, NMOS 영역에 에피택셜 소스/드레인 영역(82)을 형성하기 전에, PMOS 영역에 에피택셜 소스/드레인 영역이 형성된다.
도 15A~도 15B에서는 도 12와 도 14A~도 14B에 도시된 구조 위에 ILD(88)가 성막된다. ILD(88)는 유전체 재료 또는 반도체 재료로 형성될 있고, CVD, 플라즈마-강화 CVD(PECVD), 또는 FCVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소-도핑 포스포-실리케이트 글래스(BPSG), 비도핑 실리케이트 글래스(USG) 등을 포함할 수 있다. 반도체 재료는 비정질 Si, SiGe, Ge 등을 포함할 수 있다. 임의의 용납 가능한 프로세스에 의해 형성되는 다른 절연 물질 또는 반도체 재료가 사용될 수 있다. 일부 실시형태에서, 접촉 에칭 정지 층(CESL)(87)이, ILD(88)와 에피택셜 소스/드레인 영역(82), 하드 마스크(74) 및 게이트 스페이서(86)와의 사이에 배치된다. CESL(87)은 SiN, SiO, SiON 등 또는 이들의 조합 등과 같은 유전체 재료를 포함할 수 있다.
도 16A와 도 16B에서는, ILD(88)의 상면을 더미 게이트(72)의 상면과 동일 높이로 평평하게 만들기 위해, CMP 등과 같은 평탄화 프로세스가 수행될 수 있다. 이 평탄화 프로세스는 또한, 더미 게이트(72) 상의 마스크(74)와, 게이트 씰 스페이스(80) 및 게이트 스페이서(86)에 있어서 마스크(74)의 측벽을 따라 있는 부분을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트(72), 게이트 씰 스페이서(80), 게이트 스페이서(86) 및 ILD(88)의 상면은 동일 높이로 있다. 따라서, 더미 게이트(72)의 상면은 ILD(88)를 통해 노출된다.
도 17A 및 도 17B에서는, 더미 게이트(72)와 더미 유전체 층(60)에 있어서 노출된 더미 게이트(72)의 바로 밑에 있는 부분은 에칭 단계(들)에서 제거되며, 그 결과 리세스(90)가 형성된다. 일부 실시형태에서, 더미 게이트(72)는 비등방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 ILD(88) 또는 게이트 스페이서(86)를 에칭하는 일없이 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함한다. 각 리세스(90)는 각 핀(58)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 에피택셜 소스/드레인 영역들(82)의 쌍들 사이에 배치된다. 상기 제거 중에는, 더미 게이트(72)가 에칭될 때, 더미 유전체 층(60)이 에칭 정지 층으로서 사용될 수 있다. 이때, 더미 유전체 층(60)은 더미 게이트(72)를 제거한 후에 제거될 수 있다.
도 18A와 도 18B에서는, 게이트 유전체 층(92)과 게이트 전극(94)이 교체 게이트용으로 형성된다. 게이트 유전체 층(92)은 리세스(90)에, 예를 들어 핀(58)의 상면과 측벽에 그리고 게이트 씰 스페이서(80)/게이트 스페이서(86)의 측벽에 등각 성막된다. 게이트 유전체 층(92)은 또한 ILD(88)의 상면에 형성될 수 있다. 일부 실시형태에 따르면, 게이트 유전체 층(92)은 SiO, SiN 등 또는 이들의 다층을 포함한다. 일부 실시형태에서, 게이트 유전체 층(92)은 고유전율(high-k) 유전체 재료이고, 이들 실시형태에서, 게이트 유전체 층(92)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 등의 실리케이트 또는 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법으로는 분자-빔 증착(MBD), ALD, PECVD 등을 들 수 있다.
게이트 전극들(94)은 게이트 유전체 층들(92) 위에 각각 성막되고, 남아 있는 리세스(90)의 부분들을 채운다. 게이트 전극(94)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다층 등과 같은 금속-함유 재료를 포함할 수 있다. 예를 들어, 단일 게이트 전극(94)이 예시되어 있지만, 임의의 수의 일함수 제어층이 리세스(90)에 성막될 수 있다. 게이트 전극(94)을 채운 후, 게이트 유전체 층(92)과 게이트 전극(94)의 물질 중에서 ILD(88)의 상면 위에 있는 과잉 부분을 제거하기 위해, CMP 등과 같은 평탄화 프로세스가 수행될 수 있다. 이에 따라, 게이트 유전체 층(92)과 게이트 전극(94)의 물질 중에서 남아 있는 부분은, 결과적으로 얻어지는 FinFET의 교체 게이트를 형성한다. 게이트 유전체 층(92)과 게이트 전극(94)은 총괄하여 "게이트" 또는 "게이트 스택"으로 지칭될 수 있다. 게이트와 게이트 스택은 핀(58)의 채널 영역의 측벽을 따라 연장될 수 있다.
NMOS 영역과 PMOS 영역에의 게이트 유전체 층(92)의 형성은, 각 영역의 게이트 유전체 층(92)이 동일한 재료로 형성되도록, 동시에 일어날 수 있고, 게이트 전극(94)의 형성은, 각 영역의 게이트 전극(94)이 동일한 재료로 형성되도록, 동시에 일어날 수 있다. 일부 실시형태에서는, 각 영역의 게이트 유전체 층(92)은, 게이트 유전체 층들(92)이 서로 다른 물질일 수 있도록, 별개의 프로세스에 의해 형성될 수 있고, 각 영역의 게이트 전극(94)은, 게이트 전극들(94)이 서로 다른 물질일 수 있도록, 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용하는 경우, 적절한 영역을 마스킹하고 노출시키기 위해, 여러 마스킹 단계들이 사용될 수 있다.
도 19A~도 19B에서는, ILD(108)가 ILD(88) 위에 성막된다. 일 실시형태에서, ILD(108)는 유동성 CVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
도 20A~도 20B에서는, 게이트 콘택트(110) 및 소스/드레인 콘택트(112)가 ILD(108) 및 ILD(88)를 통과하게 형성된다. 소스/드레인 콘택트(112)를 위한 개구는 ILD(108) 및 ILD(88)를 통과하게 형성되고, 게이트 콘택트(110)를 위한 개구는 ILD(108)를 통과하게 형성된다. 상기한 개구들은 용납 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 확산 배리어 층, 접착층 등과 같은 라이너와, 전도성 물질이 상기한 개구들에 형성된다. 상기 라이너는 티타늄, 질화티타늄, 탄탈, 질화탄탈 등, 또는 이들의 조합을 포함할 수 있다. 상기 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등, 또는 이들의 조합일 수 있다. ILD(108)의 표면으로부터 과잉 물질을 제거하기 위해, CMP 등과 같은 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너와 전도성 물질은 상기한 개구들 내에 소스/드레인 콘택트(112)와 게이트 콘택트(110)를 형성한다. 에피택셜 소스/드레인 영역(82)과 소스/드레인 콘택트(112) 사이의 계면에 실리사이드를 형성하기 위해, 어닐링 프로세스가 수행될 수 있다. 게이트 콘택트(110)는 게이트 전극(94)에 물리적으로 그리고 전기적으로 연결되고, 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(82)에 물리적으로 그리고 전기적으로 연결된다. 도 20A~도 20B는 동일한 단면에 있는 상기한 두 콘택트(110, 112)를 보여주지만; 다른 실시형태에서 상기한 두 콘택트(110, 112)는 서로 다른 단면에 배치될 수 있다. 또한, 도 20A~도 20B에 도시된 두 콘택트(110, 112)의 위치는 예시적인 것에 불과하며, 한정하려는 의도는 전혀 없다. 예를 들어, 콘택트(110)는 예시된 바와 같이 핀(58)과 수직 방향으로 정렬될 수 있거나, 또는 게이트 전극(94) 상의 다른 위치에 배치될 수 있다. 또한, 콘택트(112)는, 콘택트(110)의 형성 이전에, 동시에, 또는 이후에 형성될 수 있다.
일 실시형태에 따르면, 방법은 기판으로부터 상향 연장되는 핀의 측벽들을 따라 그리고 그 위에 더미 게이트를 성막하는 단계, 상기 더미 게이트의 측벽을 따라 게이트 스페이서를 형성하는 단계, 상기 핀에 상기 게이트 스페이서에 인접한 리세스를 형성하는 단계, 및 상기 리세스에 소스/드레인 영역을 형성하는 단계를 포함한다. 상기 소스/드레인 영역을 형성하는 단계는, 게르마늄이 제1 농도로 그리고 제1 n-형 도펀트가 제1 농도로 도핑된 실리콘을 포함하는 제1 층을 상기 리세스에 형성하는 단계, 및 제2 n-형 도펀트가 소정 농도로 도핑된 실리콘을 포함하는 제2 층을 상기 제1 층 상에 에피택셜 성장시키는 단계를 포함하고, 상기 제2 n-형 도펀트는 상기 제1 n-형 도펀트와 다르며, 상기 제2 층은 게르마늄의 상기 제1 농도보다 낮은 제2 농도로 게르마늄을 갖고, 상기 제2 층은 상기 제1 n-형 도펀트의 상기 제1 농도보다 낮은 제2 농도로 상기 제1 n-형 도펀트를 가지며, 상기 제1 층은 상기 제2 층을 핀으로부터 분리한다. 일 실시형태에서, 상기 제1 층은 갈륨을 더 포함한다. 일 실시형태에서, 상기 제1 n-형 도펀트는 비소이다. 일 실시형태에서, 상기 제2 n-형 도펀트는 인이다. 일 실시형태에서, 상기 제1 층은 상기 제2 n-형 도펀트를 포함하고, 상기 제1 층의 상면에 있어서의 상기 제2 n-형 도펀트의 제1 농도가, 상기 제1 층의 바닥면에 있어서의 상기 제2 n-형 도펀트의 제2 농도보다 크다. 일 실시형태에서, 상기 방법은, 상기 제1 층과는 다른 재료 조성을 갖고, 상기 제2 n-형 도펀트가 도핑된 실리콘을 포함하는 제3 층을 상기 제2 층 상에 에피택셜 성장시키는 단계를 더 포함한다. 일 실시형태에서, 상기 제3 층은 게르마늄을 더 포함한다. 일 실시형태에서, 상기 제3 층에 있어서의 상기 제2 n-형 도펀트의 농도가, 상기 제2 층에 있어서의 상기 제2 n-형 도펀트의 농도보다 크다. 일 실시형태에서, 상기 리세스에 상기 제1 층을 형성하는 단계는, 상기 리세스의 측벽에 상기 제1 n-형 도펀트를 주입하는 것을 포함한다.
일 실시형태에 따르면, 방법은 기판으로부터 상향 연장되는 핀의 측벽들을 따라 그리고 그 위에 더미 게이트를 형성하는 단계, 상기 더미 게이트의 측벽을 따라 게이트 스페이서를 형성하는 단계, 상기 핀에 상기 게이트 스페이서에 인접한 리세스를 비등방성 에칭하는 단계, 및 상기 리세스에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 상기 소스/드레인 영역을 에피택셜 성장시키는 단계는, 게르마늄 도펀트와 제1 n-형 도펀트를 포함하며 상기 리세스를 라이닝하는 제1 도핑 실리콘 층을 성장시키는 단계와, 상기 제1 n-형 도펀트와는 다른 제2 n-형 도펀트를 포함하는 제2 도핑 실리콘 층을 상기 제1 도핑 실리콘 층 상에 성장시키는 단계를 포함하고, 상기 제2 도핑 실리콘 층의 일부분은 상기 제1 n-형 도펀트가 없으며, 상기 더미 게이트를 상기 핀의 측벽들을 따라 그리고 그 위에 배치되는 기능 게이트 스택으로 교체하는 단계를 포함한다. 일 실시형태에서, 상기 제1 도핑 실리콘 층은 0.5% 내지 2%의 게르마늄을 포함한다. 일 실시형태에서, 상기 제1 n-형 도펀트는 비소이고 상기 제2 n-형 도펀트는 인이다. 일 실시형태에서, 상기 소스/드레인 영역을 에피택셜 성장시키는 단계는, 상기 제2 n-형 도펀트를 포함하는 제3 도핑 실리콘 층을 상기 제2 도핑 실리콘 층 상에 성장시키는 단계를 더 포함한다. 일 실시형태에서, 상기 제3 도핑 실리콘 층은 게르마늄 도펀트를 더 포함한다. 일 실시형태에서, 상기 소스/드레인 영역을 에피택셜 성장시키는 단계는, 상기 제2 도핑 실리콘 층에 있어서의 상기 제2 n-형 도펀트의 제2 농도보다 큰 제1 농도로 상기 제2 n-형 도펀트를 포함하는 제4 도핑 실리콘 층을 성장시키는 단계를 더 포함한다.
일 실시형태에 따르면, 디바이스는 기판으로부터 연장되는 핀, 상기 핀의 측벽들을 따라 그리고 그 위에 있는 게이트 스택, 상기 게이트 스택의 측벽을 따라 있는 게이트 스페이서, 및 상기 핀 내에 있고 상기 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역을 포함한다. 상기 에피택셜 소스/드레인 영역은, 상기 핀 상에 있고 실리콘, 게르마늄 및 비소를 포함하는 제1 에피택셜 층과, 상기 제1 에피택셜 층 상에 있고 실리콘 및 인을 포함하는 제2 에피택셜 층을 포함하고, 상기 제1 에피택셜 층은 상기 제2 에피택셜 층을 상기 핀으로부터 분리한다. 일 실시형태에서, 상기 에피택셜 소스/드레인 영역은, 상기 제2 에피택셜 층 상에 있고 실리콘, 게르마늄 및 인을 포함하는 제3 에피택셜 층을 더 포함한다. 일 실시형태에서, 상기 에피택셜 소스/드레인 영역은, 상기 제3 에피택셜 층 상에 있는 제4 에피택셜 층을 더 포함하고, 상기 제4 에피택셜 층 상에 있는 제5 에피택셜 층을 더 포함하며, 상기 제4 에피택셜 층은 실리콘 및 인을 포함하고, 상기 제5 에피택셜 층은 실리콘 및 게르마늄을 포함한다. 일 실시형태에서, 상기 제3 에피택셜 층, 상기 제4 에피택셜 층 및 상기 제5 에피택셜 층은 상기 제1 에피택셜 층의 비소 농도보다 낮은 농도의 비소를 갖는다. 일 실시형태에서, 상기 제1 에피택셜 층은 0.5% 내지 2% 범위로 게르마늄의 원자 농도를 갖는다.
당업자가 본원의 양태를 보다 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (5)

  1. 디바이스로서,
    기판으로부터 연장되는 핀;
    상기 핀의 측벽들을 따라 그리고 그 위에 있는 게이트 스택;
    상기 게이트 스택의 측벽을 따라 있는 게이트 스페이서; 및
    상기 핀 내에 있고 상기 게이트 스페이서에 인접한 에피택셜 소스/드레인 영역으로서,
    상기 핀 상에 있고 실리콘, 게르마늄 및 비소를 포함하는 제1 에피택셜 층; 및
    상기 제1 에피택셜 층 상에 있고 실리콘 및 인을 포함하는 제2 에피택셜 층을 포함하고, 상기 제1 에피택셜 층은 상기 제2 에피택셜 층을 상기 핀으로부터 분리하는 것인, 에피택셜 소스/드레인 영역
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 에피택셜 소스/드레인 영역은, 상기 제2 에피택셜 층 상에 있고 실리콘, 게르마늄 및 인을 포함하는 제3 에피택셜 층을 더 포함하는 것인, 디바이스.
  3. 제2항에 있어서, 상기 에피택셜 소스/드레인 영역은, 상기 제3 에피택셜 층 상에 있는 제4 에피택셜 층을 더 포함하고, 상기 제4 에피택셜 층 상에 있는 제5 에피택셜 층을 더 포함하며, 상기 제4 에피택셜 층은 실리콘 및 인을 포함하고, 상기 제5 에피택셜 층은 실리콘 및 게르마늄을 포함하는 것인, 디바이스.
  4. 제3항에 있어서, 상기 제3 에피택셜 층, 상기 제4 에피택셜 층 및 상기 제5 에피택셜 층은 상기 제1 에피택셜 층의 비소 농도보다 낮은 농도의 비소를 갖는 것인, 디바이스.
  5. 제1항에 있어서, 상기 제1 에피택셜 층은 0.5% 내지 2% 범위로 게르마늄의 원자 농도를 갖는 것인, 디바이스.
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