DE102019117191A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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- H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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Abstract
Eine Vorrichtung umfasst eine Finne, die sich von einem Substrat aus erstreckt, einen Gate-Stapel über und entlang der Seitenwände der Finne, einen Gate-Abstandhalter entlang einer Seitenwand des Gate-Stapels und einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gate-Abstandhalter. Der epitaktische Source/Drain-Bereich umfasst eine erste epitaktische Schicht auf der Finne, die erste epitaktische Schicht umfasst Silizium, Germanium und Arsen, und eine zweite epitaktische Schicht auf der ersten epitaktischen Schicht, die zweite epitaktische Schicht umfasst Silizium und Phosphor, die erste epitaktische Schicht trennt die zweite epitaktische Schicht von der Finne. Der epitaktische Source/Drain-Bereich umfasst weiterhin eine dritte epitaktische Schicht auf der zweiten epitaktischen Schicht, die dritte epitaktische Schicht umfasst Silizium, Germanium und Phosphor.
Description
- PRIORITÄT
- Diese Anmeldung beansprucht die Priorität der am 27. September 2018 eingereichten vorläufigen
US-Patentanmeldung Nr. 62/737.770 - HINTERGRUND
- Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z.B. PCs, Handys, Digitalkameras und andere elektronische Geräte. Halbleiterbauelemente werden typischerweise hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten auf einem Halbleitersubstrat nacheinander abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
- Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierung der minimalen Merkmalsgröße, wodurch mehr Komponenten in einen bestimmten Bereich integriert werden können. Da jedoch die Mindestfunktionsgrößen reduziert werden, entstehen zusätzliche Probleme, die behandelt werden sollten.
- Figurenliste
- Die Aspekte der vorliegenden Offenbarung lassen sich am besten aus der folgenden detaillierten Beschreibung entnehmen, wenn sie mit den dazugehörigen Zahlen gelesen werden. Es wird darauf hingewiesen, dass gemäß der in der Branche üblichen Praxis verschiedene Merkmale nicht skaliert werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur besseren Übersichtlichkeit der Diskussion beliebig vergrößert oder verkleinert werden.
-
- Die
2 ,3 ,4 ,5 ,6 ,7 ,8A ,8B ,9A und9B sind Querschnittsansichten der Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. -
10 ist eine Querschnittsansicht zum Ausbilden einer Aussparung im Source/Drain-Bereich einer Finne in einem Zwischenschritt bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. - Die
-
13 ist eine Veranschaulichung eines Dotierstoffprofils einer epitaktischen Source/Drain-Region eines FinFET gemäß einigen Ausführungsformen. - Die
14A ,14B ,15A ,15B ,16A ,16B ,17A ,17B ,18A ,18B ,19A ,19B ,20A und20B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung enthält viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Im Folgenden werden konkrete Beispiele für Komponenten und Vereinbarungen beschrieben, um die vorliegende Offenlegung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen keine Einschränkung darstellen. So kann beispielsweise die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen können. Darüber hinaus kann die vorliegende Offenbarung in den verschiedenen Beispielen Referenznummern und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert an sich nicht eine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen.
- Darüber hinaus können hierin räumlich verwandte Begriffe wie „unten“, „unten“, „unten“, „unten“, „oben“, „oben“, „oben“ und dergleichen zur besseren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder einer anderen Funktion oder einem anderen Merkmal zu beschreiben, wie in den Abbildungen dargestellt. Die räumlich relativen Begriffe sollen neben der in den Abbildungen dargestellten Orientierung auch unterschiedliche Ausrichtungen des verwendeten oder betriebenen Gerätes umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
- Verschiedene Ausführungsformen werden hierin in einem bestimmten Kontext diskutiert, nämlich die Bildung epitaktischer Source/Drain-Bereiche in einem FinFET-Transistor vom n-Typ. Es können jedoch verschiedene Ausführungsformen auf andere Halbleiterbauelemente/Prozesse, wie beispielsweise Planartransistoren, angewendet werden. In einigen Ausführungsformen umfassen die hierin beschriebenen epitaktischen Source/Drain-Bereiche eine untere Schicht aus mit Arsen (As) dotiertem Silizium-Germanium (SiGe). In einigen Fällen ermöglicht das Vorhandensein von Ge eine erhöhte Konzentration an aktivierten Als Dotierstoffen. Zusätzlich kann das Vorhandensein von As in der unteren Schicht andere Dotierstoffe daran hindern, in andere Bereiche des FinFET zu diffundieren.
-
58 auf einem Substrat50 (z.B. einem Halbleitersubstrat). Isolationsbereiche56 sind im Substrat50 angeordnet, und die Finne58 ragt über und von den benachbarten Isolationsbereichen56 heraus. Obwohl die Isolationsbereiche56 als vom Substrat50 getrennt beschrieben/abgebildet sind, kann, wie hierin verwendet, der Begriff „Substrat“ nur für das Halbleitersubstrat oder ein Halbleitersubstrat einschließlich der Isolationsbereiche verwendet werden. Eine dielektrische Gate-Schicht92 befindet sich entlang der Seitenwände und über einer Oberseite der Finne58 , und eine Gate-Elektrode94 ist über der dielektrischen Gate-Schicht92 . Die Source/Drain-Bereiche82 sind auf gegenüberliegenden Seiten der Finne58 in Bezug auf die dielektrische Gateschicht92 und die Gate-Elektrode94 angeordnet.A-A liegt entlang einer Längsachse der Gate-Elektrode94 und in einer Richtung, beispielsweise senkrecht zur Stromflussrichtung zwischen den Source/Drain-Bereichen82 des FinFET. Der QuerschnittB-B steht senkrecht zum QuerschnittA-A und verläuft entlang einer Längsachse der Finne58 und in einer Richtung, die beispielsweise einen Stromfluss zwischen den Source/Drain-Bereichen82 des FinFET ermöglicht. Der QuerschnittC-C ist parallel zum QuerschnittA-A und erstreckt sich durch einen Source/Drain-Bereich des FinFET. Die nachfolgenden Abbildungen beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte. - Einige der hierin diskutierten Ausführungsformen werden im Zusammenhang mit FinFETs diskutiert, die mit einem Gate-Last-Prozess gebildet wurden. In anderen Ausführungsformen kann ein Gate-First-Verfahren verwendet werden. Auch einige Ausführungsformen betrachten Aspekte, die in planaren Vorrichtungen verwendet werden, wie beispielsweise planare FETs.
- Die
A-A , mit Ausnahme von mehreren Finnen/FinFETs. In den8A bis9B und15A bis20B sind die Figuren, die mit einer „A “-Bezeichnung enden, entlang des in1 dargestellten ReferenzquerschnittsA-A und die Figuren, die mit einer „B “-Bezeichnung enden, entlang eines ähnlichen QuerschnittsB-B dargestellt, der in1 dargestellt ist, mit Ausnahme von mehreren Finnen/FinFETs. DieC-C dargestellt, mit Ausnahme von mehreren Finnen/FinFETs. - In
2 ist ein Substrat50 vorgesehen. Das Substrat50 kann ein Halbleitersubstrat, wie beispielsweise ein Bulk-Hlbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen sein, das dotiert (z.B. mit einem p-Typ oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Substrat50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat, aufgebracht. Andere Substrate, wie z.B. ein mehrschichtiges oder gradientes Substrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen derselben umfassen. - Verschiedene Bereiche des Substrats
50 können zur Bildung von n-artigen Bauelementen, wie z.B. NMOS-Transistoren (z.B. n-artige FinFETs) oder zur Bildung von p-artigen Bauelementen, wie z.B. PMOS-Transistoren (z.B. p-artige FinFETs), verwendet werden. Bereiche des Substrats50 , in denen n- oder p-artige Vorrichtungen ausgebildet werden, werden im Folgenden jeweils als „NMOS-Bereiche“ oder „PMOS-Bereiche“ bezeichnet. Die2-20B veranschaulichen einen NMOS-Bereich des Substrats50 , obwohl, wie unten beschrieben, die2-10 auch auf PMOS-Bereiche des Substrats50 anwendbar sein können. Verschiedene Bereiche (z.B. NMOS-Bereiche und/oder PMOS-Bereiche) des Substrats50 können physikalisch getrennt werden, und es können beliebig viele Vorrichtungsmerkmale (z.B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) zwischen verschiedenen Bereichen angeordnet werden. - In
3 sind im Substrat50 Finnen58 gebildet. Die Finnen58 können z.B. Halbleiterstreifen sein. In einigen Ausführungsformen können die Finnen58 im Substrat50 durch das Ätzen von Gräben im Substrat50 ausgebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie beispielsweise ein reaktiver Ionenätzer (RIE), Neutralstrahlätzer (NBE), dergleichen oder eine Kombination derselben. Die Ätzung kann anisotrop sein. - Die Finnen können mit jedem geeigneten Verfahren gemustert werden. So können beispielsweise die Finnen mit einem oder mehreren photolithografischen Verfahren, einschließlich Doppel-Strukturieren oder Mehrfach-Strukturieren, strukturiert werden. Im Allgemeinen kombinieren Doppelmuster- oder Mehrmusterprozesse Photolithographie und selbstausrichtende Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise kleinere Teilungen aufweisen als das, was sonst mit einem einzigen, direkten Photolithographieprozess möglich ist. So wird beispielsweise in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und mit einem photolithografischen Verfahren strukturiert. Abstandhalter werden entlang der gemusterten Opferschicht nach einem selbstausrichtenden Verfahren gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandhalter können dann zur Musterung der Finnen verwendet werden.
- In
4 wird ein Isoliermaterial54 über dem Substrat50 und zwischen benachbarten Finnen58 gebildet. Das Isolationsmaterial54 kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, sein und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachbehandlung zur Umwandlung in ein anderes Material, wie beispielsweise ein Oxid), die gleiche oder eine Kombination davon ausgebildet werden. Andere Isoliermaterialien, die nach einem akzeptablen Verfahren hergestellt werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Glühvorgang kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform ist das Isoliermaterial54 so ausgebildet, dass überschüssiges Isoliermaterial54 die Finnen58 bedeckt. - In
5 wird ein Planarisierungsprozess auf das Isoliermaterial54 angewendet. In einigen Ausführungsformen umfasst der Planarisierungsprozess eine chemisch-mechanische Politur (CMP), einen Ätz- und Rückseitenprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess stellt die Finnen58 frei. Die Oberflächen der Finnen58 und des Isoliermaterials54 sind nach Abschluss des Planarisierungsprozesses auf einer Ebene. - In
6 ist das Isoliermaterial54 vertieft, um die Bereiche56 der Flachgrabenisolierung (STI) zu bilden. Das Isoliermaterial54 ist so vertieft, dass die Finnen58 im Bereich50B und im Bereich50C aus den benachbarten STI-Bereichen56 ragen. Weiterhin können die oberen Oberflächen der STI-Bereiche56 eine ebene Oberfläche wie abgebildet, eine konvexe Oberfläche, eine konkave Oberfläche (z.B. Geschirrspüler) oder eine Kombination derselben aufweisen. Die Deckflächen der STI-Bereiche56 können durch eine geeignete Ätzung flach, konvex und/oder konkav geformt werden. Die STI-Bereiche56 können mit einem akzeptablen Ätzverfahren, wie beispielsweise einem Verfahren, das für das Material des Isoliermaterials54 selektiv ist, vertieft werden. - Der in den
2 bis6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen58 ausgebildet werden können. In einigen Ausführungsformen kann eine dielektrische Schicht über einer Oberseite des Substrats50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben gewachsen sein; und die dielektrische Schicht kann so vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht herausragen, um Finnen zu bilden. In einigen Ausführungsformen können heteroepitaktische Strukturen für die Finnen58 verwendet werden. So können beispielsweise die Finnen58 in5 vertieft werden, und ein anderes Material als die Finnen58 kann an ihrer Stelle epitaktisch gewachsen sein. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können epitaktisch in den Gräben unter Verwendung eines vom Substrat50 verschiedenen Materials gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen58 zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorherige und nachfolgende Implantationen verhindern kann, obwohl In-situ- und Implantatdotierung zusammen verwendet werden können. Darüber hinaus kann es vorteilhaft sein, ein Material in einem NMOS-Bereich, der sich von dem Material in einem PMOS-Bereich unterscheidet, epitaktisch zu wachsen. In verschiedenen Ausführungsformen können die Finnen58 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet sein. Zu den verfügbaren Materialien für die Bildung von III-V-Verbindungshalbleitern gehören beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen. - Weiterhin können in
6 geeignete Vertiefungen (nicht dargestellt) in den Finnen58 , den Finnen58 und/oder dem Substrat50 ausgebildet werden. In einigen Ausführungsformen können P-Wells in NMOS-Bereichen und N-Wells in einem oder mehreren verschiedenen PMOS-Bereichen ausgebildet werden. In den Ausführungsformen mit verschiedenen Welltypen können die verschiedenen Implantatschritte für verschiedene Regionen mit einem Photoresist oder anderen Masken erreicht werden (nicht dargestellt). So kann beispielsweise ein Photoresist über den Finnen58 und den STI-Bereichen56 ausgebildet werden. Der Photoresist wird dann strukturiert, um einen anderen Bereich des Substrats50 freizulegen, wie beispielsweise einen oder mehrere PMOS-Bereiche. Der Photoresist kann mit Hilfe einer Spin-on-Technik gebildet und mit geeigneten photolithographischen Techniken strukturiert werden. Sobald der Photoresist gemustert ist, wird ein n-Verunreinigungsimplantat in den PMOS-Bereichen durchgeführt, und der Photoresist kann als Maske fungieren, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in andere Bereiche implantiert werden, wie beispielsweise in den in6 gezeigten NMOS-Bereich oder andere NMOS-Bereiche. Die Verunreinigungen vom n-Typ können Phosphor, Arsen oder dergleichen sein, die in den Bereich bis zu einer Konzentration von gleich oder weniger als 1018 cm-3 implantiert sind, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantat wird der Photoresist entfernt, z.B. durch einen akzeptablen Veraschungsprozess. - Nach der Implantation der PMOS-Region bildet sich ein Photoresist über den Finnen
58 und den STI-Regionen56 . Der Photoresist ist so strukturiert, dass er NMOS-Bereiche des Substrats50 freilegt, wie beispielsweise den in6 dargestellten NMOS-Bereich oder einen anderen NMOS-Bereich. Der Photoresist kann mit Hilfe einer Spin-On-Technik gebildet und mit geeigneten photolithographischen Techniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann ein p-artiges Verunreinigungsimplantat in den NMOS-Bereichen durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-artige Verunreinigungen in die PMOS-Bereiche implantiert werden. Die p-artigen Verunreinigungen können Bor, BF2 oder dergleichen sein, die in den Bereich bis zu einer Konzentration von gleich oder weniger als 1018 cm-3 implantiert sind, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantat kann der Photoresist entfernt werden, z.B. durch ein akzeptables Veraschungsverfahren. - Nach den Implantaten kann eine Glühung durchgeführt werden, um die implantierten p- und/oder n-artigen Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gewachsenen Materialien von epitaktischen Finnen während des Wachstums in situ dotiert sein, was die Implantationen verhindern kann, obwohl In-situ- und Implantatdotierung zusammen verwendet werden können.
- In
7 wird eine dielektrische Blindschicht60 auf den Finnen58 gebildet. Die dielektrische Blindschicht60 kann beispielsweise ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), eine Kombination davon oder dergleichen sein und kann nach akzeptablen Techniken abgeschieden oder thermisch gewachsen sein. Über der dielektrischen Blindschicht60 und den STI-Bereichen56 wird eine Dummy-Gate-Schicht62 und über der Dummy-Gate-Schicht62 eine Maskenschicht64 gebildet. Die Dummy-Gate-Schicht62 kann über der Dummy-Dielektrikumsschicht60 abgeschieden und dann planarisiert werden, beispielsweise durch einen CMP. Die Maskenschicht64 kann über der Dummy-Gate-Lage62 abgeschieden werden. Die Dummy-Gate-Lage62 kann ein leitfähiges Material sein und aus einer Gruppe ausgewählt werden, die Polykristallin-Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium herzustellen. Die Dummy-Gate-Schicht62 kann durch physikalische Dampfabscheidung (PVD), CVD, Sputterabscheidung oder andere in der Technik bekannte und verwendete Techniken zum Abscheiden von leitfähigen Materialien abgeschieden werden. Die Dummy-Gate-Lage62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität aus dem Ätzen von Isolationsbereichen aufweisen. Die Maskenschicht64 kann beispielsweise ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), SiON, andere Materialien, dergleichen oder mehrere Schichten davon umfassen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht62 und eine einzelne Maskenschicht64 sowohl über NMOS-Bereiche als auch über PMOS-Bereiche gebildet. In einigen Ausführungsformen können separate Dummy-Gate-Schichten in NMOS-Bereichen und PMOS-Bereichen und separate Masken-Schichten in NMOS-Bereichen und PMOS-Bereichen ausgebildet werden. - Die
8A bis16B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsvorrichtungen. In den8A und8B kann die Maskenschicht64 mit akzeptablen Photolithographie- und Ätztechniken strukturiert werden, um die Masken74 zu bilden. Das Muster der Masken74 kann dann durch eine akzeptable Ätztechnik auf die Dummy-Gate-Lage62 und die Dummy-Dielektrikum-Lage60 übertragen werden, um Dummy-Gates72 zu bilden. Die Dummy-Gates72 decken die jeweiligen Kanalbereiche der Finnen58 ab. Das Muster der Masken74 kann verwendet werden, um jedes der Dummy-Gate72 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen epitaktischen Finnen58 verläuft. - Weiterhin können in den
8A und8B Abstandshalter80 für die Gate-Dichtung auf freiliegenden Oberflächen der Dummy-Gate72 , der Masken74 und/oder der Finnen58 ausgebildet werden. Eine thermische Oxidation oder eine Abscheidung mit anschließender anisotroper Ätzung kann die Abstandshalter80 bilden. - Nach der Bildung der Gate-Dichtung Abstandhalter
80 können Implantate für leicht dotierte Source/Drain (LDD)-Bereiche (nicht ausdrücklich dargestellt) durchgeführt werden. In den Ausführungsformen mit verschiedenen Gerätetypen, ähnlich wie bei den vorstehend in6 beschriebenen Implantaten, kann über einem ersten Bereich eine Maske, wie beispielsweise ein Photoresist, ausgebildet werden, während ein zweiter Bereich freigelegt wird, und es können geeignete Verunreinigungen vom Typ (z.B. n-Typ oder p-Typ) in die freigelegten Finnen58 im zweiten Bereich implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann unter Freilegung des ersten Bereichs eine Maske, wie beispielsweise ein Photoresist, über dem zweiten Bereich ausgebildet werden, und den freiliegenden Finnen58 im ersten Bereich können geeignete Verunreinigungen implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die beliebigen der zuvor genannten n-Verunreinigungen sein, und die p-Verunreinigungen können die beliebigen der zuvor genannten p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Glühen kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren. - In den
9A und9B sind an den Abstandshaltern80 entlang der Seitenwände der Blindgänger72 und der Masken74 Gate-Distanzstücke86 ausgebildet. Die Gate-Distanzstücke86 können durch konforme Abscheidung eines Materials und anschließendes anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gate-Distanzstücke86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein. - In den
10-12 werden in den Finnen58 gemäß einigen Ausführungsformen epitaktische Source-/Drain-Bereiche82 gebildet. Die10-12 sind entlang des ReferenzquerschnittsB-B veranschaulicht und zeigen die Bildung eines epitaktischen Source/Drain-Bereichs82 in einer Finne58 zwischen benachbarten Dummy-Gates72 . Die epitaktischen Source/Drain-Bereiche82 sind in den Finnen58 so ausgebildet, dass jedes Dummy-Gate72 zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Bereiche82 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche82 durch die LDD-Bereiche erstrecken. In einigen Ausführungsformen werden die Abstandshalter80 und86 verwendet, um die epitaktischen Source/Drain-Bereiche82 von den Dummy-Gates72 zu trennen. - Während der Bildung der epitaktischen Source/Drain-Bereiche
82 können PMOS-Bereiche durch eine Maske maskiert werden (nicht dargestellt). Unter Bezugnahme auf10 wird ein Musterungsprozess an den Finnen58 durchgeführt, um Aussparungen81 in den Source/Drain-Bereichen der Finnen58 zu bilden. Der Musterungsprozess kann so durchgeführt werden, dass die Aussparungen81 zwischen benachbarten Dummy-Gate-Stapeln72 (in Innenbereichen der Finnen58 ) oder zwischen einem Isolationsbereich56 und benachbarten Dummy-Gate-Stapeln72 (in Endbereichen der Finnen58 ) ausgebildet werden. In einigen Ausführungsformen kann der Strukturierungsprozess ein geeignetes anisotropes Trockenätzverfahren umfassen, während die Dummy-Gate-Stapel72 , die Gate-Abstandshalter86 und/oder die Isolationsbereiche56 als kombinierte Maske verwendet werden. In einigen Ausführungsformen können die Aussparungen81 mit einer vertikalen Tiefe zwischen etwa 40 nm und etwa 80 nm von der Oberseite der Finnen58 ausgebildet werden. Das geeignete anisotrope Trockenätzverfahren kann eine reaktive Ionenätzung (RIE), Neutronenstrahlätzung (NBE), dergleichen oder eine Kombination derselben umfassen. In einigen Ausführungsformen, in denen die RIE im ersten Strukturierungsprozess verwendet wird, können Prozessparameter wie beispielsweise ein Prozessgasgemisch, eine Spannungsvorspannung und eine HF-Leistung so gewählt werden, dass das Ätzen überwiegend unter Verwendung von physikalischem Ätzen, wie beispielsweise Ionenbeschuss, und nicht unter Verwendung von chemischem Ätzen, wie beispielsweise Radikalätzen durch chemische Reaktionen, erfolgt. In einigen Ausführungsformen kann eine Spannungsvorspannung erhöht werden, um die Energie der im Ionenbeschussprozess verwendeten Ionen zu erhöhen und damit die Rate des physikalischen Ätzens zu erhöhen. Da das physikalische Ätzen in anisotroper Natur und das chemische Ätzen isotroper Natur ist, weist ein solcher Ätzprozess eine Ätzrate in vertikaler Richtung auf, die größer ist als eine Ätzrate in Querrichtung. In einigen Ausführungsformen kann der anisotrope Ätzprozess mit einem Prozessgasgemisch einschließlich CH3F, CH4, HBr, O2, Ar, Ar, dergleichen oder einer Kombination derselben durchgeführt werden. In einigen Ausführungsformen bildet der Musterungsprozess Aussparungen81 mit U-förmigen Bodenflächen. Die Aussparungen81 können auch als U-förmige Aussparungen81 bezeichnet werden, von denen eine exemplarische Aussparung81 in10 dargestellt ist. - Die
11-12 veranschaulichen die Bildung eines epitaktischen Source-/Drainbereichs82 innerhalb einer Aussparung81 gemäß einigen Ausführungsformen. Die epitaktischen Source/Drain-Bereiche82 können jedes akzeptable Material umfassen, wie es für FinFETs vom n-Typ geeignet ist. In einigen Ausführungsformen werden die epitaktischen Source-/Drain-Bereiche82 aus mehreren epitaktischen Schichten gebildet. In einigen Ausführungsformen können die verschiedenen epitaktischen Schichten eines epitaktischen Source-/Drainbereichs82 unterschiedliche Zusammensetzungen von Halbleitermaterialien, verschiedene Dotierstoffe oder Kombinationen von Dotierstoffen oder unterschiedliche Konzentrationen von einem oder mehreren Dotierstoffen aufweisen. Die Übergänge zwischen verschiedenen epitaktischen Schichten der epitaktischen Source-/Drain-Bereiche82 können abrupt oder allmählich sein. In der in12 dargestellten Ausführungsform ist der epitaktische Source-/Drainbereich82 dargestellt, der mehrere epitaktische Schichten82A-E umfasst, die hierin gemeinsam als epitaktischer Source-/Drainbereich82 bezeichnet werden können. Die epitaktischen Source/Drain-Bereiche82 können Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen58 angehoben sind, und können Facetten aufweisen. In einigen Ausführungsformen kann ein Glühvorgang durchgeführt werden, nachdem die epitaktischen Source/Drain-Bereiche82 gebildet wurden. In einigen Ausführungsformen kann ein Glühvorgang während der Bildung der epitaktischen Source-/Drain-Bereiche82 durchgeführt werden, beispielsweise nach dem Wachseneiner epitaktischen Schicht eines epitaktischen Source-/Drainbereichs82 . - In
11 wird eine erste epitaktische Schicht82A in der Aussparung81 aufgewachsen. In einigen Ausführungsformen ist die erste epitaktische Schicht82A Silizium (Si) und kann andere Halbleitermaterialien wie Germanium (Ge), Dotierstoffe wie Gallium (Ga), Kohlenstoff (C), Arsen (As) oder Phosphor (P) oder andere Materialien umfassen. So kann beispielsweise die erste epitaktische Schicht82A eine Zusammensetzung aus Sii-xGex umfassen, wobei x den Atomanteil von Ge bezeichnet, und die in der ersten epitaktischen Schicht82A einheitlich sein kann oder auch nicht. Der Atomanteil x kann in einigen Ausführungsformen zwischen etwa 0,001 und etwa 0,05, wie beispielsweise etwa 0,005, liegen. In einigen Fällen kann die Integration von Ge in die erste epitaktische Schicht82A die Feststofflöslichkeit von Dotierstoffen (z.B. P, As, etc.) in der ersten epitaktischen Schicht82A erhöhen, wodurch eine höhere Konzentration an aktivierten Dotierstoffen ermöglicht wird (siehe unten). In einigen Ausführungsformen sind die Konzentrationsprofile von As, P oder anderen Dotierstoffen in der ersten epitaktischen Schicht82A nicht einheitlich. So können beispielsweise Abschnitte der ersten epitaktischen Schicht82A , die weiter von den Seitenwänden der Aussparung81 entfernt sind (d.h. nahe der Oberseite „TS “), eine höhere Konzentration von P aufweisen als Abschnitte der ersten epitaktischen Schicht82A , die näher an den Seitenwänden der Aussparung81 liegen (d.h. nahe der Unterseite „BS “). Als weiteres Beispiel kann das Konzentrationsprofil von As innerhalb der ersten epitaktischen Schicht82A und sowohl von der Oberseite („TS “) als auch von der Unterseite („BS “) entfernt am größten sein. Dies sind Beispiele, und andere Konzentrationsprofile von Dotierstoffen sind in anderen Ausführungsformen möglich. - Die erste epitaktische Schicht
82A kann als Schicht aufgewachsen sein, die die Oberflächen der Aussparung81 bedeckt (z.B. konform) und kann eine Dicke auf den Oberflächen der Aussparung81 zwischen etwa 0,5 nm und etwa 15 nm aufweisen. In einigen Ausführungsformen kann die erste epitaktische Schicht82A als mehrere epitaktische Unterschichten aufgewachsen werden. So kann beispielsweise die erste epitaktische Schicht82A sequentiell als erste Unterschicht, zweite Unterschicht und dritte Unterschicht aufgewachsen werden. Die erste Unterschicht kann SiGe dotiert sein mit As, das zwischen etwa 0,5 nm und etwa 10 nm dick ist. Die erste Unterschicht kann mit einer atomaren Konzentration von Ge zwischen etwa 0,1% und etwa 5% und einer Konzentration von As zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 aufgewachsen sein. In einigen Fällen wird die erste Unterschicht ohne explizite Einbeziehung von P gezüchtet, wobei P anschließend in die erste Unterschicht diffundieren kann, wie nachfolgend beschrieben. Die zweite Unterschicht kann SiGe sein, das mit As und P dotiert ist, das zwischen etwa 1 nm und etwa 10 nm dick ist. Die zweite Unterschicht kann mit einer atomaren Konzentration von Ge zwischen etwa 0,1% und etwa 5%, mit einer Konzentration von As zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 und mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 1E21 cm-3 aufgewachsen sein. Die dritte Unterschicht kann Si dotiert mit P sein, das zwischen etwa 1 nm und etwa 10 nm dick ist. Die dritte Unterschicht kann mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 2E21 cm-3 gezüchtet werden. Dies sind Beispiele, und die erste epitaktische Schicht82A kann mehr Unterschichten, weniger Unterschichten oder Unterschichten mit unterschiedlichen Zusammensetzungen, Dicken oder Eigenschaften in anderen Ausführungsformen aufweisen. In einigen Fällen können Dotierstoffe anderer Unterschichten oder epitaktischer Schichten so diffundieren, dass eine Unterschicht eine Konzentration ungleich Null von einem oder mehreren Dotierstoffen enthalten kann, die während des Wachstums dieser Unterschicht nicht explizit eingebaut wurden. - In einigen Ausführungsformen wird die erste epitaktische Schicht
82A gebildet, wobei die Dotierstoffe (z.B. Ge, As, P, etc.) während des Wachstums in-situ eingebracht werden. In einigen Ausführungsformen können die Konzentrationsprofile der Dotierstoffe durch Steuern der während des Wachstums der ersten epitaktischen Schicht82A eingebrachten Dotierstoffmengen gesteuert werden. So kann beispielsweise die erste epitaktische Schicht82A als SiGe mit der größten Konzentration von Ge ausgebildet werden, die ungefähr mit der größten Konzentration von As übereinstimmt. In einigen Ausführungsformen wird die erste epitaktische Schicht82A als undotiertes Si innerhalb der Aussparung81 gezüchtet, und dann werden Arten wie Ge, Ga, As und/oder P in die erste epitaktische Schicht82A implantiert. In einigen Ausführungsformen wird kein Si angebaut, und die Spezies werden in die freiliegenden Oberflächen der Aussparung81 implantiert. Nach der Implantation kann ein Glühvorgang durchgeführt werden, um die implantierte Spezies zu aktivieren. - Das Einbringen von Ge in das Material der ersten epitaktischen Schicht
82A kann Vorteile bringen. So kann beispielsweise die Anwesenheit von Ge in Si die Menge der Dotierstoffe wie As oder P erhöhen, die während eines Glühvorgangs aktiviert werden. Atome von Ge sind größer als Atome von Si, und daher können die freien Stellen in SiGe größer sein als die freien Stellen in Si. Die Verfügbarkeit größerer Stellenangebote kann es ermöglichen, dass Dotierstoffe wie As oder P leichter in einen freien Standort migrieren und während eines Glühvorgangs zu einem aktiven Dotierstoff werden. So kann das Vorhandensein von Ge die Feststofflöslichkeit von Dotierstoffen wie As oder P verbessern. Auf diese Weise kann die aktive Dotierstoffkonzentration einer epitaktischen Schicht (wie der ersten epitaktischen Schicht82A) erhöht werden. In einigen Ausführungsformen kann Ga anstelle von oder zusätzlich zu Ge verwendet werden, um die Feststofflöslichkeit von Dotierstoffen zu verbessern. - Zusätzlich kann das Vorhandensein von As innerhalb der ersten epitaktischen Schicht
82A einige P-Atome daran hindern, in die erste epitaktische Schicht82A zu diffundieren. Durch Dotierung der ersten Epitaxialschicht mit As kann die Menge der P-Atome, die durch die erste Epitaxialschicht82A diffundieren können, reduziert werden. Die diffundierenden P-Atome können beispielsweise aus P-dotierten epitaktischen Schichten bestehen, die über der ersten epitaktischen Schicht82A gebildet sind, wie beispielsweise eine oder mehrere der nachfolgend beschriebenen epitaktischen Schichten82B-E . In einigen Fällen können P-Atome, die in die Finnen58 diffundiert sind, die Leistung der Vorrichtung verschlechtern, z.B. durch Verschlechterung des Kurzstreckeneffekts. Auf diese Weise kann die Verwendung von As in der ersten epitaktischen Schicht82A die Leistung der Vorrichtung verbessern, indem die Diffusion von Dotierstoffen (z.B. P-Atomen) in die Finnen58 reduziert wird. Wie beschrieben, kann die Verwendung von Ge mit As die Konzentration von As erhöhen, und somit kann die Anwesenheit von Ge mit As die diffusionsblockierenden Eigenschaften der ersten epitaktischen Schicht82A verbessern. - In
82B-E des epitaktischen Source-/Drainbereichs82 gemäß einer Ausführungsform gebildet. Die epitaktischen Schichten82B-E können mit einem einzigen epitaktischen Prozess oder mit separaten epitaktischen Prozessen ausgebildet werden. Die dargestellten epitaktischen Schichten82B-E sind exemplarische Beispiele, und in anderen Ausführungsformen kann der epitaktische Source-/Drainbereich82 mehr epitaktische Schichten, weniger epitaktische Schichten oder epitaktische Schichten mit unterschiedlichen Zusammensetzungen, Dicken oder anderen Eigenschaften aufweisen als in12 beschrieben. Die epitaktischen Schichten82B-E können andere Formen aufweisen als die in12 dargestellten. Diese und andere Abweichungen fallen in den Anwendungsbereich dieser Offenbarung. - In einigen Ausführungsformen kann eine zweite epitaktische Schicht
82B über der ersten epitaktischen Schicht82A ausgebildet werden. Die zweite epitaktische Schicht82B kann beispielsweise eine mit P dotierte Schicht aus Si sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. In einigen Ausführungsformen kann die zweite epitaktische Schicht82B mit einer Konzentration von P zwischen etwa 1E20 cm-3 und etwa 3E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die zweite epitaktische Schicht82B eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen. - In einigen Ausführungsformen kann eine dritte epitaktische Schicht
82C über der zweiten epitaktischen Schicht82B ausgebildet werden. Die dritte epitaktische Schicht82C kann beispielsweise eine mit P dotierte Schicht aus SiGe sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. Die dritte epitaktische Schicht82C kann mit einer Atomkonzentration von Ge zwischen etwa 0,1% und etwa 5% gewachsen sein. In einigen Ausführungsformen kann die dritte epitaktische Schicht82C mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 5E21 cm-3 gewachsen sein. In einigen Fällen kann die Integration von Ge in die dritte epitaktische Schicht82C die Feststofflöslichkeit von Dotierstoffen (z.B. P, As, etc.) in der dritten epitaktischen Schicht82C erhöhen und somit eine höhere Konzentration an aktivierten Dotierstoffen ermöglichen (siehe unten). In einigen Fällen kann die Integration von Ge in die dritte epitaktische Schicht82C eine verbesserte Kontrolle der Spannung ermöglichen, die auf die Finnen58 durch den epitaktischen Source-/Drainbereich82 ausgeübt wird. In einigen Ausführungsformen kann die dritte epitaktische Schicht82C eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen. In einigen Ausführungsformen kann die dritte epitaktische Schicht82C eine andere Form aufweisen, beispielsweise mit Oberflächen, die sich zu einem Punkt am unteren Ende der dritten epitaktischen Schicht82C verjüngen. - In einigen Ausführungsformen kann eine vierte epitaktische Schicht
82D über der dritten epitaktischen Schicht82C ausgebildet werden. Die vierte epitaktische Schicht82D kann beispielsweise eine mit P dotierte Schicht aus Si sein, die eine vertikale Dicke zwischen etwa 5 nm und etwa 30 nm aufweist. In einigen Ausführungsformen kann die vierte epitaktische Schicht82D mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 5E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die vierte epitaktische Schicht82D eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen. - In einigen Ausführungsformen kann eine fünfte epitaktische Schicht
82E über der vierten epitaktischen Schicht82B ausgebildet werden. Die fünfte epitaktische Schicht82E kann beispielsweise eine mit P dotierte Schicht aus SiGe sein, die eine vertikale Dicke zwischen etwa 1 nm und etwa 5 nm aufweist. Die fünfte epitaktische Schicht82E kann mit einer Atomkonzentration von Ge zwischen etwa 0,1% und etwa 5% gewachsen sein. In einigen Ausführungsformen kann die fünfte epitaktische Schicht82E mit einer Konzentration von P zwischen etwa 5E20 cm-3 und etwa 2E21 cm-3 gewachsen sein. In einigen Ausführungsformen kann die fünfte epitaktische Schicht82E C als Dotierstoff mit oder ohne P umfassen. In einigen Ausführungsformen kann die fünfte epitaktische Schicht82E als Si (ohne Ge) gewachsen sein. In einigen Fällen kann die Einbeziehung von Ge in die fünfte epitaktische Schicht82E die Kontaktierungen112 zum epitaktischen Source/Drain-Bereich82A verbessern, wie nachstehend in den20A-B erläutert. In einigen Ausführungsformen kann die fünfte epitaktische Schicht82E eine unterschiedliche Dicke aufweisen oder verschiedene Dotierstoffe oder Konzentrationen von Dotierstoffen umfassen. -
13 ist eine Veranschaulichung exemplarischer Dotierstoffkonzentrationsprofile eines epitaktischen Source-/Drainbereichs, die dem zuvor beschriebenen epitaktischen Source-/Drainbereich82 ähnlich sein können.130 zeigt ein Konzentrationsprofil von Ge, die Kurve132 zeigt ein Konzentrationsprofil von As und die Kurve134 zeigt ein Konzentrationsprofil von P. Die Tiefe in den epitaktischen Source/Drain-Bereich wird in vertikaler Richtung von der Oberseite des epitaktischen Source/Drain-Bereichs zur Unterseite des epitaktischen Source/Drain-Bereichs gemessen. So kann beispielsweise die Tiefe gemessen werden, wie inD “ für den epitaktischen Source-/Drainbereich82 angegeben. Die epitaktischen Schichten82A-E sind auch in13 dargestellt, obwohl die Angaben der epitaktischen Schichten82A-E ungefähr sind und als Beispiel dienen sollen. In anderen Ausführungsformen können sich epitaktische Schichten wie die epitaktischen Schichten82A-E in unterschiedlichen Tiefen befinden oder unterschiedliche relative Größen aufweisen. In einigen Ausführungsformen können andere Dotierstoffe als die in13 dargestellten oder andere Dotierstoffe als die in13 dargestellten vorhanden sein, und Dotierstoffe können unterschiedliche Konzentrationen oder unterschiedliche Konzentrationsprofile aufweisen. - Wie in
13 dargestellt, umfasst die erste epitaktische Schicht82A Ge, As und P Dotierstoffe. Die Dotierstoffe Ge und As haben jeweils eine maximale lokale Konzentration im Inneren der ersten epitaktischen Schicht82A . Die Konzentration von P innerhalb der ersten epitaktischen Schicht82A nimmt mit zunehmender Tiefe ab. Die zweite epitaktische Schicht82B umfasst P, mit relativ wenig Ge oder As. Die zweite epitaktische Schicht82B weist eine relativ gleichmäßige Konzentration von P auf, aber in einigen Fällen kann die Konzentration von P mit zunehmender Tiefe abnehmen. Die dritte epitaktische Schicht82C umfasst Ge und P. Die Konzentration von Ge hat eine maximale lokale Konzentration im Inneren der dritten epitaktischen Schicht82C . In einigen Fällen kann die maximale Konzentration von Ge innerhalb der dritten epitaktischen Schicht82C größer sein als die maximale Konzentration von Ge innerhalb der ersten epitaktischen Schicht82A . Die Konzentration von P innerhalb der dritten epitaktischen Schicht82C kann größer sein als die Konzentration von P innerhalb der zweiten epitaktischen Schicht82B . In einigen Fällen kann die größte Konzentration von P innerhalb des epitaktischen Source-/Drainbereichs82 innerhalb des dritten epitaktischen Bereichs82C liegen. Die vierte epitaktische Schicht82D umfasst P, mit relativ wenig Ge. Die Konzentration von P innerhalb der vierten epitaktischen Schicht82D kann größer sein als die Konzentration von P innerhalb der zweiten epitaktischen Schicht82B und kann kleiner sein als die Konzentration von P innerhalb der dritten epitaktischen Schicht82C . In einigen Fällen kann die Konzentration von P innerhalb der vierten epitaktischen Schicht82E mit zunehmender Tiefe zunehmen. Die fünfte epitaktische Schicht82E umfasst Ge und P. Die Konzentration von P in der fünften epitaktischen Schicht82E kann geringer sein als die einer oder mehrerer der anderen epitaktischen Schichten82A-D . Die Konzentration von Ge in der fünften epitaktischen Schicht82E kann geringer sein als die der epitaktischen Schichten82A oder82D . - Infolge der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Bereiche
82 verwendet werden, können die oberen Oberflächen der epitaktischen Source/Drain-Bereiche82 Facetten aufweisen, die sich seitlich nach außen über die Seitenwände der Finnen58 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source-/Drain-Bereiche82 eines FinFETs verschmelzen, wie in14A dargestellt. In anderen Ausführungsformen bleiben benachbarte Source-/Drain-Bereiche82 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in14B dargestellt. - Nach dem Ausbilden der epitaktischen Source/Drain-Bereiche
82 können epitaktische Source/Drain-Bereiche in einem PMOS-Bereich des Substrats50 ausgebildet werden (nicht dargestellt). Die epitaktischen Source/Drain-Bereiche können durch Maskieren des NMOS-Bereichs ausgebildet werden und die Finnen58 im PMOS-Bereich werden zu Aussparungen in den Finnen58 geätzt. Anschließend werden die epitaktischen Source/Drain-Bereiche im PMOS-Bereich epitaktisch in den Vertiefungen eingewachsen. Die epitaktischen Source/Drain-Bereiche im PMOS-Bereich können jedes akzeptable Material umfassen, wie es für FinFETs vom p-Typ geeignet ist. Wenn beispielsweise die Finne58 aus Silizium besteht, können die epitaktischen Source/Drain-Bereiche im PMOS-Bereich SiGe, SiGeB, Ge, Ge, GeSn oder dergleichen umfassen. Die epitaktischen Source/Drain-Bereiche im PMOS-Bereich können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen58 angehoben sind, Facetten aufweisen oder zusammengeführt werden. In einigen Ausführungsformen werden epitaktische Source/Drain-Bereiche im PMOS-Bereich gebildet, bevor die epitaktischen Source/Drain-Bereiche82 im NMOS-Bereich ausgebildet werden. - In den
15A-B ist eine ILD88 über der in den12 und14A-B dargestellten Struktur aufgebracht. Die ILD88 kann aus einem dielektrischen Material oder einem Halbleitermaterial gebildet und mit jedem geeigneten Verfahren, wie beispielsweise CVD, plasmaunterstützter CVD (PECVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), bordotiertes Phospho-Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen sein. Halbleitermaterialien können amorphes Si, SiGe, Ge oder dergleichen umfassen. Andere Isolations- oder Halbleitermaterialien, die durch ein akzeptables Verfahren ausgebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL)87 zwischen der ILD88 und den epitaktischen Source/Drain-Bereichen82 , der Hartmaske74 und den Gate-Distanzstücken86 angeordnet. Das CESL87 kann ein dielektrisches Material umfassen, wie beispielsweise SiN, SiO, SiON, SiO, SiON, dergleichen oder eine Kombination. - In den
16A und16B kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die Oberseite der ILD88 mit den Oberseite der Dummy-Gate72 auszurichten. Der Planarisierungsprozess kann auch die Masken74 an den Dummy-Gates72 und Teile der Abstandshalter80 und86 entlang der Seitenwände der Masken74 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gate72 , der Gate-Dichtung80 , der Gate-Distanzstücke86 und der ILD88 eben. Dementsprechend werden die oberen Oberflächen der Dummy-Gates72 durch die ILD88 freigelegt. - In den
17A und17B werden Die Dummy-Gates72 und Teile der dielektrischen Blindschicht60 , die direkt unter den freiliegenden Dummy-Gaten72 liegt, in einem oder mehreren Ätzschritten entfernt, so dass Aussparungen90 ausgebildet werden. In einigen Ausführungsformen werden Die Dummy-Gates72 durch ein anisotropes Trockenätzverfahren entfernt. So kann beispielsweise der Ätzprozess einen Trockenätzprozess mit Reaktionsgas(en) umfassen, das Die Dummy-Gates72 selektiv ätzt, ohne die ILD88 oder die Gate-Distanzstücke86 zu ätzen. Jede Aussparung90 stellt einen Kanalbereich einer jeweiligen Finne58 dar. Jeder Kanalbereich ist zwischen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche82 angeordnet. Während der Entfernung kann die dielektrische Blindschicht60 als Ätzstoppschicht verwendet werden, wenn Die Dummy-Gates72 geätzt werden. Die dielektrische Blindschicht60 kann dann nach dem Entfernen der Dummy-Gate72 entfernt werden. - In den
18A und18B sind dielektrischen Gateschichten92 und Gate-Elektroden94 für Ersatzgatter gebildet. Dielektrische Gate-Lagen92 werden konform in den Aussparungen90 abgeschieden, wie z.B. auf den Deckflächen und Seitenwänden der Finnen58 und auf den Seitenwänden der Gate-Dichtungsabstandhalter 80/Gate-Distanzstücke 86. Die dielektrischen Gateschichten92 können auch auf der Oberseite der ILD88 ausgebildet werden. Gemäß einigen Ausführungsformen umfassen die dielektrischen Gate-Schichten92 SiO, SiN, SiN, dergleichen oder MultiSchichten davon. In einigen Ausführungsformen sind die dielektrischen Gate-Schichten92 ein dielektrisches Material mit hohem K-Wert, und in diesen Ausführungsformen können die dielektrischen Gate-Schichten92 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb, dergleichen oder Kombinationen derselben umfassen. Die Herstellungsverfahren der dielektrischen Gateschichten92 können Molecular-Beam Deposition (MBD), ALD, PECVD oder dergleichen umfassen. - Die Gate-Elektroden
94 sind jeweils über den dielektrischen Gateschichten92 abgeschieden und füllen die restlichen Abschnitte der Aussparungen90 . Die Gate-Elektroden94 können ein metallhaltiges Material wie TiN, TaN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder mehrere Schichten davon umfassen. Obwohl beispielsweise eine einzelne Gate-Elektrode94 dargestellt ist, können in den Aussparungen90 beliebig viele Abstimmschichten für die Arbeitsfunktion abgeschieden werden. Nach dem Füllen der Gate-Elektroden94 kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gate-Schichten92 und das Material der Gate-Elektroden94 zu entfernen, wobei die überschüssigen Abschnitte über der Oberseite der ILD88 liegen. Die restlichen Materialabschnitte der Gate-Elektroden94 und der dielektrischen Gate-Schichten92 bilden somit Ersatzgatter der resultierenden FinFETs. Die Gate-Elektroden94 und die dielektrischen Gate-Schichten92 können gemeinsam als „Gate“ oder „Gate-Stapel“ bezeichnet werden. Das Tor und die Gate-Stapel können sich entlang der Seitenwände eines Kanalbereichs der Finnen58 erstrecken. - Die Bildung der dielektrischen Gate-Lagen
92 in NMOS-Bereichen und PMOS-Bereichen kann gleichzeitig erfolgen, so dass die dielektrischen Gate-Lagen92 in jedem Bereich aus den gleichen Materialien ausgebildet werden, und die Bildung der Gate-Elektroden94 kann gleichzeitig erfolgen, so dass die Gate-Elektroden94 in jedem Bereich aus den gleichen Materialien ausgebildet werden. In einigen Ausführungsformen können die dielektrischen Gate-Schichten92 in jedem Bereich durch verschiedene Prozesse ausgebildet werden, so dass die dielektrischen Gate-Schichten92 verschiedene Materialien sein können, und die Gate-Elektroden94 in jedem Bereich können durch verschiedene Prozesse ausgebildet werden, so dass die Gate-Elektroden94 verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um bei Verwendung verschiedener Prozesse geeignete Bereiche zu maskieren und freizulegen. - In den
19A-B ist eine ILD108 über der ILD88 hinterlegt. In einer Ausführungsform ist die ILD108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die ILD108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mit jedem geeigneten Verfahren, wie CVD, PECVD oder dergleichen, abgeschieden werden. - In den
20A-B werden durch die ILD108 und die ILD88 ein Gate-Kontaktierung110 und Source/Drain-Kontaktierungierungen112 gebildet. Öffnungen für die Source/Drain-Kontaktierungierungen112 werden durch die ILD108 und die ILD88 gebildet, und Öffnungen für die Gate-Kontaktierungen110 werden durch die ILD108 gebildet. Die Öffnungen können mit geeigneten Photolithographie- und Ätzverfahren hergestellt werden. In den Öffnungen werden eine Auskleidung, wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantal, Tantalnitrid, dergleichen oder eine Kombination umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel, dergleichen oder eine Kombination sein. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der ILD108 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontaktierungierungen112 und die Gate-Kontaktierungen110 in den Öffnungen. Ein Glühvorgang kann durchgeführt werden, um ein Silicid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen82 und den Source/Drain-Kontaktierungierungenn112 zu bilden. Die Kontaktierung110 ist physikalisch und elektrisch mit der Gate-Elektrode94 verbunden, und die Kontaktierungen112 sind physikalisch und elektrisch mit den epitaktischen Source/Drain-Bereichen82 verbunden. Die20A-B veranschaulichen die Kontaktierungen110 und112 im gleichen Querschnitt; in anderen Ausführungsformen können die Kontaktierungen110 und112 jedoch in unterschiedlichen Querschnitten angeordnet sein. Darüber hinaus sind die in den110 und112 lediglich veranschaulichend und nicht dazu bestimmt, in irgendeiner Weise einzuschränken. So kann beispielsweise die Kontaktierung110 wie abgebildet vertikal zur Finne58 ausgerichtet sein oder an einer anderen Stelle an der Gate-Elektrode94 angeordnet sein. Darüber hinaus können die Kontaktierungen112 vor, gleichzeitig mit oder nach dem Ausbilden der Kontakte110 ausgebildet werden. - Gemäß einer Ausführungsform umfasst ein Verfahren das Abscheiden eines Dummy-Gates über und entlang der Seitenwände einer sich von einem Substrat nach oben erstreckenden Finne, das Ausbilden eines Gate-Abstandshalters entlang einer Seitenwand des Dummy-Gates, das Ausbilden einer Aussparung in der Finne benachbart zum Gate-Abstandshalter und das Ausbilden eines Source/Drain-Bereichs in der Aussparung. Das Ausbilden des Source/Drain-Bereichs umfasst das Ausbilden einer ersten Schicht in der Vertiefung, wobei die erste Schicht Silizium umfasst, das mit einer ersten Konzentration von Germanium und einer ersten Konzentration eines ersten n-Typ-Dotiermittels dotiert ist, und das epitaktische Wachsen einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht Silizium umfasst, das mit einer Konzentration eines zweiten n-Typ-Dotiermittels dotiert ist, wobei sich das zweite n-Typ-Dotiermittel vom Typ n von dem ersten n-Typ-Dotiermittel unterscheidet, wobei die zweite Schicht eine zweite Germaniumkonzentration aufweist, die geringer ist als die erste Germaniumkonzentration, wobei die zweite Schicht eine zweite Konzentration des ersten n-Typ-Dotiermittels vom Typ n aufweist, die geringer ist als die erste Konzentration des ersten n-Typ-Dotiermittels, und wobei die erste Schicht die zweite Schicht von der Finne trennt. In einer Ausführungsform umfasst die erste Schicht weiterhin Gallium. In einer Ausführungsform ist das erste n-Typ-Dotiermittel Arsen. In einer Ausführungsform ist das zweite n-Typ-Dotiermittel Phosphor. In einer Ausführungsform umfasst die erste Schicht das zweite n-Typ-Dotiermittel, und eine erste Konzentration des zweiten n-Typ-Dotiermittels an einer oberen Oberfläche der ersten Schicht ist größer als eine zweite Konzentration des zweiten n-Typ-Dotiermittels an einer unteren Oberfläche der ersten Schicht. In einer Ausführungsform umfasst das Verfahren ferner das epitaktische Wachsen einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht eine andere Materialzusammensetzung aufweist als die erste Schicht, die dritte Schicht Silizium umfasst, das mit dem zweiten n-Typ-Dotiermittel dotiert ist. In einer Ausführungsform umfasst die dritte Schicht weiterhin Germanium. In einer Ausführungsform ist eine Konzentration des zweiten n-Typ-Dotiermittels in der dritten Schicht größer als die Konzentration des zweiten n-Typ-Dotiermittels in der zweiten Schicht. In einer Ausführungsform umfasst das Ausbilden der ersten Schicht in der Aussparung das Implantieren des ersten n-Typ-Dotiermittels in die Seitenwände der Aussparung.
- Gemäß einer Ausführungsform umfasst ein Verfahren das Ausbilden eines Dummy-Gates über und entlang der Seitenwände einer sich von einem Substrat nach oben erstreckenden Finne, das Ausbilden eines Gate-Abstandshalters entlang einer Seitenwand des Dummy-Gates, das anisotrope Ätzen einer Aussparung in der Finne benachbart zum Gate-Abstandshalter und das epitaktische Wachsen eines Source/Drain-Bereichs in der Aussparung. Epitaktisches Wachsen des Source/Drain-Bereichs umfasst das Wachsen einer dotierten Siliziumschicht, die die Aussparung abdeckt, wobei die erste dotierte Siliziumschicht ein Germanium-Dotiermittel und ein erstes n-Typ-Dotiermittel umfasst, und das Wachsen einer zweiten dotierten Siliziumschicht auf der ersten dotierten Siliziumschicht, wobei die zweite dotierte Siliziumschicht ein zweites n-Typ-Dotiermittel umfasst, das sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei ein Teil der zweiten dotierten Siliziumschicht frei von dem ersten n-Typ-Dotiermittel ist, und das Ersetzen des Dummy-Gates durch einen funktionellen Gate-Stapel, der über und entlang den Seitenwänden der Finne angeordnet ist. In einer Ausführungsform umfasst die erste dotierte Siliziumschicht zwischen 0,5% und 2% Germanium. In einer Ausführungsform ist das erste n-Typ-Dotiermittel Arsen und das zweite n-Typ-Dotiermittel Phosphor. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Bereichs ferner das Wachsen einer dritten dotierten Siliziumschicht auf der zweiten dotierten Siliziumschicht, wobei die dritte dotierte Siliziumschicht das zweite n-Typ-Dotiermittel umfasst. In einer Ausführungsform umfasst die dritte dotierte Siliziumschicht weiterhin einen Germaniumdotierstoff. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Bereichs ferner das Wachsen einer vierten dotierten Siliziumschicht, wobei die vierte dotierte Siliziumschicht eine erste Konzentration des zweiten n-Typ-Dotiermittels umfasst, die größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels in der zweiten dotierten Siliziumschicht.
- Gemäß einer Ausführungsform umfasst eine Vorrichtung eine Finne, die sich von einem Substrat erstreckt, einen Gate-Stapel über und entlang der Seitenwände der Finne, einen Gate-Abstandhalter entlang einer Seitenwand des Gate-Stapels und einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gate-Abstandhalter. Der epitaktische Source/Drain-Bereich umfasst eine erste epitaktische Schicht auf der Finne, die erste epitaktische Schicht umfasst Silizium, Germanium und Arsen, und eine zweite epitaktische Schicht auf der ersten epitaktischen Schicht, die zweite epitaktische Schicht umfasst Silizium und Phosphor, die erste epitaktische Schicht trennt die zweite epitaktische Schicht von der Finne. In einer Ausführungsform umfasst der epitaktische Source/Drain-Bereich weiterhin eine dritte epitaktische Schicht auf der zweiten epitaktischen Schicht, die dritte epitaktische Schicht umfasst Silizium, Germanium und Phosphor. In einer Ausführungsform umfasst der epitaktische Source/Drain-Bereich ferner eine vierte epitaktische Schicht auf der dritten epitaktischen Schicht und ferner eine fünfte epitaktische Schicht auf der vierten epitaktischen Schicht, wobei die vierte epitaktische Schicht Silizium und Phosphor umfasst und wobei die fünfte epitaktische Schicht Silizium und Germanium umfasst. In einer Ausführungsform weisen die dritte epitaktische Schicht, die vierte epitaktische Schicht und die fünfte epitaktische Schicht eine Arsenkonzentration auf, die geringer ist als die der ersten epitaktischen Schicht. In einer Ausführungsform weist die erste epitaktische Schicht eine atomare Konzentration von Germanium in einem Bereich von 0,5% bis 2% auf.
- Im Folgenden werden die Merkmale mehrerer Ausführungsformen beschrieben, damit die Fachkräfte die Aspekte der vorliegenden Offenbarung besser verstehen können. Die Fachkräfte sollten verstehen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen zur Erfüllung der gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Die Fachkräfte sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Substitutionen und Änderungen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- US 62737770 [0001]
Claims (20)
- Verfahren, das Folgendes umfasst: Abscheiden eines Dummy-Gates über und entlang von Seitenwänden einer sich von einem Substrat nach oben erstreckenden Finne; Ausbilden eines Gate-Abstandhalters entlang einer Seitenwand des Dummy-Gates; Ausbilden einer Aussparung in der Finne angrenzend an den Gate-Abstandhalter; und Ausbilden eines Source/Drain-Bereichs in der Aussparung, wobei das Ausbilden des Source/Drain-Bereichs Folgendes umfasst: Ausbilden einer ersten Schicht in der Aussparung, wobei die erste Schicht Silizium umfasst, das mit einer ersten Konzentration von Germanium und einer ersten Konzentration eines ersten n-Typ-Dotiermittels dotiert ist; und Epitaxiales Wachsen einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht Silizium umfasst, das mit einer Konzentration eines zweiten n-Typ-Dotiermittels dotiert ist, wobei das zweite n-Typ-Dotiermittel sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei die zweite Schicht eine zweite Konzentration von Germanium aufweist, die geringer ist als die erste Konzentration von Germanium, wobei die zweite Schicht eine zweite Konzentration des ersten n-Typ-Dotiermittels aufweist, die kleiner ist als die erste Konzentration des ersten n-Typ-Dotiermittels, und wobei die erste Schicht die zweite Schicht von der Finne trennt.
- Verfahren nach
Anspruch 1 , wobei die erste Schicht weiterhin Gallium umfasst. - Verfahren nach
Anspruch 1 oder2 , wobei das erste n-Typ-Dotiermittel Arsen ist. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das zweite n-Typ-Dotiermittel Phosphor ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Schicht das zweite n-Typ-Dotiermittel umfasst, und wobei eine erste Konzentration des zweiten n-Typ-Dotiermittels an einer oberen Oberfläche der ersten Schicht größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels an einer unteren Oberfläche der ersten Schicht.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das epitaktische Wachsen einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht eine andere Materialzusammensetzung als die erste Schicht aufweist, die dritte Schicht Silizium umfasst, das mit dem zweiten n-Typ-Dotiermittel dotiert ist.
- Verfahren nach
Anspruch 6 , wobei die dritte Schicht ferner Germanium umfasst. - Verfahren nach
Anspruch 6 oder7 , wobei eine Konzentration des zweiten n-Typ-Dotiermittels in der dritten Schicht größer ist als die Konzentration des zweiten n-Typ-Dotiermittels in der zweiten Schicht. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der ersten Schicht in der Aussparung das Implantieren des ersten n-Typ-Dotiermittels in die Seitenwände der Aussparung umfasst.
- Verfahren, das Folgendes umfasst: Ausbilden eines Dummy-Gates über und entlang von Seitenwänden einer Finne, die sich von einem Substrat nach oben erstreckt; Ausbilden eines Gate-Abstandhalters entlang einer Seitenwand des Dummy-Gates; anisotropes Ätzen einer Aussparung in der Finne angrenzend an den Gate-Abstandhalter; epitaktisches Wachsen eines Source/Drain-Bereichs in der Aussparung, umfassend: Wachsen einer dotierten Siliziumschicht, die die Aussparung abdeckt, wobei die erste dotierte Siliziumschicht ein Germanium-Dotiermittel und ein erstes n-Typ-Dotiermittel umfasst; und Wachseneiner zweiten dotierten Siliziumschicht auf der ersten dotierten Siliziumschicht, wobei die zweite dotierte Siliziumschicht ein zweites n-Typ-Dotiermittel umfasst, das sich von dem ersten n-Typ-Dotiermittel unterscheidet, wobei ein Teil der zweiten dotierten Siliziumschicht frei von dem ersten n-Typ-Dotiermittel ist; und Ersetzen des Dummy-Gates durch einen funktionsfähigen Gate-Stapel, der über und entlang von Seitenwänden der Finne angeordnet ist.
- Verfahren nach
Anspruch 10 , wobei die erste dotierte Siliziumschicht zwischen 0,5% und 2% Germanium umfasst. - Verfahren nach
Anspruch 10 oder11 , wobei das erste n-Typ-Dotiermittel Arsen und das zweite n-Typ-Dotiermittel Phosphor ist. - Verfahren nach einem der
Ansprüche 10 bis12 , wobei das epitaktische Wachsen des Source/Drain-Bereichs ferner das Wachsen einer dritten dotierten Siliziumschicht auf der zweiten dotierten Siliziumschicht umfasst, wobei die dritte dotierte Siliziumschicht das zweite n-Typ-Dotiermittel umfasst. - Verfahren nach
Anspruch 13 , wobei die dritte dotierte Siliziumschicht weiterhin einen Germaniumdotierstoff umfasst. - Verfahren nach einem der
Ansprüche 10 bis14 , wobei das epitaktische Wachsen des Source/Drain-Bereichs ferner das Wachsen einer vierten dotierten Siliziumschicht umfasst, wobei die vierte dotierte Siliziumschicht eine erste Konzentration des zweiten n-Typ-Dotiermittels umfasst, die größer ist als eine zweite Konzentration des zweiten n-Typ-Dotiermittels in der zweiten dotierten Siliziumschicht. - Eine Vorrichtung, die Folgendes umfasst: eine Finne, die sich von einem Substrat aus erstreckt; einen Gate-Stapel über und entlang von Seitenwänden der Finne; einen Gate-Abstandhalter entlang einer Seitenwand des Gate-Stapels; und einen epitaktischen Source/Drain-Bereich in der Finne und angrenzend an den Gate-Spacer, wobei der epitaktische Source/Drain-Bereich Folgendes umfasst: eine erste epitaktische Schicht auf der Finne, wobei die erste epitaktische Schicht Silizium, Germanium und Arsen umfasst; und eine zweite epitaktische Schicht auf der ersten epitaktischen Schicht, wobei die zweite epitaktische Schicht Silizium und Phosphor umfasst, wobei die erste epitaktische Schicht die zweite epitaktische Schicht von der Finne trennt.
- Vorrichtung nach
Anspruch 16 , wobei der epitaktische Source/Drain-Bereich ferner eine dritte epitaktische Schicht auf der zweiten epitaktischen Schicht umfasst, wobei die dritte epitaktische Schicht Silizium, Germanium und Phosphor umfasst. - Die Vorrichtung nach
Anspruch 17 , wobei der epitaktische Source/Drain-Bereich ferner eine vierte epitaktische Schicht auf der dritten epitaktischen Schicht und ferner eine fünfte epitaktische Schicht auf der vierten epitaktischen Schicht umfasst, wobei die vierte epitaktische Schicht Silizium und Phosphor umfasst, und wobei die fünfte epitaktische Schicht Silizium und Germanium umfasst. - Die Vorrichtung nach
Anspruch 18 , wobei die dritte epitaktische Schicht, die vierte epitaktische Schicht und die fünfte epitaktische Schicht eine Arsenkonzentration aufweisen, die geringer ist als die der ersten epitaktischen Schicht. - Vorrichtung nach einem der
Ansprüche 16 bis19 wobei die erste epitaktische Schicht eine atomare Konzentration von Germanium in einem Bereich von 0,5% bis 2% aufweist.
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