DE102020116706A1 - Gate-struktur eines halbleiterbauelements und verfahren zum bilden desselben - Google Patents

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Abstract

Es werden ein Halbleiterbauelement und ein Verfahren zum Bilden desselben bereitgestellt. Ein Verfahren umfasst das Bilden einer Finne, die sich von einem Substrat aus erstreckt. Eine Opfer-Gate-Elektrodenschicht wird entlang einer Seitenwand und einer oberen Oberfläche der Finne gebildet. Ein Strukturierungsprozess wird an der Opfer-Gate-Elektrodenschicht ausgeführt, um eine Opfer-Gate-Elektrode zu bilden. Ein Umgestaltungsprozess wird an der Opfer-Gate-Elektrode ausgeführt, um eine umgestaltete Opfer-Gate-Elektrode zu bilden. Die umgestaltete Opfer-Gate-Elektrode weist einen ersten Abschnitt entlang der oberen Oberfläche der Finne und einen zweiten Abschnitt entlang der Seitenwand der Finne. Eine Breite des ersten Abschnitts nimmt ab, wenn sich der erste Abschnitt von einer oberen Oberfläche des ersten Abschnitts in Richtung auf die obere Oberfläche der Finne erstreckt. Eine Breite des zweiten Abschnitts nimmt ab, wenn sich der zweite Abschnitt von der oberen Oberfläche der Finne in Richtung auf das Substrat erstreckt.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden bei diversen elektronischen Anwendungen, wie beispielsweise in PCs, Mobiltelefonen, digitalen Kameras, und anderen elektronischen Einrichtungen verwendet. Halbleiterbauelemente werden typischerweise hergestellt, indem der Reihe nach isolierende bzw. dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die diversen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltkreisbauteile und Elemente darauf zu bilden.
  • Die Halbleiterindustrieverbessert ständig die Integrationsdichte von diversen elektronischen Bauteilen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.), indem sie die Mindestmerkmalsgröße ständig reduziert, wodurch eine größere Anzahl von Bauteilen in eine gegebene Fläche integriert werden kann. In dem Maße wie die Merkmalsgrößen reduziert werden, entstehen jedoch zusätzliche Probleme, die in Angriff genommen werden müssen.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es sei zu beachten, dass gemäß der in der Industrie üblichen Praxis diverse Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der diversen Merkmale der Übersichtlichkeit halber beliebig vergrößert oder verkleinert sein. Es zeigen:
    • 1 ein Beispiel eines FinFETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A, 19B, 20A, 20B und 20C Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 21 ein Ablaufschema, das ein Verfahren zum Bilden einer Gate-Struktur gemäß einigen Ausführungsformen abbildet.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich nur um Beispiele, die nicht als einschränkend anzusehen sind. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet werden können, so dass die ersten und zweiten Merkmale nicht direkt in Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den diversen Beispielen wiederholen. Diese Wiederholung dient der Übersichtlichkeit und Klarheit und schreibt an sich keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Außerdem können räumlich relative Begriffe, wie etwa „darunter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren abgebildet. Die räumlich relativen Begriffe sind dazu gedacht, verschiedene Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren abgebildeten Orientierung einzubeziehen. Das Gerät kann andersartig orientiert (um 90 Grad oder in anderen Orientierungen gedreht) sein, und die hier verwendeten räumlich relativen Deskriptoren können ebenso entsprechend ausgelegt werden.
  • Die Ausführungsformen werden mit Bezug auf einen spezifischen Zusammenhang, nämlich mit einer Gate-Struktur eines Halbleiterbauelements und einem Verfahren zum Bilden derselben, beschrieben. Die hier vorgelegten diversen Ausführungsformen werden in dem Zusammenhang eines FinFET-Bauelements, das unter Verwendung eines Gate-zuletzt-Prozesses gebildet wird, besprochen. Die hier besprochenen diversen Ausführungsformen ermöglichen das Bilden und Umgestalten eines Opfer-Gates. Bei einigen Ausführungsformen ermöglicht es ein Umgestaltungsverfahren, Polymerreste am Fuß des Opfer-Gate zu reduzieren oder zu beseitigen, und dass das Umgestalten des Opfer-Gates ein Profil mit einem oberen Abschnitt ergibt, der breiter als ein unterer Abschnitt ist. Bei einigen Ausführungsformen verbessert ein derartiges Profil das Lückenausfüllkennzeichen, wie beispielsweise eine Lückenausfüllrate, während ein Ersatz-Gate anstelle des Opfer-Gates gebildet wird, vermeidet ein Kurzschließen zwischen dem Ersatz-Gate und anschließend gebildeten Source-/Drain-Kontakten, reduziert einen Gate-Widerstand, erhöht eine Bauelementgeschwindigkeit und verbessert einen Bauelementertrag.
  • 1 bildet ein Beispiel eines FinFETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen ab. Der FinFET umfasst eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat). Isolierregionen 56 sind in dem Substrat 50 angeordnet, und die Finne 52 steht oberhalb und zwischen benachbarten Isolierregionen 56 über. Obwohl die Isolierregionen 56 als von dem Substrat 50 getrennt beschrieben werden/ abgebildet sind, kann der Begriff „Substrat“, wie er hier verwendet wird, verwendet werden, um sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat einschließlich der Isolierregionen zu beziehen. Obwohl die Finne 52 als ein einziges, durchgehendes Material als Substrat 50 abgebildet ist, können die Finne 52 und/oder das Substrat 50 zusätzlich ein einziges Material oder eine Vielzahl von Materialien aufweisen. In diesem Zusammenhang bezieht sich die Finne 52 auf den Abschnitt, der sich zwischen den benachbarten Isolierregionen 56 erstreckt.
  • Eine Gate-Dielektrikumsschicht 92 befindet sich entlang der Seitenwände und über einer oberen Oberfläche der Finne 52, und eine Gate-Elektrode 94 liegt über der Gate-Dielektrikumsschicht 92. Die Source-/Drain-Regionen 82 sind auf gegenüberliegenden Seiten der Finne 52 im Verhältnis zur Gate-Dielektrikumsschicht 92 und der Gate-Elektrode 94 angeordnet. 1 bildet außerdem Referenzquerschnitte ab, die in späteren Figuren verwendet werden. Ein Querschnitt A-A liegt entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, die beispielsweise zu einer Richtung eines Stromflusses zwischen den Source-/Drain-Regionen 82 des FinFETs rechtwinklig ist. Der Querschnitt B-B ist zum Querschnitt A-A rechtwinklig und liegt entlang einer Längsachse der Finne 52 und in einer Richtung beispielsweise des Stromflusses zwischen den Source-/Drain-Regionen 82 des FinFETs. Der Querschnitt C-C ist parallel zum Querschnitt A-A und erstreckt sich durch die Source-/Drain-Region 82 des FinFETs. Der Übersichtlichkeit halber beziehen sich die nachfolgenden Figuren auf diese Referenzquerschnitte.
  • 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A, 19B, 20A, 20B und 20C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen. 2 bis 7 bilden Querschnittsansichten entlang des in 1 abgebildeten Referenzquerschnitts A-A ab, mit Ausnahme mehrerer Finnen/FinFETs. 8A bis 20A sind entlang des in 1 abgebildeten Referenzquerschnitts A-A abgebildet. 8B bis 20B, 10C, 11C, 17C und 20C sind entlang des in 1 abgebildeten Referenzquerschnitts B-B abgebildet, mit Ausnahme mehrerer Finnen/FinFETs. 13C und 13D sind entlang des in 1 abgebildeten Referenzquerschnitts C-C abgebildet, mit Ausnahme mehrerer Finnen/FinFETs.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z. B. mit einem p- oder n-Dotierstoff) dotiert werden kann oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie etwa ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist eine Region 50N und eine Region 50P auf. Die Region 50N kann zum Bilden von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, dienen. Die Region 50P kann zum Bilden von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, dienen. Die Region 50N kann von der Region 50P (wie abgebildet durch eine Trennvorrichtung 51) räumlich getrennt sein, und es kann eine beliebige Anzahl von Bauelementmerkmalen (z. B. andere aktive Bauelemente, dotierte Regionen, Isolierstrukturen usw.) zwischen der Region 50N und der Region 50P angeordnet sein.
  • In 3 werden die Finnen 52 in dem Substrat 50 gebildet. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch das Ätzen von Gräben in dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE), eine Kombination davon oder dergleichen sein. Der Ätzprozess kann anisotrop sein.
  • Die Finnen können durch ein beliebiges geeignetes Verfahren gebildet werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse gebildet werden, wozu Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse gehören. Im Allgemeinen kombinieren die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierende Prozesse, so dass Strukturbilder erstellt werden können, die beispielsweise kleinere Abstände aufweisen als sie ansonsten unter Verwendung eines einfachen, direkten Photolithographieprozesses möglich wären. Beispielsweise wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Es werden Abstandshalter entlang der strukturierten Opferschicht unter Verwendung eines selbstjustierenden Prozesses gebildet. Die Opferschicht wird dann entfernt, und die zurückbleibenden Abstandshalter können dann als Maske verwendet werden, um die Finnen zu bilden.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, eine Kombination davon oder dergleichen sein, und kann durch eine Gasphasenabscheidung mit hoher Plasmadichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System und Nachhärten, um es in ein anderes Material, wie etwa ein Oxid, zu verwandeln), eine Kombination davon oder dergleichen gebildet werden. Es können andere Isoliermaterialen, die durch einen beliebigen annehmbaren Prozess gebildet werden, verwendet werden. Bei der abgebildeten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann ausgeführt werden, nachdem das Isoliermaterial gebildet wurde. Bei einer Ausführungsform wird das Isoliermaterial 54 derart gebildet, dass das überschüssige Isoliermaterial 54 die Finnen 52 bedeckt. Obwohl das Isoliermaterial 54 als eine einzige Schicht abgebildet ist, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann bei einigen Ausführungsformen ein Liner (nicht gezeigt) zuerst entlang der Oberflächen des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie etwa die zuvor besprochenen, über dem Liner gebildet werden.
  • In 5 wird ein Entfernungsprozess auf das Isoliermaterial 54 angewendet, um überschüssige Abschnitte des Isoliermaterials 54 über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass die oberen Oberflächen der Finnen 52 und die obere Oberfläche des Isoliermaterials 54 eben sind, nachdem der Planarisierungsprozess beendet ist.
  • In 6 wird das Isoliermaterial 54 (siehe 5) vertieft, um Flachgrabenisolierregionen (STI-Regionen) 56 zu bilden. Das Isoliermaterial 54 wird derart vertieft, dass die oberen Abschnitte der Finnen 52 in den Regionen 50N und 50P zwischen benachbarten STI-Regionen 56 überstehen. Außerdem können die oberen Oberflächen der STI-Regionen 56 eine flache Oberfläche, wie abgebildet, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa eine Einwärtskrümmung) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Regionen 56 können durch einen geeigneten Ätzvorgang flach, konvex und/oder konkav gebildet werden. Die STI-Regionen 56 können unter Verwendung eines annehmbaren Ätzprozesses, wie etwa eines solchen, der für das Material des Isoliermaterials 54 selektiv ist (z. B. das Material des Isoliermaterials 54 schneller ätzt als das Material der Finnen 52), vertieft werden. Beispielsweise kann ein chemisches Oxidentfernen mit einem geeigneten Ätzprozess verwendet werden, das beispielsweise verdünnte Hydrofluorsäure (dHF-Säure) verwendet.
  • Der mit Bezug auf 2 bis 6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 gebildet werden können. Bei einigen Ausführungsformen können die Finnen durch einen epitaktischen Wachstumsprozess gebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht hindurch geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch gezogen werden, und die dielektrische Schicht derart vertieft werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht überstehen, um Finnen zu bilden. Zudem können bei einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen verwendet werden. Beispielsweise können die Finnen 52 in 5 vertieft werden, und ein anderes Material als das der Finnen 52 kann über die vertieften Finnen 52 epitaktisch gezogen werden. Bei derartigen Ausführungsformen weisen die Finnen das vertiefte Material sowie das epitaktisch gezogene Material, das über dem vertieften Material angeordnet ist, auf. Bei noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und es können Gräben durch die dielektrische Schicht hindurch geätzt werden. Die heteroepitaktischen Strukturen können dann in den Gräben unter Verwendung eines anderen Materials als das des Substrats 50 epitaktisch gezogen werden, und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht überstehen, um die Finnen zu bilden. Bei einigen Ausführungsformen, bei denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezogen werden, können die epitaktisch gezogenen Materialien während des Wachstums in situ dotiert werden, wodurch vorhergehende und nachfolgende Implantationen umgangen werden können, obwohl die In-situ-Dotierung und die Implantationsdotierung zusammen verwendet werden können.
  • Zudem kann es vorteilhaft sein, in der Region 50N ein anderes Material als das in der Region 50P epitaktisch zu ziehen. Bei diversen Ausführungsformen können die oberen Abschnitte der Finnen 52 aus Silizium-Germanium (SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Beispielsweise umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbindungshalbleiters ohne Einschränkung InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Ferner können in 6 geeignete Wannen (nicht gezeigt) in den Finnen 52 und/oder dem Substrat 50 gebildet werden. Bei einigen Ausführungsformen kann eine P-Wanne in der Region 50N gebildet werden, und eine N-Wanne kann in der Region 50P gebildet werden. Bei einigen Ausführungsformen wird eine P-Wanne oder eine N-Wanne sowohl in der Region 50N als auch in der Region 50P gebildet. Bei den Ausführungsformen mit unterschiedlichen Wannentypen können die verschiedenen Implantationsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gezeigt) erreicht werden. Beispielsweise kann ein erster Photoresist über den Finnen 52 und den STI-Regionen 56 sowohl in der Region 50N als auch in der Region 50P gebildet werden. Der erste Photoresist wird strukturiert, um die Region 50P des Substrats 50 freizulegen. Der erste Photoresist kann unter Verwendung einer Aufschleudertechnik gebildet werden und kann unter Verwendung annehmbarer Photolithographietechniken strukturiert werden. Sobald der erste Photoresist strukturiert ist, wird eine n-Störstellenimplantation in der Region 50P ausgeführt, während der zurückbleibende Abschnitt des ersten Photoresists als Maske dient, um im Wesentlichen zu verhindern, dass n-Störstellen in die Region 50N implantiert werden. Die n-Störstellen können Phosphor, Arsen, Antimon oder dergleichen sein, die in der Region mit einer Dosis implantiert werden, die gleich oder kleiner als 1015 cm-2 ist, wie etwa zwischen ungefähr 1012 cm-2 und ungefähr 1015 cm-2. Bei einigen Ausführungsformen können die n-Störstellen mit einer Implantationsenergie von ungefähr 1 keV bis ungefähr 10 keV implantiert werden. Nach der Implantation wird der erste Photoresist entfernt, wie etwa durch einen annehmbaren Veraschungsprozess, gefolgt von einem Nassreinigungsprozess.
  • Nach der Implantation der Region 50P wird ein zweiter Photoresist über den Finnen 52 und den STI-Regionen 56 sowohl in der Region 50P als auch in der Region 50N gebildet. Der zweite Photoresist wird strukturiert, um die Region 50N des Substrats 50 freizulegen. Der zweite Photoresist kann gebildet werden, indem eine Aufschleudertechnik verwendet wird, und kann unter Verwendung von annehmbaren Photolithographietechniken strukturiert werden. Sobald der zweite Photoresist strukturiert wurde, kann eine p-Störstellenimplantation in der Region 50N ausgeführt werden, während der zurückbleibende Abschnitt des zweiten Photoresists als Maske dient, um im Wesentlichen zu verhindern, dass p-Störstellen in der Region 50P implantiert werden. Die p-Störstellen können Bor, BF2, Indium oder dergleichen sein, die in der Region mit einer Dosis implantiert werden, die gleich oder kleiner als 1015 cm-2 ist, wie etwa zwischen ungefähr 1012 cm-2 und ungefähr 1015 cm-2. Bei einigen Ausführungsformen können die p-Störstellen mit einer Implantationsenergie von ungefähr 1 keV bis ungefähr 10 keV implantiert werden. Nach der Implantation kann der zweite Photoresist entfernt werden, wie etwa durch einen annehmbaren Veraschungsprozess, gefolgt von einem Nassreinigungsprozess.
  • Nachdem die Implantationen der Region 50N und der Region 50P ausgeführt wurden, kann ein Tempern ausgeführt werden, um die p- und/oder n-Störstellen, die implantiert wurden, zu aktivieren. Bei einigen Ausführungsformen können die gezogenen Materialien von epitaktischen Finnen während des Wachstums in situ dotiert werden, wodurch die Implantationen umgangen werden können, obwohl die In-situ-Dotierung und die Implantationsdotierung zusammen verwendet werden können.
  • In 7 wird eine Dummy-Dielektrikumsschicht 60 auf den Finnen 52 gebildet. Die Dummy-Dielektrikumsschicht 60 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein, und kann gemäß annehmbaren Techniken abgeschieden oder thermisch gezogen werden. Eine Dummy-Gate-Schicht 62 wird über der Dummy-Dielektrikumsschicht 60 gebildet, und eine Maskenschicht 64 wird über der Dummy-Gate-Schicht 62 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumsschicht 60 abgeschieden werden und dann beispielsweise unter Verwendung eines CMP-Prozesses planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material sein und kann aus der Gruppe ausgewählt werden, zu der amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle gehören. Die Dummy-Gate-Schicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputtern oder andere Techniken, die auf dem Gebiet der Abscheidung von leitfähigen Materialien bekannt sind und verwendet werden, abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien, die eine hohe Ätzselektivität haben, als den Materialien der STI-Regionen 56 hergestellt werden. Die Maskenschicht 64 kann beispielsweise eine oder mehrere Schichten von Siliziumoxid, SiN, SiON, eine Kombination davon oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Maskenschicht 64 eine Schicht von Siliziumnitrid und eine Schicht von Siliziumoxid über der Schicht von Siliziumnitrid aufweisen. Bei einigen Ausführungsformen werden eine einzige Dummy-Gate-Schicht 62 und eine einzige Maskenschicht 64 über die Region 50N und die Region 50P gebildet. Es sei zu beachten, dass die Dummy-Dielektrikumsschicht 60 nur zur Erläuterung als nur die Finnen 52 bedeckend gezeigt wird. Bei einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschicht 60 die STI-Regionen 56 bedeckt, die sich zwischen der Dummy-Gate-Schicht 62 und den STI-Regionen 56 erstrecken.
  • 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A, 19B, 20A, 20B und 20C bilden diverse zusätzliche Schritte bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen ab. 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A, 19B, 20A, 20B und 20C bilden Merkmale in einer von der Region 50N oder der Region 50P ab. Beispielsweise können die Strukturen, die in 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A, 19B, 20A, 20B und 20C abgebildet sind, sowohl auf die Region 50N als auch auf die Region 50P angewendet werden. (Eventuelle) Unterschiede der Strukturen der Region 50N und der Region 50P werden in dem jede Figur begleitenden Text beschrieben.
  • In 8A und 8B kann die Maskenschicht 64 (siehe 7) unter Verwendung annehmbarer Photolithographie- und Ätztechniken strukturiert werden, um die Masken 74 zu bilden. Bei einigen Ausführungsformen können die Ätztechniken einen oder mehrere anisotrope Ätzprozesse umfassen, wie etwa ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE), eine Kombination davon oder dergleichen. Bei einigen Ausführungsformen umfasst der Strukturierungsprozess einen Trockenätzprozess, der mit einer Ätzmittelmischung ausgeführt wird, die ein Br-haltiges Gas, ein Cl-haltiges Gas, ein N-haltiges Gas, ein F-haltiges Gas, ein O-haltiges Gas, eine Kombination davon oder dergleichen enthält. Bei einigen Ausführungsformen kann der Inhalt der Ätzmittelmischung variieren, um ein Verhältnis einer Ätzrate der Maskenschicht 64 zu einer Ätzrate der Dummy-Gate-Schicht 62 zu erhöhen. Bei einigen Ausführungsformen wird der Trockenätzprozess während zwischen ungefähr 50 s und ungefähr 240 s lang ausgeführt.
  • In 9A und 9B wird das Strukturbild der Masken 74 auf die Dummy-Gate-Schicht 62 übertragen (siehe 8A und 8B), um Dummy-Gates 72 zu bilden. Bei einigen Ausführungsformen (nicht abgebildet) kann das Strukturbild der Masken 74 durch eine annehmbare Ätztechnik auch auf die Dummy-Dielektrikumsschicht 60 übertragen werden. Die annehmbare Ätztechnik kann einen oder mehrere anisotrope Ätzprozesse umfassen, wie etwa ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), eine Kombination davon oder dergleichen. Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen umfasst der Strukturierungsprozess einen Trockenätzprozess, der mit einer Ätzmittelmischung ausgeführt wird, die ein Br-haltiges Gas, ein Cl-haltiges Gas, ein N-haltiges Gas, ein F-haltiges Gas, ein O-haltiges Gas, eine Kombination davon oder dergleichen enthält. Bei einigen Ausführungsformen wird der Trockenätzprozess zwischen ungefähr 400 s und ungefähr 1200 s lang ausgeführt. Bei einigen Ausführungsformen ist der Inhalt der Ätzmittelmischung zum Ätzen der Dummy-Gate-Schicht 62 anders als der Inhalt der Ätzmittelmischung zum Ätzen der Maskenschicht 64 (siehe 7).
  • Bei einigen Ausführungsformen bedecken die Dummy-Gates 72 jeweilige Kanalregionen 58 der Finnen 52. Das Strukturbild der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 von angrenzenden Dummy-Gates räumlich zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die zur Längsrichtung der jeweiligen Finnen 52 im Wesentlichen rechtwinklig ist. Jedes der Dummy-Gates 72 weist einen oberen Abschnitt 72A oberhalb der oberen Oberflächen jeweiliger Finnen 52 und einen unteren Abschnitt 72B unterhalb der oberen Oberflächen der jeweiligen Finnen 52 und oberhalb der oberen Oberflächen der Isolierregionen 56 auf. Der untere Abschnitt 72B des Dummy-Gates 72 ist in 9B mit gestrichelten Linien gezeigt, da der untere Abschnitt 72B in dem abgebildeten Querschnitt nicht zu sehen ist. Bei einigen Ausführungsformen ist eine Breite des oberen Abschnitts 72A im Wesentlichen die gleiche wie eine Breite des unteren Abschnitts 72B. Bei einigen Ausführungsformen können die Dummy-Gates 72 eine oder mehrere ebene Seitenwände aufweisen.
  • Bei einigen Ausführungsformen kann der Ätzprozess zum Bilden der Dummy-Gates 72 einen oder mehrere Fußabschnitte 75 an den Grenzflächen zwischen den Finnen 52 und den jeweiligen Dummy-Gates 72 bilden. Bei den abgebildeten Ausführungsformen wird ein einziger Fußabschnitt 75 an einer der Grenzflächen zwischen der Finne 52 und dem Dummy-Gate 72 als Beispiel gezeigt. Bei anderen Ausführungsformen können Fußabschnitte auch an anderen Grenzflächen zwischen den Finnen 52 und den Dummy-Gates 72 gebildet werden. Der Fußabschnitt 75 ist in 9A und 9B mit gestrichelten Linien gezeigt, da der Fußabschnitt 75 in den abgebildeten Querschnitten nicht zu sehen ist. Bei einigen Ausführungsformen erstreckt sich ein erster Abschnitt des Fußabschnitts 75 entlang einer Seitenwand der Finne 52, wie in 9A abgebildet, und ein zweiter Abschnitt des Fußabschnitts 75 erstreckt sich entlang einer Seitenwand des unteren Abschnitts 72B des Dummy-Gates 72, wie in 9B abgebildet.
  • In 10A und 10B werden die Dummy-Gates 72 umgestaltet. 10C bildet eine detaillierte Ansicht der Region 73 von 10B ab. Bei einigen Ausführungsformen umfasst der Umgestaltungsprozess einen Plasmaätzprozess, der unter Verwendung eines Plasmas, das aus einer Gasmischung generiert wird, die Chlorgas (Cl2) enthält, ausgeführt wird. Bei einigen Ausführungsformen kann die Gasmischung zusätzlich zu dem Chlorgas (Cl2) ferner ein zusätzliches Gas, wie etwa O2, H2, Ar, F2, Br2, N2, Xe, Kr, eine Kombination davon oder dergleichen enthalten. Bei einigen Ausführungsformen wird der Plasmaätzprozess bei einer Temperatur zwischen ungefähr 30 °C und ungefähr 150 °C ausgeführt. Bei einigen Ausführungsformen wird der Plasmaätzprozess bei einem Druck zwischen ungefähr 10-8 atm und ungefähr 10-3atm ausgeführt. Bei einigen Ausführungsformen wird der Plasmaätzprozess von ungefähr 20 s bis ungefähr 100 s lang ausgeführt.
  • Mit Bezug auf 10C ändert der Umgestaltungsprozess bei einigen Ausführungsformen das Profil des Dummy-Gates 72 und entfernt die Fußabschnitte 75 (siehe 9A und 9B), soweit vorhanden. Nach dem Ausführen des Umgestaltungsprozesses weist der obere Abschnitt 72A des Dummy-Gates 72 schräge Seitenwände. Die Seitenwände des oberen Abschnitts 72A des Dummy-Gates 72 können im Wesentlichen eben sein. Bei einigen Ausführungsformen weist der obere Abschnitt 72A des Dummy-Gates 72 eine Höhe H1 zwischen ungefähr 50 nm und ungefähr 120 nm auf. Bei einigen Ausführungsformen weist ein oberster Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 eine Breite W1 auf, ein mittlerer Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 auf halber Höhe des oberen Abschnitts 72A des Dummy-Gates 72 weist eine Breite W2 auf, und ein unterster Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 weist eine Breite W3 auf. Bei einigen Ausführungsformen ist die Breite W1 größer oder gleich der Breite W2. Bei einigen Ausführungsformen ist die Breite W1 größer oder gleich der Breite W3. Bei einigen Ausführungsformen ist die Breite W2 größer oder gleich der Breite W3. Bei einigen Ausführungsformen ist die Breite W1 größer oder gleich der Breite W2, und die Breite W2 ist größer oder gleich der Breite W3. Bei einigen Ausführungsformen liegt die Breite W1 zwischen ungefähr 20 nm und ungefähr 35 nm. Bei einigen Ausführungsformen liegt die Breite W2 zwischen ungefähr 20 nm und ungefähr 35 nm. Bei einigen Ausführungsformen liegt die Breite W3 zwischen ungefähr 20 nm und ungefähr 35 nm.
  • Bei einigen Ausführungsformen weist der untere Abschnitt 72B des Dummy-Gates 72 nach dem Ausführen des Umgestaltungsprozesses gekrümmte Seitenwände auf. Bei einigen Ausführungsformen weist der untere Abschnitt 72B des Dummy-Gates 72 konkave Seitenwände auf. Bei einigen Ausführungsformen weist der untere Abschnitt 72B des Dummy-Gates 72 eine Höhe H2 zwischen ungefähr 20 nm und ungefähr 40 nm auf. Bei einigen Ausführungsformen weist ein oberster Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 eine Breite W4 auf, ein mittlerer Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 auf halber Höhe des unteren Abschnitts 72B des Dummy-Gates 72 weist eine Breite W5 auf, und ein unterster Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 weist eine Breite W6 auf. Bei einigen Ausführungsformen ist die Breite W3 größer oder gleich der Breite W4. Bei einigen Ausführungsformen ist die Breite W4 größer als die Breite W5. Bei einigen Ausführungsformen ist die Breite W4 größer oder gleich der Breite W6. Bei einigen Ausführungsformen ist die Breite W5 kleiner als die Breite W6. Bei einigen Ausführungsformen ist die Breite W4 größer als die Breite W5, die Breite W4 ist größer oder gleich der Breite W6, und die Breite W5 ist kleiner als die Breite W6. Bei einigen Ausführungsformen liegt die Breite W4 zwischen ungefähr 10 nm und ungefähr 29 nm. Bei einigen Ausführungsformen liegt die Breite W5 zwischen ungefähr 10 nm und ungefähr 29 nm. Bei einigen Ausführungsformen liegt die Breite W6 zwischen ungefähr 10 nm und ungefähr 29 nm.
  • In 11A und 11B werden die Dummy-Gates 72 bei einigen Ausführungsformen weiter umgestaltet. 11C bildet eine detaillierte Ansicht der Region 76 aus 11B ab. Bei einigen Ausführungsformen wird der Umgestaltungsprozess, der zuvor mit Bezug auf 10A, 10B und 10C beschrieben wurde, nach dem Bilden der Struktur aus 10A, 10B und 10C weiter fortgeführt, um die Dummy-Gates 72 weiter umzugestalten. Wenn der Umgestaltungsprozess den Plasmaätzprozess umfasst, der zuvor mit Bezug auf 10A, 10B und 10C beschrieben wurde, wird bei einigen Ausführungsformen der Plasmaätzprozess für eine Gesamtzeit zwischen ungefähr 20 und ungefähr 100 Sekunden ausgeführt.
  • Mit Bezug auf 11C weist bei einigen Ausführungsformen nach dem Ausführen des Umgestaltungsprozesses der obere Abschnitt 72A des Dummy-Gates 72 schräge Seitenwände auf. Die Seitenwände des oberen Abschnitts 72A des Dummy-Gates 72 können im Wesentlichen eben sein. Bei einigen Ausführungsformen weist ein oberster Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 eine Breite W7 auf, ein mittlerer Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 auf halber Höhe des oberen Abschnitts 72A des Dummy-Gates 72 weist eine Breite W8 auf, und ein unterster Abschnitt des oberen Abschnitts 72A des Dummy-Gates 72 weist eine Breite W9 auf. Bei einigen Ausführungsformen ist die Breite W7 größer oder gleich der Breite W8. Bei einigen Ausführungsformen ist die Breite W7 größer oder gleich der Breite W9. Bei einigen Ausführungsformen ist die Breite W8 größer oder gleich der Breite W9. Bei einigen Ausführungsformen ist die Breite W7 größer oder gleich der Breite W8, und die Breite W8 ist größer oder gleich der Breite W9. Bei einigen Ausführungsformen liegt die Breite W7 zwischen ungefähr 28 nm und ungefähr 35 nm. Bei einigen Ausführungsformen liegt die Breite W8 zwischen ungefähr 25 nm und ungefähr 30 nm. Bei einigen Ausführungsformen liegt die Breite W9 zwischen ungefähr 20 nm und 28 nm.
  • Bei einigen Ausführungsformen weist der untere Abschnitt 72B des Dummy-Gates 72 nach dem Ausführen des Umgestaltungsprozesses schräge Seitenwände auf. Die Seitenwände des unteren Abschnitts 72B des Dummy-Gates 72 können im Wesentlichen eben sein. Bei einigen Ausführungsformen weist ein oberster Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 eine Breite W10 auf, ein mittlerer Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 auf halber Höhe des unteren Abschnitts 72B des Dummy-Gates 72 weist eine Breite W11 auf, und ein unterster Abschnitt des unteren Abschnitts 72B des Dummy-Gates 72 weist eine Breite W12 auf. Bei einigen Ausführungsformen ist die Breite W9 größer oder gleich der Breite W10. Bei einigen Ausführungsformen ist die Breite W10 größer oder gleich der Breite W11. Bei einigen Ausführungsformen ist die Breite W10 größer oder gleich der Breite W12. Bei einigen Ausführungsformen ist die Breite W11 größer oder gleich der Breite W12. Bei einigen Ausführungsformen ist die Breite W10 größer oder gleich der Breite W11, und die Breite W11 ist größer oder gleich der Breite W12. Bei einigen Ausführungsformen liegt die Breite W10 zwischen ungefähr 20 nm und ungefähr 28 nm. Bei einigen Ausführungsformen liegt die Breite W11 zwischen ungefähr 15 nm und ungefähr 23 nm. Bei einigen Ausführungsformen liegt die Breite W12 zwischen ungefähr 10 nm und 18 nm.
  • In 12A und 12B können nach dem Bilden der Struktur aus 11A, 11B und 11C Gate-Dichtungsabstandshalter 80 auf freigelegten Oberflächen des Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 gebildet werden. Eine thermische Oxidation oder eine Abscheidung, gefolgt von einem anisotropen Ätzvorgang, kann die Gate-Dichtungsabstandshalter 80 bilden. Die Gate-Dichtungsabstandshalter 80 können Siliziumoxid, Siliziumnitrid, SiCN, SiOC, SiOCN, eine Kombination davon oder dergleichen enthalten. Nach dem Bilden der Gate-Dichtungsabstandshalter 80 können Implantationen für leicht dotierte Source-/Drain-Regionen (LDD-Regionen) (nicht ausdrücklich abgebildet) ausgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den Implantationen, die zuvor in 6 besprochen wurden, eine Maske, wie etwa ein Photoresist, über der Region 5oN gebildet werden, während die Region 50P freigelegt wird, und Störstellen geeigneter Art (z. B. vom Typ P) können in die freigelegten Finnen 52 in der Region 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie etwa ein Photoresist, über der Region 50P gebildet werden, während die Region 50N freigelegt wird, und Störstellen geeigneter Art (z. B. vom Typ N) können in die freigelegten Finnen 52 in der Region 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Störstellen können beliebige der zuvor besprochenen n-Störstellen sein, und die p-Störstellen können beliebige der zuvor besprochenen p-Störstellen sein. Die leicht dotierten Source-/Drain-Regionen können eine Störstellendosierung von ungefähr 1012 cm-2 bis ungefähr 1016 cm-2 haben. Bei einigen Ausführungsformen können die geeigneten Störstellen mit einer Implantationsenergie von ungefähr 1 keV bis ungefähr 10 keV implantiert werden. Ein Tempervorgang kann verwendet werden, um die implantierten Störstellen zu aktivieren.
  • Ferner werden in 12A und 12B Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang der Seitenwände des Dummy-Gates 72 und der Masken 74 gebildet. Die Gate-Abstandshalter 86 können gebildet werden, indem ein Isoliermaterial oberflächentreu abgeschieden wird und anschließend das Isoliermaterial anisotrop geätzt wird. Das Isoliermaterial der Gate-Abstandshalter 86 kann Siliziumoxid, Siliziumnitrid, SiCN, SiOC, SiOCN, eine Kombination davon oder dergleichen enthalten. Bei einigen Ausführungsformen können die Gate-Abstandshalter 86 eine Vielzahl von Schichten (nicht gezeigt) aufweisen, so dass die Schichten unterschiedliche Materialien aufweisen.
  • Es sei zu beachten, dass die obige Offenbarung im Allgemeinen einen Prozess zum Bilden von Abstandshaltern und LDD-Regionen beschreibt. Es können andere Prozesse und Sequenzen verwendet werden. Beispielsweise können weniger oder zusätzliche Abstandshalter verwendet werden, es kann eine andere Sequenz von Schritten verwendet werden (z. B. kann es sein, dass die Gate-Dichtungsabstandshalter 80 vor dem Bilden der Gate-Abstandshalter 86 nicht geätzt werden, was „L-förmige“ Gate-Dichtungsabstandshalter ergibt, die Abstandshalter können gebildet und entfernt werden, und/oder dergleichen). Außerdem können die n- und p-Bauelemente unter Verwendung anderer Strukturen und Schritte gebildet werden.
  • Beispielsweise können LDD-Regionen für n-Bauelemente gebildet werden, bevor die Gate-Dichtungsabstandshalter 80 gebildet werden, während die LDD-Regionen für p-Bauelemente gebildet werden können, nachdem die Gate-Dichtungsabstandshalter 80 gebildet wurden.
  • In 13A und 13B werden die epitaktischen Source-/Drain-Regionen 82 in den Finnen 52 gebildet, um Spannung in den jeweiligen Kanalregionen 58 auszuüben, wodurch sie die Bauelementleistung verbessern. Die epitaktischen Source-/Drain-Regionen 82 werden in den Finnen 52 gebildet, so dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 82 angeordnet ist. Bei einigen Ausführungsformen können sich die epitaktischen Source-/Drain-Regionen 82 in die Finnen 52 hinein erstrecken und können diese auch durchdringen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 86 verwendet, um die epitaktischen Source-/Drain-Regionen 82 von den Dummy-Gates 72 um einen geeigneten seitlichen Abstand zu trennen, so dass die epitaktischen Source-/Drain-Regionen 82 anschließend gebildete Gates des sich ergebenden FinFET-Bauelements nicht kurzschließen.
  • Die epitaktischen Source-/Drain-Regionen 82 in der Region 50N können gebildet werden, indem die Region 50P maskiert wird, und die Source-/Drain-Regionen der Finnen 52 in der Region 50N geätzt werden, um Vertiefungen in den Finnen 52 zu bilden. Dann werden die epitaktischen Source-/Drain-Regionen 82 in der Region 50N in den Vertiefungen epitaktisch gezogen. Die epitaktischen Source-/Drain-Regionen 82 können ein beliebiges annehmbares Material aufweisen, wie es etwa für n-FinFETs geeignet ist. Falls beispielsweise die Finne 52 Silizium ist, können die epitaktischen Source-/Drain-Regionen 82 in der Region 50N Materialien aufweisen, die eine Zugverformung in der Kanalregion 58 ausüben, wie etwa Silizium, SiC, SiCP, SiP, eine Kombination davon oder dergleichen. Die epitaktischen Source-/Drain-Regionen 82 in der Region 50N können Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 52 abgehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Regionen 82 in der Region 50P können gebildet werden, indem die Region 50N maskiert wird, und die Source-/Drain-Regionen der Finnen 52 in der Region 50P geätzt werden, um Vertiefungen in den Finnen 52 zu bilden. Dann werden die epitaktischen Source-/Drain-Regionen 82 in der Region 50P in den Vertiefungen epitaktisch gezogen. Die epitaktischen Source-/Drain-Regionen 82 können ein beliebiges annehmbares Material aufweisen, wie es etwa für p-FinFETs geeignet ist. Falls beispielsweise die Finne 52 Silizium ist, können die epitaktischen Source-/Drain-Regionen 82 in der Region 50P Materialien aufweisen, die eine Druckverformung in der Kanalregion 58 ausüben, wie etwa SiGe, SiGeB, Ge, GeSn, eine Kombination davon oder dergleichen. Die epitaktischen Source-/Drain-Regionen 82 in der Region 50P können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 52 abgehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Regionen 82 und/oder die Finnen 52 können mit Dotierstoffen implantiert werden, um Source-/Drain-Regionen zu bilden, ähnlich wie bei dem zuvor besprochenen Prozess zum Bilden von leicht dotierten Source-/Drain-Regionen, gefolgt von einem Tempervorgang. Die Source-/Drain-Regionen 82 können eine Störstellenkonzentration zwischen ungefähr 1019) cm-3 und ungefähr 1021 cm-3 aufweisen. Die n- und/oder p-Störstellen für die Source-/Drain-Regionen 82 können beliebige der zuvor besprochenen Störstellen sein. Bei einigen Ausführungsformen können die epitaktischen Source-/Drain-Regionen 82 während des Wachstums in situ dotiert werden.
  • Infolge der epitaktischen Prozesse, die verwendet werden, um die epitaktischen Source-/Drain-Regionen 82 in der Region 50N und der Region 50P zu bilden, weisen die oberen Oberflächen der epitaktischen Source-/Drain-Regionen Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 52 hinaus ausdehnen. Bei einigen Ausführungsformen bewirken diese Facetten, dass die angrenzenden epitaktischen Source-/Drain-Regionen 82 eines selben FinFETs verschmelzen, wie in 13C abgebildet. Bei anderen Ausführungsformen bleiben die angrenzenden epitaktischen Source-/Drain-Regionen 82 getrennt, nachdem der epitaktische Prozess beendet ist, wie in 13D abgebildet. Bei den Ausführungsformen, die in 13C und 13D abgebildet sind, werden die Gate-Abstandshalter 86 einen Abschnitt der Seitenwänden der Finnen 52, der sich oberhalb der STI-Regionen 56 erstreckt, bedeckend und dadurch das epitaktische Wachstum blockierend gebildet. Bei einigen anderen Ausführungsformen kann der Abstandshalterätzvorgang, der verwendet wird, um die Gate-Abstandshalter 86 zu bilden, angepasst werden, um das Abstandshaltermaterial von den Seitenwänden der Finnen zu entfernen, damit sich die epitaktisch gezogene Region bis zur Oberfläche der STI Region 56 erstrecken kann.
  • In 14A und 14B wird ein erstes ILD 88 über der in 13A und 13B abgebildeten Struktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material gebildet sein und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, plasmagestützte CVD (PECVD), FCVD, eine Kombination davon oder dergleichen abgeschieden werden. Die dielektrischen Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 87 zwischen dem ersten ILD 88 und den epitaktischen Source-/Drain-Regionen 82, den Masken 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, eine Kombination davon oder dergleichen enthalten, das eine andere Ätzrate als das Material des darüberliegenden ersten ILDs 88 aufweist.
  • In 15A und 15B kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ausgeführt werden, um die obere Oberfläche des ersten ILDs 88 mit den oberen Oberflächen der Dummy-Gates 72 oder der Masken 74 (siehe 14A und 14B) bündig zu machen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang der Seitenwände der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILDs 88 bündig. Entsprechend sind die oberen Oberflächen der Dummy-Gates 72 durch das erste ILD 88 hindurch freigelegt. Bei einigen Ausführungsformen können die Masken 74 zurückbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Oberfläche des ersten ILDs 88 mit den oberen Oberflächen der Masken 74 bündig macht.
  • In 16A und 16B werden die Dummy-Gates 72, und die Masken 74, soweit vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass Öffnungen 90 gebildet werden. Es können auch Abschnitte der Dummy-Dielektrikumsschicht 60 in den Öffnungen 90 entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die Dummy-Dielektrikumsschicht 60 bleibt zurück und wird von den Öffnungen 90 freigelegt. Bei einigen Ausführungsformen erstrecken sich Abschnitte (in 16B mit gestrichelten Linien abgebildet) der Öffnungen 90 unterhalb der oberen Oberflächen der Finnen 52. Bei einigen Ausführungsformen wird die Dummy-Dielektrikumsschicht 60 von den Öffnungen 90 in einer ersten Region eines Dies entfernt (z. B. einer Core-Logik-Region) und bleibt in den Öffnungen 90 in einer zweiten Region des Dies (z. B. einer Ein-/Ausgangsregion) zurück. Bei einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, der ein oder mehrere Reaktionsgase verwendet, welche die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 86 zu ätzen. Jede Öffnung 90 legt eine Kanalregion 58 einer jeweiligen Finne 52 frei. Jede Kanalregion 58 ist zwischen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 82 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumsschicht 60 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschicht 60 kann dann nach dem Entfernen der Dummy-Gates 72 wahlweise entfernt werden.
  • Wie es nachstehend ausführlicher beschrieben wird, werden Ersatz-Gates in den Öffnungen 90 gebildet. Da die Öffnungen 90 durch das Entfernen der jeweiligen Dummy-Gates 72 gebildet werden, können die Öffnungen 90 ähnliche Profile wie die Dummy-Gates 72 haben. Bei einigen Ausführungsformen verbessern diese Profile für die Öffnungen 90 die Lückenausfüllcharakteristik der Öffnungen 90, wie beispielsweise die Lückenausfüllraten von diversen Materialien während des Bildens der Ersatz-Gates in den Öffnungen 90. Außerdem werden durch das Entfernen der Fußabschnitte 75 (siehe 9A und 9B) der Dummy-Gates 72 unter Verwendung des Umgestaltungsprozesses, wie zuvor mit Bezug auf 10A, 10B und 10C, und/oder 11A, 11B und 11C beschrieben, die Ersatz-Gates gebildet, ohne Abschnitte aufzuweisen, die anstelle der Fußabschnitte 75 gebildet würden. Entsprechend wird ein Kurzschließen zwischen den Ersatz-Gates und anschließend gebildeten angrenzenden Source-/Drain-Kontakten vermieden.
  • In 17A und 17B werden die Gate-Dielektrikumsschichten 92 und die Gate-Elektroden 94 für die Ersatz-Gates gebildet. 17C bildet eine detaillierte Ansicht der Region 89 aus 17B ab. Die Gate-Dielektrikumsschichten 92 werden in den Öffnungen 90, wie etwa auf den oberen Oberflächen und den Seitenwänden der Finnen 52 und auf den Seitenwänden der Gate-Dichtungsabstandshalter 80/Gate-Abstandshalter 86, oberflächentreu abgeschieden. Die Gate-Dielektrikumsschichten 92 können auch auf der oberen Oberfläche des ersten ILDs 88 gebildet werden. Gemäß einigen Ausführungsformen weisen die Gate-Dielektrikumsschichten 92 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon auf. Bei einigen Ausführungsformen weisen die Gate-Dielektrikumsschichten 92 ein dielektrisches Material mit hohem K-Wert auf, und bei diesen Ausführungsformen können die Gate-Dielektrikumsschichten 92 einen K-Wert aufweisen, der größer als ungefähr 7,0 ist, und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumsschichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD, eine Kombination davon oder dergleichen umfassen. Bei Ausführungsformen, bei denen Abschnitte der Dummy-Dielektrikumsschicht 60 in den Öffnungen 90 zurückbleiben, enthalten die Gate-Dielektrikumsschichten 92 ein Material der Dummy-Gate-Dielektrikumsschicht 60 (z. B. Siliziumoxid).
  • Die Gate-Elektroden 94 werden über den Gate-Dielektrikumsschichten 92 abgeschieden und füllen die zurückbleibenden Abschnitte der Öffnungen 90 aus. Obwohl eine Einzelschicht-Gate-Elektrode 94 in 17B abgebildet ist, kann die Gate-Elektrode 94 eine beliebige Anzahl von Liner-Schichten 94A, eine beliebige Anzahl von Austrittsarbeitsabstimmungsschichten 94B und eine leitfähige Füllschicht 94C, wie in 17C abgebildet, aufweisen. Die Liner-Schichten 94A können TiN, TiO, TaN, TaC, Kombinationen davon, mehrere Schichten davon oder dergleichen enthalten, und können unter Verwendung von PVD, CVD, ALD, einer Kombination davon oder dergleichen gebildet werden. In der Region 50N können die Austrittsarbeitsabstimmungsschichten 94B Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, Kombinationen davon, mehrere Schichten davon oder dergleichen enthalten, und können unter Verwendung von PVD, CVD, ALD, einer Kombination davon oder dergleichen gebildet werden. In der Region 50P können die Austrittsarbeitsabstimmungsschichten 94B TiN, WN, TaN, Ru, Co, Kombinationen davon mehrere Schichten davon oder dergleichen enthalten, und können unter Verwendung von PVD, CVD, ALD, einer Kombination davon oder dergleichen gebildet werden. Bei einigen Ausführungsformen kann die leitfähige Füllschicht 94C Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, Legierungen davon, Kombinationen davon, mehrere Schichten davon oder dergleichen enthalten, und kann unter Verwendung von PVD, CVD, ALD, Galvanisieren, einer Kombination davon oder dergleichen gebildet werden.
  • Nach dem Ausfüllen der Öffnungen 90 kann ein Planarisierungsprozess, wie etwa ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumsschichten 92 und die Gate-Elektroden 94 zu entfernen, wobei sich diese überschüssigen Abschnitte über der oberen Oberfläche des ILD 88 befinden. Die zurückbleibenden Abschnitte der Gate-Elektroden 94 und der Gate-Dielektrikumsschichten 92 bilden somit die Ersatz-Gates der sich ergebenden FinFETs. Die Gate-Elektroden 94 und die Gate-Dielektrikumsschichten 92 können insgesamt als „Gate-Stapel“ bezeichnet werden. Die Gate-Stapel können sich entlang der Seitenwände der Kanalregionen 58 der Finnen 52 erstrecken, wie durch die gestrichelten Linien in 17B und 17C abgebildet. Bei einigen Ausführungsformen kann der Gate-Stapel 92/94 (einschließlich der Gate-Dielektrikumsschicht 92 und einer entsprechenden darüberliegenden Gate-Elektrode 94) ein ähnliches Profil wie das Dummy-Gate 72 aufweisen, wie in 11A, 11B und 11C abgebildet, und die Beschreibung wird hier nicht wiederholt.
  • Das Bilden der Gate-Dielektrikumsschichten 92 in der Region 50N und der Region 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikumsschichten 92 in jeder Region aus den gleichen Materialien gebildet werden. Bei anderen Ausführungsformen können die Gate-Dielektrikumsschichten 92 in jeder Region durch getrennte Prozesse gebildet werden, so dass die Gate-Dielektrikumsschichten 92 in verschiedenen Regionen aus verschiedenen Materialien gebildet werden können. Das Bilden der leitfähigen Füllschichten 94C in der Region 50N und der Region 50P kann gleichzeitig erfolgen, so dass die leitfähigen Füllschichten 94C in jeder Region aus den gleichen Materialien gebildet werden. Bei anderen Ausführungsformen können die leitfähigen Füllschichten 94C in jeder Region durch getrennte Prozesse gebildet werden, so dass die leitfähigen Füllschichten 94C in verschiedenen Regionen aus verschiedenen Materialien gebildet werden können. Diverse Maskierungsschritte können verwendet werden, um geeignete Regionen zu maskieren oder freizulegen, wenn getrennte Prozesse verwendet werden.
  • In 18A und 18B wird nach dem Ausführen des Planarisierungsprozesses ein zweites ILD 108 über dem ersten ILD 88 und den Gate-Stapeln 92/94 (einschließlich der Gate-Dielektrikumsschichten 92 und der entsprechenden darüberliegenden Gate-Elektroden 94) abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 108 eine fließfähige Folie, die durch ein fließfähiges CVD-Verfahren gebildet wird. Bei einigen Ausführungsformen wird das zweite ILD 108 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG, einer Kombination davon oder dergleichen gebildet, und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD, eine Kombination davon oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen weisen das erste ILD 88 und das zweite ILD 108 das gleiche Material auf. Bei anderen Ausführungsformen weisen das erste ILD 88 und das zweite ILD 108 unterschiedliche Materialien auf.
  • Bei einigen Ausführungsformen werden vor dem Bilden des zweiten ILDs 108 die Gate-Stapel 92/94 vertieft, so dass Vertiefungen direkt über den Gate-Stapeln 92/94 und zwischen gegenüberliegenden Abschnitten von Gate-Abstandshaltern 86 gebildet werden. Gate-Masken 96, die eine oder mehrere Schichten eines dielektrischen Materials, wie etwa Siliziumnitrid, Siliziumoxinitrid, eine Kombination davon oder dergleichen aufweisen, werden in die Vertiefungen eingefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über dem ersten ILD 88 erstrecken. Die anschließend gebildeten Gate-Kontakte 110 (siehe 19A und 19B) durchdringen die jeweilige Gate-Maske 96, um mit der oberen Oberfläche der jeweiligen vertieften Gate-Elektrode 94 in Kontakt zu kommen.
  • In 19A und 19B werden die Gate-Kontakte 110 und die Source-/Drain-Kontakte 112 gemäß einigen Ausführungsformen durch das zweite ILD 108 und das erste ILD 88 hindurch gebildet. Die Öffnungen für die Source-/Drain-Kontakte 112 werden durch das erste ILD 88 und das zweite ILD 108 hindurch gebildet, und die Öffnungen für die Gate-Kontakte 110 werden durch das zweite ILD 108 und die Gate-Masken 96 hindurch gebildet. Die Öffnungen können unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Nach dem Bilden der Öffnungen für die Source-/Drain-Kontakte 112 werden die Silizidschichten 114 durch die Öffnungen für die Source-/Drain-Kontakte hindurch gebildet 112. Bei einigen Ausführungsformen wird ein metallisches Material in die Öffnungen für die Source-/Drain-Kontakte 112 abgeschieden. Das metallische Material kann Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, eine Kombination davon oder dergleichen enthalten, und kann unter Verwendung von PVD, Sputtern, einer Kombination davon oder dergleichen gebildet werden. Anschließend wird ein Temperprozess ausgeführt, um die Silizidschichten 114 zu bilden. Bei einigen Ausführungsformen, bei denen die epitaktischen Source-/Drain-Regionen 82 Silizium enthalten, bewirkt der Temperprozess, dass das metallische Material mit Silizium reagiert, um ein Silizid des metallischen Materials an den Grenzflächen zwischen dem metallischen Material und den epitaktischen Source-/Drain-Regionen 82 zu bilden. Nach dem Bilden der Silizidschichten 114 werden nicht umgesetzte Abschnitte des metallischen Materials unter Verwendung eines geeigneten Entfernungsprozesses entfernt.
  • Anschließend werden ein Liner, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material in den Öffnungen für die Source-/Drain-Kontakte 112 und in den Öffnungen für die Gate-Kontakte 110 gebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid, eine Kombination davon oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel, eine Kombination davon oder dergleichen enthalten. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess, kann ausgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILDs 108 zu entfernen. Die zurückbleibenden Abschnitte des Liners und des leitfähigen Materials bilden die Source-/Drain-Kontakte 112 und die Gate-Kontakte 110 in den Öffnungen. Die Source-/Drain-Kontakte 112 sind räumlich und elektrisch mit den jeweiligen epitaktischen Source-/Drain-Regionen 82 gekoppelt, und die Gate-Kontakte 110 sind räumlich und elektrisch mit den jeweiligen Gate-Elektroden 94 gekoppelt. Die Source-/Drain-Kontakte 112 und die Gate-Kontakte 110 können in verschiedenen Prozessen gebildet werden oder können in dem gleichen Prozess gebildet werden. Obwohl sie als mit den gleichen Querschnitten gebildet gezeigt werden, versteht es sich, dass jeder der Source-/Drain-Kontakte 112 und der Gate-Kontakte 110 mit unterschiedlichen Querschnitten gebildet werden kann, was ein Kurzschließen der Kontakte vermeiden kann.
  • Weiter mit Bezug auf 19A, 19B und 19C, wird die abgebildete Struktur durch das Ausführen der Prozessschritte, die zuvor mit Bezug auf 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A und 19B beschrieben wurden, auf der Struktur, die in 11A, 11B und 11C abgebildet ist, gebildet. Bei anderen Ausführungsformen können die Prozessschritte, die zuvor mit Bezug auf 12A, 12B, 13A, 13B, 13C, 13D, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 18A, 18B, 19A und 19B beschrieben wurden, auf der Struktur, die in 10A, 10B und 10C abgebildet ist, ausgeführt werden, um eine Struktur zu bilden, die in 20A, 20B und 20C abgebildet ist, wobei 20C eine detaillierte Ansicht einer Region 116 aus 20B abbildet. Die Struktur, die in 20A, 20B und 20C abgebildet ist, ist ähnlich wie die Struktur, die in 19A, 19B und 19C abgebildet ist, wobei ähnliche Merkmale mit ähnlichen Bezugszeichen markiert sind und die Beschreibung dieser ähnlichen Merkmale hier nicht wiederholt wird. Bei einigen Ausführungsformen kann der Gate-Stapel 92/9,4 (einschließlich der Gate-Dielektrikumsschicht 92 und einer entsprechenden darüberliegenden Gate-Elektrode 94) ein ähnliches Profil wie das Dummy-Gate 72 haben, das in 10A, 10B und 10C abgebildet ist, und die Beschreibung wird hier nicht wiederholt.
  • 21 ist ein Ablaufschema, das ein Verfahren 2100 zum Bilden einer Gate-Struktur gemäß einigen Ausführungsformen abbildet. Das Verfahren 2100 beginnt mit Schritt 2101, bei dem eine Finne (wie etwa die in 3 abgebildete Finne 52) sich von einem Substrat aus erstreckend (wie etwa dem in 3 abgebildeten Substrat 50) gebildet wird, wie zuvor mit Bezug auf 3 beschrieben. In Schritt 2103 wird eine Opfer-Gate-Elektrodenschicht (wie etwa die in 7 abgebildete Opfer-Gate-Schicht 62) über der Finne gebildet, wie zuvor mit Bezug auf 7 beschrieben. In Schritt 2105 wird ein erster Ätzprozess auf der Opfer-Gate-Elektrodenschicht ausgeführt, um eine ein Opfer-Gate-Elektrode (wie etwa das in 9A und 9B abgebildete Dummy-Gate 72) zu bilden, wie zuvor mit Bezug auf 9A und 9B beschrieben. In Schritt 2107 wird ein zweiter Ätzprozess auf der Opfer-Gate-Elektrode ausgeführt, um die Opfer-Gate-Elektrode umzugestalten, wie zuvor mit Bezug auf 10A, 10B und 10C und/oder 11A, 11B und 11C beschrieben. In Schritt 2109 wird die Opfer-Gate-Elektrode entfernt, um eine Öffnung zu bilden (wie etwa die in 16A und 16B abgebildete Öffnung 90), wie zuvor mit Bezug auf 16A und 16B beschrieben. In Schritt 2111 wird ein Ersatz-Gate-Stapel (wie etwa der Gate-Stapel, der die Gate-Dielektrikumsschicht 92 und die Gate-Elektrode 94 aufweist, die in 17A, 17B und 17C abgebildet sind) in der Öffnung gebildet, wie zuvor mit Bezug auf 17A, 17B und 17C beschrieben.
  • Bei einer Ausführungsform umfasst ein Verfahren das Bilden einer Finne, die sich von einem Substrat aus erstreckt. Eine Opfer-Gate-Elektrodenschicht wird entlang einer Seitenwand und einer oberen Oberfläche der Finne gebildet. Ein Strukturierungsprozess wird an der Opfer-Gate-Elektrodenschicht ausgeführt, um eine Opfer-Gate-Elektrode zu bilden. Ein Umgestaltungsprozess wird an der Opfer-Gate-Elektrode ausgeführt, um eine umgestaltete Opfer-Gate-Elektrode zu bilden. Die umgestaltete Opfer-Gate-Elektrode weist einen ersten Abschnitt entlang der oberen Oberfläche der Finne und einen zweiten Abschnitt entlang der Seitenwand der Finne auf. Eine Breite des ersten Abschnitts nimmt ab, wenn sich der erste Abschnitt von einer oberen Oberfläche des ersten Abschnitts in Richtung auf die obere Oberfläche der Finne erstreckt. Eine Breite des zweiten Abschnitts nimmt ab, wenn sich der zweite Abschnitt von der oberen Oberfläche der Finne in Richtung auf das Substrat erstreckt. Bei einer Ausführungsform umfasst das Ausführen des Strukturierungsprozesses an der Opfer-Gate-Elektrodenschicht das Ausführen eines ersten Ätzprozesses an der Opfer-Gate-Elektrodenschicht, das Ausführen des Umgestaltungsprozesses an der Opfer-Gate-Elektrode umfasst das Ausführen eines zweiten Ätzprozesses an der Opfer-Gate-Elektrode, und der zweite Ätzprozess ist anders als der erste Ätzprozess. Bei einer Ausführungsform umfasst der zweite Ätzprozess einen Plasmaätzprozess. Bei einer Ausführungsform weist der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand auf. Bei einer Ausführungsform weist der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand auf. Bei einer Ausführungsform weist der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine gekrümmte Seitenwand auf. Bei einer Ausführungsform ist die gekrümmte Seitenwand eine konkave Seitenwand. Bei einer Ausführungsform umfasst das Verfahren ferner das Entfernen der umgestalteten Opfer-Gate-Elektrode, um eine Öffnung zu bilden; und das Bilden eines Ersatz-Gate-Stapels in der Öffnung.
  • Bei einer anderen Ausführungsform umfasst ein Verfahren das Bilden einer Finne, die sich von einem Substrat aus erstreckt. Eine Isolierregion wird über dem Substrat und angrenzend an die Finne gebildet. Die Finne erstreckt sich über einer oberen Oberfläche der Isolierregion. Eine Opfer-Gate-Elektrodenschicht wird entlang einer Seitenwand und einer oberen Oberfläche der Finne und entlang einer oberen Oberfläche der Isolierregion abgeschieden. Ein erster Ätzprozess wird an der Opfer-Gate-Elektrodenschicht ausgeführt, um eine Opfer-Gate-Elektrode zu bilden. Ein zweiter Ätzprozess wird an der Opfer-Gate-Elektrode ausgeführt, um eine umgestaltete Opfer-Gate-Elektrode zu bilden. Der zweite Ätzprozess ist anders als der erste Ätzprozess. Die umgestaltete Opfer-Gate-Elektrode weist einen ersten Abschnitt entlang der oberen Oberfläche der Finne und einen zweiten Abschnitt entlang der Seitenwand der Finne auf. Eine erste Breite des ersten Abschnitts an einer oberen Oberfläche des ersten Abschnitts ist größer als eine zweite Breite des ersten Abschnitts an der oberen Oberfläche der Finne. Eine dritte Breite des zweiten Abschnitts an der oberen Oberfläche der Finne ist größer als eine vierte Breite des zweiten Abschnitts an der oberen Oberfläche der Isolierregion. Bei einer Ausführungsform ist der zweite Ätzprozess ein Plasmaätzprozess. Bei einer Ausführungsform ist die zweite Breite größer als die dritte Breite. Bei einer Ausführungsform ist die zweite Breite gleich der dritten Breite. Bei einer Ausführungsform umfasst das Verfahren ferner das Ätzen der umgestalteten Opfer-Gate-Elektrode, um eine Öffnung zu bilden, und das Abscheiden eines leitfähigen Materials in der Öffnung, um einen Ersatz-Gate-Stapel zu bilden. Bei einer Ausführungsform weist der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine erste schräge Seitenwand auf, und der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode weist eine zweite schräge Seitenwand auf. Bei einer Ausführungsform weist der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand auf, und der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode weist eine gekrümmte Seitenwand auf.
  • Bei noch einer anderen Ausführungsform weist ein Halbleiterbauelement eine Finne, die sich von einem Substrat aus erstreckt, und einen Gate-Stapel entlang einer Seitenwand und einer oberen Oberfläche der Finne auf. Der Gate-Stapel weist einen ersten Abschnitt entlang der oberen Oberfläche der Finne und einen zweiten Abschnitt entlang der Seitenwand der Finne auf. Eine Breite des ersten Abschnitts nimmt ab, wenn sich der erste Abschnitt von einer oberen Oberfläche des ersten Abschnitts in Richtung auf die obere Oberfläche der Finne erstreckt. Eine Breite des zweiten Abschnitts nimmt ab, wenn sich der zweite Abschnitt von der oberen Oberfläche der Finne in Richtung auf das Substrat erstreckt.
  • Bei einer Ausführungsform weist der erste Abschnitt des Gate-Stapels eine schräge Seitenwand auf. Bei einer Ausführungsform weist der zweite Abschnitt des Gate-Stapels eine schräge Seitenwand auf. Bei einer Ausführungsform weist der zweite Abschnitt des Gate-Stapels eine gekrümmte Seitenwand auf. Bei einer Ausführungsform ist die gekrümmte Seitenwand eine konkave Seitenwand.
  • Das Vorstehende erläutert Merkmale von mehreren Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird erkennen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Ändern von anderen Prozessen und Strukturen zum Ausführen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hier eingeführten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass diese gleichwertigen Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.

Claims (20)

  1. Verfahren, umfassend folgende Schritte: Bilden einer Finne, die sich von einem Substrat aus erstreckt; Bilden einer Opfer-Gate-Elektrodenschicht entlang einer Seitenwand und einer oberen Oberfläche der Finne; Ausführen eines Strukturierungsprozesses an der Opfer-Gate-Elektrodenschicht, um eine Opfer-Gate-Elektrode zu bilden; und Ausführen eines Umgestaltungsprozesses an der Opfer-Gate-Elektrode, um eine umgestaltete Opfer-Gate-Elektrode zu bilden, wobei die umgestaltete Opfer-Gate-Elektrode Folgendes umfasst: einen ersten Abschnitt entlang der oberen Oberfläche der Finne, wobei eine Breite des ersten Abschnitts abnimmt, wenn sich der erste Abschnitt von einer oberen Oberfläche des ersten Abschnitts in Richtung auf die obere Oberfläche der Finne erstreckt; und einen zweiten Abschnitt entlang der Seitenwand der Finne, wobei eine Breite des zweiten Abschnitts abnimmt, wenn sich der zweite Abschnitt von der oberen Oberfläche der Finne aus in Richtung auf das Substrat erstreckt.
  2. Verfahren nach Anspruch 1, wobei das Ausführen des Strukturierungsprozesses an der Opfer-Gate-Elektrodenschicht das Ausführen eines ersten Ätzprozesses an der Opfer-Gate-Elektrodenschicht umfasst, wobei das Ausführen des Umgestaltungsprozesses an der Opfer-Gate-Elektrode das Ausführen eines zweiten Ätzprozesses an der Opfer-Gate-Elektrode umfasst, und wobei der zweite Ätzprozess anders als der erste Ätzprozess ist.
  3. Verfahren nach Anspruch 2, wobei der zweite Ätzprozess einen Plasmaätzprozess umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 3, wobei der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine gekrümmte Seitenwand aufweist.
  7. Verfahren nach Anspruch 6, wobei die gekrümmte Seitenwand eine konkave Seitenwand ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, ferner umfassend folgende Schritte: Entfernen der umgestalteten Opfer-Gate-Elektrode, um eine Öffnung zu bilden; und Bilden eines Ersatz-Gate-Stapels in der Öffnung.
  9. Verfahren, umfassend folgende Schritte: Bilden einer Finne, die sich von einem Substrat aus erstreckt; Bilden einer Isolierregion über dem Substrat und angrenzend an die Finne, wobei sich die Finne über eine obere Oberfläche der Isolierregion erstreckt; Abscheiden einer Opfer-Gate-Elektrodenschicht entlang einer Seitenwand und einer oberen Oberfläche der Finne und entlang einer oberen Oberfläche der Isolierregion; Ausführen eines ersten Ätzprozesses an der Opfer-Gate-Elektrodenschicht, um eine Opfer-Gate-Elektrode zu bilden; und Ausführen eines zweiten Ätzprozesses an der Opfer-Gate-Elektrode, um eine umgestaltete Opfer-Gate-Elektrode zu bilden, wobei der zweite Ätzprozess anders als der erste Ätzprozess ist, und wobei die umgestaltete Opfer-Gate-Elektrode Folgendes umfasst: einen ersten Abschnitt entlang der oberen Oberfläche der Finne, wobei eine erste Breite des ersten Abschnitts an einer oberen Oberfläche des ersten Abschnitts größer ist als eine zweite Breite des ersten Abschnitts an der oberen Oberfläche der Finne; und einen zweiten Abschnitt entlang der Seitenwand der Finne, wobei eine dritte Breite des zweiten Abschnitts an der oberen Oberfläche der Finne größer ist als eine vierte Breite des zweiten Abschnitts an der oberen Oberfläche der Isolierregion.
  10. Verfahren nach Anspruch 9, wobei der zweite Ätzprozess ein Plasmaätzprozess ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei die zweite Breite größer als die dritte Breite ist.
  12. Verfahren nach Anspruch 9 oder 10, wobei die zweite Breite gleich der dritten Breite ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, ferner umfassend folgende Schritte: Ätzen der umgestalteten Opfer-Gate-Elektrode, um eine Öffnung zu bilden; und Abscheiden eines leitfähigen Materials in der Öffnung, um einen Ersatz-Gate-Stapel zu bilden.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine erste schräge Seitenwand aufweist, und wobei der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine zweite schräge Seitenwand aufweist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei der erste Abschnitt der umgestalteten Opfer-Gate-Elektrode eine schräge Seitenwand aufweist, und wobei der zweite Abschnitt der umgestalteten Opfer-Gate-Elektrode eine gekrümmte Seitenwand aufweist.
  16. Halbleiterbauelement, aufweisend: eine Finne, die sich von einem Substrat aus erstreckt; und einen Gate-Stapel entlang einer Seitenwand und einer oberen Oberfläche der Finne, wobei der Gate-Stapel Folgendes aufweist: einen ersten Abschnitt entlang der oberen Oberfläche der Finne, wobei eine Breite des ersten Abschnitts abnimmt, wenn sich der erste Abschnitt von einer oberen Oberfläche des ersten Abschnitts aus in Richtung auf die obere Oberfläche der Finne erstreckt; und einen zweiten Abschnitt entlang der Seitenwand der Finne, wobei eine Breite des zweiten Abschnitts abnimmt, wenn sich der zweite Abschnitt von der oberen Oberfläche der Finne aus in Richtung auf das Substrat erstreckt.
  17. Halbleiterbauelement nach Anspruch 16, wobei der erste Abschnitt des Gate-Stapels eine schräge Seitenwand aufweist.
  18. Halbleiterbauelement nach Anspruch 16 oder 17, wobei der zweite Abschnitt des Gate-Stapels eine schräge Seitenwand aufweist.
  19. Halbleiterbauelement nach Anspruch 16 oder 17, wobei der zweite Abschnitt des Gate-Stapels eine gekrümmte Seitenwand aufweist.
  20. Halbleiterbauelement nach Anspruch 19, wobei die gekrümmte Seitenwand eine konkave Seitenwand ist.
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