DE102019123629A1 - Gate-all-around-feldeffekttransistorvorrichtung - Google Patents

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Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Bilden von Halbleiterstreifen, die über ein Substrat vorspringen, und Isolierungsregionen zwischen den Halbleiterstreifen; das Bilden von Hybridfinnen auf den Isolierungsregionen, wobei die Hybridfinnen Dielektrikumsfinnen und Dielektrikumstrukturen über den Dielektrikumsfinnen umfassen; das Bilden von einer Dummygatestruktur über dem Halbleiterstreifen; das Bilden von Source-/Drain-Regionen über den Halbleiterstreifen und an gegenüberliegenden Seiten der Dummygatestruktur; das Bilden von Nanodrähten unter der Dummygatestruktur, wobei die Nanodrähte über den jeweiligen Halbleiterstreifen liegen und daran ausgerichtet sind, und sich die Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte befinden, wobei sich die Hybridfinnen weiter von dem Substrat erstrecken als die Nanodrähte; nach dem Bilden der Nanodrähte, Verringern von Breiten der mittleren Abschnitte der Hybridfinnen, während Breiten der Endabschnitte der Hybridfinnen unverändert bleiben, und Bilden eines elektrisch leitfähigen Materials um die Nanodrähte herum.

Description

  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Geräte verwendet, wie etwa Personal Computers, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise durch sequenzielle Abscheidung isolierender oder Dielektrikumsschichten und Halbleitermaterialschichten über einem Halbleitersubstrat, sowie Strukturierung der verschiedenen Materialschichten unter Verwendung von Lithographie und Ätztechniken zum Formen von Schaltungskomponenten und -elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. von Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der Mindestmerkmalgröße, sodass mehr Komponenten in einen bestimmten Bereich integriert werden können. Während jedoch die minimalen Merkmalsgrößen verringert werden, treten weitere Probleme auf, die behandelt werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1 bis 26 sind verschiedene Ansichten einer Gate-All-Around- (GAA) Feldeffekttransistor- (FET) Vorrichtung in verschiedenen Stadien der Herstellung nach einer Ausführungsform.
    • 27 ist eine Querschnittsansicht einer GAA-FET-Vorrichtung nach einer anderen Ausführungsform.
    • 28 ist eine Querschnittsansicht einer GAA FET-Vorrichtung nach noch einer anderen Ausführungsform.
    • 29 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer GAA-FET-Vorrichtung nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Bildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Wenn nicht anders vorgegeben, beziehen gleiche oder ähnliche Referenzziffern in verschiedenen Figuren auf dieselbe oder eine ähnliche Komponente, die durch einen oder mehrere selbe/n oder ähnliche/n Prozess(e) unter Verwendung desselben oder eines ähnlichen Materialien oder derselben oder ähnlicher Materialien gebildet wird.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • In einigen Ausführungsformen umfasst eine Gate-All-Around- (GAA) Feldeffekttransistor- (FET) Vorrichtung einen Halbleiterstreifen, der über ein Substrat vorspringt und eine erste Isolierungsregion und eine zweite Isolierungsregion an gegenüberliegenden Seiten des Halbleiterstreifens. Die GAA-FET-Vorrichtung umfasst auch Nanodrähte über und ausgerichtet an den Halbleiterstreifen, und Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte. Die GAA-FET-Vorrichtung umfasst ferner eine erste Dielektrikumsfinne an der ersten Isolierungsregion und ein Metallgate um die Nanodrähte herum und um mittlere Abschnitte der ersten Dielektrikumsfinne herum, wobei Endabschnitte der ersten Dielektrikumsfinne an gegenüberliegenden Seiten des Metallgates angeordnet sind, und die Endabschnitte der ersten Dielektrikumsfinne breiter sind als die mittleren Abschnitte der ersten Dielektrikumsfinne.
  • 1 bis 26 sind verschiedene Ansichten (z. B. perspektivische Ansicht, Querschnittsansicht, Draufsicht) einer Gate-All-Around- (GAA) Feldeffekttransistor- (FET) Vorrichtung 100 in verschiedenen Stadien der Herstellung nach einer Ausführungsform. 1 bis 13 und 23 sind perspektivische Ansichten der GAA-FET-Vorrichtung 100. 14 bis 22, 25 und 26 sind Querschnittsansichten der GAA-FET-Vorrichtung 100, und 24 ist eine Draufsicht der GAA-FET-Vorrichtung 100. Es ist zu beachten, dass um der Klarheit Willen einige der 1 bis 26 nur Abschnitte und daher nicht alles der GAA-FET-Vorrichtung 100 zeigen können.
  • Mit Verweis auf 1 ist ein Substrat 101 bereitgestellt. Das Substrat 101 kann ein Halbleitersubstrat, wie etwa ein Bulkhalbleiter (z. B. Bulksilizium), ein Halbleiter-auf-Isolator-(SOI) Substrat, oder dergleichen sein, das dotiert (z. B. mit einem P- oder einem N-Dotiermittel) oder undotiert sein kann. Das Substrat 101 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine Buried-Oxid- (BOX) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen umfasst das Halbleitermaterial des Substrats 101 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus.
  • In 1 ist ein epitaktischer Materialstapel 104' über dem Substrat 101 gebildet und eine Hartmaskenschicht 107' ist über dem epitaktischen Materialstapel 104' gebildet. Der epitaktische Materialstapel 104' umfasst abwechselnd erste Halbleiterschichten 103 und zweite Halbleiterschichten 105. Die ersten Halbleiterschichten 103 sind aus einem ersten Halbleitermaterial gebildet und die zweiten Halbleiterschichten 105 sind aus einem anderen zweiten Halbleitermaterial gebildet. In der illustrierten Ausführungsform ist das erste Halbleitermaterial Siliziumgermanium (SixGe1-x, wobei x im Bereich 0 bis 1 liegen kann), und das zweite Halbleitermaterial ist Silizium. Die epitaktischen Materialstapel 104' können eine beliebige Anzahl Schichten umfassen. In der nachfolgenden Verarbeitung werden die epitaktischen Materialstapel 104' strukturiert, um Kanalregionen aus GAA-FETs zu bilden. Insbesondere werden die epitaktischen Materialstapel 104' strukturiert, um horizontale Nanodrähte zu bilden, wobei die Kanalregionen der entstehenden GAA-FETs mehrere horizontale Nanodrähte umfassen.
  • Die epitaktischen Materialstapel 104' können durch einen epitaktischen Aufbauprozess gebildet werden, der in einer Aufbaukammer stattfinden kann. Während des epitaktischen Aufbauprozesses wird die Aufbaukammer zyklisch einem ersten Satz Vorläufer für den Aufbau der ersten Halbleiterschichten 103 ausgesetzt und dann einem zweiten Satz Vorläufer für den Aufbau der zweiten Halbleiterschichten 105 ausgesetzt. Der erste Satz Vorläufer umfasst Vorläufer für das erste Halbleitermaterial (z. B. Siliziumgermanium), und der zweite Satz Vorläufer umfasst Vorläufer für das zweite Halbleitermaterial (z. B. Silizium). Die epitaktischen Materialstapel 104' können dotiert oder undotiert sein, abhängig vom Design der GAA-FET-Vorrichtung.
  • In einigen Ausführungsformen umfasst der erste Satz Vorläufer einen Siliziumvorläufer (z. B. Silan) und einen Germaniumvorläufer (z. B. ein German), und der zweite Satz Vorläufer umfasst den Siliziumvorläufer, aber nicht den Germaniumvorläufer. Der epitaktische Aufbauprozess kann so umfassen, ständig einen Fluss des Siliziumvorläufers in die Aufbaukammer zu ermöglichen, und dann zyklisch: (1) einen Fluss des Germaniumvorläufers in die Aufbaukammer ermöglichen, wenn eine erste Halbleiterschicht 103 aufgebaut wird; und (2) den Fluss des Germaniumvorläufers in die Aufbaukammer zu unterbrechen, wenn eine zweite Halbleiterschicht 105 aufgebaut wird. Der zyklische Kontakt kann wiederholt werden, bis eine Zielschichtenanzahl gebildet wurde. Nach Abschluss der Aufbauzyklen kann ein Planarisierungsprozess ausgeführt werden, um die obere Fläche der epitaktischen Materialstapel 104' einzuebnen. Der Planarisierungsprozess kann eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen sein.
  • Als nächstes wird eine Hartmaskenschicht 107' ist über den epitaktischen Materialstapeln 104' ausgebildet. Die Hartmaskenschicht 107' kann Unterschichten umfassen, wie etwa eine Padoxidschicht und eine darüberliegende Padnitridschicht. Die Padoxidschicht kann ein Dünnfilm sein, der Siliziumoxid umfasst, das beispielsweise unter Verwendung eines Wärmeoxidationsprozesses ausgebildet wird. Die Padoxidschicht kann als eine Haftschicht zwischen den epitaktischen Materialstapeln 104' und der darüberliegenden Padnitridschicht dienen. In einigen Ausführungsformen ist die Padnitridschicht aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination daraus gebildet, und kann beispielsweise unter Verwendung von chemischer Niederdruck-Dampfphasenabscheidung (LPCVD) oder plasmaverstärkter chemischer Dampfphasenabscheidung (PECVD) gebildet werden.
  • Als nächstes wird mit Verweis auf 2 die in 1 illustrierte Struktur unter Verwendung von z. B. Photolithographie- und Ätztechniken strukturiert. Die Hartmaskenschicht 107' ist strukturiert, eine strukturierte Hartmaske 107 zu bilden und die strukturierte Hartmaske 107 wird dann als eine Ätzmaske verwendet, um das Substrat 101 und die epitaktischen Materialstapel 104' zu strukturieren. Danach wird ein Liner 109 über den Halbleiterfinnen 102 und der strukturierten Hartmaske 107 gebildet. Details werden nachfolgend besprochen.
  • Um die Halbleiterfinnen 102 zu bilden, kann die Halbleiterschicht 107' unter Verwendung von Photolithographietechniken strukturiert werden. Allgemein verwenden Photolithographietechniken ein Photoresistmaterial, das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial projiziert das darunterliegende Material, wie etwa die Hartmaskenschicht 107' in diesem Beispiel, von den nachfolgenden Verarbeitungsschritten, wie etwa Ätzen. In diesem Beispiel wird das Photoresistmaterial verwendet, um die Hartmaskenschicht 107' zu strukturieren, um die strukturierte Hartmaske 107 zu bilden, wie in 2 illustriert.
  • Die strukturierte Hartmaske 107 wird nachfolgend verwendet, um das Substrat 101 zu und die epitaktischen Materialstapel 104' zu strukturieren, um Gräben 108 zu bilden und damit Halbleiterfinnen 102 zwischen angrenzenden Gräben 108 zu definieren, wie in 2 illustriert. In der illustrierten Ausführungsform umfasst jede der Halbleiterfinnen 102 einen Halbleiterstreifen 106 und einen strukturierten epitaktischen Materialstapel 104 über dem Halbleiterstreifen 106. Der Halbleiterstreifen 106 ist ein strukturierter Abschnitt des Substrats 101 und springt über das (zurückgesetzte) Substrat 101 vor. Der strukturierte epitaktische Materialstapel 104 ist ein strukturierter Abschnitt des epitaktischer Materialstapels 104' und wird verwendet, um Nanodrähte in der nachfolgenden Verarbeitung zu bilden und kann daher als Nanodrahtstrukturen 104 oder GAA-Strukturen 104 bezeichnet werden.
  • In einigen Ausführungsformen werden die Halbleiterfinnen 102 durch Ätzen von Gräben in dem Substrat 101 und in dem epitaktischen Materialstapel 104' beispielsweise unter Verwendung von reaktivem Ionenätzen (RIE), neutralem Strahlätzen (NBE), dergleichen oder einer Kombination daraus gebildet werden. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können die Gräben 108 Streifen sein (betrachtet von oben), die parallel zueinander laufen und eng nebeneinander liegen. In einigen Ausführungsformen können die Gräben 108 fortlaufend sein und die Halbleiterfinnen 102 umgeben. Die Halbleiterfinnen 102 können nachfolgend auch als Finnen 102 bezeichnet werden.
  • Die Finnen 102 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 102 unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Anstellwinkel aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren.
  • Nach Bilden der Finnen 102 wird der Liner 109 entlang von Seitenwänden und Böden der Gräben 108 gebildet. Der Liner 109 kann auch über den oberen Flächen der strukturierten Hartmaske 107 gebildet sein. In einer beispielhaften Ausführungsform ist der Liner 109 ein Siliziumliner, der z. B. durch CVD, Atomlagenabscheidung (ALD), Kombinationen daraus oder dergleichen gebildet wird.
  • 3 illustriert die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 102 zum Bilden von Isolierungsregionen 111. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination daraus, und kann durch eine chemische Dampfphasenabscheidung von hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD) (z. B. einer CVD-basierten Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es zu einem anderen Material konvertieren zu lassen, wie etwa einem Oxid), dergleichen, oder einer Kombination daraus gebildet werden. Andere Isolierungsmaterialien und/oder andere Bildungsprozesse können verwendet werden. In der illustrierten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet ist. Ein Temperprozess kann durchgeführt werden, wenn das Isoliermaterial ausgebildet ist. Ein Planarisierungsprozess, wie etwa CMP, kann überschüssiges Isolierungsmaterial von über den oberen Flächen der Halbleiterfinnen 102 entfernen.
  • Als nächstes werden die Isolierungsregionen zurückgesetzt, um seichte Grabenisolierungs- (STI) Regionen 111 zu bilden. Die Isolierungsregionen 111 sind so zurückgesetzt, dass die oberen Abschnitte der Halbleiterfinnen 102 von zwischen benachbarten STI-Regionen 111 vorspringen. Die oberen Flächen der STI-Regionen 111 können eine flache Fläche (wie illustriert), eine konvexe Fläche, eine konkave Fläche (wie etwa eine Schüsselbildung), oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 111 können mit geeignetem Ätzen flach, konvex und/oder konkav gebildet sein. Die Isolierungsregionen 111 können unter Verwendung eines geeigneten Ätzprozesses zurückgesetzt werden, wie etwa mit einem, das selektiv das Material der Isolierungsregionen 111 betrifft. Beispielsweise kann ein Trockenätzen oder in Nassätzen unter Verwendung verdünnter Flusssäure (dHF) verwendet werden, um die Isolierungsregionen 111 zurückzusetzen. In 3 ist die obere Fläche der STI-Regionen 111 eben mit den oberen Flächen der Halbleiterstreifen 106 illustriert. In anderen Ausführungsformen ist die obere Fläche der STI-Regionen 111 tiefer (z. B. näher an dem Substrat 101) als die oberen Flächen der Halbleiterstreifen 106.
  • Wie in 3 illustriert, sind die oberen Abschnitte des Liners 109, der über der oberen Fläche der STI-Regionen 111 angeordnet sind, entfernt. Ein geeigneter Ätzprozess, wie etwa ein Nassätzprozess oder ein Trockenätzprozess, kann verwendet werden, um die oberen Abschnitte des Liners 109 zu entfernen. In einigen Ausführungsformen wird der Liner 109 in einem selben Ätzprozess entfernt, der verwendet wird, um die Isolierungsregionen 111 zurückzusetzen.
  • Als nächstes wird in 4 eine Abdeckschicht 113 konform über der GAA-Struktur 104 und über der strukturierten Hartmaske 107 gebildet. Die Abdeckschicht 113 ist eine epitaktische Halbleiterschicht, die in einigen Ausführungsformen z. B. unter Verwendung eines CVD-Prozesses gebildet wird. In einer beispielhaften Ausführungsform werden die Abdeckschicht 113 und die erste Halbleiterschicht 103 aus einem selben epitaktischen Material gebildet, wie etwa Siliziumgermanium. Der Abdeckspieler 113 wird selektiv auf offenliegenden Flächen des Liners 109 (z. B. einem Siliziumliner, siehe 3) unter Verwendung eines epitaktischen Aufbauprozesses aufgebaut und daher ist die obere Fläche der STI-Region 111 in einigen Ausführungsformen frei von der Abdeckschicht 109. Die Abdeckschicht 113 kann beispielsweise eine Dicke von etwa 5 nm aufweisen. Um Überfüllung zu vermeiden, werden Abschnitte des Liners 109, die über der oberen Fläche der STI-Regionen 111 angeordnet sind, in 4 und den nachfolgenden Figuren nicht illustriert, wobei sich versteht, dass der Liner 109 zwischen der Abdeckschicht 113 und der GAA-Struktur 104/strukturierten Hartmaske 107 existieren kann.
  • Als nächstes wird in 5, eine Dielektrikumschicht 114 konform über der Abdeckschicht 113 und über der oberen Fläche der STI-Regionen 111 gebildet. Als nächstes wird eine Dielektrikumschicht 115 über der Dielektrikumschicht 114 gebildet, um die Gräben 108 zu füllen. Die Dielektrikumschicht 114 und die Dielektrikumschicht 115 werden dann zurückgeätzt, um Dielektrikumsfinnen 116 zu bilden, deren Details nachfolgend besprochen werden.
  • In einigen Ausführungsformen ist die Dielektrikumschicht 114 durch Bilden einer konformen Schicht aus Siliziumnitrid entlang der Abdeckschicht 113 und entlang der oberen Fläche der STI-Regionen 111 unter Verwendung eines geeigneten Abscheidungsverfahrens wie CVD gebildet. Die Dielektrikumschicht 115 wird dann über der Dielektrikumschicht 114 gebildet. In der illustrierten Ausführungsform wird die Dielektrikumschicht 115 unter Verwendung eines Dielektrikums mit niedrigem K-Wert (z. B. mit einer dielektrischen Konstante K von weniger als etwa 7, wie etwa weniger als etwa 3,9) gebildet, wie etwa SiO2, SiN, SiCN oder SiOCN.
  • Als nächstes wird die Dielektrikumschicht 115 (z. B. ein Dielektrikum mit niedrigem K-Wert) z. B. unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses zurückgeätzt. Beispielsweise kann ein Trockenätzprozess unter Verwendung eines fluoridhaltigen Gases verwendet werden, um die Dielektrikumschicht 115 zurückzuätzen. Nachdem die Dielektrikumschicht 115 zurückgeätzt wird, wird die Dielektrikumschicht 114, die durch die zurückgesetzte Dielektrikumschicht 115 offengelegt wird, durch einen geeigneten Ätzprozess entfernt, wie etwa durch einen Trockenätzprozess oder einen Nassätzprozess. Beispielsweise kann ein Nassätzprozess unter Verwendung von H3PO4 als Ätzmittel ausgeführt werden, um die offenliegende Dielektrikumschicht 114 zu entfernen. Der verbleibenden Abschnitte der Dielektrikumschicht 114 und die verbleibenden Abschnitte der Dielektrikumschicht 115 bilden die Dielektrikumsfinnen 116. In dem Beispiel aus 5 sind die obere Fläche der verbleibenden Abschnitte der Dielektrikumschicht 114 und die obere Fläche der verbleibenden Abschnitte der Dielektrikumschicht 115 eben zueinander. Da die Dielektrikumschicht 114 und die Dielektrikumschicht 115 beide aus Dielektrika mit niedrigem K-Wert gebildet sind, können die Dielektrikumsfinnen 116 auch als Dielektrikumsfinnen mit niedrigem K-Wert bezeichnet werden. Wie in 5 illustriert ist, werden die Dielektrikumsfinnen 116 auf den STI-Regionen 111 gebildet und kontaktieren physisch die Abdeckschicht 113, die an gegenüberliegenden Seiten der Dielektrikumsfinnen 116 angeordnet sind.
  • Als nächstes werden in 6 Dielektrikumstrukturen 118 gebildet, um verbleibende Abschnitte der Gräben 108 zu füllen. In dem Beispiel aus 6, werden die Dielektrikumstrukturen 118 durch konformes Bilden einer Dielektrikumschicht 117 über der Struktur aus 5 und danach Bilden einer Dielektrikumschicht 119 über der Dielektrikumschicht 117 gebildet. Ein Planarisierungsprozess, wie etwa CMP, wird dann ausgeführt, um Abschnitte der Abdeckschicht 113, Abschnitte der Dielektrikumschicht 117 und Abschnitte der Dielektrikumschicht 119 von der oberen Fläche der strukturierten Hartmaske 107 zu entfernen.
  • In einigen Ausführungsformen ist die Dielektrikumschicht 117 unter Verwendung eines geeigneten Abscheidungsverfahrens wie CVD, PVD, Kombinationen daraus oder dergleichen aus Aluminiumoxid (z. B. AlOx) gebildet. Eine Dicke der Dielektrikumschicht 117 kann z. B. etwa 2 nm betragen. Die Dielektrikumschicht 119 wird aus einem Dielektrikum mit hohem K-Wert (z. B. mit einer dielektrischen Konstante K von mehr als 7) gebildet, wie etwa beispielsweise aus HfO2, ZrO2, HfAlOx, HfSiOx oder Al2O3. Da die Dielektrikumschicht O117 und die Dielektrikumschicht 119 beide aus Dielektrika mit hohem K-Wert gebildet sind, kann die Dielektrikumstruktur 118 auch als Dielektrikumstruktur mit hohem K-Wert bezeichnet werden. Weiterhin kann, da die Dielektrikumsfinnen 116 aus Dielektrika mit niedrigem K-Werten gebildet sind, und da die Dielektrikumstrukturen 118 aus Dielektrika mit hohem K-Werten gebildet sind, jede der Dielektrikumsfinnen 116 und eine der jeweils darüberliegenden Dielektrikumstrukturen 118 kollektiv als eine Hybridfinne 112 bezeichnet werden.
  • Als nächstes werden mit Verweis auf 7 Dummygatestrukturen 122 über den Halbleiterfinnen 102 (siehe Label in 6) und über den Hybridfinnen 112 gebildet. In einigen Ausführungsformen umfasst jede der Dummygatestrukturen 122 ein Gatedielektrikum 121 und eine Gateelektrode 123.
  • Um die Dummygatestruktur 122 auszubilden, ist eine Dielektrikumschicht auf der Struktur ausgebildet, die in 6 illustriert ist. Die Dielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann abgeschieden oder thermal aufgebaut werden. Als nächstes wird eine Gateschicht ist über der Dielektrikumschicht ausgebildet und dann wird eine Maskenschicht über der Gateschicht ausgebildet. Die Gateschicht kann über der Dielektrikumschicht abgeschieden und dann wie etwa mit einem CMP-Prozess planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann beispielsweise durch Polysilizium gebildet werden, wobei jedoch auch andere Materialien verwendet werden können. Die Maskenschicht kann beispielsweise aus Siliziumoxid, Siliziumnitrid, Kombinationen daraus oder dergleichen gebildet werden.
  • Nachdem die Schichten (z. B. die Dielektrikumschicht, die Gateschicht und die Maskenschicht) gebildet werden, kann die Maskenschicht unter Verwendung annehmbarer Photolithographie- und Ätztechniken strukturiert werden, um Maske 126 zu bilden. In dem Beispiel aus 7 umfasst die Maske 126 umfasst eine erste Maske 125 (z. B. Siliziumoxid) und eine zweite Maske 127 (z. B. Siliziumnitrid). Die Struktur der Maske 126 wird dann durch eine annehmbare Ätztechnik auf die Gateschicht und die Dielektrikumschicht übertragen, um die Gateelektrode 123 bzw. das Gatedielektrikum 121 zu bilden. Die Gateelektrode 123 und das Gatedielektrikum 121 befinden sich über (z. B. direkt über) den jeweiligen Kanalregionen der zu bildenden GAA-FET-Vorrichtung. Die Gateelektrode 123 kann auch eine Längsrichtung aufweisen, die wesentliche rechtwinklig zur Längsrichtung der Halbleiterfinnen 102 oder der Längsrichtung der Hybridfinnen 112 verläuft.
  • Als nächstes werden in 8 Gateabstandhalter 129 über Seitenwänden der Gateelektrode 123 und des Gatedielektrikums 121 gebildet. Der Gateabstandhalter 129 kann durch konforme Abscheidung einer Gateabstandhalterschicht über der Struktur gebildet werden, die in 7 illustriert ist. Die Gateabstandhalterschicht kann Siliziumnitrid, Siliziumcarbonitrid, eine Kombination daraus oder dergleichen sein. In einigen Ausführungsformen umfasst die Gateabstandhalterschicht mehrere Unterschichten. Beispielsweise kann eine erste Unterschicht (manchmal bezeichnet als eine Gatedichtungsabstandhalterschicht) durch Wärmeoxidation oder eine Abscheidung gebildet werden, und eine zweite Unterschicht (manchmal bezeichnet als eine Hauptgateabstandhalterschicht) kann konform auf einer ersten Unterschicht abgeschieden werden. Die Gateabstandhalter 129 werden durch anisotropes Ätzen der Gateabstandhalterschicht gebildet. Das anisotrope Ätzen kann horizontale Abschnitte der Gateabstandhalterschicht (z. B. über der strukturierten Hartmaske 107, den Hybridfinnen 112 und der Maske 126) entfernen, wobei die verbleibenden vertikalen Abschnitte der Gateabstandhalterschicht (z. B. entlang der Seitenwände der Gateelektrode 123 und der Seitenwände des Gatedielektrikums 121) die Gateabstandhalter 129 bilden. In der Erklärung hierin können die Gateabstandhalter 129 auch als ein Teil der Dummygatestruktur 122 bezeichnet werden.
  • Als nächstes erfolgt ein anisotroper Ätzprozess, um Abschnitte der Dielektrikumstruktur 118, Abschnitte der GAA-Strukturen 104 (z. B. 103 und 105), und Abschnitte der strukturierten Hartmaske 107, die sich außerhalb der Grenzen der Dummygatestruktur 122 (z. B. außerhalb der äußeren Seitenwände des Gateabstandhalters 129) befinden, zu entfernen. Der anisotrope Ätzprozess kann unter Verwendung der Dummygatestruktur 122 als eine Ätzmaske ausgeführt werden. Nach dem anisotropen Ätzen ist die Seitenwand 129S des Gateabstandhalters 129 in einigen Ausführungsformen durch das anisotrope Ätzen an einer jeweiligen Seitenwand 105S der zweiten Halbleiterschicht 105 ausgerichtet.
  • In einigen Ausführungsformen ist der anisotrope Ätzprozess ein Trockenätzprozess (z. B. ein Plasmaätzprozess) unter Verwendung eines oder mehrerer Ätzmittel, das/die selektiv für die Materialien der strukturierten Hartmaske 107 und der GAA-Struktur 104 ist/sind (z. B. eine höhere Ätzrate dafür aufweist). In einer beispielhaften Ausführungsform weist der Trockenätzprozess eine durchschnittliche Ätzrate von E1 für die Dielektrikumstruktur 118 (z. B. Material mit hohem K-Wert) und eine durchschnittliche Ätzrate von E2 (E2 > E1) für die Kombination der strukturierten Hartmaske 107 (z. B. Material mit niedrigem K-Wert) und der GAA-Struktur 104 (z. B. Halbleitermaterial) auf, und das Verhältnis zwischen E1 und E2 kann als E1/E2 = H1/H2 gewählt werden, wobei H1 die Höhe der Dielektrikumstruktur 118 ist und H2 die Summe der Höhe der strukturierten Hartmaske 107 und der Höhe der GAA-Struktur 104 ist. Mit der obigen Beziehung zwischen den Verhältnissen wird, wenn die Dielektrikumstruktur 118 (z. B. außerhalb der Grenzen der Dummygatestruktur 122) entfernt wird, um die darunterliegende Dielektrikumsfinne 116 offenzulegen, gleichzeitig die strukturierte Hartmaske 107 und die GAA-Struktur 104 (z. B. außerhalb der Grenzen der Dummygatestruktur 122) entfernt, um die darunterliegenden Halbleiterstreifen 106 offenzulegen.
  • Als nächstes wird in 9 ein lateraler Ätzprozess ausgeführt, um offenliegende Abschnitte des ersten Halbleitermaterials unter Verwendung eines Ätzmittels zu entfernen, das für das erste Halbleitermaterial selektiv ist. In dem Beispiel aus 9 sind die Abdeckschicht 113 und die erste Halbleiterschicht 103 beide aus dem ersten Halbleitermaterial (z. B. SiGe) gebildet und das laterale Ätzen setzt daher die Abdeckschicht 113 und die erste Halbleiterschicht 103 beide zurück. Nach dem lateralen Ätzprozess wird das erste Halbleitermaterial von den Seitenwänden 129S des Gateabstandhalters 129, von den Seitenwänden 105S der (verbleibenden Abschnitte der) zweiten Halbleiterschicht 105 und von den Seitenwänden der (verbleibenden Abschnitte der) strukturierten Hartmaske 107 zurückgesetzt. Beispielsweise illustriert 9 einen Abstand R zwischen der Seitenwand 105S der zweiten Halbleiterschicht 105 und der Seitenwand der zurückgesetzten ersten Halbleiterschicht 103.
  • Als nächstes wird in 10 ein Dielektrikum 131 gebildet, um den Raum zu füllen, der durch die Entfernung (z. B. Zurücksetzen) des ersten Halbleitermaterials wie oben bezüglich 9 erklärt hinterlassen wurde. Das Dielektrikum 131 kann ein Dielektrikum mit niedrigem K-Wert sein, wie etwa SiO2, SiN, SiCN oder SiOCN, und kann durch ein geeignetes Abscheidungsverfahren wie ALD gebildet werden. Nach der Abscheidung des Dielektrikums 131 kann ein anisotroper Ätzprozess durchgeführt werden, um das abgeschiedene Dielektrikum 131 zuzuschneiden, sodass nur Abschnitte des abgeschiedenen Dielektrikums 131, die den Raum füllen, der durch die Entfernung des ersten Halbleitermaterials hinterlassen wurde, zurückbleiben. Nach dem Zuschnittprozess bilden die verbleibenden Abschnitte des abgeschiedenen Dielektrikums 131 innere Abstandhalter 131. Die inneren Abstandhalter 131 dienen der Isolierung von Metallgates von Source-/Drain-Regionen, die in der nachfolgenden Verarbeitung gebildet werden. Beispiel aus 9 sind vordere Seitenwände der inneren Abstandhalter 131 an der Seitenwand 129S der Gateabstandhalter 129 ausgerichtet.
  • Als nächstes werden in 11 Source-/Drain-Regionen 133 über den Halbleiterstreifen 106 gebildet. Die Source-/Drain-Regionen 133 werden durch epitaktischen Aufbau eines Materials über den Halbleiterstreifen 106, unter Verwendung unter Verwendung geeigneter Verfahren wie metallorganischer CVD (MOCVD), molekularer Strahlepitaktik (MBE), Flüssigphasenepitaktik (LPE), Dampfphasenepitaktik (VPE), selektivem epitaktischen Wachstum (SEG), dergleichen, oder einer Kombination daraus gebildet.
  • Wie in 11 illustriert, füllen die epitaktischen Source-/Drain-Regionen 133 die Räume zwischen angrenzenden Dielektrikumsfinnen 116. Die epitaktischen Source-/Drain-Regionen 133 können Flächen aufweisen, die über die Flächen der Dielektrikumsfinnen 116 vorspringen, und können Facetten aufweisen. Die Source-/Drain-Regionen 133 über angrenzenden Halbleiterstreifen 106 können verschmelzen um eine fortlaufende epitaktische Source-/Drain-Region 133 zu bilden, wie in 11 illustriert. In einigen Ausführungsformen verschmelzen die Source-/Drain-Regionen 133 über angrenzenden Halbleiterstreifen 106 nicht miteinander und bleiben separate Source-/Drain-Regionen 133. Das Material (die Materialien) der Source-/Drain-Regionen 133 kann/können der Art der zu bildenden Vorrichtungen entsprechend angepasst sein. In einigen Ausführungsformen ist der entstehende GAA FET ein n-FinFET, und die Source-/Drain-Regionen 133 umfassen Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In einigen Ausführungsformen ist der entstehende GAA FET ein p-FinFET, und die Source-/Drain-Regionen 133 umfassen SiGe, und eine p-Unreinheit wie Bor oder Indium.
  • Die epitaktischen Source/Drain-Regionen 133 können mit Dotiermitteln implantiert werden, gefolgt von einem Temperprozess. Der Implantierungsprozess kann Bilden und Strukturieren von Masken, wie etwa einem Photoresist zum Abdecken der Regionen der GAA-FED-Vorrichtung, die vor dem Implantierungsprozess zu schützen sind, umfassen. Die Source/Drain-Regionen 133 können eine Verunreinigung- (z. B. Dotiermittel-) Konzentration in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3aufweisen. P-Verunreinigungen wie Bor oder Indium können in der Source/Drain-Region 133 eines P-Transistors implantiert werden. N-Verunreinigungen wie Phosphor oder Arsen können in den Source/Drain-Regionen 133 eines N-Transistors implantiert sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Regionen beim Aufbau vor Ort dotiert sein.
  • Als nächstes wird in 12 eine Kontaktätzstoppschicht (CESL) 135 über der Struktur gebildet, die in 11 illustriert ist, und eine Zwischenschichtdielektrikum- (ILD) Schicht 137 wird über dem CESL 135 gebildet. Die CESL 135 wirkt als Ätzstoppschicht in einem nachfolgenden Ätzprozess, und kann ein geeignetes Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen daraus oder dergleichen umfassen und kann durch ein geeignetes Bildungsverfahren wie CVD, PVD, Kombinationen daraus oder dergleichen gebildet werden.
  • Die ILD-Schicht 137 ist über dem CESL 135 und um die Dummygatestrukturen 122 herum gebildet. In einigen Ausführungsformen ist die ILD-Schicht 137 aus einem Dielektrikum wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG), oder dergleichen gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa durch CVD, PECVD oder FCVD. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess, kann ausgeführt werden, um die Maske 126 zu entfernen (siehe 11) und Abschnitte der CESL 135 zu entfernen, die über der Gateelektrode 123 angeordnet sind. Sie in 12 illustriert, ist nach dem Planarisierungsprozess die obere Fläche der ILD-Schicht 137 eben mit der oberen Fläche der Gateelektrode 123.
  • Als nächstes werden in 13 die Gateelektrode 123 (siehe 12) und das Gatedielektrikum 121 (siehe 12) der Dummygatestruktur in einem oder mehreren Ätzschritten entfernt, sodass Ausschnitte 128 zwischen den Gateabstandhaltern 129 gebildet werden. Jeder Ausschnitt legt die verbleibenden Abschnitte der strukturierten Hartmaske 107 offen, die unter der Dummygatestruktur angeordnet sind. Nach der Entfernung der Gateelektrode 123 und des Gatedielektrikums 121 werden Schnittmetallgate- (CMG) Strukturen 139 in den Ausschnitten 128 gebildet. Obere Flächen der CMG-Strukturen 139 können sich über die obere Fläche der ILD-Schicht 137 erstrecken. Die CMG-Strukturen 139 können durch Abscheidung einer Photoresistschicht in den Ausschnitten 128 gebildet werden, was eine strukturierte Hartmaskenschicht 139A (siehe 14) über der Photoresistschicht bildet, und durch Bildung eines strukturierten Photoresist 139B, indem die Photoresistschicht unter Verwendung der strukturierten Hartmaskenschicht 139A strukturiert wird.
  • 14 bis 22 illustrieren Querschnittsansichten der GAA-FET-Vorrichtung 100 in verschiedenen Stadien der Verarbeitung entlang Querschnitt B-B in 13, wobei der Querschnitt B-B zwischen dem Gateabstandhalter 129 (z. B. in dem Ausschnitt 128) und entlang einer Längsrichtung der Dummygatestrukturen 122 liegt. 14 illustriert die Querschnittsansicht der GAA-FET-Vorrichtung 100 entlang des Querschnitts B-B nach Bildung der CMG-Strukturen 139, wie oben bezüglich 13 beschrieben.
  • Als nächstes werden in 15, Dielektrikumstrukturen 118, die durch die CMG-Strukturen 139 offengelegt werden, z. B. durch einen Ätzprozess entfernt. Der Ätzprozess kann ein Ätzmittel verwenden, das selektiv für die Materialien der Dielektrikumstrukturen 118 ist. Beispielsweise kann ein Trockenätzprozess unter Verwendung eines chlorhaltigen Ätzmittels ausgeführt werden, um die offengelegten Dielektrikumstrukturen 118 zu entfernen. Nachdem die Dielektrikumstrukturen 118 entfernt werden, werden die CMG-Strukturen 139 durch ein geeignetes Verfahren, wie etwa einen Ätzprozess, einen Aschenprozess, Kombinationen daraus oder dergleichen entfernt. Ausschnitte 136 werden an Stellen gebildet, an denen die entfernten Dielektrikumstrukturen 118 zuvor waren.
  • Als nächstes wird mit Verweis auf 16 die obere Fläche der strukturierten Hartmaske 107 z. B. durch einen Trockenätzprozess zurückgesetzt, sodass die obere Fläche der strukturierten Hartmaske 107 unter (z. B. näher an dem Substrat 101) der oberen Fläche der Dielektrikumstruktur 118 liegt. Die obere Fläche der Abdeckschicht 113 kann ebenfalls durch den Ätzprozess zurückgesetzt werden. In dem Beispiel aus 16 bleibt ein Restabschnitt der strukturierten Hartmaske 107 nach dem Ätzprozess zurück. Bei der nachfolgenden Verarbeitung kann der Restabschnitt der strukturierten Hartmaske 107 die darunterliegenden Nanodrähte 110 (siehe 17-19) davor schützen, durch den/die nachfolgende/n Ätzprozess(e) überätzt zu werden. In anderen Ausführungsformen wird die strukturierte Hartmaske 107 vollständig durch den Ätzprozess entfernt (siehe z. B. 27).
  • Als nächstes werden in 17 die ersten Halbleiterschichten 103 und die Abdeckschicht 113 entfernt, um die zweite Halbleiterschicht 105 freizugeben, sodass die Mittelabschnitte (z. B. Abschnitte zwischen dem inneren Abstandhalter 131 und unter dem Ausschnitt 128) der zweiten Halbleiterschichten 105 schweben. Nach der Entfernung der ersten Halbleiterschichten 03 und der Abdeckschicht 113 bildet die zweite Halbleiterschicht 105 mehrere Nanodrähte 110. In anderen Worten, die zweite Halbleiterschicht 105 kann in der folgenden Verarbeitung auch als Nanodrähte 110 bezeichnet werden.
  • Da die ersten Halbleiterschichten 103 und die Abdeckschicht 113 beide aus dem ersten Halbleitermaterial (z. B. SiGe) gebildet sind, kann ein selektiver Ätzprozess, wie etwa ein Trockenätzen oder ein Nassätzen, das selektiv für das erste Halbleitermaterial ist, ausgeführt werden, um die Nanodrähte 110 zu bilden. Der selektive Ätzprozess zum Entfernen des ersten Halbleitermaterials kann auch die zweite Halbleiterschicht 105 leicht ätzen, die die Seitenwände der zweiten Halbleiterschicht 05 z. B. um etwa 0,5 nm auf jeder Seite (z. B. linke Seite und rechte Seite in 17) zurücksetzen kann, was die Distanz D (siehe 18) zwischen den Nanodrähten 110 und den Dielektrikumsfinnen 116 erhöht, wozu Einzelheiten nachfolgend beschrieben werden.
  • Es ist zu beachten, dass die mittleren Abschnitte der Nanodrähte 110 mit leeren Räumen 134 zwischen angrenzenden Nanodrähten 110 und zwischen den Dielektrikumsfinnen 116 und den Nanodrähten 110 vermutet werden. Andere Abschnitte (können als Endabschnitte bezeichnet werden) der Nanodrähte 110, z. B. Abschnitte unter den Gateabstandhaltern 129 und Abschnitte außerhalb der Grenzen der Gateabstandhalter 129, werden durch den oben beschriebenen selektiven Ätzprozess nicht freigegeben. Stattdessen werden die Nanodrähte 110 von dem inneren Abstandhalter 131 umgeben, wie unten mit Verweis auf 25 beschrieben.
  • Als nächstes wird in 18 die Dielektrikumschicht 117 (z. B. Aluminiumoxid), die entlang der Seitenwände der Dielektrikumschicht 119 angeordnet ist, durch einen Ätzprozess entfernt. Beispielsweise kann ein Nassätzprozess unter Verwendung einer Mischung von Wasserstoffperoxid (H2O2) und Ammonium (NH3) durchgeführt werden, um die Dielektrikumschicht 117 zu entfernen. Abschnitte der Dielektrikumschicht 117 unter der Dielektrikumschicht 119 bleiben nach dem Ätzprozess zurück, wie in 18 illustriert.
  • Weiterhin wird die Dielektrikumschicht 114 (z. B. eine Siliziumnitridschicht), die entlang der Seitenwände der Dielektrikumschicht 115 angeordnet ist, durch einen Ätzprozess entfernt. Beispielsweise kann ein Nassätzprozess unter Verwendung von H3PO4 ausgeführt werden, um die Dielektrikumschicht 114 zu entfernen. Wie in 18 illustriert, bleiben Abschnitte der Dielektrikumschicht 114 unter der Dielektrikumschicht 115 nach dem Ätzprozess zurück.
  • Nach der Entfernung der Seitenwandabschnitte der Dielektrikumschicht 117 und der Seitenwandabschnitte der Dielektrikumschicht 114 wird die Dicke T1 der Dielektrikumsfinne 116 verringert (z. B. um etwa 1 nm auf der linken Seite und um etwa 1 nm auf der rechten Seite in 18), was zu einer Erhöhung der Distanz D zwischen der Dielektrikumsfinne 116 und den angrenzenden Nanodrähten 110 führt. Die erhöhte Distanz D erleichtert den Metallfüllprozess zum Bilden der Gateelektrode 143 (siehe 21) in der nachfolgenden Verarbeitung, was einen Vorteil dieser Offenbarung illustriert. Da die Merkmalsgrößen in fortgeschrittenen Verarbeitungsknoten immer weiter schrumpfen, wird die Breite des Ausschnitts 128 (siehe 13) zwischen den Gateabstandhaltern 129 immer kleiner, was es schwer macht, den Ausschnitt 128 mit einem leitfähigen Material zu füllen, um die Gateelektroden 143 zu bilden. Ein schlecht gefüllter Ausschnitt 128 kann den Produktionsertrag verringern und/oder den elektrischen Widerstand des gebildeten Metallgates erhöhen. Durch Erhöhen der Distanz D macht diese Offenbarung es leichter, den Ausschnitt 128 zu füllen, und verbessert damit den Produktionsertrag und verringert den elektrischen Widerstand des gebildeten Metallgates. Weiterhin wird, da die erhöhte Distanz D eine leichte Füllung des Füllmaterials erlaubt, ein kleinerer Abstand S (z. B. zwischen etwa 20 nm und etwa 40 nm) zwischen angrenzenden Halbleiterstreifen 106 durch diese Offenbarung ermöglicht, was vorteilhaft die Größe (z. B. Zellenhöhe) der gebildeten Vorrichtung verringert und die Integrationsdichte der Vorrichtung erhöht.
  • Als nächstes wird in 19 ein optionaler Hybridfinnenzuschnittprozess durchgeführt, um weiter die Breite der Hybridfinne 112 (z. B. die Breite T1 der Dielektrikumsfinne 116 zu verringern, die dieselbe sein kann wie die Breite der Dielektrikumstruktur 118), und die Distanz D weiter zu erhöhen. Der Hybridfinnenzuschnittprozess kann jeder geeignete Ätzprozess sein, wie etwa ein Trockenätzen oder ein Nassätzen. In einigen Ausführungsformen wird der Hybridfinnenzuschnittprozess ausgelassen.
  • Als nächstes wird mit Verweis auf 20 eine Schnittstellenschicht 142 über den Flächen der Nanodrähte 110 gebildet. Die Schnittstellenschicht 142 ist eine Dielektrikumschicht, wie etwa ein Oxid, und kann durch einen Wärmeoxidierungsprozess oder einen Abscheidungsprozess gebildet werden. In der illustrierten Ausführungsform wird ein Wärmeoxidierungsprozess durchgeführt, um äußere Abschnitte der Nanodrähte 110 in ein Oxid umzuwandeln, um die Schnittstellenschicht 142 zu bilden, und als Ergebnis davon wird die Schnittstellenschicht 142 nicht über den Dielektrikumsfinnen 116 oder den Dielektrikumstrukturen 118 gebildet.
  • Nachdem die Schnittstellenschicht 142 gebildet wird, wird eine Gatedielektrikumschicht 141 um die Nanodrähte 110, auf den Dielektrikumsfinnen 116, auf den Dielektrikumstrukturen 118 und auf der strukturierten Hartmaske 107 gebildet. Die Gatedielektrikumschicht 141 wird auch auf der oberen Fläche der STI-Regionen 111 gebildet, wie in 20 illustriert. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 141 ein Dielektrikum mit hohem K-Wert (z. B. mit einem K-Wert von mehr als etwa 7,0), und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder Kombinationen daraus umfassen. Beispielsweise können die Gatedielektrikumschichten 141 HfO2, ZrO2, HfAlOx, HfSiOx, Al2O3 oder Kombinationen daraus umfassen. Das Bildungsverfahren der Gatedielektrikumschicht 141 kann eine molekulare Strahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • In dem Beispiel aus 20 verschmelzen Abschnitte der Gatedielektrikumschicht 141, die um die Nanodrähte 110 gebildet ist, mit angrenzenden Gatedielektrikum Schichten 141. Als Ergebnis davon füllt die Gatedielektrikumschicht 141 die Lücken zwischen vertikal angrenzenden Nanodrähten 110 vollständig aus und füllt die Lücken zwischen den obersten Nanodrähten 110 und der jeweiligen darüberliegenden strukturierten Hartmaske 107. Weiterhin füllen die Gatedielektrikumschichten 141 die Lücken zwischen den untersten Nanodrähte 110 und den darunterliegenden Halbleiterstreifen 106 wie in 20 illustriert vollständig aus. In einigen Ausführungsformen können die verschmolzenen Gatedielektrikumschichten 141 ein Überätzen der Gateelektrode 143 (siehe 22) in einem nachfolgenden Ätzprozess verhindern. In anderen Ausführungsformen verschmelzen die Abschnitte der Gatedielektrikumschicht 141 nicht um die Nanodrähte 110, und daher füllt die nachfolgend geformte Gateelektrode die Lücken zwischen z. B. vertikal angrenzenden Nanodrähten 110 wie in der Ausführungsform aus 28 illustriert.
  • Als nächstes wird in 21 ein elektrisch leitfähiges Material (kann auch als ein Füllmetall) bezeichnet werden, in dem Ausschnitt 128 gebildet, um die Gateelektrode 143 zu bilden. Das Gateelektrodenmaterial 143 kann aus einem metallhaltigen Material wie Cu, Al, W, dergleichen, Kombinationen daraus oder mehreren Schichten daraus bestehen und kann z. B. durch Elektroplattierung, elektrolose Plattierung oder ein anderes geeignetes Verfahren gebildet werden. Nachdem die Gateelektrode 143 gebildet ist, kann ein Planarisierungsprozess wie CMP ausgeführt werden, um die obere Fläche der Gateelektrode 143 zu planarisieren.
  • Wenn auch nicht illustriert, können Barriereschichten und Arbeitsfunktionsschichten über der Gatedielektrikumschicht 141 und um die Nanodrähte 110 gebildet werden, bevor das elektrisch leitfähige Material gebildet wird. Die Barriereschicht kann ein elektrisch leitfähiges Material wie Titannitrid umfassen, wobei jedoch auch andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Barriereschicht kann unter Verwendung eines CVD-Prozesses wie PECVD gebildet werden. Andere alternative Prozesse wie Sputtering, metallorganische chemische Dampfphasenabscheidung (MOCVD) oder ALD können jedoch alternativ verwendet werden. Nach Bildung der Barriereschicht wird in einigen Ausführungsformen eine Arbeitsfunktionsschicht über der Barriereschicht gebildet.
  • In dem Beispiel aus 21 weist die GAA-FET-Vorrichtung eine N-Vorrichtungsregion 510 und eine P-Vorrichtungsregion 520 auf. Daher kann eine N-Arbeitsfunktionsschicht über der Barriereschicht und um den Nanodraht 110 in der N-Vorrichtungsregion 510 gebildet werden, und eine P-Arbeitsfunktionsschicht kann über der Barriereschicht und um den Nanodraht 110 in der P-Vorrichtungsregion 520 herum gebildet werden. Beispielhafte P-Arbeitsfunktionsmetalle, die in den Gatestrukturen für P-Vorrichtungen enthalten sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Arbeitsfunktionsmaterialien oder Kombinationen davon. Beispielhafte N-Arbeitsfunktionsmetalle, die in den Gatestrukturen für N-Vorrichtungen enthalten sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Arbeitsfunktionsmaterialien oder Kombinationen davon. Ein Arbeitsfunktionswert ist mit der Materialzusammensetzung der Arbeitsfunktionsschicht assoziiert und das Material der Arbeitsfunktionsschicht wird daher gewählt, um seinen Arbeitsfunktionswert anzupassen, sodass eine Grenzspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die Arbeitsfunktionsschicht(en) kann/können durch CVD, physische Dampfphasenabscheidung (PVD) und/oder andere geeignete Verfahren abgeschieden.
  • Um verschiedene Arbeitsfunktionsschichten in der N-Vorrichtungsregion 510 und der P-Vorrichtungsregion 520 zu bilden, kann eine strukturierte Maskenschicht, wie etwa ein strukturierter Photoresist, gebildet werden, um eine erste Region (z. B. 510) abzudecken, während die Arbeitsfunktionsschicht in der zweiten Region (z. B. 520) gebildet wird, die durch die strukturierte Maskenschicht offengelegt wird. Als nächstes kann das Füllermetall über der Arbeitsfunktionsschicht in der zweiten Region (z. B. 520) gebildet werden, um die Gateelektrode 143P (z. B. Abschnitt der Gateelektrode 143, die in der Region 520 liegt) zu bilden. Ein ähnlicher Prozess kann wiederholt werden, um die zweite Region (z. B. 520) abzudecken, während die Arbeitsfunktionsschicht in der ersten Region (z. B. 510) gebildet wird, und das Füllmetall kann in der ersten Region über der Arbeitsfunktionsschicht gebildet werden, um die Gateelektrode 143N (z. B. Abschnitt der Gateelektrode 143, die in der Region 510 liegt) gebildet werden. In dem Beispiel aus 21 gibt es eine Schnittstelle 144 zwischen den Gateelektroden 143N und 143P, wobei sich die Barriereschicht und die Arbeitsfunktionsschichten entlang der Schnittstelle 144 erstrecken können. Beispielsweise kann sich eine N-Arbeitsfunktionsschicht entlang der linken Seite der Schnittstelle 144 erstrecken und eine P-Arbeitsfunktionsschicht kann sich entlang der rechten Seite der Schnittstelle 144 erstrecken. In anderen Ausführungsformen kann das Füllmetall in der N-Vorrichtungsregion 510 und der P-Vorrichtungsregion 520 gleichermaßen in einem einzigen Schritt geformt werden, nachdem die N-Arbeitsfunktionsschicht und die P-Arbeitsfunktionsschicht geformt sind, wobei die Schnittstelle 144 nicht geformt werden muss.
  • Als nächstes wird in 22 die Gateelektrode 143 unter die obere Fläche der Dielektrikumstruktur 118 (z. B. die obere Fläche der Dielektrikumschicht 119) zurückgesetzt. Ein Ätzprozess, der selektiv für das Material (z. B. Metall) der Gateelektrode 143 ist, kann ausgeführt werden, um obere Schichten der Gateelektrode 143 zu entfernen, ohne wesentlich die Dielektrikumschicht 119 anzugreifen. In dem Beispiel aus 22 trennen nach Zurücksetzen der Gateelektrode 143 die Dielektrikumstrukturen 118 die Gateelektrode 143 in drei separate Abschnitte, und daher sind drei separate Gatestrukturen 145 (z. B. 145A, 145B und 145C) in einer selbstausrichtenden Weise gebildet, wobei jede der Gatestrukturen 145 umfasst die Gatedielektrikumschicht 141, die Barriereschicht, mindestens eine Arbeitsfunktionsschicht und die Gateelektrode 143 umfasst. In dem Beispiel aus 22, ist die Gatestruktur 145A in der N-Vorrichtungsregion 510 gebildet und weist eine N-Arbeitsfunktionsschicht auf. Die Gatestruktur 145C ist in der P-Vorrichtungsregion 520 gebildet und weist eine P-Arbeitsfunktionsschicht auf. Die Gatestruktur 145B weist jedoch einen linken abschnitt (z. B. links der Schnittstelle 144) in der N-Vorrichtungsregion 510 und einen rechten Abschnitt (z. B. rechts der Schnittstelle 144) in der P-Vorrichtungsregion 520 auf und daher umfasst die Arbeitsfunktionsschicht der Gatestruktur 145B einen linken Abschnitt, der aus einer N-Arbeitsfunktionsschicht gebildet ist, und umfasst einen rechten Abschnitt, der aus einer P-Arbeitsfunktionsschicht gebildet ist.
  • Das hierin offenbarte selbstausgerichtete Metallgatebildungsverfahren stellt Vorteile im Vergleich mit einem Referenz-Schnittmetallgate-(CMG) Prozess zur Verfügung, in dem die Gateelektrode 143 durch Bildung von Öffnungen in der Gateelektrode 143 und füllen der Öffnungen mit einem Dielektrikum in separate Metallgates geschnitten wird. Für fortschrittliche Verarbeitungsknoten kann der Referenz-CMG-Prozess Probleme beim Füllen der Öffnungen aufweisen, da die Öffnungen ein hohes Seitenverhältnis aufweisen. Schlecht gefüllte Öffnungen können zu elektrischen Kurzschlüssen zwischen den Gatestrukturen führen und einen Ausfall der Vorrichtung nach sich ziehen. Diese Offenbarung erlaubt eine leichte Trennung der Metallgates in einer selbstausgerichteten Weise und verhindert damit einen Ausfall der Vorrichtung und verbessert den Produktionsertrag.
  • Nach Bildung der Gatestrukturen 145 wird eine Ätzstoppschicht 147 über der Gateelektrode 143 gebildet (z. B. selektiv geformt). In einigen Ausführungsformen ist die Ätzstoppschicht 147 eine fluorinfreie Wolfram- (FFW) Schicht. Die Ätzstoppschicht 147 (z. B. Wolfram) kann in einem nachfolgenden Ätzprozess als eine Ätzstoppschicht wirken und weiterhin helfen, den elektrischen Widerstand der Gatestrukturen 145 und/oder Gatekontaktstecker, die danach gebildet werden, zu verringern. Nach Bildung der Ätzstoppschicht 147 wird eine Dielektrikumschicht 149 über der der Ätzstoppschicht 147 gebildet. In einigen Ausführungsformen wird ein Planarisierungsprozess ausgeführt, um die obere Fläche der Dielektrikumschicht 149 zu planarisieren.
  • In dem Beispiel aus 22 liegt die Höhe H3 der Dielektrikumschicht 119 der Dielektrikumstruktur 118 zwischen etwa 10 nm und etwa 40 nm und die Dielektrikumschicht 119 erstreckt sich um eine Distanz H4, die größer als etwa 4 nm ist, über die obere Fläche der Ätzstoppschicht 147. Der Bereich der Distanz H4 stellt eine Sicherheitsmarge sicher, die ausreichend groß ist, zum einen elektrischen Kurzschluss zwischen angrenzenden Gatestrukturen 145 zu vermeiden, wobei dieser elektrische Kurzschluss auftreten kann, wenn die obere Fläche der Dielektrikumschicht 119 unter der oberen Fläche der Gateelektrode 143 liegt.
  • 23 illustriert eine perspektivische Ansicht der GAA-FET-Vorrichtung 100 nach der Verarbeitung, die in 22 illustriert ist. In 23 weist die strukturierte Hartmaske 107 einen U-förmigen Querschnitt auf, der an der anisotropen Ätzung zum zurücksetzen der strukturierten Hartmaske 107 wie oben bezüglich 16 erklärt liegt. Das anisotrope Ätzen entfernt auch obere Abschnitte der Gateabstandhalter 129 und führt zu einer verringerten Höhe für den Gateabstandhalter 129 wie in 23 gezeigt. Da die Schnittstellenschicht 142 die Nanodrähte 110 umgibt, entsprechen die Orte der Schnittstellenschicht 142 in 23 den Orten der Nanodrähte 110 (wie durch das Label 142/110 angezeigt). 23 illustriert ferner die inneren Abstandhalter 131, die unter dem Gateabstandhalter 129 angeordnet sind. Die Source-/Drain-Regionen 133 werden mit gegenüberliegenden Enden der Nanodrähte 110 verbunden, wie in 23 illustriert.
  • 24 illustriert eine Planansicht der GAA-FET-Vorrichtung 100 der 22 und 23. Um der Klarheit Willen werden nicht alle Merkmale illustriert. 24 illustriert die Halbleiterstreifen 106, die Gateelektroden 143 und die Gateabstandhalter 129. Querschnitt B-B (siehe auch 13) verläuft entlang einer Längsrichtung der Gateelektrode 143 und über die Gateelektrode 143. Querschnitt A-A (siehe auch 10) verläuft parallel zu Querschnitt B-B, aber quer zu Gateabstandhalter 129. Querschnitt C-C (siehe auch 13) verläuft parallel zu Querschnitt B-B, aber zwischen zwei angrenzenden Gatestrukturen und über die Source-/Drain-Regionen 133 (nicht in 24 illustriert).
  • 25 illustriert eine Querschnittsansicht der GAA-FET-Vorrichtung 100 der 22 und 23, aber entlang Querschnitt A-A. Es ist zu beachten, dass in der Querschnittsansicht aus 25 Abschnitte der Nanodrähte 110, die unter (z. B. direkt unter) dem Gateabstandhalter 129 angeordnet sind, durch den inneren Abstandhalter 131 umgeben sind. Im Gegensatz dazu sind mit Verweis auf 22 Abschnitte der Nanodrähte 110 unter der Gateelektrode 143 (z. B. zwischen einem Paar Gateabstandhalter 129), durch die Gatedielektrikumschicht 141 und die Schnittstellenschicht 142 umgeben. Die Nanodrähte 110 sind auch zumindest teilweise durch die Gateelektrode 143 umgeben. Weiterhin sind in der Ausführungsform aus 28 die Nanodrähte 110 vollständig (z. B. in einem vollen Kreis) durch die Gateelektrode 143 umgeben.
  • 26 illustriert einen Querschnitt der GAA-FET-Vorrichtung 100 entlang Querschnitt C-C, nach Bildung von Source-/Drain-Kontakten 151, nach der Verarbeitung von 22 und 23. Source/Drain-Kontakte 151 können durch Bildung von Öffnungen in der ILD-Schicht 137, um die darunterliegenden Source-/Drain-Regionen 133 offenzulegen, Bildung von Silizidregionen 153 über den Source-/Drain-Regionen 133 und Füllen der Öffnungen mit einem elektrisch leitfähigen Material (z. B. Cu, W, Co, Al) gebildet werden.
  • Die Öffnungen für die Source-/Drain-Kontakte 151 können durch Durchführen eines Photolithographie- und Ätzprozesses gebildet werden, um durch die CESL 135 zu ätzen, um die Source-/Drain-Regionen 133 freizulegen. Die Silizidregionen 153 können gebildet werden, indem zuerst ein Metall abgeschieden wird, das in der Lage ist, mit Halbleitermaterialien (z. B. Silizium, Germanium) zu reagieren, um Silizid- oder Germaniumregionen, wie etwa Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere lichtbrechende Metalle, seltene Erdmetalle oder deren Legierungen, über den belichteten Abschnitten der Source/Drain-Regionen 133 zu bilden und dann einen Wärmetemperprozess auszuführen, um die Silizidregionen 153 zu bilden. Die nicht reagierten Abschnitte des abgeschiedenen Metalls werden beispielsweise durch einen Ätzprozess entfernt. Als nächstes kann eine Barriereschicht gebildet werden, die die Seitenwände und Böden der Öffnungen in der ILD-Schicht 137 auskleidet, und danach wird ein Füllmetall geformt, um die Öffnungen zu füllen. Weitere Verarbeitung kann nach der Verarbeitung aus 26 stattfinden, um die GAA-FET-Vorrichtung 100 fertigzustellen, wie ein Fachmann auf dem Gebiet leicht versteht, und die Einzelheiten dazu werden hier daher nicht erklärt.
  • Es ist zu beachten, dass in 26 die Breite der Dielektrikumsfinne 116 über die Grenzen der Gatestruktur 145 hinaus (z. B. direkt unter den Source-/Drain-Regionen 133) T2 ist, was größer ist als die Breite T1 (siehe 18 und 19) der Dielektrikumsfinne 116 unter (z. B. direkt unter) der Gateelektrode 143. In einigen Ausführungsformen liegt die Differenz zwischen T2 und T1 zwischen etwa 2 nm und etwa 20 nm.
  • Die größere Breite T2 der Dielektrikumsfinne 116 unter der Source-/Drain-Region 133 erlaubt eine größere Fehlertoleranz (oder weniger strenge Anforderung) für die Photolithographie und den Ätzprozess. Wenn beispielsweise die Source-/Drain-Kontakte 151 durch eine Ungenauigkeit in der Photolithographie und dem Ätzprozess bei der Bildung der Kontaktöffnungen verschoben werden (z. B. auf die linke Seite oder die rechte Seite), kann die größere Breite T2 der Dielektrikumsfinne 116 eine große Verschiebung tolerieren, bevor ein elektrischer Kurzschluss zwischen zwei angrenzenden Source-/Drain-Regionen 133 (z. B. 133A und 133B in 26 auftritt). Als ein weiteres Beispiel ist die Dotierung (z. B. der Implantierungsprozess) der Source-/Drain-Regionen 133 in verschiedenen Regionen (z. B. N-Vorrichtungsregion 510 und P-Vorrichtungsregion 520) für verschiedene (z. B. N- oder P-) Transistorarten zu betrachten, wobei eine strukturierte Maske verwendet werden kann, um die Source-/Drain-Regionen 133 in einer Region (z. B. 510) abzudecken, während eine andere Region (z. B. 520) zur Dotierung offengelegt wird. Die größere Breite T2 erlaubt größere Fehlermargen für die Grenze der Maskenschicht, wobei die Grenze an der oberen Fläche der Dielektrikumsfinnen 116 liegen kann. Weiterhin verringert oder verhindert die größere Breite T2 der Dielektrikumsfinne 116 ein Überbrücken angrenzender Source-/Drain-Regionen (z. B. Überbrücken zwischen Source-/Drain-Regionen 133A und 133B). Weiterhin verbessert die größere Breite T2 der Dielektrikumsfinne 116 die zeitabhängige dielektrische Ausfall- (TDDB) Leistung (z. B. von Source-/Drain-Kontakt 151A zu Source-/Drain-Region 133B, oder von Source-/Drain-Kontakt 151B zu Source-/Drain-Region 133A) der gebildeten Vorrichtung. Andererseits erlaubt die kleinere Breite T1 (siehe 18 und 19) der Dielektrikumsfinne 116 unter der Gateelektrode 143 ein leichtes Füllen des Ausschnitts 128 mit dem Füllmetall, sodass der Produktionsertrag verbessert und der elektrische Widerstand der gebildeten Gatestrukturen verringert wird.
  • Modifizierungen oder Variationen der offenbarten Ausführungsform sind ebenfalls möglich und sollen vollständig in dem Umfang dieser Offenbarung enthalten sein. Einige Beispiele sind in den 27 und 28 illustriert. 27 ist eine Querschnittsansicht einer GAA-FET-Vorrichtung 100A nach einer anderen Ausführungsform. Die GAA-FET-Vorrichtung 100A ist ähnlich wie die GAA-FET-Vorrichtung 100 in 22, wobei jedoch die strukturierte Hartmaske 107 (siehe z. B. 22) vollständig entfernt ist.
  • 28 ist eine Querschnittsansicht einer GAA FET-Vorrichtung 100B nach noch einer anderen Ausführungsform. Die GAA-FET-Vorrichtung 100B ist ähnlich wie die GAA-FET-Vorrichtung 100A in 27, aber die Gatedielektrikumschicht 141 um vertikal angrenzenden Nanodrähte 110 verschmilzt nicht. Stattdessen werden die Lücken zwischen vertikal angrenzenden Nanodrähten 110 durch das Füllmetall der Gateelektrode 143 gefüllt. Ähnlich füllt das Füllmetall der Gateelektrode 43 Lücken zwischen den untersten Nanodrähten 110 und den Halbleiterstreifen 106.
  • 29 ist ein Ablaufdiagramm für ein Verfahren zum Bilden einer GAA-FET-Vorrichtung nach einigen Ausführungsformen. Es ist zu verstehen, dass das Verfahren der Ausführungsform aus 29 nur ein Beispiel vieler möglicher Verfahren von Ausführungsformen ist. Ein gewöhnlicher Fachmann würde zahlreiche Variationen, Alternativen und Modifikationen erkennen. Beispielsweise können verschiedene Schritte wie in 29 illustriert hinzugefügt, entfernt, ersetzt, umsortiert und wiederholt werden.
  • Mit Verweis auf 29 werden in Schritt 1010 Halbleiterfinnen über einem Substrat gebildet und eine strukturierte Maskenschicht wird über den Halbleiterfinnen gebildet, wobei die Halbleiterfinnen epitaktische Schichten über Halbleiterstreifen umfassen, wobei die epitaktischen Schichten abwechselnde Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfassen. In Schritt 1020 werden Hybridfinnen über Isolierungsregionen an gegenüberliegenden Seiten der Halbleiterfinnen gebildet, wobei jede der Hybridfinnen eine Dielektrikumsfinne und eine Dielektrikumstruktur über der Dielektrikumsfinne umfasst. In Schritt 1030 wird eine Gatestruktur über den Halbleiterfinnen und über den Hybridfinnen gebildet. In Schritt 1040 werden erste Abschnitte der strukturierten Maskenschicht, erste Abschnitte der epitaktischen Schichten und erste Abschnitte der Dielektrikumstrukturen, die über Seitenwände der Gatestruktur hinaus angeordnet sind, entfernt, ohne wesentlich die Dielektrikumsfinnen zu entfernen. In Schritt 1050 ist eine Zwischenschichtdielektrikum- (ILD) Schicht über den Dielektrikumsfinnen und um die Gatestruktur gebildet. In Schritt 1060 wird eine Gateelektrode der Gatestruktur entfernt, um eine Öffnung in der Gatestruktur zu bilden, wobei die Öffnung zweite Abschnitte der strukturierten Maskenschicht und zweite Abschnitte der Dielektrikumstruktur offenlegt, die unter der Gatestruktur angeordnet sind. In Schritt 1070 wird eine erste Dielektrikumstruktur der Dielektrikumstrukturen entfernt, während eine zweite Dielektrikumstruktur der Dielektrikumstrukturen erhalten bleibt. In Schritt 1080 wird das erste Halbleitermaterial selektiv entfernt, während das zweite Halbleitermaterial nach der selektiven Entfernung Nanodrähte bildet, wobei sich die zweite Dielektrikumstruktur weiter von dem Substrat erstreckt als eine oberste Fläche der Nanodrähte.
  • Ausführungsformen können Vorteile erreichen. Beispielsweise weist die Dielektrikumsfinne 116 eine größere Breite T2 unter den Source-/Drain-Regionen 133 und eine kleinere Breite T1 unter der Gateelektrode 143 auf. Die größere Breite T2 stellt eine höhere Fehlertoleranz für die Photolithographie und den Ätzprozess bereit, wenn diese Kontaktöffnungen bilden, und hilft beim Verringern elektrischer Kurzschlüsse zwischen angrenzenden Source-/Drain-Regionen 133. Die kleinere Breite T1 macht es für das Füllmetall leichter, den Ausschnitt zwischen Gateabstandhaltern 129 zu füllen, um die Gateelektrode 143 zu bilden und verbessert damit den Produktionsertrag und verringert den elektrischen Widerstand der Gateelektrode. Weiterhin verbessern die Dielektrikumsfinnen 116 die zeitabhängige dielektrische Ausfall- (TDDB) Leistung der gebildeten Vorrichtung. Weiterhin wird die Trennung der verschiedenen Metallgates (z. B. 145A, 145B, 145C) durch die Dielektrikumstrukturen 118 in selbstausgerichteter Weise erreicht. Während diese Offenbarung im Kontext von GAA-FET-Vorrichtungen besprochen wird (z. B. Nanodraht-Vorrichtungen), kann der Grundsatz der Offenbarung auch auf andere Arten von Vorrichtungen angewendet werden, wie etwa auf Nanosheet-Vorrichtungen oder Fin-Field-Effect- (FinFET) Vorrichtungen.
  • Nach einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden von Halbleiterfinnen über einem Substrat und einer strukturierten Maskenschicht über den Halbleiterfinnen, wobei die Halbleiterfinnen epitaktische Schichten über Halbleiterstreifen umfassen, wobei die epitaktischen Schichten abwechselnde Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfassen; Bilden von Hybridfinnen über Isolierungsregionen an gegenüberliegenden Seiten der Halbleiterfinnen, wobei jede der Hybridfinnen eine Dielektrikumsfinne und eine Dielektrikumstruktur über der Dielektrikumsfinne umfasst; Bilden einer Gatestruktur über den Halbleiterfinnen und über den Hybridfinnen; Entfernen erster Abschnitte der strukturierten Maskenschicht, erster Abschnitte der epitaktischen Schichten und erster Abschnitte der Dielektrikumstrukturen, die über die Seitenwände der Gatestruktur hinaus angeordnet sind, um wesentlich die Dielektrikumsfinnen zu entfernen; Bilden einer Zwischenschichtdielektrikum-(ILD) Schicht über den Dielektrikumsfinnen und um die Gatestruktur; Entfernen einer Gateelektrode der Gatestruktur zum Bilden einer Öffnung in der Gatestruktur, wobei die Öffnung zweite Abschnitte der strukturierten Maskenschicht und zweite Abschnitte der Dielektrikumstruktur offenlegt, die unter der Gatestruktur angeordnet sind; Entfernen einer ersten Dielektrikumstruktur der Dielektrikumstrukturen, während eine zweite Dielektrikumstruktur der Dielektrikumstrukturen erhalten bleibt; und selektives Entfernen des ersten Halbleitermaterials, wobei nach dem selektiven Entfernen das zweite Halbleitermaterial Nanodrähte bildet, wobei die zweite Dielektrikumstruktur sich weiter von dem Substrat erstreckt als eine oberste Fläche der Nanodrähte. In einer Ausführungsform umfasst das Verfahren ferner das Füllen der Öffnung mit einem elektrisch leitfähigen Material; und das Zurücksetzen einer oberen Fläche des elektrisch leitfähigen Materials unter eine obere Fläche der zweiten Dielektrikumstruktur. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Gatedielektrikummaterials um die Nanodrähte vor dem Füllen der Öffnung. In einer Ausführungsform umfasst das Verfahren vor dem Füllen der Öffnung ferner das Entfernen von mindestens oberen Schichten der zweiten Abschnitte der strukturierten Maskenschicht, die durch die Öffnung offengelegt wird. In einer Ausführungsform umfasst das Verfahren ferner nach der selektiven Entfernung des ersten Halbleitermaterials und vor dem Füllen der Öffnung das Verringern der ersten Breiten erster Abschnitte der Dielektrikumsfinnen, die unter der Gatestruktur angeordnet sind, während zweite Breiten zweiter Abschnitte der Dielektrikumsfinnen, die über die Seitenwänden der Gatestruktur hinaus angeordnet sind, unverändert bleiben. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Wolframschicht auf dem elektrisch leitfähigen Material nach dem Zurücksetzen. In einer Ausführungsform umfasst das Entfernen erster Abschnitte der strukturierten Maskenschicht, erster Abschnitte der epitaktischen Schichten und erster Abschnitte der Dielektrikumstrukturen das Durchführen eines anisotropen Ätzens unter Verwendung der Gatestruktur als eine Ätzmaske. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden der Hybridfinnen das Bilden einer Abdeckschicht, die das erste Halbleitermaterial entlang Seitenwänden der epitaktischen Schichten und entlang Seitenwänden der strukturierten Maskenschicht umfasst, wobei die Hybridfinnen in Kontakt mit der Abdeckschicht gebildet werden. In einer Ausführungsform ist die Dielektrikumsfinne aus einem oder mehreren Dielektrika mit einer ersten dielektrischen Konstante gebildet, und die Dielektrikumstruktur ist aus einem Dielektrikum oder mehreren Dielektrika mit einer zweiten dielektrischen Konstante gebildet, die größer als die erste dielektrische Konstante ist. In einer Ausführungsform umfasst das Verfahren ferner das Bilden von Source-/Drain-Regionen über dem Halbleiterstreifen nach dem Entfernen der ersten Abschnitte der strukturierten Maskenschicht, der ersten Abschnitte der epitaktischen Schichten und der ersten Abschnitte der Dielektrikumstrukturen und vor dem bilden der ILD-Schicht. In einer Ausführungsform umfasst das Verfahren ferner nach dem Entfernen der ersten Abschnitte der strukturierten Maskenschicht die ersten Abschnitte der epitaktischen Schichten und die ersten Abschnitte der Dielektrikumstrukturen und vor dem Bilden der Source-/Drain-Regionen das Ersetzen des ersten Halbleitermaterials, das unter dem Gateabstandhalter der Gatestruktur angeordnet ist, durch ein erstes Dielektrikum. In einer Ausführungsform umfasst das Ersetzen: Durchführen eines lateralen Ätzprozesses zum Entfernen des ersten Halbleitermaterials, das unter dem Gateabstandhalter angeordnet ist; und Füllen von Räumen, die durch das Entfernen des ersten Halbleitermaterials hinterlassen wurden, unter Verwendung des ersten Dielektrikums.
  • Nach einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Bilden von Halbleiterstreifen, die über ein Substrat vorspringen; das Bilden von Isolierungsregionen zwischen angrenzenden der Halbleiterstreifen; das Bilden von Hybridfinnen auf den Isolierungsregionen, wobei die Hybridfinnen Dielektrikumsfinnen und Dielektrikumstrukturen über den Dielektrikumsfinnen umfassen; das Bilden von einer Dummygatestruktur über den Halbleiterstreifen und den Hybridfinnen; das Bilden von Source-/Drain-Regionen über den Halbleiterstreifen und an gegenüberliegenden Seiten der Dummygatestruktur; das Bilden von Nanodrähten unter der Dummygatestruktur, wobei die Nanodrähte über den jeweiligen Halbleiterstreifen liegen und daran ausgerichtet sind, und sich die Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte befinden, wobei sich die Hybridfinnen weiter von dem Substrat erstrecken als die Nanodrähte; nach dem Bilden der Nanodrähte, Verringern von Breiten der mittleren Abschnitte der Hybridfinnen, während Breiten der Endabschnitte der Hybridfinnen unverändert bleiben, wobei die mittleren Abschnitte der Hybridfinnen sich unter der Dummygatestruktur befinden und die Endabschnitte der Hybridfinnen über die Grenzen der Dummygatestruktur hinausgehen; und Bilden eines elektrisch leitfähigen Materials um die Nanodrähte herum. In einer Ausführungsform umfasst das Bilden der Nanodrähte: vor dem Bilden der Dummygatestruktur, das Bilden von abwechselnden Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials über den Halbleiterstreifen; nach den Bilden der Dummygatestruktur, das Entfernen des ersten Halbleitermaterials und des zweiten Halbleitermaterials, die über die Grenzen der Dummygatestruktur hinaus angeordnet sind; das Bilden einer Zwischenschichtendielektrikumschicht über den Source-/Drain-Regionen und um die Dummygatestruktur herum; nach dem Bilden der Zwischenschichtendielektrikumschicht, Entfernen einer Gateelektrode der Dummygatestruktur zum Bilden einer Öffnung in der Dummygatestruktur, wobei die Öffnung das erste Halbleitermaterial offenlegt, das unter der Dummygatestruktur angeordnet ist; und selektives Entfernen des ersten Halbleitermaterials, das unter der Dummygatestruktur angeordnet ist. In einer Ausführungsform umfasst das Bilden der Nanodrähte ferner vor dem Bilden der Dummygatestruktur, das Bilden einer Abdeckschicht zwischen den Hybridfinnen und den abwechselnden Schichten des ersten Halbleitermaterials und des zweiten Halbleitermaterials, wobei die Abdeckschicht unter Verwendung des ersten Halbleitermaterials gebildet ist. In einer Ausführungsform umfasst das Verfahren ferner: nach dem Entfernen des ersten Halbleitermaterials und des zweiten Halbleitermaterials, die über die Grenzen der Dummygatestruktur hinaus angeordnet sind, Zurücksetzen des ersten Halbleitermaterials von Seitenwänden verbleibender Abschnitte des zweiten Halbleitermaterials; und Füllen eines Raums, der durch das Zurücksetzen des ersten Halbleitermaterials hinterlassen wird, mit einem Dielektrikum. In einer Ausführungsform umfasst das Verfahren ferner das Zurücksetzen einer oberen Fläche des elektrisch leitfähigen Materials unter oberen Flächen der Dielektrikumstrukturen. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Gatedielektrikummaterials um die Nanodrähte vor dem Bilden des elektrisch leitfähigen Materials.
  • Nach einer Ausführungsform umfasst eine Halbleitervorrichtung: einen Halbleiterstreifen, der über ein Substrat vorspringt; eine erste Isolierungsregion und eine zweite Isolierungsregion an gegenüberliegenden Seiten des Halbleiterstreifens; Nanodrähte über dem Halbleiterstreifen und daran ausgerichtet; Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte; eine erste Dielektrikumsfinne an der ersten Isolierungsregion; und ein Metallgate um die Nanodrähte und um die mittleren Abschnitte der ersten Dielektrikumsfinne herum, wobei Endabschnitte der ersten Dielektrikumsfinne an gegenüberliegenden Seiten des Metallgates angeordnet sind, wobei die Endabschnitte der ersten Dielektrikumsfinne breiter als die mittleren Abschnitte der ersten Dielektrikumsfinne sind. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine erste Dielektrikumstruktur über der ersten Dielektrikumsfinne, wobei sich die erste Dielektrikumstruktur über eine obere Fläche des Metallgates distal zu dem Substrat erstreckt.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, das Verfahren umfassend: Bilden von Halbleiterfinnen über einem Substrat und einer strukturierten Maskenschicht über den Halbleiterfinnen, wobei die Halbleiterfinnen epitaktische Schichten über Halbleiterstreifen umfassen, wobei die epitaktischen Schichten abwechselnd Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials umfassen; Bilden von Hybridfinnen über Isolierungsregionen an gegenüberliegenden Seiten der Halbleiterfinnen, wobei jede der Hybridfinnen eine Dielektrikumsfinne und eine Dielektrikumstruktur über der Dielektrikumsfinne umfasst; Bilden einer Gatestruktur über den Halbleiterfinnen und über den Hybridfinnen; Entfernen erster Abschnitte der strukturierten Maskenschicht, erster Abschnitte der epitaktischen Schichten und erster Abschnitte der Dielektrikumstrukturen, die über Seitenwände der Gatestruktur hinaus angeordnet sind, ohne wesentlich die Dielektrikumsfinnen zu entfernen; Bilden einer Zwischenschichtdielektrikum- (ILD) Schicht über den Dielektrikumsfinnen und um die Gatestruktur; Entfernen einer Gateelektrode der Gatestruktur, um eine Öffnung in der Gatestruktur zu bilden, wobei die Öffnung zweite Abschnitte der strukturierten Maskenschicht und zweite Abschnitte der Dielektrikumstruktur offenlegt, die unter der Gatestruktur angeordnet sind; Entfernen einer ersten Dielektrikumstruktur der Dielektrikumstrukturen, während eine zweite Dielektrikumstruktur der Dielektrikumstrukturen erhalten bleibt; und selektives Entfernen des ersten Halbleitermaterials, während das zweite Halbleitermaterial nach der selektiven Entfernung Nanodrähte bildet, wobei sich die zweite Dielektrikumstruktur weiter von dem Substrat erstreckt als eine oberste Fläche der Nanodrähte.
  2. Verfahren nach Anspruch 1, ferner umfassend: Füllen der Öffnung mit einem elektrisch leitfähigen Material; und Zurücksetzen einer oberen Fläche des elektrisch leitfähigen Materials unter einer oberen Fläche der zweiten Dielektrikumstruktur.
  3. Verfahren nach Anspruch 2, ferner umfassend das Bilden eines Gatedielektrikummaterials um die Nanodrähte vor dem Füllen der Öffnung.
  4. Verfahren nach Anspruch 2 oder 3, ferner umfassend das Entfernen von mindestens oberen Schichten der zweiten Abschnitte der strukturierten Maskenschicht, die durch die Öffnung offengelegt wird, vor dem Füllen der Öffnung.
  5. Verfahren nach einem der Ansprüche 2 bis 4, ferner umfassend das Verringern der ersten Breiten erster Abschnitte der Dielektrikumsfinnen, die unter der Gatestruktur angeordnet sind, während zweite Breiten zweiter Abschnitte der Dielektrikumsfinnen, die über die Seitenwänden der Gatestruktur hinaus angeordnet sind, unverändert bleiben, nach der selektiven Entfernung des ersten Halbleitermaterials und vor dem Füllen der Öffnung.
  6. Verfahren nach einem der Ansprüche 2 bis 5, ferner umfassend das Bilden einer Wolframschicht auf dem elektrisch leitfähigen Material nach dem Zurücksetzen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen erster Abschnitte der strukturierten Maskenschicht, erster Abschnitte der epitaktischen Schichten und erster Abschnitte der Dielektrikumstrukturen das Durchführen eines anisotropen Ätzens unter Verwendung der Gatestruktur als eine Ätzmaske umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Bilden einer Abdeckschicht, die das erste Halbleitermaterial entlang Seitenwänden der epitaktischen Schichten und entlang Seitenwänden der strukturierten Maskenschicht umfasst, vor dem Bilden der Hybridfinnen, wobei die Hybridfinnen in Kontakt mit der Abdeckschicht gebildet werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei Dielektrikumsfinne aus einem oder mehreren Dielektrika mit einer ersten dielektrischen Konstante gebildet ist und die Dielektrikumstruktur aus einem Dielektrikum oder mehreren Dielektrika mit einer zweiten dielektrischen Konstante gebildet ist, die größer als die erste dielektrischen Konstante ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Bilden von Source-/Drain-Regionen über dem Halbleiterstreifen nach dem Entfernen der ersten Abschnitte der strukturierten Maskenschicht, der ersten Abschnitte der epitaktischen Schichten und der ersten Abschnitte der Dielektrikumstrukturen und vor dem bilden der ILD-Schicht.
  11. Verfahren nach Anspruch 10, ferner umfassend das Ersetzen des ersten Halbleitermaterials, das unter dem Gateabstandhalter der Gatestruktur angeordnet ist, durch ein erstes Dielektrikum, nach dem Entfernen der ersten Abschnitte der strukturierten Maskenschicht, der ersten Abschnitte der epitaktischen Schichten und der ersten Abschnitte der Dielektrikumstrukturen und vor dem Bilden der Source-/Drain-Regionen.
  12. Verfahren nach Anspruch 11, wobei das Ersetzen umfasst: Durchführen eines lateralen Ätzverfahrens zum Entfernen des ersten Halbleitermaterials, das unter dem Gateabstandhalter angeordnet ist; und Füllen der Räume, die durch das Entfernen des ersten Halbleitermaterials hinterlassen wurden, unter Verwendung des ersten Dielektrikums.
  13. Verfahren zum Bilden einer Halbleitervorrichtung, das Verfahren umfassend: Bilden von Halbleiterstreifen, die über ein Substrat vorspringen; Bilden von Isolierungsregionen zwischen aneinander angrenzenden Halbleiterstreifen; Bilden von Hybridfinnen an den Isolierungsregionen, wobei die Hybridfinnen Dielektrikumsfinnen und Dielektrikumstrukturen über den Dielektrikumsfinnen umfassen; Bilden einer Dummygatestruktur über den Halbleiterstreifen und den Hybridfinnen; Bilden von Source-/Drain-Regionen über den Halbleiterstreifen und an gegenüberliegenden Seiten der Dummygatestruktur; Bilden von Nanodrähten unter der Dummygatestruktur, wobei die Nanodrähte über jeweiligen Halbleiterstreifen liegen und daran ausgerichtet sind, und sich die Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte befinden, wobei sich die Hybridfinnen weiter von dem Substrat erstrecken als die Nanodrähte; nach dem Bilden der Nanodrähte, Verringern der Breiten mittlerer Abschnitte der Hybridfinnen, wobei die Breiten der Endabschnitte der Hybridfinnen unverändert bleiben, wobei die mittleren Abschnitte der Hybridfinnen unter der Dummygatestruktur liegen und die Endabschnitte der Hybridfinnen über Grenzen der Dummygatestruktur hinausgehen; und Bilden eines elektrisch leitfähigen Materials um die Nanodrähte herum.
  14. Verfahren nach Anspruch 13, wobei das Bilden der Nanodrähte umfasst: vor dem Bilden der Dummygatestruktur, Bilden abwechselnder Schichten eines ersten Halbleitermaterials und eines zweiten Halbleitermaterials über den Halbleiterstreifen; nach dem Bilden der Dummygatestruktur, Entfernen des ersten Halbleitermaterials und des zweiten Halbleitermaterials, die über die Grenzen der Dummygatestruktur hinaus angeordnet sind; Bilden einer Zwischenschichtdielektrikumschicht über den Source-/Drain-Regionen und um die Gatestruktur herum; nach dem Bilden der Zwischenschichtdielektrikumschicht, Entfernen einer Gateelektrode der Dummygatestruktur zum Bilden einer Öffnung in der Dummygatestruktur, wobei die Öffnung das erste Halbleitermaterial freilegt, das unter der Dummygatestruktur angeordnet ist; und selektives Entfernen des ersten Halbleitermaterials, das unter der Dummygatestruktur angeordnet ist.
  15. Verfahren nach Anspruch 14, wobei das Bilden der Nanodrähte ferner umfasst: das Bilden einer Abdeckschicht zwischen den Hybridfinnen und den abwechselnden Schichten des ersten Halbleitermaterials und des zweiten Halbleitermaterials vor dem Bilden der Dummygatestruktur, wobei die Abdeckschicht unter Verwendung des ersten Halbleitermaterials gebildet ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: Zurücksetzen des ersten Halbleitermaterials von Seitenwänden verbleibender Abschnitte des zweiten Halbleitermaterials nach dem Entfernen des ersten Halbleitermaterials und des zweiten Halbleitermaterials, die über die Grenzen der Dummygatestruktur hinaus angeordnet sind; und Füllen eines Raums, der durch das Zurücksetzen des ersten Halbleitermaterials hinterlassen wird, mit einem Dielektrikum.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend das Zurücksetzen einer oberen Fläche des elektrisch leitfähigen Materials unter oberen Flächen der Dielektrikumstrukturen.
  18. Verfahren nach einem der Ansprüche 13 bis 17, ferner umfassend das Bilden eines Gatedielektrikummaterials um die Nanodrähte vor dem Bilden des elektrisch leitfähigen Materials.
  19. Halbleitervorrichtung, umfassend: einen Halbleiterstreifen, der über ein Substrat vorspringt; eine erste Isolierungsregion und eine zweite Isolierungsregion an gegenüberliegenden Seiten des Halbleiterstreifens; Nanodrähte, die über den Halbleiterstreifen liegen und daran ausgerichtet sind; Source-/Drain-Regionen an gegenüberliegenden Enden der Nanodrähte; eine erste Dielektrikumsfinne an der ersten Isolierungsregion; und ein Metallgate um die Nanodrähte herum und um mittlere Abschnitte der ersten Dielektrikumsfinne herum, wobei Endabschnitte der ersten Dielektrikumsfinne an gegenüberliegenden Seiten des Metallgates angeordnet sind, und die Endabschnitte der ersten Dielektrikumsfinne breiter sind als die mittleren Abschnitte der ersten Dielektrikumsfinne.
  20. Halbleitervorrichtung nach Anspruch 19, ferner umfassend eine erste Dielektrikumstruktur über der ersten Dielektrikumsfinne, wobei sich die erste Dielektrikumstruktur über eine obere Fläche des Metallgates distal zu dem Substrat erstreckt.
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