DE102020128875A1 - Transistor-gate-struktur und verfahren zu deren herstellung - Google Patents

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Hsin-Yi Lee
Cheng-Lung Hung
Chi On Chui
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Abstract

Eine Vorrichtung weist eine erste Nanostruktur; eine zweite Nanostruktur über der ersten Nanostruktur; ein High-k-Gate-Dielektrikum um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das High-k-Gate-Dielektrikum einen ersten Abschnitt auf einer oberen Fläche der ersten Nanostruktur und einen zweiten Abschnitt auf einer unteren Fläche der zweiten Nanostruktur aufweist; und eine Gate-Elektrode über dem High-k-Gate-Dielektrikum auf. Die Gate-Elektrode weist auf: ein erstes Austrittsarbeitsmetall um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das erste Austrittsarbeitsmetall eine Zone zwischen dem ersten Abschnitt des High-k-Gate-Dielektrikums und dem zweiten Abschnitt des High-k-Gate-Dielektrikums füllt; und eine Wolframschicht über dem ersten Austrittsarbeitsmetall, wobei die Wolframschicht frei von Fluor ist.

Description

  • PRIORITÄT UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patenanmeldung Nr. 63/061,361 , eingereicht am 5. August 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen verwendet, wie zum Beispiel in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten eines Materials über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • In der Halbleiterindustrie wird die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerungen der minimalen Merkmalsgröße weiter verbessert, wodurch ermöglicht wird, dass mehr Komponenten in einem gegebenen Bereich integriert werden. Wenn jedoch die minimalen Merkmalsgrößen verringert werden, entstehen zusätzliche Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) gemäß einigen Ausführungsformen in einer dreidimensionalen Ansicht.
    • 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 21C, 21D, 21E, 22A, 22B, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B und 25C sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • 26A, 26B und 26C sind Querschnittsansichten eines Nano-FET gemäß einigen Ausführungsformen.
    • 27A, 27B und 27C sind Querschnittsansichten eines Nano-FET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Beispielsweise kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und es kann außerdem Ausführungsformen umfassen, bei welchen zwischen dem ersten und dem zweiten Merkmal weitere Merkmale gebildet werden können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Verdeutlichung und bestimmt allein noch keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtungen können anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • In Transistor-Gate-Stapeln kann ein leitfähiges Material (z.B. Wolfram) als ein Füllmetall mit einem Verfahren der chemischen Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) abgeschieden werden, bei welchem eine Fluor enthaltende Vorstufe verwendet wird. Das Abscheiden eines Füllmetalls auf diese Weise kann Vorteile aufweisen, wie z.B. ein relativ schnelles Abscheidungsverfahren, wodurch Herstellungskosten verringert werden und die Ausbeute gesteigert wird. Verschiedene Ausführungsformen können außerdem eine Barriereschicht zwischen dem Füllmaterial und unter Austrittsarbeitsmetall-Schichten (Work Flow Metal, WFM-Schichten) aufweisen, um eine Fluordiffusion während des Abscheidens und/oder des Füllmaterials in die darunter liegenden WFM-Schichten zu verhindern. Beispielsweise kann die Barriereschicht eine Wolframschicht umfassen, welche mit fluorfreien Vorstufen abgeschieden wird. Durch die Verhinderung der Fluordiffusion in die darunter liegenden Schichten können Vorteile erreicht werden. Beispielsweise kann durch die Verhinderung der Fluordiffusion in die darunter liegenden Schichten in verschiedenen Bereichen des Gate-Stapels eine ungleichmäßige Fluorverteilung in den WFM-Schichten verhindert werden, was zu einer verbesserten Stabilität und Steuerung der Schwellenspannung (Threshold Voltage, Vt) führt. Die Vt-Stabilität und -Steuerung kann speziell in Nano-FETs verbessert werden, welche in Zonen der WFM-Schichten zwischen Nanoblättern im Vergleich zu anderen Zonen der WFM-Schichten für eine ungleichmäßige Fluordiffusion empfindlich sind.
  • 1 veranschaulicht ein Beispiel für Nano-FETs (z.B. Nanodraht-FETs, Nanoblatt-FETs oder Ähnliches) gemäß einigen Ausführungsformen in einer dreidimensionalen Ansicht. Die Nano-FETs weisen Nanostrukturen 55 (z.B. Nanoblätter, Nanodraht oder Ähnliches) über Finnen 66 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalzonen für die Nano-FETs fungieren. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon umfassen. Isolationszonen 68 sind zwischen benachbarten Finnen 66 angeordnet, welche über benachbarte Isolationszonen 68 und zwischen diesen vorstehen können. Obwohl die Isolationszonen 68 als von dem Substrat 50 getrennt beschrieben/dargestellt werden, kann sich der Begriff „Substrat“, wie hierin verwendet, auf das Halbleitersubstrat allein oder eine Kombination des Halbleitersubstrats und der Isolationszonen beziehen. Außerdem können, obwohl ein unterer Abschnitt der Finnen 66 so dargestellt ist, dass es sich dabei um einzelne, durchgängige Materialien mit dem Substrat 50 handelt, der untere Abschnitt der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien umfassen. In diesem Kontext beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolationszonen 68 erstreckt.
  • Über oberen Flächen der Finnen 66 und entlang oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 55 befinden sich Gate-Dielektrika 100. Über den Gate-Dielektrika 100 befinden sich Gate-Elektroden 102. Auf den Finnen 66 befinden sich auf gegenüberliegenden Seiten der Gate-Dielektrikums-Schichten 96 und der Gate-Elektroden 98 epitaxiale Source/Drain-Zonen 92.
  • 1 veranschaulicht ferner Referenz-Querschnitte, welche in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 102 und beispielsweise in einer Richtung senkrecht zu der Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Zonen 90 eines Nano-FET. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und parallel zu einer Längsachse einer Finne 66 des Nano-FET und beispielsweise in einer Richtung eines Stromflusses zwischen den epitaxialen Source/Drain-Zonen 90 des Nano-FET. Der Querschnitt C-C' verläuft parallel zum Querschnitt A-A' und erstreckt sich durch epitaxiale Source/Drain-Zonen der Nano-FETs. Die darauffolgenden Figuren beziehen sich zur Verdeutlichung auf diese Referenz-Querschnitte.
  • Einige hierin beschriebenen Ausführungsformen werden im Kontext von Nano-FETs beschrieben, die durch ein Gate-last-Verfahren hergestellt werden. In anderen Ausführungsformen kann ein Gate-first-Verfahren angewendet werden. Außerdem sind in einigen Ausführungsformen Aspekte vorgesehen, die in planaren Vorrichtungen angewendet werden, z.B. in planaren FETs oder in Finnen-Feldeffekttransistoren (FinFETs).
  • 2 bis 25C sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. 2 bis 5, 6A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A und 27A veranschaulichen den Referenz-Querschnitt A-A', der in 1 veranschaulicht ist. 6B, 7B, 8B, 9B, 10B, 11B, 11C, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B und 27B veranschaulichen den Referenz-Querschnitt B-B', der in 1 veranschaulicht ist. 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 23C, 24C, 25C, 26C, and 27 Cveranschaulichen den Referenz-Querschnitt C-C', der in 1 veranschaulicht ist.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, z.B. ein massiver Halbleiter, ein Halbleiter-auf-Isolator-Substrat (Semiconductor-On-Insulator, SOI) oder dergleichen, welches dotiert (z.B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide, BOX), eine Siliziumoxidschicht oder Ähnliches sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise auf einem Silizium- oder Glassubstrat. Andere Substrate, z.B. ein mehrschichtiges Substrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, umfassend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, umfassend Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid oder Kombinationen davon umfassen.
  • Das Substrat 50 weist eine n-Zone 50N und eine p-Zone 50P auf. Die n-Zone 50N kann zum Bilden von n-Vorrichtungen sein, wie z.B. NMOS-Transistoren, z.B. n-Nano-FETs, und die p-Zone 50P kann zum Bilden von p-Vorrichtungen sein, wie z.B. PMOS-Transistoren, z.B. p-Nano-FETs. Die n-Zone 50N kann physisch von der p-Zone 50P getrennt sein (wie durch das Trennelement 20 veranschaulicht) und zwischen der n-Zone 50N und der p-Zone 50P kann eine beliebige Anzahl an Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Zonen, Isolationsstrukturen usw.) angeordnet sein. Obwohl eine n-Zone 50N und eine p-Zone 50P veranschaulicht sind, kann eine beliebige Anzahl an n-Zonen 50N und p-Zonen 50P vorgesehen sein. In einigen Ausführungsformen können in dem Substrat 50 durch einen oder mehrere geeignete Implantationsschritte eine oder mehrere Wannen und/oder eine Anti-Durchschlags-Schicht (Anti-Punch Through, APT-Schicht) gebildet werden.
  • Ferner wird in 2 ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet. Der mehrschichtige Stapel 64 weist abwechselnde Schichten erster Halbleiterschichten 51A-C (zusammenfassend als erste Halbleiterschichten 51 bezeichnet) und zweiter Halbleiterschichten 53A-C (zusammenfassend als zweite Halbleiterschichten 53 bezeichnet) auf. Zu Veranschaulichungszwecken und wie nachstehend noch detaillierter beschrieben, werden die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 werden strukturiert, um Kanalzonen von Nano-FETs in der p-Zone 50P zu bilden. Außerdem werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalzonen von Nano-FETs in der n-Zone 50N zu bilden. Nichtsdestotrotz können in einigen Ausführungsformen die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalzonen von Nano-FETs in der n-Zone 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalzonen von Nano-FETs in der p-Zone 50P zu bilden.
  • In wiederum anderen Ausführungsformen können die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalzonen von Nano-FETs sowohl in der n-Zone 50N als auch in der p-Zone 50P zu bilden. In anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalzonen von Nano-FETs sowohl in der n-Zone 50N als auch in der p-Zone 50P zu bilden. In solchen Ausführungsformen können die Kanalzonen sowohl in der n-Zone 50N als auch in der p-Zone 50P dieselbe Materialzusammensetzung (z.B. Silizium oder Ähnliches) aufweisen und gleichzeitig gebildet werden. 26A, 26B und 27C veranschaulichen eine Struktur, die aus solchen Ausführungsformen resultiert, wobei die Kanalzonen beispielsweise sowohl in der p-Zone 50P als auch in der n-Zone 50N Silizium enthalten.
  • Der mehrschichtige Stapel 64 ist zu Veranschaulichungszwecken so dargestellt, dass er drei Schichten sowohl der ersten Halbleiterschichten 51 als auch der zweiten Halbleiterschichten 53 aufweist. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des mehrschichtigen Stapels 64 kann man epitaxial anwachsen lassen, wobei ein Verfahren wie chemische Abscheidung aus der Gasphase (CVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), Gasphasenepitaxie (Vapor Phase Epitaxy, VPE), Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE) oder Ähnliches angewendet wird. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten, für p-Nano-FETs geeigneten Halbleitermaterial gebildet werden, wie z.B. Siliziumgermanium oder Ähnlichem, und die zweiten Halbleiterschichten 53 können aus einem zweiten, für n-Nano-FETs geeigneten Halbleitermaterial gebildet werden, wie z.B. Silizium, Siliziumkohlenstoff oder Ähnlichem. Der mehrschichtige Stapel 64 ist zu Veranschaulichungszwecken so dargestellt, dass er eine unterste Halbleiterschicht aufweist, die für p-Nano-FETs geeignet ist. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 so ausgebildet sein, dass die unterste Schicht eine Halbleiterschicht ist, die für n-Nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, welche eine hohe Ätzselektivität zueinander aufweisen. Somit können in der n-Zone 50N die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne in bedeutendem Maß die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials zu entfernen, wodurch ermöglicht wird, dass die zweiten Halbleiterschichten 53 so strukturiert werden, dass Kanalzonen von n-NSFETS gebildet werden. In ähnlicher Weise können in der p-Zone 50P die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne in bedeutendem Maß die ersten Halbleiterschichten 51 des ersten Halbleitermaterials zu entfernen, wodurch ermöglicht wird, dass die ersten Halbleiterschichten 51 so strukturiert werden, dass Kanalzonen von p-NSFETS gebildet werden. In anderen Ausführungsformen können die Kanalzonen in der n-Zone 50N und der p-Zone 50P gleichzeitig gebildet werden und dieselbe Materialzusammensetzung aufweisen, wie z.B. Silizium, Siliziumgermanium oder Ähnliches. 26A, 26B und 27C veranschaulichen eine Struktur, die aus solchen Ausführungsformen resultiert, wobei die Kanalzonen beispielsweise sowohl in der p-Zone 50P als auch in der n-Zone 50N Silizium enthalten.
  • Nun Bezug nehmend auf 3, werden gemäß einigen Ausführungsformen in dem Substrat 50 Finnen 66 gebildet und in dem mehrschichtigen Stapel 64 werden Nanostrukturen 55 gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem mehrschichtigen Stapel 64 bzw. in dem Substrat 50 durch Ätzen von Gräben in dem mehrschichtigen Stapel 64 bzw. in dem Substrat 50 gebildet werden. Bei dem Ätzen kann es sich um ein beliebiges akzeptables Ätzverfahren handeln, wie z.B. ein Reaktivionenätzen (Reactive Ion Etch, RIE), ein Neutralstrahlätzen (Neutral Beam Etch, NBE), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Durch das Bilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 können ferner erste Nanostrukturen 52A-C (zusammenfassend als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definiert werden und zweite Nanostrukturen 54A-C (zusammenfassend als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definiert werden. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können ferner zusammenfassend als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise können die Finnen 66 und die Nanostrukturen 55 durch ein oder mehrere Photolithographie-Verfahren strukturiert werden, umfassend Doppel-Strukturierungs- oder Mehrfach-Strukturierungs-Verfahren. Im Allgemeinen werden bei Doppel-Strukturierungs- oder Mehrfach-Strukturierungs-Verfahren Photolithographie- und Selbstausrichtungsverfahren kombiniert, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die beispielsweise Mittenabstände aufweisen, die kleiner sind als die, die ansonsten zu erhalten sind, wenn ein einzelnes direktes Photolithographie-Verfahren angewendet wird. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und durch ein Photolithographie-Verfahren strukturiert. Entlang der strukturierten Opferschicht werden durch ein Selbstausrichtungsverfahren Abstandhalter gebildet. Anschließend wird die Opferschicht entfernt und die zurückbleibenden Abstandhalter können dann verwendet werden, um die Finnen 66 zu strukturieren.
  • In 3 sind zu Veranschaulichungszwecken die Finnen 66 in der n-Zone 50N und der p-Zone 50P so dargestellt, dass sie im Wesentlichen gleiche Breiten aufweisen. In einigen Ausführungsformen können die Breiten der Finnen 66 in der n-Zone 50N größer oder kleiner sein als die der Finnen 66 in der p-Zone 50P. Ferner können, obwohl jede der Finnen 66 und der Nanostrukturen 55 so dargestellt sind, dass sie durchgängig eine gleichbleibende Breite aufweisen, die Finnen 66 und/oder die Nanostrukturen 55 schräge Seitenwände aufweisen, so dass eine Breite jeder der Finnen 66 und/oder die Nanostrukturen 55 in Richtung des Substrats 50 kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite aufweisen und trapezförmig sein.
  • In 4 werden in Nachbarschaft zu den Finnen 66 Zonen flacher Grabenisolierungen (Shallow Trench Isolations, STI) 68 gebildet. Die STI-Zonen 68 können durch Abscheiden eines Isolationsmaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 und zwischen benachbarten Finnen 66 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, Ähnliches oder eine Kombination davon sein und kann durch High-Density-Plasma-CVD (HDP-CVD), Flowable-CVD (FCVD), Ähnliches oder eine Kombination davon gebildet werden. Es können andere Isolationsmaterialien verwendet werden, die durch ein beliebiges akzeptables Verfahren gebildet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, gebildet durch ein FCVD-Verfahren. Sobald das Isolationsmaterial gebildet ist, kann ein Temperverfahren durchgeführt werden. In einer Ausführungsform wird das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Obwohl das Isolationsmaterial als eine Einzelschicht dargestellt ist, können in einigen Ausführungsformen mehrere Schichten verwendet werden. Beispielsweise kann in einigen Ausführungsformen zunächst eine Deckschicht (nicht eigens dargestellt) entlang einer Fläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Anschließend kann über der Abdeckung ein Füllmaterial gebildet werden, wie z.B. jene die oben beschrieben sind.
  • Dann wird auf das Isolationsmaterial ein Entfernungsverfahren angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsverfahren angewendet werden, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzverfahren, Kombinationen davon oder Ähnliches. Durch das Planarisierungsverfahren werden die Nanostrukturen 55 freigelegt, so dass obere Flächen der Nanostrukturen 55 und des Isolationsmaterials auf einer Höhe liegen, nachdem das Planarisierungsverfahren abgeschlossen ist.
  • Anschließend wird das Isolationsmaterial ausgespart, um die STI-Zonen 68 zu bilden. Das Isolationsmaterial wird so ausgespart, dass obere Abschnitte der Finnen 66 in den Zonen 50N und der Zone 50P zwischen benachbarten STI-Zonen 68 hervorstehen. Ferner können die oberen Flächen der STI-Zonen 68 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (z.B. eine Mulde) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Zonen 68 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die STI-Zonen 68 können durch ein akzeptables Ätzverfahren ausgespart werden, wie z.B. eines, das für das Material des Isolationsmaterials selektiv ist (z.B. das Material des Isolationsmaterials mit einer schnelleren Geschwindigkeit ätzt als das Material der Finnen 66 und der Nanostrukturen 55). Beispielsweise kann eine Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) angewendet werden.
  • Das oben in Bezug auf 2 bis 4 beschriebene Verfahren ist nur ein Beispiel dafür, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und über ein Verfahren des epitaxialen Anwachsens gebildet werden. Beispielsweise kann über einer oberen Fläche des Substrats 50 eine Dielektrikumsschicht gebildet werden und durch die Dielektrikumsschicht können Gräben geätzt werden, um das darunter liegende Substrat 50 freizulegen. In den Gräben kann man epitaxiale Strukturen epitaxial anwachsen lassen und die Dielektrikumsschicht kann derart ausgespart werden, dass die epitaxialen Strukturen von der Dielektrikumsschicht vorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaxialen Strukturen können die oben beschriebenen abwechselnden Halbleitermaterialien aufweisen, wie z.B. die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In einigen Ausführungsformen, wobei man epitaxiale Strukturen epitaxial anwachsen lässt, können die epitaxial anwachsenden Materialien während des Anwachsens in situ dotiert werden, wodurch die Notwendigkeit vorhergehender und/oder anschließender Implantationen entfallen kann, obwohl In-situ-Dotierung und Implantationsdotierung auch zusammen angewendet werden können.
  • Außerdem werden die ersten Halbleiterschichten 51 (und die resultierenden Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die resultierenden Nanostrukturen 54) hierin lediglich zu Veranschaulichungszwecken so veranschaulicht und beschrieben, dass sie in der p-Zone 50P und der n-Zone 50N dieselben Materialien aufweisen. Daher kann es sich in einigen Ausführungsformen bei den ersten Halbleiterschichten 51 und/oder den zweiten Halbleiterschichten 53 in der p-Zone 50P und der n-Zone 50N um unterschiedliche Materialien handeln oder sie können in unterschiedlicher Reihenfolge gebildet werden.
  • Ferner können in 4 in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Zonen 68 geeignete Wannen (nicht eigens dargestellt) gebildet werden. In Ausführungsformen mit unterschiedlichen Wannentypen können unter Verwendung eines Photoresists oder anderer Masken (nicht eigens dargestellt) unterschiedliche Implantationsschritte für die n-Zone 50N und die p-Zone 50P erreicht werden. Beispielsweise kann in der p-Zone 50P und der n-Zone 50N ein Photoresist über den Finnen 66 und den STI-Zonen 68 gebildet werden. Der Photoresist wird so strukturiert, dass die p-Zone 50P freigelegt wird. Der Photoresist kann über eine Rotationsbeschichtungstechnik gebildet werden und kann über akzeptable Photolithographie-Techniken strukturiert werden. Sobald der Photoresist strukturiert ist, wird in der p-Zone 50P eine Implantation von n-Verunreinigungen durchgeführt und der Photoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass n-Verunreinigungen in die n-Zone 50N implantiert werden. Bei den n-Verunreinigungen kann es sich um Phosphor, Arsen, Antimon oder Ähnliches handeln, welches zu einer Konzentration in einem Bereich von etwa 1013 Atomen/cm3 bis zu etwa 1014 Atomen/cm3 in die Zone implantiert wird. Nach der Implantation wird der Photoresist entfernt, z.B. durch ein akzeptables Veraschungsverfahren.
  • Nach oder vor dem Implantieren der p-Zone 50P werden in der p-Zone 50P und der n-Zone 50N ein Photoresist oder andere Masken (nicht eigens dargestellt) über den Finnen 66, den Nanostrukturen 55 und den STI-Zonen 68 gebildet. Der Photoresist wird so strukturiert, dass die n-Zone 50N freigelegt wird. Der Photoresist kann über eine Rotationsbeschichtungstechnik gebildet werden und kann über akzeptable Photolithographie-Techniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann in der n-Zone 50N eine Implantation von p-Verunreinigungen durchgeführt werden und der Photoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass p-Verunreinigungen in die p-Zone 50P implantiert werden. Bei den p-Verunreinigungen kann es sich um Bor, Borfluorid, Indium oder Ähnliches handeln, welches zu einer Konzentration in einem Bereich von etwa 1013 Atomen/cm3 bis zu etwa 1014 Atomen/cm3 in die Zone implantiert wird. Nach der Implantation kann der Photoresist entfernt werden, z.B. durch ein akzeptables Veraschungsverfahren.
  • Nach den Implantationen der n-Zone 50N und der p-Zone 50P kann ein Temperverfahren durchgeführt werden, um Implantationsbeschädigungen zu reparieren und um die p- und/oder n-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die angewachsenen Materialien epitaxialer Finnen in situ während des Anwachsens dotiert werden, wodurch die Notwendigkeit der Implantationen entfallen kann, obwohl In-situ-Dotierung und Implantationsdotierung auch zusammen angewendet werden können.
  • In 5 wird auf den Finnen 66 und/oder den Nanostrukturen 55 eine Dummy-Dielektrikumsschicht 70 gebildet. Bei der Dummy-Dielektrikumsschicht 70 kann es sich beispielsweise um Siliziumoxid, Siliziumnitrid, eine Kombination davon oder Ähnliches handeln und sie kann gemäß akzeptablen Techniken abgeschieden werden oder thermisch anwachsen. Über der Dummy-Dielektrikumsschicht 70 wird eine Dummy-Gate-Schicht 72 gebildet und über der Dummy-Gate-Schicht 72 wird eine Maskenschicht 74 gebildet. Die Dummy-Gate-Schicht 72 kann über der Dummy-Dielektrikumsschicht 70 abgeschieden und dann planarisiert werden, z.B. durch ein CMP. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, umfassend amorphes Silizium, polykristallines Silizium (Poly-Silizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle. Die Dummy-Gate-Schicht 72 kann durch physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), CVD, Sputter-Abscheidung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien hergestellt werden, welche eine hohe Ätzselektivität gegenüber dem Ätzen der Isolationszonen aufweisen. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder Ähnliches enthalten. In diesem Beispiel sind eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über die n-Zone 50N und die p-Zone 50P hinweg ausgebildet. Es sei angemerkt, dass die Dummy-Dielektrikumsschicht 70 lediglich zu Veranschaulichungszwecken so dargestellt ist, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 70 so abgeschieden werden, dass die Dummy-Dielektrikumsschicht 70 die STI-Zonen 68 bedeckt, so dass sich die Dummy-Dielektrikumsschicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Zonen 68 erstreckt.
  • 6A bis 16B veranschaulichen verschiedene weitere Schritte bei der Herstellung von Vorrichtungen gemäß Ausführungsformen. 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13A, 13C, 14A und 15A veranschaulichen Merkmale entweder in den Zonen 50N oder in den Zonen 50P. In 6A und 6B kann die Maskenschicht 74 (siehe 5) über akzeptable Photolithographie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gate-Schicht 72 und auf die Dummy-Dielektrikumsschicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken entsprechende Kanalzone der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung aufweisen, welche im Wesentlichen senkrecht zu der Längsrichtung entsprechender Finnen 66 verläuft.
  • In 7A und 7B werden eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den Strukturen gebildet, die in 6A bzw. 6B dargestellt sind. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 werden anschließend strukturiert, um als Abstandhalter zum Bilden selbstausrichtender Source/Drain-Zonen zu fungieren. In 7A und 7B ist die erste Abstandhalterschicht 80 auf oberen Flächen der STI-Zonen 68; oberen Flächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78 und Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 ausgebildet. Die zweite Abstandhalterschicht 82 wird über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandhalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Ähnlichem gebildet werden, wobei Techniken wie thermische Oxidation oder Abscheidung durch CVD, ALD oder Ähnliches angewendet werden. Die zweite Abstandhalterschicht 82 kann aus einem Material gebildet werden, welches eine andere Ätzgeschwindigkeit aufweist als das Material der ersten Abstandhalterschicht 80, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Ähnlichem, und kann durch CVD, ALD oder Ähnliches abgeschieden werden.
  • Nachdem die erste Abstandhalterschicht 80 gebildet ist und bevor die zweite Abstandhalterschicht 82 gebildet wird, können Implantationen für schwach dotierte Source/Drain-Zonen (LDD-Zonen) (nicht eigens dargestellt) durchgeführt werden. In Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich wie bei den oben in 4 beschriebenen Implantationen, eine Maske, z.B. ein Photoresist, über der n-Zone 50N gebildet werden, während die p-Zone 50P frei bleibt, und Verunreinigungen eines geeigneten Typs (z.B. p-Verunreinigungen) können in die frei liegenden Finnen 66 und Nanostrukturen 55 in der p-Zone 50P implantiert werden. Anschließend kann die Maske entfernt werden. Danach kann eine Maske, z.B. ein Photoresist, über der p-Zone 50P gebildet werden, während die n-Zone 50N frei bleibt, und Verunreinigungen eines geeigneten Typs (z.B. n-Verunreinigungen) können in die frei liegenden Finnen 66 und Nanostrukturen 55 in der n-Zone 50N implantiert werden. Anschließend kann die Maske entfernt werden. Die n-Verunreinigungen können beliebige der zuvor beschriebenen n-Verunreinigungen sein und die p-Verunreinigungen können beliebige der zuvor beschriebenen p-Verunreinigungen sein. Die schwach dotierten Source/Drain-Zonen können eine Konzentration von Verunreinigungen in einem Bereich von etwa 1 × 1015 Atomen/cm3 bis zu etwa 1 × 1019 Atomen/cm3 aufweisen. Es kann ein Temperverfahren durchgeführt werden, um Implantationsbeschädigungen zu reparieren und um die implantierten Verunreinigungen zu aktivieren.
  • In 8A und 8B werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83 zu bilden. Wie nachstehend noch detaillierter beschrieben wird, fungieren die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 dazu, anschließend gebildete Source/Drain-Zonen sich selbst ausrichten zu lassen sowie Seitenwände der Finnen 66 und/oder der Nanostruktur 55 während der anschließenden Verarbeitung zu schützen. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können durch ein geeignetes Ätzverfahren geätzt werden, wie z.B. durch ein isotropes Ätzverfahren (z.B. ein Nassätzverfahren), ein anisotropes Ätzverfahren (z.B. ein Trockenätzverfahren) oder Ähnliches. In einigen Ausführungsformen weist das Material der zweiten Abstandhalterschicht 82 eine andere Ätzgeschwindigkeit auf als das Material der ersten Abstandhalterschicht 80, so dass die erste Abstandhalterschicht 80 als eine Ätzstoppschicht fungieren kann, wenn die zweite Abstandhalterschicht 82 strukturiert wird, und so dass die zweite Abstandhalterschicht 82 als eine Maske fungieren kann, wenn die erste Abstandhalterschicht 80 strukturiert wird. Beispielsweise kann die zweite Abstandhalterschicht 82 durch ein anisotropes Ätzverfahren geätzt werden, wobei die erste Abstandhalterschicht 80 als eine Ätzstoppschicht fungiert, wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht 82 zweite Abstandhalter 83 bilden, wie in 8A veranschaulicht. Anschließend fungieren die zweiten Abstandhalter 83 als eine Maske, während frei liegende Abschnitte der ersten Abstandhalterschicht 80 geätzt werden, wodurch erste Abstandhalter 81 gebildet werden, wie in 8A veranschaulicht.
  • Wie in 8A veranschaulicht, sind die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 an Seitenwänden der Finnen 66 und/oder der Nanostrukturen 55 angeordnet. Wie in 8B veranschaulicht, kann die zweite Abstandhalterschicht 82 von über der ersten Abstandhalterschicht 80, die in Nachbarschaft zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 liegt, entfernt werden und die ersten Abstandhalter 81 sind an Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Dielektrikumsschichten 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80, die in Nachbarschaft zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 liegt, zurückbleiben.
  • Es sei angemerkt, dass in der obigen Offenbarung allgemein ein Verfahren zum Bilden von Abstandhaltern und LDD-Zonen beschrieben wird. Es können auch andere Verfahren und Sequenzen angewendet werden. Beispielsweise können weniger oder zusätzliche Abstandhalter verwendet werden, eine andere Sequenz von Schritten kann verwendet werden (z.B. können die ersten Abstandhalter 81 strukturiert werden, bevor die zweite Abstandhalterschicht 82 abgeschieden wird), zusätzliche Abstandhalter können gebildet und entfernt werden und/oder Ähnliches. Ferner können die n- und p-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Anwendung unterschiedlicher Schritte gebildet werden.
  • In 9A und 9B werden gemäß einigen Ausführungsformen in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 erste Aussparungen 86 gebildet. Anschließend werden in den ersten Aussparungen 86 epitaxiale Source/Drain-Zonen gebildet. Die ersten Aussparungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9A veranschaulicht, können obere Flächen der STI-Zonen 58 auf gleicher Höhe wie die unteren Flächen der ersten Aussparungen 86 liegen. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass untere Flächen der ersten Aussparungen 86 unterhalb der oberen Flächen der STI-Zonen 68 angeordnet sind; oder ähnlich. Die ersten Aussparungen 86 könne durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 über anisotrope Ätzverfahren gebildet werden, wie z.B. RIE, NBE oder Ähnliches. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 78 maskieren während der Ätzverfahren, die angewendet werden, um die ersten Aussparungen 86 zu bilden, Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50. Um eine jeweilige Schicht der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen, können ein einziges Ätzverfahren oder mehrere Ätzverfahren angewendet werden. Um das Ätzen der ersten Aussparungen 86 zu beenden, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben, können zeitgesteuerte Ätzverfahren angewendet werden.
  • In 10A und 10B werden Abschnitte von Seitenwänden der Schichten des mehrschichtigen Stapels 64, die aus den ersten Halbleitermaterialien gebildet werden (z.B. die ersten Nanostrukturen 52), die durch die ersten Aussparungen 86 freigelegt werden, geätzt, um Seitenwandaussparungen 88 in der n-Zone 50N zu bilden, und Abschnitte von Seitenwänden der Schichten des mehrschichtigen Stapels 56, die aus den zweiten Halbleitermaterialien gebildet werden (z.B. die zweiten Nanostrukturen 54), die durch die ersten Aussparungen 86 freigelegt werden, werden geätzt, um Seitenwandaussparungen 88 in der p-Zone 50P zu bilden.
  • Obwohl die Seitenwände der ersten Nanostrukturen 52 und der zweiten Nanostrukturen 54 in den Aussparungen 88 in 10B so dargestellt sind, dass sie geradlinig sind, können die Seitenwände auch konkav oder konvex sein. Die Seitenwände können durch isotrope Ätzverfahren geätzt werden, wie z.B. Nassätzen oder Ähnliches. Die p-Zone 50P kann unter Verwendung einer Maske (nicht dargestellt) geschützt werden, während Ätzmittel verwendet werden, die für die ersten Halbleitermaterialien selektiv sind, um die ersten Nanostrukturen 52 zu ätzen, so dass die zweiten Nanostrukturen 54 und das Substrat 50 relativ ungeätzt bleiben, verglichen mit den ersten Nanostrukturen 52 in der n-Zone 50N. In ähnlicher Weise kann die n-Zone 50N unter Verwendung einer Maske (nicht dargestellt) geschützt werden, während Ätzmittel verwendet werden, die für die zweiten Halbleitermaterialien selektiv sind, um die zweiten Nanostrukturen 54 zu ätzen, so dass die ersten Nanostrukturen 52 und das Substrat 50 relativ ungeätzt bleiben, verglichen mit den zweiten Nanostrukturen 54 in der p-Zone 50P. In einer Ausführungsform, bei welcher die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54 z.B. Si oder SiC enthalten, kann ein Trockenätzverfahren mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder Ähnlichem angewendet werden, um Seitenwände der ersten Nanostrukturen 52 in der n-Zone 50N zu ätzen, und ein Trockenätzverfahren mit Fluorwasserstoff, einem anderen Gas auf Fluorbasis oder Ähnlichem kann angewendet werden, um Seitenwände der zweiten Nanostrukturen 54 in der p-Zone 50P zu ätzen.
  • In 11A-11C werden in der Seitenwandaussparung 88 erste innere Abstandhalter 90 gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandhalterschicht (nicht eigens dargestellt) über den Strukturen gebildet werden, die in 10A und 10B veranschaulicht sind. Die ersten inneren Abstandhalter 90 fungieren als Isolationsmerkmale zischen anschließend gebildeten Source/Drain-Zonen und einer Gate-Struktur. Wie nachstehend noch detaillierter beschrieben wird, werden die Source/Drain-Zonen in den Aussparungen 86 gebildet, während die ersten Nanostrukturen 52 in der n-Zone 50N und die zweiten Nanostrukturen 54 in der p-Zone 50P durch entsprechende Gate-Strukturen ersetzt werden.
  • Die innere Abstandhalterschicht kann durch ein formangepasstes Abscheidungsverfahren abgeschieden werden, wie z.B. CVD, ALD oder Ähnliches. Die innere Abstandhalterschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid enthalten, obwohl jedes beliebige Material verwendet werden kann, wie z.B. Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k-Materialien), welche einen k-Wert von weniger als etwa 3,5 aufweisen. Die innere Abstandhalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandhalter 90 zu bilden. Obwohl äußere Seitenwände der ersten inneren Abstandhalter 90 so dargestellt sind, dass sie mit Seitenwänden der zweiten Nanostrukturen 54 in der n-Zone 50N bündig abschließen und mit den Seitenwänden der ersten Nanostrukturen 52 in der p-Zone 50P bündig abschließen, können sich die äußeren Seitenwände der ersten inneren Abstandhalter 90 über Seitenwände der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 hinaus erstrecken bzw. von diesen ausgespart sein.
  • Überdies können, obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 in 11B so dargestellt sind, dass sie geradlinig sind, die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav oder konvex sein. Als ein Beispiel veranschaulicht 11C eine Ausführungsform, bei welcher Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter von Seitenwänden der zweiten Nanostrukturen 54 in der n-Zone 50P ausgespart sind. Ebenfalls veranschaulicht sind Ausführungsformen, bei welchen Seitenwände der zweiten Nanostrukturen 54 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter von Seitenwänden der ersten Nanostrukturen 52 in der p-Zone 50P ausgespart sind. Die innere Abstandhalterschicht kann durch ein anisotropes Ätzverfahren geätzt werden, wie z.B. RIE, NBE oder Ähnliches. Die ersten inneren Abstandhalter 90 können verwendet werden, um eine Beschädigung der anschließend gebildeten Source/Drain-Zonen (z.B. der epitaxialen Source/Drain-Zonen 92, die nachstehend in Bezug auf 12A-12C beschrieben werden) durch nachfolgende Ätzverfahren zu verhindern, z.B. durch Ätzverfahren, die angewendet werden, um Gate-Strukturen zu bilden.
  • In 12A-12C werden in den ersten Aussparungen 86 epitaxiale Source/Drain-Zonen 92 gebildet. In einigen Ausführungsformen können die Source/Drain-Zonen 92 eine Spannung auf die zweiten Nanostrukturen 54 in der n-Zone 50N und die ersten Nanostrukturen 52 in der p-Zone 50P ausüben, wodurch die Leistungsfähigkeit verbessert wird. Wie in 12B veranschaulicht, werden die epitaxialen Source/Drain-Zonen 92 in den ersten Aussparungen 86 so gebildet, dass jedes Dummy-Gate 76 zwischen entsprechenden benachbarten Paaren der epitaxialen Source/Drain-Zonen 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die epitaxialen Source/Drain-Zonen 92 von den Dummy-Gates 72 zu trennen, und die ersten inneren Abstandhalter 90 werden verwendet, um die epitaxialen Source/Drain-Zonen 92 um einen geeigneten lateralen Abstand von den Nanostrukturen 55 zu trennen, so dass die epitaxialen Source/Drain-Zonen 92 nicht mit anschließend gebildeten Gates der resultierenden Nano-FETs kurzgeschlossen werden.
  • Die epitaxialen Source/Drain-Zonen 92 in der n-Zone 50N, z.B. der NMOS-Zone, können durch Maskieren der p-Zone 50P, z.B. der PMOS-Zone, gebildet werden. Anschließend lässt man die epitaxialen Source/Drain-Zonen 92 in den ersten Aussparungen 86 in der n-Zone 50N epitaxial anwachsen. Die epitaxialen Source/Drain-Zonen 92 können ein beliebiges akzeptables Material aufweisen, welches für n-Nano-FETs geeignet ist. Wenn es sich beispielsweise bei den zweiten Nanostrukturen 54 um Silizium handelt, können die epitaxialen Source/Drain-Zonen 92 Materialien aufweisen, welche eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie z.B. Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder Ähnliches. Die epitaxialen Source/Drain-Zonen 92 können Flächen aufweisen, die gegenüber entsprechenden oberen Flächen der Nanostrukturen 55 erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Zonen 92 in der p-Zone 50P, z.B. der PMOS-Zone, können durch Maskieren der n-Zone 50N, z.B. der NMOS-Zone, gebildet werden. Anschließend lässt man die epitaxialen Source/Drain-Zonen 92 in den ersten Aussparungen 86 in der p-Zone 50P epitaxial anwachsen. Die epitaxialen Source/Drain-Zonen 92 können ein beliebiges akzeptables Material aufweisen, welches für p-Nano-FETs geeignet ist. Wenn es sich beispielsweise bei den ersten Nanostrukturen 52 um Siliziumgermanium handelt, können die epitaxialen Source/Drain-Zonen 92 Materialien aufweisen, welche eine Druckspannung auf die ersten Nanostrukturen 52 ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germaniumzinn oder Ähnliches. Die epitaxialen Source/Drain-Zonen 92 können Flächen aufweisen, die gegenüber entsprechenden Flächen des mehrschichtigen Stapels 56 erhöht sind, und können Facetten aufweisen.
  • In die epitaxialen Source/Drain-Zonen 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können Dotierstoffe implantiert werden, um Source/Drain-Zonen zu bilden, ähnlich wie in dem Verfahren, das zuvor zum Bilden der schwach dotierten Source/Drain-Zonen beschrieben wurde, gefolgt von einem Tempern. Die Source/Drain-Zonen können eine Verunreinigungskonzentration von etwa 1 × 1019 Atomen/cm3 bis etwa 1 × 1021 Atomen/cm3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Zonen können beliebige der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source/Drain-Zonen 92 während des Anwachsens in situ dotiert werden.
  • Als ein Ergebnis der Epitaxie-Verfahren, die angewendet werden, um die epitaxialen Source/Drain-Zonen 92 in der n-Zone 50N und der p-Zone 50P zu bilden, weisen obere Flächen der epitaxialen Source/Drain-Zonen 92 Facetten auf, welche sich lateral über Seitenwände der Nanostrukturen 55 hinaus nach außen ausdehnen. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Zonen 92 desselben NSFET verschmelzen, wie in 12A veranschaulicht. In anderen Ausführungsformen bleiben benachbarte epitaxiale Source/Drain-Zonen 92 getrennt, nachdem das Epitaxie-Verfahren abgeschlossen ist, wie in 12C veranschaulicht. In den Ausführungsformen, die in 12A und 12C veranschaulicht sind, können die ersten Abstandhalter 81 bis zu einer oberen Fläche der STI-Zonen 68 gebildet werden, wodurch das epitaxiale Anwachsen blockiert wird. In einigen anderen Ausführungsformen können die ersten Abstandhalter 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, wodurch das epitaxiale Anwachsen weiter blockiert wird. In einigen anderen Ausführungsformen kann das Abstandhalter-Ätzverfahren, das angewendet wird, um die ersten Abstandhalter 81 zu bilden, so angepasst werden, dass das Abstandhaltermaterial entfernt wird, um zu ermöglichen, dass sich die epitaxial anwachsende Zone bis zu der Fläche der STI-Zone 58 erstreckt.
  • Die epitaxialen Source/Drain-Zonen 92 können eine oder mehrere Halbleiter-Materialschichten aufweisen. Beispielsweise können die epitaxialen Source/Drain-Zonen 92 eine erste Halbleiter-Materialschicht 92A, eine zweite Halbleiter-Materialschicht 92B und eine dritte Halbleiter-Materialschicht 92C aufweisen. Für die epitaxialen Source/Drain-Zonen 92 kann eine beliebige Anzahl an Halbleiter-Materialschichten verwendet werden. Jede der ersten Halbleiter-Materialschicht 92A, der zweiten Halbleiter-Materialschicht 92B und der dritten Halbleiter-Materialschicht 92C kann aus unterschiedlichen Halbleiter-Materialen gebildet werden und kann auf unterschiedliche Dotierstoffkonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleiter-Materialschicht 92A eine Dotierstoffkonzentration aufweisen, die niedriger ist als die der zweiten Halbleiter-Materialschicht 92B und höher als die der dritten Halbleiter-Materialschicht 92C. In Ausführungsformen, bei denen die epitaxialen Source/Drain-Zonen 92 drei Halbleiter-Materialschichten aufweisen, kann die erste Halbleiter-Materialschicht 92A abgeschieden werden, die zweite Halbleiter-Materialschicht 92B kann über der ersten Halbleiter-Materialschicht 92A abgeschieden werden und die dritte Halbleiter-Materialschicht 92C kann über der zweiten Halbleiter-Materialschicht 92B abgeschieden werden.
  • 12D veranschaulicht eine Ausführungsform, bei welcher Seitenwände der ersten Nanostrukturen 52 in der n-Zone 50N und Seitenwände der zweiten Nanostrukturen 54 in der p-Zone 50P konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 bzw. der ersten Nanostrukturen 52 ausgespart sind. Wie in 12D veranschaulicht, können die epitaxialen Source/Drain-Zonen 92 in Kontakt mit den ersten inneren Abstandhaltern 90 gebildet werden und können sich über Seitenwände der zweiten Nanostrukturen 54 in der n-Zone 50N hinaus und über Seitenwände der ersten Nanostrukturen 52 in der p-Zone 50P hinaus erstrecken. Ferner können in Ausführungsformen, wobei die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 ausgespart sind, die epitaxialen Source/Drain-Zonen 92 entsprechend zwischen den zweiten Nanostrukturen 54 und/oder den ersten Nanostrukturen 52 ausgebildet sein.
  • In 13A-13C wird über der Struktur, die in 6A, 12B bzw. 12A veranschaulicht ist (die Verfahren der 7A-12D ändern nicht den Querschnitt, der in 6A dargestellt ist), ein erstes Zwischenschicht-Dielektrikum (Interlayer Dielectric, ILD) 96 abgeschieden. Das erste ILD 96 kann aus einem Dielektrikumsmaterial gebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie z.B. CVD, plasmaunterstützte CVD (Plasma-Enhanced CVD, PECVD) oder FCVD. Dielektrikumsmaterialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), undotiertes Silikatglas (USG) oder Ähnliches umfassen. Andere Isolationsmaterialien, die durch ein beliebiges akzeptables Verfahren gebildet werden, können ebenfalls verwendet werden. In einigen Ausführungsformen ist zwischen dem ersten ILD 96 und den epitaxialen Source/Drain-Zonen 92, den Masken 74 und den ersten Abstandhaltern 81 eine Kontakt-Ätzstoppschicht (Contact Etch Stop Layer, CESL) 94 angeordnet. Die CESL 94 kann ein Dielektrikumsmaterial aufweisen, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder Ähnliches, welches eine andere Ätzgeschwindigkeit aufweist als das Material des darüber liegenden ersten ILD 96.
  • In 14A-14C kann ein Planarisierungsverfahren, wie z.B. CMP, durchgeführt werden, um die obere Fläche des ersten ILD 96 auf die gleiche Höhe wie die oberen Flächen der Dummy-Gates 76 oder der Masken 78 zu bringen. Durch das Planarisierungsverfahren können außerdem die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandhalter 81 entlang Seitenwänden der Masken 78 entfernt werden. Nach dem Planarisierungsverfahren befinden sich obere Flächen der Dummy-Gates 76, der ersten Abstandhalter 81 und des ersten ILD 96 innerhalb von Prozessschwankungen auf derselben Höhe. Entsprechend liegen die oberen Flächen der Dummy-Gates 76 durch das erste ILD 96 frei. In einigen Ausführungsformen können die Masken 78 zurückbleiben, wobei in diesem Fall durch das Planarisierungsverfahren die obere Fläche des ersten ILD 96 auf die gleiche Höhe wie die obere Fläche der Masken 78 und der ersten Abstandhalter 81 gebracht wird.
  • In 15A und 15B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 98 gebildet werden. Abschnitte der Dummy-Gate-Dielektrika 60 in den zweiten Aussparungen werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 72 und die Dummy-Gate-Dielektrika 60 durch ein anisotropes Trockenätzverfahren entfernt. Beispielsweise kann das Ätzverfahren ein Trockenätzverfahren unter Verwendung von Reaktionsgas(en) umfassen, welche die Dummy-Gates 72 in einer schnelleren Geschwindigkeit ätzen als das erste ILD 96 oder die ersten Abstandhalter 81. Jede zweite Aussparung 98 legt Abschnitte der Nanostrukturen 55, welche als Kanalzonen in anschließend fertiggestellten Nano-FETs fungieren, frei und/oder liegt über diesen. Abschnitte der Nanostrukturen 55, welche als die Kanalzonen fungieren, sind zwischen benachbarten Paaren der epitaxialen Source/Drain-Zonen 92 angeordnet. Während des Entfernens können die Dummy-Dielektrikumsschichten 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Nach dem Entfernen der Dummy-Gates 72 können dann die Dummy-Dielektrikumsschichten 60 entfernt werden.
  • In 16A und 16B können die zweiten Nanostrukturen 54 in der p-Zone 50P entfernt werden, indem eine Maske (nicht dargestellt) über der n-Zone 50N gebildet wird und ein isotropes Ätzverfahren, wie z.B. ein Nassätzen oder Ähnliches, unter Verwendung von Ätzmitteln durchgeführt wird, welche für die Materialien der zweiten Nanostrukturen 54 selektiv sind, während die ersten Nanostrukturen 52, das Substrat 50, die STI-Zonen 58 relativ ungeätzt bleiben, verglichen mit den zweiten Nanostrukturen 54. In Ausführungsformen, bei welchen die zweiten Nanostrukturen 54 z.B. SiGe enthalten und die ersten Nanostrukturen 52 z.B. Si oder SiC enthalten, kann Fluorwasserstoff, ein anders Gas auf Fluorbasis oder Ähnliches verwendet werden, um die zweiten Nanostrukturen 54 in der p-Zone 50P zu entfernen.
  • In anderen Ausführungsformen können die Kanalzonen in der n-Zone 50N und der p-Zone 50P gleichzeitig gebildet werden, beispielsweise durch Entfernen der ersten Nanostrukturen 52 sowohl in der n-Zone 50N als auch in der p-Zone 50P oder durch Entfernen der zweiten Nanostrukturen 54 sowohl in der n-Zone 50N als auch in der p-Zone 50P. In solchen Ausführungsformen können Kanalzonen von n-NSFETs und p-NSFETs dieselbe Materialzusammensetzung aufweisen, wie z.B. Silizium, Siliziumgermanium oder Ähnliches. 26A und 26B veranschaulichen eine Struktur, die aus solchen Ausführungsformen resultiert, wobei die Kanalzonen sowohl in der n-Zone 50N als auch in der p-Zone 50P durch die zweiten Nanostrukturen 54 bereitgestellt werden und beispielsweise Silizium enthalten.
  • In 17A bis 22B werden Gate-Dielektrikumsschichten und Gate-Elektroden für Ersatz-Gates in den zweiten Aussparungen 98 gemäß einigen Ausführungsformen gebildet. Die Gate-Elektroden weisen eine Barriereschicht zwischen der (den) WFM-Schicht(en) und einem Gate-Füllmaterial auf, um eine Fluordiffusion von dem Füllmaterial in die darunter liegenden WFM-Schichten zu verhindern (oder zumindest zu verringern). Als ein Ergebnis kann eine ungleichmäßige Diffusion von Fluor in der (den) WFM-Schicht(en) vermieden werden und die Stabilität und die Steuerung der Schwellenspannung in den Gates können verbessert werden.
  • Die Bildung der Gate-Dielektrika in der n-Zone 50N und der p-Zone 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrika in jeder Zone aus denselben Materialien gebildet werden, und die Bildung der Gate-Elektroden kann gleichzeitig erfolgen, so dass die Gate-Elektroden in jeder Zone aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrika in jeder Zone durch getrennte Verfahren gebildet werden, so dass die Gate-Dielektrika unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl an Schichten aufweisen können, und/oder die Gate-Elektroden in jeder Zone können durch getrennte Verfahren gebildet werden, so dass die Gate-Elektroden unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl an Schichten aufweisen können. Es können verschiedene Maskierungsschritte angewendet werden, um geeignete Zonen zu maskieren und frei zu lassen, wenn getrennte Verfahren angewendet werden. In der folgenden Beschreibung werden die Gate-Elektroden der n-Zone 50N und die Gate-Elektroden der p-Zone 50P separat gebildet.
  • 17A bis 21B veranschaulichen das Bilden der Gate-Dielektrika 100 und der Gate-Elektroden 102 in der p-Zone 50P und die n-Zone 50N kann maskiert sein, zumindest während die Gate-Elektroden 102 in der p-Zone 50P gebildet werden (z.B. wie nachstehend in 18A bis 21B beschrieben).
  • In 17A und 17B werden in den zweiten Aussparungen 98 in der p-Zone 50P formangepasst Gate-Dielektrika 100 abgeschieden. Die Gate-Dielektrika 100 weisen eine oder mehrere Dielektrikumsschichten auf, wie z.B. ein Oxid, ein Metalloxid, Ähnliches oder Kombinationen davon. Beispielsweise können in einigen Ausführungsformen die Gate-Dielektrika 100 ein erstes Gate-Dielektrikum 101 (welches z.B. Siliziumoxid oder Ähnliches umfasst) und ein zweites Gate-Dielektrikum 103 (welches z.B. ein Metalloxid oder Ähnliches umfasst) über dem ersten Gate-Dielektrikum 101 umfassen. In einigen Ausführungsformen umfasst das zweite Gate-Dielektrikum 103 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen kann das zweite Gate-Dielektrikum 103 einen k-Wert von mehr als etwa 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon umfassen. Das erste Gate-Dielektrikum 101 kann als eine Grenzflächenschicht bezeichnet werden und das zweite Gate-Dielektrikum 103 kann in einigen Ausführungsformen als ein High-k-Gate-Dielektrikum bezeichnet werden.
  • Die Struktur der Gate-Dielektrika 100 kann in der n-Zone 50N und der p-Zone 50P gleich oder verschieden sein. Beispielsweise kann die n-Zone 50N maskiert sein oder frei liegen, während die Gate-Dielektrika 100 in der p-Zone 50P gebildet werden. In Ausführungsformen, bei denen die n-Zone 50N frei liegt, können die Gate-Dielektrika 100 in den n-Zonen 50N gleichzeitig gebildet werden. Die Verfahren zum Bilden der Gate-Dielektrika 100 können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), ALD, PECVD und Ähnliches umfassen.
  • In 18A und 18B wird auf Gate-Dielektrika 100 in der p-Zone 50P formangepasst ein leitfähiges Material 105 abgeschieden. In einigen Ausführungsformen ist das leitfähige Material 105 ein p-WFM, umfassend Titannitrid, Tantalnitrid, Wolframnitrid, Molybdännitrid, Kombinationen davon oder Ähnliches. In einigen Ausführungsformen weist das leitfähige Material 105 eine mehrschichtige Struktur auf und umfasst mehr als ein leitfähiges Material. Beispielsweise kann das leitfähige Material 105 eine Titannitrid-Schicht und eine Tantalnitrid-Schicht auf der Titannitrid-Schicht aufweisen. Das leitfähige Material 105 kann durch CVD, ALD, PECVD, PVD oder Ähnliches abgeschieden werden. In einigen Ausführungsformen kann das leitfähige Material auf frei liegenden Flächen der Gate-Dielektrika 100 zu einer ausreichenden Dicke abgeschieden werden, so dass das leitfähige Material 105 in Zonen 50Izwischen benachbarten ersten Nanostrukturen 52 (z.B. den ersten Nanostrukturen 52A, 52B und 52C) verschmilzt. Beispielsweise kann das leitfähige Material 105 in den Zonen 50Iauf Flächen der ersten Nanostrukturen 52 abgeschieden werden, und während die Dicke des leitfähigen Materials 105 während des Abscheidens zunimmt, können sich getrennte Abschnitte des leitfähigen Materials 105 entlang Nahtstellen 105S berühren und verschmelzen. Speziell kann das Abscheiden des leitfähigen Materials 105 fortgesetzt werden, bis in den Zonen 50I ein erster Abschnitt 105A des leitfähigen Materials 105 mit einem zweiten Abschnitt des leitfähigen Materials 105 verschmilzt.
  • In 19A und 19B kann über dem leitfähigen Material 105 eine Haftschicht 107 abgeschieden werden. In einigen Ausführungsformen wird die Haftschicht 107 formangepasst auf dem leitfähigen Material 105 in der p-Zone 50P abgeschieden. In einigen Ausführungsformen enthält die Haftschicht 107 Titannitrid, Tantalnitrid oder Ähnliches. Die Haftschicht 107 kann durch CVD, ALD, PECVD, PVD oder Ähnliches abgeschieden werden. Die Haftschicht 107 kann alternativ als eine Klebstoffschicht bezeichnet werden und verbessert die Haftung zwischen dem leitfähigen Material 105 und den darüber liegenden Schichten der Gate-Elektrode (z.B. der Barriereschicht 109 und der ersten Metallfüllungsschicht 117).
  • In 20A und 20B wird auf der Haftschicht 107 formangepasst eine Barriereschicht 109 abgeschieden. In einigen Ausführungsformen enthält die Barriereschicht 109 Wolfram und wird durch ein ALD-Verfahren oder Ähnliches abgeschieden. In einigen Ausführungsformen kann eine Verfahrenstemperatur des ALD-Verfahrens in einem Bereich von etwa 250 °C bis etwa 450 °C liegen. Es war zu beobachten, dass eine Abscheidungstemperatur von weniger als etwa 250 °C zu einer inakzeptabel niedrigen Abscheidungsgeschwindigkeit führen kann, welche die Ausbeute bei der Herstellung negativ beeinflusst. Es war außerdem zu beobachten, dass eine Abscheidungstemperatur von mehr als etwa 450 °C zu einer Beschädigung von Verfahrenswerkzeugen (z.B. einer Beschädigung der ALD-Abscheidungskammer) führen kann. In einigen Ausführungsformen kann das ALD-Verfahren bei einem Druck von etwa 0,5 Torr bis etwa 20 Torr durchgeführt werden. Es war zu beobachten, dass ein Abscheidungsdruck außerhalb dieses Bereichs (z.B. weniger als etwa 0,5 Torr oder mehr als etwa 20 Torr) zu einer Unfähigkeit führen kann, das Abscheidungsverfahren genau zu steuern, wodurch die Ausbeute negativ beeinflusst wird.
  • Ferner kann das ALD-Verfahren für die Barriereschicht 109 umfassen, eine oder mehrere Vorstufen in die Abscheidungskammer strömen zu lassen, und die Vorstufen, die während des ALD-Verfahrens verwendet werden, können frei von Fluor sein. Wenn beispielsweise die Barriereschicht 109 eine Wolframschicht ist, können die Vorstufen, die in dem ALD-Verfahren verwendet werden, eine Kombination von WxCly and H2 umfassen, wobei x und y ganze Zahlen sind und 0 < x < 1 and 0 < y < 1. Da bei dem ALD-Verfahren keine Fluor enthaltenden Vorstufen verwendet werden, kann die Barriereschicht 109 frei von Fluor sein und verhindert eine Diffusion von Fluor aus anschließend gebildeten Schichten in die darunter liegende Haftschicht 107 und das leitfähige Material 105 (oder verringert diese zumindest). Die Barriereschicht 109 kann zu einer Dicke T1 in einem Bereich von 15 Å bis 90 Å abgeschieden werden. Es war zu beobachten, dass eine Dicke T1 von weniger als 15 Ä die Diffusion von Fluor nicht ausreichend verhindern kann, wodurch die Stabilität und die Steuerung der Schwellenspannung in dem fertiggestellten Transistor negativ beeinflusst werden. Es war außerdem zu beobachten, dass bei einer Dicke T1 von mehr als 90 Å die Herstellungskosten und/oder die Herstellungszeit inakzeptabel hoch sein können, da ALD-Verfahren teurer und zeitaufwändiger sind als andere Abscheidungsverfahren (z.B. CVD).
  • In 21A, 21B, 21C, 21D und 21E werden die restlichen Abschnitte der Gate-Elektroden 102 abgeschieden und ein Füllmetall 117 wird gebildet, um die restlichen Abschnitte der zweiten Aussparungen 98 zu füllen. 21C zeigt eine detaillierte Ansicht des Bereichs 119 der 21B. 21D zeigt eine Draufsicht entlang der Linie X-X' der 21B (z.B. in den Zonen 501) und 21E zeigt eine Draufsicht entlang der Linie Y-Y' der 21B (z.B. durch die ersten Nanostrukturen 52). Die resultierenden Gate-Elektroden 102 werden für Ersatz-Gates gebildet und können das leitfähige Material 105, die Haftschicht 107, die Barriereschicht 109, die erste Füllmetallschicht 117 und die zweite Füllmetallschicht 119 aufweisen.
  • Das Füllmetall 117 kann Kobalt, Ruthenium, Aluminium, Wolfram oder Ähnliches umfassen. In einigen Ausführungsformen wird das Füllmetall 117 durch zwei verschiedene Abscheidungsverfahren abgeschieden. Beispielsweise wird ein erster Abschnitt 117A der Füllmetallschicht 117 über der Barriereschicht 109 durch ein ALD-Verfahren abgeschieden und dann kann ein zweiter Abschnitt 117B der Füllmetallschicht 117 durch ein CVD-Verfahren über dem ersten Abschnitt 117A abgeschieden werden. Es war zu beobachten, dass das ALD-Verfahren eine besser gesteuerte Abscheidung in Bereichen um die Nanostrukturen 52 ermöglichen kann, während das CVD-Verfahren für eine schnellere Abscheidungsgeschwindigkeit für eine verbesserte Ausbeute sorgt. In anderen Ausführungsformen kann das Füllmetall 117 durch ein einziges Abscheidungsverfahren (z.B. CVD) abgeschieden werden und der erste Abschnitt 117A, der durch das ALD-Verfahren abgeschieden wird, kann weggelassen werden. Entsprechend ist der erste Abschnitt 117A mit gestrichelten Linien dargestellt, um anzuzeigen, dass er optional ist.
  • Das Abscheiden des Füllmetalls 117 kann Verwenden einer Fluor enthaltenden Vorstufe in dem ALD- und/oder dem CVD-Verfahren umfassen und eine Materialzusammensetzung des Füllmetalls 117 kann überall in dem Füllmetall 117 einheitlich sein, ungeachtet dessen, ob eine einzige oder mehrere Abscheidungen durchgeführt werden. Beispielsweise kann in Ausführungsformen, bei denen das Füllmetall 117 Wolfram umfasst, WF6 als eine Vorstufe in dem ALD- und/oder dem CVD-Verfahren verwendet werden. Da eine Fluor enthaltende Vorstufe verwendet wird, um das Füllmetall 117 abzuscheiden, kann das Füllmetall 117 ebenfalls Fluor enthalten. In verschiedenen Ausführungsformen kann eine Fluorzusammensetzung des Füllmetalls 117 höher sein als eine Fluorzusammensetzung der Barriereschicht 109. Beispielsweise kann die Barriereschicht 109 im Wesentlichen frei von Fluor sein und eine Fluorkonzentration des Füllmetalls 117 kann in einem Bereich von 3,5 % bis 25 % liegen. Somit kann das Füllmetall 117 durch eine Fluorzusammensetzungsanalyse von der Barriere 109 unterschieden werden, z.B. durch XPS-Tiefenprofilanalyse.
  • Obwohl das Füllmetall 117 Fluor enthält, kann die Barriereschicht 109 eine Fluordiffusion in die darunter liegende Haftschicht 109 und das leitfähige Material 105 verhindern (oder zumindest verringern) und eine ungleichmäßige Verteilung von Fluor in den verschiedenen Zonen (z.B. innerhalb der Zonen 50Iim Vergleich zu außerhalb der Zonen 501) des leitfähigen Materials 105 kann vermieden werden. Als ein Ergebnis kann durch das Einbeziehen der Barriereschicht 109 die Steuerung und die Stabilität der Schwellenspannung in dem resultierenden Transistor verbessert werden.
  • In der p-Zone 50P, können die Gate-Dielektrika 100, das leitfähige Material 105 auf oberen Flächen, Seitenwänden und unteren Flächen der ersten Nanostrukturen 52 gebildet werden. Die Gate-Dielektrika 100, die Gate-Dielektrika 100, das leitfähige Material 105, die Haftschicht 107, die Barriereschicht 109 und das Füllmetall 117 können ebenfalls auf oberen Flächen und Seitenwänden der ersten Nanostrukturen 52 gebildet werden, ebenso wie auf den oberen Flächen des ersten ILD 96, der CESL 94, den ersten Abstandhaltern 81 und den STI-Zonen 58. Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsverfahren, wie z.B. CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 100, des leitfähigen Materials 105, der Haftschicht 107, der Barriereschicht 109 und des Füllmetalls 117 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 96 befinden. Die zurückbleibenden Abschnitte des Materials der Gate-Elektroden 102 und der Gate-Dielektrika 100 bilden somit Ersatz-Gate-Strukturen der resultierenden Nano-FETs. Die Gate-Elektroden 102 und die Gate-Dielektrika 100 können zusammenfassend als „Gate-Strukturen“ bezeichnet werden.
  • 22A und 22B veranschaulichen einen Gate-Stapel in der n-Zone 50N. Das Bilden des Gate-Stapels in der n-Zone 50N kann zunächst Entfernen der ersten Nanostrukturen 52 in der n-Zone 50N umfassen. Die ersten Nanostrukturen 52 können durch Bilden einer Maske (nicht dargestellt) in der p-Zone 50P und Durchführen eines isotropen Ätzverfahrens entfernt werden, wie z.B. Nassätzen oder Ähnliches unter Verwendung von Ätzmitteln, welche für die Materialien der ersten Nanostrukturen 52 selektiv sind, während die zweiten Nanostrukturen 54, das Substrat 50 und die STI-Zonen 68 relativ ungeätzt bleiben, verglichen mit den ersten Nanostrukturen 52. In Ausführungsformen, bei denen die ersten Nanostrukturen 52A-52C z.B. SiGe enthalten und die zweiten Nanostrukturen 54A-54C z.B. Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder Ähnliches verwendet werden, um die ersten Nanostrukturen 52 in der n-Zone 50N zu entfernen.
  • Anschließend wird über den zweiten Nanostrukturen 54 in der n-Zone 50N und um diese herum der Gate-Stapel gebildet. Der Gate-Stapel weist die Gate-Dielektrika 100 und Gate-Elektroden 127 auf. In einigen Ausführungsformen können die Gate-Dielektrika 100 in der n-Zone 50N und der p-Zone 50P gleichzeitig gebildet werden. Ferner können zumindest Abschnitte der Gate-Elektroden 127 entweder vor oder nach dem Bilden der Gate-Elektroden 102 gebildet werden (siehe 20A und 20B) und zumindest Abschnitte der Gate-Elektroden 127 können gebildet werden, während die p-Zone 50P maskiert ist. Somit können die Gate-Elektroden 127 andere Materialien aufweisen als die Gate-Elektroden 102. Beispielsweise können die Gate-Elektroden 127 eine leitfähige Schicht 121, eine Barriereschicht 123 und ein Füllmetall 125 aufweisen. Die leitfähige Schicht 121 kann durch CVD, ALD, PECVD, PVD oder Ähnliches abgeschieden werden. Die Barriereschicht 123 kann eine n-Austrittsarbeitsmetall-Schicht (WFM-Schicht) sein, welche ein n-Metall aufweist, wie z.B. Titanaluminium, Titanaluminiumcarbid, Tantalaluminium, Tantalcarbid oder Ähnliches, und die Barriereschicht 123 kann ferner als eine Haftschicht fungieren. Die Barriereschicht 123 kann durch CVD, ALD, PECVD, PVD oder Ähnliches abgeschieden werden. Das Füllmetall 125 umfasst Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Ähnliches, welches durch CVD, ALD, PECVD, PVD, Kombinationen davon oder Ähnliches abgeschieden werden kann. Das Füllmetall 125 kann dieselbe Materialzusammensetzung wie das Füllmaterial 117 aufweisen oder nicht und kann gleichzeitig damit abgeschieden werden. Obwohl nicht ausdrücklich dargestellt, kann zwischen der Barriereschicht 123 und dem Füllmetall 125 eine zusätzliche Barriereschicht (z.B. eine Ähnliche wie die oben beschriebene Barriereschicht 109) abgeschieden werden, um eine Fluordiffusion aus dem Füllmetall 125 in die darunter liegende Barriereschicht 123 und/oder die leitfähige Schicht 121 zu verhindern.
  • Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsverfahren, wie z.B. CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 100, und der Gate-Elektroden 127 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 96 befinden. Die zurückbleibenden Abschnitte des Materials der Gate-Elektroden 127 und der Gate-Dielektrika 100 bilden somit Ersatz-Gate-Strukturen der resultierenden Nano-FETs der n-Zone 50N. Die CMP-Verfahren zum Entfernen überschüssiger Materialien der Gate-Elektroden 102 in der p-Zone 50P und zum Entfernen überschüssiger Materialien der Gate-Elektroden 127 in der n-Zone 50N können gleichzeitig oder separat durchgeführt werden.
  • In 23A-23C wird die Gate-Struktur (welche die Gate-Dielektrika 100, die Gate-Elektroden 102 und die Gate-Elektroden 127 aufweist) so ausgespart, dass eine Aussparung direkt über der Gate-Struktur und zwischen gegenüberliegenden Abschnitten der ersten Abstandhalter 81 gebildet wird. In die Aussparung wird eine Gate-Maske 104 gefüllt, welche eine oder mehrere Schichten eines Dielektrikumsmaterials aufweist, wie z.B. Siliziumnitrid, Siliziumoxynitrid oder Ähnliches, gefolgt von einem Planarisierungsverfahren zum Entfernen überschüssiger Abschnitte des Dielektrikumsmaterials, die sich über das erste ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie z.B. die nachstehend in Bezug auf 24A und 24B beschriebenen Gate-Kontakte 114) durchdringen die Gate-Maske 104, so dass sie mit der oberen Fläche der ausgesparten Gate-Elektroden 102 in Kontakt stehen.
  • Wie ferner durch 23A-23C veranschaulicht, wird über dem ersten ILD 96 und über der Gate-Maske 104 ein zweites ILD 106 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem Dielektrikumsmaterial wie PSG, BSG, BPSG, USG oder Ähnlichem gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder Ähnliches abgeschieden werden.
  • In 24A-24C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um dritte Aussparungen 108 zu bilden, welche Flächen der epitaxialen Source/Drain-Zonen 92 und/oder der Gate-Struktur frei legen. Die dritten Aussparungen 108 können durch Ätzen über ein anisotropes Ätzverfahren wie RIE, NBE oder Ähnliches gebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 108 über ein erstes Ätzverfahren durch das zweite ILD 106 und das erste ILD 96 hindurch geätzt werden; über ein zweites Ätzverfahren durch die Gate-Masken 104 hindurch geätzt werden und dann über ein drittes Ätzverfahren durch die CESL 94 hindurch geätzt werden. Über dem zweiten ILD 106 kann eine Maske, z.B. ein Photoresist, gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 für das erste Ätzverfahren und das zweite Ätzverfahren zu maskieren. In einigen Ausführungsformen kann in dem Ätzverfahren überätzt werden, und deswegen erstrecken sich die dritten Aussparungen 108 in die epitaxialen Source/Drain-Zonen 92 und/oder die Gate-Struktur und eine Unterseite der dritten Aussparungen 108 kann sich auf gleicher Höhe wie die epitaxialen Source/Drain-Zonen 92 und/oder die Gate-Struktur (z.B. gleich hoch oder mit demselben Abstand von dem Substrat) oder niedriger als diese (z.B. näher an dem Substrat) befinden. Obwohl in 24B die dritten Aussparungen 108 so dargestellt sind, dass sie die epitaxialen Source/Drain-Zonen 92 und die Gate-Struktur in demselben Querschnitt freilegen, können die epitaxialen Source/Drain-Zonen 92 und die Gate-Struktur in verschiedenen Ausführungsformen in unterschiedlichen Querschnitten freigelegt werden, wodurch das Risiko von Kurzschlüssen für anschließend gebildete Kontakte verringert wird.
  • Nachdem die dritten Aussparungen 108 gebildet sind, werden über den epitaxialen Source/Drain-Zonen 92 Silizid-Zonen 110 gebildet. In einigen Ausführungsformen werden die Silizid-Zonen 110 gebildet, indem zunächst ein Metall (nicht dargestellt), das in der Lage ist, mit den Halbleitermaterialien der darunter liegenden epitaxialen Source/Drain-Zonen 92 (z.B. Silizium, Siliziumgermanium, Germanium) zu reagieren, um Silizid- oder Germanid-Zonen zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram oder andere Edelmetalle, andere hitzebeständige Metalle, Seltenerdmetalle oder deren Legierungen, über den frei liegenden Abschnitten der epitaxialen Source/Drain-Zonen 92 abgeschieden wird und anschließend ein thermisches Temperverfahren durchgeführt wird, um die Silizid-Zonen 110 zu bilden. Danach werden die nicht umgesetzten Abschnitte des abgeschiedenen Metalls entfernt, z.B. durch ein Ätzverfahren. Obwohl die Silizid-Zonen 110 als Silizid-Zonen bezeichnet werden, können die Silizid-Zonen 110 auch Germanid-Zonen oder Siliziumgermanid-Zonen (z.B. Zonen, die Silizid und Germanid enthalten) sein. In einer Ausführungsform enthält die Silizid-Zone 110 TiSi und weist eine Dicke in einem Bereich von etwa 2 nm bis etwa 10 nm auf.
  • Als Nächstes werden in 25A-C in den dritten Aussparungen 108 Kontakte 112 und 114 gebildet (diese können auch als Kontaktstecker bezeichnet werden). Die Kontakte 112 und 114 können jeweils eine oder mehrere Schichten aufweisen, wie z.B. Barriereschichten, Diffusionsschichten und Füllmaterialien. Beispielsweise können die Kontakte 112 und 114 in einigen Ausführungsformen jeweils eine Barriereschicht und ein leitfähiges Material aufweisen und sind elektrisch mit dem darunter liegenden leitfähigen Merkmal (z.B. in der veranschaulichten Ausführungsform mit den Gate-Elektroden 102, den Gate-Elektroden 127 und/oder der Silizid-Zone 110) verbunden. Die Kontakte 114 sind elektrisch mit den Gate-Elektroden 102 und 127 verbunden und können als Gate-Kontakte bezeichnet werden und die Kontakte 112 sind elektrisch mit den Silizid-Zonen 110 verbunden und können als Source/Drain-Kontakte bezeichnet werden. Die Barriereschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches enthalten. Bei der leitfähigen Materialschicht kann es sich um Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder Ähnliches handeln. Ein Planarisierungsverfahren, wie z.B. CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche des zweiten ILD 106 zu entfernen.
  • 26A bis 26C zeigen Querschnittsansichten einer Vorrichtung gemäß einigen alternativen Ausführungsformen. 26A zeigt den in 1 dargestellten Referenz-Querschnitt A-A'. 26B zeigt den in 1 dargestellten Referenz-Querschnitt B-B'. 26C zeigt den in 1 dargestellten Referenz-Querschnitt C-C'. In 26A-C kennzeichnen gleiche Bezugszahlen gleiche Elemente, die durch gleiche Verfahren gebildet werden wie die Struktur der 25A-C. In 26A-C enthalten jedoch Kanalzonen in der n-Zone 50N und der p-Zone 50P dasselbe Material auf. Beispielsweise stellen die zweiten Nanostrukturen 54, welche Silizium enthalten, Kanalzonen für p-NSFETs in der p-Zone 50P und für n-NSFETs in der n-Zone 50N bereit. Die Struktur der 26A-C kann beispielsweise durch gleichzeitiges Entfernen der ersten Nanostrukturen 52 von der p-Zone 50P und der n-Zone 50N; Abscheiden der Gate-Dielektrika 100 und der Gate-Elektroden 102 um die zweiten Nanostrukturen 54 in der p-Zone 50P herum und Abscheiden der Gate-Dielektrika 100 und der Gate-Elektroden 104 um die ersten Nanostrukturen 54 in der n-Zone 50N herum gebildet werden.
  • 27A bis 27C zeigen Querschnittsansichten einer Vorrichtung gemäß einigen alternativen Ausführungsformen. 27A zeigt den in 1 dargestellten Referenz-Querschnitt A-A'. 27B zeigt den in 1 dargestellten Referenz-Querschnitt B-B'. 27C zeigt den in 1 dargestellten Referenz-Querschnitt C-C'. In 27A-C kennzeichnen gleiche Bezugszahlen gleiche Elemente, die durch gleiche Verfahren gebildet werden wie die Struktur der 25A-C. In 27A-C wird jedoch das Füllmetall 117 weggelassen und das Material der Barriereschicht 109 wird so abgeschieden, dass es die zweiten Aussparungen 98 füllt und das Füllmaterial der Gate-Elektroden bereitstellt. Als ein Ergebnis werden die Gate-Elektroden so gebildet, dass sie im Wesentlichen frei von jeglichem Fluor sind. Beispielsweise kann als ein Füllmetall über der Haftschicht 107 fluorfreies Wolfram verwendet werden.
  • In verschiedenen Ausführungsformen werden Transistor-Gate-Stapel bereitgestellt, wobei ein leitfähiges Material (z.B. Wolfram) als ein Füllmetall abgeschieden wird. Verschiedene Ausführungsformen können ferner eine Barriereschicht zwischen dem Füllmetall und den darunter liegenden Austrittsarbeitsmetall-Schichten (WFM-Schichten) umfassen, um eine Fluordiffusion während der Abscheidung und/oder des Füllmetalls in die darunter liegenden WFM-Schichten zu verhindern. Beispielsweise kann die Barriereschicht eine Wolframschicht umfassen, welche mit fluorfreien Vorstufen abgeschieden wird. Durch Verhindern der Fluordiffusion in die darunter liegenden Schichten können Vorteile erhalten werden. Beispielsweise kann durch das Verhindern der Fluordiffusion in die darunter liegenden Schichten eine ungleichmäßige Fluorverteilung in den WFM-Schichten in verschiedenen Bereichen des Gate-Stapels vermieden werden, was zu einer verbesserten Stabilität und Steuerung der Schwellenspannung (Vt) führt. Die Vt-Stabilität und -Steuerung kann speziell in Nano-FETs verbessert werden, welche für eine ungleichmäßige Fluordiffusion in Zonen der WFM-Schichten zwischen Nanoblättern empfindlich sind, verglichen mit anderen Zonen der WFM-Schichten.
  • In einigen Ausführungsformen weist eine Vorrichtung eine erste Nanostruktur; eine zweite Nanostruktur über der ersten Nanostruktur; ein High-k-Gate-Dielektrikum um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das High-k-Gate-Dielektrikum einen ersten Abschnitt auf einer oberen Fläche der ersten Nanostruktur und einen zweiten Abschnitt auf einer unteren Fläche der zweiten Nanostruktur aufweist; und eine Gate-Elektrode über dem High-k-Gate-Dielektrikum auf. Die Gate-Elektrode weist auf: ein erstes Austrittsarbeitsmetall um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das erste Austrittsarbeitsmetall eine Zone zwischen dem ersten Abschnitt des High-k-Gate-Dielektrikums und dem zweiten Abschnitt des High-k-Gate-Dielektrikums füllt; und eine Wolframschicht über dem ersten Austrittsarbeitsmetall, wobei die Wolframschicht frei von Fluor ist. Gegebenenfalls weist die Gate-Elektrode in einigen Ausführungsformen ferner ein Füllmaterial über der Wolframschicht auf, wobei das Füllmaterial eine höhere Fluorkonzentration als die Wolframschicht aufweist. Das Füllmaterial weist in einigen Ausführungsformen gegebenenfalls Wolfram auf. Eine Dicke der Wolframschicht liegt in einigen Ausführungsformen gegebenenfalls in einem Bereich von 15 Å bis 90 Ä. Das erste Austrittsarbeitsmetall ist in einigen Ausführungsformen gegebenenfalls frei von Fluor. Die Gate-Elektrode weist in einigen Ausführungsformen gegebenenfalls ferner eine Haftschicht zwischen der Wolframschicht und dem ersten Austrittsarbeitsmetall auf.
  • In einigen Ausführungsformen weist ein Transistor eine erste Nanostruktur über einem Halbleitersubstrat; eine zweite Nanostruktur über der ersten Nanostruktur; ein Gate-Dielektrikum, welches die erste Nanostruktur und die zweite Nanostruktur umgibt; und eine Gate-Elektrode über dem Gate-Dielektrikum auf. Die Gate-Elektrode weist auf: ein Austrittsarbeitsmetall um die erste Nanostruktur und die zweite Nanostruktur herum; eine Barriereschicht auf dem Austrittsarbeitsmetall und ein Füllmetall über der Barriereschicht, wobei das Füllmetall eine höhere Fluorkonzentration als die Barriereschicht aufweist. Gegebenenfalls weist der Transistor in einigen Ausführungsformen ferner eine Haftschicht zwischen der Barriereschicht und dem Füllmetall auf. Eine Dicke der Barriereschicht liegt in einigen Ausführungsformen gegebenenfalls in einem Bereich von 15 Å bis 90 Å. Die Barriereschicht ist in einigen Ausführungsformen gegebenenfalls frei von Fluor. Das Austrittsarbeitsmetall ist in einigen Ausführungsformen gegebenenfalls frei von Fluor. Die Barriereschicht und das Füllmetall enthalten in einigen Ausführungsformen gegebenenfalls jeweils Wolfram. Gegebenenfalls weist der Transistor in einigen Ausführungsformen ferner eine Grenzflächenschicht unter dem Gate-Dielektrikum auf, wobei die Grenzflächenschicht die erste Nanostruktur und die zweite Nanostruktur umgibt, und das Gate-Dielektrikum weist ein High-k-Material auf.
  • In einigen Ausführungsformen umfasst ein Verfahren Abscheiden eines Gate-Dielektrikums um eine erste Nanostruktur und eine zweite Nanostruktur herum, wobei die erste Nanostruktur über der zweiten Nanostruktur angeordnet ist; Abscheiden eines Austrittsarbeitsmetalls über dem Gate-Dielektrikum; Abscheiden einer Barriereschicht über dem Austrittsarbeitsmetall, wobei das Abscheiden der Barriereschicht ein erstes Atomschichtabscheidungs-Verfahren (ALD-Verfahren) umfasst und wobei bei dem ersten ALD-Verfahren keine Fluor enthaltenden Vorstufen verwendet werden; und Abscheiden eines Füllmetalls über der Barriereschicht, wobei das Abscheiden des Füllmetalls Verwenden einer Fluor enthaltenden Vorstufe umfasst. Gegebenenfalls umfasst das erste ALD-Verfahren in einigen Ausführungsformen Verwenden einer Kombination von WxCly and H2 als Vorstufen. Das Abscheiden des Füllmetalls umfasst in einigen Ausführungsformen gegebenenfalls ein Verfahren der chemischen Abscheidung aus der Gasphase (CVD), wobei die Fluor enthaltende Vorstufe WF6 ist. Das Abscheiden des Füllmetalls umfasst in einigen Ausführungsformen gegebenenfalls ferner ein zweites ALD-Verfahren, welches vor dem CVD-Verfahren durchgeführt wird. Das ALD-Verfahren umfasst in einigen Ausführungsformen gegebenenfalls Verwenden von WF6 als eine Vorstufe. Das Verfahren umfasst in einigen Ausführungsformen gegebenenfalls ferner Abscheiden einer Haftschicht zwischen dem Austrittsarbeitsmetall und der Barriereschicht. Die Barriereschicht und das Füllmetall weisen in einigen Ausführungsformen gegebenenfalls jeweils Wolfram auf.
  • Im Vorstehenden werden Merkmale verschiedener Ausführungsformen so umrissen, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/061361 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: eine erste Nanostruktur; eine zweite Nanostruktur über der ersten Nanostruktur; ein High-k-Gate-Dielektrikum um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das High-k-Gate-Dielektrikum einen ersten Abschnitt auf einer oberen Fläche der ersten Nanostruktur und einen zweiten Abschnitt auf einer unteren Fläche der zweiten Nanostruktur aufweist; und eine Gate-Elektrode über dem High-k-Gate-Dielektrikum, wobei die Gate-Elektrode aufweist: ein erstes Austrittsarbeitsmetall um die erste Nanostruktur und die zweite Nanostruktur herum, wobei das erste Austrittsarbeitsmetall eine Zone zwischen dem ersten Abschnitt des High-k-Gate-Dielektrikums und dem zweiten Abschnitt des High-k-Gate-Dielektrikums füllt; und eine Wolframschicht über dem ersten Austrittsarbeitsmetall, wobei die Wolframschicht frei von Fluor ist.
  2. Vorrichtung nach Anspruch 1, wobei die Gate-Elektrode ferner ein Füllmaterial über der Wolframschicht aufweist, wobei das Füllmaterial eine höhere Fluorkonzentration als die Wolframschicht aufweist.
  3. Vorrichtung nach Anspruch 2, wobei das Füllmaterial Wolfram aufweist.
  4. Vorrichtung nach Anspruch 1, wobei eine Dicke der Wolframschicht in einem Bereich von 15 Å bis 90 Å liegt.
  5. Vorrichtung nach Anspruch 1, wobei das erste Austrittsarbeitsmetall frei von Fluor ist.
  6. Vorrichtung nach Anspruch 1, wobei die Gate-Elektrode ferner eine Haftschicht zwischen der Wolframschicht und dem ersten Austrittsarbeitsmetall aufweist.
  7. Transistor, aufweisend: eine erste Nanostruktur über einem Halbleitersubstrat; eine zweite Nanostruktur über der ersten Nanostruktur; ein Gate-Dielektrikum, welches die erste Nanostruktur und die zweite Nanostruktur umgibt; und eine Gate-Elektrode über dem Gate-Dielektrikum, wobei die Gate-Elektrode aufweist: ein Austrittsarbeitsmetall um die erste Nanostruktur und die zweite Nanostruktur herum; eine Barriereschicht auf dem Austrittsarbeitsmetall; und ein Füllmetall über der Barriereschicht, wobei das Füllmetall eine höhere Fluorkonzentration als die Barriereschicht aufweist.
  8. Transistor nach Anspruch 7, ferner aufweisend eine Haftschicht zwischen der Barriereschicht und dem Füllmetall.
  9. Transistor nach Anspruch 7, wobei eine Dicke der Barriereschicht in einem Bereich von 15 Å bis 90 Å liegt.
  10. Transistor nach Anspruch 7, wobei die Barriereschicht frei von Fluor ist.
  11. Transistor nach Anspruch 7, wobei das Austrittsarbeitsmetall frei von Fluor ist.
  12. Transistor nach Anspruch 7, wobei die Barriereschicht und das Füllmetall jeweils Wolfram aufweisen.
  13. Transistor nach Anspruch 7, ferner aufweisend eine Grenzflächenschicht unter dem Gate-Dielektrikum, wobei die Grenzflächenschicht die erste Nanostruktur und die zweite Nanostruktur umgibt, und das Gate-Dielektrikum weist ein High-k-Material auf.
  14. Verfahren, umfassend: Abscheiden eines Gate-Dielektrikums um eine erste Nanostruktur und eine zweite Nanostruktur herum, wobei die erste Nanostruktur über der zweiten Nanostruktur angeordnet ist; Abscheiden eines Austrittsarbeitsmetalls über dem Gate-Dielektrikum; Abscheiden einer Barriereschicht über dem Austrittsarbeitsmetall, wobei das Abscheiden der Barriereschicht ein erstes Atomschichtabscheidungs-Verfahren (ALD-Verfahren) umfasst und wobei bei dem ersten ALD-Verfahren keine Fluor enthaltenden Vorstufen verwendet werden; und Abscheiden eines Füllmetalls über der Barriereschicht, wobei das Abscheiden des Füllmetalls Verwenden einer Fluor enthaltenden Vorstufe umfasst.
  15. Verfahren nach Anspruch 14, wobei das erste ALD-Verfahren Verwenden einer Kombination von WxCly and H2 als Vorstufen umfasst.
  16. Verfahren nach Anspruch 14, wobei das Abscheiden des Füllmetalls ein Verfahren der chemischen Abscheidung aus der Gasphase (CVD) umfasst und wobei die Fluor enthaltende Vorstufe WF6 ist.
  17. Verfahren nach Anspruch 16, wobei das Abscheiden des Füllmetalls ferner ein zweites ALD-Verfahren umfasst, welches vor dem CVD-Verfahren durchgeführt wird.
  18. Verfahren nach Anspruch 17, wobei das ALD-Verfahren Verwenden von WF6 als eine Vorstufe umfasst.
  19. Verfahren nach Anspruch 14, ferner umfassend Abscheiden einer Haftschicht zwischen dem Austrittsarbeitsmetall und der Barriereschicht.
  20. Verfahren nach Anspruch 14, wobei die Barriereschicht und das Füllmetall jeweils Wolfram aufweisen.
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