DE102021109107A1 - Gatestrukturen und verfahren zu deren ausbildung - Google Patents

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Cheng-Han Lee
Shih-Chieh Chang
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Abstract

Eine Vorrichtung weist auf: ein erstes Gategebiet, das eine erste Gatelänge aufweist; einen ersten Spacer auf einer Seitenwand des ersten Gategebiets; eine Halbleiterschicht über dem ersten Gategebiet; ein zweites Gategebiet über der Halbleiterschicht, wobei das zweite Gategebiet eine zweite Gatelänge aufweist, die der ersten Gatelänge gleich ist; und einen zweiten Spacer auf einer Seitenwand des zweiten Gategebiets, wobei der zweite Spacer breiter ist als der erste Spacer.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/112,758 , die am 12. November 2020 eingereicht wurde und die hier durch Rückbezug aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel hergestellt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Mit der Reduzierung der kleinsten Merkmalgrößen treten jedoch zusätzliche Probleme zutage, die angegangen werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2A, 2B, 2C, 2D, 2E, 3, 4, 5, 6A, 6B, 7A, 7B 8A, 8B, 9A, 9B, 10A, 10B, 10C, 10D, 11A, 11B, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 17E, 17F, 17G, 17H, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B und 20C sind Querschnittsansichten von Zwischenstufen beim Herstellen von Transistoren gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit, und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Verschiedene hier beschriebene Ausführungsformen stellen Nano-FETs (z.B. Nanodraht-FETs, Nanofolien-FETs, Gate-All-Around (GAA) oder dergleichen) bereit. Jeder der Nano-FETs kann Gategebiete um einen Stapel von Kanalgebieten aufweisen, die eine vergleichsweise gleichmäßige Gatelänge aufweisen. Die Gategebiete der gleichmäßigen Länge können erreicht werden, indem zum Beispiel Opfer-Nanofolien, die zwischen den Halbleiter-Nanofolien, die anschließend die Kanalgebiete im fertigen Transistor bereitstellen werden, angeordnet sind, ersetzt werden. Die Opfer-Nanofolien können mit verschiedenen Germaniumkonzentrationen abgeschieden werden, so dass jede der Opfer-Nanofolien einen anderen Betrag geätzt werden kann, um nicht gleichmäßige anisotrope Ätzprozesse, die zum Strukturieren der Opfer-Nanofolien verwendet werden, auszugleichen. Folglich können die Profile der Opfer-Nanofolien (und der resultierenden Gategebiete) präziser gesteuert werden, um eine verbesserte Gleichmäßigkeit bereitzustellen. Außerdem können Defekte, wie z.B. Siliziumgermanium-Rückstände nach dem Entfernen der Opfer-Nanofolien, vermieden werden, indem die Opfer-Nanofolien mit einem Gruppe-III-Element (z.B. Bor oder dergleichen) dotiert werden.
  • 1 zeigt ein Beispiel für Nano-FETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die Nano-FETs weisen Nano-Strukturen 55 (z.B. Nanofolien, Nanodraht, oder dergleichen) über Finnen 66 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalgebiete für die Nano-FETs wirken. Die Nanostrukturen 55 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Isolationsgebiete 68 werden zwischen benachbarten Finnen 66 angeordnet, die über benachbarten Isolationsgebieten 68 und aus dem Raum zwischen ihnen hervorstehen können. Obwohl die Isolationsgebiete 68 derart beschrieben/dargestellt sind, dass sie vom Substrat 50 separat sind, kann, wie hier verwendet, der Begriff „Substrat“ ausschließlich auf das Halbleitersubstrat oder auf eine Kombination des Halbleitersubstrats und der Isolationsgebieten verweisen. Obwohl ein unterer Abschnitt der Finnen 66 derart dargestellt ist, dass er einzelne, mit dem Substrat 50 durchgehende Materialien ist, können außerdem der untere Abschnitt der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Kontext beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolationsgebieten 68 erstreckt.
  • Gatedielektrikumsschichten 96 befinden sich über oberen Flächen der Finnen 66 und entlang von oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 55. Gateelektroden 98 liegen über den Gatedielektrikumsschichten 96. Epitaktische Source-/Draingebiete 90 sind auf den Finnen 55 auf gegenüberliegenden Seiten der Gatedielektrikumsschichten 96 und der Gateelektroden 98 angeordnet.
  • 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gateelektrode 98 und zum Beispiel in einer Richtung, die zur Richtung eines Stromflusses zwischen den epitaktischen Source-/Draingebieten 90 eines Nano-FET senkrecht ist. Der Querschnitt B-B' ist senkrecht zum Querschnitt A-A` und verläuft parallel zu einer Längsachse einer Finne 66 des Nano-FET und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaktischen Source-/Draingebieten 90 des Nano-FET. Der Querschnitt C-C' ist zum Querschnitt A-A` parallel und erstreckt sich durch epitaktische Source-/Draingebiete der Nano-FETs. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • Einige hier besprochene Ausführungsformen werden im Kontext von Nano-FETs diskutiert, die unter Verwendung eines Gate-Zuletzt-Prozesses ausgebildet werden. In anderen Ausführungsformen kann ein Gate-Zuerst-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie z.B. planaren FETs, oder in Fin-Feldeffekttransistoren (FinFETs) verwendet werden.
  • 2A bis 20C sind Querschnittsansichten von Zwischenstufen beim Herstellen von Nano-FETs gemäß einigen Ausführungsformen. 2A bis 5, 6A, 13A, 14A, 15A, 16A, 17A, 18A, 19A und 20A zeigen den in 1 dargestellten Referenzquerschnitts A-A'. 6B, 7B, 8B, 9B, 10B, 10C, 10D 11B, 12B, 13B, 14B, 15B, 16B, 17B, 17C, 17D, 17E, 17F, 17G, 17H, 18B, 19B und 20B zeigen den in 1 dargestellten Referenzquerschnitts B-B'. 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13C, 18C, 19C und 20C zeigen den in 1 gezeigten Referenzquerschnitt C-C`.
  • In 2A und 2B wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen, sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 aufweisen: Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der Siliziumgermanium, Gallium-Arsenidphosphid, Aluminium-Indium-Arsenid, Aluminium-Gallium-Arsenid, Gallium-Indium-Arsenid, Gallium-Indium-Phosphid, und/oder Gallium-Indium-Arsenid-Phosphid aufweist, oder Kombinationen davon.
  • Das Substrat 50 weist ein n-Gebiet 50N und ein p-Gebiet 50P auf. Das n-Gebiet 50N kann zum Ausbilden von n-Vorrichtungen, wie z.B. NMOS-Transistoren, z.B. n-Nano-FETs, vorgesehen sein, und das p-Gebiet 50P kann zum Ausbilden von p-Vorrichtungen, wie z.B. PMOS-Transistoren, z.B. p-Nano-FETs, vorgesehen sein. Das n-Gebiet 50N kann vom p-Gebiet 50P physisch getrennt sein (wie durch eine Trennung 20 dargestellt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem n-Gebiet 50N und dem p-Gebiet 50P angeordnet werden. Obwohl ein n-Gebiet 50N und ein p-Gebiet 50P dargestellt sind, kann eine beliebige Anzahl von n-Gebieten 50N und p-Gebieten 50P bereitgestellt werden.
  • Außerdem wird in 2A und 2B ein mehrschichtiger Stapel 64 über dem Substrat 50 ausgebildet. Der mehrschichtige Stapel 64 weist abwechselnde Schichten von ersten Halbleiterschichten 51A bis C (die gemeinsam als erste Halbleiterschichten 51 bezeichnet werden) und zweiten Halbleiterschichten 53A bis C (die gemeinsam als zweite Halbleiterschichten 53 bezeichnet werden) auf. Zu Darstellungszwecken, und wie nachstehend ausführlicher besprochen, werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalgebiete von Nano-FETs in den p-Gebieten 50P und den n-Gebieten 50N auszubilden. Nichtsdestotrotz können in einigen Ausführungsformen die ersten Halbleiterschichten 51 entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von Nano-FETs im n-Gebiet 50N auszubilden, und die zweiten Halbleiterschichten 53 können entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs im p-Gebiet 50P auszubilden. In anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs im n-Gebiet 50N auszubilden, und die ersten Halbleiterschichten 51 können entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von Nano-FETs in den p-Gebieten 50P auszubilden. In noch anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs sowohl im n-Gebiet 50P als auch im p-Gebiet 50P auszubilden.
  • In 2A und 2B ist der mehrschichtige Stapel 64 lediglich zu Veranschaulichungszwecken derart dargestellt, dass er drei Schichten von jeder von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 52 aufweist. In einigen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53 aufweisen, wie z.B. vier Schichten von jeder von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53, wie in 2B dargestellt. Jede der Schichten des mehrschichtigen Stapels 64 kann unter Verwendung eines Prozesses, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Atomlagenabscheidung (ALD), einer Gasphasenepitaxie (VPE), einer Molekularstrahlepitaxie (MBE) oder dergleichen, epitaktisch aufgewachsen werden. In einigen Ausführungsformen kann das Abscheiden des mehrschichten Stapels 54 in einer einzelnen Kammer durchgeführt werden, ohne das Vakuum zu unterbrechen. Außerdem kann das Abscheiden des mehrschichtigen Stapels 64 ein isothermer oder gemischter Prozess sein. Eine Prozesstemperatur während des Abscheidens jeder von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53 kann in einem Bereich von ungefähr 550 °C bis ungefähr 700 °C liegen, und ein Druck während des Abscheidens der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 kann in einem Bereich von 1 Torr bis 50 Torr liegen. Eine relative Dicke jeder von den ersten Halbleiterschichten 51 und/oder den zweiten Halbleiterschichten 53 kann in einigen Ausführungsformen gleich sein.
  • In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial, wie z.B. Siliziumgermanium oder dergleichen, ausgebildet werden, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbeleitermaterial, wie z.B. Silizium, Siliziumkohlenstoff oder dergleichen, ausgebildet werden. In solchen Ausführungsformen können Vorstufen, die während des Abscheidens der ersten Halbleiterschichten 51 geströmt werden, GeH4, H2, HCL, Kombinationen davon oder dergleichen aufweisen, und Vorstufen, die während des Abscheidens der zweiten Halbleiterschichten 53 geströmt werden, können SiH4, SiH2Cl2, HCL, H2, N2, Kombinationen davon oder dergleichen aufweisen. Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität in Bezug aufeinander aufweisen. Von daher können die ersten Halbleiterschichten 51 aus dem ersten Halbleitermaterial entfernt werden, ohne dass die zweiten Halbleiterschichten 53 aus dem zweiten Halbleitermaterial wesentlich entfernt werden, wodurch ermöglicht wird, dass die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalgebiete von NSFETs auszubilden.
  • In einigen Ausführungsformen wird eine Germaniumkonzentration in jeder der ersten Halbleiterschichten 51 variiert, um eine Ätzempfindlichkeit jeder der ersten Halbleiterschichten 51 zu variieren. Die Germaniumkonzentration in den ersten Halbleiterschichten 51 kann in einer Richtung zum Substrat 50 hin ansteigen. Folglich können untere der ersten Halbleiterschichten während anschließender Ätzprozesse (z.B. wie in 19A und 10B beschrieben) leichter geätzt werden, was eine nicht gleichmäßige Ätzcharakteristik der Ätzprozesse ausgleicht. Zum Beispiel kann in 2A und 2B die Halbleiterschicht 51A eine größere Germaniumkonzentration aufweisen als die Halbleiterschicht 51B, und die Halbleiterschicht 51B kann eine größere Germaniumkonzentration aufweisen als die Halbleiterschicht 51C. In 2B kann die Halbleiterschicht 51C außerdem eine größere Germaniumkonzentration aufweisen als die Halbleiterschicht 51D. In einigen Ausführungsformen kann eine Germaniumkonzentration der Halbleiterschicht 51A in einem Bereich von 25 % bis 45 % liegen; eine Germaniumkonzentration der Halbleiterschicht 51B kann in einem Bereich von 20 % bis 40 % liegen; eine Germaniumkonzentration der Halbleiterschicht 51C kann in einem Bereich von 15 % bis 35 % liegen; und eine Germaniumkonzentration der Halbleiterschicht 51D kann in einem Bereich von 10 % bis 30 % liegen. Es wurde beobachtet, dass vergleichsweise gleichmäßige Gatestrukturen in anschließenden Prozessen ausgebildet werden können, wenn die Germaniumkonzentration der ersten Halbleiterschichten 51 innerhalb der vorstehenden Bereiche liegt. Andere Germaniumkonzentrationen sind ebenfalls möglich.
  • In einigen Ausführungsformen kann ein In-situ-Dotierungsprozess an jeder von den ersten Halbleiterschichten 51 durchgeführt werden, um die ersten Halbleiterschichten 51 mit einem Gruppe-III-Element zu dotieren. Zum Beispiel kann jede der ersten Halbleiterschichten 51 mit Bor dotiert werden, indem eine borhaltige Vorstufe (z.B. B2H6 oder dergleichen) während des Abscheidens der ersten Halbleiterschichten 51 geströmt wird. Andere Gruppe-III-Element-Dotierstoffe sind ebenfalls möglich.
  • Dotieren der ersten Halbleiterschichten 51 mit dem Gruppe-III-Element kann vorteilhaft sein, um die Anfälligkeit für Ätzen zu erhöhen und Defekte (z.B. unerwünschte Rückstände der ersten Halbleiterschichten 51) während der nachfolgenden Ätzprozesse (wie z.B. in 10A und 10B beschrieben) zu reduzieren. Die ersten Halbleiterschichten 51A, 51B, 51C und 51D können verschiedene Konzentrationen des Gruppe-III-Element-Dotierstoffs aufweisen. Zum Beispiel kann eine Konzentration des Gruppe-III-Element-Dotierstoffs in den ersten Halbleiterschichten 51 in einer Richtung zum Substrat 50 hin ansteigen. Zum Beispiel kann in 2A und 2B die Halbleiterschicht 51A eine größere Konzentration des Gruppe-III-Element-Dotierstoffs aufweisen als die Halbleiterschicht 51B, und die Halbleiterschicht 51B kann eine größere Konzentration des Gruppe-III-Element-Dotierstoffs aufweisen als die Halbleiterschicht 51C. In 2B kann die Halbleiterschicht 51C außerdem eine größere Konzentration des Gruppe-III-Element-Dotierstoffs aufweisen als die Halbleiterschicht 51D. In einigen Ausführungsformen kann eine Konzentration des Gruppe-III-Element-Dotierstoffs in der Halbleiterschicht 51A in einem Bereich von 5×1019 Atome/cm3 bis 5×1020 Atome/cm3 liegen; eine Konzentration des Gruppe-III--Element-Dotierstoffs in der Halbleiterschicht 51B kann in einem Bereich von 1×1019 Atome/cm3 bis 8×1019 Atome/cm3 liegen; eine Konzentration des Gruppe-III-Element-Dotierstoffs der Halbleiterschicht 51C kann in einem Bereich von 5×1018 Atome/cm3 bis 3x1019 Atome/cm3 liegen; und eine Konzentration des Gruppe-III-Element-Dotierstoffs in der Halbleiterschicht 51D kann in einem Bereich von 1×1018 Atome/cm3 bis 8×1018 Atome/cm3 liegen. Es wurde beobachtet, dass Herstellungsdefekte beim Ätzen der ersten Halbleiterschichten 51 vorteilhafterweise reduziert werden können, wenn die Konzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschichten 51 innerhalb der vorstehenden Bereiche liegt. Andere Ausführungsformen können andere Konzentrationen des Gruppe-III-Element-Dotierstoffs aufweisen.
  • Außerdem kann jede der ersten Halbleiterschichten 51A eine gleichmäßige Konzentration des Gruppe-III-Element-Dotierstoffs oder eine variierende Konzentration des Gruppe-III-Element-Dotierstoffs aufweisen. Zum Beispiel zeigen 2C, 2D und 2E die Konzentration des Gruppe-III-Dotierstoffs in der ersten Halbleiterschicht 51 gemäß einigen alternativen Ausführungsformen. Die in 2C, 2B und 2E dargestellten Dotierstoffkonzentrationen könnten auf eine beliebige der vorstehend beschriebenen ersten Halbleiterschichten 51 (z.B. Schichten 51A, 51B, 51C und/oder 51A) angewendet werden. In 2C liegt die Konzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht 51 zwischen P1 und P2, wobei P1 eine minimale Dotierstoffkonzentration der ersten Halbleiterschicht 51 ist und P2 eine maximale Dotierstoffkonzentration der ersten Halbleiterschicht 51 ist. In einigen Ausführungsformen beträgt die minimale Dotierstoffkonzentration P1 0%. Ein Gebiet 57 der ersten Halbleiterschicht 51, das einen Gruppe-III-Dotierstoff aufweist, kann zum Beispiel eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm aufweisen. In der Ausführungsform von 2C weist die erste Halbleiterschicht 51 eine maximale Konzentration des Gruppe-III-Element-Dotierstoffs an einer oberen und unteren Fläche 51' der ersten Halbleiterschicht 51 auf, und die Konzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht 51 ist ein Gradient, der zu einer Mitte der ersten Halbleiterschicht 51 abnimmt.
  • 2D zeigt eine ähnliche Ausgestaltung wie 2C, mit der Ausnahme, dass die erste Halbleiterschicht 51 in 2D eine maximale Gruppe-III-Element-Dotierstoffkonzentration von P3 aufweist, die kleiner ist als die maximale Dotierstoffkonzentration von P2 der ersten Halbleiterschicht 51 in 2C. Ähnlich der Ausführungsform von 2C beträgt eine minimale Konzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht 51 P1, und ein Gebiet 57 der ersten Halbleiterschicht 51, das einen Gruppe-III-Element-Dotierstoff enthält, kann zum Beispiel eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm aufweisen. Ähnlich der 2C weist die erste Halbleiterschicht 51 in 2D eine maximale Konzentration des Gruppe-III-Element-Dotierstoffs an einer oberen und unteren Fläche 51' der ersten Halbleiterschicht 51 auf, und die Gruppe-III-Element-Dotierstoffkonzentration der ersten Halbleiterschicht 51 ist ein Gradient, der zu einer Mitte der ersten Halbleiterschicht 51 abnimmt.
  • In 2E liegt die Gruppe-III-Element-Dotierstoffkonzentration der ersten Halbleiterschicht 51 zwischen P1 und P2, wobei P1 eine minimale Dotierstoffkonzentration der ersten Halbleiterschicht 51 ist und P2 eine maximale Dotierstoffkonzentration der ersten Halbleiterschicht 51 ist. In einigen Ausführungsformen beträgt die minimale Dotierstoffkonzentration P1 0%. Ein Gebiet 57 der ersten Halbleiterschicht 51, das einen Gruppe-III-Dotierstoff aufweist, kann zum Beispiel eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm aufweisen. In der Ausführungsform von 2E weist die erste Halbleiterschicht 51 eine maximale Konzentration des Gruppe-III-Element-Dotierstoffs auf Ebenen 51" in einem Inneren der ersten Halbleiterschicht 51 auf. Die Konzentration des Gruppe-III-Element-Dotierstoffs ist ein Gradient, der in Richtungen weg von den Ebenen 51" abnimmt. Wie nachstehend erläutert sein wird, kann die Dotierstoffkonzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht 51 verwendet werden, um eine Form resultierender Gategebiete und Innenseiten-Spacer in den resultierenden Transistoren zu bestimmen. Außerdem können verschiedene Dotierstoffkonzentrationsprofile in den ersten Halbleiterschichten 51 erreicht werden, indem eine Flussgeschwindigkeit und/oder Konzentration der Vorstufe, die den Gruppe-III-Dotierstoffs enthält, während des Abscheidens der ersten Halbleiterschichten 51 variiert wird.
  • Unter Bezugnahme auf 3 werden gemäß einigen Ausführungsformen Finnen 66 im Substrat 50 ausgebildet und Nanostrukturen 55 werden im mehrschichtigen Stapel 64 ausgebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 jeweils im mehrschichtigen Stapel 64 bzw. dem Substrat 50 ausgebildet werden, indem Gräben im mehrschichtigen Stapel 64 und dem Substrat 50 geätzt werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Ein Ausbilden der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann außerdem erste Nanostrukturen 52A bis C (die gemeinsam als die ersten Nanostrukturen 52 bezeichnet werden) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A bis C (die gemeinsam als die zweiten Nanostrukturen 54 bezeichnet werden) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können außerdem gemeinsam als Nanostrukturen 55 bezeichnet werden. Obwohl 3 und anschließende Prozesse weitere Verarbeitung auf der Grundlage der Ausführungsformen von 2A zeigen, kann die Verarbeitung auch auf die Ausführungsformen von 2B angewendet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen 66 und die Nanostrukturen 55 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse aufweisen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen 66 verwendet werden.
  • 3 zeigt die Finnen 66 im n-Gebiet 50N und dem p-Gebiet 50P zu Veranschaulichungszwecken derart, dass sie im Wesentlichen gleiche Breiten aufweisen. In einigen Ausführungsformen können Breiten der Finnen 66 im n-Gebiet 50N größer oder dünner sein als der Finnen 66 im p-Gebiet 50P. Obwohl jede der Finnen 66 und der Nanostrukturen 55 derart dargestellt ist, dass sie durchgehend eine einheitliche Breite aufweist, können außerdem in anderen Ausführungsformen die Finnen 66 und/oder die Nanostrukturen 55 verjüngte Seitenwände aufweisen, so dass eine Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 in einer Richtung zum Substrat 500 hin kontinuierlich ansteigt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite aufweisen und trapezförmig sein.
  • In 4 werden STI-Gebiete (flache Grabenisolation) 68 benachbart zu den Finnen 66 ausgebildet. Die STI-Gebiete 68 können ausgebildet werden, indem ein Isolationsmaterial über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 und zwischen benachbarten Finnen 66 abgeschieden wird. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein, und kann mithilfe einer CVD unter Verwendung von hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. In einer Ausführungsform wird das Isolationsmaterial derart ausgebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 abdeckt. Obwohl das Isolationsmaterial als eine Einzelschicht dargestellt ist, können einige Ausführungsformen mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen ein Liner (nicht separat dargestellt) zuerst entlang einer Fläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 ausgebildet werden. Danach kann ein Füllmaterial, wie z.B. jene, die vorstehend besprochen wurden, über dem Liner ausgebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 frei, so dass sich obere Flächen der Nanostrukturen 55 und des Isolationsmaterials auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Gebiete 68 auszubilden. Das Isolationsmaterial wird derart ausgespart, dass obere Abschnitte der Finnen 66 in den Gebieten 50N und dem Gebiet 50P aus dem Raum zwischen benachbarten STI-Gebieten 68 hervorstehen. Außerdem können die oberen Flächen der STI-Gebiete 68 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 68 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die STI-Gebiete 68 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials selektiv ist (der z.B. das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Finnen 66 und der Nanostrukturen 55), ausgespart werden. Zum Beispiel kann ein Oxidentfernen, das zum Beispiel verdünnte Flusssäure (dHF) benutzt, verwendet werden.
  • Der vorstehend in Bezug auf 2A bis 4 beschriebene Prozess ist lediglich ein Beispiel dessen, wie die Finnen 66 und die Nanostrukturen 55 ausgebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 5 unter Verwendung einer Maske und eines epitaktischen Aufwachsprozesses ausgebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch aufgewachsen werden, und die dielektrische Schicht kann derart ausgespart werden, dass die epitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 auszubilden. De epitaktischen Strukturen können die vorstehend besprochenen abwechselnden Halbleitermaterialien aufweisen, wie z.B. die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In einigen Ausführungsformen, in denen Epitaxiestrukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien während des Wachstums in-situ dotiert werden, was vorherige und/oder anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • Außerdem sind die ersten Halbleiterschichten 51 (und resultierende Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und resultierende Nanostrukturen 54) lediglich zu Veranschaulichungszwecken derart dargestellt und hier besprochen, dass sie die gleichen Materialien im p-Gebiet 50P und dem n-Gebiet 50N aufweisen. Von daher können in einigen Ausführungsformen eine oder beide von den ersten Halbleiterschichten 51 und den zweiten Halbleiterschichten 53 verschiedene Materialien sein oder in einer anderen Reihenfolge im p-Gebiet 50P und dem n-Gebiet 50N ausgebildet werden.
  • Außerdem können in 4 geeignete Wannen (nicht separat dargestellt) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Gebieten 68 ausgebildet werden. In Ausführungsformen mit verschiedenen Wannentypen, können verschiedene Implantationsschritte für das n-Gebiet 50N und das p-Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat dargestellt) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 66 und den STI-Gebieten 68 im n-Gebiet 50N und dem p-Gebiet 50P ausgebildet werden. Der Fotolack wird strukturiert, um das p-Gebiet 50P freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, wird eine n-Verunreinigungsimplantation im p-Gebiet 50P durchgeführt, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in das n-Gebiet 50N implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in das Gebiet bis zu einer Konzentration in einem Bereich von ungefähr 1013 Atome/cm3 bis ungefähr 1014 Atome/cm3 implantiert werden. Nach der Implantation wird der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt.
  • Nach oder vor der Implantation des p-Gebietes 50P wird ein Fotolack oder andere Masken (nicht separat dargestellt) über den Finnen 66, den Nanostrukturen 55 und den STI-Gebieten 68 im p-Gebiet 50P und dem n-Gebiet 50N ausgebildet. Der Fotolack wird strukturiert, um das n-Gebiet 50N freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, kann eine p-Verunreinigungsimplantation im n-Gebiet 50N durchgeführt werden, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in das p-Gebiet 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in das Gebiet bis zu einer Konzentration in einem Bereich von ungefähr 1013 Atome/cm3 bis ungefähr 1014 Atome/cm3 implantiert werden. Nach der Implantation kann der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt werden.
  • Nach den Implantationen des n-Gebiets 50N und des p-Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaktischer Finnen während des Wachstums in-situ dotiert werden, was die Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumsschicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 ausgebildet. Die Dummy-Dielektrikumsschicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 72 wird über der Dummy-Dielektrikumsschicht 70 ausgebildet und eine Maskenschicht 74 wird über der Dummy-Gateschicht 72 ausgebildet. Die Dummy-Gateschicht 72 kann über der Dummy-Dielektrikumsschicht 70 abgeschieden und dann z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht 74 kann über der Dummy-Gateschicht 72 abgeschieden werden. Die Dummy-Gateschicht 72 kann ein leitfähiges oder nicht leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle aufweist. Die Dummy-Gateschicht 72 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 72 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsgebieten aufweisen. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 72 und eine einzelne Maskenschicht 74 über dem n-Gebiet 50N und dem p-Gebiet 50P ausgebildet. Es ist zu beachten, dass die Dummy-Dielektrikumsschicht 70 nur zu Veranschaulichungszwecken derart gezeigt ist, dass sie lediglich die Finnen 66 und die Nanostrukturen 55 abdeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 70 derart abgeschieden werden, dass die Dummy-Dielektrikumsschicht 70 die STI-Gebiete 68 abdeckt, so dass sich die Dummy-Dielektrikumsschicht 70 zwischen der Dummy-Gateschicht 72 und den STI-Gebieten 68 erstreckt.
  • 6A bis 20C zeigen verschiedene zusätzliche Schritte beim Herstellen von Vorrichtungen der Ausführungsformen. 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 10D, 11A, 11B, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 17E, 17F, 17G, 17H 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B und 20C zweigen Merkmale entweder in den Gebieten 50N oder den Gebieten 50P. In 6A und 6B kann die Maskenschicht 74 (siehe 5) unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um Masken 78 auszubilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gateschicht 72 und die Dummy-Dielektrikumsschicht 70 übertragen werden, um jeweils Dummy-Gates 76 bzw. Dummy-Gatedielektrika 71 auszubilden. Die Dummy-Gates 76 decken jeweilige Kanalgebiete der Finnen 66 ab. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 von benachbarten Dummy-Gates 76 physisch zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Finnen 66 im Wesentlichen senkrecht ist.
  • In 7A und 7B werden eine erste Spacerschicht 80 und eine zweite Spacerschicht 82 über den jeweils in 6A bzw. 6B dargestellten Strukturen ausgebildet. Die erste Spacerschicht 80 und die zweite Spacerschicht 82 werden anschließend strukturiert, so dass sie als Spacer zum Ausbilden selbstjustierender Source-/Draingebiete wirken. In 7A und 7B wird die erste Spacerschicht 80 auf oberen Flächen der STI-Gebiete 68, oberen Flächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78, und Seitenwänden der Dummy-Gates 76 und des Dummy-Gatedielektrikums 71 ausgebildet. Die zweite Spacerschicht 82 wird über der ersten Spacerschicht 80 abgeschieden. Die erste Spacerschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen unter Verwendung solcher Techniken, wie z.B. einer thermischen Oxidation, ausgebildet, oder mithilfe von CVD, ALD oder dergleichen, abgeschieden werden. Die zweite Spacerschicht 82 kann aus einem Material ausgebildet werden, das eine andere Ätzrate aufweist als das Material der ersten Spacerschicht 80, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen, und kann mithilfe einer CVD, einer ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Spacerschicht 80 ausgebildet wurde und vor dem Ausbilden der zweiten Spacerschicht 82 können Implantationen für schwach dotierte Source-/Draingebiete (LDD-Gebiete) (nicht separat dargestellt) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen kann ähnlich den vorstehend in 4 besprochenen Implantationen eine Maske, wie z.B. ein Fotolack, über dem n-Gebiet 50N ausgebildet werden, während das p-Gebiet 50P freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. p-Typs) können in die freigelegten Finnen 66 und die Nanostrukturen 55 im p-Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem p-Gebiet 50P ausgebildet werden, während das n-Gebiet 50N freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. n-Typs) können in die freigelegten Finnen 66 und die Nanostrukturen 55 im n-Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können beliebige von den vorstehend besprochenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige von den vorstehend besprochenen p-Verunreinigungen sein. Die schwach dotierten Source-/Draingebiete können eine Konzentration von Verunreinigungen in einem Bereich von ungefähr 1×1015 Atome/cm3 bis ungefähr 1×1019 Atome/cm3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren, und um die implantierten Verunreinigungen zu aktivieren.
  • In 8A und 8B werden die erste Spacerschicht 80 und eine zweite Spacerschicht 82 geätzt, um erste Spacer 81 und zweite Spacer 83 auszubilden. Wie nachstehend ausführlicher besprochen sein wird, wirken die ersten Spacer 81 und die zweiten Spacer 83 dahingehend, anschließend ausgebildete Source-Draingebiete selbstzujustieren, sowie Seitenwände der Finnen 66 und/oder der Nanostruktur 55 während einer anschließenden Verarbeitung zu schützen. Die erste Spacerschicht 80 und die zweite Spacerschicht 82 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines isotropen Ätzprozesses (z.B. eines Nassätzprozesses), eines anisotropen Ätzprozesses (z.B. eines Trockenätzprozesses) oder dergleichen, geätzt werden. In einigen Ausführungsformen weist das Material der zweiten Spacerschicht 82 eine andere Ätzrate als das Material der ersten Spacerschicht 80, so dass die erste Spacerschicht 80 beim Strukturieren der zweiten Spacerschicht 82 als eine Ätzstoppschicht wirken kann, und so dass die zweite Spacerschicht 82 beim Strukturieren der ersten Spacerschicht 80 als eine Maske wirken kann. Zum Beispiel kann die zweite Spacerschicht 82 unter Verwendung eines anisotropen Ätzprozesses geätzt werden, wobei die erste Spacerschicht 80 als eine Ätzstoppschicht wirkt, wobei verbleibende Abschnitte der zweiten Spacerschicht 82 zweite Spacer 83 bilden, wie in 8A dargestellt. Danach wirken die zweiten Spacer 83 als eine Maske beim Ätzen freigelegter Abschnitte der ersten Spacerschicht 80, wodurch erste Spacer 81 ausgebildet werden, wie in 8A dargestellt.
  • Wie in 8A dargestellt, werden die ersten Spacer 81 und die zweiten Spacer 83 auf Seitenwänden der Finnen 66 und/oder der Nanostrukturen 55 angeordnet. Wie in 8B dargestellt, kann in einigen Ausführungsformen die zweite Spacerschicht 82 von oberhalb der ersten Spacerschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 81 entfernt werden, und die ersten Spacer 81 werden auf Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Dielektrikumsschichten 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Spacerschicht 82 über der ersten Spacerschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 verbleiben.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Ausbilden von Spacern und LDD-Gebieten beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Spacer verwendet werden, eine andere Sequenz von Schritten kann verwendet werden (z.B. können die ersten Spacer 81 vor dem Abscheiden der zweiten Spacerschicht 82 strukturiert werden), zusätzliche Spacer können ausgebildet und entfernt werden und/oder dergleichen. Außerdem können n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte ausgebildet werden.
  • In 9A und 9B werden gemäß einigen Ausführungsformen erste Aussparungen 86 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 ausgebildet. Epitaktische Source-/Draingebiete werden anschließend in den ersten Aussparungen 86 ausgebildet. Die ersten Aussparungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9A dargestellt, können obere Flächen der STI-Gebiete 58 auf gleicher Höhe mit unteren Flächen der ersten Aussparungen 86 liegen. In verschiedenen Ausführungsformen können die Finnen 66 geätzt werden, so dass untere Flächen der ersten Aussparungen 86 unterhalb der oberen Flächen der STI-Gebiete 68 angeordnet sind; oder dergleichen.
  • Die ersten Aussparungen 86 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse, wie z.. RIE, NBE oder dergleichen, ausgebildet werden. Die ersten Spacer 81, die zweiten Spacer 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zum Ausbilden der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 anzuhalten, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben. Aufgrund des nichtgleichmäßigen Charakters anisotroper Ätzprozesse kann eine Breite der ersten Aussparungen 86 in einer Richtung zum Substrat 50 hin abnehmen. Folglich kann jede der Nanostrukturen 55 verjüngte Seitenwände aufweisen und in einer Richtung zum Substrat 50 hin breiter werden. Zum Beispiel ist die Breite der Nanostruktur 52A größer als eine Breite der Nanostruktur 52B, und die Breite der Nanostruktur 52B ist größer als eine Breite der Nanostruktur 52C. Außerdem ist die Breite der Nanostruktur 54A größer als eine Breite der Nanostruktur 54B, und die Breite der Nanostruktur 54B ist größer als eine Breite der Nanostruktur 54C.
  • In 10A und 10B werden Abschnitte von Seitenwänden der Schichten des mehrschichtigen Stapels 64, die aus den ersten Halbleitermaterialien ausgebildet sind (z.B. die ersten Nanostrukturen 52), die durch die ersten Aussparungen 86 freigelegt sind, geätzt, um Seitenwandaussparungen 88 im n-Gebiet 50N und im p-Gebiet 50N auszubilden. Die Seitenwände können unter Verwendung isotroper Ätzprozesse, wie z.B. eines Nassätzens oder dergleichen, geätzt werden. In einer Ausführungsform, in der die erste Nanostruktur 52 z.B. SiGe aufweist, und die zweiten Nanostrukturen 54 z.B. Si oder SiC aufweisen, kann ein zyklischer Trockenätzprozess (z.B. ein Plasmaätzen unter Verwendung von CF4, Helium und/oder dergleichen) und Nassätzprozess (z.B. eine Nassreinigung unter Verwendung von HF, HCl, einer Schwefelperoxidmischung (SPM) und/oder dergleichen) verwendet werden, um Seitenwände der ersten Nanostrukturen 52 zu ätzen. Aufgrund der unterschiedlichen Materialzusammensetzungen jeder der Nanostrukturen 52 können untere der Nanostrukturen 52 beim Verwenden eines gleichen Ätzprozesses mit einer größeren Rate geätzt werden als obere der Nanostrukturen 52. Folglich nehmen die Abmessungen der Aussparungen 88 in Richtung zum Substrats 50 hin zu. In verschiedenen Ausführungsformen erhöht die Aufnahme von Germanium und/oder dem Gruppe-III-Element-Dotierstoff (falls vorhanden) die Ätzselektivität der ersten Nanostrukturen 52 relativ zu den zweiten Nanostrukturen 54. Folglich kann nach dem Aussparen jede der Nanostrukturen 52 eine vergleichsweise gleichmäßige Breite W1 aufweisen, und Breitenunterschiede der Nanostrukturen 52 von vorherigen Ätzprozessen (z.B. in 9A und 9B) können reduziert werden. Die Breite W1 kann zwischen gegenüberliegenden Seitenwänden jeder der Nanostrukturen 52 in einem Querschnitt gemessenen werden, der sich durch die Finnen 55 und senkrecht zu einer Längsrichtungsabmessung der Dummy-Gates 76 erstreckt.
  • Zum Beispiel ist, wie vorstehend beschrieben, eine Konzentration von Germanium und/oder dem Gruppe-III-Element-Dotierstoff in der Nanostruktur 52A größer als eine Konzentration von Germanium und/oder dem Gruppe-III-Element-Dotierstoff in der Nanostruktur 52B, und die Konzentration von Germanium und/oder dem Gruppe-III-Element-Dotierstoff in der Nanostruktur 52B ist größer als eine Konzentration von Germanium und/oder dem Gruppe-III-Element-Dotierstoff in der Nanostruktur 52C. Eine höhere Konzentration von Germanium und/oder dem Gruppe-III-Element-Dotierstoff ermöglicht eine höhere Ätzrate beim Ätzen der Aussparungen 88. Von daher wird die Nanostruktur 52A beim Strukturieren der Aussparungen 88 mehr geätzt als die Nanostruktur 52B, und die Nanostrukturen 52B werden beim Strukturieren der Aussparungen 88 mehr geätzt als die Nanostrukturen 52C. Dementsprechend ist durch Anpassen relativer Konzentrationen von Germanium und/oder dem Gruppe-III-Element-Dotierstoff in jeder der Nanostrukturen 52 eine Breite W1 jeder der Nanostrukturen 52 vergleichsweise gleichförmig nach dem Ätzen der Aussparungen 88. Dementsprechend kann das nicht gleichförmige Ätzen der Aussparungen 86 ausgeglichen werden, und die resultierenden Gatestrukturen, die die Nanostrukturen 52 ersetzen, können eine vergleichsweise gleichförmige Gatelänge aufweisen (z.B. kann eine Distanz des Gates zwischen entsprechenden Source-/Draingebieten der Breite W1 entsprechen und vergleichsweise gleichförmig in der resultierenden Struktur sein).
  • Obwohl Seitenwände der ersten Nanostrukturen 52 in Aussparungen 88 derart in 10B dargestellt sind, dass sie konkav sind, können die Seitenwände gerade oder konvex sein. Die unterschiedlichen Seitenwandprofile der ersten Nanostrukturen 52 können durch Anpassen des Konzentrationsprofils des Gruppe-III-Element-Dotierstoffs in der Nanostrukturen 52 (die z.B. aus den in 2 vorstehend beschriebenen ersten Halbleiterschichten 51 strukturiert werden) ausgebildet werden. Zum Beispiel können die konkaven Seitenwände der ersten Nanostrukturen 52 in 10B erreicht werden, indem eine Konzentration des Gruppe-III-Element-Dotierstoffs vorhanden ist, wie vorstehend in 2C beschrieben. Als ein anderes Beispiel können die geraden Seitenwände der ersten Nanostrukturen 2 in 10C erreicht werden, indem eine Konzentration des Gruppe-III-Element-Dotierstoffs vorhanden ist, wie vorstehend in 2D beschrieben. Außerdem können die konvexen Seitenwände der ersten Nanostrukturen 2 in 10D erreicht werden, indem eine Konzentration des Gruppe-III-Element-Dotierstoffs vorhanden ist, wie vorstehend in 2E beschrieben. Eine Distanz, über die sich jede der Aussparungen 88 über Seitenwände der zweiten Nanostrukturen 54 hinaus erstreckt, kann eingestellt werden, indem die Germaniumkonzentration jeder der ersten Nanostrukturen 52 angepasst wird. Außerdem kann die Aufnahme des Gruppe-III-Element-Dotierstoffs Rückstände reduzieren oder eliminieren, die von den ersten Nanostrukturen 52 in den Aussparungen 88 verbleiben. Dementsprechend können Defekte reduziert werden und eine Vorrichtungsleistungsfähigkeit kann verbessert werden.
  • In 11A bis 11B werden erste Innenspacer 90 in den Seitenwandaussparungen 88 ausgebildet. Die ersten Innenspacer 90 können durch Abscheiden einer Innenspacerschicht (nicht separat dargestellt) über den in 10A und 10B dargestellten Strukturen ausgebildet werden. Die ersten Innenspacer 90 wirken als Isolationsmerkmale zwischen anschließend ausgebildeten Source-/Draingebieten und einer Gatestruktur. Wie nachstehend ausführlicher besprochen sein wird, werden Source-/Draingebiete in den Aussparungen 86 ausgebildet, während die ersten Nanostrukturen 52 durch entsprechende Gatestrukturen ersetzt werden.
  • Die Innenspacerschicht kann mithilfe eines konformen Abscheidungsprozesses, wie z.B. einer CVD, einer ALD oder dergleichen, abgeschieden werden. Die Innenspacerschicht kann ein Material, wie z.B. Siliziumnitrid oder Siliziumoxinitrid, aufweisen, obwohl ein beliebiges geeignetes Material, wie z.B. Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k-Materialien), die einen k-Wert von weniger als ungefähr 3,5 aufweisen, verwendet werden kann. Die Innenspacerschicht kann dann anisotrop geätzt werden, um die ersten Innenspacer 90 auszubilden. Obwohl Außenseiten der ersten Innenspacer 90 derart dargestellt sind, dass sie mit Seitenwänden der zweiten Nanostrukturen 54 bündig sind, können sich die Außenwände der ersten Innenspacer 90 über Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken oder von ihnen ausgespart sein (siehe z.B. 10).
  • Außerdem können die Innenspacer 90 in einer Richtung zum Substrat 50 hin breiter werden. Zum Beispiel kann eine Breite W2 eines obersten der Innenspacer 90 in einem Bereich von ungefähr 1 nm bis ungefähr 3 nm liegen Es wurde beobachtet, dass ein Stromleck entstehen kann, wenn die minimale Breite der Innenspacer 90 kleiner ist als der vorstehende Bereich. Außerdem kann eine Breite W3 eines untersten der Innenspacer 90 in einem Bereich von ungefähr 2 nm bis ungefähr 5 nm liegen In verschiedenen Ausführungsformen ist die Breite W2 der obersten Innenspacer 90 eine minimale Breite der Innenspacer 90, und die Breite W3 der untersten Innenspacer 90 ist eine maximale Breite der Innenspacer. Eine Differenz zwischen der Breite W2 und der Breite W3 kann in einem Bereich von ungefähr 1 nm bis ungefähr 4 nm liegen, und ein Verhältnis der Breite W2 zur Breite W3 kann in einem Bereich von ungefähr 0,1 bis ungefähr 1 liegen. Die Breiten W2 und W3 können zwischen gegenüberliegenden Seitenwänden jedes der entsprechenden Innenspacer 90 in einem Querschnitt gemessenen werden, der sich durch die Finnen 55 und senkrecht zu einer Längsrichtungsabmessung der Dummy-Gates 76 erstreckt.
  • In 12A bis 12C werden epitaktische Source-/Draingebiete 92 in den ersten Aussparungen 86 ausgebildet. In einigen Ausführungsformen können die Source-/Draingebiete 92 eine Verspannung auf die zweiten Nanostrukturen 54 ausüben, wodurch die Leistungsfähigkeit verbessert wird. Wie in 12B dargestellt, werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 derart ausgebildet, dass jedes Dummy-Gate 76 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 92 angeordnet wird. In einigen Ausführungsformen werden die ersten Spacer 81 verwendet, um die epitaktischen Source-/Draingebiete 92 von den Dummy-Gates 72 zu trennen, und die ersten Innenspacer 90 werden verwendet, um die epitaktischen Source-/Draingebiete 92 von den Nanostrukturen 55 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source-/Draingebiete 92 mit anschließend ausgebildeten Gates der resultierenden Nano-FETs nicht kurzschließen.
  • Die epitaktischen Source-/Draingebiete 92 im n-Gebiet 50N, z.B. dem NMOS-Gebiet, können durch Maskieren des p-Gebiets 50P, z.B. des PMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 im n-Gebiet 50N epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 92 können ein beliebiges geeignetes Material, das für n-Nano-FETs geeignet ist, aufweisen. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source-/Draingebiete 92 Materialien aufweisen, die eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie z.B. Silizium, Siliziumkarbid, mit Phosphor dotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Draingebiete 92 können Flächen aufweisen, die von jeweiligen oberen Flächen der Nanostrukturen 55 angehoben sind, und können Rautenflächen aufweisen.
  • Die epitaktischen Source-/Draingebiete 92 im p-Gebiet 50P, z.B. dem PMOS-Gebiet, können durch Maskieren des n-Gebiets 50N, z.B. des NMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 im p-Gebiet 50P epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 92 können ein beliebiges geeignetes Material, das für p-Nano-FETs geeignet ist, aufweisen. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source-/Draingebiete 92 Materialien aufweisen, die eine Druckspannung auf die zweiten Nanostrukturen 54 ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source-/Draingebiete 92 können auch Flächen aufweisen, die von jeweiligen Flächen des mehrschichtigen Stapels 56 angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source-/Draingebiete 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können Dotierstoffe implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Ausbilden von schwach dotierten Source-/Draingebieten, auf den ein Tempern folgt. Die Source-/Draingebiete können eine Konzentration von Verunreinigungen zwischen ungefähr 1×1019 Atome/cm3 und ungefähr 1×1021 Atome/cm3 aufweisen. Die n- und die p-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 92 während des Aufwachsens in-situ dotiert werden.
  • Als Folge der epitaktischen Prozesse, die zum Ausbilden der epitaktischen Source-/Draingebiete 92 im n-Gebiet 50N und dem p-Gebiet 50P verwendet werden, weisen obere Flächen der epitaktischen Source-/Draingebiete 92 Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Nanostrukturen 55 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte epitaktische Source-/Draingebiete 92 eines selben NSFET vereinigen, wie durch 12A dargestellt. In anderen Ausführungsformen verbleiben benachbarte epitaktische Source-/Draingebiete 92 getrennt, nachdem der epitaktische Prozess abgeschlossen wurde, wie durch 12C dargestellt. In den in 12A und 12C dargestellten Ausführungsformen können die ersten Spacer 81 an einer oberen Fläche der STI-Gebiete 68 ausgebildet werden, wodurch das epitaktische Wachstum gehemmt wird. In einigen anderen Ausführungsformen können die ersten Spacer 81 Abschnitte der Seitenwände der Nanostrukturen 55 abdecken, wodurch das epitaktische Wachstum weiter gehemmt wird. In einigen anderen Ausführungsformen kann das zum Ausbilden der ersten Spacer 81 verwendete Spacer-Ätzen eingestellt werden, um das Spacermaterial zu entfernen, um zu ermöglichen, dass sich das epitaktisch aufgewachsene Gebiet zur Fläche des STI-Gebiets 58 erstreckt.
  • Die epitaktischen Source-/Draingebiete 92 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaktischen Source-/Draingebiete 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Eine beliebige Anzahl von Halbleitermaterialschichten kann für die epitaktischen Source-/Draingebiete 92 verwendet werden. Jede von der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus verschiedenen Halbleitermaterialien ausgebildet werden und kann auf verschiedene Dotierstoffkonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierstoffkonzentration aufweisen, die kleiner als bei der zweiten Halbleitermaterialschicht 92B und größer als bei der dritten Halbleitermaterialschicht 92C ist. In Ausführungsformen, in denen die epitaktischen Source-/Draingebiete 92 drei Halbleitermaterialschichten aufweisen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden, und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • In 13A bis 13C wird ein erstes Zwischenschichtdielektrikum (ILD) 96 jeweils über der in 6A, 12A und 12B dargestellten Struktur abgeschieden (die Prozesse von 7A bis 12 C ändern nicht den in 6A dargestellten Querschnitt nicht). Das erste ILD 96 kann aus einem dielektrischen Material ausgebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source-/Draingebieten 92, den Masken 74 und den ersten Spacern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, aufweisen, das eine andere Ätzrate aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 14A bis 14C kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Fläche des ersten ILD 96 mit den oberen Flächen der Dummy-Gates 76 oder der Masken 78 zu ebnen. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Spacer 81 entlang von Seitenwänden der Masken 78 entfernen. Nach dem Planarisierungsprozess befinden sich obere Flächen der Dummy-Gates 76, der ersten Spacer 81 und des ersten ILD 96 im Rahmen von Prozessschwankungen auf gleicher Höhe. Dementsprechend sind die oberen Flächen der Dummy-Gates 72 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 78 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Fläche des ersten ILD 96 mit einer oberen Fläche der Masken 78 und der ersten Spacer 81 ebnet.
  • In 15A und 15B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 98 ausgebildet werden. Abschnitte der Dummy-Gatedielektrika 60 in den zweiten Aussparungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 72 und die Dummy-Gatedielektrika 6o durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 72 mit einer schnelleren Rate als das erste ILD 96 oder die ersten Spacer 81 selektiv ätzt (ätzen). Jede zweite Aussparung 98 legt Abschnitte der Nanostrukturen 55 frei und/oder liegt über ihnen, die als Kanalgebiete in anschließend fertiggestellten Nano-FETs wirken. Abschnitte der Nanostrukturen 55, die als die Kanalgebiete wirken, sind zwischen benachbarten Paaren epitaktische Source-/Draingebiete 92 angeordnet. Während des Entfernens können die Dummy-Dielektrikumsschichten 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschichten 60 können dann nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In 16A und 16B werden die ersten Nanostrukturen 52 entfernt, wodurch die zweiten Aussparungen 98 verlängert werden. Die ersten Nanostrukturen 52 können entfernt werden, indem ein isotroper Ätzprozess, wie z.B. ein Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln, die gegenüber den Materialien der ersten Nanostrukturen 52 selektiv sind, durchgeführt wird, während die zweiten Nanostrukturen 54, das Substrat 50, die STI-Gebiete 58 im Vergleich mit den ersten Nanostrukturen 52 verhältnismäßig ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 52 z.B. SiGe aufweisen, und die zweiten Nanostrukturen 54A bis 54C z.B. Si oder SiC aufweisen, kann Tetramethylammoniumhydroxid (TMAH), Ammoniakwasser (NH4OH) oder dergleichen verwendet werden, um die ersten Nanostrukturen 52 zu entfernen. Das Entfernen der ersten Nanostrukturen 52 kann die Innenspacer 90 freilegen. Aufgrund der vorstehend beschriebenen Prozesse ist eine Distanz zwischen Paaren der Innenspacer 90 vergleichsweise gleichmäßig.
  • In 17A, 17B und 17C werden Gatedielektrikumsschichten 100 und Gateelektroden 102 für Ersatzgates ausgebildet. Die Gatedielektrikumsschichten 100 werden konform in den zweiten Aussparungen 98 abgeschieden. Die Gatedielektrikumsschichten 100 können auf oberen Flächen und Seitenwänden des Substrats 50 und auf oberen Flächen, Seitenwänden und unteren Flächen der zweiten Nanostrukturen 54 ausgebildet werden. Die Gatedielektrikumsschichten 100 können auch auf oberen Flächen des ersten ILD 96, der CESL 94, der ersten Spacer 81 und der STI-Gebiete 58 abgeschieden werden.
  • Wie in 17C dargestellt, weisen gemäß einigen Ausführungsformen die Gatedielektrikumsschichten 100 eine oder mehrere dielektrischen Schichten auf. Zum Beispiel können in einigen Ausführungsformen die Gatedielektrikumsschichten 100 eine Grenzflächen-Oxidschicht 100A und eine High-k-Schicht 100B über der Grenzflächen-Oxidschicht 100A aufweisen. In einigen Ausführungsformen weist die Grenzflächen-Oxidschicht 100A Siliziumoxid, Siliziumoxinitrid oder dergleichen, und die High-k-Dielektrikumsschicht 100B kann einen k-Wert aufweisen, der größer ist als 7,0, und ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon aufweisen. Die Struktur der Gatedielektrikumsschichten 100 kann im n-Gebiet 50N und dem p-Gebiet 50P gleich oder verschieden sein. Die Verfahren zum Ausbilden der Gatedielektrikumsschichten 100 können eine Molekularstrahlabscheidung (MBD), eine ALD, eine PECVD und dergleichen umfassen.
  • Die Gateelektroden 102 werden jeweils über den Gatedielektrikumsschichten 100 abgeschieden und sie füllen die verbleibenden Abschnitte der zweiten Aussparungen 98. Die Gateelektroden 102 können ein metallhaltiges Material, wie z.B. Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Obwohl einschichtige Gateelektroden 102 in 17A und 17B dargestellt sind, können zum Beispiel die Gateelektroden 102 eine beliebige Anzahl von Liner-Schichten, eine beliebige Anzahl von Austrittsarbeits-Einstellschichten und ein Füllmaterial aufweisen. Eine Kombination der Schichten, die die Gateelektroden 102 ausmachen, kann zwischen benachbarten zweiten Nanostrukturen 54 abgeschieden werden.
  • Das Ausbilden der Gatedielektrikumsschichten 100 im n-Gebiet 50N und dem p-Gebiet 50P kann gleichzeitig stattfinden, so dass die Gatedielektrikumsschichten 100 in jedem Gebiet aus denselben Materialien ausgebildet werden, und das Ausbilden der Gateelektroden 102 kann gleichzeitig stattfinden, so dass die Gateelektroden 102 in jedem Gebiet aus denselben Materialien ausgebildet werden. In einigen Ausführungsformen können die Gatedielektrikumsschichten 100 in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 100 verschiedene Materialien sein können und/oder verschiedene Anzahlen von Schichten aufweisen können, und/oder die Gateelektroden 102 können in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gateelektroden 102 verschiedene Materialien sein können und/oder verschiedene Anzahlen von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete zu maskieren und freizulegen, wenn verschiedene Prozesse verwendet werden.
  • Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 100 und das Material der Gateelektroden 102 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 96 befinden. Die verbleibenden Abschnitte von Material der Gateelektroden 102 und der Gatedielektrikumsschichten 100 bilden daher Ersatzgate-Strukturen der resultierenden Nano-FETs. Die Gateelektroden 102 und die Gatedielektrikumsschichten 100 können gemeinsam als „Gatestrukturen“ bezeichnet werden.
  • Aufgrund der vorstehend beschriebenen Prozesse und der variierenden Breiten der Spacer 90 kann jedes der Gebiete (z.B. Gategebiete 100/102A, 100/102B und 100/102C) der Gatestrukturen 100/102 um die Nanostrukturen 54 eine vergleichsweise gleichmäßige Gatelänge LG aufweisen (z.B. eine minimale Distanz jeder der Gatestrukturen 100/102 zwischen den Source-/Draingebieten 92). Die Gatelänge LG kann sich der Breite W1 der vorstehend beschriebenen Nanostrukturen 52 annähern. Dementsprechend kann sich die Leistungsfähigkeit von Gate-all-Around-Leistung aufgrund der konstanten Gatestrukturlänge verbessern Zum Beispiel können eine verbesserte Gatemetallfüllung und eine bessere Kanaleinschaltsteuerung in verschiedenen Ausführungsformen erreicht werden.
  • 17C bis 17H zeigen ausführliche Ansichten verschiedener Ausgestaltungen der Gatestrukturen 100/102 und der Innenspacer 90 gemäß verschiedenen Ausführungsformen. 17C, 17D und 17E zeigen Ausführungsformen, in denen die Innenspacer 90 mit Seitenwänden der Nanostrukturen 54B bündig sind, und 17F, 17G und 17H zeigen Ausführungsformen, in denen die Innenspacer 900 von Seitenwänden der Nanostrukturen 54B ausgespart sind. In 17, 17G und 17H erstrecken sich die Source-/Draingebiete 92 ferner über Seitenwände der Nanostrukturen 54B hinaus und erstrecken sich zwischen den Nanostrukturen 54B. 17C und 17F zeigen Ausführungsformen, in denen die Nanostrukturen 52 mit konkaven Seitenwänden ausgebildet werden, und die Innenspacer 90 mit konvexen Seitenwänden ausgebildet werden. Von daher weisen die resultierenden Gatestrukturen 100/102 ebenfalls konkave Seitenwände auf. Die Ausführungsformen von 17C und 17F können erreicht werden, indem zum Beispiel erste Halbleiterschichten 52 mit der vorstehend in 2C beschriebenen Dotierungskonzentration bereitgestellt werden. 17D und 17G zeigen Ausführungsformen, in denen die Nanostrukturen 52 mit geraden Seitenwänden ausgebildet werden, und die Innenspacer 90 mit geraden Seitenwänden ausgebildet werden. Von daher weisen die resultierenden Gatestrukturen 100/102 ebenfalls gerade Seitenwände auf. Die Ausführungsformen von 17D und 17G können erreicht werden, indem zum Beispiel erste Halbleiterschichten 52 mit der vorstehend in 2D beschriebenen Dotierungskonzentration bereitgestellt werden. 17E und 17H zeigen Ausführungsformen, in denen die Nanostrukturen 52 mit konvexen Seitenwänden ausgebildet werden, und die Innenspacer 90 mit konkaven Seitenwänden ausgebildet werden. Von daher weisen die resultierenden Gatestrukturen 100/102 ebenfalls konvexe Seitenwände auf. Die Ausführungsformen von 17E und 17H können erreicht werden, indem zum Beispiel erste Halbleiterschichten 52 mit der vorstehend in 2E beschriebenen Dotierungskonzentration bereitgestellt werden.
  • In 18A bis 18C wird die Gatestruktur (die die Gatedielektrikumsschichten 100 und die entsprechenden darüberliegenden Gateelektroden 102 aufweist) ausgespart, so dass eine Aussparung direkt über der Gatestruktur und zwischen gegenüberliegenden Abschnitten der ersten Spacer 81 ausgebildet wird. Eine Gatemaske 104, die eine oder mehrere Schichten eines dielektrischen Materials, wie z.B. Siliziumnitrid, Siliziumoxinitrid oder dergleichen, aufweist, wird in die Aussparung eingefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96 erstrecken. Anschließend ausgebildete Gatekontakte 110 (wie z.B. die Gatekontakte 114, die nachstehend unter Bezugnahme auf 23A und 23B besprochen werden) dringen durch die Gatemaske 104, um die obere Fläche der ausgesparten Gateelektroden 102 zu kontaktieren.
  • Wie ferner durch 18A bis 18C dargestellt, wird ein zweites ILD 106 über dem ersten ILD 96 und über der Gatemaske 104 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der mithilfe einer FCVD ausgebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen, ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, abgeschieden werden.
  • In 19A bis 19C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gatemasken 104 geätzt, um dritte Aussparungen 108 auszubilden, wodurch Flächen der epitaktischen Source-/Draingebiete 92 und/oder der Gatestruktur freigelegt werden. Die dritten Aussparungen 108 können durch Ätzen unter Verwendung eines anisotropen Ätzprozesses, wie z.B. RIE, NBE oder dergleichen, ausgebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 108 durch das zweite ILD 106 und das erste ILD 96 unter Verwendung eines ersten Ätzprozesses geätzt werden, können durch die Gatemasken 104 unter Verwendung eines zweiten Ätzprozesses geätzt werden, und dann können durch die CESL 94 unter Verwendung eines dritten Ätzprozesses geätzt werden. Ein Maske, wie z.B. ein Fotolack, kann über dem zweiten ILD 106 ausgebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 vor dem ersten Ätzprozess und dem zweiten Ätzprozess zu maskieren. In einigen Ausführungsformen kann der Ätzprozess überätzen, und daher erstrecken sich die dritten Aussparungen 108 in die epitaktischen Source-/Draingebiete 92 und/oder die Gatestruktur, und eine Unterseite der dritten Aussparungen 108 kann mit den epitaktischen Source-/Draingebieten 92 und/oder der Gatestruktur bündig (z.B. auf gleicher Höhe, oder in einem gleichen Abstand vom Substrat) sein oder niedriger als diese (z.B. näher dem Substrat) sein. Obwohl 19B die dritten Aussparungen 108 derart zeigt, dass sie die epitaktischen Source-/Draingebiete 92 und die Gatestruktur in einem selben Querschnitt freilegen, können in verschiedenen Ausführungsformen die epitaktischen Source-/Draingebiete 92 und die Gatestruktur in verschiedenen Querschnitten freigelegt werden, wodurch das Risiko eines Kurzschlusses von anschließend ausgebildeten Kontakten reduziert wird. Nachdem die dritten Aussparungen 108 ausgebildet wurden, werden Silizidgebiete 110 über den epitaktischen Source-/Draingebieten 92 ausgebildet. In einigen Ausführungsformen werden die Silizidgebiete 110 ausgebildet, indem zuerst ein Metall (nicht dargestellt) über den freigelegten Abschnitten der epitaktischen Source-Drain-Gebiete 92 abgeschieden wird, das in der Lage ist, mit den Halbleitermaterialien der darunterliegenden epitaktischen Source-/Draingebiete 92 (z.B. Silizium, Siliziumgermanium, Germanium) zu reagieren, um Silizid- oder Germanid-Gebiete zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder ihre Legierungen, und anschließend ein thermischer Temperprozess durchgeführt wird, um die Silizidgebiete 110 zu bilden. Die nicht umgesetzten Teile des abgeschiedenen Metalls werden dann z.B. mithilfe eines Ätzprozesses entfernt. Obwohl die Silizidgebiete 110 als Silizidgebiete bezeichnet werden, können die Silizidgebiete 110 auch Germanidgebiete, oder Siliziumgermanidgebiete (z.B. Gebiete, die Silizid und Germanid aufweisen) sein. In einer Ausführungsform weist das Silizidgebiet 110 TiSi auf und weist eine Dicke in einem Bereich zwischen ungefähr 2 nm und ungefähr 10 nm auf.
  • Als Nächstes werden in 20A bis 20C Kontakte 112 und 114 (die auch als Kontaktstecker bezeichnet werden können) in den dritten Aussparungen 108 ausgebildet. Die Kontakte 112 und 114 können jeweils eine oder mehrere Schichten, wie z.B. Barriereschichten, Diffusionsschichten und Füllmaterialien aufweisen. Zum Beispiel weisen in einigen Ausführungsformen die Kontakte 112 und 114 jeweils eine Barriereschicht 114 und ein leitfähiges Material 118 auf, und sind mit dem darunterliegenden leitfähigen Merkmal (z.B. der Gatestruktur 102 und/oder dem Silizidgebiet 110 in der dargestellten Ausführungsform) elektrisch gekoppelt. Die Kontakte 114 werden mit der Gatestruktur 102 elektrisch gekoppelt und können als Gatekontakte bezeichnet werden, und die Kontakte 112 werden mit den Silizidgebieten 110 elektrisch gekoppelt und können als Source-/Drainkontakte bezeichnet werden. Die Barriereschicht 114 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material 118 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche des zweiten ILD 106 zu entfernen.
  • Obwohl 20A bis C einen Kontakt 112 zeigt, der sich zu jedem der epitaktischen Source-/Draingebiete 92 erstreckt, kann der Kontakt 112 von bestimmten der epitaktischen Source-/Draingebiete 92 ausgelassen werden. Zum Beispiel können, wie nachstehend ausführlicher erläutert, leitfähigen Merkmale (z.B. Versorgungsschienen) anschließend über eine Rückseite eines oder mehrerer der epitaktischen Source-/Draingebiete 92 angebracht werden (siehe z.B. das epitaktische Source-/Draingebiet 92' von 29A bis 29C). Für diese bestimmten epitaktischen Source-/Draingebiete 92 können die Source-/Drainkontakte 112 ausgelassen werden oder können ein Dummy-Kontakt sein, der mit keinen darüberliegenden leitfähigen Leitungen (z.B. leitfähigen Leitungsmerkmalen, siehe 21) elektrisch verbunden ist.
  • Verschiedene hier beschriebene Ausführungsformen stellen Nano-FETs bereit, die Gategebiete um einen Stapel von Kanalgebieten aufweisen, welche eine vergleichsweise gleichmäßige Gatelänge aufweisen. Die Gategebiete der gleichmäßigen Länge können erzielt werden, indem zum Beispiel Opfer-Nanofolien, die zwischen den Halbleiter-Nanofolien angeordnet sind, die anschließend die Kanalgebiete im fertigen Transistor bereitstellen werden, ersetzt werden. Die Opfer-Nanofolien können mit verschiedenen Germaniumkonzentrationen abgeschieden werden, so dass jede der Opfer-Nanofolien einen anderen Betrag geätzt werden kann, um nicht gleichmäßige anisotrope Ätzprozesse, die zum Strukturieren der Opfer-Nanofolien verwendet werden, auszugleichen. Folglich können die Profile der Opfer-Nanofolien (und der resultierenden Gategebiete) präziser gesteuert werden, um eine verbesserte Gleichmäßigkeit bereitzustellen. Außerdem können Defekte, wie z.B. Siliziumgermanium-Rückstände nach dem Entfernen der Opfer-Nanofolien, vermieden werden, indem die Opfer-Nanofolien mit einem Gruppe-III-Element (z.B. Bor oder dergleichen) dotiert werden
  • In einer Ausführungsform weist eine Vorrichtung auf: ein erstes Gategebiet, das eine erste Gatelänge aufweist; einen ersten Spacer auf einer Seitenwand des ersten Gategebiets; eine Halbleiterschicht über dem ersten Gategebiet; ein zweites Gategebiet über der Halbleiterschicht, wobei das zweite Gategebiet eine zweite Gatelänge aufweist, die der ersten Gatelänge gleich ist; und einen zweiten Spacer auf einer Seitenwand des zweiten Gategebiets, wobei der zweite Spacer breiter ist als der erste Spacer. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, konvex. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, konkav. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, gerade. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Spacers, die dem ersten Gategebiet gegenüberliegt, mit einer Seitenwand der Halbleiterschicht bündig. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Spacers, die dem ersten Gategebiet gegenüberliegt, von einer Seitenwand der Halbleiterschicht ausgespart. Fakultativ weist die Vorrichtung in einigen Ausführungsformen ferner ein Source-/Draingebiet auf, das zum ersten Gategebiet und dem zweiten Gategebiet benachbart ist, wobei sich das Source-/Draingebiet zwischen der Halbleiterschicht und einer zweiten Halbleiterschicht erstreckt, wobei die zweite Halbleiterschicht unter dem ersten Gategebiet angeordnet ist. Fakultativ ist die zweite Halbleiterschicht in einigen Ausführungsformen breiter als die Halbleiterschicht.
  • In einer Ausführungsform weist ein Transistor auf: eine erste Nanostruktur; eine zweite Nanostruktur über der ersten Nanostruktur, wobei die erste Nanostruktur breiter ist als die zweite Nanostruktur; eine Gatestruktur um die erste Nanostruktur und die zweite Nanostruktur, wobei die Gatestruktur aufweist: ein erstes Gebiet über der ersten Nanostruktur, und ein zweites Gebiet über der zweiten Nanostruktur, wobei das zweite Gebiet eine gleiche Gatelänge aufweist wie das erste Gebiet. Fakultativ ist in einigen Ausführungsformen ein erster Spacer auf einer Seitenwand des ersten Gebiets der Gatestruktur breiter als ein zweiter Spacer auf einer Seitenwand des zweiten Gebiets der Gatestruktur. Fakultativ ist in einigen Ausführungsformen eine Seitenwand des ersten Spacers auf eine Seitenwand der ersten Nanostruktur ausgerichtet. Fakultativ weist in einigen Ausführungsformen der Transistor ferner ein Source-/Draingebiet auf, das zur Gatestruktur benachbart ist, wobei sich das Source-/Draingebiet zwischen der ersten Nanostruktur und der zweiten Nanostruktur erstreckt.
  • In einer Ausführungsform umfasst ein Verfahren: Abscheiden einer ersten Halbleiterschicht über einem Substrat; Abscheiden einer zweiten Halbleiterschicht über der ersten Halbleiterschicht; Abscheiden einer dritten Halbleiterschicht über der zweiten Halbleiterschicht, wobei eine Germaniumkonzentration der ersten Halbleiterschicht größer ist als der dritten Halbleiterschicht; Ätzen einer ersten Öffnung durch die erste Halbleiterschicht, die zweite Halbleiterschicht und die dritte Halbleiterschicht; Ätzen der ersten Halbleiterschicht und der dritten Halbleiterschicht durch die erste Öffnung, wobei nach dem Ätzen der ersten Halbleiterschicht und der dritten Halbleiterschicht, die erste Halbleiterschicht eine gleiche Breite aufweist wie die dritte Halbleiterschicht; Ausbilden eines Source-/Draingebiets in der Öffnung; und Ersetzen der ersten Halbleiterschicht und der dritten Halbleiterschicht durch eine Gatestruktur, wobei die Gatestruktur um die zweite Halbleiterschicht angeordnet wird. Fakultativ ist in einigen Ausführungsformen eine Konzentration eines Gruppe-III-Element-Dotierstoffs der ersten Halbleiterschicht größer als eine Konzentration des Gruppe-III-Element-Dotierstoffs der dritten Halbleiterschicht. Fakultativ ist in einigen Ausführungsformen der Gruppe-III-Element-Dotierstoff Bor. Fakultativ definiert in einigen Ausführungsformen das Aussparen der ersten Halbleiterschicht und der zweiten Halbleiterschicht eine zweite Öffnung, die zur ersten Halbleiterschicht benachbart ist, und eine dritte Öffnung, die zur dritten Halbleiterschicht benachbart ist, wobei die zweite Öffnung und die dritte Halbleiterschicht mit der ersten Öffnung verbunden sind; und wobei das Verfahren ferner umfasst: Ausbilden eines ersten Spacers in der zweiten Öffnung; und Ausbilden eines zweiten Spacers in der dritten Öffnung. Fakultativ liegt in einigen Ausführungsformen ein Verhältnis einer Breite des zweiten Spacers im Bereich von 1 nm bis 3 nm. Fakultativ ist die zweite Öffnung in einigen Ausführungsformen breiter als die dritte Öffnung. Fakultativ ist in einigen Ausführungsformen eine Konzentration eines Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht an einer oberen Fläche und einer unteren Fläche der ersten Halbleiterschicht am höchsten. Fakultativ ist in einigen Ausführungsformen eine Konzentration des Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht in einem Inneren der ersten Halbleiterschicht am höchsten
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63112758 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: ein erstes Gategebiet, das eine erste Gatelänge aufweist, einen ersten Spacer auf einer Seitenwand des ersten Gategebiets, eine Halbleiterschicht über dem ersten Gategebiet, ein zweites Gategebiet über der Halbleiterschicht, wobei das zweite Gategebiet eine zweite Gatelänge aufweist, die der ersten Gatelänge gleich ist, und einen zweiten Spacer auf einer Seitenwand des zweiten Gategebiets, wobei der zweite Spacer breiter ist als der erste Spacer.
  2. Vorrichtung nach Anspruch 1, wobei eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, konvex ist.
  3. Vorrichtung nach Anspruch 1, wobei eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, konkav ist.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Seitenwand des ersten Gategebiets, die dem ersten Spacer zugewandt ist, gerade ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Seitenwand des ersten Spacers, die dem ersten Gategebiet entgegengesetzt ist, mit einer Seitenwand der Halbleiterschicht bündig ist.
  6. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Seitenwand des ersten Spacers, die dem ersten Gategebiet entgegengesetzt ist, von einer Seitenwand der Halbleiterschicht ausgespart ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, die ferner ein Source-/Draingebiet aufweist, das dem ersten Gategebiet und dem zweiten Gategebiet benachbart ist, wobei sich das Source-/Draingebiet zwischen der Halbleiterschicht und einer zweiten Halbleiterschicht erstreckt, wobei die zweite Halbleiterschicht unter dem ersten Gategebiet angeordnet ist.
  8. Vorrichtung nach Anspruch 7, wobei die zweite Halbleiterschicht breiter ist als die Halbleiterschicht.
  9. Transistor, aufweisend: eine erste Nanostruktur, eine zweite Nanostruktur über der ersten Nanostruktur, wobei die erste Nanostruktur breiter ist als die zweite Nanostruktur, eine Gatestruktur um die erste Nanostruktur und die zweite Nanostruktur, wobei die Gatestruktur aufweist: ein erstes Gebiet über der ersten Nanostruktur, und ein zweites Gebiet über der zweiten Nanostruktur, wobei das zweite Gebiet eine gleiche Gatelänge aufweist wie das erste Gebiet.
  10. Transistor nach Anspruch 9, wobei ein erster Spacer auf einer Seitenwand des ersten Gebiets der Gatestruktur breiter ist als ein zweiter Spacer auf einer Seitenwand des zweiten Gebiets der Gatestruktur.
  11. Transistor nach Anspruch 10, wobei eine Seitenwand des ersten Spacers auf eine Seitenwand der ersten Nanostruktur ausgerichtet ist.
  12. Transistor nach einem der Ansprüche 9 bis 11, der ferner ein Source-/Draingebiet aufweist, das zur Gatestruktur benachbart ist, wobei sich das Source-/Draingebiet zwischen der ersten Nanostruktur und der zweiten Nanostruktur erstreckt.
  13. Verfahren, umfassend: Abscheiden einer ersten Halbleiterschicht über einem Substrat, Abscheiden einer zweiten Halbleiterschicht über der ersten Halbleiterschicht, Abscheiden einer dritten Halbleiterschicht über der zweiten Halbleiterschicht, wobei eine Germaniumkonzentration der ersten Halbleiterschicht größer ist als die der dritten Halbleiterschicht, Ätzen einer ersten Öffnung durch die erste Halbleiterschicht, die zweite Halbleiterschicht und die dritte Halbleiterschicht, Ätzen der ersten Halbleiterschicht und der dritten Halbleiterschicht durch die erste Öffnung, wobei nach dem Ätzen der ersten Halbleiterschicht und der dritten Halbleiterschicht, die erste Halbleiterschicht eine gleiche Breite aufweist wie die dritte Halbleiterschicht, Ausbilden eines Source-/Draingebiets in der Öffnung, und Ersetzen der ersten Halbleiterschicht und der dritten Halbleiterschicht durch eine Gatestruktur, wobei die Gatestruktur um die zweite Halbleiterschicht angeordnet wird.
  14. Verfahren nach Anspruch 13, wobei eine Konzentration eines Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht größer ist als eine Konzentration eines Gruppe-III-Element-Dotierstoffs in der dritten Halbleiterschicht.
  15. Verfahren nach Anspruch 14, wobei der Gruppe-III-Element-Dotierstoff Bor ist.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das Aussparen der ersten Halbleiterschicht und der zweiten Halbleiterschicht eine zweite Öffnung, die zur ersten Halbleiterschicht benachbart ist, und eine dritte Öffnung, die zur dritten Halbleiterschicht benachbart ist, definiert, wobei die zweite Öffnung und die dritte Halbleiterschicht mit der ersten Öffnung verbunden sind, und wobei das Verfahren ferner umfasst: Ausbilden eines ersten Spacers in der zweiten Öffnung, und Ausbilden eines zweiten Spacers in der dritten Öffnung.
  17. Verfahren nach Anspruch 16, wobei ein Verhältnis einer Breite des zweiten Spacers im Bereich von 1 nm bis 3 nm liegt.
  18. Verfahren nach Anspruch 16 oder 17, wobei die zweite Öffnung breiter ist als die dritte Öffnung.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei eine Konzentration eines Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht an einer oberen Fläche und einer unteren Fläche der ersten Halbleiterschicht am höchsten ist.
  20. Verfahren nach einem der Ansprüche 13 bis 18, wobei eine Konzentration eines Gruppe-III-Element-Dotierstoffs in der ersten Halbleiterschicht in einem Inneren der ersten Halbleiterschicht am höchsten ist.
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