DE102021107846A1 - Halbleitervorrichtung und verfahren - Google Patents

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Shahaji B. More
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Abstract

Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein Gatedielektrikum über einem Substrat; eine Gateelektrode über dem Gatedielektrikum, wobei die Gateelektrode Folgendes aufweist: eine Austrittsarbeits-Einstellschicht über dem Gatedielektrikum; eine Klebstoffschicht über der Austrittsarbeits-Einstellschicht; eine Füllschicht über der Klebstoffschicht; und einen Hohlraum, der durch innere Oberflächen von zumindest einer der Füllschicht, der Klebstoffschicht und der Austrittsarbeits-Einstellschicht definiert ist, wobei ein Material der Gateelektrode an den inneren Oberflächen ein Austrittsarbeits-Einstellelement aufweist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/082,534 , eingereicht am 24. September 2020, und der vorläufigen US-Patentanmeldung Nr. 63/065,563 , eingereicht am 14. August 14, 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen werden.
  • HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass nacheinander isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleiter-Materialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerung der kleinsten Strukturbreite weiter, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines Finnen-Feldeffekttransistoren (FinFET: fin-like field-effect transistor - Finnen-Feldeffekttransistor) in einer dreidimensionalen Darstellung.
    • Die 2 bis 19B sind verschiedene Ansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • Die 20A und 20B sind Schnittansichten von FinFETs gemäß einigen Ausführungsformen.
    • Die 21A bis 22B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen anderen Ausführungsformen.
    • Die 23A und 23B sind Schnittansichten von FinFETs gemäß einigen anderen Ausführungsformen.
    • Die 24A bis 25B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen anderen Ausführungsformen.
    • Die 26A und 26B sind Schnittansichten von FinFETs gemäß einigen anderen Ausführungsformen.
    • 27 ist ein Spektrogramm, das die Zusammensetzung von Gateelektroden gemäß einigen Ausführungsformen darstellt.
    • 28 ist ein Diagramm, das Schwellenspannungen von Vorrichtungen gemäß einigen Ausführungsformen darstellt.
    • Die 29A bis 29C sind Schnittansichten von Gatestruktur-Schichtstapeln gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden Vorrichtungen mit Bereichen mit kurzen Kanallängen und Bereichen mit langen Kanallängen hergestellt. Gateelektroden werden über den Kanalbereichen hergestellt. Die Gateelektroden über den Bereichen mit kurzen Kanallängen werden so hergestellt, dass sie Hohlräume aufweisen, und die Gateelektroden über den Bereichen mit langen Kanallängen werden ohne Hohlräume (oder zumindest mit kleineren Hohlräumen) hergestellt. Ein oder mehrere Gatebehandlungsprozesse werden durchgeführt, um die Austrittsarbeiten der Vorrichtungen zu modifizieren. Der eine oder die mehreren Gatebehandlungsprozesse betreffen mehr die Gateelektroden mit Hohlräumen (z. B. die über den Bereichen mit kurzen Kanallängen) als die Gateelektroden ohne Hohlräume (z. B. die über den Bereichen mit langen Kanallängen). Folglich können der eine oder die mehreren Gatebehandlungsprozesse verwendet werden, um die Schwellenspannungen von einigen Vorrichtungen selektiv abzustimmen, selbst wenn der eine oder die mehreren Gatebehandlungsprozesse quer über ein gesamtes Substrat durchgeführt werden.
  • 1 zeigt ein Beispiel von vereinfachten Finnen-Feldeffekttransistoren (FinFETs) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen. Einige andere Strukturelemente der FinFETs (die nachfolgend erörtert werden) wurden zugunsten einer klaren Darstellung weggelassen. Die dargestellten FinFETs können so elektrisch verbunden oder gekoppelt werden, dass sie zum Beispiel als ein Transistor oder mehrere Transistoren, wie etwa zwei Transistoren, arbeiten.
  • Die FinFETs weisen Finnen 52 auf, die sich von einem Substrat 50 erstrecken. Flache Grabenisolationsbereiche 56 (STI-Bereiche) (STI: shallow trench isolation - flache Grabenisolation) sind über dem Substrat 50 angeordnet, und die Finnen 52 ragen über benachbarte STI-Bereiche 56 hinaus und ragen zwischen benachbarten STI-Bereichen 56 heraus. Obwohl die STI-Bereiche 56 so beschrieben/dargestellt werden, dass sie von dem Substrat 50 getrennt sind, kann der Begriff „Substrat“ in dieser Offenbarung so verwendet werden, dass er sich einfach auf das Halbleitersubstrat oder auf ein Halbleitersubstrat mit Isolationsbereichen bezieht. Obwohl die Finnen 52 als ein einziges, kontinuierliches Material des Substrats 50 dargestellt werden, können die Finnen 52 und/oder das Substrat 50 auch ein einziges Material oder eine Mehrzahl von Materialien aufweisen. In diesem Kontext beziehen sich die Finnen 52 auf die Teile, die sich zwischen den benachbarten STI-Bereichen 56 erstrecken.
  • Gatedielektrika 112 sind entlang von Seitenwänden und über Oberseiten der Finnen 52 angeordnet, und Gateelektroden 114 sind über den Gatedielektrika 112 angeordnet. Source/Drain-Bereiche 88 sind auf gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gatedielektrika 112 und Gateelektroden 114 angeordnet. Gate-Abstandshalter 82 trennen die Source/Drain-Bereiche 88 von den Gatedielektrika 112 und den Gateelektroden 114. Ein Zwischenschichtdielektrikum (ILD) 92 (ILD: interlayer dielectric - Zwischenschichtdielektrikum) ist über den Source/Drain-Bereichen 88 und den STI-Bereichen 56 angeordnet. Bei Ausführungsformen, bei denen mehrere Transistoren hergestellt werden, können die Source/Drain-Bereiche 88 von verschiedenen Transistoren gemeinsam genutzt werden. Bei Ausführungsformen, bei denen ein Transistor aus mehreren Finnen 52 hergestellt wird, können benachbarte Source/Drain-Bereiche 88 elektrisch verbunden werden, wie zum Beispiel durch Verschmelzen der Source/Drain-Bereiche 88 durch epitaxiales Aufwachsen oder durch Koppeln der Source/Drain-Bereiche 88 mit einem gleichen Source/Drain-Kontakt.
  • 1 zeigt weiterhin mehrere Bezugsquerschnitte. Querschnitt A-A verläuft entlang einer Längsachse einer Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Bereichen 88 der FinFETs. Querschnitt B-B ist senkrecht zu dem Querschnitt A-A und verläuft entlang einer Längsachse einer Gateelektrode 114 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung des Stromflusses zwischen den Source/Drain-Bereichen 88 der FinFETs ist. Querschnitt C-C ist parallel zu dem Querschnitt B-B und verläuft durch die Source/Drain-Bereiche 88 der FinFETs. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Bezugsquerschnitte.
  • Die 2 bis 19B sind verschiedenen Ansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2, 3 und 4 sind dreidimensionale Darstellungen. Die 5A, 6A, 7A, 8A, 9A, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 18A und 19A sind Schnittansichten, die entlang eines ähnlichen Querschnitts wie Bezugsquerschnitt A-A in 1 dargestellt sind. Die 5B, 6B, 7B, 8B, 9B, 15A, 15B, 16A, 16B, 17A, 17B, 18B und 19B sind Schnittansichten, die entlang eines ähnlichen Querschnitts wie Bezugsquerschnitt B-B in 1 dargestellt sind. Die 6C und 6D sind Schnittansichten, die entlang eines ähnlichen Querschnitts wie Bezugsquerschnitt C-C in 1 dargestellt sind.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) (SOI: semiconductor-on-insulator - Halbleiter-auf-Isolator) oder dergleichen sein, das dotiert sein kann (z. B. mit einem p-Dotierungsstoff oder einem n-Dotierungsstoff) oder undotiert ist. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht hergestellt ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht) (BOX: buried oxide - vergrabenes Oxid), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie etwa ein mehrschichtiges oder ein Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren (NMOS: n-type metal-oxide semiconductor - n-Metalloxidhalbleiter), z. B. n-FinFETs, verwendet werden. Der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren (PMOS: p-type metal-oxide semiconductor; p-Metalloxidhalbleiter), z. B. p-FinFETs, verwendet werden. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein, und eine Anzahl von Vorrichtungselementen (z. B. anderen aktiven Vorrichtungen, dotierten Bereichen, Isolationsstrukturen, usw.) kann zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein.
  • Finnen 52 werden in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Das Ätzen kann mit jedem geeigneten Ätzverfahren erfolgen, wie etwa mit reaktiver Ionenätzung (RIE) (RIE: reactive ion etching - reaktive Ionenätzung), Neutralstrahlätzung (NBE) (NBE: neutral beam etching - Neutralstrahlätzung) oder dergleichen oder eine Kombination davon. Der Ätzprozess kann anisotrop sein.
  • Die Finnen 52 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen 52 verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Finnen 52 verbleiben.
  • STI-Bereiche 56 werden über dem Substrat 50 und zwischen benachbarten Finnen 52 hergestellt. Beispielsweise kann zur Herstellung der STI-Bereiche 56 ein Isoliermaterial über dem Substrat 50 und zwischen benachbarten Finnen 52 hergestellt werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein, und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) (HDP-CVD: high-density plasma chemical vapor deposition), fließfähige chemische Aufdampfung (FCVD) (FCVD: flowable chemical vapor deposition) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten, um das Material in ein anderes Material, wie etwa ein Oxid, umzuwandeln) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen ist das Isoliermaterial Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nach dem Abscheiden des Isoliermaterials kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial so abgeschieden, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Obwohl die STI-Bereiche 56 als eine einzige Schicht dargestellt sind, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Bei einigen Ausführungsformen kann zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnen 52 hergestellt werden. Danach kann ein Füllmaterial, wie etwa die vorstehend beschriebenen, über dem Belag abgeschieden werden. Dann wird ein Entfernungsprozess auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical-mechanical polishing), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass die Oberseiten der Finnen 52 und das Isoliermaterial koplanar sind (innerhalb von Prozessschwankungen), nachdem der Planarisierungsprozess beendet ist. Bei Ausführungsformen, bei denen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, so dass die Oberseiten der Maske beziehungsweise der Finnen 52 und das Isoliermaterial koplanar sind (innerhalb von Prozessschwankungen), nachdem der Planarisierungsprozess beendet ist. Das Isoliermaterial wird dann ausgespart, um die STI-Bereiche 56 herzustellen. Das Isoliermaterial wird so ausgespart, dass die oberen Teile der Finnen 52 in dem n-Bereich 50N und in dem p-Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Außerdem können die Oberseiten der STI-Bereiche 56 eine ebene Oberfläche, wie dargestellt ist, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon aufweisen. Die Oberseiten der STI-Bereiche 56 können durch einen geeigneten Ätzprozess eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial selektiv ist (z. B. das Isoliermaterial mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt) ausgespart werden. Es kann zum Beispiel eine Oxidentfernung z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) (dHF: diluted hydrofluoric acid) verwendet werden.
  • Der unter Bezugnahme auf 2 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 52 durch einen Prozess des epitaxialen Aufwachsens hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das tieferliegende Substrat 50 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen und Finnen bilden. Außerdem können bei einigen Ausführungsformen, heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 ausgespart werden, und ein Material, das von dem der Finnen 52 verschieden ist, kann über dem ausgesparten Material epitaxial aufgewachsen werden. Bei diesen Ausführungsformen weisen die Finnen 52 sowohl das ausgesparte Material als auch das epitaxial aufgewachsene Material, das über dem ausgesparten Material angeordnet ist, auf. Bei noch einer anderen Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaxiale Strukturen können dann in den Gräben unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Finnen 52 bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorhergehende und nachfolgende Implantationen vermieden werden, obwohl In-Situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • Weiterhin kann es vorteilhaft sein, in dem n-Bereich 50N (z. B. einem NMOS-Bereich) ein Material, das von dem Material in dem p-Bereich 50P (z. B. einem PMOS-Bereich) verschieden ist, epitaxial aufzuwachsen. Bei verschiedenen Ausführungsformen können die oberen Teile der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen hergestellt werden. Verfügbare Materialien zum Herstellen des III-V-Verbindungshalbleiters sind unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Weiterhin können geeignete Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem n-Bereich 50N hergestellt werden, und eine n-Wanne kann in dem p-Bereich 50P hergestellt werden. Bei einigen Ausführungsformen werden eine p-Wanne oder eine n-Wanne sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P hergestellt.
  • Bei den Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotoresists und/oder anderer Masken (nicht dargestellt) durchgeführt werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den p-Bereich 50P freizulegen. Das Fotoresist kann durch ein Aufschleuderverfahren hergestellt werden und unter Verwendung von geeigneten Fotolithografieverfahren strukturiert werden. Nach Strukturierung des Fotoresists werden n-Dotierungsstoffe in dem p-Bereich 50P implantiert, und das Fotoresist kann als Maske fungieren, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich bis zu einer Konzentration von gleich oder kleiner als etwa 1018 cm-3, wie etwa in dem Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3 implantiert werden. Nach der Implantation wird das Fotoresist entfernt, wie zum Beispiel mit einem geeigneten Ablöseprozess.
  • Nach der Implantation in dem p-Bereich 50P wird ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem p-Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den n-Bereich 50N freizulegen. Das Fotoresist kann durch ein Aufschleuderverfahren hergestellt werden und unter Verwendung von geeigneten Fotolithografieverfahren strukturiert werden. Nach Strukturierung des Fotoresists werden p-Dotierungsstoffe in dem n-Bereich 50N implantiert, und das Fotoresist kann als Maske fungieren, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich bis zu einer Konzentration von gleich oder kleiner als etwa 1018 cm-3, wie etwa in dem Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3 implantiert werden. Nach der Implantation kann das Fotoresist entfernt werden, wie zum Beispiel mit einem geeigneten Ablöseprozess.
  • Nach der Implantation des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und p- und/oder n-Dotierungsstoffe, die implantiert wurden, zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien von epitaxialen Finnen in situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden, obwohl In-Situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • In 3 wird eine dielektrische Dummy-Schicht 62 auf den Finnen 52 hergestellt. Die dielektrische Dummy-Schicht 62 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen aufweisen, und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 64 wird über der dielektrischen Dummy-Schicht 62 hergestellt, und eine Maskenschicht 66 wird über der Dummy-Gateschicht 64 hergestellt. Die Dummy-Gateschicht 64 kann über der dielektrischen Dummy-Schicht 62 abgeschieden und dann zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 66 kann über der Dummy-Gateschicht 64 abgeschieden werden. Die Dummy-Gateschicht 64 kann aus einem leitfähigen oder einem nicht leitfähigen Material hergestellt sein, das aus der folgenden Gruppe gewählt werden kann: amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle. Die Dummy-Gateschicht 64 kann durch physikalische Aufdampfung (PVD) (PVD: physical vapor deposition), chemische Aufdampfung (CVD) (CVD: chemical vapor deposition), Sputterdeposition oder andere Verfahren zum Abscheiden des gewählten Materials abgeschieden werden kann. Die Dummy-Gateschicht 64 kann aus anderen Materialien hergestellt werden, die gegenüber der Ätzung von Isolationsbereichen, z. B. der STI-Bereiche 56 und/oder der dielektrischen Dummy-Schicht 62 eine hohe Ätzselektivität aufweisen. Die Maskenschicht 66 kann eine oder mehrere Schichten aus zum Beispiel Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzige Dummy-Gateschicht 64 und eine einzige Maskenschicht 66 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt. Bei der gezeigten Ausführungsform bedeckt die dielektrische Dummy-Schicht 62 die STI-Bereiche 56, indem sie sich über die STI-Bereiche 56 und zwischen der Dummy-Gateschicht 64 und den STI-Bereichen 56 erstreckt. Bei einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 62 nur die Finnen 52.
  • In 4 kann die Maskenschicht 66 unter Verwendung von geeigneten Fotolithografie- und Ätzverfahren strukturiert werden, um Masken 76 herzustellen. Die Struktur der Masken 76 kann dann auf die Dummy-Gateschicht 64 übertragen werden, um Dummy-Gates 74 herzustellen. Bei einigen Ausführungsformen wird die Struktur der Masken 76 mit einem geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 62 übertragen, um Dummy-Dielektrika 72 herzustellen. Die Dummy-Gates 74 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 76 kann verwendet werden, um jedes der Dummy-Gates 74 physisch von benachbarten Dummy-Gates 74 zu trennen. Die Dummy-Gates 74 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung der Finnen 52 ist.
  • Die 5A bis 19B zeigen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen der Ausführungsformen. Die 5A bis 19B zeigen Strukturelemente in beiden Bereichen, in dem n-Bereich 50N und dem p-Bereich 50P. Zum Beispiel sind die in den 5A bis 19B gezeigten Strukturen sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P anwendbar. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden im Begleittext zu jeder Figur beschrieben.
  • In den 5A und 5B werden Gate-Abstandshalter 82 auf Seitenwänden der Dummy-Gates 74 und der Masken 76 hergestellt. Die Gate-Abstandshalter 82 können durch konformes Abscheiden von einem oder mehreren Isoliermaterialien und nachfolgendes Ätzen des einen oder der mehreren Isoliermaterialien hergestellt werden. Das eine oder die mehreren Isoliermaterialien können aus dielektrischen Low-k-Materialien wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid, einer Kombination davon oder dergleichen hergestellt werden, die durch einen konformen Abscheidungsprozess wie etwa chemische Aufdampfung (CVD): chemical vapor deposition), plasmaunterstützte chemische Aufdampfung (PECVD: plasma enhanced chemical vapor deposition), Atomlagenabscheidung (ATD: atomic layer deposition) oder dergleichen abgeschieden werden kann. Von dem einen oder mehreren Isoliermaterialien bleiben beim Ätzen Teile auf den Seitenwänden der Dummy-Gates 74 und der Masken 76 zurück (die folglich die Gate-Abstandshalter 82 bilden). Nach dem Ätzen können die Gate-Abstandshalter 82 gerade Seitenwände (wie dargestellt) oder gekrümmte Seitenwände (nicht dargestellt) aufweisen. Bei einigen Ausführungsformen sind das eine oder die mehreren Isoliermaterialien der Gate-Abstandshalter 82 Siliziumoxidcarbonitrid (z. B. SiOxNyC1-x-y, wobei x und y im Bereich von 0 bis 1 liegen). Zum Beispiel kann jede Schicht des Isoliermaterials eine ähnliche oder eine verschiedene Zusammensetzung von Siliziumoxidcarbonitrid aufweisen.
  • Es können auch Implantationen für leicht dotierte Source/Drain-Bereiche 86 (LDD-Bereiche) (LDD: lightly doped source/drain - leicht dotierte Source/Drain) durchgeführt werden. Bei den Ausführungsformen mit verschiedenen Arten von Vorrichtungen kann, ähnlich den zuvor erörterten Implantationen für die Wannen, eine Maske, wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P freigelegt wird, und Dotierungsstoffe einer geeigneten Art (z. B. p-Dotierungsstoffe) können in die freigelegten Finnen 52 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N freigelegt wird, und Dotierungsstoffe einer geeigneten Art (z. B. n-Dotierungsstoffe) können in die freigelegten Finnen 52 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Dotierungsstoffe können beliebige der zuvor erörterten n-Dotierungsstoffe sein, und, die p-Dotierungsstoffe können beliebige der zuvor erörterten p-Dotierungsstoffe sein. Die LDD-Bereiche 86 können eine Konzentration von Dotierungsstoffen in dem Bereich von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Temperprozess kann durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten Dotierungsstoffe zu aktivieren.
  • In den 6A und 6B werden epitaxiale Source/Drain-Bereiche 88 in den Finnen 52 hergestellt. Die epitaxialen Source/Drain-Bereiche 88 werden so in den Finnen 52 hergestellt, dass jedes Dummy-Gate 74 zwischen jeweils benachbarten Paaren der epitaxialen Source/Drain-Bereiche 88 angeordnet ist. Bei einigen Ausführungsformen können sich die epitaxialen Source/Drain-Bereiche 88 in die Finnen 52 erstrecken und können diese auch durchdringen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 82 verwendet, um die epitaxialen Source/Drain-Bereiche 88 durch einen geeigneten seitlichen Anstand von den Dummy-Gates 74 zu trennen, so dass die epitaxialen Source/Drain-Bereiche 88 anschließend hergestellte Gates der resultierenden FinFETs nicht kurzschließen. Ein Material der epitaxialen Source/Drain-Bereiche 88 kann so ausgewählt werden, dass es Spannung in den jeweiligen Kanalbereichen 58 ausübt, wodurch die Leistung verbessert wird.
  • Die epitaxialen Source/Drain-Bereiche 88 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P und Ätzen der Source/Drain-Bereiche der Finnen 52 in dem n-Bereich 50N hergestellt werden, um Aussparungen in den Finnen 52 zu bilden. Die Aussparungen können sich durch die LDD-Bereiche 86 erstrecken (siehe 5A). Dann werden die epitaxialen Source/Drain-Bereiche 88 in dem n-Bereich 50N in den Aussparungen epitaxial aufgewachsen. Die epitaxialen Source/Drain-Bereiche 88 können jedes geeignete Material aufweisen, das für n-FinFETs angemessen ist. Wenn zum Beispiel die Finnen 52 aus Silizium sind, können die epitaxialen Source/Drain-Bereiche 88 in dem n-Bereich 50N Materialien aufweisen, die eine Zugspannung in den Kanalbereichen 58 ausüben, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Bereiche 88 in dem n-Bereich 50N können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Fasen aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 88 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N und Ätzen der Source/Drain-Bereiche der Finnen 52 in dem p-Bereich 50P hergestellt werden, um Aussparungen in den Finnen 52 zu bilden. Die Aussparungen können sich durch die LDD-Bereiche 86 erstrecken (siehe 5A). Dann werden die epitaxialen Source/Drain-Bereiche 88 in dem p-Bereich 50P in den Aussparungen epitaxial aufgewachsen. Die epitaxialen Source/Drain-Bereiche 88 können jedes geeignete Material aufweisen, das für p-FinFETs angemessen ist. Wenn zum Beispiel die Finnen 52 aus Silizium sind, können die epitaxialen Source/Drain-Bereiche 88 in dem p-Bereich 50P Materialien aufweisen, die eine Druckspannung in den Kanalbereichen 58 ausüben, wie etwa Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Bereiche 88 in dem p-Bereich 50P können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
  • In die epitaxialen Source/Drain-Bereiche 88 und/oder die Finnen 52 können Dotierungsstoffe implantiert werden, um Source/Drain-Bereiche, ähnlich wie im vorstehend erörterten Prozess zum Herstellen der LDD-Bereiche 86, herzustellen, und anschließend kann ein Temperprozess durchgeführt werden. Die Source/Drain-Bereiche können eine Dotierungskonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die n- und/oder p-Dotierungsstoffe für die Source/Drain-Bereiche können jeder der vorstehend erörterten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die epitaxialen Source/Drain-Bereiche 88 in situ während des Aufwachsens dotiert werden.
  • Im Ergebnis des Epitaxieprozesses, der zum Herstellen der epitaxialen Source/Drain-Bereiche 88 in dem n-Bereich 50N und dem p-Bereich 50P verwendet wird, weisen Oberseiten der epitaxialen Source/Drain-Bereiche Facetten auf, die sich seitlich auswärts über Seitenwände der Finnen 52 hinaus ausdehnen. Bei einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Bereiche 88 verschmelzen, wie in 6C gezeigt ist. Bei einigen Ausführungsformen bleiben benachbarte epitaxiale Source/Drain-Bereiche 88 getrennt, nachdem der Epitaxieprozess beendet ist, wie in 6D gezeigt ist. Die Abstandshalter-Ätzung, die zum Herstellen der Abstandshalter 82 verwendet wird, kann so eingestellt werden, dass auch Finnen-Abstandshalter 84 auf Seitenwänden der Finnen 52 gebildet werden. Bei der gezeigten Ausführungsform bedecken die Finnen-Abstandshalter 84 Teile der Seitenwände der Finnen 52, die sich über den STI-Bereichen 56 erstrecken und so das epitaxiale Wachstum blockieren. Die Finnen-Abstandshalter 84 zwischen benachbarten Finnen 52 können verschmolzen (wie dargestellt), oder sie können getrennt sein. Bei einer anderen Ausführungsform wird die Abstandshalter-Ätzung, die zum Herstellen der Gate-Abstandshalter 82 verwendet wird, so eingestellt, dass keine Finnen-Abstandshalter 84 auf den STI-Bereichen 56 gebildet werden, so dass die epitaxial aufgewachsenen Bereiche sich auf die Oberfläche der STI-Bereiche 56 erstrecken können.
  • In den 7A und 7B wird ein erstes Zwischenschicht-Dielektrikum (ILD) 92 (ILD: interlayer dielectric - Zwischenschicht-Dielektrikum) über den epitaxialen Source/Drain-Bereichen 88, den Gate-Abstandshaltern 82, den STI-Bereichen 56 und den Masken 76 (wenn vorhanden) oder den Dummy-Gates 74 abgeschieden. Das erste ILD 92 kann aus einem dielektrischen Material hergestellt werden und kann mit jedem geeigneten Verfahren, wie etwa chemischer Aufdampfung (CVD: chemical vapor deposition), plasmaunterstützter chemischer Aufdampfung (PECVD: plasma enhanced chemical vapor deposition) oder fließfähiger CVD (FCVD: flowable CVD), abgeschieden werden. Geeignete dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen umfassen. Andere mit einem geeigneten Prozess hergestellte Isoliermaterialien können verwendet werden.
  • Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 90 (CESL: contact etch stop layer) zwischen dem ersten ILD 92 und den epitaxialen Source/Drain-Bereichen 88, den Gate-Abstandshaltern 82, den STI-Bereichen 56 und den Masken 76 (wenn vorhanden) oder den Dummy-Gates 74 hergestellt. Die CESL 90 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, das eine niedrigere Ätzrate als das Material des ersten ILDs 92 hat, aufweisen.
  • In den 8A und 8B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILDs 92 mit den Oberseiten der Masken 76 (wenn vorhanden) oder der Dummy-Gates 74 auf gleiche Höhe zu bringen. Der Planarisierungsprozess kann auch die Masken 76 auf den Dummy-Gates 74 und Teilen der Gate-Abstandshalter 82 entlang von Seitenwänden der Masken 76 entfernen. Nach dem Planarisierungsprozess sind die Oberseiten der Dummy-Gates 74, der Gate-Abstandshalter 82 und des ersten ILDs 92 koplanar (innerhalb von Prozessschwankungen). Dementsprechend werden die Oberseiten der Dummy-Gates 74 durch das erste ILD 92 freigelegt. Bei einigen Ausführungsformen können die Masken 76 verbleiben, und in diesem Fall werden die Oberseite des ersten ILDs 92 und die Oberseiten der Masken 76 durch den Planarisierungsprozess auf gleiche Höhe gebracht.
  • In den 9A und 9B werden die Masken 76 (wenn vorhanden) und die Dummy-Gates 74, und optional die Dummy-Dielektrika 72, entfernt und durch Ersatz-Gatestrukturen ersetzt. Die Ersatz-Gatestrukturen umfassen Gatedielektrika 112 und Gateelektroden 114. Wie nachfolgend detaillierte erörtert werden wird, werden die Ersatz-Gatestrukturen mit verschiedenen Kanallängen in verschiedenen Bereichen hergestellt, und verschiedene Behandlungsprozesse werden während des Gate-Ersatzprozesses durchgeführt, so dass Vorrichtungen mit verschiedenen Schwellenspannungen in den verschiedenen Bereichen hergestellt werden.
  • Die 10A bis 15B sind Schnittansichten von Zwischenstufen bei der Herstellung von Ersatz-Gatestrukturen gemäß einigen Ausführungsformen. Strukturelemente in Bereichen, die einem Bereich 50R in 9A ähneln, werden gezeigt. In dem gezeigten Prozess werden die Dummy-Dielektrika 72 und die Dummy-Gates 74 ersetzt. Bei einigen Ausführungsformen werden die Dummy-Dielektrika 72 in einem ersten Bereich eines Dies (z. B. in einem Kern-Logikbereich) entfernt und verbleiben in einem zweiten Bereich des Dies (z. B. in einem Eingangs-/Ausgangsbereich). Mit anderen Worten, der gezeigte Gate-Ersatzprozess kann in dem ersten Bereich des Dies (z. B. in dem Kern-Logikbereich) durchgeführt werden, und ein Gate-Ersatzprozess, bei dem die Dummy-Dielektrika 72 nicht entfernt werden, kann in dem zweiten Bereich des Dies (z. B. in dem Eingangs-/Ausgangsbereich) durchgeführt werden.
  • Die 10A, 11A, 12A, 13A und 14A zeigen einen dicht besetzten Bereich 50D, in dem Ersatz-Gatestrukturen hergestellt werden. Die Gatestrukturen in dem dicht besetzten Bereich 50D weisen Kanalbereiche 58 mit kurzen Längen, wie etwa Kanallängen von weniger als etwa 10 nm, auf. Kurze Kanallängen sind für einige Arten von Vorrichtungen wünschenswert, wie etwa Vorrichtungen, die mit hohen Geschwindigkeiten arbeiten. Die 10B, 11B, 12B, 13B und 14B zeigen einen dünn besetzten Bereich 50S, in dem Ersatz-Gatestrukturen hergestellt werden. Die Gatestrukturen in dem dünn besetzten Bereich 50S weisen Kanalbereiche 58 mit langen Längen, wie etwa Kanallängen von mehr als etwa 18 nm, auf. Lange Kanallängen sind für einige Arten von Vorrichtungen wünschenswert, wie etwa Vorrichtungen die mit hoher Leistung arbeiten oder in Anwendungen, bei denen Leckverluste gering sein müssen. Allgemeiner gesagt, die Kanallängen von Vorrichtungen in dem dicht besetzten Bereich 50D sind kürzer als die Kanallängen von Vorrichtungen in dem dünn besetzten Bereich 50S. Folglich sind die Gate-Abstandshalter 82 in dem dicht besetzten Bereich 50D näher zueinander angeordnet als die Gate-Abstandshalter 82 in dem dünn besetzten Bereich 50S. Außerdem weisen die Gatestrukturen in dem dicht besetzten Bereich 50D eine größere Dichte als die Gatestrukturen in dem dünn besetzten Bereich 50S auf. Die Bereiche 50D, 50S werden gleichzeig bearbeitet und werden zusammen erörtert. Eine einzelne Finne 52 wird in jedem der Bereiche 50D, 50S gezeigt, aber es dürfte klar sein, dass jeder der Bereiche 50D, 50S Finnen 52 aus beiden der Bereiche 50N, 50P aufweisen kann. Mit anderen Worten, der dicht besetzte Bereich 50D und der dünn besetzte Bereich 50S können jeweils n-Vorrichtungen und p-Vorrichtungen aufweisen.
  • In den 10A und 10B werden die Masken 76 (wenn vorhanden) und die Dummy-Gates 74 in einem oder mehreren Ätzschritten entfernt, so dass Aussparungen 94 zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 82 gebildet werden. Die Aussparungen 94 legen die Seitenwände der Gate-Abstandshalter 82 frei. Bei einigen Ausführungsformen werden die Dummy-Gates 74 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess mit einem oder mehreren Reaktionsgasen umfassen, der die Dummy-Gates 74 selektiv mit einer höheren Ätzrate als das erste ILD 92 oder die Gate-Abstandshalter 82 ätzt. Jede Aussparung 94 befindet sich über einem Kanalbereich 58 einer jeweiligen Finne 52. Während des Entfernens können die Dummy-Dielektrika 72 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 74 geätzt werden. Nach dem Entfernen der Dummy-Gates 74 können die Dummy-Dielektrika 72 dann optional entfernt werden.
  • Während des Strukturierens der Dummy-Gates 74 können Aufladungseffekte der Leiterbahnenstruktur (engl. Pattern Loading Effects) (PLE) dazu führen, dass Seitenwände der Teile der Dummy-Gates 74, die den Finnen 52 nahe sind, weniger geätzt werden als Seitenwände der Teile der Dummy-Gates 74, die von den Finnen 52 entfernt sind. Die PLE sind in dem dicht besetzten Bereich 50D deutlicher als in dem dünn besetzten Bereich 50S, und sie können sich mit zunehmender Verkleinerung der Technik verschärfen (z. B. mit zunehmenden Seitenverhältnissen der Dummy-Gates 74). Daraufhin, können Aussparungen 94D in dem dicht besetzten Bereich 50D eine Flaschenprofilform aufweisen, während Aussparungen 94S in dem dünn besetzten Bereich 50S eine Vierseitprofilform aufweisen können. Bei einigen Ausführungsformen sind die Seitenwände der Gate-Abstandshalter 82 in dem dicht besetzten Bereich 50D gewölbte Seitenwände, während die Seitenwände der Gate-Abstandshalter 82 in dem dünn besetzten Bereich 50S gerade Seitenwände sind (oder zumindest weniger gewölbt sind als die Seitenwände der Gate-Abstandshalter 82 in dem dicht besetzten Bereich 50D).
  • Die Flaschenprofilform der Aussparungen 94D wird durch die Breiten W1, W2 definiert, die in 10A gezeigt sind. Im Einzelnen weisen die Aussparungen 94D jeweils einen Hauptteil 94DM mit einer ersten Breite W1 und einen Halsteil 94DN mit einer zweiten Breite W2 auf. Die Breite W1 kann in dem Bereich von etwa 5 nm bis etwa 30 nm liegen, und die Breite W2 kann in dem Bereich von etwa 3 nm bis etwa 20 nm liegen. Die erste Breite W1 ist größer als die zweite Breite W2. Außerdem nimmt die erste Breite W1 durch die Hauptteile 94DM in einer Richtung D1, die sich von den Oberseiten der Finnen 52 weg erstreckt, zu, bis sie eine maximale Breite erreicht, und dann nimmt sie durch die Hauptteile 94DM in der Richtung D1 ab. Die zweite Breite W2 kann eine konstante Breite durch die Halssteile 94DN entlang der Richtung D1 sein.
  • Die Vierseitprofilform der Aussparungen 94S wird durch die Breite W3, die in 10B gezeigt ist, definiert. Im Einzelnen weisen die Aussparungen 94S jeweils einen einzigen Teil mit einer dritten Breite W3 auf. Die dritte Breite W3 kann in dem Bereich von etwa 20 nm bis etwa 80 nm liegen. Die dritte Breite W3 ist größer als die erste Breite W1 und die zweite Breite W2. Die dritte Breite W3 kann eine konstante Breite entlang einer Richtung D1 sein, die sich von den Oberseiten der Finnen 52 weg erstreckt.
  • In den 11A und 11B werden eine dielektrische Gateschicht 102 und Gateelektrodenschichten 104 in den Aussparungen 94 abgeschieden. Die dielektrische Gateschicht 102 und die Gateelektrodenschichten 104 weisen eine Mehrzahl von Unterschichten auf. Beispielhafte Schichtstapel für die dielektrische Gateschicht 102 und die Gateelektrodenschichten 104 werden in den 29A bis 29C gemäß verschiedenen Ausführungsformen gezeigt und werden in Verbindung mit den 11A und 11B beschrieben.
  • Die dielektrische Gateschicht 102 wird in den Aussparungen 94 abgeschieden, wie etwa auf den Oberseiten der Finnen 52 und den Seitenwänden der Gate-Abstandshalter 82. Die dielektrische Gateschicht 102 kann auch auf den Oberseiten des ersten ILDs 92 hergestellt werden. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 102 eine oder mehrere Schichten Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilicat oder dergleichen auf. Obwohl die dielektrische Gateschicht 102 bei dieser Ausführungsform als einschichtig gezeigt wird, kann die dielektrische Gateschicht 102 bei einigen Ausführungsformen mehrere Unterschichten aufweisen. Zum Beispiel kann die dielektrische Gateschicht 102 eine Grenzflächenschicht 102A (29A bis 29C) aus Siliziumoxid, die durch thermische oder chemische Oxidation hergestellt wird, und ein darüber liegendes dielektrisches High-k-Material 102B (29A bis 29C), wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon aufweisen. Die dielektrische Gateschicht 102 kann eine dielektrische Schicht mit einem k-Wert größer als etwa 7,0 aufweisen. Die Verfahren zur Herstellung der dielektrischen Gateschicht 102 können Molekularstrahlabscheidung (MBD) (MBD: molecular beam deposition), ALD, PECVD und dergleichen umfassen. Bei Ausführungsformen, bei denen Teile der Dummy-Dielektrika 72 in den Aussparungen 94 verbleiben, weist die dielektrische Gateschicht 102 ein Material des Dummy-Dielektrikums 72 (z. B. Siliziumoxid) auf.
  • Optional werden Teile der dielektrischen Gateschicht 102 mit einem Dipol-induzierenden Element dotiert. Zum Beispiel kann eine Dotierungsschicht aus einem Dipol-induzierenden Element über der dielektrischen Gateschicht 102 hergestellt werden, und ein Temperprozess kann durchgeführt werden, um das Dipol-induzierende Element aus der Dotierungsschicht in die dielektrische Gateschicht 102 zu treiben. Die Dotierungsschicht kann aus einem Oxid, Nitrid oder Carbid eines Dipol-induzierenden Elements wie etwa Lanthan, Aluminium, Scandium, Ruthenium, Zirconium, Erbium, Magnesium, Strontium oder dergleichen hergestellt werden und mit ALD, CVD, PVD oder anderen geeigneten Abscheidungsverfahren abgeschieden werden. Bei einigen Ausführungsformen wird die Dotierungsschicht aus einem Oxid von Lanthan, z. B. LaOx, hergestellt. Einige Ausführungsformen können mehrere Dotierungsschichten verwenden. Zum Beispiel kann eine erste Dotierungsschicht in einem ersten Bereich (z. B. dem dicht besetzten Bereich 50D) hergestellt werden, und eine zweite Dotierungsschicht kann in einem zweiten Bereich (z. B. in dem dünn besetzten Bereich 50S) hergestellt werden. Die Dotierungsschichten in den verschiedenen Bereichen haben verschiedene Dicken und/oder weisen verschiedene Dipol-induzierende Elemente auf. Das Vorhandensein, die Dicke und das Material der Dotierungsschichten kann auf der Grundlage der gewünschten Schwellenspannungen der herzustellenden Vorrichtungen variiert werden. Zum Beispiel können Dotierungsteile der dielektrischen Gateschicht 102 mit Lanthan die Schwellenspannungen der Vorrichtungen, die hergestellt werden, mit diesen dotierten Teilen der dielektrischen Gateschicht 102 verringern. Sobald der Temperprozess abgeschlossen ist, wird die dielektrische Gateschicht 102 mit dem Dipol-induzierenden Element (z. B. Lanthan) dotiert, und die Dotierungsschichten können dann entfernt werden, wie zum Beispiel mit einem geeigneten Ätzprozess.
  • Der vorstehend beschriebene Prozess ist einfach ein Beispiel dafür, wie die dielektrische Gateschicht 102 hergestellt und mit einem Dipol-induzierenden Element dotiert werden kann. Andere Verfahren können verwendet werden, um dotierte dielektrische Gateschichten herzustellen. Zum Beispiel kann eine erste dielektrische Gate-Unterschicht hergestellt werden, eine Dotierungsschicht über der ersten dielektrischen Gate-Unterschicht abgeschieden werden und ein Temperprozess durchgeführt werden, um das Dipol-induzierende Element aus der Dotierungsschicht in die erste dielektrische Gate-Unterschicht zu treiben. Die Dotierungsschicht kann dann entfernt werden, und eine zweite dielektrische Gate-Unterschicht kann über der ersten dielektrischen Gate-Unterschicht abgeschieden werden. Folglich kann die erste dielektrische Gate-Unterschicht dotiert sein, während die zweite dielektrische Gate-Unterschicht nicht dotiert ist.
  • Die Gateelektrodenschichten 104 werden über der dielektrischen Gateschicht 102 und in den Aussparungen 94 abgeschieden. Die Gateelektrodenschichten 104 können metallhaltiges Material wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Insbesondere weisen die Gateelektrodenschichten 104 eine Anzahl von Austrittsarbeits-Einstellschichten 104A, eine Anzahl von Klebstoffschichten 104B und eine Füllschicht 104C auf.
  • Die Austrittsarbeits-Einstellschichten 104A weisen ein geeignetes Material auf, mit dem eine Austrittsarbeit einer Vorrichtung auf einen in Bezug auf die Anwendung der herzustellenden Vorrichtung gewünschten Betrag eingestellt werden kann, und können mit jedem geeigneten Abscheidungsprozess abgeschieden werden. Zum Beispiel können die Austrittsarbeits-Einstellschichten 104A aus Aluminium, Aluminiumnitrid, Titanaluminid, Tantalaluminium, Titancarbonnitrid oder dergleichen hergestellt werden, das mit ALD, CVD, PVD oder dergleichen abgeschieden werden kann. Bei einigen Ausführungsformen werden die Austrittsarbeits-Einstellschichten 104A mit einem konformen Prozess wie etwa ALD abgeschieden, der eine gleichmäßigere Schichtdicke zulässt. Bei einigen Ausführungsformen werden die Austrittsarbeits-Einstellschichten 104A mit einem nicht konformen Prozess wie etwa PVD abgeschieden, der einen größeren Produktionsdurchsatz zulässt. Obwohl die Austrittsarbeits-Einstellschichten 104A bei dieser Ausführungsform als einschichtig gezeigt werden, können die Austrittsarbeits-Einstellschichten 104A bei einigen Ausführungsformen mehrere Unterschichten aufweisen. Zum Beispiel können die Austrittsarbeits-Einstellschichten 104A eine erste Einstellschicht 104A1 (siehe 29A bis 29C) aufweisen, können eine zweite Einstellschicht 104A2 (siehe 29B und 29C) aufweisen und können außerdem eine dritte Einstellschicht 104A3 (siehe 29C) aufweisen. Bei einigen Ausführungsformen wird nur eine einzige Austrittsarbeits-Einstellschicht 104A zwischen den Klebstoffschichten 104B und der Füllschicht 104C hergestellt (siehe 29A). Bei einigen Ausführungsformen werden eine Mehrzahl von Austrittsarbeits-Einstellschichten 104A zwischen den Klebstoffschichten 104B und der Füllschicht 104C hergestellt (siehe 29B und 29C). Die Austrittsarbeits-Einstellschichten 104A können auf der Grundlage der für die Vorrichtungen gewünschten Schwellenspannungen hergestellt werden.
  • Verschiedene Strukturen für die Austrittsarbeits-Einstellschichten 104A können in verschiedenen Bereichen hergestellt werden. Zum Beispiel kann zur Herstellung der Austrittsarbeits-Einstellschichten 104A eine erste Einstellschicht 104A, in allen Bereichen abgeschieden und dann geätzt werden, um Teile der ersten Einstellschicht 104A1 in unerwünschten Bereichen zu entfernen. Eine zweite Einstellschicht 104A2 kann dann in allen Bereichen (und auf der ersten Einstellschicht 104A1) abgeschieden und dann geätzt werden, um Teile der zweiten Einstellschicht 104A2 in unerwünschten Bereichen zu entfernen. Eine dritte Einstellschicht 104A3 kann dann in allen Bereichen (und auf der zweiten Einstellschicht 104A2) abgeschieden und dann geätzt werden, um Teile der dritten Einstellschicht 104A3 in unerwünschten Bereichen zu entfernen. Folglich können einige Bereiche die erste Einstellschicht 104A1 aufweisen, andere Bereiche können die erste Einstellschicht 104A1 und die zweite Einstellschicht 104A2 aufweisen und noch andere Bereiche können die erste Einstellschicht 104A1, die zweite Einstellschicht 104A2 und die dritte Einstellschicht 104A3 aufweisen.
  • Eine oder mehrere Verkappungsschichten können vor den Austrittsarbeits-Einstellschichten 104A hergestellt werden. Bei einigen Ausführungsformen werden Verkappungsschichten abgeschieden, entfernt (z. B. durch Ätzen) und erneut abgeschieden, wodurch das Entfernen von restlichen Dipol-induzierenden Elementen (z. B. Lanthan), die auf der Oberseite der dielektrischen Gateschicht 102 verblieben sein können, unterstützt wird. Ein Temperprozess kann nach dem Entfernen der Verkappungsschichten und vor dem erneuten Abscheiden der Verkappungsschichten durchgeführt werden, um das Entfernen der restlichen Dipol-induzierenden Elemente zu unterstützen.
  • Die Klebstoffschichten 104B weisen ein geeignetes Material auf, mit dem Adhäsion gefördert und Diffusion verhindert werden kann. Zum Beispiel können die Klebstoffschichten 104B aus einem Metall oder Metallnitrid, wie etwa Titannitrid, Titanaluminid, Titanaluminiumnitrid, mit Silizium dotiertes Titannitrid, Tantalnitrid oder dergleichen hergestellt werden, das mit ALD, CVD, PVD oder dergleichen abgeschieden werden kann. Bei einigen Ausführungsformen werden die Klebstoffschichten 104B mit einem konformen Prozess wie etwa ALD abgeschieden, der eine gleichmäßigere Schichtdicke zulässt. Bei einigen Ausführungsformen werden die Klebstoffschichten 104B mit einem nicht konformen Prozess wie etwa PVD abgeschieden, der einen größeren Produktionsdurchsatz zulässt.
  • Die Füllschicht 104C weist ein geeignetes Material mit niedrigem Widerstand auf. Zum Beispiel kann die Füllschicht 104C aus einem Metall, wie etwa Wolfram (W), Aluminium (Al), Cobalt (Co), Ruthenium (Ru), Kombinationen davon oder dergleichen hergestellt werden, die mit ALD, CVD, PVD oder dergleichen abgeschieden werden können. Bei einigen Ausführungsformen wird die Füllschicht 104C mit einem konformen Prozess wie etwa ALD abgeschieden, der eine gleichmäßigere Schichtdicke zulässt. Bei einigen Ausführungsformen wird die Füllschicht 104C mit einem nicht konformen Prozess wie etwa PVD abgeschieden, der einen größeren Produktionsdurchsatz zulässt. Wie nachfolgend ausführlicher erörtert werden wird, füllt die Füllschicht 104C die verbliebenden Teile der Aussparungen 94S vollständig, aber die Füllschicht 104C füllt die verbliebenden Teile der Aussparungen 94D nur teilweise, so dass Hohlräume 104D gebildet werden.
  • Während der Abscheidung der Gateelektrodenschichten 104 tritt in den Halsteilen 94DN der Aussparungen 94D eine Einschnürung auf, sodass die Herstellung der Gateelektrodenschichten 104 in den Aussparungen 94D unvollständig ist, wodurch Hohlräume 104D gebildet werden. Die Gateelektrodenschichten 104 füllen die Halsteile 94DN der Aussparungen 94D vollständig, aber die Gateelektrodenschichten 104 füllen die Hauptteile 94DM der Aussparungen 94D nur teilweise, um die Hohlräume 104D zu definieren. Die Hohlräume 104D umfassen die verbliebenden Teile der Aussparungen 94D, die von den Gateelektrodenschichten 104 nicht gefüllt werden. Eine Einschnürung kann während der Abscheidung einer der Austrittsarbeits-Einstellschichten 104A (z. B. der Einstellschicht 104A1, 104A2, 104A3), der Klebstoffschichten 104B oder der Füllschicht 104C auftreten. Die Schicht, in der die Einschnürung auftritt, ist von der Breite der Aussparungen 94D, der Anzahl von abgeschiedenen Schichten und der Konformität des beim Abscheiden der Schichten verwendeten Abscheidungsprozesses abhängig. Wenn zum Beispiel weniger Austrittsarbeits-Einstellschichten 104A hergestellt werden (z. B. die Ausführungsform in 29A) oder wenn konforme Abscheidungsprozesse verwendet werden, kann eine Einschnürung später bei der Bearbeitung auftreten, wie etwa während der Abscheidung der Füllschicht 104C. Wenn im umgekehrten Fall mehr Austrittsarbeits-Einstellschichten 104A hergestellt werden (z. B. die Ausführungsformen in den 29B und 29C) oder wenn nicht konforme Abscheidungsprozesse verwendet werden, kann eine Einschnürung früher bei der Bearbeitung auftreten, wie etwa während der Abscheidung der Klebstoffschichten 104B oder einer der Austrittsarbeits-Einstellschichten 104A.
  • Bei dieser Ausführungsform tritt eine Einschnürung während der Abscheidung der Füllschicht 104C auf, nachdem ein Teil der Füllschicht 104C in den Hauptteilen 94DM der Aussparungen 94D abgeschieden worden ist. Eine solche Einschnürung kann bei Ausführungsformen auftreten, bei denen eine Austrittsarbeits-Einstellschicht hergestellt wird (z. B. die Ausführungsform in 29A) oder wenn konforme Abscheidungsprozesse verwendet werden. Folglich legen die Hohlräume 104D Oberflächen der Füllschicht 104C frei, und die Füllschicht 104C trennt die Hohlräume 104D von den Klebstoffschichten 104B und den Austrittsarbeits-Einstellschichten 104A. Bei diesen Ausführungsformen werden die Hohlräume 104D zuerst so hergestellt, dass sie Tränenprofilformen aufweisen. Die Tränenprofilformen der Hohlräume 104D können eine Höhe in dem Bereich von etwa 5 nm bis etwa 80 nm und eine maximale Breite in dem Bereich von etwa 2 nm bis etwa 8 nm aufweisen.
  • In den 12A und 12B wird ein Gatebehandlungsprozess 106 durchgeführt, um die Austrittsarbeiten der Gateelektrodenschichten 104 zu modifizieren. Der Gatebehandlungsprozess 106 baut ein oder mehrere Austrittsarbeits-Einstellelemente in eine oder mehrere der Gateelektrodenschichten 104 ein, wodurch die Austrittsarbeit der Gateelektroden 114 erhöht werden kann. Die Austrittsarbeits-Einstellelemente können auch die Gateelektrodenschichten 104 durchdringen und in die dielektrische Gateschicht 102 eingebaut werden. Der Gatebehandlungsprozess 106 umfasst einen Fluorierungsbehandlungsprozess (mit dem Fluor eingebaut wird), einen Nitrierungsbehandlungsprozess (mit dem Stickstoff eingebaut wird), einen Oxidationsbehandlungsprozess (mit dem Sauerstoff eingebaut wird), einen Abscheidungsprozess (mit dem Chlor, Bor und/oder Silizium eingebaut wird), Kombinationen davon oder dergleichen. Die Art und die Anzahl der Austrittsarbeits-Einstellelemente, die mit dem Gatebehandlungsprozess 106 eingebaut werden, kann auf der Grundlage der gewünschten Schwellenspannungen der herzustellenden Vorrichtungen kontrolliert werden. Zum Beispiel kann der Einbau von Fluor die Austrittsarbeit der Gateelektrodenschichten 104 für p-Vorrichtungen erhöhen, wodurch die Schwellenspannungen der Vorrichtungen verringert werden.
  • Bei einigen Ausführungsformen umfasst der Gatebehandlungsprozess 106 einen Fluorierungsbehandlungsprozess, bei dem die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 mit Fluor behandelt werden. Der Fluorierungsbehandlungsprozess kann in einer Kammer, wie etwa einer Ätzkammer, durchgeführt werden. Eine Gasquelle wird in der Kammer dispensiert. Die Gasquelle weist ein Fluorquellengas und ein Trägergas auf. Das Fluorquellengas kann Fluor(F2)-Gas, Stickstofftrifluorid (NF3), Wolfram(VI)-fluorid (WF6), Kombination davon oder dergleichen sein. Das Trägergas kann ein Inertgas wie etwa Argon (Ar), Helium (He), Xenon (Xe), Neon (Ne), Krypton (Kr), Radon (Rn), Kombinationen davon oder dergleichen sein. Bei einigen Ausführungsformen beträgt das Fluorquellengas etwa 10 % bis etwa 50 % der Gasquelle, und das Trägergas beträgt etwa 50 % bis etwa 90 % der Gasquelle. Die Gasquelle kann mit einer Strömungsgeschwindigkeit von etwa 50 Ncm3/min bis etwa 1000 Ncm3/min dispensiert werden. Das Fluor aus der Gasquelle wird in die Gateelektrodenschichten 104 (z. B. die Austrittsarbeits-Einstellschichten 104A, die Klebstoffschichten 104B und/oder die Füllschicht 104C) eingebaut, wodurch sich die Austrittsarbeit der betroffenen Gateelektrodenschichten 104 ändert. Das Fluor aus der Gasquelle kann auch in die dielektrische Gateschicht 102 eingebaut werden, wodurch die Qualität der dielektrischen Gateschicht 102 verbessert wird. Zum Beispiel kann Fluor Sauerstoff-Leerstellen in der dielektrischen Gateschicht 102 passivieren, ihre Leckverluste verringern und die Zuverlässigkeit der Vorrichtungen erhöhen. Die Gasquelle wird in der Kammer belassen, bis die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 in einer gewünschten Menge fluoriert worden sind. Bei einigen Ausführungsformen wird der Fluorierungsbehandlungsprozess bei einer Temperatur von etwa 25 °C bis etwa 550 °C und für eine Dauer von etwa 10 Sekunden bis etwa 2700 Sekunden durchgeführt.
  • Bei einigen Ausführungsformen umfasst der Gatebehandlungsprozess 106 einen Nitrierungsbehandlungsprozess, bei dem die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 mit Stickstoff behandelt werden. Der Nitrierungsbehandlungsprozess kann in einer Kammer, wie etwa einer Ätzkammer, durchgeführt werden. Eine Gasquelle wird in der Kammer dispensiert. Die Gasquelle weist ein Stickstoffquellengas und ein Trägergas auf. Das Stickstoffquellengas kann Ammoniak (NH3), gecracktes Ammoniak, eine Kombination von Stickstoff(N2)- und Wasserstoff(H2)-Gas, Kombinationen davon oder dergleichen sein. Das Trägergas kann ein Inertgas wie etwa Argon (Ar), Helium (He), Xenon (Xe), Neon (Ne), Krypton (Kr), Radon (Rn), Kombinationen davon oder dergleichen sein. Bei einigen Ausführungsformen beträgt das Stickstoffquellengas etwa 10 % bis etwa 50 % der Gasquelle, und das Trägergas beträgt etwa 50 % bis etwa 90 % der Gasquelle. Die Gasquelle kann mit einer Strömungsgeschwindigkeit von etwa 500 Ncm3/min bis etwa 5000 Ncm3/min dispensiert werden. Bei einigen Ausführungsformen, wenn das Stickstoffquellengas zum Beispiel eine Kombination von N2 und H2 ist, wird aus der Gasquelle ein Plasma erzeugt, so dass Stickstoffradikale und entsprechende Ionen gebildet werden. Der Stickstoff aus der Gasquelle/dem Plasma wird in die Gateelektrodenschichten 104 (z. B. die Austrittsarbeits-Einstellschichten 104A, die Klebstoffschichten 104B und/oder die Füllschicht 104C) eingebaut, wodurch sich die Austrittsarbeit der betroffenen Gateelektrodenschichten 104 ändert. Die Gasquelle/das Plasma wird in der Kammer belassen, bis die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 in einer gewünschten Menge nitriert worden sind. Bei einigen Ausführungsformen wird der Nitrierungsbehandlungsprozess bei einer Temperatur von etwa 100 °C bis etwa 650 °C und für eine Dauer von etwa 10 Sekunden bis etwa 2700 Sekunden durchgeführt.
  • Bei einigen Ausführungsformen umfasst der Gatebehandlungsprozess 106 einen Oxidationsbehandlungsprozess, bei dem die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 mit Sauerstoff behandelt werden. Zum Beispiel kann ein Tempern bei niedriger Temperatur in einer Sauerstoff und ein Inertgas enthaltenden Umgebung durchgeführt werden. Das Inertgas kann Argon (Ar), Helium (He), Xenon (Xe), Neon (Ne), Krypton (Kr), Radon (Rn), Kombinationen davon oder dergleichen sein. Bei einigen Ausführungsformen beträgt der Sauerstoff etwa 1 % bis etwa 10 % der Umgebung, und das Inertgas beträgt etwa 90 % bis etwa 99 % der Umgebung. Das Tempern bei niedriger Temperatur kann bei einer Temperatur von etwa 150 °C bis etwa 500 °C und für eine Dauer von etwa 10 Sekunden bis etwa 2700 Sekunden durchgeführt werden. Der Oxidationsbehandlungsprozess kann auch die Zuverlässigkeit der herzustellenden Vorrichtungen erhöhen, indem zum Beispiel die Gateelektrodenschichten 104 verdichtet werden.
  • Bei einigen Ausführungsformen umfasst der Gatebehandlungsprozess 106 einen Abscheidungsprozess, bei dem die dielektrische Gateschicht 102 und/oder die Gateelektrodenschichten 104 mit Chlor, Bor und/oder Silizium behandelt werden. Zum Beispiel kann eine dünne Schicht, die Chlor, Bor und/oder Silizium enthält, auf den Gateelektrodenschichten 104 mit CVD abgeschieden werden. Der Abscheidungsprozess kann in einer Kammer, wie zum Beispiel einer Abscheidungskammer, durchgeführt werden. Eine Gasquelle wird in der Kammer dispensiert. Die Gasquelle weist ein oder mehrere Vorläufergase und ein Trägergas auf. Das eine oder die mehreren Vorläufergase können Bortrichlorid (BCl3), Silan (SiH4), Disilan (Si2H6), Diboran (B2H6), Kombinationen davon oder dergleichen sein. Das Trägergas kann ein Inertgas wie etwa Argon (Ar), Helium (He), Xenon (Xe), Neon (Ne), Krypton (Kr), Radon (Rn), Kombinationen davon oder dergleichen sein. Bei einigen Ausführungsformen betragen das eine oder die mehreren Vorläufergase etwa 1 % bis etwa 10 % der Gasquelle, und das Trägergas beträgt etwa 90 % bis etwa 99 % der Gasquelle. Die Gasquelle kann mit einer Strömungsgeschwindigkeit von etwa 50 Ncm3/min bis etwa 500 Ncm3/min dispensiert werden. Das eine oder die mehreren Vorläufergase können kombiniert werden, um eine Schicht mit den gewünschten Elementen (z. B. Chlor, Bor, Silizium usw.) auf den Gateelektrodenschichten 104 abzuscheiden, wodurch sich die Austrittsarbeit der betroffenen Gateelektrodenschichten 104 ändert. Die Gasquelle wird in der Kammer belassen, bis eine gewünschte Menge der Elemente auf der dielektrischen Gateschicht 102 und/oder den Gateelektrodenschichten 104 abgeschieden worden ist. Bei einigen Ausführungsformen wird der Abscheidungsprozess bei einer Temperatur von etwa 300 °C bis etwa 650 °C und für eine Dauer von etwa 10 Sekunden bis etwa 1000 Sekunden durchgeführt.
  • In den 13A und 13B wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um die überschüssigen Teile der dielektrischen Gateschicht 102 und der Gateelektrodenschichten 104 zu entfernen, wobei die überschüssigen Teile sich über den Oberseiten des ersten ILDs 92 befinden. Die verbliebenden Teile der dielektrischen Gateschicht 102 in den Aussparungen 94 bilden Gatedielektrika 112. Die verbliebenden Teile der Gateelektrodenschichten 104 in den Aussparungen 94 bilden Gateelektroden 114. Oberseiten der Gateelektroden 114, der Gatedielektrika 112, des ersten ILDs 92 und der Gate-Abstandshalter 82 sind koplanar (innerhalb von Prozessschwankungen), nachdem der Planarisierungsprozess abgeschlossen ist. Die Gatedielektrika 112 und die Gateelektroden 114 bilden Ersatz-Gatestrukturen der FinFETs. Die Gatedielektrika 112 und die Gateelektroden 114 können jeweils kollektiv als „Gatestapel“ bezeichnet werden. Die Gatestrukturen erstrecken sich entlang der Seitenwände eines Kanalbereichs 58 der Finnen 52.
  • In den Gateelektroden 114D in dem dicht besetzten Bereich 50D sind Hohlräume 104D angeordnet. Mit zeitlich festgelegten Planarisierungsprozessen kann die Planarisierung der dielektrischen Gateschicht 102 und der Gateelektrodenschichten 104 gestoppt werden, nachdem die Gatestrukturen eine gewünschte Höhe erreicht haben. Bei der dargestellten Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass die Hohlräume 104D durch den Planarisierungsprozess durchbrochen werden, wodurch die Aussparungen 94D effektiv neu gebildet werden (siehe 10A und 11A). Zum Beispiel kann der Planarisierungsprozess durchgeführt werden, bis die Teile der Gateelektrodenschichten 104 in den Halsteilen 94DN der Aussparungen 94D (siehe 13A) entfernt worden sind und die Hohlräume 104D an den Oberseiten der Gateelektroden 114D freiliegen, so dass die Oberseiten der Gateelektroden 114D sich diskontinuierlich zwischen den Seitenwänden der Gateelektroden 114D erstrecken. Bei einer anderen Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass die Hohlräume 104D durch den Planarisierungsprozess nicht durchbrochen werden. Zum Beispiel kann der Planarisierungsprozess gestoppt werden, während Teile der Gateelektrodenschichten 104 in den Halsteilen 94DN der Aussparungen 94D (siehe 13A) verbleiben und die Hohlräume 104D an den Oberseiten der Gateelektroden 114S nicht freigelegt werden, so dass die Oberseiten der Gateelektroden 114D sich kontinuierlich zwischen den Seitenwänden der Gateelektroden 114D erstrecken.
  • In den Gateelektroden 114S in dem dünn besetzten Bereich 50S können keine Hohlräume angeordnet sein. Keine Hohlräume werden folglich an den Oberseiten der Gateelektroden 114S freigelegt, so dass die Oberseiten der Gateelektroden 114S sich kontinuierlich zwischen den Seitenwänden der Gateelektroden 114S erstrecken. Bei einer anderen Ausführungsform weisen die Gateelektroden 114S auch Hohlräume auf, aber die Hohlräume sind kleiner als die der Gateelektroden 114D.
  • In den 14A und 14B wird ein Gatebehandlungsprozess 116 durchgeführt, um die Austrittsarbeiten der Gateelektroden 114 zu modifizieren. Mit dem Gatebehandlungsprozess 116 werden ein oder mehrere Austrittsarbeits-Einstellelemente in eine oder mehrere der Gateelektrodenschichten 104 eingebaut, wodurch die Austrittsarbeit der Gateelektroden 114 erhöht werden kann. Der Gatebehandlungsprozess 116 kann Prozesse umfassen, die aus der gleichen Gruppe von Kandidatenprozessen des Gatebehandlungsprozesses 106 ausgewählt werden, der vorstehend für die 12A und 12B erörtert wurde. Der Gatebehandlungsprozess 106 und der Gatebehandlungsprozess 116 können der gleiche Prozess sein oder verschiedene Prozesse umfassen. Zum Beispiel kann die Durchführung des Gatebehandlungsprozesses 116 die Wiederholung des Gatebehandlungsprozess 106 umfassen oder kann die Durchführung eines anderen Gatebehandlungsprozesses umfassen. Die Art und die Anzahl der Austrittsarbeits-Einstellelemente, die mit dem Gatebehandlungsprozess 116 eingebaut werden, kann auf der Grundlage der gewünschten Schwellenspannungen der herzustellenden Vorrichtungen kontrolliert werden. Zum Beispiel kann der Einbau von Fluor die Austrittsarbeit der Gateelektrodenschichten 114 für p-Vorrichtungen erhöhen, wodurch die Schwellenspannungen der Vorrichtungen verringert werden.
  • Wie vorstehend angegeben wurde, weisen die Gateelektroden 114D Hohlräume 104D auf, die an den Oberseiten der Gateelektroden 114D freiliegen können, während die Gateelektroden 114S keine Hohlräume (oder zumindest kleinere Hohlräume) aufweisen können. Wenn die Hohlräume 104D an den Oberseiten der Gateelektroden 114D freiliegen, legen die Hohlräume 104D innere Oberflächen der Gateelektroden 114D frei, und der Gatebehandlungsprozess 116 wird in den Hohlräumen 104D durchgeführt. Folglich weisen die Gateelektroden 114D mehr Oberfläche auf, die mit dem Gatebehandlungsprozess 116 behandelt wird, als die Gateelektroden 114S. Folglich modifiziert der Gatebehandlungsprozess 116 die Austrittsarbeiten der Gateelektroden 114D mehr als er die Austrittsarbeiten der Gateelektroden 114S modifiziert. Im Einzelnen erhöht der Gatebehandlungsprozess 116 die Konzentration von Austrittsarbeits-Einstellelementen sowohl in den Gateelektroden 114D als auch in den Gateelektroden 114S, aber er erhöht die Konzentration von Austrittsarbeits-Einstellelementen in den Gateelektroden 114D mehr als er die Konzentration von Austrittsarbeits-Einstellelementen in den Gateelektroden 114S erhöht. Bei einigen Ausführungsformen modifiziert der Gatebehandlungsprozess 116 die Austrittsarbeiten der Gateelektroden 114D, während infolge des Mangels an Hohlräumen in den Gateelektroden 114S im Wesentlichen keine Modifikation der Austrittsarbeiten der Gateelektroden 114S erfolgt,. Außerdem werden mit dem Gatebehandlungsprozess 116 Austrittsarbeits-Einstellelemente 104E an den inneren Oberflächen der Gateelektroden 114D eingebaut (oder zumindest wird deren Konzentration erhöht), so dass die inneren Oberflächen die Austrittsarbeits-Einstellelemente 104E aufweisen. Zum Beispiel können die Teile der Gateelektroden 114D, die den inneren Oberflächen der Gateelektroden 114D nahe sind, das Material der Gateelektroden 114D und die Austrittsarbeits-Einstellelemente 104E aufweisen. Die Gateelektroden 114S können im Wesentlichen frei von den Austrittsarbeits-Einstellelementen 104E sein.
  • Die 15A bis 17B sind Schnittansichten von weiteren Zwischenstufen bei der Herstellung von Ersatz-Gatestrukturen gemäß einigen Ausführungsformen. Strukturelemente, die denen in 9B ähneln, werden dargestellt, außer dass vier Gatestrukturen gezeigt werden. Die 15A, 16A und 17A zeigen den dicht besetzten Bereich 50D, während die 15B, 16B und 17B den dünn besetzten Bereich 50S zeigen. In dem dargestellten Prozess werden Isolationsbereiche hergestellt, um die Gateelektroden 114 zu trennen. Die Isolationsbereiche trennen folglich die Gateelektroden 114, die die gleiche Längsachse aufweisen. Die Isolationsbereiche bieten physische und elektrische Isolation zwischen den Gateelektroden 114 von verschiedenen Vorrichtungen.
  • In den 15A und 15B werden Öffnungen 122 durch die Gateelektroden 114 hergestellt. Die Öffnungen 122 können auch durch die Gatedielektrika 112 hergestellt werden, und in diesem Fall werden die STI-Bereiche 56 freigelegt. Die Öffnungen 122 können mit geeigneten Fotolithografie- und Ätzverfahren hergestellt werden. Das Ätzen kann mit einem geeigneten Ätzprozess, wie etwa reaktiver Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder eine Kombination davon, unter Verwendung einer Ätzmaske (wie zum Beispiel einem Fotoresist), die eine Struktur der Öffnungen 122 aufweist, durchgeführt werden. Das Ätzen kann anisotrop sein.
  • In den 16A und 16B wird ein Gatebehandlungsprozess 126 durchgeführt, um die Austrittsarbeiten der Gateelektroden 114 zu modifizieren. Mit dem Gatebehandlungsprozess 126 werden ein oder mehrere Austrittsarbeits-Einstellelemente in eine oder mehrere der Gateelektrodenschichten 104 eingebaut, wodurch die Austrittsarbeit der Gateelektroden 114 erhöht werden kann. Der Gatebehandlungsprozess 126 kann Prozesse umfassen, die aus der gleichen Gruppe von Kandidatenprozessen des Gatebehandlungsprozesses 106 ausgewählt werden, der vorstehend für die 12A und 12B erörtert wurde. Der Gatebehandlungsprozess 106 und der Gatebehandlungsprozess 126 können der gleiche Prozess sein oder verschiedene Prozesse umfassen. Zum Beispiel kann die Durchführung des Gatebehandlungsprozesses 126 die Wiederholung des Gatebehandlungsprozesses 106 umfassen oder kann die Durchführung eines anderen Gatebehandlungsprozesses umfassen. Die Art und die Anzahl der Austrittsarbeits-Einstellelemente, die mit dem Gatebehandlungsprozess 116 eingebaut werden, kann auf der Grundlage der gewünschten Schwellenspannungen der herzustellenden Vorrichtungen kontrolliert werden. Zum Beispiel kann der Einbau von Fluor die Austrittsarbeit der Gateelektrodenschichten 114 für p-Vorrichtungen erhöhen, wodurch die Schwellenspannungen der Vorrichtungen verringert werden.
  • Wie vorstehend angegeben wurde, weisen die Gateelektroden 114D Hohlräume 104D auf, während die Gateelektroden 114S keine Hohlräume (oder zumindest kleinere Hohlräume) aufweisen können. Die Hohlräume 104D legen die inneren Oberflächen der Gateelektroden 114D (siehe 14A) frei, so dass die Gateelektroden 114D mehr Oberfläche aufweisen, die mit dem Gatebehandlungsprozess 126 behandelt wird, als die Gateelektroden 114S. Die Öffnungen 122 bieten einen zusätzlichen Einlass zu den Hohlräumen 104D an den Enden der Gateelektroden 114D. Von daher können die Hohlräume 104D an den Oberseiten und/oder den Seitenwänden der Gateelektroden 114D freigelegt werden, wodurch für den Gatebehandlungsprozess 126 mehr Möglichkeiten bestehen, die inneren Oberflächen der Gateelektroden 114D zu behandeln. Das Herstellen der Öffnungen 122 kann außerdem ermöglichen, dass die Hohlräume 104D an den Seitenwänden der Gateelektroden 114D freigelegt werden, wenn die Hohlräume 104D an den Oberseiten der Gateelektroden 114D nicht freigelegt werden. Ähnlich dem Gatebehandlungsprozess 116, der vorstehend für die 14A und 14B erörtert wurde, modifiziert der Gatebehandlungsprozess 126 die Austrittsarbeiten der Gateelektroden 114D mehr als er die Austrittsarbeiten der Gateelektroden 114S modifiziert. Im Einzelnen erhöht der Gatebehandlungsprozess 126 die Konzentration von Austrittsarbeits-Einstellelementen sowohl in den Gateelektroden 114D als auch in den Gateelektroden 114S, aber er erhöht die Konzentration von Austrittsarbeits-Einstellelementen in den Gateelektroden 114D mehr als er die Konzentration von Austrittsarbeits-Einstellelementen in den Gateelektroden 114S erhöht. Bei einigen Ausführungsformen modifiziert der Gatebehandlungsprozess 126 die Austrittsarbeiten der Gateelektroden 114D, während infolge des Mangels an Hohlräumen in den Gateelektroden 114S im Wesentlichen keine Modifikation der Austrittsarbeiten der Gateelektroden 114S erfolgt. Außerdem werden mit dem Gatebehandlungsprozess 126 die Austrittsarbeits-Einstellelemente 104E (siehe 14A) an den inneren Oberflächen der Gateelektroden 114D eingebaut (oder zumindest wird deren Konzentration erhöht). Zum Beispiel können Teile der Gateelektroden 114D, die den inneren Oberflächen der Gateelektroden 114D nahe sind, das Material der Gateelektroden 114D und die Austrittsarbeits-Einstellelemente 104E aufweisen. Die Gateelektroden 114S können im Wesentlichen frei von den Austrittsarbeits-Einstellelementen 104E sein.
  • In der dargestellten Ausführungsform werden beide Gatebehandlungsprozesse 116, 126 durchgeführt. Einer der Gatebehandlungsprozesse 116, 126 kann weggelassen werden. Bei einigen Ausführungsformen wird der Gatebehandlungsprozess 116 durchgeführt und der Gatebehandlungsprozess 126 wird weggelassen. Bei einigen Ausführungsformen wird der Gatebehandlungsprozess 126 durchgeführt und der Gatebehandlungsprozess 116 wird weggelassen. Die Gatebehandlungsprozesse 116, 126 können ausgehend davon, ob die Hohlräume 104D an den Oberseiten der Gateelektroden 114D freigelegt werden, durchgeführt oder weggelassen werden. Zum Beispiel kann der Gatebehandlungsprozess 116 durchgeführt werden und der Gatebehandlungsprozess 126 kann weggelassen werden, wenn die Hohlräume 104D an den Oberseiten der Gateelektroden 114D freigelegt werden, oder der Gatebehandlungsprozess 126 kann durchgeführt werden und der Gatebehandlungsprozess 116 kann weggelassen werden, wenn die Hohlräume 104D an den Oberseiten der Gateelektroden 114D nicht freigelegt werden. Die Gatebehandlungsprozesses 116, 126 können auch ausgehend von der gewünschten Konzentration an Austrittsarbeits-Einstellelementen (und folglich der Schwellenspannungen) der herzustellenden Vorrichtungen durchgeführt oder weggelassen werden. Wie vorstehend angegeben wurde, kann im Ergebnis der Gatebehandlungsprozesse 116, 126 im Wesentlichen keine Modifikation der Austrittsarbeiten der Gateelektroden 114S erfolgen. Bei Ausführungsformen, bei denen die Gatebehandlungsprozesse 116, 126 beide durchgeführt werden, können die Gateelektroden 114D eine Konzentration von Austrittsarbeits-Einstellelementen (z. B. Fluor, Stickstoff, Sauerstoff, Chlor, Bor, Silizium usw.) in dem Bereich von etwa 1 Atom- % bis etwa 28 Atom-% aufweisen, wie etwa eine Konzentration von wenigstens 5×1016 cm-3, während die Gateelektroden 114S eine Konzentration der Austrittsarbeits-Einstellelemente aufweisen können, die im Wesentlichen Null ist. Der Einbau der Austrittsarbeits-Einstellelemente in die Gateelektroden 114D, 114S bis zu Konzentrationen in diesen Bereichen kann die Herstellung von Vorrichtungen mit ausreichend verschiedenen (z. B. unterscheidbaren) Schwellenspannungen zulassen. Der Einbau der Austrittsarbeits-Einstellelemente in die Gateelektroden 114D, 114S bis zu Konzentrationen außerhalb dieser Bereiche kann die Herstellung von Vorrichtungen mit ausreichend verschiedenen (z. B. unterscheidbaren) Schwellenspannungen nicht zulassen.
  • In den 17A und 17B wird ein Isoliermaterial in den Öffnungen 122 hergestellt, um Isolationsbereiche 128 zu bilden. Die Isolationsbereiche 128 bieten Isolation zwischen den Gateelektroden 114. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid), dergleichen oder eine Kombination davon hergestellt werden. Andere Isoliermaterialien, die mit einem geeigneten Prozess hergestellt werden, können verwendet werden. Das Isoliermaterial der Isolationsbereiche 128 kann das gleiche Isoliermaterial wie das der STI-Bereiche 56 oder ein anderes Isoliermaterial sein. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumnitrid.
  • In den 18A und 18B wird ein zweites ILD 132 über den Gate-Abstandshaltern 82, der CESL 90, dem ersten ILD 92, den Gatedielektrika 112 und den Gateelektroden 114 hergestellt. Bei einigen Ausführungsformen ist das zweite ILD 132 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 132 aus einem dielektrischen Material wie etwa Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Kieselglas (USG) oder dergleichen hergestellt und kann mit einem geeigneten Verfahren wie etwa CVD und PECVD abgeschieden werden.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 130 (ESL: etch stop layer - Ätzstoppschicht) zwischen dem zweiten ILD 132 und den Gate-Abstandshaltern 82, der CESL 90, dem ersten ILD 92, den Gatedielektrika 112 und den Gateelektroden 114 hergestellt. Die ESL 130 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid, oder dergleichen, mit einer hohen Ätzselektivität gegenüber dem Ätzen des zweiten ILDs 132 aufweisen.
  • In den 19A und 19B werden Source/Drain-Kontakte 134 und Gatekontakte 136 hergestellt, um jeweils die epitaxialen Source/Drain-Bereiche 88 und die Gateelektroden 114 zu kontaktieren. Öffnungen durch die CESL 90, das erste ILD 92, die ESL 130 und das zweite ILD 132 werden für die Source/Drain-Kontakte 134 hergestellt. Öffnungen durch die ESL 130 und das zweite ILD 132 werden für die Gatekontakte 136 hergestellt. Die Öffnungen können mit geeigneten Fotolithografie- und Ätzverfahren hergestellt werden. Ein Belag (nicht dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen hergestellt. Der Belag kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILDs 132 zu entfernen. Der Belag und das leitfähige Material, die verblieben sind, bilden die Source/Drain-Kontakte 134 und die Gatekontakte 136 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaxialen Source/Drain-Bereichen 88 und den Source/Drain-Kontakten 134 zu bilden. Die Source/Drain-Kontakte 134 sind physisch und elektrisch mit den epitaxialen Source/Drain-Bereichen 88 verbunden, und die Gatekontakte 136 sind physisch und elektrisch mit den Gateelektroden 114 verbunden. Die Source/Drain-Kontakte 134 und die Gatekontakte 136 können in verschiedenen Prozessen oder in den gleichen Prozessen hergestellt werden. Obwohl die Darstellung die Herstellung in den gleichen Querschnitten zeigt, dürfte es wohlverstanden sein, dass jeder der Source/Drain-Kontakte 134 und der Gatekontakte 136 in verschiedenen Querschnitten hergestellt werden kann, wodurch ein Kurzschließen der Kontakte vermieden werden kann.
  • Die 20A und 20B sind Schnittdarstellungen von FinFETs gemäß einigen Ausführungsformen. Vorrichtungen, die aus einem Prozess resultieren, der die Schritte der 2 bis 19B umfasst, werden dargestellt. Die 20A und 20B zeigen Strukturelemente in Bereichen, die einem Bereich 50R in 19A ähneln (ähnlich wie die 10A bis 14B). Die Gateelektroden 114D weisen Hohlräume 104D auf, die an der Oberseite durch die ESL 130 und/oder die Gatekontakte 136 verschlossen (und folglich definiert) sind, und die an der Seite durch die Seitenwände der Isolationsbereiche 128 verschlossen (und folglich definiert) sind (siehe 17A und 17B). Austrittsarbeits-Einstellelemente 104E befinden sich in den Hohlräumen 104D, wie zum Beispiel an den inneren Oberflächen der Gateelektroden 114D, die die Hohlräume 104D definieren. Die Austrittsarbeits-Einstellelemente 104E können sich an den inneren Oberflächen der ESL 130 und/oder der Gatekontakte 136, die die Hohlräume 104D definieren, nicht befinden. Außerdem können die Gateelektroden 114S keine Hohlräume aufweisen (oder zumindest kleinere Hohlräume aufweisen). Im Ergebnis der Gatebehandlungsprozesse 116, 126 weisen die Gateelektroden 114D eine größere Konzentration von Austrittsarbeits-Einstellelementen auf als die Gateelektroden 114S. Folglich weisen die FinFETs in dem dicht besetzten Bereich 50D andere Schwellenspannungen auf als die FinFETs in dem dünn besetzten Bereich 50S. Wenn die FinFETs zum Beispiel p-Vorrichtungen sind, weisen die FinFETs in dem dicht besetzten Bereich 50D eine niedrigere Schwellenspannung auf als die FinFETs in dem dünn besetzten Bereich 50S.
  • Die 21A bis 22B sind Schnittdarstellungen von Zwischenstufen bei der Herstellung von Ersatz-Gatestrukturen gemäß einigen anderen Ausführungsformen. Die 21A und 21B zeigen einen ähnlichen Bearbeitungsschritt wie die 11A und 11B. Die 22A und 22B zeigen einen ähnlichen Bearbeitungsschritt wie die 13A und 13B. Bei dieser Ausführungsform tritt während der Abscheidung der Füllschicht 104C eine Einschnürung auf, bevor Teile der Füllschicht 104C in den Hauptteilen 94DM der Aussparungen 94D abgeschieden werden (siehe 21A und 21B). Diese Einschnürung kann bei Ausführungsformen auftreten, bei denen mehrere Austrittsarbeits-Einstellschichten hergestellt werden (z. B. die Ausführungsformen der 29B und 29C) oder dort, wo nicht konforme Abscheidungsprozesse verwendet werden. Folglich legen die Hohlräume 104D Oberflächen der Füllschicht 104C und Oberflächen der Klebstoffschichten 104B frei. Bei dieser Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass Teile der Gateelektrodenschichten 104 in den Halsteilen 94DN der Aussparungen 94D (siehe 21A) verbleiben und die Gateelektroden 114D nach dem Planarisieren noch Teile der Füllschicht 104C aufweisen (siehe 22A und 22B). Folglich weisen die Gateelektroden 114S eine konforme Füllschicht 104C auf, und die Gateelektroden 114D weisen die Füllschicht 104C in den Halsteilen 94DN der Aussparungen 94D auf. Bei diesen Ausführungsformen werden die Hohlräume 104D so gebildet, dass sie Flaschenprofilformen aufweisen. Die Flaschenprofilformen der Hohlräume 104D können eine Höhe in einem Bereich von etwa 5 nm bis etwa 80 nm, einen Hauptteil mit einer Breite in dem Bereich von etwa 2 nm bis etwa 8 nm und einen Halsteil mit einer Breite in dem Bereich von etwa 1 nm bis etwa 7 nm aufweisen. Die Breite des Halsteils kann bis zu etwa 88 % kleiner als die Breite an der Unterseite des Hauptteils sein. Die maximale Breite des Hauptteils kann bis zu 33 % größer als die Breite an der Unterseite des Hauptteils sein. Bei einer anderen Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass die Hohlräume 104D mit dem Planarisierungsprozess durchbrochen werden. Folglich weisen die Gateelektroden 114S die Füllschicht 104C auf, aber die Gateelektroden 114D weisen keine Füllschicht auf.
  • Die 23A und 23B sind Schnittansichten von FinFETs gemäß einigen anderen Ausführungsformen. Sie zeigen Vorrichtungen, die aus einem Prozess mit den Schritten der 21A bis 22B resultieren. Die 23A und 23B zeigen Strukturelemente in Bereichen, die einem Bereich 50R in 19A ähneln (ähnlich wie die 10A bis 14B).
  • Die 24A bis 25B sind Schnittansichten von Zwischenstufen bei der Herstellung von Ersatz-Gatestrukturen gemäß einigen anderen Ausführungsformen. Die 24A und 24B zeigen einen ähnlichen Bearbeitungsschritt wie die 11A und 11B. Die 25A und 25B zeigen einen ähnlichen Bearbeitungsschritt wie die 13A und 13B. Bei dieser Ausführungsform tritt während der Abscheidung der Klebstoffschichten 104B eine Einschnürung auf, bevor Teile der Klebstoffschichten 104B in den Hauptteilen 94DM der Aussparungen 94D abgeschieden werden (siehe 24A und 24B). Diese Einschnürung kann bei Ausführungsformen auftreten, bei denen mehrere Austrittsarbeits-Einstellschichten hergestellt werden (z. B. die Ausführungsformen der 29B und 29C) oder dort, wo nicht konforme Abscheidungsprozesse verwendet werden. Folglich legen die Hohlräume 104D Oberflächen der Klebstoffschichten 104B und Oberflächen der Austrittsarbeits-Einstellschichten 104A frei. Bei dieser Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass Teile der Gateelektrodenschichten 104 in den Halsteilen 94DN der Aussparungen 94D verbleiben (siehe 24A) und die Gateelektroden 114D nach dem Planarisieren noch Teile der Klebstoffschichten 104B aufweisen (siehe 25A und 25B). Folglich weisen die Gateelektroden 114S eine konforme Klebstoffschicht 104B und eine konforme Füllschicht 104C auf, und die Gateelektroden 114D weisen die Klebstoffschicht 104B in den Halsteilen 94DN der Aussparungen 94D auf. Die Gateelektroden 114D weisen keine Füllschicht auf. Bei diesen Ausführungsformen werden die Hohlräume 104D so gebildet, dass sie Flaschenprofilformen aufweisen. Die Flaschenprofilformen der Hohlräume 104D können eine Höhe in einem Bereich von etwa 5 nm bis etwa 80 nm, einen Hauptteil mit einer Breite in dem Bereich von etwa 2 nm bis etwa 8 nm und einen Halsteil mit einer Breite in dem Bereich von etwa 1 nm bis etwa 7 nm aufweisen. Die Breite des Halsteils kann bis zu etwa 88 % kleiner als die Breite an der Unterseite des Hauptteils sein. Die maximale Breite des Hauptteils kann bis zu 33 % größer als die Breite an der Unterseite des Hauptteils sein. Bei einer anderen Ausführungsform wird die Höhe der Gatestrukturen so kontrolliert, dass die Hohlräume 104D mit dem Planarisierungsprozess durchbrochen werden. Folglich weisen die Gateelektroden 114S die Klebstoffschicht 104B und die Füllschicht 104C auf, aber die Gateelektroden 114D weisen keine Klebstoffschicht oder Füllschicht auf.
  • Die 26A und 26B sind Schnittansichten von FinFETs gemäß einigen anderen Ausführungsformen. Sie zeigen Vorrichtungen, die aus einem Prozess mit den Schritten der 24A bis 25B resultieren. Die 26A und 26B zeigen Strukturelemente in Bereichen, die einem Bereich 50R in 19A ähneln (ähnlich wie die 10A bis 14B).
  • 27 ist ein Spektrogramm, das die Zusammensetzung der Gateelektroden 114 nach den Gatebehandlungsprozessen 116, 126 zeigt. Ein erster Datensatz 202 zeigt die Zusammensetzung einer Füllschicht einer Gateelektrode, die ohne die Gatebehandlungsprozesse 116, 126 hergestellt wurde. Ein zweiter Datensatz 204 zeigt die Zusammensetzung einer Füllschicht einer Gateelektrode, die mit den Gatebehandlungsprozessen 116, 126 hergestellt wurde. Wie ersichtlich ist, hat die Menge von Austrittsarbeits-Einstellelementen 104E, die in den Gateelektroden gemessen wurde, durch die Gatebehandlungsprozesse 116, 126 wesentlich zugenommen.
  • 28 ist ein Diagramm, das Schwellenspannungen der resultierenden Vorrichtungen zeigt. Ein erster Datensatz 302 zeigt die Schwellenspannungen von Vorrichtungen, die ohne die Gatebehandlungsprozesse 116, 126 hergestellt wurden. Ein zweiter Datensatz 304 zeigt Schwellenspannungen von Vorrichtungen, die mit den Gatebehandlungsprozessen 116, 126 hergestellt wurden. Wie ersichtlich ist, haben die Gatebehandlungsprozesse 116, 126 bewirkt, dass Vorrichtungen mit kürzeren Kanallängen eine größere Erhöhung der Schwellenspannungen verzeichnen als Vorrichtungen mit längeren Kanallängen. Diese Erhöhung ist auf die Bildung von Hohlräumen in den Gateelektroden von Vorrichtungen mit kürzeren Kanallängen zurückzuführen. In einem Beispiel verzeichnen die Vorrichtungen mit kürzeren Kanallängen eine Erhöhung der Schwellenspannung von etwa 20 mV auf etwa 100 mV.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostruktur-Vorrichtungen, wie etwa Nanostruktur(z. B. Nanolagen-, Nanodraht-, Gate-all-around-Feldeffekttransistors)-Feldeffekttransistoren (NSFETs) angewendet werden. Bei einer NSFET-Ausführungsform werden die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels abwechselnder Schichten von Kanalschichten und Opferschichten hergestellt werden. Dummy-Gatestrukturen und Source/Drain-Bereiche werden auf eine den vorstehend beschriebenen Ausführungsformen ähnliche Weise hergestellt. Nachdem die Dummy-Gatestrukturen entfernt worden sind, können die Opferschichten teilweise oder vollständig in den Kanalbereichen entfernt werden. Die Ersatz-Gatestrukturen werden auf eine den vorstehend beschriebenen Ausführungsformen ähnliche Weise hergestellt, die Ersatz-Gatestrukturen können Öffnungen, die durch Entfernen der Opferschichten zurückgeblieben sind, teilweise oder vollständig füllen, und die Ersatz-Gatestrukturen können die Kanalschichten in den Kanalbereichen der NSFET-Vorrichtungen teilweise oder vollständig umschließen. ILDs und Kontakte zu den Ersatz-Gatestrukturen und den Source/Drain-Bereichen können auf eine den vorstehend beschriebenen Ausführungsformen ähnliche Weise hergestellt werden. Eine Nanostruktur-Vorrichtung kann gemäß der Offenbarung in der Veröffentlichung der US-Patentanmeldung Nr. 2016/0365414 hergestellt werden, die durch Bezugnahme in ihrer Gesamtheit in die vorliegende Anmeldung aufgenommen wird.
  • Ausführungsformen können Vorteile bieten. Das Herstellen der Hohlräume 104D in den Gateelektroden 114D gestattet, dass die Gatebehandlungsprozesse 116, 126 aufgrund der größeren Oberfläche der Gateelektroden 114D, die durch die Hohlräume 104D freigelegt wird, mehr auf die Gateelektroden 114D als auf die Gateelektroden 114S einwirken. Die Gatebehandlungsprozesse 116, 126 können folglich mehr Austrittsarbeits-Einstellelemente (z. B. Fluor, Stickstoff, Sauerstoff, Chlor, Bor, Silizium, etc.) in die Gateelektroden 114D als in die Gateelektroden 114S einbauen. Daher können die Gatebehandlungsprozesse 116, 126 verwendet werden, um die Schwellenspannungen von Vorrichtungen in dem dicht besetzten Bereich 50D selektiv abzustimmen, selbst wenn die Gatebehandlungsprozesse 116, 126 sowohl in dem dicht besetzten Bereich 50D als auch in dem dünn besetzten Bereich 50S durchgeführt werden. Folglich weisen die FinFETs, die mit den Gateelektroden 114D hergestellt werden, andere Schwellenspannungen auf als die FinFETs, die mit den Gateelektroden 114S hergestellt werden. Wenn die FinFETs zum Beispiel p-Vorrichtungen sind, können die FinFETs, die mit den Gateelektroden 114D hergestellt werden, eine niedrigere Schwellenspannung als die FinFETs, die mit den Gateelektroden 114S hergestellt werden, aufweisen.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: ein Gatedielektrikum über einem Substrat; eine Gateelektrode über dem Gatedielektrikum, wobei die Gateelektrode Folgendes aufweist: eine Austrittsarbeits-Einstellschicht über dem Gatedielektrikum; eine Klebstoffschicht über der Austrittsarbeits-Einstellschicht; eine Füllschicht über der Klebstoffschicht; und einen Hohlraum, der durch innere Oberflächen von zumindest einer der Füllschicht, der Klebstoffschicht und der Austrittsarbeits-Einstellschicht definiert ist, wobei ein Material der Gateelektrode an den inneren Oberflächen ein Austrittsarbeits-Einstellelement aufweist. Bei einigen Ausführungsformen der Vorrichtung sind die inneren Oberflächen die inneren Oberflächen der Füllschicht, und die Austrittsarbeits-Einstellschicht ist die einzige Austrittsarbeits-Einstellschicht zwischen der Klebstoffschicht und dem Gatedielektrikum. Bei einigen Ausführungsformen der Vorrichtung sind die inneren Oberflächen die inneren Oberflächen der Klebstoffschicht, und die Austrittsarbeits-Einstellschicht ist eine aus einer Mehrzahl von Austrittsarbeits-Einstellschichten zwischen der Klebstoffschicht und dem Gatedielektrikum. Bei einigen Ausführungsformen der Vorrichtung sind die inneren Oberflächen die inneren Oberflächen der Austrittsarbeits-Einstellschicht, und die Austrittsarbeits-Einstellschicht ist eine aus einer Mehrzahl von Austrittsarbeits-Einstellschichten zwischen der Klebstoffschicht und dem Gatedielektrikum. Bei einigen Ausführungsformen der Vorrichtung ist das Austrittsarbeits-Einstellelement Fluor, Stickstoff, Sauerstoff, Chlor, Bor oder Silizium. Bei einigen Ausführungsformen der Vorrichtung weist das Material der Gateelektrode an den inneren Oberflächen das Austrittsarbeits-Einstellelement mit einer Konzentration in dem Bereich von 1 Atom-% bis 28 Atom-% auf. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: einen Kontakt über der Gateelektrode, den Hohlraum, der weiterhin durch eine Unterseite des Kontakts definiert wird. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: einen Isolationsbereich benachbart zu einem Ende der Gateelektrode, wobei der Hohlraum weiterhin durch eine Seitenwand des Isolationsbereichs definiert wird.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: einen ersten Transistor, der Folgendes aufweist: einen ersten Kanalbereich, wobei der erste Kanalbereich eine erste Länge aufweist; und eine erste Gatestruktur über dem ersten Kanalbereich, wobei die erste Gatestruktur eine erste Gateelektrode aufweist und die erste Gateelektrode einen Hohlraum darin aufweist; und einen zweiten Transistor, der Folgendes aufweist: einen zweiten Kanalbereich, wobei der zweite Kanalbereich eine zweite Länge aufweist und die zweite Länge größer als die erste Länge ist; und eine zweite Gatestruktur über dem zweiten Kanalbereich, wobei die zweite Gatestruktur eine zweite Gateelektrode aufweist und die zweite Gateelektrode frei von Hohlräumen ist und die zweite Gateelektrode eine andere Austrittsarbeit als die erste Gateelektrode aufweist. Bei einigen Ausführungsformen der Vorrichtung weist die erste Gateelektrode ein Metall und ein Austrittsarbeits-Einstellelement auf, und die zweite Gateelektrode weist das Metall auf und ist frei von dem Austrittsarbeits-Einstellelement. Bei einigen Ausführungsformen der Vorrichtung ist das Metall Wolfram und das Austrittsarbeits-Einstellelement ist Fluor, Stickstoff, Sauerstoff, Chlor, Bor oder Silizium. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: einen ersten Gate-Abstandshalter, der benachbart zu der ersten Gatestruktur ist, wobei der erste Gate-Abstandshalter gekrümmte Seitenwände aufweist; und einen zweiten Gate-Abstandshalter, der benachbart zu der zweiten Gatestruktur ist, wobei der zweite Gate-Abstandshalter gerade Seitenwände aufweist. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: eine erste Gatemaske über der ersten Gatestruktur; und einen Isolationsbereich, der benachbart zu einem Ende der ersten Gatestruktur ist, wobei der Hohlraum durch Oberflächen des Isolationsbereichs, der ersten Gatemaske und der ersten Gateelektrode definiert wird.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Entfernen eines Dummy-Gates, um eine Aussparung zwischen Gate-Abstandshaltern herzustellen; Abscheiden einer dielektrischen Gateschicht in der Aussparung; Abscheiden von Gateelektrodenschichten auf der dielektrischen Gateschicht, wobei innere Oberflächen der Gateelektrodenschichten einen Hohlraum definieren; Planarisieren von Oberseiten der Gateelektrodenschichten bis der Hohlraum an den Oberseiten der Gateelektrodenschichten freigelegt ist; und Durchführen eines ersten Gatebehandlungsprozesses in dem Hohlraum, wobei der erste Gatebehandlungsprozess eine Konzentration eines Austrittsarbeits-Einstellelements an den inneren Oberflächen der Gateelektrodenschichten, die den Hohlraum definieren, erhöht. Bei einigen Ausführungsformen des Verfahrens weist die Aussparung einen Hauptteil und einen Halsteil auf, wobei die Gateelektrodenschichten den Halsteil der Aussparung vollständig füllen und die Gateelektrodenschichten den Hauptteil der Aussparung teilweise füllen, um den Hohlraum zu definieren. Bei einigen Ausführungsformen des Verfahrens ist das Austrittsarbeits-Einstellelement Fluor und der erste Gatebehandlungsprozess ist ein Fluorierungsbehandlungsprozess. Bei einigen Ausführungsformen des Verfahrens ist das Austrittsarbeits-Einstellelement Stickstoff und der erste Gatebehandlungsprozess ist ein Nitrierungsbehandlungsprozess. Bei einigen Ausführungsformen des Verfahrens ist das Austrittsarbeits-Einstellelement Sauerstoff und der erste Gatebehandlungsprozess ist ein Oxidationsbehandlungsprozess. Bei einigen Ausführungsformen des Verfahrens ist das Austrittsarbeits-Einstellelement Chlor, Bor oder Silizium, und der erste Gatebehandlungsprozess ist ein Abscheidungsprozess. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer Öffnung in den Gateelektrodenschichten, wobei der Hohlraum nach Herstellung der Öffnung an einer Seitenwand der Gateelektrodenschichten freigelegt ist; und Durchführen eines zweiten Gatebehandlungsprozesses in dem Hohlraum, wobei der zweite Gatebehandlungsprozess die Konzentration des Austrittsarbeits-Einstellelements an den inneren Oberflächen der Gateelektrodenschichten, die den Hohlraum definieren, erhöht.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/082534 [0001]
    • US 63/065563 [0001]
    • US 2016/0365414 [0082]

Claims (20)

  1. Vorrichtung mit: einem Gatedielektrikum über einem Substrat; einer Gateelektrode über dem Gatedielektrikum, wobei die Gateelektrode Folgendes aufweist: eine Austrittsarbeits-Einstellschicht über dem Gatedielektrikum; eine Klebstoffschicht über der Austrittsarbeits-Einstellschicht; eine Füllschicht über der Klebstoffschicht; und einen Hohlraum, der durch innere Oberflächen von zumindest einer der Füllschicht, der Klebstoffschicht und der Austrittsarbeits-Einstellschicht definiert ist, wobei ein Material der Gateelektrode an den inneren Oberflächen ein Austrittsarbeits-Einstellelement aufweist.
  2. Vorrichtung nach Anspruch 1, wobei die inneren Oberflächen die inneren Oberflächen der Füllschicht sind und wobei die Austrittsarbeits-Einstellschicht die einzige Austrittsarbeits-Einstellschicht zwischen der Klebstoffschicht und dem Gatedielektrikum ist.
  3. Vorrichtung nach Anspruch 1, wobei die inneren Oberflächen die inneren Oberflächen der Klebstoffschicht sind und wobei die Austrittsarbeits-Einstellschicht eine aus einer Mehrzahl von Austrittsarbeits-Einstellschichten zwischen der Klebstoffschicht und dem Gatedielektrikum ist.
  4. Vorrichtung nach Anspruch 1, wobei die inneren Oberflächen die inneren Oberflächen der Austrittsarbeits-Einstellschicht sind und wobei die Austrittsarbeits-Einstellschicht eine aus einer Mehrzahl von Austrittsarbeits-Einstellschichten zwischen der Klebstoffschicht und dem Gatedielektrikum ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das Austrittsarbeits-Einstellelement Fluor, Stickstoff, Sauerstoff, Chlor, Bor oder Silizium ist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das Material der Gateelektrode an den inneren Oberflächen das Austrittsarbeits-Einstellelement mit einer Konzentration in dem Bereich von 1 Atom-% bis 28 Atom-% aufweist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen Kontakt über der Gateelektrode, wobei der Hohlraum weiterhin durch eine Unterseite des Kontakts definiert wird.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen Isolationsbereich benachbart zu einem Ende der Gateelektrode, wobei der Hohlraum weiterhin durch eine Seitenwand des Isolationsbereichs definiert wird.
  9. Vorrichtung mit: einem ersten Transistor, der Folgendes aufweist: einen ersten Kanalbereich, wobei der erste Kanalbereich eine erste Länge aufweist; und eine erste Gatestruktur über dem ersten Kanalbereich, wobei die erste Gatestruktur eine erste Gateelektrode aufweist und die erste Gateelektrode einen Hohlraum darin aufweist; und einem zweiten Transistor, der Folgendes aufweist: einen zweiten Kanalbereich, wobei der zweite Kanalbereich eine zweite Länge aufweist und die zweite Länge größer als die erste Länge ist; und eine zweite Gatestruktur über dem zweiten Kanalbereich, wobei die zweite Gatestruktur eine zweite Gateelektrode aufweist, die zweite Gateelektrode frei von Hohlräumen ist und die zweite Gateelektrode eine andere Austrittsarbeit als die erste Gateelektrode aufweist.
  10. Vorrichtung nach Anspruch 9, wobei die erste Gateelektrode ein Metall und ein Austrittsarbeits-Einstellelement aufweist und wobei die zweite Gateelektrode das Metall aufweist und frei von dem Austrittsarbeits-Einstellelement ist.
  11. Vorrichtung nach Anspruch 10, wobei das Metall Wolfram ist und das Austrittsarbeits-Einstellelement Fluor, Stickstoff, Sauerstoff, Chlor, Bor oder Silizium ist.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, die weiterhin Folgendes aufweist: einen ersten Gate-Abstandshalter benachbart zu der ersten Gatestruktur, wobei der erste Gate-Abstandshalter gekrümmte Seitenwände aufweist; und einen zweiten Gate-Abstandshalter benachbart zu der zweiten Gatestruktur, wobei der zweite Gate-Abstandshalter gerade Seitenwände aufweist.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12 die weiterhin Folgendes aufweist: eine erste Gatemaske über der ersten Gatestruktur; und einen Isolationsbereich benachbart zu einem Ende der ersten Gatestruktur, wobei der Hohlraum durch Oberflächen des Isolationsbereichs, der ersten Gatemaske und der ersten Gateelektrode definiert wird.
  14. Verfahren mit folgenden Schritten: Entfernen eines Dummy-Gates, um eine Aussparung zwischen Gate-Abstandshaltern herzustellen; Abscheiden einer dielektrischen Gateschicht in der Aussparung; Abscheiden von Gateelektrodenschichten auf der dielektrischen Gateschicht, wobei innere Oberflächen der Gateelektrodenschichten einen Hohlraum definieren; Planarisieren von Oberseiten der Gateelektrodenschichten, bis der Hohlraum an den Oberseiten der Gateelektrodenschichten freiliegt; und Durchführen eines ersten Gatebehandlungsprozesses in dem Hohlraum, wobei der erste Gatebehandlungsprozess eine Konzentration eines Austrittsarbeits-Einstellelements an den inneren Oberflächen der Gateelektrodenschichten, die den Hohlraum definieren, erhöht.
  15. Verfahren nach Anspruch 14, wobei die Aussparung einen Hauptteil und einen Halsteil aufweist und wobei die Gateelektrodenschichten den Halsteil der Aussparung vollständig füllen und die Gateelektrodenschichten den Hauptteil der Aussparung teileweise füllen, um den Hohlraum zu definieren.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Austrittsarbeits-Einstellelement Fluor ist und der erste Gatebehandlungsprozess ein Fluorierungsbehandlungsprozess ist.
  17. Verfahren nach Anspruch 14, wobei das Austrittsarbeits-Einstellelement Stickstoff ist und der erste Gatebehandlungsprozess ein Nitrierungsbehandlungsprozess ist.
  18. Verfahren nach Anspruch 14 oder 15, wobei das Austrittsarbeits-Einstellelement Sauerstoff ist und der erste Gatebehandlungsprozess ein Oxidationsbehandlungsprozess ist.
  19. Verfahren nach Anspruch 14 oder 15, wobei das Austrittsarbeits-Einstellelement Chlor, Bor oder Silizium ist und der erste Gatebehandlungsprozess ein Abscheidungsprozess ist.
  20. Verfahren nach einem der Ansprüche 14 bis 19, das weiterhin Folgendes umfasst: Herstellen einer Öffnung in den Gateelektrodenschichten, wobei der Hohlraum an einer Seitenwand der Gateelektrodenschichten nach dem Herstellen der Öffnung freiliegt; und Durchführen eines zweiten Gatebehandlungsprozesses in dem Hohlraum, wobei der zweite Gatebehandlungsprozess die Konzentration des Austrittsarbeits-Einstellelements an den inneren Oberflächen der Gateelektrodenschichten, die den Hohlraum definieren, erhöht.
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