KR101049875B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조 방법이 개시된다. 이 방법은, 반도체 기판의 상부에 게이트 절연막을 형성하는 단계와, 게이트 절연막의 상부에, 플루오르를 포함하는 폴리 실리콘층을 형성하는 단계와, 게이트 절연막과 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계와, 게이트 패턴을 포함하여 반도체 기판의 상부에 금속층을 형성하는 단계와, 금속층에 열 공정을 수행하여 패터닝된 폴리 실리콘층을 실리사이드화하는 단계를 구비하고, 상기 폴리 실리콘층의 상부에 포함된 상기 플루오르의 농도는 상기 폴리 실리콘층의 하부에 포함된 플루오르의 농도보다 낮은 것을 특징으로 한다. 그러므로, 니켈(Ni) FUSI 듀얼 게이트 일함수를 안정되게 제어할 수 있으며, 이로 인하여, Vfb 쉬프트 현상을 방지하여 소자의 특성 및 NBTI 특성을 개선할 수 있고, 게이트 누설 개선을 통해 고 성능 소자 뿐만 아니라, 저 전력 소자 및 메모리 소자를 기반으로 하는 응용에도 범용으로 적용될 수 있는 효과를 갖는다.
반도체 소자, 실리사이드, FUSI 게이트, 트랜지스터

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 FUSI 게이트를 갖는 트랜지스터와 같은 반도체 소자 및 그의 제조 방법에 관한 것이다.
이하, 일반적인 FUSI(Fully Silicon) 게이트를 갖는 CMOS(Complementary Metal Oxide Semiconductor) 소자에 대해 첨부된 도면들을 참조하여 다음과 같이 살펴본다.
도 1은 일반적인 FUSI 게이트를 갖는 CMOS 소자의 단면도로서, 반도체 기판(10), 소스 및 드레인 영역(20), LDD(Lightly Doped Drain) 영역(30), 복수개의 게이트 절연막들(50 및 60), 실리콘 풍부한(Si-rich) 실리사이드(silicide)화된 폴리실리콘층(70) 및 금속이 풍부한(metal-rich) 실리사이드화된 폴리 실리콘층(80)으로 구성된다.
폴리 실리콘 게이트가 갖는 공핍(depletion)으로 유발되는 등가 산화막 두께(EOT:Equivalent Oxide Thickness)의 증가로 인해 이동도(mobility) 특성이 저하되는 단점을 FUSI 게이트를 이용하여 극복할 수 있다. FUSI 게이트란, 유사 금 속(metal-like)을 갖는 게이트를 의미한다. FUSI 게이트를 갖는 소자는 그 특성에 따라 게르마늄(Ge), 아세닉(As), 인(P) 또는 붕소(B) 등과 같은 불순물 도펀트의 더즈량 및 실리사이드 어닐링(silicide annealing)의 온도 등을 통해, 게이트 전극(gate electrode)이 갖는 듀얼 게이트(dual gate)의 일 함수(work-function)를 제어할 수 있는 장점을 갖는다. 또한, 실리사이드 공정을 이용하여 게이트 구조를 형성하기 때문에, 일반적인 금속 게이트가 갖는 게이트 절연막(gate dielectric)과의 반응을 통해 유발되는 금속 오염(metal contamination)에 의해 야기되는 NBTI((negative bias temperature instability) 및 게이트 누설(gate leakage) 특성에서 장점을 갖는다.
그러나, 종래의 FUSI 게이트를 갖는 소자의 제조 공정상의 단점은 다음과 같다.
듀얼 게이트 일 함수를 제어하기 위하여 주입된 불순물 도펀트들이, 후속하는 실리사이드 공정에서 유발되는 열적 제약(thermal budget)으로 인하여, 실리콘(Si) 그레인 경계(grain boundary)를 통하여 석출(segregation)된다. 그러므로, FUSI 게이트 영역(70)과 게이트 절연막(gate dielectric)(60)의 계면상에서 국부적으로 폴리 실리콘에 대한 금속 실리사이드 반응이 방해를 받아, 보이드(void)(90)가 형성되는 문제점이 있다.
이로 인하여, 듀얼 게이트 일 함수가 증가하고, 커패시턴스(capacitance)가 감소하여, 플랫 밴드 전압(Vfb:flat band voltage)이 쉬프트(shift)된다. 이러한 현상은 이동도 감소로 인한 소자의 특성 저하 및 NBTI 특성을 저해하는 결정적인 요소로 작용하게 된다.
또한, 이러한 게이트(70)와 게이트 절연막(60)의 계면 사이에 생성된 보이드(90)로 인해, 전술한 FUSI 게이트를 갖는 소자는 게이트 누설에 취약하여 저전력 소비(low power consumption) 소자 및 DRAM이나 플래쉬 메모리(Flash memory) 같은 메모리(memory) 소자를 기반으로 하는 응용에 대해서 범용으로 적용될 수 없는 한계를 갖는다.
본 발명이 이루고자 하는 기술적 과제는, FUSI 게이트 공정에서 유발되는 불순물 석출로 인해 게이트와 게이트 절연막의 계면에서 유발되는 보이드의 발생을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판의 상부에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에, 플루오르를 포함하는 폴리 실리콘층을 형성하는 단계와, 상기 게이트 절연막과 상기 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함하여 상기 반도체 기판의 상부에 금속층을 형성하는 단계와, 상기 금속층에 열 공정을 수행하여, 상기 패터닝된 폴리 실리콘층을 실리사이드화하는 단계를 포함하고, 상기 폴리 실리콘층의 상부에 포함된 상기 플루오르의 농도는 상기 폴리 실리콘층의 하부에 포함된 플루오르의 농도보다 낮다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 반도체 기판의 상부에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 상부에 형성된 플루오르를 포함하는 실리콘 형태의 실리사이드층 및 상기 실리콘 형태의 실리사이드층의 상부에 형성된 상기 플로우르를 포함하는 금속 형태의 실리사이드층을 포함하고, 상기 실리콘 형태의 실리사이드화층에 함유된 상기 플루오르의 농도는 상기 금속 형태의 실리사이드화층에 함유된 상기 플루오르의 농도보다 높다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은
기존의 FUSI 게이트 소자의 제조 공정이 갖는 고질적인 문제점인 게이트와 게이트 절연막의 계면에 존재하는 불순물 석출로 인해 유발된 보이드를 제거하여, 니켈(Ni) FUSI 듀얼 게이트 일함수를 안정되게 제어할 수 있으며, 이로 인하여, Vfb 쉬프트 현상을 방지하여 소자의 특성 및 NBTI 특성을 개선할 수 있고, 게이트 누설 개선을 통해 고 성능 소자 뿐만 아니라, 저 전력 소자 및 메모리 소자를 기반으로 하는 응용에도 범용으로 적용될 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2h들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 2a에 도시된 바와 같이, 반도체 기판(100)의 상부에 게이트 절연막(110)을 형성한다. 여기서, 본 발명에 의하면, 반도체 기판(100)에 레트로-그레이드(retro-grade) 웰(well)(미도시)을 형성할 수도 있다.
본 발명에 의하면, 게이트 절연막(110)은 열 산화막(112)과 하프늄 산화(HfO2)막(114)을 형성하는 공정을 포함할 수 있다. 구체적으로, 반도체 기판(100)의 상부에 열 산화 공정을 통해 열 산화(SiO2)막(112)을 형성한다. 이후, 열 산화막(112)의 상부에 원자층 증착(ALD:Atomic Layer Deposition)법을 이용하여 하프늄 산화막(114)을 형성한다.
이후, 게이트 절연막(110)의 상부에, 플루오르(F:Fluorine)를 포함하는 폴리 실리콘층(120)을 형성한다. 본 발명에 의하면, 폴리 실리콘층(120)의 상부(124)에 포함된 플루오르의 농도는 폴리 실리콘층(120)의 하부(122)에 포함된 플루오르의 농도보다 낮을 수 있다.
도 3a 내지 도 3h들은 본 발명의 실시예에 의한 폴리 실리콘층(120)의 형성 방법에 의한 공정 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 게이트 절연막(110)의 상부에, 폴리 실리콘을 증착한다. 이후, 도 3b에 도시된 바와 같이, 폴리 실리콘의 상부 전면에 플루오르의 가스(130)를 주입하여 폴리 실리콘층(122)의 일부(122a)를 형성한다.
이후, 도 3c에 도시된 바와 같이, 폴리 실리콘층(122a)의 상부에 폴리 실리콘을 더 증착하여 형성한다. 이후, 도 3d에 도시된 바와 같이, 폴리 실리콘의 상부 전면에 플루오르 가스(132)를 주입하여 폴리 실리콘층(122b)을 형성한다. 이러한 공정을 반복적으로 제1 횟수만큼 수행하여, 폴리 실리콘층(120)의 하부(122)를 형성할 수 있다.
예를 들어, 제1 횟수는 '6'일 수 있다. 즉, 6회만큼 도 3a 및 도 3b에 도시된 공정을 반복적으로 수행하여, 도 3e에 도시된 바와 같이 폴리 실리콘층(122a 내지 122f)로 이루어지는 폴리 실리콘층(120)의 하부(122)를 게이트 절연막(110)의 상부에 형성할 수 있다.
이후, 도 3f에 도시된 바와 같이, 폴리 실리콘층(120)의 하부(122)의 전면에, 폴리 실리콘층(미도시)을 증착한 후, 플루오르 가스(134)를 주입하여 폴리 실리콘층(120)의 상부(124)의 일부(124a)를 형성한다. 이후, 동일한 공정을 반복하여 도 3g에 도시된 바와 같이, 폴리 실리콘층(124a)의 상부에 폴리 실리콘층(124b)을 형성한다. 이러한 공정을 반복적으로 제1 횟수보다 적은 제2 횟수만큼 수행하여, 폴리 실리콘층(120)의 상부(124)를 형성한다.
예를 들어, 제2 횟수는 '5'일 수 있다. 즉, 5회만큼 도 3f에 도시된 공정을 반복적으로 수행하여, 도 3h에 도시된 바와 같이, 폴리 실리콘층들(124a 내지 124e)로 이루어지는 폴리 실리콘층(120)의 상부(124)를 형성할 수 있다.
구체적인 예를 들면, 폴리 실리콘층(120)의 높이가 160㎚이고, 폴리 실리콘층(120)의 하부(122)는 60㎚이고, 폴리 실리콘층(120)의 상부(124)는 100㎚라고 가정한다. 이 경우, 하부(122)는 6개의 단계로 나누어, 각 폴리 실리콘층을 증착한 후 플루오르 가스를 주입하여 형성된다. 이때, 각 단계마다 1E15/㎠의 더즈량으로 플루오르 가스를 주입할 수 있다. 상부(124)는 5 단계로 나누어, 각 폴리 실리콘층을 증착한 후 플루오르 가스를 주입하여 형성된다. 이때, 각 단계마다 1E15/㎠의 더즈량으로 플루오르 가스를 주입할 수 있다. 여기서, 주입되는 플루오르 가스의 더즈량은 조절될 수 있다. 또한, 각 폴리 실리콘층(122a 내지 124e)은 저전력 화학 기상 증착(LP-CVD:Low Power-Chemical Vapor Deposition) 법으로 증착될 수 있다.
한편, 도 2b에 도시된 바와 같이, 게이트 절연막(110)과 폴리 실리콘층(120)을 패터닝하여 게이트 패턴을 형성한다. 게이트 패턴은 패터닝된 게이트 절연막(110A)과 패터닝된 폴리 실리콘층(120A)으로 이루어진다. 게이트 절연막 패턴은 열 산화막 패턴(112A)과 하프늄 산화막 패턴(114A)으로 이루어진다.
게이트 패턴은 통상적인 포토 리소그라피(photo lithography) 공정에 의해 형성될 수 있다. 즉, 폴리 실리콘층(120)의 상부에 포토 레지스트(미도시)를 도포하고, 포토 마스크(미도시)를 이용하여 포토 레지스트에 대해 노광한 후, 현상 공정을 통해 포토 레지스트 패턴(미도시)을 형성한다. 이후, 포토 레지스트 패턴을 식각 마스크로 이용하여, 폴리 실리콘층(120)과 게이트 절연막(110)을 식각하여 게이트 패턴(110A 및 120A)을 반도체 기판(100)의 상부에 형성할 수 있다.
이후, 도 2c에 도시된 바와 같이, 게이트 패턴(110A 및 120A)을 마스크로 이용하여, 반도체 기판(100)에 저농도 불순물 이온(142)을 주입하여 LDD(Lightly Doped Drain) 영역(140)을 형성한다. 여기서, 불순물 이온(142)을 주입한 후, 열 확산 공정이 수행되어, LDD 영역(140)은 게이트 패턴(110A 및 120A)의 하부까지 형성될 수 있다.
이후, 도 2d에 도시된 바와 같이, 게이트 패턴(110A 및 120A)의 측벽에 스페이서(150)를 형성한다. 예를 들어, 게이트 패턴(110A 및 120A)을 포함하는 반도체 기판(100)의 전면에 절연막(미도시)을 형성한 후, 절연막을 블랭킷(blank) 식각하여 스페이서(150)를 형성할 수 있다.
이후, 도 2e에 도시된 바와 같이, 게이트 패턴(110A 및 120A)과 스페이서(150)를 마스크로 이용하여, 반도체 기판(100)에 고농도 불순물 이온(162)을 주입하여 소스 및 드레인 영역(160)을 형성한다. 예를 들어, PMOS 트랜지스터의 경우 고농도의 붕소(B) 이온 또는 인듐(In) 이온이 주입될 수 있고, NMOS 트랜지스터의 경우 고농도의 아세닉(As) 이온 및 인(P) 이온, 또는 안티몬(Sb) 이온이 주입될 수 있다. 소스 및 드레인 영역(160)을 형성할 때 주입되는 불순물 이온(162)은 게이트 패턴(120A)에도 주입된다.
본 발명의 일 실시예에 의하면, 폴리 실리콘층(120A)에 실리사이드층을 형성하는 공정과 소스 및 드레인 영역(160)에 실리사이드층을 형성하는 공정을 다음과 같이 별개로 수행될 수 있다. 만일, 폴리 실리콘층(120A)에 실리사이드층을 형성하는 공정과 소스 및 드레인 영역(160)에 실리사이드층을 형성하는 공정을 동시에 수행할 경우, 소스 및 드레인 영역(160)의 실리콘 소비가 과도하게 커질 수 있어 접합 누설(junction leakage)에 취약할 수도 있다.
게이트 패턴(110A 및 120A)을 포함하는 반도체 기판(100)의 전면에 버퍼 산화막(미도시)을 형성한다. 이후, 게이트 패턴의 폴리 실리콘층(120A)의 상부면이 노출될 때까지, 버퍼 산화막을 연마하여 평탄화하면, 도 2f에 도시된 바와 같이 반도체 기판(100)의 상부에 평탄화된 버퍼 산화막(170)이 형성될 수 있다. 여기서, 버퍼 산화막(170)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
이후, 평탄화된 버퍼 산화막(170)과 게이트 패턴의 폴리 실리콘층(120A)의 상부에 금속층(180)을 형성한다. 본 발명에 의하면, 니켈(Ni:Nickel)을 스퍼터링(sputtering)하여 금속층(180)을 형성할 수 있다. 예를 들어, 금속층(180)의 두께는 40㎚일 수 있다.
이후, 금속층(180)을 포함하는 결과물에 대해 열 공정을 수행하여, 패터닝된 폴리 실리콘층(120A)을 실리사이드화한다. 여기서, 열 공정은 급속 열 처리(RTA:Rapid Thermal Anneal)일 수 있다. 즉, 금속층(180)에 대해 열 공정을 수행하면, 폴리 실리콘층(120A)의 상부(124A)는 니켈이 풍부한(Ni-rich) 폴리 실리콘 층(124B)으로 실리사이드화되고, 폴리 실리콘층(120A)의 하부(122A)는 실리콘(Si)이 풍부한(Si-rich) 폴리 실리콘층(122B)으로 실리사이드화된다. 다시 말하면, NiSi 그레인 크기가 각 영역(122B 및 124B)에서 다르게 형성된다. 이로 인하여, NMOS 트랜지스터 또는 PMOS 트랜지스터의 소스 및 드레인 영역(160)의 형성시에, 게이트 패턴(120A)에 주입된 불순물 도펀트의 NiSi 그레인 경계를 통한 게이트 패턴(120B)과 게이트 절연막 패턴(110A)의 계면에서의 이온의 석출이 플루오르에 의해 차폐(screen)되기 때문에, 보이드의 발생을 최소화할 수 있다.
본 발명에 의하면, 열 공정의 온도를 조정하여 폴리 실리콘층(120A)의 실리사이드화를 조정할 수 있다. 즉, 열 공정의 온도를 조정하여, 니켈이 풍부한 폴리 실리콘층(124B)의 높이와 실리콘이 풍부한 폴리 실리콘층(122B)의 높이를 조정할 수 있다. 본 발명에 의하면, 열 공정의 온도는 400℃ 내지 450℃일 수 있다.
이후, 금속층(180)에서 실리사이드화되지 않은 부분을 제거한다. 실리사이드화되지 않은 부분은 과산화수소(H2O2) 및 황산(H2SO4) 혼합액에 의해 제거될 수 있다.
이후, 도 2g에 도시된 바와 같이, 버퍼 산화막(170)을 제거한다. 예를 들어, 버퍼 산화막(170)은 HF액(solution)을 이용하여 제거할 수 있다.
이후, 도 2h에 도시된 바와 같이, 버퍼 산화막(170)을 제거한 후에, 소스 및 드레인 영역(160)에 실리사이드층(190)을 형성한다. 여기서, 소스 및 드레인 영역(160)에 실리사이드층(190)을 형성하는 공정을 일반적이므로 상세한 설명을 생략한다. 예를 들어, 소스 및 드레인 영역(160)에 실리사이드층(190)을 형성하기 위해 소스 및 드레인 영역(160)의 상부에 형성되는 금속층(미도시)의 두께는 15㎚일 수 있다.
본 발명의 다른 실시예에 의하면, 폴리 실리콘층(120)에 실리사이드층을 형성하는 공정과 소스 및 드레인 영역(160)에 실리사이드층을 형성하는 공정은 다음과 같이 동시에 수행될 수도 있다.
이 실시예에서는, 도 2f에 도시된 바와 같이 게이트 패턴(110A 및 120A)을 포함하여 반도체 기판(100)의 상부 전면에 버퍼 산화막(170)을 형성하지 않는다. 따라서, 금속층(180)을 버퍼 산화막(170)의 상부에 형성하는 대신에, 게이트 패턴(110A 및 120A)과 소스 및 드레인 영역(160)을 포함하여 반도체 기판(100)의 상부 전면에 형성한다.
이후, 열 공정을 수행하여 폴리 실리콘층(120A)을 실리사이드화하고, 소스 및 드레인 영역(160)의 실리콘층을 실리사이드화한다. 전술한 바와 같이, 폴리 실리콘층(120A)은 니켈이 풍부(Ni-rich)한 폴리실리콘층(124B)과 실리콘이 풍부한(Si-rich) 폴리 실리콘층(122B)으로 실리사이드화된다. 또한, 소스 및 드레인 영역(160)의 상부에 실리사이드층(190)이 형성된다.
이하, 본 발명에 의한 반도체 소자를 첨부한 도 2h를 참조하여 다음과 같이 설명한다.
도 2h를 참조하면, 본 발명에 의한 반도체 소자는, 게이트 절연막 패턴(110A), 실리사이드화된 폴리 실리콘층(120B), 스페이서(150), LDD 영역(140), 소스 및 드레인 영역(160) 및 실리사이드층(190)으로 구성된다.
먼저, 게이트 절연막 패턴(110A)은 반도체 기판(100)의 상부에 형성되어 있다. 예를 들어, 게이트 절연막 패턴(110A)은 반도체 기판(100)의 상부에 형성된 열 산화막 패턴(112A)과 열 산화막 패턴(112A)의 상부에 형성된 하프늄 산화막 패턴(114A)으로 이루어질 수 있다.
실리사이드화된 폴리 실리콘층(120B)은 각각이 플루오르를 함유하는 실리콘 형태(Si-rich)의 실리사이드층(122B)과 금속 형태(metal-rich)의 실리사이드층(124B)으로 이루어질 수 있다. 실리콘 형태의 실리사이드층(122B)은 게이트 절연막 패턴(110A)의 상부에 형성되어 있다. 실리콘 형태의 실리사이드층(122B)은 실리콘이 풍부한(Si-rich) 폴리 실리콘층으로서 실리사이드화된 층이며, 플루오르를 포함하고 있다. 금속 형태의 실리사이드층(124B)은 실리콘 형태의 실리사이드층(122B)의 상부에 형성되어 있다. 금속 형태의 실리사이드층(124B)은 금속이 풍부한 폴리 실리콘층으로서 실리사이드화된 층으로서, 플루오르를 포함하고 있다. 여기서, 금속은 니켈을 포함할 수 있다.
본 발명에 의하면, 실리콘 형태의 실리사이드층(122B)에 함유된 플루오르의 농도는 금속 형태의 실리사이드층(124B)에 함유된 플로우르의 농도보다 높을 수 있다.
LDD 영역(140)은 게이트 절연막 패턴(110A)의 양측의 반도체 기판(100)에 형성되어 있다. 스페이서(150)는 게이트 절연막 패턴(110A), 실리콘 형태 및 금속 형태의 실리사이드층들(120B)의 측벽에 형성되어 있다. 소스 및 드레인 영역(160)은 스페이서(150)의 양측의 반도체 기판(100)에 형성되어 있다. 실리사이드층(190)은 소스 및 드레인 영역(160)에 형성되어 있다.
도 4는 본 발명(210)과 기존(200)의 게이트 전압에 따른 커패시턴스의 특성을 나타내는 그래프로서, 횡축은 게이트에 인가되는 게이트 바이어스(Bias) 전압(Vg)을 나타내고, 횡축은 커패시턴스를 각각 나타내다.
도 4를 참조하면, 기존(200)과 달리 본 발명(210)에 의하면, 보이드(90)가 제거되므로, 니켈(Ni) FUSI 듀얼 게이트 일함수를 안정되게 제어하여, 커패시턴스가 증가하고, Vfb 쉬프트 현상이 방지됨을 알 수 있다.
도 5는 본 발명(310)과 기존(300)의 게이트 전압(Vg)에 따른 드레인 전류(Id)의 변화를 나타내는 그래프로서, 횡축은 게이트 전압(Vg)을 나타내고 종축은 드레인 전류(Id)를 로그 스케일[Log(Id)]나타내며, 그래프에서 왼쪽은 PMOS 트랜지스터에의 특성을 나타내고 오른쪽은 NMOS 트랜지스터에서의 특성을 각각 나타낸다.
도 5를 참조하면, 동일한 게이트 전압(Vg)에서 기존(300)보다 본 발명(310)은 드레인 전류(Id)가 큼을 알 수 있다.
결국, 본 발명에 의하면, 니켈(Ni)과 실리콘(Si)이 반응하여, 자기 정렬된(self aligned) NiSi 실리사이드(silicide)층이 형성된다. 이 결과로, FUSI 게이트 패턴(120B)는 두 층으로 구분된다. 즉, 실리사이드층(120B)의 상부(124B)는 니켈이 풍부하고, 하부(122B)는 실리콘이 풍부한 FUSI 게이트 구조를 갖는다. 이는 단지, Ni이 어닐링의 온도에 따라 Si과 반응하여 상변환을 통해 그 분포와 균일도(uniformity)가 결정되는 결과로서, 본 발명에서는 기존과 동일한 열적 한 계(thermal budget) 및 어닐링(annealing) 방법을 그대로 도용하더라도, 어닐링 온도 이외의 주요 인자로서 기존의 도핑되지 않은(undoped) 폴리 실리콘 대신에 플루오르로 도핑된 폴리 실리콘 구조를 이용한다. 그러므로, 후속하는 불순물 이온 주입시에 NiSi 그레인 경계를 통한 불순물의 석출을 최소화하는데 효과적이다.
특히, 플루오르로 도핑된 폴리 실리콘층의 형성 공정시에, Si-rich 영역(122B)에 대한 플루오르 농도를 Ni-rich 영역(124B)보다 높게함으로써, Si-rich 영역(122B)의 NiSi 그레인 크기를 Ni-rich 영역(124B)과 보다 효과적으로 구분되도록 형성할 수 있다. 이로 인해, 후속 Ni 실리사이드 어닐링 공정으로 인한 열적 한계로 활성화되는 불순물 도펀트의 석출을 차단하는데 효과적이다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 FUSI 게이트를 갖는 CMOS 소자의 단면도이다.
도 2a 내지 도 2h들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 3a 내지 도 3h들은 본 발명의 실시예에 의한 폴리 실리콘층의 형성 방법에 의한 공정 단면도들이다.
도 4는 본 발명과 기존의 게이트 전압에 따른 커패시턴스의 특성을 나타내는 그래프이다.
도 5는 본 발명과 기존의 게이트 전압에 따른 드레인 전류의 변화를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 110A : 게이트 절연막
120 : 플루오르 도핑된 폴리실리콘층 140 : LDD 영역
160 : 소스 및 드레인 영역 170 : 버퍼 산화막
190 : 실리사이드층

Claims (17)

  1. 반도체 기판의 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 상부에, 플루오르를 포함하는 폴리 실리콘층을 형성하는 단계;
    상기 게이트 절연막과 상기 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하여 상기 반도체 기판의 상부에 금속층을 형성하는 단계;
    상기 금속층에 열 공정을 수행하여, 상기 패터닝된 폴리 실리콘층을 실리사이드화하는 단계를 구비하고,
    상기 폴리 실리콘층의 상부에 포함된 상기 플루오르의 농도는 상기 폴리 실리콘층의 하부에 포함된 플루오르의 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 금속층은 니켈을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제1 항에 있어서, 상기 폴리 실리콘층을 형성하는 단계는
    상기 게이트 절연막의 상부에, 상기 폴리 실리콘을 증착한 후 상기 플루오르의 가스를 주입하는 공정을 제1 횟수만큼 반복적으로 수행하여 상기 폴리 실리콘층의 상기 하부를 형성하는 단계; 및
    상기 폴리 실리콘층의 하부의 전면에, 상기 폴리 실리콘을 증착한 후 상기 플루오르의 가스를 주입하는 공정을 상기 제1 횟수보다 적은 제2 횟수만큼 반복적으로 수행하여 상기 폴리 실리콘층의 상기 상부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서, 상기 제1 횟수는 6이고 상기 제2 횟수는 5이며, 각 횟수마다 1E15/㎠ 더즈량으로 상기 플루오르 가스를 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 게이트 절연막을 형성하는 단계는
    상기 반도체 기판의 상부에 열 산화막을 형성하는 단계; 및
    상기 열 산화막의 상부에 하프늄 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 게이트 절연막 형성 전에 상기 반도체 기판에 레트로-그레이드(retro-grade) 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 게이트 패턴을 형성한 후에, 상기 게이트 패턴을 포함하는 상기 반도체 기판의 전면에 버퍼 산화막을 형성하는 단계; 및
    상기 게이트 패턴의 상부면이 노출될 때까지, 상기 버퍼 산화막을 연마하여 평탄화하는 단계를 더 구비하고,
    상기 평탄화된 상기 버퍼 산화막과 상기 게이트 패턴의 상부에 상기 금속층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 게이트 패턴 형성 단계 이후에 상기 게이트 패턴을 마스크로 이용하여, 상기 반도체 기판에 저농도 불순물을 주입하여 LDD 영역을 형성하는 단계:
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 게이트 패턴과 상기 스페이서를 마스크로 이용하여, 상기 반도체 기판에 고농도 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계;
    상기 실리사이드화되지 않은 상기 금속층을 제거하는 단계;
    상기 버퍼 산화막을 제거하는 단계;
    상기 버퍼 산화막을 제거한 후에, 상기 소스 및 드레인 영역에 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서, 상기 열 공정의 온도를 조정하여 상기 폴리 실리콘층의 실리사이드화를 조정하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서, 상기 온도는 400℃ 내지 450℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9 항에 있어서, 상기 실리사이드화되지 않은 상기 금속층은 과산화수소 및 황산 혼합액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판의 상부에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴의 상부에 형성된 플루오르를 포함하는 실리콘 형태의 실리사이드층; 및
    상기 실리콘 형태의 실리사이드층의 상부에 형성된 상기 플루오르를 포함하는 금속 형태의 실리사이드층을 구비하고, 상기 실리콘 형태의 실리사이드화층에 함유된 상기 플루오르의 농도는 상기 금속 형태의 실리사이드화층에 함유된 상기 플루오르의 농도보다 높은 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서, 상기 게이트 절연막 패턴은
    상기 반도체 기판의 상부에 형성된 열 산화막 패턴; 및
    상기 열 산화막 패턴의 상부에 형성된 하프늄 산화막 패턴을 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제13 항에 있어서, 상기 금속은 니켈을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 삭제
  17. 제13 항에 있어서, 상기 반도체 소자는
    상기 게이트 절연막 패턴의 양측의 상기 반도체 기판에 형성된 LDD 영역:
    상기 게이트 절연막 패턴, 상기 실리콘 형태 및 상기 금속 형태의 상기 실리사이드화층들의 측벽에 형성된 스페이서;
    상기 스페이서의 양측의 상기 반도체 기판에 형성된 소스 및 드레인 영역;
    상기 소스 및 드레인 영역에 형성된 실리사이드층을 더 구비하는 것을 특징으로 하는 반도체 소자.
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