KR20050091498A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 반도체 소자의 형성 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 게이트 전극으로 사용되는 폴리실리콘층에 게르마늄(Germanium) 및 불소(Fluorine) 이온을 주입함으로써 게이트 산화의 특성을 향상 시키고 폴리실리콘층의 도핑 효율을 증가시켜 반도체 소자의 리키지(leakage) 감소와 커런트 증대 및 핫 캐리어 특성의 개선을 가져올 수 있는 반도체 소자의 형성 방법에 관한 것이다.
상기와 같은 본 발명의 반도체 소자의 형성 방법은 소자분리막이 형성된 실리콘 기판에 웰 영역을 형성하고 게이트 산화막 및 제 1 폴리실리콘층을 증착하는 단계와, 상기 제 1 폴리실리콘층에 게르마늄과 불소 이온을 주입하는 단계와, 제 2 폴리실리콘층을 증착한 후 패터닝하여 게이트를 형성하고 게이트 양측 하부의 실리콘 기판에 LDD 이온주입층 및 Halo 이온주입층을 형성하는 단계와, 상기 게이트 측벽에 게이트 스페이서를 형성하고 상기 게이트 하부의 실리콘 기판 양측에 S/D 정션층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 형성 방법{Forming Method of Semiconductor Device}
본 발명은 고집적화에 따른 반도체 소자의 형성 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 게이트 전극으로 사용되는 폴리실리콘층에 게르마늄(Germanium) 및 불소(Fluorine) 이온을 주입함으로써 게이트 산화의 특성을 향상 시키고 폴리실리콘층의 도핑 효율을 증가시켜 반도체 소자의 리키지(leakage) 감소와 커런트 증대 및 핫 캐리어 특성의 개선을 가져올 수 있는 반도체 소자의 형성 방법에 관한 것이다.
근래에는, 반도체 소자의 스케일 룰에 따라 소자의 정션 깊이(junction Depth)가 감소하면서 소스/ 드레인의 면저항(sheet resistance)과 접촉저항(contact resistance)등을 포함하는 기생저항(parasitic resistance)이 채널저항(channel resistance)의 크기를 능가하므로 소자 작동의 어려움 및 소자 성능의 감소가 야기된다.
따라서, 얕은 정션(Shallow Junction) 형성과 함께 실리사이드를 형성함으로써 콘택저항을 낮추는 기술이 요구되고 있다.
이하, 도 1a 내지 도 1f를 통해 상기와 같은 종래 기술을 상세히 설명하겠다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)에 반도체 소자가 형성될 지역을 확보하고자 미리 소자분리영역과 활성영역을 분리하는 STI공정을 진행하여 소자분리막(15)을 형성한다.
그리고 도 1b에 도시된 바와 같이, 포토레지스트(20)를 도포하고 이를 마스크로 하여 반도체 기판에 N-WELL 또는 P-WELL 영역을 형성한다.
그 다음 도 1c에 도시된 바와 같이, 게이트 산화막(30)과 폴리실리콘층(40)을 증착한 후 식각하여 게이트 전극을 형성하고, LDD 이온주입 공정 및 Halo 이온주입 공정을 진행하여 상기 게이트 전극 하부의 반도체 기판 내에 LDD 이온주입층(52) 및 Halo 이온주입층(51)을 형성한다.
계속하여 도 1d에 도시된 바와 같이, 버퍼 산화막(61) 및 절연막(62)을 증착한 후 식각하여 게이트 스페이서를 형성하고 게이트 전극 사이에 전기가 흐를 수 있도록 소스/드레인(S/D) 정션(Junction) 영역(70)을 형성한다.
이 때, 상기 S/D 정션 영역(70)과 LDD 이온주입층(52)의 깊이에 따라 소자의 특성 열화, 즉 쇼트 채널 효과(Short Channel Effect)를 나타낼 수 있으므로 보다 얕은 정션(Shallow Junction)의 형성이 필요하다.
그러나 이때, S/D 정션 영역의 형성을 위한 이온주입 공정시 게이트 전극으로 사용되는 폴리실리콘층(40)이 동시에 도핑되므로, 정션이 얕게 형성되는 것만을 추구한다면 게이트 전체에 제대로 도핑이 되지 못하게 되는 문제점이 발생한다.
특히, PMOSFET의 경우에는 게이트 도핑 소스로써 보론 이온을 주입하게 되는데, 보론은 열처리에 의한 확산 속도가 매우 높아 얕은 정션(Shallow Junction)의 형성이 매우 어려우며, 충분한 도핑을 위해 추가로 열처리를 진행할 시에는 게이트 산화막 밑으로 보론이 투과되어 짧은 채널 효과(Short Channel Effect) 및 반도체 소자의 리키지(Leakage)를 증가시키게 되는 문제점이 있다.
그리고, 도 1e에 도시된 바와 같이, 이후 금속과 접촉될 수 있는 부분의 접촉 저항을 감소시키기 위해 미리 반도체 기판(10) 내의 Si 원자와 반응할 수 있는 금속층(80)을 증착한다.
이후 도 1f에 도시된 바와 같이, 열처리를 통하여 금속층(80)을 S/D 정션(Junction) 영역(70) 및 폴리실리콘층(40)에 반응시켜 상기 S/D 정션영역(70) 및 폴리실리콘층(40) 상에만 실리사이드(90)를 형성한다.
따라서, 본 발명은 반도체 소자의 게이트 전극으로 사용되는 폴리실리콘층에 게르마늄(Germanium) 및 불소(Fluorine) 이온을 주입함으로써 게이트 산화의 특성을 향상 시키고 폴리실리콘층의 도핑 효율을 증가시켜 반도체 소자의 리키지(leakage) 감소와 커런트 증대 및 핫 캐리어 특성의 개선을 가져올 수 있는 반도체 소자의 형성 방법에 관한 것이다.
상기의 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막이 형성된 실리콘 기판에 웰 영역을 형성하고 게이트 산화막 및 제 1 폴리실리콘층을 증착하는 단계와, 상기 제 1 폴리실리콘층에 게르마늄과 불소 이온을 주입하는 단계와, 제 2 폴리실리콘층을 증착한 후 패터닝하여 게이트를 형성하고 게이트 양측 하부의 실리콘 기판에 LDD 이온주입층 및 Halo 이온주입층을 형성하는 단계와, 상기 게이트 측벽에 게이트 스페이서를 형성하고 상기 게이트 하부의 실리콘 기판 양측에 S/D 정션층을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 형성방법을 제공한다.
본 발명의 반도체 소자의 형성방법에 있어서, 상기 게르마늄과 불소 이온 주입은 GeF2인 분자 형태로 이루어지는 것을 특징으로 하고, 10~150KeV의 에너지와 1.0E13~1.0E16 atoms/cm2의 도즈량인 조건에서 실시하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게르마늄과 불소 이온 주입은 tilt 0~60°, twist 0~360°의 범위에서 진행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1 폴리실리콘층은 상기 제 2 폴리실리콘층과 합하여 2000Å의 두께로 형성하는 것을 특징으로 하고, 상기 제 2 폴리실리콘층은 1000Å~1500Å의 두께로 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 열처리 공정은 RTP 또는 Furnace 장비를 이용하여 두차례에 걸쳐 진행되는 것을 특징으로 한다.
본 발명에 있어서, 상기 열처리 공정은 RTP 장비를 이용하는 경우 800~1000℃에서 10~30초간 진행하는 것을 특징으로 하고, Furnace 장비를 이용하는 경우 750~850℃에서 10~30분간 진행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 열처리 공정은 100% N2 분위기의 챔버내에서 진행하는 것이 바람직하다.
상기와 같은 본 발명의 반도체 소자의 형성 방법에 따르면, 소자의 리키지(leagkage) 감소 및 핫캐리어 특성을 개선시킴과 동시에 폴리실리콘층의 도핑 소스로 활용되어지는 보론이 게이트 산화막(gate oxide)으로 투과됨에 따라 발생하는 숏 채널 효과(Short Channel Effect)를 억제시킬 수 있게 된다.
도 2a 내지 도 2h는 본 발명의 반도체 소자의 형성방법을 나타낸 공정단면도들이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(110)에 반도체 소자가 형성될 지역을 확보하고자 미리 소자분리영역과 활성영역을 분리하는 STI공정을 진행하여 소자분리막(115)을 형성한다.
이 때, STI 공정은 패터닝 및 식각 공정을 통하여 소자분리영역을 정의하고 다시 절연이 될 수 있도록 산화막을 증착한다. 이와 같은 STI 공정은 버즈 빅(Bird's Beak)을 없애 반도체 소자간에 전기적으로 분리시키는 영역을 축소시킴으로써 반도체 소자의 고집적화에 적합할 수 있다.
이어서, 도 2b에 도시된 바와 같이 웰을 형성하기 위하여 웰이 형성되지 않을 부분에 제 1차 포토레지스트(120)를 도포하여 웰 이온주입 공정을 실시한다.
이때, 서로 다른 종류의 소자를 구현하기 위해서 상기와 같은 공정을 두 번 반복하는데, 상기 이온주입 공정 진행시, NMOSFET의 경우에는 보론(Boron)을 이용하여 P-Well을 형성하고, PMOSFET의 경우에는 인(Phosphorus) 및 비소(Arsenis)를 이용하여 N-Well을 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 반도체 기판(110)의 활성 영역 상에 게이트 산화막(130)을 형성시키고 제 1 폴리실리콘층(140)을 증착한 후, 게르마늄(Germanium) 및 불소(Fluorine) 이온주입 공정을 실시한다.
이 때, 제 1 폴리실리콘층(140)은 후속 증착되는 제 2 폴리실리콘층(141)과 합하여 2000Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 게르마늄 및 불소 이온주입 공정은 게르마늄과 불소 이온의 비율을 1:2로 하고, 이온주입 소스로는 분자형태인 GeF2를 사용하여 실시함으로써 한 번의 이온주입 공정을 통하여 두가지 이온을 동시에 주입할 수 있도록 한다.
그리고, 상기 게르마늄 및 불소 이온주입 공정은 10~150KeV의 에너지와 1.0E13~1.0E16 atoms/cm2의 도즈량인 조건에서 실시하는 것이 바람직하며, tilt 0~60°, twist 0~360°의 범위에서 진행하도록 한다.
여기서, 상기 게르마늄은 추가로 증착되는 제 2 폴리실리콘층(141)의 도핑을 위해 이온주입되는 보론의 도핑효율을 증대시키는 역할을 하므로, 얕은 정션의 형성이 가능하면서 보론의 도핑효율을 증대시킬 수 있게 된다.
이는, 반도체 소자의 커런트 증대를 가져와 소자의 성능을 향상시킬 수 있도록 한다.
또한, 상기 불소(Fluorine)이온이 산소와 결합하면 Si/SiO2 계면의 SiH bond의 H를 밀어내거나, Silicon Dangling bond와 결합하여 SiF bond를 형성하게 하는데, 이 SiF bond는 SiH bond보다 더 강하여 핫 캐리어 특성이 향상되며 누설 전류(Legkage Current) 또한 줄어들게 하므로, 상기 불소 이온주입 공정을 통해 게이트 산화막(130)의 특성을 향상시키기 위한 것이다.
그러나, 상기 불소(Fluorine) 이온은 PMOSFET 소자의 게이트를 도핑시키는 소스로 사용하는 보론(Boron)의 확산 속도를 증가시키는 특성이 있어, 게이트 산화막(130) 밑으로 보론이 투과되는 것을 촉진시키게 된다.
따라서, 게이트 산화막(130) 밑으로 보론이 투과되는 현상을 억제시키기 위하여 본 발명은 먼저 제 1 폴리실리콘층(140)을 일부 증착시키고 게르마늄과 불소 이온주입을 진행한 후 열처리를 진행하여 게이트 산화막(130) 쪽으로 미리 침투함으로써 게이트 산화막(130)과의 반응을 진행시킨다.
즉, 후속으로 증착되는 제 2 폴리실리콘층(141)을 도핑시키기 위해 이온주입되는 보론의 확산과 별개로 진행될 수 있게 되는 것이다.
이어서, 도 2d에 도시된 바와 같이, 제 2 폴리실리콘층(141)을 증착한 후, 상기 게이트 산화막(130')과 제 1 폴리실리콘층(140') 및 제 2 폴리실리콘층(141)을 패터닝하여 게이트를 형성한다.
이 때, 상기 제 2 폴리실리콘층(141)은 1000Å~1500Å의 두께로 형성하는 것이 바람직하다.
그리고, 도 2e에 도시된 바와 같이, LDD 이온주입을 실시함에 따라 LDD 이온주입층(152)을 형성하여 소스/드레인(S/D) 간에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다.
이는, 반도체 소자의 크기 감소에 부합하여 소자의 동작 전압이 작아지지 못함으로 인해, 채널 드레인 쪽 일부분에 매우 높은 전기장이 집중되어, 원하지 않는 캐리어의 흐름이 형성됨으로써 소자의 작동에 어려움을 갖게되는 현상을 최소화 할 수 있게 해준다.
또한, LDD 이온주입으로 형성된 LDD 이온주입층(152) 형성으로 인해 채널의 길이가 작아지게 되어 문턱전압이 낮아지는 SCE(Short Channel Effect) 특성을 개선시키고자 경사(Tilt)를 주어 Halo 이온주입을 실시함에 따라 상기 LDD 이온주입층(152) 주변에 Halo 이온주입층(151)을 형성시킨다.
이 때, S/D 정션 영역(170)의 형성을 위한 제 2차 포토레지스트(150)를 도포한다.
그 다음, 도 2f에 도시된 바와 같이, 버퍼 산화막(161)과 절연막(162)을 증착하여 식각함으로써 상기 게이트 측벽에 게이트 스페이서를 형성하고, 상기 게이트 스페이서와 제 2차 포토레지스트(150)를 마스크로 하여 이온주입을 실시함에 따라 S/D 정션 영역(170)을 형성한다.
계속하여, 도 2g에 도시된 바와 같이, 상기 제 2차 포토레지스트(150)를 제거한다.
그리고, 상기 결과물 상에 코발트와 같은 금속층을 증착한 후 1차 열처리를 실시하면, 도 2h에 도시된 바와 같이, 상기 제 2 폴리실리콘층(141) 및 반도체 기판(110)만이 상기 코발트와 반응하여, 상기 제 2 폴리실리콘층(141)의 상부와 반도체 기판(110)의 활성영역에만 MONO Silicide 상(CoSi)이 형성된다.
또한, 2차 열처리를 다시 진행함으로써 최종적인 실리사이드로 Cobalt disilicide(CoSi2)상을 상기 제 2 폴리실리콘층(141)의 상부와 반도체 기판(110)의 활성영역 상에 형성한다.
상기와 같은 본 발명의 반도체 소자의 형성 방법에 따르면, 반도체 소자의 게이트 전극으로 사용되는 폴리실리콘층을 일부 증착한 후 게르마늄 및 불소이온을 주입하고 추가로 폴리실리콘층을 다시 증착한 다음 열처리를 진행하여 실리사이드를 형성하는 기술을 사용함으로써, 얕은 정션을 추구하는 경우에도 보론의 게이트 도핑효율을 높여 반도체 소자의 리키지 감소 및 핫캐리어 특성의 개선을 가져올 수 있을 뿐만 아니라, 추가로 증착되는 폴리실리콘층의 도핑을 위한 보론이온이 게이트 산화막으로 확산되는 현상을 방지하여 숏 채널 효과(Short Channel Effect)를 억제시킬 수 있는 이점이 있다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 소자의 게이트 전극으로 사용되는 폴리실리콘층을 일부 증착한 후 게르마늄 및 불소이온을 주입하고 추가로 폴리실리콘층을 다시 증착한 다음 열처리를 진행하여 실리사이드를 형성하는 기술을 사용함으로써, 얕은 정션을 추구하는 경우에도 보론의 게이트 도핑효율을 높여 반도체 소자의 리키지 감소 및 핫캐리어 특성의 개선을 가져올 수 있을 뿐만 아니라, 추가로 증착되는 폴리실리콘층의 도핑을 위한 보론이온이 게이트 산화막으로 확산되는 현상을 방지하여 숏 채널 효과(Short Channel Effect)를 억제시킬 수 있는 이점이 있다.
이에 따라, 반도체 소자의 숏 채널 마진(Short Channel Margin)의 증대를 가져올 수 있어 반도체 소자의 성능이 증대되고 수율이 향상되는 효과가 있다.
도 1a 내지 도 1f는 종래기술에 의한 반도체 소자의 형성방법을 설명하기 위한 공정단면도들이다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 형성방법을 설명하기 위한 공정단면도들이다.
- 도면의 주요 부분에 대한 설명 -
10, 110 : 반도체 기판 15, 115 : 소자분리막
20 : 포토레지스트 120 : 제 1차 포토레지스트
30, 130, 130' : 게이트 산화막 150 : 제 2차 포토레지스트
40 : 폴리실리콘층 140, 140' : 제 1 폴리실리콘층
141 : 제 2 폴리실리콘층 51, 151 : halo 이온주입층
52, 152 : LDD 이온주입층 61, 161 : 버퍼산화막
62, 162 : 절연막 70, 170 : S/D 정션영역
80 : 금속층 90, 190 : 실리사이드

Claims (10)

  1. 소자분리막이 형성된 실리콘 기판에 웰 영역을 형성하고 게이트 산화막 및 제 1 폴리실리콘층을 증착하는 단계와,
    상기 제 1 폴리실리콘층에 게르마늄과 불소 이온을 주입하는 단계와,
    제 2 폴리실리콘층을 증착한 후 패터닝하여 게이트를 형성하고 게이트 양측 하부의 실리콘 기판에 LDD 이온주입층 및 Halo 이온주입층을 형성하는 단계와,
    상기 게이트 측벽에 게이트 스페이서를 형성하고 상기 게이트 하부의 실리콘 기판 양측에 S/D 정션층을 형성하는 단계와,
    를 포함하여 이루어지는 반도체 소자의 형성방법.
  2. 제1항에 있어서, 상기 게르마늄과 불소 이온 주입은 GeF2인 분자 형태로 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항 또는 제 2항에 있어서, 상기 게르마늄과 불소 이온 주입은 10~150KeV의 에너지와, 1.0E13~1.0E16 atoms/cm2의 도즈량인 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1항 또는 제 2항에 있어서, 상기 게르마늄과 불소 이온 주입은 tilt 0~60°, twist 0~360°의 범위에서 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1항에 있어서, 상기 제 1 폴리실리콘층은 상기 제 2 폴리실리콘층과 합하여 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1항에 있어서, 상기 제 2 폴리실리콘층은 1000Å~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1항에 있어서, 상기 열처리 공정은 RTP 또는 Furnace 장비를 이용하여 두차례에 걸쳐 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1항 또는 제 7항에 있어서, 상기 열처리 공정은 RTP 장비를 이용하여 800~1000℃에서 10~30초간 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1항 또는 제 7항에 있어서, 상기 열처리 공정은 Furnace 장비를 이용하여 750~850℃에서 10~30분간 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 1항 또는 제 7항에 있어서, 상기 열처리 공정은 100% N2 분위기의 챔버내에서 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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