KR20010004720A - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 선택적 SiGe 에피 실리콘 성장 기술을 사용하여 엘리베이티드 채널 및 소오스/드레인을 갖는 새로운 듀얼 게이트 P+살리사이드 형성 기술에 관한 것이다. 본 발명은 전류 구동력 향상을 위해, 채널 부위에 Si/SiGe/Si의 엘리베이티드 채널 구조를 사용하여 버리드 SiGe층에 의해 유발된 응력이 캐리어 모빌리티를 증가시켜 전류 구동력을 증가시킬 수 있는 효과와 아울러, 미드-밴드 갭 재료인 폴리-SiGe의 일 함수 감소로 인한 전류 구동력 상승 효과를 동시에 얻을 수 있을 뿐만 아니라, SiGe에서 보론의 증가된 액티베이션으로 인해 향상된 게이트 폴리 디플리션 서프레션 효과로 개선된 쇼트 채널 효과를 가져다 주고, 접합부 부위는 버리드/엘리베이티드 SiGe 층을 형성하여 밴드 갭 엔지니어드 접합부를 형성하여 접합 누설 전류를 억제하는 효과 및 접합층에 도핑된 보론의 확산 억제를 통해 더욱 얕은 접합부를 얻을 수 있는 등의 하이 퍼포먼스 서페이스 채널-PMOS 살리사이드 제조에 관한 것이다.

Description

반도체 소자의 트랜지스터 및 그 제조 방법 {Transistor in a semiconductor device and method of manufacuring the same}
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 채널을 Si/SiGe/Si의 엘리베이티드 채널(elevated channel) 구조로 형성하고, 접합부 부위에 버리드/엘리베이티드(buried/elevated) SiGe층을 형성하여, 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화 및 고속화 되어감에 따라 개선된 쇼트 채널 효과(short channel effect; SCE), 향상된 핫 캐리어 서프레션(hot carrier suppression; HCS) 능력 및 향상된 전류 구동력을 갖는 트랜지스터가 요구되고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)과 필드 영역(field region)을 확정(define)한다. PMOS 트랜지스터 형성을 위해 N-웰(13)을 형성한다. 문턱 전압 조절을 위한 이온 주입을 실시한 후, 게이트 산화막(14) 및 게이트 전극(15)을 형성한다.
도 1b를 참조하면, 게이트 스페이서(16)를 형성한 후, 소오스/드레인 형성 및 게이트 도핑을 위해 이온주입을 실시하고, 이로 인하여 접합부(17)가 형성된다.
도 1c를 참조하면, 웨이퍼 전면에 걸쳐 Ti층(18)을 증착한 후, 1차 열처리하여 실리콘이 노출된 접합부(17) 및 게이트 전극(15) 부위에 TiSi2층(18a)을 형성한다.
도 1d를 참조하면, 1차 열처리에 의해 반응하지 않은 Ti층(18)을 습식 식각 공정으로 제거하고, 2차 열처리하여 TiSi2층(18a)을 완성한다.
상기한 바와 같이, TiSi2를 이용한 서페이스 채널-PMOS Ti-살리사이드 (surface channel PMOS Ti-salicide)형성 기술을 이용한 트랜지스터 제조는 하부 실리콘의 소모를 통해 TiSi2를 만드는 구조를 갖고 있다. 이 기술은 소자의 디자인 룰(device design rule)이 감소하면 할수록 필연적으로 요구되는 접합 깊이 감소를 고려해 볼 때 매우 불리해 진다. 단적으로, 0.13㎛이하의 디자인 룰을 갖는 소자에서, 접합 깊이는 PMOS의 경우 약 1000Å정도이며, 이때 약 300Å정도의 Ti를 증착하였을 때 기판 표면에서부터 약 200Å이상의 실리콘 손실을 요구하게 되는데, 이때 1E20이상으로 높게 도핑된 소자 접합 부위가 상당 부분 훼손되어 애초에 기대한 접합의 전류 구동력은 크게 감소하게 된다.
한편, 기존의 폴리실리콘을 사용하는 SC-PMOS 구조에서는 낮은 보론 액티베이션(activation)으로 인해 게이트 폴리 디플리션 효과(gate poly depletion effect; PDE)가 증가하게 되어, 약화된 게이트 전기장으로 인해 전류 구동력이 감소하게 된다.
따라서, 본 발명은 선택적 에피 실리콘 성장(selective epi-silicon growth; SEG)기술을 사용하여 채널이 Si/SiGe/Si의 엘리베이티드 채널(elevated channel) 구조가 되도록 하고, 접합부 부위에 버리드/엘리베이티드(buried/elevated) SiGe층이 형성 되도록 하여, 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판에 소자 분리막을 형성한 후, 웰을 형성하는 단계; 선택적 에피 실리콘 성장 공정으로 제 1 Si층, SiGe층 및 제 2 Si층을 순차적으로 형성하고, 문턱 전압 조절을 위한 이온 주입 공정을 진행하는 단계; 상기 제 2 Si층의 표면에 게이트 산화막을 형성하고, 상기 게이트 산화막상에 게이트 폴리실리콘층 패턴을 형성하는 단계; 상기 게이트 폴리실리콘층 패턴의 양측에 게이트 스페이서를 형성한 후, 습식 실리콘 디핑 공정으로 게이트 폴리실리콘층 패턴을 식각하여 잔류 게이트 폴리실리콘층 패턴을 형성하는 단계; 세정 공정을 실시한 후, 선택적 SiGe 성장 공정을 실시하여 상기 SiGe층의 노출 부위에 에피-SiGe층을, 상기 잔류 게이트 폴리실리콘층 패턴의 노출 부위에 폴리-SiGe층을 동시에 형성하는 단계; 소오스/드레인 형성 및 게이트 도핑을 위해 이온주입을 실시한 후, 웨이퍼 전면에 걸쳐 Ti층을 증착하고, 1차 열처리후에 미반응 Ti층을 제거하고, 2차 열처리하여 상기 에피-SiGe층 및 폴리-SiGe층의 노출된 부위에 TiSi2층을 형성하고, 이로인하여 게이트 전극, 엘리베이티드 채널 및 버리드/엘리베이티드 접합부가 완성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 트랜지스터는 소자 분리막 및 웰이 형성된 실리콘 기판; 상기 실리콘 기판의 일부분상에 제 1 Si층, SiGe층 및 제 2 Si층이 적층되어 형성된 엘리베이티드 채널; 상기 채널상에 폴리실리콘층, 폴리-SiGe층 및 TiSi2층이 적층되어 형성되며, 게이트 산화막에 의해 상기 채널과 전기적으로 분리된 게이트 전극; 및 상기 게이트 전극의 양측에 제 1 Si층, SiGe층, 에피-SiGe층 및 TiSi2층이 적층되어 형성되며, 게이트 스페이서에 의해 상기 게이트 전극과 전기적으로 분리된 버리드/엘리베이티드 접합부를 포함하여 구성된 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11: 실리콘 기판 12: 소자 분리막
13: 웰 14: 게이트 산화막
15: 게이트 전극 16: 게이트 스페이서
17: 접합부 18: Ti층
18a: TiSi2층 21: 실리콘 기판
22: 소자 분리막 23: 웰
24: 제 1 Si층 25: SiGe층
26: 제 2 Si층 27: 게이트 산화막
28: 게이트 폴리실리콘층 패턴 28a: 잔류 게이트 폴리실리콘층 패턴
29: 게이트 스페이서 30: 에피-SiGe층
31: 폴리-SiGe층 32: TiSi2층
100: 접합부 200: 채널
300: 게이트 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역(active region)과 필드 영역(field region)을 확정(define)한 후, 웰(23)을 형성한다. 1차 세정 공정으로 자연 산화막(native oxide film)을 제거한 후, 엘리베이티드 채널 형성을 위한 선택적 에피 실리콘 성장(SEG) 공정으로 제 1 Si층(24), SiGe층(25) 및 제 2 Si층(26)을 순차적으로 형성하고, 문턱 전압 조절을 위한 이온 주입 공정을 진행한다.
상기에서, 웰(23)은 PMOS 트랜지스터일 경우 1E13 내지 3E13 도우즈의 포스포러스(P)를 800 내지 1200KeV의 에너지로 이온 주입한 후에, 반응로(furnace)에서 약 950℃의 온도에서 30분 정도 열처리하여 도판트를 활성화시켜 형성한다.
1차 세정 공정은 익스-시튜(ex-situ) 세정 공정과 에피 실리콘 장비 내에서 진행하는 인-시튜(in-situ) 세정 공정을 실시한다. 익스-시튜 세정 공정은 RCA 클리닝이나 UV 오존 클리닝과 HF 딥핑의 혼합으로 실시한다. 인-시튜 세정은 제 1 Si층(24)을 형성하기 전에 1 내지 5분 동안 800 내지 900℃의 하이드로겐 베이크(hydrogen bake)를 실시하여 산화막 생성을 방지한다.
엘리베이티드 채널 형성을 위한 선택적 에피 실리콘 성장 공정은 고진공화학기상증착법(UHVCVD)이나 저압화학기상증착법(LPCVD)으로 선택적으로 실리콘 기판(21) 표면이 노출된 부위에만 형성하며, 제 1 Si층(24), SiGe층(25) 및 제 2 Si층(26)은 각각은 50 내지 150Å의 두께로 순차적으로 형성한다. 선택적 에피 성장 공정은 저압화학기상증착법의 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 한다. 고진공화학기상증착법의 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, 증착 압력은 1 torr 미만에서 600 내지 750℃에서 실시한다. 이러한 조건으로 선택적 에피 실리콘 성장 공정을 진행하되, SiGe층(25) 형성 공정시에 Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어준다.
문턱 전압 조절을 위한 이온 주입 공정은 PMOS 트랜지스터일 경우 1E11 내지 5E12 도우즈의 포스포러스(P) 혹은 아세닉(As)을 50 내지 150KeV의 에너지로 이온 주입한다.
도 2b를 참조하면, 제 2 Si층(26)의 표면에 게이트 산화막(27)을 형성하고, 게이트 폴리실리콘층을 증착한 후, 게이트 전극용 마스크를 사용한 건식 식각 공정으로 게이트 폴리실리콘층 패턴(28)을 형성한다.
상기에서, 게이트 폴리실리콘층의 증착 두께는 500 내지 2000Å으로 하며, 그 적정 두께는 1000Å정도이다.
도 2c를 참조하면, 게이트 폴리실리콘층 패턴(28)의 양측에 게이트 스페이서(29)를 형성한 후, 습식 실리콘 디핑(wet silicon dipping) 공정으로 게이트 폴리실리콘층 패턴(28)을 일정 두께만큼 식각하여 잔류 게이트 폴리실리콘층 패턴(28a)을 형성하며, 이때, 노출된 제 2 Si층(26)은 제거된다.
상기에서, 게이트 스페이서(29)는 질화막을 200 내지 800Å의 두께로 증착한 후, 전면 건식 식각 공정을 통해 형성된다. 습식 실리콘 디핑 공정은 초산, 질산, 불산의 혼합 용액으로 이루어진 식각 용액을 사용하며, 그 조성비는 제 2 Si층(26)식각에 대한 게이트 폴리실리콘층의 비율이 약 1 : 1.5 정도가 되도록 선택한다. 습식 실리콘 디핑 공정 동안 제 2 Si층(26)의 노출된 부위만 식각되며, 하부층인 SiGe층(25)은 식각 스톱층(etch stop layer) 역할을 한다. 따라서, 식각 시간은 게이트 폴리실리콘층 패턴(28)이 약 500 내지 800Å정도 식각되도록 설정하여, 식각후 잔류하는 잔류 게이트 폴리실리콘층 패턴(28a)이 50 내지 200Å정도가 되도록 조절한다.
도 2d를 참조하면, 2차 세정 공정으로 자연 산화막(native oxide film)을 제거한 후, 선택적 SiGe 성장 공정을 실시하여 SiGe층(25)의 노출 부위에 에피-SiGe층(30)을, 잔류 게이트 폴리실리콘층 패턴(28a)의 노출 부위에 폴리-SiGe층(31)을 동시에 형성한다.
상기에서, 2차 세정 공정은 익스-시튜(ex-situ) 세정 공정과 에피 실리콘 장비 내에서 진행하는 인-시튜(in-situ) 세정 공정을 실시한다. 익스-시튜 세정 공정은 RCA 클리닝이나 UV 오존 클리닝과 HF 딥핑의 혼합으로 실시한다. 인-시튜 세정은 에피-SiGe층(30) 및 폴리-SiGe층(31)을 형성하기 전에 1 내지 5분 동안 800 내지 900℃의 하이드로겐 베이크(hydrogen bake)를 실시하여 산화막 생성을 방지한다.
선택적 SiGe 성장 공정은 저압화학기상증착법의 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어준다. 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 한다. 고진공화학기상증착법의 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어준다. 이때의 증착 압력은 1 torr 미만에서 600 내지 750℃에서 실시한다. 이러한 조건으로 형성되는 에피-SiGe층(30) 및 폴리-SiGe층(31)의 두께는 500 내지 1000Å 정도이다.
도 2e를 참조하면, 소오스/드레인 형성 및 게이트 도핑을 위해 이온주입을 실시하고, 웨이퍼 전면에 걸쳐 Ti층을 증착한 후, 1차 열처리하여 에피-SiGe층(30) 및 폴리-SiGe층(31)의 노출된 부위에 TiSi2층(32)을 형성하고, 1차 열처리에 의해 반응하지 않은 Ti층을 습식 식각 공정으로 제거한 후, 2차 열처리하여 TiSi2층(32)을 완성한다. 이로인하여 제 1 Si층(24), SiGe층(25), 에피-SiGe층(30) 및 TiSi2층(32)이 적층된 버리드/엘리베이티드 접합부(100)가 형성되고, 제 1 Si층(24), SiGe층(25) 및 제 2 Si층(26))이 적층된 엘리베이티드 채널(200)이 정의(define)되며, 잔류 게이트 폴리실리콘층 패턴(28a), 폴리-SiGe층(31) 및 TiSi2층(32)이 적층된 게이트 전극(300)이 형성된다.
상기에서, 소오스/드레인 형성 및 게이트 도핑을 위한 이온주입은 1E15 내지 1E16의 도우즈의 BF2이온을 10 내지 40KeV의 에너지로 주입한다. TiSi2층(32)은 Ti층을 100 내지 300Å의 두께로 증착한 후, 500 내지 700℃의 온도에서 1차로 급속 열처리(RTA)하고, SC-1 등의 습식 식각 용액을 사용하여 반응하지 않은 Ti층을 제거한 후, 750 내지 850℃의 온도에서 2차로 급속 열처리하여 형성한다.
상기한 본 발명의 실시예는 선택적 SiGe 에피 실리콘 성장 기술을 사용하여 엘리베이티드 채널 및 소오스/드레인(elevated channel and source/drain)을 갖는 새로운 듀얼 게이트 P+살리사이드(dual gate P+salicide) 형성 기술에 관한 것이다. 본 발명은 전류 구동력 향상을 위해, 채널 부위에 Si/SiGe/Si의 엘리베이티드 채널 구조를 사용하여 버리드 SiGe층에 의해 유발된 응력이 캐리어 모빌리티(carrier mobility)를 증가시켜 전류 구동력을 증가시킬 수 있는 효과와 아울러, 미드-밴드 갭(mid-band gap) 재료인 폴리-SiGe의 일 함수(work function) 감소로 인한 전류 구동력 상승 효과를 동시에 얻을 수 있을 뿐만 아니라, SiGe에서 보론의 증가된 액티베이션으로 인해 향상된 게이트 폴리 디플리션 서프레이션(gate poly depletion suppression) 효과로 개선된 쇼트 채널 효과를 가져다 주고, 접합부 부위는 버리드/엘리베이티드 SiGe층을 형성하여 밴드 갭 엔지니어드 접합부 (band gap engineered junction)를 형성하여 접합 누설 전류를 억제하는 효과 및 접합층에 도핑된 보론의 확산 억제를 통해 더욱 얕은 접합부를 얻을 수 있는 등 하이 퍼포먼스 서페이스 채널-PMOS 살리사이드(high performance suface channel PMOS salicide) 제조에 관하여 기술된다.
한편, 전술한 본 발명의 실시예에 의한 원리는 NMOS 트랜지스터에도 적용할 수 있다.
상술한 바와 같이, 본 발명은 Si/SiGe/Si의 엘리베이티드 채널 구조를 채택하여 버리드 SiGe층에 의해 유발된 응력이 캐리어 모빌리티를 증가시켜 전류 구동력을 증가시킬 수 있음은 물론, 미드-밴드 갭 재료인 폴리-SiGe를 적용하여 폴리실리콘에 비해 감소된 일 함수로 인해 전류 구동력 증가 효과를 극대화시킬 수 있는 효과가 있다. 또한, 폴리-SiGe에서의 보론의 더욱 높은 액티베이션 특성으로 인해 SC-PMOS를 사용함에도 불구하고 매우 우수한 폴리 디플리션 억제 효과로 인해 개선된 SCE를 얻을 수 있다. 게다가 접합부는 버리드/엘리베이티드 SiGe 접합층을 형성하여 밴드 갭 엔지니어드 접합부를 형성하여 접합 누설 전류를 억제하는 효과 및 접합층에 도핑된 보론의 확산 억제를 통해 더욱 얕은 접합부를 얻을 수 있다.

Claims (23)

  1. 실리콘 기판에 소자 분리막을 형성한 후, 웰을 형성하는 단계;
    1차 세정 공정을 실시한 후, 선택적 에피 실리콘 성장 공정으로 제 1 Si층, SiGe층 및 제 2 Si층을 순차적으로 형성하고, 문턱 전압 조절을 위한 이온 주입 공정을 진행하는 단계;
    상기 제 2 Si층의 표면에 게이트 산화막을 형성하고, 상기 게이트 산화막상에 게이트 폴리실리콘층 패턴을 형성하는 단계;
    상기 게이트 폴리실리콘층 패턴의 양측에 게이트 스페이서를 형성한 후, 습식 실리콘 디핑 공정으로 게이트 폴리실리콘층 패턴을 식각하여 잔류 게이트 폴리실리콘층 패턴을 형성하는 단계;
    2차 세정 공정을 실시한 후, 선택적 SiGe 성장 공정을 실시하여 상기 SiGe층의 노출 부위에 에피-SiGe층을, 상기 잔류 게이트 폴리실리콘층 패턴의 노출 부위에 폴리-SiGe층을 동시에 형성하는 단계;
    소오스/드레인 형성 및 게이트 도핑을 위해 이온주입을 실시한 후, 웨이퍼 전면에 걸쳐 Ti층을 증착하고, 1차 열처리후에 미반응 Ti층을 제거하고, 2차 열처리하여 상기 에피-SiGe층 및 폴리-SiGe층의 노출된 부위에 TiSi2층을 형성하고, 이로인하여 게이트 전극, 엘리베이티드 채널 및 버리드/엘리베이티드 접합부가 완성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 웰은 1E13 내지 3E13 도우즈의 포스포러스(P)를 800 내지 1200KeV의 에너지로 이온 주입한 후에, 반응로에서 약 950℃의 온도에서 30분 정도 열처리하여 도판트를 활성화시켜 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 선택적 에피 실리콘 성장 공정은 고진공화학기상증착법이나 저압화학기상증착법으로 실시하여 상기 제 1 Si층, SiGe층 및 제 2 Si층 각각을 50 내지 150Å의 두께로 형성되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 Si층 및 제 2 Si층은 상기 선택적 에피 실리콘 성장 공정을 저압화학기상증착법으로 하여 형성할 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 Si층 및 제 2 Si층은 상기 선택적 에피 실리콘 성장 공정을 고진공화학기상증착법으로 하여 형성할 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, 증착 압력은 1 torr 미만으로 하며, 증착 온도는 600 내지 750℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 SiGe층은 상기 선택적 에피 실리콘 성장 공정을 저압화학기상증착법으로 하여 형성할 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어주며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 SiGe층은 상기 선택적 에피 실리콘 성장 공정을 고진공화학기상증착법으로 하여 형성할 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어주며, 증착 압력은 1 torr 미만으로 하며, 증착 온도는 600 내지 750℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제 1 항에 있어서,
    문턱 전압 조절을 위한 이온 주입 공정은 1E11 내지 5E12 도우즈의 포스포러스(P) 혹은 아세닉(As)을 50 내지 150KeV의 에너지로 하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제 1 항에 있어서,
    상기 게이트 폴리실리콘층 패턴은 게이트 폴리실리콘층을 500 내지 2000Å의 두께로 증착한 후, 건식 식각공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제 1 항에 있어서,
    상기 게이트 스페이서는 질화막을 200 내지 800Å의 두께로 증착한 후, 전면 건식 식각 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제 1 항에 있어서,
    상기 습식 실리콘 디핑 공정은 초산, 질산, 불산의 혼합 용액으로 이루어진 식각 용액을 사용하며, 그 조성비는 상기 제 2 Si층식각에 대한 게이트 폴리실리콘층의 비율이 약 1 : 1.5 정도가 되도록 선택하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  12. 제 1 항에 있어서,
    상기 습식 실리콘 디핑 공정은 상기 게이트 폴리실리콘층 패턴이 500 내지 800Å정도 식각되도록 설정하여, 식각후 잔류하는 상기 잔류 게이트 폴리실리콘층 패턴이 50 내지 200Å정도가 되도록 조절하며, 이때, 상기 제 2 Si층의 노출된 부위는 제거되고, 하부층인 상기 SiGe층은 식각 스톱층 역할을 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  13. 제 1 항에 있어서,
    상기 1차 및 2차 세정 공정은 익스-시튜 세정 공정과 에피 실리콘 장비 내에서 진행하는 인-시튜 세정 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 익스-시튜 세정 공정은 RCA 클리닝이나 UV 오존 클리닝과 HF 딥핑의 혼합으로 실시하고, 상기 인-시튜 세정은 상기 에피 실리콘층을 형성하기 전에 1 내지 5분 동안 800 내지 900℃의 하이드로겐 베이크를 실시하여 산화막 생성을 방지하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  15. 제 1 항에 있어서,
    상기 선택적 SiGe 성장 공정은 고진공화학기상증착법이나 저압화학기상증착법으로 실시하여 상기 에피-SiGe층 및 폴리-SiGe층이 500 내지 1000Å의 두께로 형성되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  16. 제 1 항 또는 제 15 항에 있어서,
    상기 에피-SiGe층 및 폴리-SiGe층은 상기 선택적 SiGe 성장 공정을 저압화학기상증착법으로 하여 형성할 경우, 그 증착 조건으로 증착 가스는 DCS와 HCl을 사용하고, 증착시 DCS는 30 내지 300 sccm을 , HCl은 30 내지 200 sccm으로 하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어주며, 이때의 증착 압력은 10 내지 50 torr 정도로 하며, 증착 온도는 750 내지 950℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  17. 제 1 항 또는 제 15 항에 있어서,
    상기 에피-SiGe층 및 폴리-SiGe층은 상기 선택적 SiGe 성장 공정을 고진공화학기상증착법으로 하여 형성할 경우, 증착 가스는 SiH4나 Si2H6를 사용하며, Ge 도핑을 위해 GeH4를 30 내지 300sccm정도 함께 넣어주며, 증착 압력은 1 torr 미만으로 하며, 증착 온도는 600 내지 750℃로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  18. 제 1 항에 있어서,
    상기 버리드/엘리베이티드 접합부는 상기 제 1 Si층, SiGe층, 에피-SiGe층 및 TiSi2층이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  19. 제 1 항에 있어서,
    상기 엘리베이티드 채널은 상기 제 1 Si층, SiGe층 및 제 2 Si층이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  20. 제 1 항에 있어서,
    상기 게이트 전극은 상기 잔류 게이트 폴리실리콘층 패턴, 폴리-SiGe층 및 TiSi2층이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  21. 제 1 항에 있어서,
    상기 소오스/드레인 형성 및 게이트 도핑을 위한 이온주입은 1E15 내지 1E16의 도우즈의 BF2이온을 10 내지 40KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  22. 제 1 항에 있어서,
    상기 TiSi2층은 상기 Ti층을 100 내지 300Å의 두께로 증착한 후, 500 내지 700℃의 온도에서 1차로 급속 열처리하고, SC-1 와 같은 습식 식각 용액을 사용하여 반응하지 않은 Ti층을 제거한 후, 750 내지 850℃의 온도에서 2차로 급속 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  23. 소자 분리막 및 웰이 형성된 실리콘 기판;
    상기 실리콘 기판의 일부분상에 제 1 Si층, SiGe층 및 제 2 Si층이 적층되어 형성된 엘리베이티드 채널;
    상기 채널상에 폴리실리콘층, 폴리-SiGe층 및 TiSi2층이 적층되어 형성되며, 게이트 산화막에 의해 상기 채널과 전기적으로 분리된 게이트 전극; 및
    상기 게이트 전극의 양측에 제 1 Si층, SiGe층, 에피-SiGe층 및 TiSi2층이 적층되어 형성되며, 게이트 스페이서에 의해 상기 게이트 전극과 전기적으로 분리된 버리드/엘리베이티드 접합부를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 트랜지스터.
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