JP4950810B2 - 半導体装置 - Google Patents
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Description
このようなPINダイオードの従来技術としては、例えば、特開平10−190037号公報が挙げられる。
本発明は、このような点に鑑みてなされたものであり、I−MOSトランジスタの動作に必要なソース・ドレイン間電圧を低下し、しかも良好なスイッチング特性を有するI−MOSトランジスタを提供することを目的とする。
前記チャンネル領域が、インパクト・イオン化のイオン化率を高める為の、Si層とSi1-xGex層とSi層との3層構造を有することを特徴とする。
請求項2に記載のI−MOSトランジスタは、請求項1に記載の発明において、前記Si1-xGex層のxが0.1以上0.4未満であることを特徴とする。
請求項2に記載の発明は、適正なバンドギャップを有するチャネル層の層構造を提供することができる。
請求項3に記載の発明は、本発明のチャネル層のSiとゲルマニウムの組成比を最適な範囲に設定することができる。
インパクト・イオン化を起こしやすくするためにはシリコンに対するゲルマニウム原子比を大きくする方が有利であるが、ゲルマニウム原子比が大きすぎると、前記結晶欠陥などの問題が発生しやすくなる。従って、Si1-XGeXと表記される場合のゲルマニウム原子比Xは0.1以上0.4未満であることが好ましい。また、Si層でSi1-xGex層をサンドイッチした3層構造にすることが好ましい。
本発明の実施形態1、実施形態2は、以上の点に着目して半導体装置のインパクト・イオン化が起きやすくすることによってI−MOSの動作に必要なソース・ドレイン間の電圧を低減するものである。
(実施形態1)
・半導体装置
図1(a)、(b)は、本発明の実施形態1の半導体装置を説明するための図である。図1(a)に示した半導体装置は、第1半導体領域であるソース101と、第2半導体領域であるドレイン102と、ソース101とドレイン102との間に設けられたイントリンシック領域(I領域)Iと、I領域I上にゲート酸化膜104を介して設けられるゲート電極105と、を備えた半導体装置である。
なお、図示した実施形態1の半導体装置は、ゲート電極105の周辺にサイドウォール106が設けられていて、イオン注入の際に不純物がゲート電極下に回りこむことを防いでいる。ソース101がゲート電極105下から離れているのは、ソース・ドレイン間電圧印加時の空乏層の拡がりを考慮してのことである。
このような実施形態1の半導体装置は、いわゆるI−MOS(Impact Ionization-MOS)と呼ばれる構成を有している。
図1(b)は、エピタキシャル成長層103を説明するための図である。図示したように、エピタキシャル成長層103は、Si層103aとSiとGeとの化合物であるエピタキシャル層103bとSi層103cとで構成されている。エピタキシャル層103bは、Si面上にだけエピタキシャル成長する膜であって、Si1-xGexの組成を有している。各層の厚さは、以下のとおりである。
Si層103a:10nm
Si1-xGex層103b(x=0.17):10nm
Si層103c:15nm
したがって、実施形態1の半導体装置は、半導体回路上に高電圧を発生させる回路を設ける必要がなくなって設計の自由度を高めると共に消費電力低下させ、しかもコストの低減を図ることができる。
次に、以上述べた実施形態1の半導体装置の製造方法について説明する。図2ないし図4は、実施形態1の半導体装置の製造方法を説明するための工程図である。
図2は、Si基板上100において選択された範囲にエピタキシャル成長によってエピタキシャル成長層103を形成するエピタキシャル成長工程を説明するための図である。実施形態1では、Si基板100の全面にI−MOSFETを形成するものとする。このため、図2に示すように、Si基板100に素子分離酸化膜201を形成して素子分離する。そして、素子分離酸化膜201によって分離されたI−MOSFETの形成領域内にあるアクティブ領域にエピタキシャル成長層103を形成する。
図1(b)に示した三層のエピタキシャル成長層103を形成するためには、当初ジクロロシランだけをチャンバ内に流入させ、Si層103cを形成する。続いてゲルマンをジクロロシランと同時に流入させてエピタキシャル層103bを形成した後、ゲルマンを止めて再びジクロロシランだけを流入させてSi層103aを形成する。なお、エピタキシャル層103bを形成する際のジクロロシラン中のゲルマンの混合割合は30%である(図2(a))。
エピタキシャル成長層103の形成後、エピタキシャル成長層にゲート酸化膜104を6.5nm形成する(図2(b))。ゲート酸化膜104の形成は、熱酸化によって行うものとした。
さらに、実施形態1では、加熱温度700℃の条件でTEOS酸化膜を250nm形成し、全面エッチングしてゲート電極105にサイドウォール106を設けている。
レジスト膜501の剥離後、続いてゲート電極105のソース101の側をレジスト膜501によって覆い、ホウ素イオンをイオン注入する。この結果、N型のソース101と導電型が異なるP+のドレイン102が形成される(図4(c))。
次に、本発明の実施形態2の半導体装置の製造方法について説明する。なお、実施形態2は、Si基板100に実施形態1のI−MOSトランジスタの他、通常のMOSトランジスタをも製造するものである。
図5及び図6は、実施形態2の製造方法を説明するための図であって、図5(a)、(b)は、通常のMOSトランジスタを形成するためのMOSFET形成領域Mと、実施形態1のI−MOSトランジスタを形成するためのI−MOSFET形成領域IMとを作り分ける工程を説明するための図である。
このような実施形態2によれば、1つの基板上でエピタキシャル成長層を有する素子とエピタキシャル成長層を有さない一般的なMOS素子とを一度に形成することが可能になる。このような実施形態2の半導体装置の製造方法は、半導体装置の製造工程数を抑えることに有利である。
102 ドレイン
103 エピタキシャル成長層、
103a,103c Si層,103bエピタキシャル層
104 酸化膜
105 ゲート電極
106 サイドウォール
201 素子分離酸化膜
601 エピタキシャル成長阻止膜
Claims (2)
- 半導体基板と、第1導電型の第1半導体領域のソースと、前記第1の導電型とは異なる第2導電型の第2半導体領域のドレインと、前記第1半導体領域のソースと前記第2半導体領域のドレインとの間のチャンネル領域と、を備え、該チャンネル領域を流れる電流は前記半導体基板と平行でインパクト・イオン化しているI−MOSトランジスタであって、
前記チャンネル領域が、インパクト・イオン化のイオン化率を高める為の、Si層とSi1-xGex層とSi層との3層構造を有することを特徴とするI−MOSトランジスタ。 - 前記Si1-xGex層のxが、0.1以上0.4未満であることを特徴とする請求項1に記載のI−MOSトランジスタ。
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