KR100893995B1 - 반도체 장치 제조 방법 - Google Patents

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닛산 지도우샤 가부시키가이샤
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Abstract

반도체 재료로 구성되는 반도체 기판을 마련하고, 반도체 기판상에 헤테로 반도체 영역을 형성하여 헤테로 반도체 영역과 반도체 기판 간의 계면에 헤테로 접합을 형성한다. 헤테로 반도체 영역은 반도체 재료의 밴드갭과 상이한 밴드갭의 반도체 재료로 이루어지고, 헤테로 반도체 영역의 일부분은 막 두께가 헤테로 반도체 영역의 다른 부분의 두께보다 얇은 막 두께 제어부를 포함한다. 막 두께 제어부의 막 두께와 동일한 두께의 헤테로 반도체 영역을 산화함으로써, 헤테로 접합에 인접하는 게이트 절연막을 형성한다. 게이트 절연막 위에 게이트 전극을 형성한다. 이는, 더 낮은 ON 저항을 갖고, 더 높은 절연성과 신뢰성을 갖는 게이트 절연막을 구비하는 반도체 장치를 제조할 수 있게 한다.
헤테로 반도체 영역, 헤테로 접합, 막 두께 제어부, ON 저항, 게이트 절연막

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 헤테로 접합에 인접하는 게이트 절연막이 있는 반도체 장치의 제조 방법에 관한 것이다.
탄화규소는 실리콘보다 절연 파괴 전계 강도가 한자릿수 크다. 실리콘처럼, 탄화규소는 열 산화될 수 있다. 이러한 이유로 탄화규소는 차세대 반도체 재료로서 주목받고 있다. 특히, 탄화규소는 전력 변환용 소자에 적용될 수도 있을 것으로 기대가 높다. 이러한 배경으로, 탄화규소 재료로 형성되고, 높은 파괴 전압을 갖는 저손실의 파워 트랜지스터가 제안되어 있다. 파워 트랜지스터의 저손실 특성을 위해서는 그 파워 트랜지스터가 낮은 ON 저항을 갖는 것이 필수적이다. 이를 고려하여, 일본특허출원 공개공보 제2003-318398호에 개시된 전계 효과 트랜지스터는 파워 트랜지스터의 ON 저항을 효과적으로 줄일 수 있는 파워 트랜지스터 구조의 예로서 제안되어 있다. 이 전계 효과 트랜지스터의 경우, N+형 탄화규소 기판상에 N-형 탄화규소 에피택셜 영역이 형성되고, 탄화규소 에피택셜 영역의 사전설정된 영역에는 탄화규소의 밴드갭과 상이한 밴드갭의 다결정 실리콘층이 형성된다. 또한, 다결정 실리콘층은 탄화규소 에피택셜 영역과 헤테로 접합을 형성한다. 더욱 이, 게이트 전극은 게이트 절연막을 개재하여 헤테로 접합부에 인접하도록 배치된다.
그러나 일본특허출원 공개공보 제2003-318398호에 개시된 탄화규소 반도체 장치의 경우, 헤테로 접합부에 인접하는 게이트 절연막을 형성하는 방법은 다음의 문제점을 야기한다. 열 산화법으로 게이트 절연막을 형성하는 경우, 헤테로 접합부에 균일한 막 두께의 열 산화막을 형성하는 것이 어렵다. 이는, 탄화규소 에피택셜 영역과 다결정 실리콘층의 열 산화 레이트가 크게 다르기 때문이다. 즉, 열 산화로 고품질의 게이트 절연막을 얻는 경우, 탄화규소 에피택셜 영역에 형성되는 산화막 두께보다 다결정 실리콘층에 형성되는 산화막 두께가 극단적으로 두꺼워진다. 그 결과, 헤테로 접합부의 다결정 실리콘층에 충분한 전계가 미치치 못하고, 이는 ON 저항을 높인다. 이와 대조적으로, 화학 기상 성장법(CVD)으로 게이트 절연막을 형성하는 경우, 충분한 게이트 전계가 헤테로 접합부에 인가된다. 이는, 헤테로 접합부에 균일한 막 두께의 게이트 절연막이 형성되기 때문이다. 그러나 CVD법으로 형성된 절연막은 절연막으로서의 품질이 열 산화막보다 떨어진다. 이는, CVD법으로 형성한 절연막의 절연성 및 신뢰성 향상을 제한한다.
본 발명은 상술한 종래기술의 문제를 해결하는 데 그 목적이 있다. 본 발명의 목적은 고품질의 절연막을 실질적으로 균일한 막 두께로 형성함으로써 ON 저항이 낮고, 절연성 및 신뢰성이 높은 게이트 절연막을 구비하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명은 다음의 특성이 있는 반도체 장치의 제조 방법으로서 구현한다. 우선, 반도체 재료로 구성되는 반도체 기판을 마련한다. 다음으로, 반도체 기판상에 헤테로 반도체 영역을 형성하여 헤테로 반도체 영역과 반도체 기판 간의 계면에 헤테로 접합을 형성한다. 이 헤테로 반도체 영역은 반도체 기판의 반도체 재료의 밴드갭과 상이한 밴드갭의 반도체 재료로 형성하고, 다른 부분보다 얇은 막 두께를 갖는 막 두께 제어부를 구비한다. 이 헤테로 반도체 영역은 막 두께 제어부의 막 두께와 동일한 두께를 갖도록 산화하고, 이에 의해 헤테로 접합에 인접하는 게이트 절연막을 형성한다. 다음으로, 게이트 절연막 위에 게이트 전극을 형성한다. 본 발명은 헤테로 반도체 영역을 산화함으로써, 실질적으로 균일한 막 두께를 갖고, 스위치로서 기능하는 헤테로 접합 부근의 게이트 절연막을 형성할 수 있다. 따라서, 양호한 ON 저항 및 높은 절연성과 신뢰성을 갖는 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명에 따르면, 스위치로서 기능하는 헤테로 접합 주변의 게이트 절연막을 헤테로 반도체 영역의 산화에 의해 실질적으로 균일한 막 두께로 형성할 수 있어, ON 저항이 낮고, 높은 절연성과 신뢰성을 갖는 반도체 장치의 제조 방법을 제공한다.
본 발명의 예시적인 실시예는 첨부한 도면과 함께 이하의 설명 및 첨부한 청구항들로부터 더욱 완전하게 명백해진다. 첨부한 도면은 단지 예시적인 실시예를 도시한 것이므로 본 발명의 범위를 한정하지 않고, 본 발명의 예시적인 실시예는 첨부한 도면을 통해 구체적이고 상세하게 기술한다.
이하에서는, 도면을 참조하여 본 발명의 실시예를 설명한다. 도면의 동일한 부분에는 동일한 참조부호를 표기한다.
(제1 실시예)
도 1을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 설명한다. 도 1은 2개의 구조 단위 셀이 대면하는 반도체 장치를 도시하는 단면도이다. 제1 실시예는 탄화규소를 기판 재료로 사용한 반도체 장치의 예를 인용하여 설명한다. 반도체 장치는 제1 도전형(N형)의 반도체 기판(1,2), 반도체 기판(1,2)의 주면상에 헤테로 접합을 형성하는 헤테로 반도체 영역(3), 헤테로 접합에 인접하게 배치된 게이트 절연막(4), 게이트 절연막 위에 배치된 게이트 전극(5), 헤테로 반도체 영역(3)과 접속되는 소스 전극(6) 및 반도체 기판(1,2)과 접속되는 드레인 전극(7)을 포함한다.
반도체 기판(1,2)은 단결정 탄화규소로 형성하고, 예를 들어 4H-폴리타입의 탄화규소로 구성된 N+형 기판 영역(1) 및 기판 영역(1) 위에 배치된 N-형 드리프트 영역(2)을 포함한다. 헤테로 반도체 영역(3)은 예를 들어 N형 다결정 실리콘으로 형성되고, 드리프트 영역(2)과 기판 영역(1) 간의 접합면에 대향하는 주면에 인접하여 배치된다.
헤테로 반도체 영역(3)을 구성하는 헤테로 반도체 재료(다결정 실리콘)는 반도체 기판(1,2)을 구성하는 반도체 재료(탄화규소)의 밴드갭과 상이한 밴드갭을 갖 는다. 구체적으로, 서로 다른 밴드갭의 재료인 탄화규소와 다결정 실리콘 간의 헤테로 접합은 드리프트 영역(2)과 헤테로 반도체 영역(3) 사이의 접합부에 형성되고, 그 접합 계면에는 에너지 장벽이 존재한다. 또한, 헤테로 반도체 영역(3)은, 도 1에 도시한 바와 같이, 대면하는 2개의 구조 단위 셀 간의 경계 부분을 제외한 부분에 선택적으로 형성된다.
예를 들어 실리콘 산화막으로 구성되는 게이트 절연막(4)은 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 접합면의 일부분에 접촉하는 방식으로 형성된다. 구체적으로, 헤테로 반도체 영역(3)의 위 및 그 측면, 2개의 구조 단위 셀의 경계 부분에 있는 드리프트 영역(2) 위에 게이트 절연막(4)이 형성된다. 게이트 전극(5)은 게이트 절연막(4), 특히 대면하는 2개의 구조 단위 셀의 경계 부분에 배치된다.
헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 접합면에 대향하는 대면에 소스 전극(6)이 접속된다. 기판 영역(1)에는 드레인 전극(7)이 접속된다. 소스 전극(6)은 대면하는 2개의 구조 단위 셀에 걸쳐서 헤테로 반도체 영역(3)에 접속된다. 그 결과, 소스 전극(6)과 게이트 전극(5)은 개재되어 있는 층간 절연막(8)에 의해 서로 절연 및 분리된다.
다음으로, 도 2(a)∼도 3(b)를 참조하여 도 1에 도시한 반도체 장치의 제조 방법의 예를 설명한다.
(1) 우선, 도 2(a)에 도시한 바와 같이, N+형 기판 영역(1) 위에 N-형 드리프트 영역(2)을 에피택셜 성장함으로써 N-형 탄화규소 반도체 기판을 마련한다. 다음으로, 탄화규소 반도체 기판 위에, 예를 들어 저압 화학 기상 성장법(LP-CVD)으로 다결정 실리콘층(제1 헤테로 반도체층)을 형성한다. 다결정 실리콘층에는 예를 들어 이온 주입법으로 인(P) 혹은 비소(As)를 불순물로서 도핑한다. 이에 의해, N형 다결정 실리콘층(3)이 형성된다. 다결정 실리콘층(3)은 전자 빔 증착법이나 스퍼터링법으로 다결정 실리콘을 적층한 후 레이저 어닐링 등으로 재결정화함으로써 형성할 수도 있다는 점을 알아야 한다. 본 발명의 경우, 제1 헤테로 반도체층은 다결정 실리콘층(3)에 한정하지 않는다. 다결정 실리콘 대신, 예를 들어 분자빔 에피택시법으로 헤테로 에피택셜 성장시킨 단결정 실리콘으로 제1 헤테로 반도체층을 형성할 수도 있다. 또한, 불순물의 도핑은 이온 주입법에 한정하지 않는다. 도핑을 위하여 고상(solid phase) 확산 또는 기상(gas phase) 확산을 이용할 수도 있다.
(2) 다음으로, 도 2(b)에 도시한 바와 같이, 다결정 실리콘층(3) 위에 예를 들어 포토리소그래피법으로 사전설정된 영역에 개구가 있는 마스크 제재(9)를 형성한다. 마스크 제재(9)의 재료로서는 포토레지스트를 사용할 수도 있다. 그러나 산화 실리콘막(SiO2막) 또는 질화 실리콘막(SiN막)과 같은 또 다른 재료를 마스크 제제(9)의 재료로서 사용할 수도 있다. 그 후, 마스크 제재(9)의 개구를 통해 외부에 노출되는 다결정 실리콘층(3)의 일부분은 예를 들어 반응성 이온 에칭과 같은 드라이 에칭법으로 선택적으로 제거한다. 이때, 마스크 제재(9)의 개구를 통해 외부에 노출되는 다결정 실리콘층(3)의 일부분은 다결정 실리콘층(3)의 나머지 부분 이 사전설정된 막 두께가 되도록 제거한다. 즉, 에칭 공정은 다결정 실리콘층(3)이 사전설정된 막 두께가 되는 시점에서 종료한다. 마스크 제재(9)의 개구 아래에 남게 되어 다결정 실리콘층(3)의 막 두께는 후술하는 열 산화 공정으로 형성하는 게이트 절연막의 두께에 따라 결정할 수 있다.
(3) 그 후, 도 2(c)에 도시한 바와 같이, 잔여 마스크 제재는 에칭 후 제거된다. 상술한 제조 공정을 통해 헤테로 반도체 영역(3)이 반도체 기판(1,2)상에 형성된다. 헤테로 반도체 영역(3)의 일부분(마스크 제재(9)의 개구에 대응함)은 막 두께가 헤테로 반도체 영역(3)의 다른 부분의 두께보다 얇은 막 두께 제어부(21)를 포함한다.
(4) 다음으로, 도 3(a)에 도시한 바와 같이, 헤테로 반도체 영역(3)의 표층부를 예를 들어 900℃의 드라이 O2 산화법으로 산화한다. 이에 의해, 헤테로 반도체 영역(3)은 막 두께 제어부(21)의 막 두께와 동일한 두께만큼 산화된다. 그 결과, 도 2(c)에 도시한 막 두께 제어부(21)는 모두 산화된다. 동시에, 막 두께 제어부(21)를 제외한 헤테로 반도체 영역(3)의 노출 부분만이 산화된다. 이런 방식으로, 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합에 인접하는 게이트 절연막(4)이 형성된다. 도 2(b)에 도시한 것처럼 드라이 에칭법으로 헤테로 반도체 영역(3)을 에칭하여 사전설정된 막 두께가 남은 부분(막 두께 제어부(21)) 전체를 산화함으로써, 헤테로 반도체 영역(3)과 게이트 절연막(4)이 동시에 형성된다. 이 경우에는 산화 방법의 예로서 드라이 O2 산화법을 인용하고 있지만, 웨트 산화법 또는 발열성 산화법을 산화 방법으로서 이용할 수도 있다는 점을 알아야 한다. 또는, 플라스마 산화가 산화 방법으로서 이용될 수도 있다. 또한, 온도가 헤테로 반도체 영역(3)이 용해되는 온도보다 높지 않은 경우에는 다른 어떤 온도도 온도 조건으로서 이용할 수도 있다.
(5) 도 3(b)에 도시한 바와 같이, 예를 들어 LP-CVD법으로 게이트 절연막(4) 위에 다결정 실리콘층을 게이트 전극(5)으로서 적층한다. 다음으로, 예를 들어 이온 주입법으로 인 혹은 비소를 불순물로서 다결정 실리콘층에 도핑한다. 불순물 도핑에는 고상 확산이나 기상 확산을 이용할 수도 있음을 알아야 한다. 다음으로, 다결정 실리콘층 위에 예를 들어 포토리소그래피법으로 사전설정된 마스크 제재를 형성한다. 그 후, 드라이 에칭법으로 다결정 실리콘층을 선택적으로 에칭해서 게이트 전극(5)을 패터닝한다. 이때, 마스크 제재로서 레지스트 재료 외에 SiQ2막 또는 SiN막과 같은 다른 재료를 사용할 수도 있다. 이런 방식으로, 게이트 절연막(4) 위에 N-형 게이트 전극(5)이 형성된다.
(6) 마지막으로, 예를 들어 CVD법으로 층간 절연막(8)을 형성한다. 또한, 기판 영역(1)의 이면 측에 예를 들어 티탄(Ti) 및 니켈(Ni)로 구성되는 드레인 전극(7)을 형성한다. 다음으로, 헤테로 반도체 영역(3)이 외부로 노출되는 사전설정된 컨택트 홀을 형성한다. 그 후, 컨택트 홀 내에 예를 들어 티탄(Ti) 및 알루미늄(Al)으로 구성되는 소스 전극(6)을 매립한다. 상술한 제조 공정을 통해 도 1에 도시한 반도체 장치를 완성한다.
상술한 바와 같이, 도 3(a)에서 드리프트 영역(2) 위에 형성되는 게이트 절연막(4)의 부분과 헤테로 접합 근방에 형성되는 헤테로 반도체 영역(3)의 부분 둘 다는 헤테로 반도체 영역(3)의 재료인 다결정 실리콘을 열 산화함으로써 형성된다. 이는, 실질적으로 균일한 막 두께를 갖는 2개 부분을 얻을 수 있게 한다. 따라서, 본 실시예에 따른 제조 방법을 이용함으로써, 균일한 막 두께를 갖고, 열 산화에 의한 높은 절연성과 신뢰성이 있는 게이트 절연막(4)을 얻을 수 있다.
다음으로, 도 1에 도시한 반도체 장치의 동작을 설명한다. 본 실시예의 경우, 예를 들어 반도체 장치는 소스 전극(6)을 접지하고, 드레인 전극(7)에 플러스전위를 인가해서 사용한다.
우선, 예를 들어 접지 전위 혹은 마이너스 전위가 게이트 전극(5)에 인가되는 경우, 소스 전극(6)과 드레인 전극(7)은 서로 차단 상태를 유지한다. 이는, 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합 계면에 전도 전자에 대한 에너지 장벽이 형성되기 때문이다. 이때, 본 실시예의 경우, 헤테로 접합 계면에 인접하는 게이트 절연막(4)은 균일한 막 두께를 갖고, 열 산화법으로 형성할 수 있다. 이는, 게이트 절연막(4)이 사전설정된 드레인 전계에 노출되더라도 높은 절연성과 신뢰성을 유지할 수 있게 한다.
다음으로, 소스 전극(6)과 드레인 전극(7) 간의 차단 상태가 도통 상태로 될 수 있도록 게이트 전극(5)에 플러스 전위가 인가되는 경우, 게이트 절연막(4)을 통해 게이트 전계가 미치는 헤테로 반도체 영역(3) 및 드리프트 영역(2)의 표층부에 전자 축적층이 형성된다. 이로 인해 헤테로 반도체 영역(3) 및 드리프트 영역(2) 의 표층부는 자유 전자가 존재할 수 있는 포텐셜이 된다. 그 결과, 드리프트 영역(2)으로 신장하고 있던 에너지 장벽이 가파르게 되고, 에너지 장벽의 두께만이 작아진다. 그 결과, 전자의 전류가 소스 전극(6)과 드레인 전극(7) 사이에서 도통한다.
이때, 본 실시예의 경우에는 게이트 절연막(4)이 균일한 막 두께를 갖고 균질하기 때문에, 게이트 전극(5)으로부터 신장하는 게이트 전계를 계면 준위 등으로 차폐하기 어렵다. 이는, 헤테로 장벽의 에너지 장벽을 더 급격하게 할 수 있다. 즉, 전류는 낮은 ON 저항을 갖는 소스 전극(6)과 드레인 전극(7) 사이에서 도통할 수 있다.
다음으로, 소스 전극(6)과 드레인 전극(7) 간의 도통 상태가 차단 상태로 되도록 게이트 전극(5)에 다시 접지 전위가 인가되는 경우, 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합 계면에 형성되어 있던 전도 전자의 축적 상태가 해제된다. 그 결과, 에너지 장벽의 터널링이 멈춘다. 다음으로, 헤테로 반도체 영역(3)으로부터 드리프트 영역(2)으로의 전도 전자의 흐름이 멈춘다. 또한, 드리프트 영역(2)에 존재하는 전도 전자는 기판 영역(1)으로 흐르고, 따라서 드리프트 영역(2)에서는 고갈된다. 이에 의해, 공핍층이 헤테로 접합 부분으로부터 드리프트 영역(2)까지 넓어진다. 따라서, 소스 전극(6)과 드레인 전극(7)은 다시 차단 상태로 된다.
또한, 본 실시예의 경우, 예를 들어 소스 전극(6)을 접지하고, 드레인 전극(7)에 마이너스 전위를 동시에 인가함으로써 역방향 도통(환류 동작)이 또한 가 능하다. 예를 들어 소스 전극(6) 및 게이트 전극(5)에는 접지 전위가 인가되는 반면, 드레인 전극(7)에는 사전설정된 플러스 전위가 인가되는 경우, 전도 전자에 대한 에너지 장벽은 소멸된다. 따라서, 드리프트 영역(2)으로부터 헤테로 반도체 영역(3)으로 전도 전자가 흐른다. 그 결과, 역방향 도통이 구현된다. 이때, 플러스 정공은 주입되지 않고, 소스 전극(6)과 드레인 전극(7) 사이의 전도 전자에 의해서만 전류가 도통된다. 이러한 이유로, 역 도통 상태가 차단 상태로 될 때 역 회복 전류에 의해 발생하는 손실이 작아진다. 이는, 게이트 전극(5)을 접지하지 않으면서 제어 전극으로 사용하는 경우에 실현될 수 있다는 점을 알아야 한다.
상술한 바와 같이, 본 발명의 제1 실시예는 다음의 동작과 효과를 얻을 수 있다.
두께가 헤테로 반도체 영역(3)의 다른 부분의 두께보다 얇은 막 두께 제어부(21)를 구비한 헤테로 반도체 영역(3)의 일부분이 반도체 기판상에 형성된다. 그 후, 헤테로 반도체 영역(3)이 막 두께 제어부(21)의 막 두께와 동일한 두께만큼 산화되어 게이트 절연막(4)이 형성된다. 게이트 절연막(4)은 헤테로 반도체 영역(3)의 재료인 다결정 실리콘을 열 산화함으로써 형성된다. 이는, 실질적으로 균일한 막 두께를 갖는 게이트 절연막(4)을 얻을 수 있게 한다. 그 결과, 균일한 막 두께를 갖고, 열 산화에 의한 높은 절연성과 신뢰성을 갖는 게이트 절연막을 얻을 수 있다.
도 2(a)에 도시한 바와 같이, 반도체 기판 위에 헤테로 반도체 재료로 구성되는 다결정 실리콘층(제1 헤테로 반도체층)이 형성된다. 도 2(b)에 도시한 바와 같이, 다결정 실리콘층의 일부분이 선택적으로 제거되어, 다결정 실리콘층(3)의 상기 일부분의 나머지는 막 두께 제어부(21)의 막 두께와 동일한 두께가 된다. 이는, 제조 공정의 수를 늘리지 않으면서 다결정 실리콘층의 에칭 시간을 제어하는 것만으로 막 두께 제어부(21)를 용이하게 형성할 수 있게 한다.
(제1 변형예)
도 2(a)∼도 3(b)에 도시한 제조 방법의 경우, 마스크 제재(9)의 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분을 드라이 에칭법으로 사전설정된 두께로 에칭하여 막 두께 제어부(21)를 형성한다. 대신, 도 3∼도 5에 각각 도시한 제조 방법을 이용함으로써 막 두께 제어부(21)를 형성할 수도 있다.
(1) 도 2(a)에 도시한 것과 동일한 방식으로 반도체 기판 위에 다결정 실리콘층(3)(제1 헤테로 반도체층)을 형성한다. 그 후, 도 4(a)에 도시한 바와 같이, 제1 헤테로 반도체층(3) 위에 예를 들어 포토리소그래피법으로 사전설정된 개구가 있는 마스크 제재(9)를 형성한다. 마스크 제재(9)의 개구는 도 2(b)에 도시한 개구보다 좁다.
(2) 다음으로, 마스크 제재(9)의 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분을 예를 들어 반응성 이온 에칭법으로 에칭한다. 이때, 도 4(a)에 도시한 바와 같이, 에칭 공정은 제1 헤테로 반도체층(3)이 도 2(b)에 예시한 경우보다 두꺼운 막 두께가 된 시점에서 종료한다. 즉, 마스크 제재(9)의 개구를 통해 외부에 노출되고, 에칭되지 않은 채로 남게 되는 제1 헤테로 반도체층(3)의 잔여 부분의 막 두께는 도 2(b)에 예시한 경우보다 두껍다.
(3) 제1 헤테로 반도체층(3)의 표층부를 예를 들어 900℃의 드라이 O2 산화법으로 산화한다. 이에 의해, 도 4(b)에 도시한 바와 같이, 제1 헤테로 반도체층(3)의 표층부에 희생 산화막(10)이 형성된다. 희생 산화막(10)의 막 두께는 희생 산화막(10) 아래에 남게 되는 제1 헤테로 반도체층(3)의 막 두께가 마스크 제재(9)의 개구부에서의 막 두께 제어부(21)의 막 두께와 동일해지도록 제어된다. 희생 산화법의 예로서 드라이 O2 산화법을 이용하지만, 웨트 산화법 및 발열성 산화법을 이용할 수도 있음을 알아야 한다. 또는, 플라스마 산화법을 이용할 수도 있다. 또한, 온도가 제1 헤테로 반도체층(3)이 용해되는 온도보다 높지 않은 한, 온도 조건으로 다른 온도가 사용될 수도 있다.
(4) 다음으로, 도 4(c)에 도시한 바와 같이, 예를 들어 불화 암모늄과 불산의 혼합 용액으로 웨트 에칭함으로써 도 4(b)에 도시한 것과 같이 형성된 희생 산화막(10)을 제거한다. 희생 산화막(10)의 제거 후 남은 제1 헤테로 반도체층(3)은 도 2(c)에 도시한 것과 동일한 방식으로 사전설정된 막 두께의 막 두께 제어부(21)를 구비하는 헤테로 반도체 영역(3)을 형성한다. 그 후, 도 3(a)에 도시한 제조 방법과 동일한 공정 및 그에 따른 특징이 실행된다. 이는, 도 1에 도시한 반도체 장치를 완성할 수 있게 한다.
상술한 바와 같이, 도 2(c)에 도시한 헤테로 반도체 영역(3)과 동일한 형상의 헤테로 반도체 영역(3)을 도 4(c)에 도시한 바와 같이 이방성 드라이 에칭과 등방성 웨트 에칭을 조합함으로써 형성한다. 이로 인해, 드라이 에칭으로 결정 구조 가 불규칙해진 제1 헤테로 반도체층(3)의 일부분을 웨트 에칭으로 제거할 수 있다. 드라이 에칭으로 인한 에칭 데미지를 제거한 후, 헤테로 반도체 영역(3)을 열 산화함으로써 게이트 절연막(4)을 형성한다. 이는, 열 산화로 형성되는 게이트 절연막(4)의 계면 준위를 더욱 줄일 수 있고, 따라서 고품질의 게이트 절연막(4)을 형성할 수 있게 한다.
지금까지의 설명은 드라이 에칭, 열 산화에 의한 희생 산화막(10)의 형성 및 산화막의 웨트 에칭을 조합함으로써 헤테로 반도체 영역(3)을 형성하는 경우를 기술하고 있다. 그러나 도 4(a)에 도시한 드라이 에칭 대신 마스크 제재(9)의 개구를 통한 웨트 에칭으로 도 4(c)에 도시한 헤테로 반도체 영역(3)을 형성할 수도 있음을 알아야 한다. 또는, 또 다른 에칭 방법을 이용할 수도 있다. 어떤 경우에서도, 이러한 에칭 방법은 조합되는 방식에 상관없이 실행될 수도 있다. 또한, 도 4(b)에서는 마스크 제재(9)를 제거한 후 희생 산화막(10)을 형성하지만, 마스크 제재(9)의 재료에 따라 마스크 제재(9)가 남아 있는 상태에서 희생 산화막(10)을 선택적으로 형성함으로써 에칭 데미지 제거 공정을 실행할 수도 있다.
(제2 변형예)
제1 실시예 및 제1 변형예에서는 제1 헤테로 반도체층(3)을 에칭하는 시간을 제어함으로써 막 두께 제어부(21)의 막 두께를 제어하는 방법을 설명한다. 그러나 본 발명은 이 방법에 한정되지 않는다. 후술하는 바와 같이, 막 두께는 성막 공정으로 제어할 수 있다.
(1) 도 2(a)에 도시한 것과 동일한 방식으로 반도체 기판 위에 다결정 실리 콘층(제1 헤테로 반도체층)을 형성한다. 그 후, 도 5(a)에 도시한 바와 같이, 제1 헤테로 반도체층(3) 위에 사전설정된 마스크 제재(9)를 형성한다. 도 5(a)에 도시한 마스크 제재(9)의 개구는 도 2(b)에 도시한 개구와 동일한 형태를 갖는다는 점을 알아야 한다. 다음으로, 마스크 제재(9)의 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분을 모두 에칭한다. 이에 의해, 마스크 제재(9) 개구의 바닥에 반도체 기판(드리프트 영역(2))의 일부분이 노출된다. 에칭 방법으로는 드라이 에칭만으로 제1 헤테로 반도체층(3)의 일부를 에칭할 수도 있음을 알아야 한다. 또는, 제1 변형예에서 설명한 드라이 에칭 동안 발생하는 데미지를 제거하기 위한 에칭 방법으로서 열 산화에 의한 희생 산화막(10)의 형성과 웨트 에칭의 조합을 이용할 수도 있다. 또한, 드라이 에칭 대신 웨트 에칭으로 제1 헤테로 반도체층(3)의 일부분을 에칭할 수도 있다. 또는, 또 다른 에칭 방법을 이용할 수도 있다. 어떤 경우에서도, 이러한 에칭 방법은 조합되는 방식에 상관없이 실행할 수도 있다.
(2) 마스크 제재(9)를 제거한 후, 도 5(b)에 도시한 바와 같이, 예를 들어 LP-CVD법으로 다결정 실리콘으로 구성되는 제2 헤테로 반도체층(11)을 막 두께 제어부(21)의 막 두께와 동일한 막 두께를 갖도록 형성한다. 제1 헤테로 반도체층(3) 및 제2 헤테로 반도체층(11)은 도 2(c)에 도시한 사전설정된 막 두께의 막 두께 제어부(21)를 구비한 헤테로 반도체 영역(3)을 형성한다. 제2 헤테로 반도체층(11)은 전자 빔 증착법 또는 스퍼터법으로 다결정 실리콘을 적층한 후 레이저 어닐링 등으로 재결정화함으로써 형성할 수도 있다. 또는, 제2 헤테로 반도체층(11) 은 예를 들어 분자 빔 에피텍셜법으로 헤테로 에피텍셜 성장시킨 단결정 실리콘으로 형성할 수도 있다. 대안으로, 제2 헤테로 반도체층(11)은 아몰퍼스 실리콘으로 형성할 수도 있다. 또한, 제2 헤테로 반도체층(11)은 불순물을 도핑할 필요가 없다. 제2 헤테로 반도체층(11)은 마스크 제재(9) 개구부의 바닥에 노출되는 드리프트 영역(2)의 일부 위, 제1 헤테로 반도체층(3)의 위 및 개구 측면에 실질적으로 균일한 두께로 형성된다.
(3) 다음으로, 도 5(c)에 도시한 바와 같이, 제2 헤테로 반도체층(11)을 예를 들어 900℃의 드라이 O2 산화법으로 열 산화한다. 제2 변형예의 경우, 제2 헤테로 반도체층(11)은 모두 산화된다. 이런 이유로, 헤테로 반도체 영역(3)과 게이트 절연막(4)을 동시에 형성할 수 있다. 드리프트 영역(2) 위에 형성되는 게이트 절연막(4)의 일부분 및 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합 근방에 형성되는 게이트 절연막(4)의 또 다른 부분 둘 다는 다결정 실리콘으로 구성되는 제2 헤테로 반도체층(11)을 열 산화함으로써 형성된다. 이는, 헤테로 접합 근방에서 실질적으로 균일한 막 두께를 얻을 수 있게 한다. 제2 헤테로 반도체층(11)을 열 산화하면서 제1 헤테로 반도체층(3)의 부분을 열 산화할 수도 있음을 알아야 한다. 이 후, 도 3(b)에 도시한 것과 동일한 제조 공정 및 그에 따른 특징이 실행된다. 이는, 도 1에 도시한 반도체 장치를 완성할 수 있게 한다.
상술한 바와 같이, 제2 헤테로 반도체층(11)의 전역을 열 산화함으로써 게이트 절연막(4)을 형성한다. 이에 의해, 열 산화되는 헤테로 반도체층(11)의 두께는 헤테로 반도체층(11)의 두께를 제어함으로써 형성할 수 있다. 이는, 더욱 균일한 막 두께를 갖고, 열 산화에 의한 높은 절연성과 신뢰성을 갖는 게이트 절연막(4)을 얻을 수 있게 한다. 도 5(a)는 마스크 제재(9)의 개구를 통해 외부로 노출되는 제1 헤테로 반도체층(3)의 부분이 모두 에칭되는 경우를 도시한다. 그러나 제1 헤테로 반도체층(3)은 사전설정된 두께의 에칭되지 않은 부분이 남게 되고, 그 제1 헤테로 반도체층(3) 위에 제2 헤테로 반도체층(11)을 형성할 수도 있다.
(제3 변형예)
도 5(a)는 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분만을 에칭하는 경우를 도시한다. 그러나 도 6(a)∼6(c)에 도시한 바와 같이 제1 헤테로 반도체층(3) 아래의 드리프트 영역(2)까지 추가로 에칭할 수도 있다.
(1) 도 6(a)에 도시한 바와 같이, 제1 헤테로 반도체층(3) 위에 도 2(b)에 도시한 개구와 동일한 형상의 개구를 구비한 마스크 제재(9)를 형성한다. 다음으로, 마스크 제재(9)의 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분을 모두 에칭한다. 이에 의해, 마스크 제재(9) 개구의 바닥에 반도체 기판(드리프트 영역(2))이 노출된다. 그 후, 동일한 마스크 제재(9)를 이용함으로써 개구의 바닥에 노출되는 드리프트 영역(2)의 일부분을 선택적으로 제거한다. 에칭 방법에 대해서는, 제1 헤테로 반도체층(3)의 일부분은 드라이 에칭만으로 에칭할 수도 있다. 또는, 제1 변형예에서 설명한 드라이 에칭 동안의 데미지를 제거하기 위한 에칭 방법으로서 열 산화에 의한 희생 산화막(10)의 형성과 산화막의 웨트 에칭의 조합을 이용할 수도 있다.
(2) 도 6(b)에 도시한 바와 같이, 제2 변형예와 동일한 방식으로, 예를 들어 LP-CVD법으로 다결정 실리콘으로 구성되는 제2 헤테로 반도체층(11)을 형성한다.
(3) 다음으로, 도 6(c)에 도시한 바와 같이, 제2 헤테로 반도체층(11)을 예를 들어 900℃의 드라이 O2 산화법으로 열 산화한다. 제2 변형예와 마찬가지로 제2 헤테로 반도체층(11)을 모두 산화한다. 그 후, 도 3(b)에 도시한 것과 동일한 제조 공정 및 그에 따른 특징이 실행된다. 이는, 도 7에 도시한 바와 같이, 게이트 절연막(4)의 일부분 및 게이트 전극(5)의 일부분이 드리프트 영역(2) 내에 도달하는 반도체 장치를 완성할 수 있게 한다.
도 6(a)에 도시한 바와 같이, 드리프트 영역(2)의 일부분을 에칭한 경우에도 열 산화되는 제2 헤테로 반도체층(11)의 두께는 매우 높은 정밀도로 제어할 수 있다. 이는, 균일한 막 두께를 갖고, 열 산화에 의한 높은 절연성과 신뢰성을 갖는 게이트 절연막(4)을 얻을 수 있게 한다.
제1 실시예 및 그 변형예(제1 내지 제3 변형예)의 어떤 경우에서도, 게이트 절연막(4)은 헤테로 반도체 재료(다결정 실리콘)로 각각 구성되는 제1 헤테로 반도체층(3) 및 제2 헤테로 반도체층(11) 중 어느 하나의 일부 또는 전부를 산화함으로써 형성된다. 이는, 균일한 막 두께를 갖고, 열 산화에 의한 높은 절연성과 신뢰성을 갖는 게이트 절연막을 얻을 수 있게 한다. 드리프트 영역(2)과 헤테로 반도체 영역(3) 간의 헤테로 접합 계면에 접촉하는 방식으로 형성된 산화막이 포함되어 있는 한, 게이트 절연막(4)은 예를 들어 CVD법으로 형성된 CVD 산화막을 적층함으 로써 얻는 적층 구조일 수도 있다. 이 경우, CVD 산화막이 서로 적층되는 순서는 상관없다. CVD 산화막을 서로 적층한 후 열 산화막을 형성할 수도 있다. 이는, 열 산화막의 형성과 동시에 CVD 산화막을 어닐링할 수 있게 한다. 어떤 경우에서도, 게이트 절연막(4)을 형성한 후 사전설정된 분위기 내의 사전설정된 온도에서 CVD 산화막을 어닐링하는 공정이 실행될 수도 있다.
(제2 실시예)
도 8을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 설명한다. 제2 실시예에 따른 반도체 장치에 대해서는 도 1에 도시한 반도체 장치와 상이한 점에 대해서만 설명한다는 점을 알아야 한다.
도 8에 도시한 바와 같이, 스위치의 구동부 이외의 헤테로 반도체 영역(3)의 상부에 배치된 게이트 절연막(4)의 부분은 구동부 주변(헤테로 접합 주변)의 막 두께보다 두꺼운 막 두께로 형성하는 반면, 스위치의 구동부에 상당하는 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합 주변의 게이트 절연막(4)의 다른 부분은 도 1에 도시한 게이트 절연막(4)의 대응 부분의 두께와 동일한 두께로 형성한다. 그 외의 점에 대해서는 도 1과 공통이다. 이러한 이유로 공통인 점에 대한 설명은 생략한다.
헤테로 반도체 영역(3)의 상부에 배치된 게이트 절연막(4)의 부분을 헤테로 접합 주변의 두께보다 두꺼운 두께로 형성함으로써, 차단 상태에서 게이트 전극(5)과 헤테로 반도체 영역(3) 간의 절연성이 더욱 증가한다. 또한, 누설 전류가 억제되기 때문에, 장기간 신뢰성이 향상한다.
다음으로, 도 9(a)∼9(c)을 참조하여 도 8에 도시한 반도체 장치의 제조 방법의 예를 설명한다.
(1) 우선, 도 9(a)에 도시한 바와 같이, N+형 기판 영역(1) 위에 N-형 드리프트 영역(2)이 에피택셜 성장된 N형 탄화규소 반도체 기판을 마련한다. 다음으로, 탄화규소 반도체 기판 위에 예를 들어 LP-CVD법으로 다결정 실리콘층(3)(제1 헤테로 반도체층)을 형성한다. 그 후, 예를 들어 이온 주입법으로 인 혹은 비소와 같은 불순물을 제1 헤테로 반도체층(3)에 도핑한다. 이때, 제1 헤테로 반도체층(3)의 표층부에는 이온 주입으로 결정 구조가 불규칙해진 이온 주입 데미지층(12)이 형성된다. 제2 실시예의 경우, 이온 주입 데미지지층(12)을 제거하지 않고 남긴다. 일반적으로, 실리콘층에 이온을 주입하면, 이온 주입 데미지에 의해 결정이 깨진다. 그 결정은 사전설정된 열 처리를 적용함으로써 재결정화를 통해 회복된다. 제2 실시예는 이온 주입 데미지층(12)을 그대로 제1 헤테로 반도체층(3)의 표층부에 존재시킨다. 제1 헤테로 반도체층(3)은 전자 빔 증착법 또는 스퍼터법을 통해 적층한 후 레이저 어닐링을 통해 재결정화함으로써 형성할 수도 있음을 알아야 한다. 또는, 제1 헤테로 반도체층(3)은 예를 들어 분자 빔 에피텍시법으로 헤테로 에피택셜 성장시킨 단결정 실리콘으로 형성할 수도 있다.
(2) 다음으로, 도 2(b) 및 2(c)에 도시한 것과 동일한 방식으로 제1 헤테로 반도체층(3) 위에 사전설정된 영역의 개구가 있는 마스크 제재(9)를 형성한다. 그 후, 마스크 제재(9)의 개구를 통해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분을 드라이 에칭으로 선택적으로 제거한다. 이때, 마스크 제재(9)의 개구를 통 해 외부에 노출되는 제1 헤테로 반도체층(3)의 일부분은 제거되는 반면, 제1 헤테로 반도체 영역(3)의 다른 부분은 에칭되지 않고 사전설정된 두께로 남게 된다. 에칭 후, 마스크 제재(9)를 제거한다. 상술한 공정을 통해, 도 9(b)에 도시한 바와 같이, 헤테로 반도체 영역(3)이 반도체 기판(1,2)에 형성된다. 헤테로 반도체 영역(3)의 일부분(마스크 제재의 개구에 대응함)은 막 두께가 다른 부분의 두께보다 얇은 막 두께 제어부(21)를 포함한다. 또한, 막 두께 제어부(21)를 제외한 헤테로 반도체 영역(3) 내에 이온 주입 데미지층(12)이 형성된다.
(3) 그 후, 도 9(c)에 도시한 바와 같이, 헤테로 반도체 영역(3)의 표층부를 예를 들어 900℃의 드라이 O2 산화법으로 산화한다. 이에 의해, 헤테로 반도체 영역(3)은 막 두께 제어부(21)의 막 두께와 동일한 두께만큼 산화된다. 그 결과, 도 9(b)에 도시한 막 두께 제어부(21)는 모두 산화된다. 동시에, 막 두께 제어부(21)에 대응하는 부분을 제외한 헤테로 반도체 영역(3)의 노출 부분만이 부분적으로 산화된다. 이런 방식으로, 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합에 인접하는 게이트 절연막(4)이 형성된다. 산화되는 헤테로 반도체 영역(3)은 이온 주입 데미지층(12)을 포함한다. 이온 주입 데미지층(12)의 산화 레이트는 헤테로 반도체 영역(3)의 다른 부분보다 빠르다. 이는, 열 산화에 동일한 시간이 걸리더라도 더 두꺼운 산화막을 얻을 수 있게 한다. 이 후, 도 3(b)에 도시한 것과 동일한 제조 공정 및 그에 따른 특징이 실행된다. 이는, 도 8에 도시한 반도체 장치를 완성할 수 있게 한다.
상술한 바와 같이, 스위치의 구동에 영향을 주지 않는 헤테로 반도체 영역(3)의 상층부에 이온 주입 데미지층(12)이 존재한다. 이런 이유로 헤테로 반도체 영역(3)의 일부분은 헤테로 반도체 영역(2)의 다른 영역보다 산화 속도가 빠르다. 이는, 헤테로 접합 주변의 게이트 절연막(4)의 일부분보다 두꺼운 산화막을 얻을 수 있게 한다. 이에 의해, 구동부 이외의 다른 부분의 게이트 절연성이 더욱 향상한다. 이는, 높은 신뢰성을 얻을 수 있게 한다.
(제3 변형예)
도 8에 도시한 반도체 장치는 도 10(a)∼10(c)에 도시한 제조 방법을 이용함으로써 제조할 수 있다. 구체적으로, 제1 헤테로 반도체층(3) 위에 제2 헤테로 반도체층(11)을 형성함으로써 헤테로 반도체 영역(3)을 형성할 수도 있다.
(1) 제2 실시예와 마찬가지로, N형 탄화규소 반도체 기판 위에 제1 헤테로 반도체층(3)을 형성한다. 구체적으로, 불순물 이온은 제1 헤테로 반도체층(3)에 주입한다. 이때, 제1 헤테로 반도체층(3)의 표층부에 이온 주입 데미지층(12)이 형성된다.
(2) 도 10(a)에 도시한 바와 같이, 마스크 제재의 개구를 통해 외부에 노출되는 다결정 실리콘층(3)의 일부분은 드라이 에칭으로 선택적으로 제거한다. 이때, 마스크 제재(9)의 개구를 통해 외부에 노출되는 다결정 실리콘층(3)의 일부분은 모두 제거되고, 개구의 바닥에 드리프트 영역(2)이 노출된다. 에칭 후, 마스크 제재를 제거한다. 드라이 에칭은 드리프트 영역(2)의 일부분이 에칭되는 방식으로 실행될 수도 있음을 알아야 한다.
(3) 도 10(b)에 도시한 바와 같이, 예를 들어 LP-CVD법으로 다결정 실리콘으로 구성되는 제2 헤테로 반도체층(11)은 막 두께 제어부(21)와 동일한 막 두께로 형성한다. 제1 헤테로 반도체층(3) 및 제2 헤테로 반도체층(11)은 사전설정된 막 두께의 막 두께 제어부(21)를 구비한 헤테로 반도체 영역(3)을 형성한다. 제2 헤테로 반도체층(11)은 마스크 제재(9) 개구의 바닥에 노출되는 드리프트 영역(2)의 부분 위, 제1 헤테로 반도체층(3) 위 및 개구 측면에 실질적으로 균일한 두께로 형성된다.
(4) 다음으로, 도 10(c)에 도시한 바와 같이, 헤테로 반도체층(3)을 예를 들어 900℃의 드라이 O2 산화법으로 제2 헤테로 반도체층(11)(막 두께 제어부(21))의 막 두께와 동일한 두께만큼 열 산화한다. 이때, 제2 헤테로 반도체층(11)이 산화된 직후에 이온 주입 데미지층(12)이 산화된다. 이온 주입 데미지층(12)의 산화 레이트는 헤테로 반도체 영역(3)의 다른 부분보다 빠르다. 이는, 동일한 열 산화가 실행되더라도 더 두꺼운 산화막을 얻을 수 있게 한다. 이 후, 도 3(b)에 도시한 것과 동일한 제조 공정 및 그에 따른 특징이 실행된다. 이는, 도 8에 도시한 반도체 장치를 완성할 수 있게 한다.
종래의 CVD 산화막을 사용하는 방법은 임계값을 제어할 수 없었지만, 헤테로 반도체 영역(3) 또는 헤테로 반도체층(11)에 도핑하는 불순물 형태, 불순물 농도, 도핑 위치 등을 제어함으로써 게이트 전극의 임계값을 제어할 수 있다. 이는, 반도체 장치의 차단 특성을 제어하는 데 유효하다.
(다른 실시예)
상술한 바와 같이, 본 발명은 제1 및 제2 실시예 그리고 그 변형예를 인용하여 기술한다. 이 개시의 부분을 구성하는 설명 및 도면은 본 발명의 한정을 의미한다고 이해해서는 안 된다. 이 개시로부터 본 기술분야의 숙련자에게는 다양한 대안 실시예, 예 및 적용 기술이 분명해진다.
예를 들어, 제1 및 제2 실시예는 기본적인 구조를 각각 구비하는 트랜지스터의 예를 인용하여 설명한다. 그러나 헤테로 접합 부근의 게이트 절연막(4)을 제조하는 방법이 상술한 제조 방법과 공통이 되는 한, 반도체 장치로서 어떤 구조가 부가되더라도 또는 어떻게 구조가 변형되더라도 동일한 효과를 얻을 수 있다. 본 디바이스의 구체적인 구성 예를 도 11∼15에 도시한다.
도 1 및 8에 각각 도시한 반도체 장치는 N형 헤테로 반도체 영역(3)을 포함함으로써 구성된다. 그러나 도 11 및 12에 도시한 바와 같이, 반도체 장치는 제2 헤테로 반도체 영역(13)을 포함할 수도 있다. 도 11에 도시한 제2 헤테로 반도체 영역(13)은 헤테로 반도체 영역(3)의 상부에 배치되고, 소스 전극(6)에 접속된다. 도 12에 도시한 제2 헤테로 반도체 영역(13)은 게이트 절연막(4)에 인접하는 헤테로 접합 주변을 제외한 영역에 배치되고, 소스 전극(6) 및 드리프트 영역(2)에 접속된다. 제2 헤테로 반도체 영역(13)의 도전형 및 불순물 농도는 제2 헤테로 반도체 영역(13)이 어떤 용도인지에 따라 임의로 설정될 수도 있음을 알아야 한다. 반도체 장치는 도 11 및 12에 도시한 2종류의 헤테로 반도체 영역 대신 3종류 이상의 헤테로 반도체 영역을 포함할 수도 있다.
또한, 도 13 및 14에 도시한 바와 같이, 드리프트 영역(2)에 제1 전계 완화 영역(14) 또는 제2 전계 완화 영역(15)이 배치될 수도 있다. 이러한 전계 완화 영역을 형성함으로써, 차단 상태에서 헤테로 반도체 영역(3)과 드리프트 영역(2) 간의 헤테로 접합 계면에 인가되는 전계는 제1 전계 완화 영역(14)에 의해 완화된다. 이는, 누설 전류가 줄어 차단 성능이 더욱 향상되는 효과를 야기한다. 또한, 도 14에 도시한 바와 같이, 제2 전계 완화 영역(15)을 형성함으로써 게이트 절연막(4)에 인가되는 전계를 완화한다. 이는, 게이트 절연막(4)에 절연 파괴가 발생하는 것을 어렵게 하고, 따라서 신뢰성이 향상한다. 제1 전계 완화 영역(14) 및 제2 전계 완화 영역(15) 각각은 P형 영역, 저항 영역 또는 절연 영역일 수도 있다. 또한, 도 14의 제2 전계 완화 영역(15)은 제1 전계 완화 영역(14)과 함께 형성되지만, 반도체 장치는 2개의 전계 완화 영역 중 제2 전계 완화 영역(15)만으로 구성할 수도 있다.
또한, 도 15에 도시한 바와 같이, 게이트 절연막(4) 및 헤테로 반도체 영역(3) 둘 다가 드리프트 영역(2)에 접촉하는 드리프트 영역(2)의 사전설정된 부분에 드리프트 영역(2)보다 높은 N-형 도핑 농도의 N+형 도통 영역(16)이 형성될 수도 있다. 도 15에서, 도통 영역(16) 이외에 제2 전계 완화 영역(15) 및 제1 전계 완화 영역(14)이 형성된다. 그러나 3개의 영역 중 도통 영역(16)만으로 형성할 수도 있음을 알아야 한다. 또는, 도통 영역(16)은 제2 전계 완화 영역(15) 혹은 제1 전계 완화 영역(14) 중 어느 하나와 함께 형성할 수도 있다. 그와 같은 구성을 이용함으로써, 헤테로 반도체 영역(3)과 도통 영역(16) 간의 헤테로 접합 에너지 장 벽을 완화할 수 있고, 따라서 더 높은 도통 특성을 얻을 수 있다. 즉, ON 저항은 더욱 작아지고, 도통 성능은 더욱 향상한다.
도 11∼15는 도 1에 대응하는 게이트 절연막(4)의 구성을 각각 도시한다. 게이트 절연막(4)이 도 8에 도시한 게이트 절연막(4)에 대응할 수 있도록 스위치의 구동에 영향을 주지 않는 헤테로 반도체 영역(3) 위의 게이트 절연막(4)의 부분이 게이트 절연막(4)의 다른 부분보다 두껍게 형성될 수도 있다. 또한, 모든 실시예는 탄화규소를 기판 재료로서 사용한 반도체 장치의 예를 인용하여 설명한다. 기판 재료는 실리콘, 실리콘 게르마늄, 질화 갈륨 및 다이아몬드와 같은 다른 반도체 재료일 수도 있다. 또한, 모든 실시예는 탄화규소의 4H-폴리타입을 이용하여 기술한다. 그러나 탄화규소의 6H-폴리타입 및 탄화규소의 3C-폴리타입과 같은 다른 폴리타입의 탄화규소를 탄화규소의 폴리타입으로서 이용할 수도 있다. 또한, 모든 실시예는 드레인 전극(7)과 소스 전극(6)이 드리프트 영역(2)을 개재하여 대향하도록 배치하고, 전류가 수직 방향으로 흐르는 소위 수직 구조의 트랜지스터를 인용하여 기술한다. 그러나 예를 들어 드레인 전극(7)과 소스 전극(6)이 단일 주면 위에 배치되고, 전류가 수평 방향으로 흐르는 소위 수평 구조의 트랜지스터를 사용할 수도 있다.
또한, 변형예 중 몇몇은 제1 헤테로 반도체층(3) 및 제2 헤테로 반도체층(11)의 재료로서 다결정 실리콘을 이용하는 예를 인용하여 기술한다. 그러나 그 재료가 탄화규소와 헤테로 접합을 형성하는 한, 다른 실리콘 재료, 다른 반도체 재료 및 탄화규소의 다른 폴리타입과 같은 다른 재료를 사용할 수도 있다. 실리콘 재료의 예로는 단결정 실리콘 및 아몰퍼스 실리콘이 있다. 반도체 재료의 예로는 게르마늄 및 실리콘 게르마늄이 있다. 탄화규소의 폴리타입의 예로는 탄화규소의 6H-폴리타입 및 탄화규소의 3C-폴리타입이 있다. 모든 실시예는 드리프트 영역(2)으로서 N형 탄화규소를 사용하고, 헤테로 반도체 영역(3)으로서 N형 다결정 실리콘을 사용하는 예를 인용하여 기술한다. 그러나 N형 탄화규소와 P형 다결정 실리콘의 조합, P형 탄화규소와 P형 다결정 실리콘의 조합 및 P형 탄화규소와 N형 다결정 실리콘의 조합과 같은 어떤 다른 조합이 드리프트 영역(2) 및 헤테로 반도체 영역(3)에 이용될 수도 있다.
2006년 7월 6일에 출원한 특허출원번호 제2006-186560호의 전반적인 내용은 본 명세서에 참조로서 포함된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 2(a)∼2(c)는 도 1에 도시한 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 3(a) 및 3(b)는 도 2(c)에 후속하는 도 1에 도시한 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 4(a)∼4(c)는 제1 변형예에 따른 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 5(a)∼5(c)는 제2 변형예에 따른 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 6(a)∼6(c)는 제3 변형예에 따른 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 7은 도 6(c)에 후속하는 제3 변형예에 따른 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치 구성의 단면도이다.
도 9(a)∼9(c)는 도 8에 도시한 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 10(a)∼10(c)는 제4 변형예에 따른 반도체 장치 제조 방법의 주요한 제조 공정을 도시하는 단면도이다.
도 11은 또 다른 제1 실시예로서, 제2 헤테로 반도체 영역이 형성된 반도체 장치의 구성을 도시하는 단면도이다.
도 12는 또 다른 제2 실시예로서, 제2 헤테로 반도체 영역이 형성된 반도체 장치의 구성을 도시하는 단면도이다.
도 13은 또 다른 제3 실시예로서, 제1 전계 완화 영역이 형성된 반도체 장치의 구성을 도시하는 단면도이다.
도 14는 또 다른 제4 실시예로서, 제1 및 제2 전계 완화 영역이 형성된 반도체 장치의 구성을 도시하는 단면도이다.
도 15는 또 다른 제5 실시예로서, 제1 및 제2 전계 완화 영역 및 도통 영역이 형성된 반도체 장치의 구성을 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 영역
2 : 드리프트 영역
3 : 헤테로 반도체 영역(제1 헤테로 반도체층)
4 : 게이트 절연막
5 : 게이트 전극
6 : 소스 전극
7 : 드레인 전극
8 : 층간 절연막
9 : 마스크 제재
10 : 희생 산화막
11 : 제2 헤테로 반도체층
12 : 이온 주입 데미지층
13 : 제2 헤테로 반도체 영역
14 : 제1 전계 완화 영역
15 : 제2 전계 완화 영역
16 : 도통 영역

Claims (11)

  1. 반도체 장치의 제조 방법으로서,
    반도체 재료로 구성되는 반도체 기판을 마련하는 프로세스,
    상기 반도체 기판상에 헤테로 반도체 영역-상기 헤테로 반도체 영역은 상기 반도체 재료의 밴드갭과 상이한 밴드갭의 반도체 재료(이하에서, 헤테로 반도체 재료로 표현함)로 구성됨-을 형성하여 상기 헤테로 반도체 영역과 상기 반도체 기판 간의 계면에 헤테로 접합을 형성하는 프로세스,
    상기 헤테로 반도체 영역의 적어도 일부분을 산화함으로써 상기 헤테로 접합에 인접하는 게이트 절연막의 일부분 및 전부 중 어느 하나를 형성하는 프로세스, 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 프로세스
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 헤테로 반도체 영역의 일부분은 막 두께가 상기 헤테로 반도체 영역의 다른 부분의 두께보다 얇은 막 두께 제어부를 포함하고,
    상기 게이트 절연막은 상기 막 두께 제어부를 산화함으로써 형성되는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 반도체 기판상에 상기 헤테로 반도체 영역을 형성하는 프로세스는,
    상기 반도체 기판상에 상기 헤테로 반도체 재료로 구성되는 제1 헤테로 반도체층을 형성하는 프로세스, 및
    상기 제1 헤테로 반도체층의 일부분을 선택적으로 제거하여 상기 일부분 아래에 상기 막 두께 제어부의 막 두께와 동일한 두께를 갖는 부분을 남게 하는 프로세스
    를 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 제1 헤테로 반도체층의 일부분을 선택적으로 제거하여 상기 일부분 아래에 상기 막 두께 제어부의 막 두께와 동일한 두께를 갖는 부분을 남게 하는 프로세스는,
    상기 제1 헤테로 반도체층의 일부분을 드라이 에칭으로 제거하는 프로세스,
    상기 드라이 에칭으로 인해 결정 구조가 불규칙해진 상기 제1 헤테로 반도체층의 제거되지 않은 부분을 산화하는 프로세스, 및
    상기 제1 헤테로 반도체층의 산화된 부분을 웨트 에칭으로 제거하는 프로세스
    를 포함하는 반도체 장치 제조 방법.
  5. 제2항에 있어서,
    상기 반도체 기판상에 상기 헤테로 반도체 영역을 형성하는 프로세스는,
    상기 반도체 기판상에 상기 헤테로 반도체 재료로 구성되는 제1 헤테로 반도체층을 형성하는 프로세스,
    상기 반도체 기판의 일부분이 외부에 노출될 수 있도록 상기 제1 헤테로 반도체층의 일부분을 선택적으로 제거하는 프로세스, 및
    상기 반도체 기판의 적어도 상기 노출된 일부분에 상기 헤테로 반도체 재료로 구성되는 제2 헤테로 반도체층을 상기 막 두께 제어부의 막 두께와 동일한 두께로 형성하는 프로세스
    를 포함하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 제2 헤테로 반도체층을 형성하기 전에, 상기 제1 헤테로 반도체층의 일부분을 선택적으로 제거함으로써 외부에 노출되는 상기 반도체 기판의 일부분을 선택적으로 더 제거하는 반도체 장치 제조 방법.
  7. 제2항에 있어서,
    상기 반도체 기판상에 상기 헤테로 반도체 영역을 형성하는 프로세스는 상기 막 두께 제어부를 제외한 상기 헤테로 반도체 영역에 불순물을 도핑하는 공정을 포함하고,
    상기 게이트 절연막을 형성할 때, 상기 헤테로 반도체 영역에 불순물을 도핑하는 것으로 인해 결정 구조가 불규칙해진 상기 헤테로 반도체 영역의 일부분을 산화하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 헤테로 반도체 영역에 불순물을 도핑하는 방법은 이온 주입법인 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 헤테로 반도체 영역의 일부분을 산화하는 방법은 열 산화법인 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 기판은 탄화규소, 다이아몬드 및 질화 갈륨 중 어느 하나로 이루어지는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 헤테로 반도체 영역은 단결정 실리콘, 다결정 실리콘 및 아몰퍼스 실리콘 중 어느 하나로 이루어지는 반도체 장치 제조 방법.
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