JP3664158B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 156
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 154
- 239000004065 semiconductor Substances 0.000 title claims description 143
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 70
- 125000005842 heteroatom Chemical group 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 176
- 229920005591 polysilicon Polymers 0.000 description 67
- 230000015556 catabolic process Effects 0.000 description 42
- 230000005684 electric field Effects 0.000 description 23
- 239000012535 impurity Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000002344 surface layer Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- -1 aluminum ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910019213 POCl3 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl chloride Substances ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
【特許文献】
特開平10−233503号公報
炭化珪素（以下SiCと記す）は、バンドギャップが大きく、化学的に安定な材料であるため、シリコン（以下Siと記す）と比較すると高温な環境下でも動作可能であり、各種の半導体デバイスが期待され、研究が行われている。
特にパワーエレクトロニクス分野では、電力変換器等の大電力化、高周波化の要求にともない、高耐圧、低損失で高速に動作する半導体スイッチング素子への期待が益々高まってきている。Siを材料とする既存素子の一層の高性能化が進められているが、性能がSiの持つ物理的理論限界の制限を受け、素子性能の大幅な向上は望めない状況になってきている。一方で、SiCを用いてSiの限界をはるかに超えた高性能なパワー半導体素子を実現する研究が行われている。SiCでMOSFETを形成すると、アバランシェ降伏電界をSiより10倍高くできるため、素子のドリフト層の抵抗を約2桁小さくできることが知られている。そのため、オン抵抗を下げることが可能となり、電力損失を小さくできる。従来のSiデバイスでは動作時の発生損失による発熱が無視できなかった。前述の電力変換器等においても、これを抑制する冷却機構を備える必要があり、冷却フィンや冷却機構のために装置が大型化してしまっていた。SiCでは、これらの冷却機構の大幅な小型化・簡素化が可能となる。また自動車用途においては、電力変換機の小型化・軽量化は燃費向上にも結びつき、環境保全の面からも効果が期待されている。
縦形MOSFETは電力用半導体デバイスへのSiC適用を考える上で重要なデバイスである。MOSFETは電圧駆動型デバイスであるため、素子の並列駆動が可能であり、また駆動回路も簡素である。またユニポーラデバイスであるために、高速スイッチングが可能である。従来技術におけるSiCパワーMOSFETとしては、例えば上記特許文献に開示されている。図12には従来例におけるデバイス断面構造図を模式的に示す。図に示すように、高濃度N＋型SiC基板101上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域50が形成される。P型ウエル領域50内にはN＋型ソース領域60およびP＋型コンタクト領域100が配置される。また、P型ウエル領域50の上にはゲート絶縁膜30を介してゲート電極40が配置され、ゲート電極40は層間絶縁膜70にて覆われている。P＋型コンタクト領域100およびN＋型ソース領域60に接するようにソース電極80が形成されるとともに、N＋型SiC基板101の裏面にはドレイン電極90が形成されている。このパワーMOSFETの動作としては、ドレイン電極90とソース電極80との間に電圧が印加された状態で、ゲート電極40に正の電圧が印加されると、ゲート電極40に対抗したP型ウエル領域50の表層に反転型のチャネルが形成され、ドレイン電極90からソース電極80へと電流を流すことが可能となる。また、ゲート電極40に印加された電圧を取り去ることによってドレイン電極90とソース電極80との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００３】
【発明が解決しようとする課題】
ゲート絶縁膜と半導体の界面において、ゲート絶縁膜にかかる電界をEi、半導体にかかる電界をEsとすると、
εi・Ei＝εs・Es (1)
という関係が成り立っている。εiは絶縁膜の誘電率、εsは半導体の誘電率である。
（１）式を変形すると、
Ei／Es＝εs／εi (2)
となる。ここで（2）式をSiとSiCの場合で比較してみる。
εs＝11.7（Si）
εs＝10.0（例として4H-SiC）
であり、絶縁膜をシリコン酸化膜（以下SiO２）とすると、その誘電率はεi＝3.8なので、
Ei／Es＝3.1 （Si）
Ei／Es＝2.6 （SiC）
となる。すなわち図12の従来構造ではゲート絶縁膜に半導体部分より大きい電界がかかることになる。
さらに、半導体の最大電界Esmaxは
Esmax＝3×10５ V/cm（Si）
Esmax＝3×10６ V/cm（例えば4H-SiC）
であるから、絶縁膜の最大電界Eimaxは、
Eimax＝約9×10５ V/cm（Si）
Eimax＝約７×10６ V/cm（例えば4H-SiC）
となり得る。SiO２の絶縁破壊耐圧は10６ V/cm台であることを考えると、SiCの場合半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜に絶縁破壊耐圧に近い大きな電界が印加されることになる。またはアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題点があった。
さらに通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のSiC−MOSFETではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となっているという問題があった。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明は、炭化珪素半導体基体中のドレイン領域と、このドレイン領域と接続されて形成されるドリフト領域と、ドリフト領域内に形成されるウエル領域と、ウエル領域内に形成されるソース領域と、ソース領域およびウエル領域を貫通してドリフト領域にまで達する溝と、この溝内にゲート絶縁膜を介して充填されるゲート電極とを有する炭化珪素半導体装置において、この溝底面のドリフト領域上に、チャネルオフ時のドリフト層からのゲート絶縁膜ヘの電界侵入を低減するヘテロ半導体層を設け、ヘテロ半導体層の上にゲート絶縁膜を設けたことを特徴とする。
【０００５】
【発明の効果】
本発明によれば、従来のように高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることがないので、炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本実施例で用いられる炭化珪素（SiC）のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。またSiCとヘテロ接合するヘテロ半導体材料として多結晶シリコンを用いた例で説明したが、ヘテロ接合半導体材料としては他にもシリコンまたはアモルファスシリコン等、炭化珪素半導体よりもエネルギーギャップEgの小さい半導体材料であれば構わない。
また本実施例ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
また、以下の本実施の形態においては、例えばドレイン領域がN型、ベース（ウエル）領域がP型となるような構成で説明するが、N型、P型の組み合わせはこの限りではなく、例えばドレイン領域がP型となるような構成にしてもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【０００７】
実施の形態1
以下、本発明の実施の形態1について図面を用いて説明する。
図1は、本実施の形態1の溝ゲート型炭化珪素半導体装置の断面図である。
N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型SiCエピタキシャル層2（以下、N−型エピタキシャル層という）が積層されている。N−型エピタキシャル層の表層部における所定領域には、所定深さを有するP−型SiCベース層3が、溝4によって離間されて形成されている。また、P−型SiCベース層3の表層部における所定領域には、ベース層3よりも浅いN＋型ソース層5が形成されている。ここで、N＋型SiC基板1、N−型SiCエピタキシャル層20、P-型SiCベース層3と、N+型ソース層5を合わせて、SiC半導体基体1000と称す。溝4の底面には、ポリシリコンからなるヘテロ半導体層13が形成されている。N＋型ソース層5とN−型エピタキシャル層2間のP−型SiCベース層3の溝に隣接した領域は、デバイス動作時にチャネル領域6として機能する。溝4の側面および底面には、ゲート絶縁膜7が形成されている。さらに、ゲート絶縁膜7の上には、ポリシリコンからなるゲート電極8が形成されている。ポリシリコンゲート電極8は、絶縁膜9にて覆われている。N＋型ソース層5の上面には、ソース電極10が形成されている。N＋型SiC基板1の裏面には、ドレイン電極11が形成されている。なお、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている。
【０００８】
図2は、図1とは別の構造の半導体装置の断面図である。
図1と異なる点は、溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に、このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成されている点である。ゲート絶縁膜7および、ポリシリコン層を酸化して形成した厚い絶縁膜15の上には、ポリシリコンゲート電極8が形成されている。
【０００９】
次に、図2に示した溝ゲート型炭化珪素半導体装置の製造工程について、図3（a）〜（e）を用いて説明する。
まず、図3（a）に示すように、N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型エピタキシャル層2を、例えば厚さ10μｍエピタキシャル成長させる。
【００１０】
その後、N−型エピタキシャル層2上に、P−型SiCベース層３を、例えば濃度2×10１６ｃｍ−３、厚さ2μｍエピタキシャル成長させる。
【００１１】
さらに、P−型SiCベース層3上に、N＋型ソース層5を、例えば濃度1×10２０ｃｍ−３、厚さ0.5μｍエピタキシャル成長させる。
【００１２】
次に、図3（ｂ）に示すように、N＋型ソース層5の上面にアルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝4を形成する。
次に、N＋型ソース層5の上面、溝4の内部にLP-CVD法によりポリシリコン層を堆積し、POCｌ３雰囲気中で、例えば700℃20分間の熱処理を行い、ポリシリコン層に燐をドーピングする。
【００１３】
その後、フォトリソグラフィとエッチングにより、図3（ｃ）に示すように、ポリシリコンからなるヘテロ半導体層13を形成する。
【００１４】
次に、図3（ｄ）に示すように、熱酸化を行い、ゲート絶縁膜7を形成する。この際、ポリシリコン層は、SiCと比較して酸化膜の成長速度が著しく速いため、ポリシリコンからなるヘテロ半導体層13の上面には、厚い絶縁膜15が形成される。
【００１５】
次に、図3（ｅ）に示すように、ポリシリコンゲート電極8を形成し、絶縁膜9をCVD法により堆積させ、フォトリソグラフィとエッチングによりコンタクトホールを開孔する。
【００１６】
その後、金属スパッタリングによりニッケル膜を成膜し、ソース電極10を形成する。
【００１７】
さらに、基板1の裏面にも同様にニッケル膜を成膜し、ドレイン電極11を形成する。
【００１８】
さらに、ソース電極10および、ドレイン電極11形成後に、窒素雰囲気中にて例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし、溝ゲート型炭化珪素半導体装置を完成させる。
【００１９】
このようにして製造した溝ゲート型炭化珪素半導体装置は、溝4の底部に、ポリシリコンからなるヘテロ半導体層13を有しているため、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ゲート絶縁膜7の電界強度が緩和され、絶縁破壊を防止することができる。さらに、ポリシリコンからなるヘテロ半導体層13上にはポリシリコン層が酸化されることにより形成された厚い絶縁膜15が設けられているので、ゲート絶縁膜7の絶縁破壊をより確実に防止することができる。
【００２０】
以上のように、本実施の形態1の炭化珪素半導体装置は、N＋型SiC基板1の上面に設けたN−型エピタキシャル層2と、N−型エピタキシャル層2の上面に設けたP−型SiCベース層3と、P−型SiCベース層3の上面に設けたN＋型ソース層5と、N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4と、溝4内に形成されるゲート絶縁膜7（図2では、7および15）と、溝4内にゲート絶縁膜7を介して充填されるゲート電極8と、N+型ソース層5に接して設けたソース電極10と、N+型SiC基板1の下面に設けたドレイン電極11とを有しながら、第1の溝4底面のN-型エピタキシャル層2上に、チャネルオフ時のN-型エピタキシャル層2からのゲート絶縁膜7ヘの電界侵入を低減するヘテロ半導体層13としてポリシリコン層を設け、このポリシリコン層の上にゲート絶縁膜を設けたものである。
【００２１】
このように、ヘテロ半導体層13としてポリシリコン層を用いたことにより、すなわち、ゲート絶縁膜7の絶縁破壊防止構造として、第1の溝4の底面にポリシリコン／SiCヘテロ接合を用いたことにより、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ接合界面からN−型エピタキシャル層2側に空乏層が伸びるため、N−型エピタキシャル層2からのゲート絶縁膜7ヘの電界の集中を緩和することができる。そのため、炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【００２２】
また、本実施の形態1の炭化珪素半導体装置の製造方法は、N＋型SiC基板1の上面に、N−型エピタキシャル層2を形成する工程と、N−型エピタキシャル層2の上面にP−型SiCベース層3を形成する工程と、P−型SiCベース層3の上面にN＋型ソース層5を形成する工程と、N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4を形成する工程と、第1の溝4の下部にポリシリコンからなるヘテロ半導体層13を形成する工程と、ヘテロ半導体層13上及び第1の溝14の側面にゲート絶縁膜7、15を形成する工程と、ゲート絶縁膜7、15を介在させて第1の溝4の側面および底面にゲート電極8を形成する工程と、N＋型ソース層5に接してソース電極10を形成する工程と、N＋型SiC基板1の下面にドレイン電極11を形成する工程とを有する。このような炭化珪素半導体装置の製造方法によれば、上記の効果を有する本実施の形態1の溝ゲート型炭化珪素半導体装置を簡単な工程を用いて容易に製造することができる。
【００２３】
また、ゲート絶縁膜7、15を、第1の溝4の下のN−型エピタキシャル層2上にポリシリコンからなるヘテロ半導体層13を形成した後に、熱酸化することによって形成する。なお、ゲート絶縁膜の絶縁破壊を避けるために、ゲート絶縁膜7、15を厚く形成すると、チャネル移動度が低下するため、チャネルとなる領域上には薄い絶縁膜を形成し、電界が集中する箇所のみ、局所的に厚い絶縁膜を形成することが望ましい。このような炭化珪素半導体装置の製造方法によれば、第1の溝4の底面にポリシリコンを堆積した後、ゲート酸化を行うと、ポリシリコンの酸化速度がSiCの酸化速度と比較して約10〜1000倍速いので、ポリシリコンからなるヘテロ半導体層13の上面にのみ厚いゲート絶縁膜15が形成される。従って、ゲート絶縁膜7、15の信頼性がより向上する。
【００２４】
実施の形態2
以下、本発明の実施の形態2について図面に従って説明する。
図4は、本実施の形態2の溝ゲート型炭化珪素半導体装置の断面図である。
N＋型SiC基板1の上面に、基板1よりも濃度が低い不純物濃度を有するN−型SiCエピタキシャル層2（以下、N−型エピタキシャル層という）が積層されている。N−型エピタキシャル層2の表層部における所定領域には、所定深さを有するP−型SiCベース層3が、溝4、および溝4と同じ深さの溝14によって離間されて形成されている（溝14の深さは、溝4の深さ以上であればよい）。また、P−型SiCベース層3の表層部における所定領域には、ベース層3よりも浅いN＋型ソース層5が形成されている。ここで、N＋型SiC基板1、N−型SiCエピタキシャル層20、P-型SiCベース層3と、N+型ソース層5を合わせて、SiC半導体基体1000と称す。溝4および、溝14の内部にはポリシリコンからなるヘテロ半導体層13が形成されている。N＋型ソース層5とN−型エピタキシャル層2間のP−型SiCベース層3の溝に隣接した領域は、デバイス動作時にチャネル領域6として機能する。溝4の側面および溝4内のヘテロ半導体層13上には、ゲート絶縁膜7が形成されている。さらに、ゲート絶縁膜7上には、ポリシリコンゲート電極8が形成されている。ポリシリコンゲート電極8は、絶縁膜9にて覆われている。N＋型ソース層5の上面には、ソース電極10が形成されている。N＋型SiC基板1の裏面には、ドレイン電極11が形成されている。なお、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている。
【００２５】
また、第1の溝4と第2の溝14の間隔Wｔは、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、それぞれの溝底面に設けられたポリシリコン／SiCヘテロ接合界面からN−型エピタキシャル層2側に伸びる空乏層が重なり合うような間隔が望ましい。
【００２６】
次に、この溝ゲート型炭化珪素半導体装置の製造工程について、図5（ａ）〜（ｆ）を用いて説明する。
【００２７】
まず、図5（ａ）に示すように、N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型エピタキシャル層2を、例えば厚さ10μｍエピタキシャル成長させる。
【００２８】
その後、N−型エピタキシャル層2上に、P−型SiCベース層3を、例えば濃度2×10１６ｃｍ−３、厚さ2μｍエピタキシャル成長させる。さらに、P−型SiCベース層3上に、N＋型ソース層5を、例えば濃度1×10２０ｃｍ−３、厚さ0.5μｍエピタキシャル成長させる。
【００２９】
次に、図5（ｂ）に示すように、N＋型ソース層5の上面に、アルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝4を形成する。
【００３０】
その後、図5（ｃ）に示すように、N＋型ソース層5の上面に、アルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝14を形成する。
【００３１】
次に、N＋型ソース層5の上面、溝4および溝14の内部にLP-CVD法によりポリシリコン層を堆積し、POCｌ３雰囲気中で、例えば700℃20分間の熱処理を行い、ポリシリコン層に燐をドーピングする。
【００３２】
その後、フォトリソグラフィとエッチングにより、図5（ｄ）に示すように、ポリシリコンからなるヘテロ半導体層13を形成する。
【００３３】
次に、図5（e）に示すように、CVD法により絶縁膜を堆積した後、フォトリソグラフィとエッチングによりゲート絶縁膜7を形成する。
【００３４】
次に、図5（ｆ）に示すように、ポリシリコンゲート電極8を形成し、絶縁膜9をCVD法により堆積させ、フォトリソグラフィとエッチングによりコンタクトホールを開孔する。
【００３５】
その後、金属スパッタリングによりニッケル膜を成膜し、ソース電極10を形成する。
【００３６】
さらに、N+型SiC基板1の裏面にも同様にニッケル膜を成膜し、ドレイン電極11を形成する。
【００３７】
さらにソース電極10および、ドレイン電極11形成後に、窒素雰囲気中にて、例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし、溝ゲート型炭化珪素半導体装置を完成させる。
【００３８】
このようにして製造した溝ゲート型炭化珪素半導体装置は、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、溝4底部および、溝14底部に形成されたヘテロ半導体層13から、それぞれN−型エピタキシャル層2側に空乏層が伸びてピンチオフするため、ゲート絶縁膜7への電界集中を緩和することができる。よって炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜7がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【００３９】
また、本実施の形態2の炭化珪素半導体装置の製造方法は、第1の溝4の両側あるいは周囲に、第1の溝4の深さと同じか、第1の溝4の深さより深い第2の溝14を形成する工程と、第2の溝14の底面に、ポリシリコンからなるヘテロ半導体層13を形成する工程とを有する。これにより、上記の効果を有する本実施の形態2の溝ゲート型炭化珪素半導体装置を簡単な工程を用いて容易に製造することができる。
【００４０】
なお、実施の形態1、2においては、P-型ベース層3及びN＋型ソース層5をエピタキシャル成長により形成する方法を示したが、イオン注入を行って、注入したイオンをアニールして活性化することで形成してもよい。また、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている例で説明したが、ヘテロ半導体層13の電位はういた状態でも構わない。さらに実施の形態1、2においては、P-型SiCベース層3の電位は、N＋型ソース層5と同電位になるように、図示されないところで接続されているものとする。
【００４１】
実施の形態3
図6は、本実施の形態3の炭化珪素半導体装置の断面構造を示している。
図に示すように、N＋型SiC基板101上に、N−型SiCエピタキシャル層20が形成されている。N＋型SiC基板101と、N−型SiCエピタキシャル層20とを合わせて、SiC半導体基体1000と称す。そして、エピタキシャル層20の表層部における所定領域には、P型ウエル領域50が形成されている。また、P型ウエル領域50内には、N＋型ソース領域60およびP＋型コンタクト領域100が配置されている。また、P型ウエル領域50に挟まれるN−型SiCエピタキシャル層20上には、ポリシリコンからなるヘテロ半導体層110が配置されている。P型ウエル領域50の上には、ゲート絶縁膜31を介してゲート電極41が配置され、ゲート電極41は層間絶縁膜70にて覆われている。N＋型ソース領域60に接するようにソース電極80が形成されるとともに、N＋型SiC基板101の裏面にはドレイン電極90が形成されている。
【００４２】
以下、本実施の形態3の炭化珪素半導体装置の動作について説明する。
【００４３】
ドレイン電極90とソース電極80との間に電圧が印加された状態で、ゲート電極41に正の電圧が印加されると、ゲート電極41に対向するP型ウエル領域50の表層に反転型チャネルが形成される。その結果、電流がドレイン領域20からソース電極80へと流れる。
【００４４】
また、ゲート電極41に印加された電圧を取り去ると、反転型チャネルは消失する。その結果、ドレイン領域20からソース領域60へと電流が流れなくなり、ドレイン電極90とソース電極80との間は電気的に絶縁され、スイッチング機能を示すことになる。ドレイン耐圧が大きくなると、ポリシリコンからなるヘテロ半導体層110とN−型エピタキシャル層20との接合界面からエピタキシャル層20側に伸張する空乏層によって、ゲート絶縁膜31に印加される電界が緩和される。そして、素子の耐圧は、P型ウエル領域50とN−型エピタキシャル層20間のPN接合のアバランシェブレークダウンで決まるから、ドレイン耐圧が高い。
【００４５】
次に、本実施の形態3の炭化珪素半導体装置の製造方法の一例を、図7（a）から（ｆ）および図8（g）の各断面図を用いて説明する。
【００４６】
図7（a）の工程では、N＋型SiC基板101の上に例えば不純物濃度が10１４〜10１８ｃｍ−３、厚さが1〜100μｍのN−型SiCエピタキシャル層20が形成されている。
【００４７】
図7（b）の工程では、エピタキシャル層20に対して犠牲酸化を行い、その犠牲絶縁膜を除去した後に、マスク材120を用いて、例えば100〜1000℃の温度でアルミニウムイオン（イオン注入原子）130を10ｋ〜2M（eV）の加速電圧で多段注入し、P型ウエル領域50を形成する。総ドーズ量は例えば10１２〜10１５ｃｍ−２である。もちろん、P型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００４８】
図7（c）の工程では、マスク材121を用いて例えば100〜1000℃で燐イオン131を10ｋ〜1M（eV）の加速電圧で多段注入し、N＋型ソース領域60を形成する。総ドーズ量は例えば10１２〜10１６ｃｍ−２である。もちろん、N型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００４９】
図7（ｄ）の工程では、マスク材122を用いて、例えば100〜1000℃でアルミニウムイオン132を10ｋ〜1M（eV）の加速電圧で多段注入し、P＋型コンタクト領域100を形成する。総ドーズ量は例えば10１２〜10１６ｃｍ−２である。
【００５０】
なお、本例では、イオン注入を、ウエル領域50を形成するためのアルミニウムイオン注入、ソース領域60を形成するための燐イオン注入、コンタクト領域100を形成するためのアルミニウムイオン注入、の順に行ったが、各イオン注入を行う順番はこの限りではない。
【００５１】
図7（e）では、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
【００５２】
図7（ｆ）では、ポリシリコン層を、厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入する。方法としては、堆積したポリシリコン層のさらに上に高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理によりデポ膜中の不純物をポリシリコン層中に熱拡散させるか、またはイオン注入により不純物を直接ポリシリコン層中に導入してもよい。
【００５３】
その後、ポリシリコン層のパターニングを行って、ポリシリコンからなるヘテロ半導体層110を形成する。次に、例えばCVD絶縁膜を堆積してゲート絶縁膜31を形成する。
【００５４】
図8（g）では、ゲート絶縁膜31上に再度ポリシリコン層を厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入し、パターニングを行ってゲート電極41を形成する。その後、層間絶縁膜70を形成する。
【００５５】
なお、本例では、ポリシリコン層を堆積した後に、不純物をポリシリコン中にドーピングする例で説明したが、例えばポリシリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
【００５６】
その後は、例えばHF溶液を用いて層間絶縁膜70およびゲート絶縁膜31のエッチングを行ってコンタクトホールを開孔し（図6参照）、N＋型ソース領域60およびP＋型コンタクト領域100に接触するようにソース電極80を形成する。また、SiC基板101の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図6に示す炭化珪素半導体装置が完成する。
【００５７】
以上説明したように、本実施の形態3の炭化珪素半導体装置は、SiC半導体基体1000中のN＋型SiC基板101で構成されるN+型ドレイン領域と、このドレイン領域と接続されて形成されるN−型エピタキシャル層20（ドリフト領域）と、N−型エピタキシャル層20内に形成されるP型ウエル領域50と、P型ウエル領域50内に形成されるN＋型ソース領域60と、P型ウエル領域50に隣接するN−型エピタキシャル層20上に形成されるヘテロ半導体層110と、P型ウエル領域50上にゲート絶縁膜31を介して形成されるゲート電極41と、ドレイン領域に接続されるドレイン電極90と、N＋型ソース領域60に接続されるソース電極80とを具備する。
【００５８】
このような構成により、ゲート電極41に電圧を印加しないチャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ半導体層110とN−型エピタキシャル層20との接合界面からN−型エピタキシャル層20側に空乏層が広がるため、ゲート絶縁膜31にかかる電界を緩和することができる。その結果、SiC半導体内部でアバランシェ降伏が起きる前に、ゲート絶縁膜31に絶縁破壊耐圧に近い大きな電界が印加されることを防ぎ、またはアバランシェ降伏が起きる以前にゲート絶縁膜31がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られる。
【００５９】
実施の形態4
図9は、本発明の実施の形態4の炭化珪素半導体装置の断面構造を示している。
図6に示した実施の形態3との相違は、ポリシリコンからなるヘテロ半導体層110がないことと、ゲート絶縁膜32の膜厚が局所的に厚く形成されていることである。
【００６０】
すなわち、本実施の形態4の炭化珪素半導体装置は、SiC半導体基体1000中のN＋型SiC基板101で構成されるN+型ドレイン領域と、このドレイン領域と接続されて形成されるN−型エピタキシャル層20と、N−型エピタキシャル層20内に形成されるP型ウエル領域50と、P型ウエル領域50内に形成されるN＋型ソース領域60と、P型ウエル領域50に隣接するN−型エピタキシャル層20上に形成される厚いゲート絶縁膜32と、P型ウエル領域50上に薄いゲート絶縁膜32を介して形成されるゲート電極41と、ドレイン領域に接続されるドレイン電極90と、N＋型ソース領域60に接続されるソース電極80とを具備する。
【００６１】
このように本実施の形態4では、ゲート絶縁膜32は、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときかかる電界に対して、十分に厚い膜厚を有している。このため、素子オフ時にドレイン耐圧が大きくなり、ゲート絶縁膜32に大きい電界がかかっても、ゲート絶縁膜32は破壊に耐え得る十分な膜厚を有する。素子の耐圧は、P型ウエル領域50とN−型エピタキシャル層20間のPN接合のアバランシェブレークダウンで決まるから、ドレイン耐圧が高い。その結果、SiC半導体内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られるという効果がある。
【００６２】
次に、本実施の形態4の炭化珪素半導体装置の製造方法の一例を、図7（a）〜（e）と、図10（a）〜（c）の各断面図を用いて説明する。
【００６３】
図7（a）〜（e）の工程については、実施の形態3の製造方法に記載したので、説明を省略する。
【００６４】
図10（a）の工程では、ポリシリコン層を厚さ例えば0.1から10μｍ程度減圧CVD法を用いて堆積し、パターニングを行って、ポリシリコン層111形成する。
【００６５】
図10（b）の工程では、例えば800〜1200℃の温度で熱酸化を行ってゲート絶縁膜32を形成する。このとき、ポリシリコン層111と同時にSiC半導体基体1000も酸化されるが、同一酸化条件でポリシリコンの酸化速度がSiCのそれと比較して約10〜1000倍も大きいため、ゲート絶縁膜32を局所的に十分に厚い膜厚に形成できる。
【００６６】
図10（c）の工程では、再度、ポリシリコン層を厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入し、パターニングを行ってゲート電極41を形成する。次に、層間絶縁膜70を形成する。
【００６７】
その後は、例えばHF溶液を用いて層間絶縁膜70およびゲート絶縁膜32のエッチングを行ってコンタクトホールを開孔し（図9参照）、N＋型ソース領域60およびP＋型コンタクト領域100に接触するようにソース電極80を形成する。また、SiC基板101の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図9に示す炭化珪素半導体装置が完成する。
【００６８】
このように、本実施の形態4の炭化珪素半導体装置の製造方法は、P型ウエル領域50に隣接するN−型エピタキシャル層20上にヘテロ半導体層であるポリシリコン層111を堆積する工程と、ポリシリコン層111をパターニングする工程と、ポリシリコン層111を酸化して厚いゲート絶縁膜 32 を形成すると同時に、前記 SiC 半導体基体を酸化して薄いゲート絶縁膜 32 を形成する工程とを有する。
【００６９】
このような製造方法によれば、同一酸化条件でヘテロ半導体層の酸化速度がSiCのそれと比較して約10〜1000倍も大きいため、N−型SiCエピタキシャル層20上にポリシリコン層111を堆積し、パターニング後に酸化を行うことで、電界が集中する部位のゲート絶縁膜32を局所的に十分に厚い膜厚に形成できる。その結果、ＳｉＣ半導体内部でアバランシェ降伏が起きる以前に、ゲート絶縁膜がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られるという効果がある。
【００７０】
実施の形態5
図11は、本発明の実施の形態5の炭化珪素半導体装置の断面構造を示している。
図6に示した実施の形態3との相違は、ポリシリコンからなるヘテロ半導体層112がソース電極80と接続されていることである。
【００７１】
素子の機能や特長に関しては、実施の形態1に記載するところと同じである。すなわち、その特長は、ゲート電極42に電圧を印加しないチャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ半導体層112とN−型エピタキシャル層20との接合界面からN−型エピタキシャル層20側に空乏層が広がるため、ゲート絶縁膜33にかかる電界を緩和することができる。その結果、SiC半導体内部でアバランシェ降伏が起きる前に、ゲート絶縁膜33に絶縁破壊耐圧に近い大きな電界が印加されることを防ぎ、またはアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こすことを防止できるので、所望の素子耐圧が得られる。
【００７２】
【図面の簡単な説明】
【図１】本発明の実施の形態1の溝ゲート型炭化珪素半導体装置の断面図
【図２】本発明の実施の形態1の他の構成の溝ゲート型炭化珪素半導体装置の断面図
【図３】本発明の実施の形態1の図2の溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図
【図４】本発明の実施の形態2の溝ゲート型炭化珪素半導体装置の断面図
【図５】本発明の実施の形態2の溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図
【図６】本発明の実施の形態3の炭化珪素半導体装置の断面図
【図７】（ａ）〜（ｆ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図８】（ｇ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図９】本発明の実施の形態4の炭化珪素半導体装置の断面図
【図１０】（ａ）〜（ｃ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図１１】本発明の実施の形態5の炭化珪素半導体装置の断面図
【図１２】従来の炭化珪素半導体装置（特開平10-233503号）の断面図
【符号の説明】
1…N＋型SiC基板
2…N−型SiCエピタキシャル層
3…P−型SiCベース層
4…第1の溝
5…N＋型ソース層
6…チャネル領域
7…ゲート絶縁膜
8…ポリシリコンゲート電極
9…絶縁膜
10…ソース電極
11…ドレイン電極
12…高濃度P＋層
13…ポリシリコンからなるヘテロ半導体層
14…第2の溝
15…ポリシリコンを酸化して形成した厚い絶縁膜
16…マスク材
20…N−型SiCエピタキシャル層
30、31、32、33…ゲート絶縁膜
40、41、42…ゲート電極
50…P型ウエル領域
60…N＋型ソース領域
70…層間絶縁膜
80…ソース電極
90…ドレイン電極
100…P＋型コンタクト領域
101…N＋型SiC基板
110、112…ポリシリコンからなるヘテロ半導体層
111…ポリシリコン層
120、121、122…マスク材
130、131、132…イオン注入原子
140…ソースコンタクトメタル
1000…SiC半導体基体
【発明の属する技術分野】
本発明は、炭化珪素半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
【特許文献】
特開平10−233503号公報
炭化珪素（以下SiCと記す）は、バンドギャップが大きく、化学的に安定な材料であるため、シリコン（以下Siと記す）と比較すると高温な環境下でも動作可能であり、各種の半導体デバイスが期待され、研究が行われている。
特にパワーエレクトロニクス分野では、電力変換器等の大電力化、高周波化の要求にともない、高耐圧、低損失で高速に動作する半導体スイッチング素子への期待が益々高まってきている。Siを材料とする既存素子の一層の高性能化が進められているが、性能がSiの持つ物理的理論限界の制限を受け、素子性能の大幅な向上は望めない状況になってきている。一方で、SiCを用いてSiの限界をはるかに超えた高性能なパワー半導体素子を実現する研究が行われている。SiCでMOSFETを形成すると、アバランシェ降伏電界をSiより10倍高くできるため、素子のドリフト層の抵抗を約2桁小さくできることが知られている。そのため、オン抵抗を下げることが可能となり、電力損失を小さくできる。従来のSiデバイスでは動作時の発生損失による発熱が無視できなかった。前述の電力変換器等においても、これを抑制する冷却機構を備える必要があり、冷却フィンや冷却機構のために装置が大型化してしまっていた。SiCでは、これらの冷却機構の大幅な小型化・簡素化が可能となる。また自動車用途においては、電力変換機の小型化・軽量化は燃費向上にも結びつき、環境保全の面からも効果が期待されている。
縦形MOSFETは電力用半導体デバイスへのSiC適用を考える上で重要なデバイスである。MOSFETは電圧駆動型デバイスであるため、素子の並列駆動が可能であり、また駆動回路も簡素である。またユニポーラデバイスであるために、高速スイッチングが可能である。従来技術におけるSiCパワーMOSFETとしては、例えば上記特許文献に開示されている。図12には従来例におけるデバイス断面構造図を模式的に示す。図に示すように、高濃度N＋型SiC基板101上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域50が形成される。P型ウエル領域50内にはN＋型ソース領域60およびP＋型コンタクト領域100が配置される。また、P型ウエル領域50の上にはゲート絶縁膜30を介してゲート電極40が配置され、ゲート電極40は層間絶縁膜70にて覆われている。P＋型コンタクト領域100およびN＋型ソース領域60に接するようにソース電極80が形成されるとともに、N＋型SiC基板101の裏面にはドレイン電極90が形成されている。このパワーMOSFETの動作としては、ドレイン電極90とソース電極80との間に電圧が印加された状態で、ゲート電極40に正の電圧が印加されると、ゲート電極40に対抗したP型ウエル領域50の表層に反転型のチャネルが形成され、ドレイン電極90からソース電極80へと電流を流すことが可能となる。また、ゲート電極40に印加された電圧を取り去ることによってドレイン電極90とソース電極80との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００３】
【発明が解決しようとする課題】
ゲート絶縁膜と半導体の界面において、ゲート絶縁膜にかかる電界をEi、半導体にかかる電界をEsとすると、
εi・Ei＝εs・Es (1)
という関係が成り立っている。εiは絶縁膜の誘電率、εsは半導体の誘電率である。
（１）式を変形すると、
Ei／Es＝εs／εi (2)
となる。ここで（2）式をSiとSiCの場合で比較してみる。
εs＝11.7（Si）
εs＝10.0（例として4H-SiC）
であり、絶縁膜をシリコン酸化膜（以下SiO２）とすると、その誘電率はεi＝3.8なので、
Ei／Es＝3.1 （Si）
Ei／Es＝2.6 （SiC）
となる。すなわち図12の従来構造ではゲート絶縁膜に半導体部分より大きい電界がかかることになる。
さらに、半導体の最大電界Esmaxは
Esmax＝3×10５ V/cm（Si）
Esmax＝3×10６ V/cm（例えば4H-SiC）
であるから、絶縁膜の最大電界Eimaxは、
Eimax＝約9×10５ V/cm（Si）
Eimax＝約７×10６ V/cm（例えば4H-SiC）
となり得る。SiO２の絶縁破壊耐圧は10６ V/cm台であることを考えると、SiCの場合半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜に絶縁破壊耐圧に近い大きな電界が印加されることになる。またはアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題点があった。
さらに通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のSiC−MOSFETではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となっているという問題があった。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明は、炭化珪素半導体基体中のドレイン領域と、このドレイン領域と接続されて形成されるドリフト領域と、ドリフト領域内に形成されるウエル領域と、ウエル領域内に形成されるソース領域と、ソース領域およびウエル領域を貫通してドリフト領域にまで達する溝と、この溝内にゲート絶縁膜を介して充填されるゲート電極とを有する炭化珪素半導体装置において、この溝底面のドリフト領域上に、チャネルオフ時のドリフト層からのゲート絶縁膜ヘの電界侵入を低減するヘテロ半導体層を設け、ヘテロ半導体層の上にゲート絶縁膜を設けたことを特徴とする。
【０００５】
【発明の効果】
本発明によれば、従来のように高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることがないので、炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本実施例で用いられる炭化珪素（SiC）のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。またSiCとヘテロ接合するヘテロ半導体材料として多結晶シリコンを用いた例で説明したが、ヘテロ接合半導体材料としては他にもシリコンまたはアモルファスシリコン等、炭化珪素半導体よりもエネルギーギャップEgの小さい半導体材料であれば構わない。
また本実施例ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
また、以下の本実施の形態においては、例えばドレイン領域がN型、ベース（ウエル）領域がP型となるような構成で説明するが、N型、P型の組み合わせはこの限りではなく、例えばドレイン領域がP型となるような構成にしてもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【０００７】
実施の形態1
以下、本発明の実施の形態1について図面を用いて説明する。
図1は、本実施の形態1の溝ゲート型炭化珪素半導体装置の断面図である。
N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型SiCエピタキシャル層2（以下、N−型エピタキシャル層という）が積層されている。N−型エピタキシャル層の表層部における所定領域には、所定深さを有するP−型SiCベース層3が、溝4によって離間されて形成されている。また、P−型SiCベース層3の表層部における所定領域には、ベース層3よりも浅いN＋型ソース層5が形成されている。ここで、N＋型SiC基板1、N−型SiCエピタキシャル層20、P-型SiCベース層3と、N+型ソース層5を合わせて、SiC半導体基体1000と称す。溝4の底面には、ポリシリコンからなるヘテロ半導体層13が形成されている。N＋型ソース層5とN−型エピタキシャル層2間のP−型SiCベース層3の溝に隣接した領域は、デバイス動作時にチャネル領域6として機能する。溝4の側面および底面には、ゲート絶縁膜7が形成されている。さらに、ゲート絶縁膜7の上には、ポリシリコンからなるゲート電極8が形成されている。ポリシリコンゲート電極8は、絶縁膜9にて覆われている。N＋型ソース層5の上面には、ソース電極10が形成されている。N＋型SiC基板1の裏面には、ドレイン電極11が形成されている。なお、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている。
【０００８】
図2は、図1とは別の構造の半導体装置の断面図である。
図1と異なる点は、溝4底部に形成されたポリシリコンからなるヘテロ半導体層13上に、このヘテロ半導体層13を構成するポリシリコン層を酸化して形成した厚い絶縁膜15が形成されている点である。ゲート絶縁膜7および、ポリシリコン層を酸化して形成した厚い絶縁膜15の上には、ポリシリコンゲート電極8が形成されている。
【０００９】
次に、図2に示した溝ゲート型炭化珪素半導体装置の製造工程について、図3（a）〜（e）を用いて説明する。
まず、図3（a）に示すように、N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型エピタキシャル層2を、例えば厚さ10μｍエピタキシャル成長させる。
【００１０】
その後、N−型エピタキシャル層2上に、P−型SiCベース層３を、例えば濃度2×10１６ｃｍ−３、厚さ2μｍエピタキシャル成長させる。
【００１１】
さらに、P−型SiCベース層3上に、N＋型ソース層5を、例えば濃度1×10２０ｃｍ−３、厚さ0.5μｍエピタキシャル成長させる。
【００１２】
次に、図3（ｂ）に示すように、N＋型ソース層5の上面にアルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝4を形成する。
次に、N＋型ソース層5の上面、溝4の内部にLP-CVD法によりポリシリコン層を堆積し、POCｌ３雰囲気中で、例えば700℃20分間の熱処理を行い、ポリシリコン層に燐をドーピングする。
【００１３】
その後、フォトリソグラフィとエッチングにより、図3（ｃ）に示すように、ポリシリコンからなるヘテロ半導体層13を形成する。
【００１４】
次に、図3（ｄ）に示すように、熱酸化を行い、ゲート絶縁膜7を形成する。この際、ポリシリコン層は、SiCと比較して酸化膜の成長速度が著しく速いため、ポリシリコンからなるヘテロ半導体層13の上面には、厚い絶縁膜15が形成される。
【００１５】
次に、図3（ｅ）に示すように、ポリシリコンゲート電極8を形成し、絶縁膜9をCVD法により堆積させ、フォトリソグラフィとエッチングによりコンタクトホールを開孔する。
【００１６】
その後、金属スパッタリングによりニッケル膜を成膜し、ソース電極10を形成する。
【００１７】
さらに、基板1の裏面にも同様にニッケル膜を成膜し、ドレイン電極11を形成する。
【００１８】
さらに、ソース電極10および、ドレイン電極11形成後に、窒素雰囲気中にて例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし、溝ゲート型炭化珪素半導体装置を完成させる。
【００１９】
このようにして製造した溝ゲート型炭化珪素半導体装置は、溝4の底部に、ポリシリコンからなるヘテロ半導体層13を有しているため、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ゲート絶縁膜7の電界強度が緩和され、絶縁破壊を防止することができる。さらに、ポリシリコンからなるヘテロ半導体層13上にはポリシリコン層が酸化されることにより形成された厚い絶縁膜15が設けられているので、ゲート絶縁膜7の絶縁破壊をより確実に防止することができる。
【００２０】
以上のように、本実施の形態1の炭化珪素半導体装置は、N＋型SiC基板1の上面に設けたN−型エピタキシャル層2と、N−型エピタキシャル層2の上面に設けたP−型SiCベース層3と、P−型SiCベース層3の上面に設けたN＋型ソース層5と、N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4と、溝4内に形成されるゲート絶縁膜7（図2では、7および15）と、溝4内にゲート絶縁膜7を介して充填されるゲート電極8と、N+型ソース層5に接して設けたソース電極10と、N+型SiC基板1の下面に設けたドレイン電極11とを有しながら、第1の溝4底面のN-型エピタキシャル層2上に、チャネルオフ時のN-型エピタキシャル層2からのゲート絶縁膜7ヘの電界侵入を低減するヘテロ半導体層13としてポリシリコン層を設け、このポリシリコン層の上にゲート絶縁膜を設けたものである。
【００２１】
このように、ヘテロ半導体層13としてポリシリコン層を用いたことにより、すなわち、ゲート絶縁膜7の絶縁破壊防止構造として、第1の溝4の底面にポリシリコン／SiCヘテロ接合を用いたことにより、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ接合界面からN−型エピタキシャル層2側に空乏層が伸びるため、N−型エピタキシャル層2からのゲート絶縁膜7ヘの電界の集中を緩和することができる。そのため、炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【００２２】
また、本実施の形態1の炭化珪素半導体装置の製造方法は、N＋型SiC基板1の上面に、N−型エピタキシャル層2を形成する工程と、N−型エピタキシャル層2の上面にP−型SiCベース層3を形成する工程と、P−型SiCベース層3の上面にN＋型ソース層5を形成する工程と、N＋型ソース層5およびP−型SiCベース層3を貫通してN−型エピタキシャル層2にまで達する深さを有する第1の溝4を形成する工程と、第1の溝4の下部にポリシリコンからなるヘテロ半導体層13を形成する工程と、ヘテロ半導体層13上及び第1の溝14の側面にゲート絶縁膜7、15を形成する工程と、ゲート絶縁膜7、15を介在させて第1の溝4の側面および底面にゲート電極8を形成する工程と、N＋型ソース層5に接してソース電極10を形成する工程と、N＋型SiC基板1の下面にドレイン電極11を形成する工程とを有する。このような炭化珪素半導体装置の製造方法によれば、上記の効果を有する本実施の形態1の溝ゲート型炭化珪素半導体装置を簡単な工程を用いて容易に製造することができる。
【００２３】
また、ゲート絶縁膜7、15を、第1の溝4の下のN−型エピタキシャル層2上にポリシリコンからなるヘテロ半導体層13を形成した後に、熱酸化することによって形成する。なお、ゲート絶縁膜の絶縁破壊を避けるために、ゲート絶縁膜7、15を厚く形成すると、チャネル移動度が低下するため、チャネルとなる領域上には薄い絶縁膜を形成し、電界が集中する箇所のみ、局所的に厚い絶縁膜を形成することが望ましい。このような炭化珪素半導体装置の製造方法によれば、第1の溝4の底面にポリシリコンを堆積した後、ゲート酸化を行うと、ポリシリコンの酸化速度がSiCの酸化速度と比較して約10〜1000倍速いので、ポリシリコンからなるヘテロ半導体層13の上面にのみ厚いゲート絶縁膜15が形成される。従って、ゲート絶縁膜7、15の信頼性がより向上する。
【００２４】
実施の形態2
以下、本発明の実施の形態2について図面に従って説明する。
図4は、本実施の形態2の溝ゲート型炭化珪素半導体装置の断面図である。
N＋型SiC基板1の上面に、基板1よりも濃度が低い不純物濃度を有するN−型SiCエピタキシャル層2（以下、N−型エピタキシャル層という）が積層されている。N−型エピタキシャル層2の表層部における所定領域には、所定深さを有するP−型SiCベース層3が、溝4、および溝4と同じ深さの溝14によって離間されて形成されている（溝14の深さは、溝4の深さ以上であればよい）。また、P−型SiCベース層3の表層部における所定領域には、ベース層3よりも浅いN＋型ソース層5が形成されている。ここで、N＋型SiC基板1、N−型SiCエピタキシャル層20、P-型SiCベース層3と、N+型ソース層5を合わせて、SiC半導体基体1000と称す。溝4および、溝14の内部にはポリシリコンからなるヘテロ半導体層13が形成されている。N＋型ソース層5とN−型エピタキシャル層2間のP−型SiCベース層3の溝に隣接した領域は、デバイス動作時にチャネル領域6として機能する。溝4の側面および溝4内のヘテロ半導体層13上には、ゲート絶縁膜7が形成されている。さらに、ゲート絶縁膜7上には、ポリシリコンゲート電極8が形成されている。ポリシリコンゲート電極8は、絶縁膜9にて覆われている。N＋型ソース層5の上面には、ソース電極10が形成されている。N＋型SiC基板1の裏面には、ドレイン電極11が形成されている。なお、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている。
【００２５】
また、第1の溝4と第2の溝14の間隔Wｔは、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、それぞれの溝底面に設けられたポリシリコン／SiCヘテロ接合界面からN−型エピタキシャル層2側に伸びる空乏層が重なり合うような間隔が望ましい。
【００２６】
次に、この溝ゲート型炭化珪素半導体装置の製造工程について、図5（ａ）〜（ｆ）を用いて説明する。
【００２７】
まず、図5（ａ）に示すように、N＋型SiC基板1の上面に、基板1よりも低い不純物濃度を有するN−型エピタキシャル層2を、例えば厚さ10μｍエピタキシャル成長させる。
【００２８】
その後、N−型エピタキシャル層2上に、P−型SiCベース層3を、例えば濃度2×10１６ｃｍ−３、厚さ2μｍエピタキシャル成長させる。さらに、P−型SiCベース層3上に、N＋型ソース層5を、例えば濃度1×10２０ｃｍ−３、厚さ0.5μｍエピタキシャル成長させる。
【００２９】
次に、図5（ｂ）に示すように、N＋型ソース層5の上面に、アルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝4を形成する。
【００３０】
その後、図5（ｃ）に示すように、N＋型ソース層5の上面に、アルミニウム膜を堆積させ、フォトリソグラフィとエッチングによりパターニングし、マスク材16を形成した後、反応性イオンエッチングにより溝14を形成する。
【００３１】
次に、N＋型ソース層5の上面、溝4および溝14の内部にLP-CVD法によりポリシリコン層を堆積し、POCｌ３雰囲気中で、例えば700℃20分間の熱処理を行い、ポリシリコン層に燐をドーピングする。
【００３２】
その後、フォトリソグラフィとエッチングにより、図5（ｄ）に示すように、ポリシリコンからなるヘテロ半導体層13を形成する。
【００３３】
次に、図5（e）に示すように、CVD法により絶縁膜を堆積した後、フォトリソグラフィとエッチングによりゲート絶縁膜7を形成する。
【００３４】
次に、図5（ｆ）に示すように、ポリシリコンゲート電極8を形成し、絶縁膜9をCVD法により堆積させ、フォトリソグラフィとエッチングによりコンタクトホールを開孔する。
【００３５】
その後、金属スパッタリングによりニッケル膜を成膜し、ソース電極10を形成する。
【００３６】
さらに、N+型SiC基板1の裏面にも同様にニッケル膜を成膜し、ドレイン電極11を形成する。
【００３７】
さらにソース電極10および、ドレイン電極11形成後に、窒素雰囲気中にて、例えば1000℃1分間の熱処理を行ってそれぞれをオーミック電極とし、溝ゲート型炭化珪素半導体装置を完成させる。
【００３８】
このようにして製造した溝ゲート型炭化珪素半導体装置は、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、溝4底部および、溝14底部に形成されたヘテロ半導体層13から、それぞれN−型エピタキシャル層2側に空乏層が伸びてピンチオフするため、ゲート絶縁膜7への電界集中を緩和することができる。よって炭化珪素半導体内部でアバランシェ降伏が起きる前にゲート絶縁膜7がブレークダウンを起こすことを防止でき、所望の素子耐圧をえることができる。
【００３９】
また、本実施の形態2の炭化珪素半導体装置の製造方法は、第1の溝4の両側あるいは周囲に、第1の溝4の深さと同じか、第1の溝4の深さより深い第2の溝14を形成する工程と、第2の溝14の底面に、ポリシリコンからなるヘテロ半導体層13を形成する工程とを有する。これにより、上記の効果を有する本実施の形態2の溝ゲート型炭化珪素半導体装置を簡単な工程を用いて容易に製造することができる。
【００４０】
なお、実施の形態1、2においては、P-型ベース層3及びN＋型ソース層5をエピタキシャル成長により形成する方法を示したが、イオン注入を行って、注入したイオンをアニールして活性化することで形成してもよい。また、ポリシリコンからなるヘテロ半導体層13の電位は、N＋型ソース層5と同電位になっている例で説明したが、ヘテロ半導体層13の電位はういた状態でも構わない。さらに実施の形態1、2においては、P-型SiCベース層3の電位は、N＋型ソース層5と同電位になるように、図示されないところで接続されているものとする。
【００４１】
実施の形態3
図6は、本実施の形態3の炭化珪素半導体装置の断面構造を示している。
図に示すように、N＋型SiC基板101上に、N−型SiCエピタキシャル層20が形成されている。N＋型SiC基板101と、N−型SiCエピタキシャル層20とを合わせて、SiC半導体基体1000と称す。そして、エピタキシャル層20の表層部における所定領域には、P型ウエル領域50が形成されている。また、P型ウエル領域50内には、N＋型ソース領域60およびP＋型コンタクト領域100が配置されている。また、P型ウエル領域50に挟まれるN−型SiCエピタキシャル層20上には、ポリシリコンからなるヘテロ半導体層110が配置されている。P型ウエル領域50の上には、ゲート絶縁膜31を介してゲート電極41が配置され、ゲート電極41は層間絶縁膜70にて覆われている。N＋型ソース領域60に接するようにソース電極80が形成されるとともに、N＋型SiC基板101の裏面にはドレイン電極90が形成されている。
【００４２】
以下、本実施の形態3の炭化珪素半導体装置の動作について説明する。
【００４３】
ドレイン電極90とソース電極80との間に電圧が印加された状態で、ゲート電極41に正の電圧が印加されると、ゲート電極41に対向するP型ウエル領域50の表層に反転型チャネルが形成される。その結果、電流がドレイン領域20からソース電極80へと流れる。
【００４４】
また、ゲート電極41に印加された電圧を取り去ると、反転型チャネルは消失する。その結果、ドレイン領域20からソース領域60へと電流が流れなくなり、ドレイン電極90とソース電極80との間は電気的に絶縁され、スイッチング機能を示すことになる。ドレイン耐圧が大きくなると、ポリシリコンからなるヘテロ半導体層110とN−型エピタキシャル層20との接合界面からエピタキシャル層20側に伸張する空乏層によって、ゲート絶縁膜31に印加される電界が緩和される。そして、素子の耐圧は、P型ウエル領域50とN−型エピタキシャル層20間のPN接合のアバランシェブレークダウンで決まるから、ドレイン耐圧が高い。
【００４５】
次に、本実施の形態3の炭化珪素半導体装置の製造方法の一例を、図7（a）から（ｆ）および図8（g）の各断面図を用いて説明する。
【００４６】
図7（a）の工程では、N＋型SiC基板101の上に例えば不純物濃度が10１４〜10１８ｃｍ−３、厚さが1〜100μｍのN−型SiCエピタキシャル層20が形成されている。
【００４７】
図7（b）の工程では、エピタキシャル層20に対して犠牲酸化を行い、その犠牲絶縁膜を除去した後に、マスク材120を用いて、例えば100〜1000℃の温度でアルミニウムイオン（イオン注入原子）130を10ｋ〜2M（eV）の加速電圧で多段注入し、P型ウエル領域50を形成する。総ドーズ量は例えば10１２〜10１５ｃｍ−２である。もちろん、P型不純物としてはアルミニウムの他に、ほう素、ガリウムなどを用いてもよい。
【００４８】
図7（c）の工程では、マスク材121を用いて例えば100〜1000℃で燐イオン131を10ｋ〜1M（eV）の加速電圧で多段注入し、N＋型ソース領域60を形成する。総ドーズ量は例えば10１２〜10１６ｃｍ−２である。もちろん、N型不純物としては燐の他に、窒素、ヒ素などを用いてもよい。
【００４９】
図7（ｄ）の工程では、マスク材122を用いて、例えば100〜1000℃でアルミニウムイオン132を10ｋ〜1M（eV）の加速電圧で多段注入し、P＋型コンタクト領域100を形成する。総ドーズ量は例えば10１２〜10１６ｃｍ−２である。
【００５０】
なお、本例では、イオン注入を、ウエル領域50を形成するためのアルミニウムイオン注入、ソース領域60を形成するための燐イオン注入、コンタクト領域100を形成するためのアルミニウムイオン注入、の順に行ったが、各イオン注入を行う順番はこの限りではない。
【００５１】
図7（e）では、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
【００５２】
図7（ｆ）では、ポリシリコン層を、厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入する。方法としては、堆積したポリシリコン層のさらに上に高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理によりデポ膜中の不純物をポリシリコン層中に熱拡散させるか、またはイオン注入により不純物を直接ポリシリコン層中に導入してもよい。
【００５３】
その後、ポリシリコン層のパターニングを行って、ポリシリコンからなるヘテロ半導体層110を形成する。次に、例えばCVD絶縁膜を堆積してゲート絶縁膜31を形成する。
【００５４】
図8（g）では、ゲート絶縁膜31上に再度ポリシリコン層を厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入し、パターニングを行ってゲート電極41を形成する。その後、層間絶縁膜70を形成する。
【００５５】
なお、本例では、ポリシリコン層を堆積した後に、不純物をポリシリコン中にドーピングする例で説明したが、例えばポリシリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
【００５６】
その後は、例えばHF溶液を用いて層間絶縁膜70およびゲート絶縁膜31のエッチングを行ってコンタクトホールを開孔し（図6参照）、N＋型ソース領域60およびP＋型コンタクト領域100に接触するようにソース電極80を形成する。また、SiC基板101の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図6に示す炭化珪素半導体装置が完成する。
【００５７】
以上説明したように、本実施の形態3の炭化珪素半導体装置は、SiC半導体基体1000中のN＋型SiC基板101で構成されるN+型ドレイン領域と、このドレイン領域と接続されて形成されるN−型エピタキシャル層20（ドリフト領域）と、N−型エピタキシャル層20内に形成されるP型ウエル領域50と、P型ウエル領域50内に形成されるN＋型ソース領域60と、P型ウエル領域50に隣接するN−型エピタキシャル層20上に形成されるヘテロ半導体層110と、P型ウエル領域50上にゲート絶縁膜31を介して形成されるゲート電極41と、ドレイン領域に接続されるドレイン電極90と、N＋型ソース領域60に接続されるソース電極80とを具備する。
【００５８】
このような構成により、ゲート電極41に電圧を印加しないチャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ半導体層110とN−型エピタキシャル層20との接合界面からN−型エピタキシャル層20側に空乏層が広がるため、ゲート絶縁膜31にかかる電界を緩和することができる。その結果、SiC半導体内部でアバランシェ降伏が起きる前に、ゲート絶縁膜31に絶縁破壊耐圧に近い大きな電界が印加されることを防ぎ、またはアバランシェ降伏が起きる以前にゲート絶縁膜31がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られる。
【００５９】
実施の形態4
図9は、本発明の実施の形態4の炭化珪素半導体装置の断面構造を示している。
図6に示した実施の形態3との相違は、ポリシリコンからなるヘテロ半導体層110がないことと、ゲート絶縁膜32の膜厚が局所的に厚く形成されていることである。
【００６０】
すなわち、本実施の形態4の炭化珪素半導体装置は、SiC半導体基体1000中のN＋型SiC基板101で構成されるN+型ドレイン領域と、このドレイン領域と接続されて形成されるN−型エピタキシャル層20と、N−型エピタキシャル層20内に形成されるP型ウエル領域50と、P型ウエル領域50内に形成されるN＋型ソース領域60と、P型ウエル領域50に隣接するN−型エピタキシャル層20上に形成される厚いゲート絶縁膜32と、P型ウエル領域50上に薄いゲート絶縁膜32を介して形成されるゲート電極41と、ドレイン領域に接続されるドレイン電極90と、N＋型ソース領域60に接続されるソース電極80とを具備する。
【００６１】
このように本実施の形態4では、ゲート絶縁膜32は、チャネルオフ時にソース／ドレイン間に高電圧が印加されたときかかる電界に対して、十分に厚い膜厚を有している。このため、素子オフ時にドレイン耐圧が大きくなり、ゲート絶縁膜32に大きい電界がかかっても、ゲート絶縁膜32は破壊に耐え得る十分な膜厚を有する。素子の耐圧は、P型ウエル領域50とN−型エピタキシャル層20間のPN接合のアバランシェブレークダウンで決まるから、ドレイン耐圧が高い。その結果、SiC半導体内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られるという効果がある。
【００６２】
次に、本実施の形態4の炭化珪素半導体装置の製造方法の一例を、図7（a）〜（e）と、図10（a）〜（c）の各断面図を用いて説明する。
【００６３】
図7（a）〜（e）の工程については、実施の形態3の製造方法に記載したので、説明を省略する。
【００６４】
図10（a）の工程では、ポリシリコン層を厚さ例えば0.1から10μｍ程度減圧CVD法を用いて堆積し、パターニングを行って、ポリシリコン層111形成する。
【００６５】
図10（b）の工程では、例えば800〜1200℃の温度で熱酸化を行ってゲート絶縁膜32を形成する。このとき、ポリシリコン層111と同時にSiC半導体基体1000も酸化されるが、同一酸化条件でポリシリコンの酸化速度がSiCのそれと比較して約10〜1000倍も大きいため、ゲート絶縁膜32を局所的に十分に厚い膜厚に形成できる。
【００６６】
図10（c）の工程では、再度、ポリシリコン層を厚さ例えば0.1〜10μｍ程度、減圧CVD法を用いて堆積する。その後、ポリシリコン層に所望の不純物を導入し、パターニングを行ってゲート電極41を形成する。次に、層間絶縁膜70を形成する。
【００６７】
その後は、例えばHF溶液を用いて層間絶縁膜70およびゲート絶縁膜32のエッチングを行ってコンタクトホールを開孔し（図9参照）、N＋型ソース領域60およびP＋型コンタクト領域100に接触するようにソース電極80を形成する。また、SiC基板101の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
このようにして図9に示す炭化珪素半導体装置が完成する。
【００６８】
このように、本実施の形態4の炭化珪素半導体装置の製造方法は、P型ウエル領域50に隣接するN−型エピタキシャル層20上にヘテロ半導体層であるポリシリコン層111を堆積する工程と、ポリシリコン層111をパターニングする工程と、ポリシリコン層111を酸化して厚いゲート絶縁膜 32 を形成すると同時に、前記 SiC 半導体基体を酸化して薄いゲート絶縁膜 32 を形成する工程とを有する。
【００６９】
このような製造方法によれば、同一酸化条件でヘテロ半導体層の酸化速度がSiCのそれと比較して約10〜1000倍も大きいため、N−型SiCエピタキシャル層20上にポリシリコン層111を堆積し、パターニング後に酸化を行うことで、電界が集中する部位のゲート絶縁膜32を局所的に十分に厚い膜厚に形成できる。その結果、ＳｉＣ半導体内部でアバランシェ降伏が起きる以前に、ゲート絶縁膜がブレークダウンを起こすことを防止できるので所望の素子耐圧が得られるという効果がある。
【００７０】
実施の形態5
図11は、本発明の実施の形態5の炭化珪素半導体装置の断面構造を示している。
図6に示した実施の形態3との相違は、ポリシリコンからなるヘテロ半導体層112がソース電極80と接続されていることである。
【００７１】
素子の機能や特長に関しては、実施の形態1に記載するところと同じである。すなわち、その特長は、ゲート電極42に電圧を印加しないチャネルオフ時にソース／ドレイン間に高電圧が印加されたときに、ヘテロ半導体層112とN−型エピタキシャル層20との接合界面からN−型エピタキシャル層20側に空乏層が広がるため、ゲート絶縁膜33にかかる電界を緩和することができる。その結果、SiC半導体内部でアバランシェ降伏が起きる前に、ゲート絶縁膜33に絶縁破壊耐圧に近い大きな電界が印加されることを防ぎ、またはアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こすことを防止できるので、所望の素子耐圧が得られる。
【００７２】
【図面の簡単な説明】
【図１】本発明の実施の形態1の溝ゲート型炭化珪素半導体装置の断面図
【図２】本発明の実施の形態1の他の構成の溝ゲート型炭化珪素半導体装置の断面図
【図３】本発明の実施の形態1の図2の溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図
【図４】本発明の実施の形態2の溝ゲート型炭化珪素半導体装置の断面図
【図５】本発明の実施の形態2の溝ゲート型炭化珪素半導体装置の製造方法を説明する工程断面図
【図６】本発明の実施の形態3の炭化珪素半導体装置の断面図
【図７】（ａ）〜（ｆ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図８】（ｇ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図９】本発明の実施の形態4の炭化珪素半導体装置の断面図
【図１０】（ａ）〜（ｃ）は本発明の実施の形態3の炭化珪素半導体装置の製造工程断面図
【図１１】本発明の実施の形態5の炭化珪素半導体装置の断面図
【図１２】従来の炭化珪素半導体装置（特開平10-233503号）の断面図
【符号の説明】
1…N＋型SiC基板
2…N−型SiCエピタキシャル層
3…P−型SiCベース層
4…第1の溝
5…N＋型ソース層
6…チャネル領域
7…ゲート絶縁膜
8…ポリシリコンゲート電極
9…絶縁膜
10…ソース電極
11…ドレイン電極
12…高濃度P＋層
13…ポリシリコンからなるヘテロ半導体層
14…第2の溝
15…ポリシリコンを酸化して形成した厚い絶縁膜
16…マスク材
20…N−型SiCエピタキシャル層
30、31、32、33…ゲート絶縁膜
40、41、42…ゲート電極
50…P型ウエル領域
60…N＋型ソース領域
70…層間絶縁膜
80…ソース電極
90…ドレイン電極
100…P＋型コンタクト領域
101…N＋型SiC基板
110、112…ポリシリコンからなるヘテロ半導体層
111…ポリシリコン層
120、121、122…マスク材
130、131、132…イオン注入原子
140…ソースコンタクトメタル
1000…SiC半導体基体
Claims (11)
- 炭化珪素半導体基体中のドレイン領域と、該ドレイン領域と接続されて形成されるドリフト領域と、前記ドリフト領域内に形成されるウエル領域と、前記ウエル領域内に形成されるソース領域と、該ソース領域および前記ウエル領域を貫通して前記ドリフト領域にまで達する深さを有する第１の溝と、該第１の溝の下部に充填したヘテロ半導体層と、該へテロ半導体層上及び前記第１の溝の側面に設けたゲート絶縁膜と、該ゲート絶縁膜を介して前記第１の溝に充填されるゲート電極と、前記ドレイン領域に接続するドレイン電極と、前記ソース領域に接続するソース電極とを具備することを特徴とする炭化珪素半導体装置。
- 前記第１の溝の両側あるいは周囲に設けられ、前記第１の溝の深さと同じかそれより深い第２の溝と、該第２の溝の内部に充填した第２のヘテロ半導体層とを有することを特徴とする請求項１記載の炭化珪素半導体装置。
- ドレイン領域を含む炭化珪素半導体基体の上面にドリフト領域を形成する工程と、該ドリフト領域の上面にウエル領域を形成する工程と、該ウエル領域の上面にソース領域を形成する工程と、該ソース領域及び前記ウエル領域を貫通して前記ドリフト領域にまで達する深さを有する第１の溝を形成する工程と、前記第１の溝の下部にヘテロ半導体層を充填する工程と、該ヘテロ半導体層上及び前記第１の溝の側面にゲート絶縁膜を形成する工程と、該ゲート絶縁膜を介して前記第１の溝のゲート電極を形成する工程と、前記ドレイン領域に接続するドレイン電極を形成する工程と、前記ソース領域に接続するソース電極を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
- 前記第１の溝の両側あるいは周囲に、前記第１の溝の深さと同じかそれより深い第２の溝を形成する工程と、該第２の溝の内部に第２のヘテロ半導体層を充填する工程とを有することを特徴とする請求項３記載の炭化珪素半導体装置の製造方法。
- 前記ゲート絶縁膜を、前記第１の溝の下部にヘテロ半導体層を充填した後に、熱酸化することによって形成することを特徴とする請求項３または４記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体基体中のドレイン領域と、該ドレイン領域と接続されて形成されるドリフト領域と、該ドリフト領域内に形成されるウエル領域と、該ウエル領域内に形成されるソース領域と、前記ウエル領域に隣接する前記ドリフト領域上に形成されるヘテロ半導体層と、前記ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを具備することを特徴とする炭化珪素半導体装置。
- 前記ヘテロ半導体層が、前記ソース電極と接続されていることを特徴とする請求項６記載の炭化珪素半導体装置。
- 炭化珪素半導体基体中のドレイン領域と、該ドレイン領域と接続されて形成されるドリフト領域と、該ドリフト領域内に形成されるウエル領域と、該ウエル領域内に形成されるソース領域と、前記ウエル領域に隣接する前記ドリフト領域上に形成される厚いゲート絶縁膜と、前記ウエル領域上に形成される薄いゲート絶縁膜と、該薄いゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを具備することを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基体へヘテロ接合する前記ヘテロ半導体層が、シリコンまたはアモルファスシリコンまたは多結晶シリコンの少なくとも１つからなることを特徴とする請求項１、２、６、７、または８記載の炭化珪素半導体装置。
- 炭化珪素半導体基体に形成されたドレイン領域と、該ドレイン領域と接続されて形成されたドリフト領域と、該ドリフト領域内に形成されるウエル領域と、該ウエル領域内に形成されるソース領域と、前記ウエル領域に隣接する前記ドリフト領域上に形成される厚いゲート絶縁膜と、前記ウエル領域上に形成される薄いゲート絶縁膜と、該薄いゲート絶縁膜を介して形成されるゲート電極とを具備した炭化珪素半導体装置の製造方法において、
前記ウエル領域に隣接する前記ドリフト領域上にヘテロ半導体層を堆積する工程と、前記へテロ半導体層をパターニングする工程と、
前記ヘテロ半導体層を酸化して前記厚いゲート絶縁膜を形成すると同時に、前記炭化珪素半導体基体を酸化して前記薄いゲート絶縁膜を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 炭化珪素半導体基体へヘテロ接合する前記ヘテロ半導体層が、シリコンまたはアモルファスシリコンまたは多結晶シリコンの少なくとも１つからなることを特徴とする請求項３、４、５、または１０記載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002288652A JP3664158B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-41422 | 2002-02-19 | ||
| JP2002041422 | 2002-02-19 | ||
| JP2002288652A JP3664158B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318392A JP2003318392A (ja) | 2003-11-07 |
| JP3664158B2 true JP3664158B2 (ja) | 2005-06-22 |
Family
ID=29551680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002288652A Expired - Fee Related JP3664158B2 (ja) | 2002-02-19 | 2002-10-01 | 炭化珪素半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664158B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4742539B2 (ja) * | 2004-08-30 | 2011-08-10 | 日産自動車株式会社 | 半導体装置 |
| JP2006303231A (ja) * | 2005-04-21 | 2006-11-02 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP4957005B2 (ja) * | 2006-01-31 | 2012-06-20 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
| JP5679821B2 (ja) * | 2008-12-23 | 2015-03-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5440454B2 (ja) * | 2010-09-03 | 2014-03-12 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP5772177B2 (ja) * | 2011-04-19 | 2015-09-02 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP5811973B2 (ja) * | 2012-09-12 | 2015-11-11 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6056292B2 (ja) * | 2012-09-12 | 2017-01-11 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2014056913A (ja) * | 2012-09-12 | 2014-03-27 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP5994604B2 (ja) | 2012-11-28 | 2016-09-21 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP2014107420A (ja) * | 2012-11-28 | 2014-06-09 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
| CN113471290B (zh) * | 2021-06-18 | 2023-08-04 | 电子科技大学 | 隧穿辅助导通的硅/碳化硅异质结mosfet功率器件 |
| CN117690971A (zh) * | 2024-02-04 | 2024-03-12 | 深圳天狼芯半导体有限公司 | 一种碳化硅功率器件及其制作方法 |
-
2002
- 2002-10-01 JP JP2002288652A patent/JP3664158B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003318392A (ja) | 2003-11-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040921 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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