JP5811973B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5811973B2
JP5811973B2 JP2012200178A JP2012200178A JP5811973B2 JP 5811973 B2 JP5811973 B2 JP 5811973B2 JP 2012200178 A JP2012200178 A JP 2012200178A JP 2012200178 A JP2012200178 A JP 2012200178A JP 5811973 B2 JP5811973 B2 JP 5811973B2
Authority
JP
Japan
Prior art keywords
layer
silicon carbide
silicon
semiconductor device
silicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012200178A
Other languages
English (en)
Other versions
JP2014056912A (ja
Inventor
林　秀樹
秀樹 林
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2012200178A priority Critical patent/JP5811973B2/ja
Priority to CN201380042833.8A priority patent/CN104584220B/zh
Priority to EP13836438.5A priority patent/EP2897174A4/en
Priority to PCT/JP2013/068399 priority patent/WO2014041878A1/ja
Priority to US13/958,115 priority patent/US9087693B2/en
Publication of JP2014056912A publication Critical patent/JP2014056912A/ja
Priority to US14/740,812 priority patent/US9543412B2/en
Application granted granted Critical
Publication of JP5811973B2 publication Critical patent/JP5811973B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Description

この発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、トレンチを有する炭化珪素半導体装置およびその製造方法に関するものである。
特開平７−３２６７５５号公報（特許文献１）はトレンチを有する炭化珪素半導体装置を開示している。この公報によれば、ゲート熱酸化膜においてトレンチの側面での膜厚に比べトレンチの底面での膜厚の方が厚くなっているので、しきい電圧が低くかつゲート・ドレイン間の耐圧が高くなる、と記載されている。また、酸化速度が速い六方晶系単結晶炭化珪素のカーボン面をトレンチの底面とし、このカーボン面に垂直で酸化速度が遅い面をトレンチの側面としたので一度の熱酸化工程によりトレンチの側面と底面で厚さが大きく異なる熱酸化膜を形成できる、と記載されている。
特開平７−３２６７５５号公報
しかしながら本発明者らの検討によれば、結晶方位に依存した炭化珪素の酸化速度の差異を用いただけでは、ゲート酸化膜の膜厚をトレンチの底面上で選択的に十分大きくすることは困難であった。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、大きな耐圧を有する炭化珪素半導体装置の製造方法を提供することである。
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。第１の導電型を有する第１の層と、第１の層上に設けられ第２の導電型を有する第２の層と、第２の層上に設けられ第２の層によって第１の層と分離され第１の導電型を有する第３の層とを含む炭化珪素基板が形成される。第３の層および第２の層を貫通して第１の層に至る側壁面と、第１の層からなる底面とを有する内面が設けられたトレンチが形成される。底面を被覆するシリコン膜が形成される。トレンチ内における酸化によって内面上にゲート酸化膜が形成される。ゲート酸化膜は、炭化珪素基板の酸化によって形成された第１の部分と、底面上におけるシリコン膜の酸化によって形成された第２の部分とを含む。ゲート酸化膜上にゲート電極が形成される。
この製造方法によれば、ゲート酸化膜は、炭化珪素基板の酸化によって形成された第１の部分に加えて、トレンチの底面上において、シリコン膜の酸化によって形成された第２の部分を含む。これにより第２の部分の厚さの分だけトレンチの底面上のゲート酸化膜の厚さを大きくすることができる。よって炭化珪素半導体装置の耐圧を大きくすることができる。
好ましくは、ゲート電極は第２の層上の第１の部分に直接接するように形成される。
これにより、第２の層によって構成されるチャネル面の上のゲート絶縁膜を、第２の部分に比して品質の高い第１の部分のみから形成することができる。
シリコン膜は、側壁面上において第２の層を被覆するように形成されてもよい。この後、トレンチの底面上においてシリコン膜が残留しつつ、トレンチの側壁面上において第２の層が露出するように、シリコン膜の一部が除去されてもよい。
これにより、シリコン膜を形成する際に第２の層がシリコン膜に被覆されたとしても、第２の層上に第２の部分が形成されない。よってゲート電極が第２の層上の第１の部分に直接接することができる。
好ましくは、シリコン膜が底面上において第１の厚さを有しかつ、シリコン膜が、第２の層からなる側壁面上において第２の厚さを有するように、シリコン膜が形成される。ここで第１の厚さは第２の厚さよりも大きい。
これにより、底面上に、より十分な厚さで第２の部分を形成することができる。
好ましくは、シリコン膜の一部を除去する工程は、次の工程を含む。第１の厚さよりも小さく第２の厚さよりも大きい厚さだけ、シリコン膜が酸化される。シリコン膜のうち、シリコン膜を酸化する工程によって酸化された部分が除去される。
これにより第２の部分を側壁面上ではなく底面上に選択的に形成することができる。
好ましくは、トレンチを形成する工程は、次の工程を含む。第３の層上に、開口部を有するマスクが形成される。マスクを用いて炭化珪素基板がエッチングされる。上述した、シリコン膜を形成する工程は、上記マスクを用いて行われる。
これによりマスクに被覆された部分の上にシリコン膜が形成されないようにすることができる。
好ましくは、炭化珪素基板は、マスクの開口部からサイドエッチングされるようにエッチングされる。
これにより、トレンチの側壁面がサイドエッチングによって後退する結果、マスクが側壁面から突き出すように残存する。よって、このマスクを用いてシリコン膜が形成された際に、側壁面がマスクのシャドウ内に位置することで、側壁面上にシリコン膜が形成されにくくなる。
好ましくは、炭化珪素基板をエッチングする工程は、炭化珪素基板を熱エッチングする工程を含む。
これにより、炭化珪素基板をサイドエッチングすることができる。
上記のように本発明によれば、炭化珪素半導体装置の耐圧を大きくすることができる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視図である。 図２の構成をより詳しく示した図である。 図１の拡大図である。 図４の破線ＣＰの拡大図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素基板の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図２２の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図２１の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図２１の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図２１の変形例を示す図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
図１に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５００（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート酸化膜２０１（ゲート絶縁膜）と、ゲート電極２０２と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
エピタキシャル基板１００は、単結晶基板１１０と、その上に設けられたエピタキシャル層とを有する。エピタキシャル層は、ｎ-層１２１（第１の層）と、ｐ型ボディ層１２２（第２の層）と、ｎ領域１２３（第３の層）と、コンタクト領域１２４とを有する。エピタキシャル基板１００は炭化珪素から作られている。この炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。
単結晶基板１１０はｎ型（第１の導電型）を有する。単結晶基板１１０の一方主面（図１における上面）の面方位（ｈｋｌｍ）は、好ましくは負のｍを有し、より好ましくはおおよそ（０００−１）面である。
ｎ-層１２１は、ドナーが添加されていることでｎ型を有する。ｎ-層１２１へのドナーの添加は、好ましくは、イオン注入によってではなく、ｎ-層１２１のエピタキシャル成長時に行われる。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低いことが好ましい。ｎ-層１２１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、アクセプタが添加されていることでｐ型（第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18ｃｍ-3である。
ｎ領域１２３はｎ型を有する。ｎ領域１２３は、ｐ型ボディ層１２２上に設けられており、ｐ型ボディ層１２２によってｎ-層１２１と分離されている。コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
さらに図２および図３を参照して、エピタキシャル基板１００は、ｎ領域１２３およびｐ型ボディ層１２２を貫通してｎ-層１２１に至る側壁面ＳＷと、ｎ-層１２１からなる底面ＢＴとを有する内面が設けられたトレンチＴＲを有する。側壁面ＳＷはｐ型ボディ層１２２上においてチャネル面ＣＨ（図３）を含む。好ましくは側壁面ＳＷは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
エピタキシャル基板１００がトレンチＴＲを有するということは、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底面が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。これによりトレンチＴＲは開口側に向かってテーパ状に拡がっている。
ゲート酸化膜２０１（図１）はトレンチＴＲの内面、すなわち側壁面ＳＷおよび底面ＢＴを被覆している。ゲート酸化膜２０１は、ｐ型ボディ層１２２からなる側壁面ＳＷ上において厚さＴＡ（図４）を有する。またゲート酸化膜２０１は、底面ＢＴ上において厚さＴＢ（図４）を有する。厚さＴＢは厚さＴＡよりも大きい。好ましくは、厚さＴＢは厚さＴＡより３００ｎｍ以上大きい。
ゲート酸化膜２０１は、炭化珪素の熱酸化によって形成された第１の部分２０１Ａと、シリコンの熱酸化によって形成された第２の部分２０１Ｂとを有する。第２の部分２０１Ｂの少なくとも一部は、第１の部分２０１Ａを介してトレンチＴＲの底面ＢＴ上に設けられている。
第２の部分２０１Ｂは第１の部分２０１Ａの炭素原子濃度に比して低い炭素原子濃度を有する。第１の部分２０１Ａの炭素原子濃度は１×１０15ｃｍ-3より大きくてもよい。第２の部分２０１Ｂの炭素原子濃度は１×１０15ｃｍ-3より小さいことが好ましい。なお炭素原子濃度が不均一な場合は平均的な値を算出すればよい。
トレンチＴＲの底面ＢＴと側壁面ＳＷとがつながる部分は、角部ＲＳ（図５）を構成している。角部ＲＳ上に設けられた第１の部分２０１Ａは、角部ＲＳとおおよそ同程度の曲率半径を有する角部ＲＡを構成している。角部ＲＡ上に設けられた第２の部分２０１Ｂは、角部ＲＡの曲率半径よりも大きな曲率半径を有する角部ＲＢを構成している。これにより角部ＲＢでの電界が緩和される。
ゲート電極２０２はゲート酸化膜２０１を介してトレンチＴＲに埋め込まれている。ゲート酸化膜２０１はトレンチＴＲ内においてエピタキシャル基板１００とゲート電極２０２とを隔てている。ゲート電極２０２はゲート酸化膜２０１を介してｐ型ボディ層１２２の表面に対向している。ゲート電極２０２の上面は、ゲート酸化膜２０１のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。ゲート酸化膜２０１のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２０２とを覆うように、層間絶縁膜２０３が設けられている。
ソース電極２２１は、層間絶縁膜２０３を貫通してｎ領域１２３およびコンタクト領域１２４の各々に接している。ソース配線２２２はソース電極２２１に接するようにソース電極２２１および層間絶縁膜２０３上に設けられている。ドレイン電極２１１は、エピタキシャル基板１００の、トレンチＴＲが設けられた面と反対の面の上に設けられている。保護電極２１２はドレイン電極２１１を被覆している。
次にＭＯＳＦＥＴ５００（図１）の製造方法について説明する。
図６に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長により形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。また、このときドナーとしてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
図７に示すように、ｎ-層１２１上のｐ型ボディ層１２２と、ｐ型ボディ層１２２上のｎ領域１２３とが形成される。具体的には、ｎ-層１２１の上面にイオン注入が行われる。ｐ型ボディ層１２２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などのドナーがイオン注入される。これにより、ｎ-層１２１と、ｐ型ボディ層１２２と、ｎ領域１２３とを有するエピタキシャル基板１００が形成される。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
図８に示すように、イオン注入によって、コンタクト領域１２４が形成される。次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次にエピタキシャル基板１００上に、ｎ領域１２３を部分的に露出する開口部を有するマスク２４７（図９）が形成される。開口部はトレンチＴＲ（図１）の位置に対応して形成される。マスク２４７としては、たとえば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
図１０に示すように、マスク２４７の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。
次に、マスク２４７を用いてエピタキシャル基板１００がエッチングされる。具体的には、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて、熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
図１１に示すように、熱エッチングによりトレンチＴＲが形成される。トレンチＴＲの形成の際、エピタキシャル基板１００は、矢印ＳＥで示すようにマスク２４７の開口部からサイドエッチングされるようにエッチングされる。またこの熱エッチングの際、トレンチＴＲの側壁面ＳＷ上、特にそのｐ型ボディ層１２２からなる部分の上に、特殊面が自己形成される。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図１２に示すように、マスク２４７が設けられたエピタキシャル基板１００上にシリコン膜９０が形成される。言い換えれば、マスク２４７を用いつつシリコン膜９０が形成される。シリコン膜９０は、トレンチＴＲの底面ＢＴを被覆する。また本実施の形態においては、シリコン膜９０が側壁面ＳＷ上においてｐ型ボディ層１２２を被覆する。
シリコン膜９０は、底面ＢＴ上において第１の厚さＵＢを有する。またシリコン膜９０は、ｐ型ボディ層１２２からなる側壁面ＳＷ上において第２の厚さＵＡを有する。ｐ型ボディ層１２２からなる側壁面ＳＷは、マスク２４７によって直接に被覆はされていないものの、シリコン膜９０の成膜時にマスク２４７のシャドウ内に位置することから、第２の厚さＵＡは第１の厚さＵＢに比して小さくなる。逆に言えば、第１の厚さＵＢは第２の厚さＵＡよりも大きい。なおシリコン膜は、好ましくは実質的にシリコンのみから作られるが、不純物を含むシリコンから作られてもよい。
次にマスク２４７がエッチングなど任意の方法により除去される（図１３）。この際、シリコン膜９０のうちマスク２４７上の部分も除去される。
次に、トレンチＴＲの底面ＢＴ上においてシリコン膜９０が残留しつつ、トレンチＴＲの側壁面ＳＷ上においてｐ型ボディ層１２２が露出するように、シリコン膜９０の一部が除去される。具体的には、以下の工程が行われる。
まず、第１の厚さＵＢ（図１２）よりも小さく第２の厚さＵＡ（図１２）よりも大きい厚さだけ酸化が進行するように、シリコン膜９０（図１３）が熱酸化される。この熱酸化は、シリコンが熱酸化されかつ炭化珪素が実質的に熱酸化されないような温度で行われることが好ましい。この結果、図１４に示すように、側壁面ＳＷ上においては、第２の厚さＵＡを有するシリコン膜９０が酸化される。また底面ＢＴ上においては、第１の厚さＵＢを有するシリコン膜９０（図１３）のうち第２の厚さＵＡに対応する一部が酸化されてシリコン酸化膜９０Ａとなり、他部がシリコン膜９０Ｂとして残存する。シリコン膜９０のうち、ｐ型ボディ層１２２からなる側壁面ＳＷ上に位置していた部分は、その全体がシリコン酸化膜９０Ａとなる。シリコン膜９０のうち、底面ＢＴ上に位置していた部分は、表面側の一部がシリコン酸化膜９０Ａとなり、このシリコン酸化膜９０Ａと底面ＢＴとの間にシリコン膜９０Ｂが残存する。この熱酸化は、たとえば８００℃以上９５０℃以下で行われる。次に、シリコン酸化膜９０Ａがエッチングにより除去される（図１５）。この除去は、たとえばフッ化水素酸を用いたウエットエッチングにより行い得る。
以上により、トレンチＴＲの底面ＢＴ上においてシリコン膜９０（すなわちシリコン膜９０Ｂ）が残留しつつ、トレンチＴＲの側壁面ＳＷ上においてｐ型ボディ層１２２が露出するように、シリコン膜９０（図１３）の一部が除去される。
次に、トレンチＴＲ内における酸化によって、トレンチＴＲの内面上にゲート酸化膜２０１（図１）が形成される。具体的には、以下の工程が行われる。
まずシリコン膜９０Ｂ（図１５）が熱酸化される。これにより、ゲート酸化膜２０１（図１）の一部を構成することになる第２の部分２０１Ｂが形成される（図１６）。シリコン膜９０Ｂの熱酸化は、たとえば８００℃以上９５０℃以下で行われる。次に、図１７に示すように、炭化珪素からなるエピタキシャル基板１００が熱酸化されることで、ゲート酸化膜２０１のうち第１の部分２０１Ａが形成される。エピタキシャル基板１００の熱酸化は、好ましくはシリコン膜９０Ｂが熱酸化される際の温度よりも高い温度で行われ、たとえば１３００℃以上で行われる。
以上により、ゲート酸化膜２０１が形成される。
図１８に示すように、ゲート酸化膜２０１上にゲート電極２０２が形成される。本実施の形態においては、ゲート電極２０２は、ゲート電極２０２がｐ型ボディ層１２２上の第１の部分２０１Ａに直接接するように形成される。ゲート電極２０２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。
図１９に示すように、ゲート電極２０２の露出面を覆うようにゲート電極２０２およびゲート酸化膜２０１上に層間絶縁膜２０３が形成される。
図２０を参照して、層間絶縁膜２０３およびゲート酸化膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。
再び図１を参照して、ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５００が得られる。
本実施の形態のＭＯＳＦＥＴ５００（図１）によれば、ゲート酸化膜２０１は、エピタキシャル基板１００の酸化によって形成された第１の部分２０１Ａに加えて、トレンチＴＲの底面ＢＴ上において、シリコン膜９０の酸化によって形成された第２の部分２０１Ｂを含む。これにより第２の部分２０１Ｂの厚さの分だけトレンチＴＲの底面ＢＴ上のゲート酸化膜２０１の厚さを大きくすることができる。すなわち、ゲート酸化膜のうち特に絶縁破壊が生じやすい部分の厚さを大きくすることができる。これによりＭＯＳＦＥＴ５００の耐圧を大きくすることができる。
またエピタキシャル基板１００は、マスク２４７の開口部からサイドエッチングされるようにエッチングされる（図１１の矢印ＳＥ）。つまり、トレンチＴＲの側壁面ＳＷがサイドエッチングによって後退する。この結果、マスク２４７が側壁面ＳＷから突き出すように残存する。よって、このマスク２４７を用いてシリコン膜９０が形成された際に、側壁面ＳＷがマスク２４７のシャドウ内に位置することで、側壁面ＳＷ上にシリコン膜９０が形成されにくくなる。
またシリコン膜９０を形成する工程は、マスク２４７を用いて行われる（図１２）。これによりマスク２４７に被覆された部分の上にシリコン膜９０が形成されないようにすることができる。
また本実施の形態においては、シリコン膜９０は側壁面ＳＷ上においてｐ型ボディ層１２２を被覆するように形成される（図１２）。そしてトレンチＴＲの底面ＢＴ上においてシリコン膜９０が残留しつつ、トレンチＴＲの側壁面ＳＷ上においてｐ型ボディ層１２２が露出するように、シリコン膜９０の一部が除去される（図１３〜図１５）。これにより、ゲート電極２０２がｐ型ボディ層１２２上の第１の部分２０１Ａに直接接することができる。
またシリコン膜９０が底面ＢＴ上において第１の厚さＵＢを有しかつ、シリコン膜９０が、ｐ型ボディ層１２２からなる側壁面ＳＷ上において第２の厚さＵＡを有するように、シリコン膜９０が形成される（図１２）。ここで第１の厚さＵＢは第２の厚ＵＡさよりも大きい。これにより、底面ＢＴ上に、より十分な厚さで第２の部分２０１Ｂを形成することができる。
またシリコン膜９０の一部を除去する工程は、次の工程を含む。第１の厚さＵＢよりも小さく第２の厚さＵＡよりも大きい厚さだけ、シリコン膜９０が酸化される（図１４）。シリコン膜９０のうち、シリコン膜９０を酸化する工程によって酸化された部分が除去される（図１５）。これにより第２の部分２０１Ｂを側壁面ＳＷ上ではなく底面ＢＴ上に選択的に形成することができる。
またゲート電極２０２は、ｐ型ボディ層１２２上の第１の部分２０１Ａに直接接するように形成される（図１８）。これにより、ｐ型ボディ層１２２によって構成されるチャネル面の上のゲート絶縁膜を、第２の部分２０１Ｂに比して品質の高い第１の部分２０１Ａのみから形成することができる。
なお本実施の形態においては「第１の導電型」がｎ型であり「第２の導電型」がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、「第１の導電型」がｎ型であることが好ましい。また炭化珪素半導体装置は、ＭＯＳＦＥＴに限定されるものではなく、たとえばトレンチ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
（特殊面を有する表面）
上述したように、トレンチＴＲの側壁面ＳＷ（図１）は好ましくは、特にｐ型ボディ層１２２上において、所定の結晶面（特殊面とも称する）を有する。このような側壁面ＳＷは、図２１に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図２２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図２３に示すように、（１１−２０）面（図２２の線ＸＸＩＩＩ−ＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２３においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図２４に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２３）に対応する。
図２５に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２６を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２６のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２４および図２５に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２７に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２８に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
９０ シリコン膜、９０Ａ シリコン酸化膜、９０Ｂ シリコン膜、 １００ エピタキシャル基板（炭化珪素基板）、１１０ 単結晶基板、１２１ ｎ-層（第１の層）、１２２ ｐ型ボディ層（第２の層）、１２３ ｎ領域（第３の層）、１２４ コンタクト領域、２０１ ゲート酸化膜、２０１Ａ 第１の部分、２０１Ｂ 第２の部分、２０２ ゲート電極、２０３ 層間絶縁膜、２１１ ドレイン電極、２１２ 保護電極、２２１ ソース電極、２２２ ソース配線、２４７ マスク、５００ ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ 底面、ＳＷ 側壁面、ＴＲ トレンチ。

Claims (8)

  1. 炭化珪素半導体装置の製造方法であって、
    第１の導電型を有する第１の層と、前記第１の層上に設けられ第２の導電型を有する第２の層と、前記第２の層上に設けられ前記第２の層によって前記第１の層と分離され前記第１の導電型を有する第３の層とを含む炭化珪素基板を形成する工程と、
    前記第３の層および前記第２の層を貫通して前記第１の層に至る側壁面と、前記第１の層からなる底面とを有する内面が設けられたトレンチを形成する工程と、
    前記底面を被覆するシリコン膜を形成する工程と、
    前記トレンチ内における酸化によって前記内面上にゲート酸化膜を形成する工程を備え、前記ゲート酸化膜は、前記炭化珪素基板の酸化によって形成された第１の部分と、前記底面上における前記シリコン膜の酸化によって形成された第２の部分とを含み、さらに
    前記ゲート酸化膜上にゲート電極を形成する工程を備える、炭化珪素半導体装置の製造方法。
  2. 前記ゲート電極を形成する工程は、前記ゲート電極が前記第２の層上の前記第１の部分に直接接するように行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記シリコン膜を形成する工程は、前記シリコン膜が前記側壁面上において前記第２の層を被覆するように行われ、
    前記炭化珪素半導体装置の製造方法はさらに、前記底面上において前記シリコン膜が残留しつつ前記側壁面上において前記第２の層が露出するように前記シリコン膜の一部を除去する工程を備える、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記シリコン膜を形成する工程は、前記シリコン膜が前記底面上において第１の厚さを有しかつ、前記シリコン膜が、前記第２の層からなる前記側壁面上において第２の厚さを有するように行われ、前記第１の厚さは前記第２の厚さよりも大きい、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記シリコン膜の一部を除去する工程は、
    前記第１の厚さよりも小さく前記第２の厚さよりも大きい厚さだけ、前記シリコン膜を酸化する工程と、
    前記シリコン膜のうち、前記シリコン膜を酸化する工程によって酸化された部分を除去する工程とを含む、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 前記トレンチを形成する工程は、前記第３の層上に、開口部を有するマスクを形成する工程と、前記マスクを用いて前記炭化珪素基板をエッチングする工程とを含み、
    前記シリコン膜を形成する工程は前記マスクを用いて行われる、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記炭化珪素基板をエッチングする工程は、前記マスクの前記開口部から前記炭化珪素基板がサイドエッチングされるように行われる、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記炭化珪素基板をエッチングする工程は、前記炭化珪素基板を熱エッチングする工程を含む、請求項６または７に記載の炭化珪素半導体装置の製造方法。
JP2012200178A 2012-09-12 2012-09-12 炭化珪素半導体装置の製造方法 Active JP5811973B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012200178A JP5811973B2 (ja) 2012-09-12 2012-09-12 炭化珪素半導体装置の製造方法
CN201380042833.8A CN104584220B (zh) 2012-09-12 2013-07-04 用于制造碳化硅半导体器件的方法
EP13836438.5A EP2897174A4 (en) 2012-09-12 2013-07-04 METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT FROM SILICON CARBIDE
PCT/JP2013/068399 WO2014041878A1 (ja) 2012-09-12 2013-07-04 炭化珪素半導体装置の製造方法
US13/958,115 US9087693B2 (en) 2012-09-12 2013-08-02 Method for manufacturing silicon carbide semiconductor device
US14/740,812 US9543412B2 (en) 2012-09-12 2015-06-16 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012200178A JP5811973B2 (ja) 2012-09-12 2012-09-12 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014056912A JP2014056912A (ja) 2014-03-27
JP5811973B2 true JP5811973B2 (ja) 2015-11-11

Family

ID=50233675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012200178A Active JP5811973B2 (ja) 2012-09-12 2012-09-12 炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (2) US9087693B2 (ja)
EP (1) EP2897174A4 (ja)
JP (1) JP5811973B2 (ja)
CN (1) CN104584220B (ja)
WO (1) WO2014041878A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243038B1 (en) 2017-11-28 2019-03-26 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105074933B (zh) * 2013-03-19 2018-01-23 住友电气工业株式会社 碳化硅半导体器件及其制造方法
DE102014206361A1 (de) * 2014-04-03 2015-10-08 Robert Bosch Gmbh Verfahren zur Herstellung einer dielektrischen Feldplatte in einem Graben eines Substrats, nach dem Verfahren erhältliches Substrat und Leistungstransistor mit einem solchen Substrat
JP6481511B2 (ja) * 2014-07-24 2019-03-13 住友電気工業株式会社 炭化珪素半導体装置
JP6267102B2 (ja) * 2014-12-10 2018-01-24 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
EP0676814B1 (en) 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
KR100199997B1 (ko) * 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6291298B1 (en) 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP4363736B2 (ja) 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3664158B2 (ja) * 2002-02-19 2005-06-22 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
US7091573B2 (en) 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6809005B2 (en) * 2003-03-12 2004-10-26 Infineon Technologies Ag Method to fill deep trench structures with void-free polysilicon or silicon
JP4867171B2 (ja) 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
CN101536163B (zh) 2005-06-10 2013-03-06 飞兆半导体公司 电荷平衡场效应晶体管
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
JP2007189192A (ja) 2005-12-15 2007-07-26 Toshiba Corp 半導体装置
JP5017865B2 (ja) 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
TWI297182B (en) 2006-02-10 2008-05-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
US8198675B2 (en) * 2006-11-21 2012-06-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
KR100824205B1 (ko) 2006-12-26 2008-04-21 매그나칩 반도체 유한회사 Dmos 트랜지스터 및 그 제조방법
WO2009034951A1 (ja) 2007-09-12 2009-03-19 Kao Corporation ステロイドホルモンの定量方法
US8384152B2 (en) 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JP5452876B2 (ja) * 2008-03-13 2014-03-26 ローム株式会社 半導体装置およびその製造方法
KR101535222B1 (ko) 2008-04-17 2015-07-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US8575622B2 (en) 2008-05-20 2013-11-05 Rohm Co., Ltd. Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
US7936009B2 (en) 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8278702B2 (en) 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor
JP2010129820A (ja) 2008-11-28 2010-06-10 Toyota Motor Corp 半導体装置
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
CN102396070A (zh) 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP2010263104A (ja) * 2009-05-08 2010-11-18 Elpida Memory Inc 半導体装置及びその製造方法
US8021947B2 (en) 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP5680326B2 (ja) 2010-04-01 2015-03-04 トヨタ自動車株式会社 半導体装置の製造方法
US8487370B2 (en) * 2010-07-30 2013-07-16 Infineon Technologies Austria Ag Trench semiconductor device and method of manufacturing
JP5707770B2 (ja) * 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
US8313995B2 (en) 2011-01-13 2012-11-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
WO2012098861A1 (ja) 2011-01-17 2012-07-26 パナソニック株式会社 半導体装置およびその製造方法
WO2012105170A1 (ja) * 2011-02-02 2012-08-09 パナソニック株式会社 半導体装置およびその製造方法
JP2012178389A (ja) 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置
US8610205B2 (en) 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243038B1 (en) 2017-11-28 2019-03-26 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN104584220A (zh) 2015-04-29
US9543412B2 (en) 2017-01-10
EP2897174A4 (en) 2016-05-18
US9087693B2 (en) 2015-07-21
CN104584220B (zh) 2017-07-11
US20140073116A1 (en) 2014-03-13
WO2014041878A1 (ja) 2014-03-20
US20150279967A1 (en) 2015-10-01
JP2014056912A (ja) 2014-03-27
EP2897174A1 (en) 2015-07-22

Similar Documents

Publication Publication Date Title
JP6131689B2 (ja) 炭化珪素半導体装置の製造方法
WO2014199748A1 (ja) 炭化珪素半導体装置
JP5811973B2 (ja) 炭化珪素半導体装置の製造方法
JP6443531B2 (ja) 炭化珪素半導体装置
JP6056292B2 (ja) 炭化珪素半導体装置の製造方法
JP6098417B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5900243B2 (ja) 炭化珪素半導体装置の製造方法
JP2014056882A (ja) 炭化珪素半導体装置およびその製造方法
WO2014027520A1 (ja) 炭化珪素半導体装置
WO2014002589A1 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US9793365B2 (en) Method for manufacturing silicon carbide semiconductor device having trench
US9679986B2 (en) Silicon carbide semiconductor device
JP6098474B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2013243180A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150424

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150907

R150 Certificate of patent or registration of utility model

Ref document number: 5811973

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250