JP6131689B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP6131689B2
JP6131689B2 JP2013085734A JP2013085734A JP6131689B2 JP 6131689 B2 JP6131689 B2 JP 6131689B2 JP 2013085734 A JP2013085734 A JP 2013085734A JP 2013085734 A JP2013085734 A JP 2013085734A JP 6131689 B2 JP6131689 B2 JP 6131689B2
Authority
JP
Japan
Prior art keywords
insulating film
trench
forming
silicon carbide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013085734A
Other languages
English (en)
Other versions
JP2014209505A (ja
Inventor
健二 平塚
健二 平塚
雄 斎藤
雄 斎藤
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013085734A priority Critical patent/JP6131689B2/ja
Priority to US14/784,560 priority patent/US9627487B2/en
Priority to PCT/JP2014/055565 priority patent/WO2014171210A1/ja
Publication of JP2014209505A publication Critical patent/JP2014209505A/ja
Priority to US15/445,371 priority patent/US20170170281A1/en
Application granted granted Critical
Publication of JP6131689B2 publication Critical patent/JP6131689B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01366—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the semiconductor being silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
    • H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
    • H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
    • H10P14/6309—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6322—Formation by thermal treatments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Plasma & Fusion (AREA)

Description

この発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関するものであり、特に、トレンチを有する炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関するものである。
炭化珪素半導体装置として、たとえば特開平７−３２６７５５号公報（特許文献１）は、炭化珪素基板を用いたトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を開示している。この公報によれば、トレンチの底部のゲート酸化膜の絶縁破壊を防止するために、側部に比して底部でのゲート熱酸化膜の厚さが大きくされている。
特開平７−３２６７５５号公報
上記のように単純にゲート酸化膜の底部を厚くした場合、レンチの底面から半導体層中へ空乏層がより延びることで、半導体層中の電流経路が狭窄される。これにより炭化珪素半導体装置のオン抵抗が大きくなってしまう。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、絶縁破壊を防止しつつオン抵抗を小さくすることができる炭化珪素半導体装置の製造方法およびその炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。
第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む炭化珪素基板が準備される。
炭化珪素基板にトレンチが形成される。トレンチは、第１の半導体層からなる底面と、第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含む。トレンチは、第１の側面と底面とが合わさることで構成された角部を有する。
トレンチ上にゲート絶縁膜が形成される。ゲート絶縁膜は、底面を覆う底部と、底部につながっておりかつ側壁面を覆う側壁部とを有する。底部は最小厚さｄ0を有する。側壁部のうち第２の側面上の部分は最小厚さｄ1を有する。側壁部のうち第１の側面上で底部につながる部分は厚さｄ2を有する。ｄ2＞ｄ1かつｄ2＞ｄ0が満たされている。ゲート絶縁膜を形成する工程は、角部を覆い、かつトレンチの第２の側面の少なくとも一部を露出する角絶縁膜を形成する工程と、角絶縁膜が形成された後にトレンチを熱酸化する工程とを含む。
ゲート絶縁膜を介してトレンチ上にゲート電極が形成される。
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを有する。
炭化珪素基板は、第１の導電型を有する第１の半導体層と、第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、第２の半導体層上に設けられ第２の半導体層によって第１の半導体層と分離され第１の導電型を有する第３の半導体層とを含む。炭化珪素基板にはトレンチが設けられている。トレンチは、第１の半導体層からなる底面と、第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含む。
ゲート絶縁膜はトレンチ上に設けられている。ゲート絶縁膜は、底面を覆う底部と、底部につながっておりかつ側壁面を覆う側壁部とを有する。底部は最小厚さｄ0を有する。側壁部のうち第２の側面上の部分は最小厚さｄ1を有する。側壁部のうち第１の側面上で底部につながる部分は厚さｄ2を有する。ｄ2＞ｄ1かつｄ2＞ｄ0が満たされている。
ゲート電極はゲート絶縁膜を介してトレンチ上に設けられている。
本発明によれば絶縁破壊を防止しつつオン抵抗を小さくすることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視図であり、図を見やすくするために第２の導電型の領域にハッチングを付した図である。 図１の拡大図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素基板の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図２２の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図２１の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図２１の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図２１の変形例を示す図である。
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、実施の形態の概要について、以下の(i)〜(xiv)に記す。
(i) 炭化珪素半導体装置５０１，５０２の製造方法は、以下の工程を有する。
第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む炭化珪素基板１００が準備される。
炭化珪素基板１００にトレンチＴＲが形成される。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１〜第３の半導体層１２１〜１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する側壁面ＳＷとを含む。トレンチＴＲは、第１の側面ＳＷ１と底面ＢＴとが合わさることで構成された角部ＣＲを有する。
トレンチＴＲ上にゲート絶縁膜２０１が形成される。ゲート絶縁膜２０１は、底面ＢＴを覆う底部２０１Ｂと、底部２０１Ｂにつながっておりかつ側壁面ＳＷを覆う側壁部２０１Ｓとを有する。底部２０１Ｂは最小厚さｄ0を有する。側壁部２０１Ｓのうち第２の側面ＳＷ２上の部分は最小厚さｄ1を有する。側壁部２０１Ｓのうち第１の側面ＳＷ１上で底部２０１Ｂにつながる部分は厚さｄ2を有する。ｄ2＞ｄ1かつｄ2＞ｄ0が満たされている。ゲート絶縁膜２０１を形成する工程は、角部ＣＲを覆い、かつトレンチＴＲの第２の側面ＳＷ２の少なくとも一部を露出する角絶縁膜２０１Ｒを形成する工程と、角絶縁膜２０１Ｒが形成された後にトレンチＴＲを熱酸化する工程とを含む。
ゲート絶縁膜２０１を介してトレンチＴＲ上にゲート電極２３０が形成される。
この製造方法によれば、角絶縁膜２０１Ｒを形成することで、ｄ2＞ｄ1かつｄ2＞ｄ0を満たすゲート絶縁膜２０１が得られる。ｄ2＞ｄ1により、低い電圧でのゲート制御と、トレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊防止との両方が可能となる。さらにｄ2＞ｄ0により、ゲート絶縁膜２０１の底部２０１Ｂが厚さｄ2よりも薄い部分を有するので、トレンチＴＲの底面ＢＴから第１の半導体層１２１中への空乏層の延びを抑制することができる。よってこの空乏層が第１の半導体層１２１中の電流経路を狭窄する程度を抑制することができる。よって炭化珪素半導体装置５０１，５０２のオン抵抗を小さくすることができる。
(ii) 上記(i)において、角絶縁膜２０１Ｒを形成する工程は、トレンチＴＲを覆う被覆絶縁膜２５１，２５２を形成する工程と、被覆絶縁膜２５１，２５２をエッチバックする工程とを含むことが好ましい。
これにより、角絶縁膜２０１Ｒを容易に形成することができる。
(iii) 上記(ii)において、被覆絶縁膜２５１，２５２をエッチバックする工程は、ウエットエッチングによって行なわれることが好ましい。
これにより、エッチバックが、物理的エッチングではなく化学的エッチングにより行なわれる。よってエッチバックにおける炭化珪素基板１００への物理的ダメージが生じない。
(iv) 上記(ii)または(iii)において、被覆絶縁膜２５１を形成する工程は、以下の工程を含んでもよい。
トレンチＴＲ上に第１の絶縁膜２０１Ｐが形成される。第１の絶縁膜２０１Ｐが形成された後に、第１の絶縁膜２０１Ｐのうち角部ＣＲに位置する部分を覆い、かつ第１の絶縁膜２０１Ｐのうち第２の側面ＳＷ２上に位置する部分の少なくとも一部を露出する第２の絶縁膜２０２が形成される。
これにより、エッチバック後に角絶縁膜２０１Ｒとしての部分が残りやすい被覆絶縁膜２５１が形成される。
(v) 上記(iv)において、第２の絶縁膜２０２を形成する工程は、以下の工程を含んでもよい。
第１の絶縁膜２０１Ｐが形成された後に、第１の絶縁膜２０１Ｐのうち角部ＣＲに位置する部分を覆い、かつ第１の絶縁膜２０１Ｐのうち第２の側面ＳＷ２上に位置する部分の少なくとも一部を露出するシリコン膜３０２が形成される。シリコン膜３０２が酸化される。
これにより、被覆絶縁膜２５１のうち第２の絶縁膜２０２をシリコン膜３０２から形成することができる。
(vi) 上記(v)において、シリコン膜３０２を形成する工程は、以下の工程を含んでもよい。
シリコンを堆積することによって、トレンチＴＲを被覆する堆積膜３０２Ｐが形成される。堆積膜３０２Ｐを介してトレンチＴＲを埋めるようにレジスト液を塗布することでレジスト層４０２が形成される。レジスト層４０２をエッチバックすることによって、トレンチＴＲ内にレジスト層４０２が部分的に残るように、レジスト層４０２がパターニングされる。レジスト層４０２がパターニングされた後に、レジスト層４０２をマスクとして用いて堆積膜３０２Ｐがエッチングされる。
これにより、第２の絶縁膜２０２となるシリコン膜３０２のパターニングを容易に行なうことができる。
(vii) 上記(ii)または(iii)において、被覆絶縁膜２５２は、底面ＢＴ上に位置する底部分２５２Ｂと、底部分２５２Ｂにつながるように側壁面ＳＷ上に位置する側壁部分２５２Ｓとを有してもよい。被覆絶縁膜２５２を形成する工程は、底部分２５２Ｂにつながる位置において側壁部分２５２Ｓが最大の厚さを有するようにトレンチＴＲ上に熱酸化膜を形成することによって行なわれてもよい。
これにより、エッチバック後に角絶縁膜２０１Ｒとしての部分が残りやすい被覆絶縁膜２５２が形成される。
(viii) 上記(vii)において、熱酸化膜は１３００℃未満の温度での熱酸化によって形成されてもよい。
これにより、エッチバック後に角絶縁膜２０１Ｒとしての部分が残りやすい被覆絶縁膜２５２を、熱酸化を用いて容易に形成することができる。
(ix) 炭化珪素半導体装置５０１，５０２は、炭化珪素基板１００と、ゲート絶縁膜２０１と、ゲート電極２３０とを有する。
炭化珪素基板１００は、第１の導電型を有する第１の半導体層１２１と、第１の半導体層１２１上に設けられ第２の導電型を有する第２の半導体層１２２と、第２の半導体層１２２上に設けられ第２の半導体層１２２によって第１の半導体層１２１と分離され第１の導電型を有する第３の半導体層１２３とを含む。炭化珪素基板１００にはトレンチＴＲが設けられている。トレンチＴＲは、第１の半導体層１２１からなる底面ＢＴと、第１〜第３の半導体層１２１〜１２３のそれぞれからなる第１〜第３の側面ＳＷ１〜ＳＷ３を有する側壁面ＳＷとを含む。
ゲート絶縁膜２０１はトレンチＴＲ上に設けられている。ゲート絶縁膜２０１は、底面ＢＴを覆う底部２０１Ｂと、底部２０１Ｂにつながっておりかつ側壁面ＳＷを覆う側壁部２０１Ｓとを有する。底部２０１Ｂは最小厚さｄ0を有する。側壁部２０１Ｓのうち第２の側面ＳＷ２上の部分は最小厚さｄ1を有する。側壁部２０１Ｓのうち第１の側面ＳＷ１上で底部２０１Ｂにつながる部分は厚さｄ2を有する。ｄ2＞ｄ1かつｄ2＞ｄ0が満たされている。
ゲート電極２３０はゲート絶縁膜２０１を介してトレンチＴＲ上に設けられている。
この炭化珪素半導体装置５０１，５０２によれば、ゲート絶縁膜２０１がｄ2＞ｄ1かつｄ2＞ｄ0を満たす。ｄ2＞ｄ1により、低い電圧でのゲート制御と、トレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊防止との両方が可能となる。さらにｄ2＞ｄ0により、ゲート絶縁膜２０１の底部２０１Ｂが厚さｄ2よりも薄い部分を有するので、トレンチＴＲの底面ＢＴから第１の半導体層１２１中への空乏層の延びを抑制することができる。よってこの空乏層が第１の半導体層１２１中の電流経路を狭窄する程度を抑制することができる。よって炭化珪素半導体装置５０１，５０２のオン抵抗を小さくすることができる。
(x) 上記(ix)において、ｄ0＞ｄ1が満たされていることが好ましい。
これにより、ゲート絶縁膜２０１の底部２０１Ｂに、過度に薄い部分が形成されない。よってゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
(xi) 上記(ix)または(x)において、ゲート絶縁膜２０１の側壁部２０１Ｓは、第２の側面ＳＷ２上において、厚さｄ2よりも小さい厚さを有する部分によって第１の半導体層１２１および第３の半導体層１２３をつないでいることが好ましい。
これにより、ゲート絶縁膜２０１のうち厚さｄ2よりも小さい厚さを有する部分のみを介してゲート電極２３０と対向するチャネル経路によって第１の半導体層１２１および第３の半導体層１２３がつながれる。よってゲート制御に必要なゲート電圧をより低くすることができる。
(xii) 上記(ix)〜(xi)において、ゲート絶縁膜２０１の側壁部２０１Ｓは、第２の側面ＳＷ２上において、厚さｄ1を有する部分によって第１の半導体層１２１および第３の半導体層１２３をつないでいることが好ましい。
これにより、ゲート絶縁膜２０１のうち厚さｄ1を有する部分のみを介してゲート電極２３０と対向するチャネル経路によって第１の半導体層１２１および第３の半導体層１２３がつながれる。よってゲート制御に必要なゲート電圧をより低くすることができる。
(xiii) 上記(ix)〜(xii)において、ゲート絶縁膜２０１の側壁部２０１Ｓは、第１の側面ＳＷ１上において、厚さｄ1よりも大きい厚さを有する部分によって第２の半導体層１２２と底部２０１Ｂとの間をつないでいることが好ましい。
これにより、側壁部２０１Ｓのうち第１の側面ＳＷ１上の部分が、厚さｄ1よりも大きい厚さを、より広い範囲において有する。よってトレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
(xiv) 上記(ix)〜(xiii)において、ゲート絶縁膜２０１の側壁部２０１Ｓは、第１の側面ＳＷ１上において、厚さｄ2を有する部分によって第２の半導体層１２２と底部２０１Ｂとの間をつないでいることが好ましい。
これにより、側壁部２０１Ｓのうち第１の側面ＳＷ１上の部分が、厚さｄ0およびｄ1の各々よりも大きい厚さｄ2を、より広い範囲において有する。よってトレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
次により詳細な説明として、以下において、実施の形態１〜３と、その補足事項とについて説明する。
（実施の形態１）
図１に示すように、本実施の形態のＭＯＳＦＥＴ５０１（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート絶縁膜２０１と、ゲート電極２３０と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
エピタキシャル基板１００は、炭化珪素から作られており、単結晶基板１１０およびその上に設けられたエピタキシャル層を有する。単結晶基板１１０はｎ型（第１の導電型）を有する。単結晶基板１１０の一方主面（図１における上面）の面方位（ｈｋｌｍ）は、好ましくは負のｍを有し、より好ましくはおおよそ（０００−１）面である。
さらに図２を参照して、エピタキシャル基板１００のエピタキシャル層は、ｎ-層１２１（第１の半導体層）と、ｐ型ボディ層１２２（第２の半導体層）と、ｎ領域１２３（第３の半導体層）と、コンタクト領域１２４とを有する。エピタキシャル基板１００の炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。
ｎ-層１２１は、ドナーが添加されていることでｎ型を有する。ｎ-層１２１へのドナーの添加は、イオン注入によってではなく、ｎ-層１２１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低いことが好ましい。ｎ-層１２１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、アクセプタが添加されていることでｐ型（第１の導電型と異なる第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18ｃｍ-3である。
ｎ領域１２３はｎ型を有する。ｎ領域１２３は、ｐ型ボディ層１２２上に設けられており、ｐ型ボディ層１２２によってｎ-層１２１と分離されている。
コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
図３を参照して、エピタキシャル基板１００のエピタキシャル層にはトレンチＴＲが設けられている。トレンチＴＲは、ｎ-層１２１からなる底面ＢＴと、側面ＳＷ１〜ＳＷ３（第１〜第３の側面）を有する側壁面ＳＷとを含む。側面ＳＷ１〜ＳＷ３のそれぞれは、ｎ-層１２１、ｐ型ボディ層１２２およびｎ領域１２３からなる。底面ＢＴは、エピタキシャル基板１００の主面とほぼ平行な平坦面である。トレンチＴＲは、側面ＳＷ１と底面ＢＴとが合わさることで構成された角部ＣＲを有する。側面ＳＷ２は、ＭＯＳＦＥＴのチャネルとしての機能を有する。好ましくは、側壁面ＳＷ、特に側面ＳＷ２は、所定の結晶面（「特殊面」とも称する）を有する。特殊面の詳細については後述する。
エピタキシャル基板１００がトレンチＴＲを有するということは、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底部が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。これによりトレンチＴＲは開口側に向かって拡がっている。
ゲート絶縁膜２０１はトレンチＴＲ上に設けられている。ゲート絶縁膜２０１はトレンチＴＲ内においてエピタキシャル基板１００とゲート電極２３０とを隔てている。ゲート絶縁膜２０１は、酸化膜であることが好ましく、たとえばシリコン酸化膜である。
ゲート絶縁膜２０１は、底面ＢＴを覆う底部２０１Ｂと、底部２０１Ｂにつながっておりかつ側壁面ＳＷを覆う側壁部２０１Ｓとを有する。底部２０１Ｂは最小厚さｄ0を有する。側壁部２０１Ｓのうち側面ＳＷ２上の部分は最小厚さｄ1を有する。側壁部２０１Ｓのうち側面ＳＷ１上で底部２０１Ｂにつながる部分は厚さｄ2を有する。本実施の形態においては、厚さｄ1を有する部分と、厚さｄ2を有する部分とが、厚さが変化している領域である境界部ＢＰで互いにつながっている。境界部ＢＰは、本実施の形態においては、側面ＳＷ１およびＳＷ２の境界よりも深くに（図中、下方に）位置している。
上述した厚さに関して、ｄ2＞ｄ1かつｄ2＞ｄ0が満たされている。好ましくはｄ0＞ｄ1が満たされている。好ましくは、側壁部２０１Ｓは、側面ＳＷ２上において、厚さｄ2よりも小さい厚さを有する部分によってｎ-層１２１およびｎ領域１２３をつないでいる。好ましくは、側壁部２０１Ｓは、側面ＳＷ２上において、厚さｄ1を有する部分によってｎ-層１２１およびｎ領域１２３をつないでいる。
ゲート電極２３０はゲート絶縁膜２０１を介してトレンチＴＲ上に設けられている。ずなわちゲート電極２３０は、ゲート絶縁膜２０１を介して、側面ＳＷ１〜ＳＷ３の各々と、底面ＢＴとに対向している。
ソース電極２２１は、層間絶縁膜２０３を貫通してｎ領域１２３およびコンタクト領域１２４の各々に接している。ソース配線２２２はソース電極２２１に接するようにソース電極２２１および層間絶縁膜２０３上に設けられている。ドレイン電極２１１は、エピタキシャル基板１００の、トレンチＴＲが設けられた面と反対の面の上に設けられている。保護電極２１２はドレイン電極２１１を被覆している。
次にＭＯＳＦＥＴ５０１（図１）の製造方法について説明する。
図４を参照して、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長により形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。また、このときドナーとしてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
次に、ｎ-層１２１上のｐ型ボディ層１２２と、ｐ型ボディ層１２２上のｎ領域１２３とが形成される。具体的には、ｎ-層１２１の上面にイオン注入が行われる。ｐ型ボディ層１２２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などのドナーがイオン注入される。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。次に、イオン注入によってコンタクト領域１２４が形成される。
次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上のようにしてエピタキシャル基板１００が準備される。
図５に示すように、エピタキシャル基板１００上に、ｎ領域１２３を部分的に露出する開口部を有するマスク４０１が形成される。開口部はトレンチＴＲ（図１）の位置に対応して配置される。マスク４０１としては、たとえば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
図６に示すように、マスク４０１の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。
次に、マスク４０１を用いてエピタキシャル基板１００がエッチングされる。具体的には、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度は、たとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク４０１は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図７に示すように、上記の熱エッチングにより炭化珪素基板１００のエピタキシャル層にトレンチＴＲが形成される。トレンチＴＲの形成の際、エピタキシャル基板１００は、矢印ＳＥで示すようにマスク４０１の開口部からサイドエッチングされるようにエッチングされる。またこの熱エッチングの際、トレンチＴＲの側壁面ＳＷ上、特に側面ＳＷ２上に、特殊面が自己形成される。次に、たとえばウエットエッチングにより、マスク４０１が除去される（図８）。ウエットエッチングは、たとえばフッ化水素酸を用いて行ない得る。
図９に示すように、トレンチＴＲ上に下部絶縁膜２０１Ｐ（第１の絶縁膜）が形成される。下部絶縁膜２０１Ｐは、トレンチＴＲの側面ＳＷ１〜ＳＷ３および底面ＢＴの各々を覆っている。下部絶縁膜２０１Ｐの形成は、エピタキシャル基板１００の熱酸化によって行なわれることが好ましい。
図１０に示すように、シリコンを堆積することによって、下部絶縁膜２０１Ｐを介してトレンチＴＲを被覆する堆積膜３０２Ｐが形成される。堆積膜３０２Ｐの形成は、たとえば化学気相成長（ＣＶＤ）法により行ない得る。
図１１に示すように、堆積膜３０２Ｐおよび下部絶縁膜２０１Ｐを介してトレンチＴＲを埋めるようにレジスト液が塗布される。これによりレジスト層４０２が形成される。
図１２に示すように、レジスト層４０２をエッチバックすることによって、トレンチＴＲ内にレジスト層４０２が部分的に残るように、レジスト層４０２がパターニングされる。残されたレジスト層４０２は、堆積膜３０２Ｐのうち、下部絶縁膜２０１Ｐを介して角部ＣＲに位置する部分を覆っている。エッチバックはエッチングマスクを用いることなく行なわれ得る。次にレジスト層４０２がパターニングされた後に、レジスト層４０２をマスクとして用いて堆積膜３０２Ｐがエッチングされる。
図１３に示すように、上記エッチングによって、堆積膜３０２Ｐ（図１２）からシリコン膜３０２が形成される。シリコン膜３０２は、下部絶縁膜２０１Ｐのうち角部ＣＲに位置する部分を覆っており、かつ下部絶縁膜２０１Ｐのうち側面ＳＷ２上に位置する部分の少なくとも一部を露出している。次にレジスト層４０２が除去される（図１４）。
図１５に示すように、シリコン膜３０２（図１４）が酸化されることで、上部絶縁膜２０２（第２の絶縁膜）が形成される。上部絶縁膜２０２は、下部絶縁膜２０１Ｐのうち角部ＣＲに位置する部分を覆っており、かつ下部絶縁膜２０１Ｐのうち側面ＳＷ２上に位置する部分の少なくとも一部を露出している。本実施の形態においては、上部絶縁膜２０２は、下部絶縁膜２０１Ｐのうち側面ＳＷ２上に位置する部分の全体を露出している。シリコン膜３０２の酸化は、たとえば８００℃以上９５０℃以下での熱酸化により行ない得る。このようにして、上部絶縁膜２０２および下部絶縁膜２０１Ｐを有する被覆絶縁膜２５１がトレンチＴＲを覆うように形成される。
図１６に示すように、被覆絶縁膜２５１（図１５）がエッチバックされる。これにより、角部ＣＲを覆い、かつトレンチＴＲの側面ＳＷ２の少なくとも一部を露出する角絶縁膜２０１Ｒが形成される。エッチバックの際に、底面ＢＴの一部が露出されることが好ましい。エッチバックはエッチングマスクを用いることなく行なわれ得る。エッチバックは、ウエットエッチングによって行なわれることが好ましい。ウエットエッチングは、たとえばフッ化水素酸を用いて行ない得る。次にトレンチＴＲが熱酸化される。これによりゲート絶縁膜２０１（図１７）が形成される。
図１８に示すように、トレンチＴＲ上にゲート絶縁膜２０１を介してゲート電極２３０が形成される。ゲート電極２３０の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。
再び図１を参照して、ゲート電極２３０の露出面を覆うようにゲート電極２３０およびゲート絶縁膜２０１上に層間絶縁膜２０３が形成される。層間絶縁膜２０３およびゲート絶縁膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５０１が得られる。
本実施の形態によれば、ｄ2＞ｄ1（図３）により、低い電圧でのゲート制御と、トレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊防止との両方が可能となる。さらにｄ2＞ｄ0により、ゲート絶縁膜２０１の底部２０１Ｂが厚さｄ2よりも薄い部分を有するので、トレンチＴＲの底面ＢＴからｎ-層１２１中への空乏層の延びを抑制することができる。よってこの空乏層がｎ-層１２１中の電流経路を狭窄する程度を抑制することができる。よってＭＯＳＦＥＴ５０１，５０２のオン抵抗を小さくすることができる。
またｄ0＞ｄ1が満たされている場合、ゲート絶縁膜２０１の底部２０１Ｂに、過度に薄い部分が形成されない。よってゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
またゲート絶縁膜２０１の側壁部２０１Ｓは、側面ＳＷ２上において、厚さｄ2よりも小さい厚さを有する部分によってｎ-層１２１およびｎ領域１２３をつないでいることが好ましい。これにより、ゲート絶縁膜２０１のうち厚さｄ2よりも小さい厚さを有する部分のみを介してゲート電極２３０と対向するチャネル経路によってｎ-層１２１およびｎ領域１２３がつながれる。よってゲート制御に必要なゲート電圧をより低くすることができる。
ゲート絶縁膜２０１の側壁部２０１Ｓは、側面ＳＷ２上において、厚さｄ1を有する部分によってｎ-層１２１およびｎ領域１２３をつないでいることが好ましい。これにより、ゲート絶縁膜２０１のうち厚さｄ1を有する部分のみを介してゲート電極２３０と対向するチャネル経路によってｎ-層１２１およびｎ領域１２３がつながれる。よってゲート制御に必要なゲート電圧をより低くすることができる。
角絶縁膜２０１Ｒ（図１６）を形成する工程は、トレンチＴＲを覆う被覆絶縁膜２５１（図１５）を形成する工程と、被覆絶縁膜２５１をエッチバックする工程とを含むことが好ましい。これにより、角絶縁膜２０１Ｒを容易に形成することができる。被覆絶縁膜２５１はウエットエッチングによってエッチバックされることが好ましい。これにより、エッチバックが、物理的エッチングではなく化学的エッチングにより行なわれる。よってエッチバックにおけるエピタキシャル基板１００への物理的ダメージが生じない。
また、図１５に示すように、被覆絶縁膜２５１の一部として、下部絶縁膜２０１Ｐのうち角部ＣＲに位置する部分を覆い、かつ下部絶縁膜２０１Ｐのうち側面ＳＷ２上に位置する部分の少なくとも一部を露出する上部絶縁膜２０２が形成されることが好ましい。これにより、エッチバック後に角絶縁膜２０１Ｒとしての部分が残りやすい被覆絶縁膜２５１が形成される。
また、エッチバック（図１１および図１２）によりパターニングされたレジスト層４０２をマスクとして用いてシリコン膜３０２がエッチングされることが好ましい（図１３）。これにより、上部絶縁膜２０２となるシリコン膜３０２のパターニングを容易に行なうことができる。
（実施の形態２）
図１９に示すように、本実施の形態のＭＯＳＦＥＴ５０２（炭化珪素半導体装置）においては、実施の形態１（図３）と異なり、境界部ＢＰが側面ＳＷ１およびＳＷ２の境界上に位置している。ここでの「境界上に位置し」とは製造誤差を全く許容しないものではなく、具体的には±０．１μｍ程度の誤差は許容される。境界部ＢＰをこのように位置させるためには、たとえば、実施の形態１におけるエッチバック工程（図１１および図１２）の進行の程度を抑えればよい。なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
境界部ＢＰが上記のように位置することで、ゲート絶縁膜２０１の側壁部２０１Ｓは、側面ＳＷ１上において、厚さｄ1よりも大きい厚さを有する部分によってｐ型ボディ層１２２と底部２０１Ｂとの間をつないでいる。これにより、側壁部２０１Ｓのうち側面ＳＷ１上の部分が、厚さｄ1よりも大きい厚さを、より広い範囲において有する。よってトレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
ゲート絶縁膜２０１の側壁部２０１Ｓは、側面ＳＷ１上において、厚さｄ2を有する部分によってｐ型ボディ層１２２と底部２０１Ｂとの間をつないでいてもよい。これにより、側壁部２０１Ｓのうち側面ＳＷ１上の部分が、厚さｄ0およびｄ1の各々よりも大きい厚さｄ2を、より広い範囲において有する。よってトレンチＴＲの角部ＣＲ近傍でのゲート絶縁膜２０１の絶縁破壊をより確実に防止することができる。
（実施の形態３）
本実施の形態の炭化珪素半導体装置の製造方法においては、まず、実施の形態１の図４〜図８と同様の工程が行われる。
次に、図２０に示すように、底面ＢＴ上に位置する底部分２５２Ｂと、底部分２５２Ｂにつながるように側壁面ＳＷ上に位置する側壁部分２５２Ｓと、トレンチＴＲの外側においてエピタキシャル基板１００を覆う表面部分２５２Ｔとを有する被覆絶縁膜２５２が形成される。被覆絶縁膜２５２を形成する工程は、底部分２５２Ｂにつながる位置において側壁部分２５２Ｓが最大の厚さを有するようにトレンチＴＲ上に熱酸化膜を形成することによって行なわれる。この熱酸化膜は１３００℃未満の温度での熱酸化によって形成されることが好ましい。
次に、実施の形態１において被覆絶縁膜２５１（図１５）がエッチバックされるのとほぼ同様に、被覆絶縁膜２５２がエッチバックされる。これにより角絶縁膜２０１Ｒ（図１６）が形成される。以降、実施の形態１とほぼ同様に、図１７および図１８の工程を経てＭＯＳＦＥＴ５０１（図１）が得られる。
本実施の形態によれば、エッチバック後に角絶縁膜２０１Ｒとしての部分が残りやすい被覆絶縁膜２５２を、熱酸化を用いて容易に形成することができる。
（特殊面を有する表面）
上述したように、トレンチＴＲの側壁面ＳＷ（図３）、特に側面ＳＷ２は、所定の結晶面（特殊面とも称する）を有することが好ましい。このような側壁面ＳＷは、図２１に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図２２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図２３に示すように、（１１−２０）面（図２２の線ＸＸＩＩＩ−ＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２３においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図２４に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２３）に対応する。
図２５に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２６を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２６のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２４および図２５に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２７に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２１）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２８に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。たとえば、炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されず、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。また第１および第２の導電型のそれぞれはｎ型およびｐ型に限定されず、これらが入れ替えられてもよい。
１００ エピタキシャル基板（炭化珪素基板）
１１０ 単結晶基板
１２１ ｎ-層１２１（第１の半導体層）
１２２ ｐ型ボディ層（第２の半導体層）
１２３ ｎ領域（第３の半導体層）
１２４ コンタクト領域
２０１ ゲート絶縁膜
２０１Ｐ 下部絶縁膜（第１の絶縁膜）
２０２ 上部絶縁膜（第２の絶縁膜）
２０１Ｂ 底部
２０１Ｐ 下部絶縁膜（第１の絶縁膜）
２０１Ｓ 側壁部
２０２ 上部絶縁膜（第２の絶縁膜）
２０３ 層間絶縁膜
２１１ ドレイン電極
２１２ 保護電極
２２１ ソース電極
２２２ ソース配線
２３０ ゲート電極
２５１，２５２ 被覆絶縁膜
２５２Ｂ 底部分
２５２Ｓ 側壁部分
２５２Ｔ 表面部分
３０２ シリコン膜
３０２Ｐ 堆積膜
４０１ マスク
４０２ レジスト層
５０１，５０２ ＭＯＳＦＥＴ（炭化珪素半導体装置）
ＢＴ 底面
ＣＲ 角部
ＳＷ 側壁面
ＳＷ１〜ＳＷ３ 第１〜第３の側面
ＴＲ トレンチ

Claims (3)

  1. 第１の導電型を有する第１の半導体層と、前記第１の半導体層上に設けられ第２の導電型を有する第２の半導体層と、前記第２の半導体層上に設けられ前記第２の半導体層によって前記第１の半導体層と分離され前記第１の導電型を有する第３の半導体層とを含む炭化珪素基板を準備する工程と、
    前記炭化珪素基板にトレンチを形成する工程とを備え、前記トレンチは、前記第１の半導体層からなる底面と、前記第１〜第３の半導体層のそれぞれからなる第１〜第３の側面を有する側壁面とを含み、前記トレンチは前記第１の側面と前記底面とが合わさることで構成された角部を有し、
    前記トレンチ上にゲート絶縁膜を形成する工程を備え、前記ゲート絶縁膜は、前記底面を覆う底部と、前記底部につながっておりかつ前記側壁面を覆う側壁部とを有し、前記底部は最小厚さｄ0を有し、前記側壁部のうち前記第２の側面上の部分は最小厚さｄ1を有し、前記側壁部のうち前記第１の側面上で前記底部につながる部分は厚さｄ2を有し、ｄ2＞ｄ1かつｄ2＞ｄ0が満たされており、前記ゲート絶縁膜を形成する工程は、前記角部を覆い、かつ前記トレンチの前記第２の側面の少なくとも一部を露出する角絶縁膜を形成する工程と、前記角絶縁膜が形成された後に前記トレンチを熱酸化する工程とを含み、さらに
    前記ゲート絶縁膜を介して前記トレンチ上にゲート電極を形成する工程を備え、
    前記角絶縁膜を形成する工程は、前記トレンチを覆う被覆絶縁膜を形成する工程と、前記被覆絶縁膜をエッチバックする工程とを含み、
    前記被覆絶縁膜を形成する工程は、
    前記トレンチ上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜を形成する工程の後に、前記第１の絶縁膜のうち前記角部に位置する部分を覆い、かつ前記第１の絶縁膜のうち第２の側面上に位置する部分の少なくとも一部を露出する第２の絶縁膜を形成する工程とを含み、
    前記第２の絶縁膜を形成する工程は、
    前記第１の絶縁膜を形成する工程の後に、前記第１の絶縁膜のうち角部に位置する部分を覆い、かつ前記第１の絶縁膜のうち第２の側面上に位置する部分の少なくとも一部を露出するシリコン膜を形成する工程と、
    前記シリコン膜を酸化する工程とを含む、炭化珪素半導体装置の製造方法。
  2. 前記被覆絶縁膜を前記エッチバックする工程はウエットエッチングによって行なわれる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記シリコン膜を形成する工程は、
    シリコンを堆積することによって、前記トレンチを被覆する堆積膜を形成する工程と、
    前記堆積膜を介して前記トレンチを埋めるようにレジスト液を塗布することでレジスト層を形成する工程と、
    前記レジスト層をエッチバックすることによって、前記トレンチ内に前記レジスト層が部分的に残るように、前記レジスト層をパターニングする工程と、
    前記レジスト層をパターニングする工程の後に、前記レジスト層をマスクとして用いて前記堆積膜をエッチングする工程とを含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。
JP2013085734A 2013-04-16 2013-04-16 炭化珪素半導体装置の製造方法 Active JP6131689B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013085734A JP6131689B2 (ja) 2013-04-16 2013-04-16 炭化珪素半導体装置の製造方法
US14/784,560 US9627487B2 (en) 2013-04-16 2014-03-05 Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
PCT/JP2014/055565 WO2014171210A1 (ja) 2013-04-16 2014-03-05 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US15/445,371 US20170170281A1 (en) 2013-04-16 2017-02-28 Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013085734A JP6131689B2 (ja) 2013-04-16 2013-04-16 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014209505A JP2014209505A (ja) 2014-11-06
JP6131689B2 true JP6131689B2 (ja) 2017-05-24

Family

ID=51731169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013085734A Active JP6131689B2 (ja) 2013-04-16 2013-04-16 炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (2) US9627487B2 (ja)
JP (1) JP6131689B2 (ja)
WO (1) WO2014171210A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6453634B2 (ja) 2014-12-10 2019-01-16 トヨタ自動車株式会社 半導体装置
JP2016162788A (ja) 2015-02-27 2016-09-05 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
WO2021024972A1 (ja) * 2019-08-05 2021-02-11 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP7157719B2 (ja) * 2019-09-09 2022-10-20 株式会社東芝 半導体装置の製造方法
CN112736123A (zh) * 2019-10-28 2021-04-30 苏州东微半导体股份有限公司 半导体功率器件终端结构
CN111489962B (zh) * 2020-04-17 2023-09-26 重庆伟特森电子科技有限公司 一种厚底沟槽的制备方法
US11469307B2 (en) * 2020-09-29 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
EP0676814B1 (en) 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JP4192281B2 (ja) * 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
DE60140350D1 (de) * 2000-03-17 2009-12-17 Gen Semiconductor Inc DMOS-Transistorzelle mit einer Graben-Gateelektrode, sowie entsprechender DMOS-Transistor und Verfahren zu dessen Herstellung
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US6674124B2 (en) 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
JP3713498B2 (ja) * 2003-03-28 2005-11-09 株式会社東芝 半導体装置及びその製造方法
JP2004342863A (ja) * 2003-05-16 2004-12-02 Shindengen Electric Mfg Co Ltd 半導体装置
JP2005019668A (ja) * 2003-06-26 2005-01-20 Shindengen Electric Mfg Co Ltd 半導体装置
KR100542388B1 (ko) * 2003-07-18 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7371641B2 (en) * 2004-10-29 2008-05-13 International Rectifier Corporation Method of making a trench MOSFET with deposited oxide
JP2006344760A (ja) 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP2009088188A (ja) 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8252647B2 (en) 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
JP2011216651A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
US20120037983A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co., Ltd. Trench mosfet with integrated schottky rectifier in same cell
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2012127821A1 (ja) * 2011-03-23 2012-09-27 パナソニック株式会社 半導体装置およびその製造方法
JP5637916B2 (ja) 2011-03-31 2014-12-10 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP5884617B2 (ja) * 2012-04-19 2016-03-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8753935B1 (en) * 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US20160064490A1 (en) 2016-03-03
JP2014209505A (ja) 2014-11-06
US20170170281A1 (en) 2017-06-15
WO2014171210A1 (ja) 2014-10-23
US9627487B2 (en) 2017-04-18

Similar Documents

Publication Publication Date Title
JP6131689B2 (ja) 炭化珪素半導体装置の製造方法
JP6443531B2 (ja) 炭化珪素半導体装置
JP5811973B2 (ja) 炭化珪素半導体装置の製造方法
JP2015082632A (ja) 炭化珪素半導体装置およびその製造方法
JP6056292B2 (ja) 炭化珪素半導体装置の製造方法
JP6135383B2 (ja) 炭化珪素半導体装置
JP2014056882A (ja) 炭化珪素半導体装置およびその製造方法
WO2014027520A1 (ja) 炭化珪素半導体装置
JP2013243179A (ja) 炭化珪素半導体装置
US9793365B2 (en) Method for manufacturing silicon carbide semiconductor device having trench
US9679986B2 (en) Silicon carbide semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170321

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170403

R150 Certificate of patent or registration of utility model

Ref document number: 6131689

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250