JP2004342863A - 半導体装置 - Google Patents
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Abstract
【課題】トレンチゲート型のパワーＭＯＳＦＥＴの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供すること。
【解決手段】半導体装置１００は、ゲート絶縁膜１０６を、その側壁下部１１１の膜厚を厚くし、その側壁上部１１２の膜厚を薄くし、さらに底部１１３についても、側壁上部１１２よりも膜厚を厚くしている。Ｐ型ボディ層１０３のトレンチ近傍部１１４は、ゲートトレンチ１１０に近づくに従って徐々に浅くなるように形成している。この構造によれば、静電容量Ｃｒｓｓ、オン抵抗Ｒｏｎといった特性を維持しつつ、図７に示したゲート絶縁膜２０６の隅部付近の電界を非常に緩和することができる。
【選択図】 図１
【解決手段】半導体装置１００は、ゲート絶縁膜１０６を、その側壁下部１１１の膜厚を厚くし、その側壁上部１１２の膜厚を薄くし、さらに底部１１３についても、側壁上部１１２よりも膜厚を厚くしている。Ｐ型ボディ層１０３のトレンチ近傍部１１４は、ゲートトレンチ１１０に近づくに従って徐々に浅くなるように形成している。この構造によれば、静電容量Ｃｒｓｓ、オン抵抗Ｒｏｎといった特性を維持しつつ、図７に示したゲート絶縁膜２０６の隅部付近の電界を非常に緩和することができる。
【選択図】 図１
Description
【０００１】
【発明の属する分野】
本発明は、半導体装置及びその製造法に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴの構成を有する半導体装置において、いわゆるトレンチゲートを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。トレンチゲートを形成した半導体装置においては、例えば特許文献１のように、ゲートトレンチ（溝）をやや深く形成し、深く形成した分だけゲート絶縁膜の底部を厚くして絶縁耐圧を確保することが行われている。
【０００３】
しかし、この手段を用いると、ゲート絶縁膜の外周面の面積が大きくなるので静電容量Ｃｒｓｓも増加し、スイッチング特性を低下させる要因となる。また、ゲートトレンチを深くした場合に、ソース電極膜とドレイン電極膜との間に電圧を印加したときに、ゲート絶縁膜の底部の隅部付近に電界が集中しやすくなる。
【０００４】
そこで、本件発明者らは、上記課題を解決するために、特許文献２、すなわち図６に示すような構造を発明した。図６は、従来技術に係る半導体装置の例を示す断面斜視図である。図６の符号において、２００は半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−型ドリフト層、２０３はＰ型ボディ層、２０４はＰ＋型拡散領域、２０５はＮ＋型ソース領域、２０６はゲート絶縁膜、２０７はゲート電極膜、２１０はゲートトレンチ、２１１は側壁下部、２１２は側壁上部、２１３は底部、２１５はソース電極膜、２１６はドレイン電極膜を示している。また、図７は、図６のトレンチゲートの拡大図である。図７の符号において、２１７，２１８は隅部である。
【０００５】
図６に示すように、この発明においては、ゲート絶縁膜２０６の側壁下部２１１の膜厚を厚くし、その側壁上部２１２の膜厚を薄くしている。この構造によって、静電容量Ｃｒｓｓを小さくすることでき、同時にゲート絶縁膜２０６の隅部２１８付近の電界が緩和されるので絶縁耐圧の確保も可能となった。
【０００６】
ところが、本発明者のその後の研究により、図６に示した構造について、静電容量Ｃｒｓｓを小さい状態に保つとともに、図７に示したゲート絶縁膜２０６の隅部２１７付近の電界を緩和しつつ、さらにオン抵抗Ｒｏｎを低減することが可能であることが分かった。
【０００７】
【特許文献１】
特許第２６４７８８４号公報（第３−５頁、図１）
【特許文献２】
特開２００２−２９９６１９号公報（第５−６頁、図２）
【０００８】
【発明が解決しようとする課題】
本発明は、前述の課題を解決するために、トレンチゲート型のパワーＭＯＳＦＥＴの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層上に選択的に形成してなる第１導電型の第１の導電領域と、前記第３の導電層上に選択的に形成してなる第２導電型の第２の導電領域と、前記第１の導電領域を開口させて前記第２の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜上に形成してなる第２の絶縁膜を有する半導体装置であって、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成され、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分が他の部分よりも浅くなるように形成されていることを特徴とするものとした。
【００１０】
以上の手段によれば、第２の導電層と第３の導電層との境界面が溝の近傍において浅くなっているので、チャネルが出現する領域の近傍にある第１の絶縁膜の段差部分、すなわち所定深さよりも下方の部分と所定深さよりも上方の部分との境界にできる隅部に第２の導電層が接近することによって、さらにオン抵抗Ｒｏｎが低減される。
【００１１】
また、本発明は、上記手段において、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚Ｔ１と所定深さよりも上方の膜厚Ｔ２との比が、Ｔ１／Ｔ２≧１．５となるように形成できる。
【００１２】
さらに、上記手段において、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分において、前記溝に近づくに従って漸次浅くなるように形成できる。
【００１３】
また、前記第１の導電層は、第２導電型の第４の導電層に積層して形成することができる。
【００１４】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す断面斜視図である。図１の符号において、１００は半導体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ドリフト層、１０３はＰ型ボディ層、１０４はＰ＋型拡散領域、１０５はＮ＋型ソース領域、１０６はゲート絶縁膜、１０７はゲート電極膜、１０８は上部ゲート絶縁膜、１１０はゲートトレンチ、１１１は側壁下部、１１２は側壁上部、１１３は底部、１１４はトレンチ近傍部、１１５はソース電極膜、１１６はドレイン電極膜を示している。また、図５は、図１のトレンチゲートの拡大図である。図５の符号において、１０９は縁辺部、１１７，１１８は隅部である。
【００１５】
半導体装置１００は、Ｎ＋型ドレイン層１０１上にＮ−型ドリフト層１０２を積層し、さらにＮ−型ドリフト層１０２上にＰ型ボディ領域１０３を積層して形成している。また、Ｐ型ボディ領域１０３の表面近傍に、Ｐ＋型拡散領域１０４をストライプ状に形成している。くわえて、Ｐ＋型拡散領域１０４を両側から挟むように２つのＮ＋型ソース領域１０５を形成している。なお、２つのＮ＋型ソース領域１０５もＰ型ボディ領域１０３の表面近傍に形成されるが、その底部はＰ＋型拡散領域１０４よりもやや浅くなっている。
【００１６】
また、ゲートトレンチ１１０の側面及び底面上には、ゲート絶縁膜１０６を形成している。さらに、ゲート絶縁膜１０６に囲まれた空間にはゲート電極膜１０７を形成している。また、ゲート絶縁膜１０６及びゲート電極膜１０７上には上部ゲート絶縁膜１０８を形成している。したがって、ゲート電極膜１０７は、ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８に内包されており、周辺の各導電層、導電領域からは絶縁されている。また、ゲート絶縁膜１０６は、特許文献２の発明と同様に、その側壁下部１１１の膜厚を厚くし、その側壁上部１１２の膜厚を薄くしている。さらに、ゲート絶縁膜１０６の底部１１３についても、側壁上部１１２よりも膜厚を厚くしている。
【００１７】
なお、側壁上部１１２と側壁下部１１１との境界位置は、本件発明者の研究の結果、Ｎ−型ドリフト層１０２とＰ型ボディ領域１０３との境界面の中央付近よりもやや浅くすることが最も好ましいことが分かった。また、図５に示した側壁下部１１１の膜厚Ｔ１と側壁上部１１２の膜厚Ｔ２との比がＴ１／Ｔ２≧１．５とすることが好適であることが分かった。くわえて、ゲート電極膜１９７の形成等に支障がない場合には、この比をＴ１／Ｔ２≧２．０とするとさらに電界が緩和されてより好適であることが分かった。さらに、上部ゲート絶縁膜１０８は、Ｎ＋型ソース領域１０５の底部の深さ等設計条件に応じて、その上面をＮ＋型ソース領域１０５の上面より深く、つまりゲートトレンチ１１０の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ１１０の上端付近の空間には、ソース電極膜１１５を充填することが好ましい。このようにすれば、ソース電極膜１１５とＮ＋型ソース領域１０５との接合面の面積が広がるので、ソース電極膜１１５とＮ＋型ソース領域１０５との電気的接続がより確実になる。逆に、上部ゲート絶縁膜１０８の一部がゲートトレンチ１１０の外に出た状態に形成することも可能である。
【００１８】
さらに、各構成要素の詳細な構成について説明する。Ｎ＋型ドレイン層１０１は、Ｎ＋型シリコン基板から形成されている。Ｎ−型ドリフト層１０２は、Ｎ＋型ドレイン層１０１の表面上に、Ｎ型の不純物を含むシリコン膜をエピタキシャル成長させて形成したものであり、Ｎ＋型ドレイン層１０１よりも電気的抵抗が高い。また、Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１０２の表面からＰ型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。なお、この本件発明においては、後述するようにＰ型ボディ層１０３のトレンチ近傍部１１４を極めて特徴的な形態にしている。
【００１９】
Ｐ＋型拡散領域１０４は、Ｐ型ボディ層１０３の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。Ｎ＋型ソース領域１０５は、Ｎ＋型の不純物を注入して拡散させることによって形成する。
【００２０】
ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、酸化シリコンをＣＶＤ法で堆積させて形成することも可能である。また、上部ゲート電極膜１０８は、酸化シリコンをＣＶＤ法で堆積させて形成する。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させて形成する。
【００２１】
ゲートトレンチ１１０は、エッチングによってＰ型ボディ層１０３及びＰ＋型拡散領域１０４の表面を開口させ、Ｎ−型ドリフト層１０２まで達する溝を形成したものである。なお、ゲートトレンチ１１０は、図１に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。また、図１においては、ゲートトレンチ１１０を奥行き方向に平行に延びるストライプ状のものとして表したが、半導体装置１００を平面的に見たときに、格子模様または煉瓦積み模様を呈するように形成することも可能である。この場合には、メサ部も半導体装置１００を平面的に見たときに、正方形や長方形などを呈するように形成されることになる。
【００２２】
ドレイン電極膜１１１及びソース電極膜１１２は、スパッタリングによって形成する。これらの材料は、Ａｌ−Ｓｉや、Ａｌ−Ｓｉ−Ｃｕなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。また、これらの形成方法もスパッタリング以外の方法を用いることが可能である。
【００２３】
以上の構成において、ソース電極膜１１５とドレイン電極膜１１６との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１１５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１１６からソース電極１１５へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１１５との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１１５とソース電極膜１１６との間には電流が流れない。
【００２４】
さて、Ｐ型ボディ層１０３のトレンチ近傍部１１４は、図５に示した縁辺部１０９に近づくに従って徐々に浅くなるように形成している。また、ゲートトレンチ１１０のごく近傍では、浅くなる割合がやや高くなっている。本件発明者がこの構造における各種の特性を調べたところ、このように浅く形成することによってオン抵抗Ｒｏｎが低減されることがわかった。
【００２５】
ところで、Ｐ型ボディ層１０３のトレンチ近傍部１１４を縁辺部１０９に近づくに従って徐々に浅くなるように形成する方法としては、Ｐ型ボディ層１０３のトレンチ近傍部１１４のＰ型の不純物をゲート絶縁膜１０６の側壁上部１１２及び側壁下部１１１に吸収させることが好ましい。本件発明者が実験したところによれば、ゲート絶縁膜の形成後に当該部分を所定温度以上に加熱すれば不純物を確実に吸収可能であることが分かった。さらに、ゲート絶縁膜１０６が厚い部分は、薄い部分より吸収性が高いことが分かった。なお、Ｐ型の不純物の注入範囲等を適宜調節することによっても上述の構成を実現することが可能である。
【００２６】
なお、側壁上部１１２と側壁下部１１１との境界位置は、半導体装置１００に求められるまたは許容される静電容量Ｃｒｓｓ、オン抵抗Ｒｏｎ等の特性によって適宜変更することが可能である。図２は、本発明の第１の実施の形態に係る半導体装置の変形例を示す断面斜視図である。図２の符号はすべて図１と同じものを示している。この変形例では、側壁上部１１２と側壁下部１１１との境界位置を図１に示したものよりも浅くしている。したがって、図５の縁辺部１０９に相当する部分が図１に示したものよりもより浅くなっている。
【００２７】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて説明する。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面斜視図である。図３の符号はすべて図１と同じものを示している。この実施の形態は、Ｐ型ボディ層１０３のトレンチ近傍部１１４において急激に浅くなるように形成している。このような構成であっても、図５の縁辺部１０９に相当する部分の電界を緩和することが可能である。
【００２８】
続けて、本発明の第３の実施の形態に係る半導体装置を図面に基づいて説明する。図４は、本発明の第３の実施の形態に係る半導体装置の変形例を示す断面斜視図である。図４の符号において、１１９は深いＰ型領域を示し、他のものものはすべて図１と同じものを示している。この実施の形態は、Ｐ型ボディ層１０３の中央付近に深いＰ型領域１１９を形成している。深いＰ型領域１１９を形成することによって、隅部１１７，１１８でブレークダウンさせずにこの領域でブレークダウンさせることが可能になる。
【００２９】
以上のように、これらの実施の形態においては、それぞれゲート絶縁膜１０６の側壁下部１１１の膜厚を厚くし、側壁上部１１２の膜厚を薄くしているので、ゲート電極膜１０７の隅部１１８における電界を緩和することが可能となった。また、Ｐ型ボディ層１０３のトレンチ近傍部１１４をゲートトレンチ１１０に近づくに従って徐々に浅くなるようにしたので、隅部１１７における電界を緩和することが可能となった。
【００３０】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。また、以上の実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様の構成を適用できる。この場合、ゲート電極膜は、Ｐ型の不純物を含むポリシリコンを堆積させて形成する。また、トレンチゲートを形成した絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に対しても好ましく適用できる。さらに、Ｎ＋型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素（ＳｉＣ）など他の材料を用いる場合にも適用できる。
【００３１】
【発明の効果】
以上のように、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層上に選択的に形成してなる第１導電型の第１の導電領域と、前記第３の導電層上に選択的に形成してなる第２導電型の第２の導電領域と、前記第１の導電領域を開口させて前記第２の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜上に形成してなる第２の絶縁膜を有し、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分が他の部分よりも浅くなるように形成したので、ゲート絶縁膜の隅部付近の電界をさらに緩和することが可能になる。
【００３２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面斜視図である。
【図２】本発明の第１の実施の形態に係る半導体装置の変形例を示す断面斜視図である。
【図３】本発明の第２の実施の形態に係る半導体装置を示す断面斜視図である。
【図４】本発明の第３の実施の形態に係る半導体装置の変形例を示す断面斜視図である。
【図５】図１のトレンチゲートの拡大図である。
【図６】従来技術に係る半導体装置の例を示す断面斜視図である。
【図７】図６のトレンチゲートの拡大図である。
【符号の簡単な説明】
１００ 半導体装置
１０１ Ｎ＋型ドレイン層
１０２ Ｎ−型ドリフト層
１０３ Ｐ型ボディ層
１０４ Ｐ＋型拡散領域
１０５ Ｎ＋型ソース領域
１０６ ゲート絶縁膜
１０７ ゲート電極膜
１０８ 上部ゲート絶縁膜
１０９ 縁辺部
１１０ ゲートトレンチ
１１１ 側壁下部
１１２ 側壁上部
１１３ 底部
１１４ トレンチ近傍部
１１５ ソース電極膜
１１６ ドレイン電極膜
１１７ 隅部
１１８ 隅部
１１９ 深いＰ型領域
２００ 半導体装置
２０１ Ｎ＋型ドレイン層
２０２ Ｎ−型ドリフト層
２０３ Ｐ型ボディ層
２０４ Ｐ＋型拡散領域
２０５ Ｎ＋型ソース領域
２０６ ゲート絶縁膜
２０７ ゲート電極膜
２１０ ゲートトレンチ
２１１ 側壁下部
２１２ 側壁上部
２１３ 底部
２１５ ソース電極膜
２１６ ドレイン電極膜
２１７ 隅部
２１８ 隅部
【発明の属する分野】
本発明は、半導体装置及びその製造法に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴの構成を有する半導体装置において、いわゆるトレンチゲートを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。トレンチゲートを形成した半導体装置においては、例えば特許文献１のように、ゲートトレンチ（溝）をやや深く形成し、深く形成した分だけゲート絶縁膜の底部を厚くして絶縁耐圧を確保することが行われている。
【０００３】
しかし、この手段を用いると、ゲート絶縁膜の外周面の面積が大きくなるので静電容量Ｃｒｓｓも増加し、スイッチング特性を低下させる要因となる。また、ゲートトレンチを深くした場合に、ソース電極膜とドレイン電極膜との間に電圧を印加したときに、ゲート絶縁膜の底部の隅部付近に電界が集中しやすくなる。
【０００４】
そこで、本件発明者らは、上記課題を解決するために、特許文献２、すなわち図６に示すような構造を発明した。図６は、従来技術に係る半導体装置の例を示す断面斜視図である。図６の符号において、２００は半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−型ドリフト層、２０３はＰ型ボディ層、２０４はＰ＋型拡散領域、２０５はＮ＋型ソース領域、２０６はゲート絶縁膜、２０７はゲート電極膜、２１０はゲートトレンチ、２１１は側壁下部、２１２は側壁上部、２１３は底部、２１５はソース電極膜、２１６はドレイン電極膜を示している。また、図７は、図６のトレンチゲートの拡大図である。図７の符号において、２１７，２１８は隅部である。
【０００５】
図６に示すように、この発明においては、ゲート絶縁膜２０６の側壁下部２１１の膜厚を厚くし、その側壁上部２１２の膜厚を薄くしている。この構造によって、静電容量Ｃｒｓｓを小さくすることでき、同時にゲート絶縁膜２０６の隅部２１８付近の電界が緩和されるので絶縁耐圧の確保も可能となった。
【０００６】
ところが、本発明者のその後の研究により、図６に示した構造について、静電容量Ｃｒｓｓを小さい状態に保つとともに、図７に示したゲート絶縁膜２０６の隅部２１７付近の電界を緩和しつつ、さらにオン抵抗Ｒｏｎを低減することが可能であることが分かった。
【０００７】
【特許文献１】
特許第２６４７８８４号公報（第３−５頁、図１）
【特許文献２】
特開２００２−２９９６１９号公報（第５−６頁、図２）
【０００８】
【発明が解決しようとする課題】
本発明は、前述の課題を解決するために、トレンチゲート型のパワーＭＯＳＦＥＴの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層上に選択的に形成してなる第１導電型の第１の導電領域と、前記第３の導電層上に選択的に形成してなる第２導電型の第２の導電領域と、前記第１の導電領域を開口させて前記第２の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜上に形成してなる第２の絶縁膜を有する半導体装置であって、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成され、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分が他の部分よりも浅くなるように形成されていることを特徴とするものとした。
【００１０】
以上の手段によれば、第２の導電層と第３の導電層との境界面が溝の近傍において浅くなっているので、チャネルが出現する領域の近傍にある第１の絶縁膜の段差部分、すなわち所定深さよりも下方の部分と所定深さよりも上方の部分との境界にできる隅部に第２の導電層が接近することによって、さらにオン抵抗Ｒｏｎが低減される。
【００１１】
また、本発明は、上記手段において、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚Ｔ１と所定深さよりも上方の膜厚Ｔ２との比が、Ｔ１／Ｔ２≧１．５となるように形成できる。
【００１２】
さらに、上記手段において、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分において、前記溝に近づくに従って漸次浅くなるように形成できる。
【００１３】
また、前記第１の導電層は、第２導電型の第４の導電層に積層して形成することができる。
【００１４】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す断面斜視図である。図１の符号において、１００は半導体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ドリフト層、１０３はＰ型ボディ層、１０４はＰ＋型拡散領域、１０５はＮ＋型ソース領域、１０６はゲート絶縁膜、１０７はゲート電極膜、１０８は上部ゲート絶縁膜、１１０はゲートトレンチ、１１１は側壁下部、１１２は側壁上部、１１３は底部、１１４はトレンチ近傍部、１１５はソース電極膜、１１６はドレイン電極膜を示している。また、図５は、図１のトレンチゲートの拡大図である。図５の符号において、１０９は縁辺部、１１７，１１８は隅部である。
【００１５】
半導体装置１００は、Ｎ＋型ドレイン層１０１上にＮ−型ドリフト層１０２を積層し、さらにＮ−型ドリフト層１０２上にＰ型ボディ領域１０３を積層して形成している。また、Ｐ型ボディ領域１０３の表面近傍に、Ｐ＋型拡散領域１０４をストライプ状に形成している。くわえて、Ｐ＋型拡散領域１０４を両側から挟むように２つのＮ＋型ソース領域１０５を形成している。なお、２つのＮ＋型ソース領域１０５もＰ型ボディ領域１０３の表面近傍に形成されるが、その底部はＰ＋型拡散領域１０４よりもやや浅くなっている。
【００１６】
また、ゲートトレンチ１１０の側面及び底面上には、ゲート絶縁膜１０６を形成している。さらに、ゲート絶縁膜１０６に囲まれた空間にはゲート電極膜１０７を形成している。また、ゲート絶縁膜１０６及びゲート電極膜１０７上には上部ゲート絶縁膜１０８を形成している。したがって、ゲート電極膜１０７は、ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８に内包されており、周辺の各導電層、導電領域からは絶縁されている。また、ゲート絶縁膜１０６は、特許文献２の発明と同様に、その側壁下部１１１の膜厚を厚くし、その側壁上部１１２の膜厚を薄くしている。さらに、ゲート絶縁膜１０６の底部１１３についても、側壁上部１１２よりも膜厚を厚くしている。
【００１７】
なお、側壁上部１１２と側壁下部１１１との境界位置は、本件発明者の研究の結果、Ｎ−型ドリフト層１０２とＰ型ボディ領域１０３との境界面の中央付近よりもやや浅くすることが最も好ましいことが分かった。また、図５に示した側壁下部１１１の膜厚Ｔ１と側壁上部１１２の膜厚Ｔ２との比がＴ１／Ｔ２≧１．５とすることが好適であることが分かった。くわえて、ゲート電極膜１９７の形成等に支障がない場合には、この比をＴ１／Ｔ２≧２．０とするとさらに電界が緩和されてより好適であることが分かった。さらに、上部ゲート絶縁膜１０８は、Ｎ＋型ソース領域１０５の底部の深さ等設計条件に応じて、その上面をＮ＋型ソース領域１０５の上面より深く、つまりゲートトレンチ１１０の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ１１０の上端付近の空間には、ソース電極膜１１５を充填することが好ましい。このようにすれば、ソース電極膜１１５とＮ＋型ソース領域１０５との接合面の面積が広がるので、ソース電極膜１１５とＮ＋型ソース領域１０５との電気的接続がより確実になる。逆に、上部ゲート絶縁膜１０８の一部がゲートトレンチ１１０の外に出た状態に形成することも可能である。
【００１８】
さらに、各構成要素の詳細な構成について説明する。Ｎ＋型ドレイン層１０１は、Ｎ＋型シリコン基板から形成されている。Ｎ−型ドリフト層１０２は、Ｎ＋型ドレイン層１０１の表面上に、Ｎ型の不純物を含むシリコン膜をエピタキシャル成長させて形成したものであり、Ｎ＋型ドレイン層１０１よりも電気的抵抗が高い。また、Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１０２の表面からＰ型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。なお、この本件発明においては、後述するようにＰ型ボディ層１０３のトレンチ近傍部１１４を極めて特徴的な形態にしている。
【００１９】
Ｐ＋型拡散領域１０４は、Ｐ型ボディ層１０３の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。Ｎ＋型ソース領域１０５は、Ｎ＋型の不純物を注入して拡散させることによって形成する。
【００２０】
ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、酸化シリコンをＣＶＤ法で堆積させて形成することも可能である。また、上部ゲート電極膜１０８は、酸化シリコンをＣＶＤ法で堆積させて形成する。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させて形成する。
【００２１】
ゲートトレンチ１１０は、エッチングによってＰ型ボディ層１０３及びＰ＋型拡散領域１０４の表面を開口させ、Ｎ−型ドリフト層１０２まで達する溝を形成したものである。なお、ゲートトレンチ１１０は、図１に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。また、図１においては、ゲートトレンチ１１０を奥行き方向に平行に延びるストライプ状のものとして表したが、半導体装置１００を平面的に見たときに、格子模様または煉瓦積み模様を呈するように形成することも可能である。この場合には、メサ部も半導体装置１００を平面的に見たときに、正方形や長方形などを呈するように形成されることになる。
【００２２】
ドレイン電極膜１１１及びソース電極膜１１２は、スパッタリングによって形成する。これらの材料は、Ａｌ−Ｓｉや、Ａｌ−Ｓｉ−Ｃｕなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。また、これらの形成方法もスパッタリング以外の方法を用いることが可能である。
【００２３】
以上の構成において、ソース電極膜１１５とドレイン電極膜１１６との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１１５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１１６からソース電極１１５へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１１５との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１１５とソース電極膜１１６との間には電流が流れない。
【００２４】
さて、Ｐ型ボディ層１０３のトレンチ近傍部１１４は、図５に示した縁辺部１０９に近づくに従って徐々に浅くなるように形成している。また、ゲートトレンチ１１０のごく近傍では、浅くなる割合がやや高くなっている。本件発明者がこの構造における各種の特性を調べたところ、このように浅く形成することによってオン抵抗Ｒｏｎが低減されることがわかった。
【００２５】
ところで、Ｐ型ボディ層１０３のトレンチ近傍部１１４を縁辺部１０９に近づくに従って徐々に浅くなるように形成する方法としては、Ｐ型ボディ層１０３のトレンチ近傍部１１４のＰ型の不純物をゲート絶縁膜１０６の側壁上部１１２及び側壁下部１１１に吸収させることが好ましい。本件発明者が実験したところによれば、ゲート絶縁膜の形成後に当該部分を所定温度以上に加熱すれば不純物を確実に吸収可能であることが分かった。さらに、ゲート絶縁膜１０６が厚い部分は、薄い部分より吸収性が高いことが分かった。なお、Ｐ型の不純物の注入範囲等を適宜調節することによっても上述の構成を実現することが可能である。
【００２６】
なお、側壁上部１１２と側壁下部１１１との境界位置は、半導体装置１００に求められるまたは許容される静電容量Ｃｒｓｓ、オン抵抗Ｒｏｎ等の特性によって適宜変更することが可能である。図２は、本発明の第１の実施の形態に係る半導体装置の変形例を示す断面斜視図である。図２の符号はすべて図１と同じものを示している。この変形例では、側壁上部１１２と側壁下部１１１との境界位置を図１に示したものよりも浅くしている。したがって、図５の縁辺部１０９に相当する部分が図１に示したものよりもより浅くなっている。
【００２７】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて説明する。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面斜視図である。図３の符号はすべて図１と同じものを示している。この実施の形態は、Ｐ型ボディ層１０３のトレンチ近傍部１１４において急激に浅くなるように形成している。このような構成であっても、図５の縁辺部１０９に相当する部分の電界を緩和することが可能である。
【００２８】
続けて、本発明の第３の実施の形態に係る半導体装置を図面に基づいて説明する。図４は、本発明の第３の実施の形態に係る半導体装置の変形例を示す断面斜視図である。図４の符号において、１１９は深いＰ型領域を示し、他のものものはすべて図１と同じものを示している。この実施の形態は、Ｐ型ボディ層１０３の中央付近に深いＰ型領域１１９を形成している。深いＰ型領域１１９を形成することによって、隅部１１７，１１８でブレークダウンさせずにこの領域でブレークダウンさせることが可能になる。
【００２９】
以上のように、これらの実施の形態においては、それぞれゲート絶縁膜１０６の側壁下部１１１の膜厚を厚くし、側壁上部１１２の膜厚を薄くしているので、ゲート電極膜１０７の隅部１１８における電界を緩和することが可能となった。また、Ｐ型ボディ層１０３のトレンチ近傍部１１４をゲートトレンチ１１０に近づくに従って徐々に浅くなるようにしたので、隅部１１７における電界を緩和することが可能となった。
【００３０】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。また、以上の実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様の構成を適用できる。この場合、ゲート電極膜は、Ｐ型の不純物を含むポリシリコンを堆積させて形成する。また、トレンチゲートを形成した絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に対しても好ましく適用できる。さらに、Ｎ＋型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素（ＳｉＣ）など他の材料を用いる場合にも適用できる。
【００３１】
【発明の効果】
以上のように、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層上に選択的に形成してなる第１導電型の第１の導電領域と、前記第３の導電層上に選択的に形成してなる第２導電型の第２の導電領域と、前記第１の導電領域を開口させて前記第２の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜上に形成してなる第２の絶縁膜を有し、前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分が他の部分よりも浅くなるように形成したので、ゲート絶縁膜の隅部付近の電界をさらに緩和することが可能になる。
【００３２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面斜視図である。
【図２】本発明の第１の実施の形態に係る半導体装置の変形例を示す断面斜視図である。
【図３】本発明の第２の実施の形態に係る半導体装置を示す断面斜視図である。
【図４】本発明の第３の実施の形態に係る半導体装置の変形例を示す断面斜視図である。
【図５】図１のトレンチゲートの拡大図である。
【図６】従来技術に係る半導体装置の例を示す断面斜視図である。
【図７】図６のトレンチゲートの拡大図である。
【符号の簡単な説明】
１００ 半導体装置
１０１ Ｎ＋型ドレイン層
１０２ Ｎ−型ドリフト層
１０３ Ｐ型ボディ層
１０４ Ｐ＋型拡散領域
１０５ Ｎ＋型ソース領域
１０６ ゲート絶縁膜
１０７ ゲート電極膜
１０８ 上部ゲート絶縁膜
１０９ 縁辺部
１１０ ゲートトレンチ
１１１ 側壁下部
１１２ 側壁上部
１１３ 底部
１１４ トレンチ近傍部
１１５ ソース電極膜
１１６ ドレイン電極膜
１１７ 隅部
１１８ 隅部
１１９ 深いＰ型領域
２００ 半導体装置
２０１ Ｎ＋型ドレイン層
２０２ Ｎ−型ドリフト層
２０３ Ｐ型ボディ層
２０４ Ｐ＋型拡散領域
２０５ Ｎ＋型ソース領域
２０６ ゲート絶縁膜
２０７ ゲート電極膜
２１０ ゲートトレンチ
２１１ 側壁下部
２１２ 側壁上部
２１３ 底部
２１５ ソース電極膜
２１６ ドレイン電極膜
２１７ 隅部
２１８ 隅部
Claims (4)
- 第１導電型の第１の導電層と、
前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、
前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層上に選択的に形成してなる第１導電型の第１の導電領域と、
前記第３の導電層上に選択的に形成してなる第２導電型の第２の導電領域と、
前記第１の導電領域を開口させて前記第２の導電層まで達するように形成してなる溝と、
前記溝の側面及び底面上に形成してなる第１の絶縁膜と、
前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、
前記第１の絶縁膜及び前記ゲート電極膜上に形成してなる第２の絶縁膜を有し、
前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、
前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分が他の部分よりも浅くなるように形成されていることを特徴とする半導体装置。 - 前記第１の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚Ｔ１と所定深さよりも上方の膜厚Ｔ２との比が、Ｔ１／Ｔ２≧１．５となるように形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記第２の導電層と前記第３の導電層との境界面は、前記溝の近傍の部分において、前記溝に近づくに従って漸次浅くなるように形成されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１の導電層は、第２導電型の第４の導電層に積層して形成されていることを特徴とする請求項１に記載の半導体装置。
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|---|---|
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014171210A1 (ja) * | 2013-04-16 | 2014-10-23 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| JP2017183346A (ja) * | 2016-03-28 | 2017-10-05 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2022020769A (ja) * | 2011-08-24 | 2022-02-01 | ローム株式会社 | 半導体装置 |
| US11557672B2 (en) | 2011-08-24 | 2023-01-17 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2023149336A1 (ja) * | 2022-02-07 | 2023-08-10 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN116936620A (zh) * | 2023-09-14 | 2023-10-24 | 凌锐半导体(上海)有限公司 | 一种碳化硅沟槽栅mosfet的制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263692A (ja) * | 1994-02-04 | 1995-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000228520A (ja) * | 1999-02-05 | 2000-08-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001210822A (ja) * | 1999-12-30 | 2001-08-03 | Siliconix Inc | バリヤ蓄積モード電界効果トランジスタ |
| WO2003015180A2 (en) * | 2001-08-10 | 2003-02-20 | Siliconix Incorporated | Mis device having a trench gate electrode and method of making the same |
| JP2003101019A (ja) * | 2001-09-20 | 2003-04-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004504711A (ja) * | 2000-02-29 | 2004-02-12 | ゼネラル セミコンダクター，インク． | 高速トレンチ二重拡散金属酸化膜半導体 |
-
2003
- 2003-05-16 JP JP2003138163A patent/JP2004342863A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263692A (ja) * | 1994-02-04 | 1995-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000228520A (ja) * | 1999-02-05 | 2000-08-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001210822A (ja) * | 1999-12-30 | 2001-08-03 | Siliconix Inc | バリヤ蓄積モード電界効果トランジスタ |
| JP2004504711A (ja) * | 2000-02-29 | 2004-02-12 | ゼネラル セミコンダクター，インク． | 高速トレンチ二重拡散金属酸化膜半導体 |
| WO2003015180A2 (en) * | 2001-08-10 | 2003-02-20 | Siliconix Incorporated | Mis device having a trench gate electrode and method of making the same |
| JP2004538649A (ja) * | 2001-08-10 | 2004-12-24 | シリコニックス インコーポレーテッド | 活性トレンチコーナおよび厚底の酸化物を備えたトレンチｍｉｓデバイス、ならびにこれを製造する方法 |
| JP2003101019A (ja) * | 2001-09-20 | 2003-04-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022020769A (ja) * | 2011-08-24 | 2022-02-01 | ローム株式会社 | 半導体装置 |
| US11557672B2 (en) | 2011-08-24 | 2023-01-17 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US11757033B2 (en) | 2011-08-24 | 2023-09-12 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2014171210A1 (ja) * | 2013-04-16 | 2014-10-23 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| JP2014209505A (ja) * | 2013-04-16 | 2014-11-06 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| US9627487B2 (en) | 2013-04-16 | 2017-04-18 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device |
| JP2017183346A (ja) * | 2016-03-28 | 2017-10-05 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US10818784B2 (en) | 2016-03-28 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2023149336A1 (ja) * | 2022-02-07 | 2023-08-10 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN116936620A (zh) * | 2023-09-14 | 2023-10-24 | 凌锐半导体(上海)有限公司 | 一种碳化硅沟槽栅mosfet的制备方法 |
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