JP2017183346A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
Description
そこで、本発明の一実施形態は、スイッチング損失の増大を伴わないで、ラッチアップの抑制とオン電圧の低減とを両立できる半導体装置およびその製造方法を提供する。
また、本発明の一実施形態に係る半導体装置の製造方法は、第1導電型のチャネル領域、前記チャネル領域の表面部に配置された第2導電型のエミッタ領域、および前記チャネル領域の裏面側に配置された第2導電型のドリフト領域を有し、その表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達するゲートトレンチを有する半導体層を準備する工程と、前記ゲートトレンチにゲート電極を埋め込む工程と、前記チャネル領域の底部に選択的に第2導電型の不純物を注入することによって、前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出する凸領域を形成する工程と、前記半導体層における前記ドリフト領域の裏面側に第1導電型のコレクタ領域を形成する工程とを含む。
図1は、本発明の一実施形態に係る半導体装置1の模式的な斜視図である。また、図2は半導体装置1の模式的な平面図である。
半導体装置1は、トレンチゲート型IGBT(Insulated Gate Bipolar Transistor)としての基本形態を有している。
半導体層2の上には、エミッタ電極3およびゲート電極4を含む電極膜5が形成されている。半導体層2の裏面には、ほぼ全面に、コレクタ電極6が形成されている。コレクタ電極6は、半導体層2の裏面に形成されたp+型コレクタ領域7に接続されている。半導体層2は、たとえば、平面視矩形に形成されており、それに応じて半導体装置1は平面視において矩形形状を有している。
エミッタ電極3およびゲート電極4ならびにそれらから露出する半導体層2の表面を覆うように表面保護膜(図5の表面保護膜45)が形成されている。この表面保護膜には、図1および図2において二点鎖線で示すように、ゲートパッド開口12およびエミッタパッド開口13が形成されている。ゲートパッド開口12は、パッド電極部8の一部を露出させるように形成されている。エミッタパッド開口13は、エミッタ電極3の表面の一部を露出させるように形成されている。この実施形態では、複数(たとえば6個)のエミッタパッド開口13が、半導体装置1の矩形表面の一長辺に沿って配列されている。
図3は、電極膜5を取り除いた状態で半導体層2の表面の構造を示す部分拡大平面図であり、図2の領域IIIにおける構造が示されている。
隣接するゲートトレンチ16の間には、半導体層2、すなわちアクティブ領域14の活性部17が露出している。この活性部17は、n+型エミッタ領域18とp+型チャネルコンタクト領域19とを含む。
図4に示すように、半導体層2は、その厚さ方向に沿って半導体装置1の表面側から順に配置されたn+型エミッタ領域18、p型チャネル領域21、n−型ドリフト領域22、n型半導体領域23およびp+型コレクタ領域7を有している。
隣接するゲートトレンチ16の間の半導体層2は、トランジスタとして動作する活性部17を形成している。たとえば、ひとつのゲートトレンチ16内のポリシリコンゲート25と、その一方側に隣接する活性部17とが、単位セル26を形成していると見なすことができる。すなわち、単位セル26は、ゲートトレンチ16の形成ピッチで繰り返される繰り返し単位を構成している。つまり、複数の単位セル26が、各ゲートトレンチ16の長手方向および深さ方向に直交する方向(半導体層2の主面に平行な方向)に沿って等間隔に配列されている。
p+型チャネルコンタクト領域19は、コンタクトトレンチ20の側方に広がるように形成されており、コンタクトトレンチ20の底面を覆う第1部分191と、コンタクトトレンチ20の側面の下方部を覆う第2部分192とを含む。
半導体層2の表面を覆うように、層間絶縁膜38が形成されている。層間絶縁膜38は、たとえば、SiO2等の絶縁材料からなる。層間絶縁膜38には、コンタクトトレンチ20に連なるコンタクトホール39が形成されている。コンタクトホール39は、コンタクトトレンチ20と同じ幅の下部40と、当該下部40の上端から上方へ向かって幅が広がる上部41(テーパ部)とを含む。
エミッタ電極3は、n+型エミッタ領域18およびp+型チャネルコンタクト領域19に電気的に接続されている。したがって、n+型エミッタ領域18およびp型チャネル領域21は同電位に制御されることになる。
コレクタ電極6は、半導体層2の裏面から順に積層されたAlSi/Ti/Ni/Au積層構造を有していてもよい。
図5に示すように、半導体層2には、アクティブ領域14および外周領域15に加え、外周領域15を取り囲むスクライブ領域46が形成されている。表面保護膜45は、アクティブ領域14および外周領域15を覆う一方、スクライブ領域46を露出させるように形成されている。表面保護膜45には、図1および図2で示したように、エミッタ電極3一部をパッドとして露出させるエミッタパッド開口13が形成されている。
p型FLR48は、p型ウェル47を取り囲むように複数形成されている。この実施形態では、p型FLR48は、p型ウェル47に近い側から遠ざかる順に4つのp型FLR48A〜48Dを含んでいる。互いに隣り合うp型FLR48の間隔W1〜W4(最も内側のp型FLR48についてはp型ウェル47との間隔)は、p型ウェル47に近い側から遠ざかる順に広くなっている。たとえば、間隔W1=15μm、間隔W2=17μm、間隔W3=19μmおよび間隔W4=23μm程度であってもよい。
層間絶縁膜38は、p型FLR48を選択的に露出させるコンタクトホール51と、n+型チャネルストップ領域49を選択的に露出させる外周除去領域52とを有している。
フィールドプレート53は、各p型FLR48A〜48Dに一つずつ形成されている。各フィールドプレート53は、層間絶縁膜38のコンタクトホール51内でp型FLR48A〜48Dに接続されている。最も外側でp型FLR48Dに接続されたフィールドプレート53は、層間絶縁膜38上において端面50側に引き出された引き出し部55を有している。引き出し部55の長さは、たとえば、50μm程度であってもよい。
図6は、半導体装置1の製造方法を説明するためのフロー図である。なお、図6は、半導体装置1の製造工程のうち主要工程のみを示すものであり、半導体装置1の製造工程には、図6で示されていない補助工程が含まれていてもよい。
次に、半導体層2に、p型不純物のイオン(たとえばボロン)が選択的に注入され(ステップS1)、注入後、半導体層2が熱処理(ドライブイン拡散)される(ステップS2)。これにより、半導体層2の外周領域15に、p型ウェル47およびp型FLR48が形成される。
次に、たとえば熱酸化処理によって(ステップS4)、ゲートトレンチ16の内壁にゲート絶縁膜24(ゲート酸化膜)が形成される。
次に、たとえばCVD法によって、ポリシリコンゲート25の材料が、不純物を導入しながら堆積される(ステップS5)。ポリシリコンゲート25の材料の堆積は、ゲートトレンチ16を埋め戻し、さらに半導体層2の表面が隠れるまで続けられる。
次に、半導体層2に、n型不純物のイオン(たとえばリン)が選択的に注入され(ステップS7)、注入後、半導体層2が熱処理(ドライブイン拡散)される(ステップS8)。これにより、半導体層2に第2ドリフト領域37(n型ウェル)が形成される。第2ドリフト領域37の形成によって、半導体層2の第2ドリフト領域37よりも裏面側の領域が第1ドリフト領域36として分離される。
次に、図7Cに示すように、半導体層2上に、たとえば酸化シリコンからなるマスク56が形成され(ステップS14)、このマスク56を介して半導体層2が選択的にドライエッチングされる(ステップS15)。これにより、n+型エミッタ領域18を貫通してp型チャネル領域21に達するコンタクトトレンチ20が形成される。
次に、たとえばスパッタ法によって、半導体層2上にエミッタ電極3(電極膜5)が形成される(ステップS19)。
次に、半導体層2がレーザアニール処理されることによって、半導体層2の裏面側にn型半導体領域23およびp+型コレクタ領域7が形成される(ステップS23)。
半導体装置1の使用時には、エミッタ電極3およびコレクタ電極6に対して、エミッタ電極3側が正となる電圧が印加される。この状態で、ゲート電極4とエミッタ電極3との間の電圧(ゲート−エミッタ電圧)より高くなってオン状態に移行すると、ゲートトレンチ16の側面におけるp型チャネル領域21(側部31)にn型のチャネルが形成されて、n+型エミッタ領域18とn−型ドリフト領域22との間が導通する。これにより、n−型ドリフト領域22に電子が供給される。この電子が、p型チャネル領域21、n−型ドリフト領域22およびp+型コレクタ領域7からなるpnpトランジスタのベース電流として作用し、pnpトランジスタが導通する。n+型エミッタ領域18から電子が供給され、p+型コレクタ領域7から正孔が注入されるので、n−型ドリフト領域22には過剰な電子と正孔が蓄積される。これにより、n−型ドリフト領域22で伝導度変調が発生し、n−型ドリフト領域22が高伝導度状態に移行する。こうして、半導体装置1(IGBT)の動作が実現される。
上記の効果のうち、半導体装置1の構造によって、オン電圧を低減できるか否か、およびスイッチング損失の増大を抑制できるか否かを、下記のシミュレーションによって説明する。
<シミュレーションNo.1〜4>
まず、前述の半導体装置1において、n+型凸領域29の不純物濃度が異なること以外は同一の条件で設定した構造に関してシミュレーションを行った。No.1〜4の合計4つのシミュレーションサンプルを検証した。各シミュレーションサンプルの条件は次の通りである。また、n+型凸領域29の不純物濃度を含めた半導体層2の深さ方向の濃度プロファイルを図8Aおよび図8Bに示す。図8Aおよび図8Bは、それぞれ、図4のA−A線およびB−B線に沿って測定したときのプロファイルである。また、図8Aおよび図8Bにおいて、X軸の原点が半導体層2の表面位置であり、X軸の正側がゲートトレンチ16の深さ方向である。図8Bのプロファイルは、サンプルNo.1〜4共にほぼ同じである。
サンプルNo.2:n+型凸領域29の濃度=1.0×1013cm−3
サンプルNo.3:n+型凸領域29の濃度=5.0×1013cm−3
サンプルNo.4:n+型凸領域29の濃度=1.0×1014cm−3
そして、接合温度Tj=175℃、アクティブサイズ=10mm□、およびゲート−エミッタ間電圧Vge=15Vの条件を設定し、サンプルNo.1〜4それぞれのVce−Ic特性を測定した。結果を図9Aおよび図9Bに示す。図9Bは、図9Aの破線XBで囲まれた領域の拡大図である。
さらに、サンプルNo.1〜4それぞれ同一測定条件下のターンオン波形およびターンオフ波形を示すと図10Aおよび図10Bの通りとなる。得られた波形から、各シミュレーションサンプルのターンオン損失Eon、ターンオフ損失Eoffおよびトータル損失Etotal(Eon+Eoff)を求めたところ、表1の結果が得られた。
図11を参照すると、Y軸で示されるスイッチング損失(Etotal)がほぼ一定であるにも関わらず、サンプルNo.2〜4のオン電圧VceがサンプルNo.1に比べて低減できていることが分かる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
2 半導体層
3 エミッタ電極
4 ゲート電極
6 コレクタ電極
7 p+型コレクタ領域
16 ゲートトレンチ
18 n+型エミッタ領域
19 p+型チャネルコンタクト領域
20 コンタクトトレンチ
21 p型チャネル領域
22 n−型ドリフト領域
25 ポリシリコンゲート
27 第1コンタクト領域
28 第2コンタクト領域
29 n+型凸領域
31 側部
33 分離領域
34 n−型端部
35 境界
36 第1ドリフト領域
37 第2ドリフト領域
56 マスク
Claims (15)
- 半導体層と、
前記半導体層の表面部に配置された第1導電型のチャネル領域と、
前記チャネル領域の表面部に配置された第2導電型のエミッタ領域と、
前記半導体層における前記チャネル領域の裏面側に配置された第2導電型のドリフト領域と、
前記半導体層における前記ドリフト領域の裏面側に配置された第1導電型のコレクタ領域と、
前記半導体層の表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達しているゲートトレンチと、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出している第2導電型の凸領域とを含む、半導体装置。 - 前記チャネル領域は、前記凸領域の周囲に回り込む側部を有し、下面側が開放された凹形状に形成されており、
前記チャネル領域の側部と前記ゲートトレンチの側面との間に、前記ドリフト領域の一部からなる半導体領域が配置されている、請求項1に記載の半導体装置。 - 前記凸領域の先端は、前記ドリフト領域の前記半導体領域よりも前記半導体層の表面側に配置されている、請求項2に記載の半導体装置。
- 前記凸領域の第2導電型の不純物濃度は、前記チャネル領域の第1導電型の不純物濃度よりも大きい、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記チャネル領域の第1導電型の不純物濃度が5×1015cm−3〜5×1017cm−3であり、前記凸領域の第2導電型の不純物濃度が5×1015cm−3〜1×1018cm−3である、請求項4に記載の半導体装置。
- 前記凸領域の第2導電型の不純物濃度は、前記ドリフト領域の第2導電型の不純物濃度よりも大きい、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記ドリフト領域の第2導電型の不純物濃度が4×1013cm−3〜1×1015cm−3であり、前記凸領域の第2導電型の不純物濃度が5×1015cm−3〜1×1018cm−3である、請求項6に記載の半導体装置。
- 前記半導体層の表面から前記エミッタ領域を通って前記チャネル領域に達しているコンタクトトレンチと、
前記コンタクトトレンチの底部に配置され、前記チャネル領域よりも高濃度な第1導電型のチャネルコンタクト領域とを含み、
前記凸領域は、前記チャネルコンタクト領域よりも深い位置に配置され、前記チャネルコンタクト領域と対向している、請求項1〜7のいずれか一項に記載の半導体装置。 - 前記凸領域は、前記チャネル領域の一部を挟んで、前記チャネルコンタクト領域と対向している、請求項8に記載の半導体装置。
- 前記チャネルコンタクト領域は、前記凸領域に近い側に配置された第1コンタクト領域と、前記第1コンタクト領域上に配置され、前記第1コンタクト領域よりも低濃度な第2コンタクト領域との二段構造を有しており、
前記第2コンタクト領域が、前記コンタクトトレンチの底部を形成している、請求項8または9に記載の半導体装置。 - 前記ドリフト領域は、前記ゲートトレンチの深さ方向途中において、前記ドリフト領域を少なくとも2つの領域に区画する境界を有しており、
前記2つの領域は、前記境界よりも前記ゲートトレンチの底部側に配置された第1ドリフト領域と、前記第1ドリフト領域の反対側に配置され、前記第1ドリフト領域よりも高濃度な第2ドリフト領域とを含み、
前記チャネル領域は、前記第2ドリフト領域に接するように配置されている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記半導体層は、シリコン基板からなる、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記エミッタ電極に電気的に接続されたエミッタ電極と、
前記コレクタ電極に電気的に接続されたコレクタ電極とを含む、請求項1〜12のいずれか一項に記載の半導体装置。 - 第1導電型のチャネル領域、前記チャネル領域の表面部に配置された第2導電型のエミッタ領域、および前記チャネル領域の裏面側に配置された第2導電型のドリフト領域を有し、その表面から前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達するゲートトレンチを有する半導体層を準備する工程と、
前記ゲートトレンチにゲート電極を埋め込む工程と、
前記チャネル領域の底部に選択的に第2導電型の不純物を注入することによって、前記ゲートトレンチの側面から離れた位置において、前記ドリフト領域から前記チャネル領域側に選択的に突出する凸領域を形成する工程と、
前記半導体層における前記ドリフト領域の裏面側に第1導電型のコレクタ領域を形成する工程とを含む、半導体装置の製造方法。 - 前記半導体層の表面を選択的に覆うマスクを介して前記半導体層をエッチングすることによって、前記半導体層の表面から前記エミッタ領域を通って前記チャネル領域に達するコンタクトトレンチを形成する工程と、
前記マスクを介して前記半導体層に第1導電型の不純物を注入することによって、前記コンタクトトレンチの底部に、前記チャネル領域よりも高濃度なチャネルコンタクト領域を形成する工程とを含み、
前記凸領域を形成する工程は、前記マスクを介して、前記チャネルコンタクト領域を形成するときのエネルギよりも高いエネルギで前記第2導電型の不純物を注入する工程を含む、請求項14に記載の半導体装置の製造方法。
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