WO2024034277A1 - 炭化珪素半導体装置 - Google Patents

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WO2024034277A1
WO2024034277A1 PCT/JP2023/023685 JP2023023685W WO2024034277A1 WO 2024034277 A1 WO2024034277 A1 WO 2024034277A1 JP 2023023685 W JP2023023685 W JP 2023023685W WO 2024034277 A1 WO2024034277 A1 WO 2024034277A1
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trench
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gate
trenches
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PCT/JP2023/023685
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啓樹 奥村
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富士電機株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • trench gate type SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor: MOS type field effect transistor with an insulated gate consisting of a three-layer structure of metal-oxide film-semiconductor
  • SiC silicon carbide
  • a double trench structure is known, which includes a gate trench in which a gate electrode is embedded and a source trench in which a source electrode is embedded and a source contact (electrical contact) with the source electrode is formed along the inner wall. It is.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device.
  • a conventional silicon carbide semiconductor device 110 shown in FIG. 9 is a trench-gate type SiC semiconductor device with a double trench structure including a source trench 111 on the front surface (principal surface on the epitaxial layer 132 side) of a semiconductor substrate 130 made of silicon carbide.
  • -It is a MOSFET.
  • Semiconductor substrate 130 is formed by epitaxially growing an n - type epitaxial layer 132 that will become n - type drift region 102 on n + type starting substrate 131 made of silicon carbide.
  • the n + type starting substrate 131 is the n + type drain region 101 .
  • a portion of the epitaxial layer 132 excluding the diffusion region (p type base region 103, n + type source region 105 and p + + type contact region 106) formed by ion implantation into the epitaxial layer 132 is an n - type drift region. It is 102.
  • a trench gate structure is composed of a p-type base region 103, an n + -type source region 105, a p ++- type contact region 106, a gate trench 107, a gate insulating film 108, and a gate electrode 109 on the front surface side of the semiconductor substrate 130. Ru.
  • One gate trench 107 and one source trench 111 are alternately and repeatedly provided in the first direction X parallel to the front surface of the semiconductor substrate 130 .
  • a unit cell (functional unit of an element) 116 has one gate trench 107 and half of source trenches 111 on both sides of the gate trench 107.
  • the gate trench 107 penetrates the n + type source region 105 and the p type base region 103 from the front surface of the semiconductor substrate 130 in the depth direction Z and terminates inside the n ⁇ type drift region 102 .
  • a gate electrode 109 is provided inside the gate trench 107 with a gate insulating film 108 interposed therebetween.
  • the source trench 111 penetrates the n + -type source region 105 from the front surface of the semiconductor substrate 130 in the depth direction Z.
  • the depth of source trench 111 is greater than or equal to the depth of gate trench 107.
  • One unit cell 116 is configured in a portion between the centers of adjacent source trenches 111 in the first direction X.
  • a source electrode 113 is embedded inside the source trench 111 .
  • a p-type base region 103 extends between the source trench 111 and the n - type drift region 102 along the inner wall of the source trench 111 .
  • a portion 104 of the p-type base region 103 along the bottom surface of the source trench 111 forms an n - type layer at a position deeper on the n + type drain region 101 side than the bottom surface of the gate trench 107.
  • a pn junction with drift region 102 is formed.
  • the electric field applied to the gate insulating film 108 at the bottom of the gate trench 107 can be relaxed by the deep p-type base 104 at the bottom of the source trench 111. Therefore, no p-type region is arranged at a position facing the bottom surface of gate trench 107.
  • the JFET section is a region in the n - type drift region 102 that is adjacent to a channel (n type inversion layer) formed along the gate trench 107 in the p type base region 103 when the SiC-MOSFET is turned on. This is the part that becomes the current path for the main current (drift current) that flows through it.
  • Source trench 111 is exposed through contact hole 112a of interlayer insulating film 112.
  • the source electrode 113 is embedded in the source trench 111 through the contact hole 112a of the interlayer insulating film 112, and is connected to the p-type base region 103, the n + -type source region 105, and the p ++- type contact region 106 on the inner wall of the source trench 111. come into contact with
  • the drain electrode 114 is provided on the entire back surface of the semiconductor substrate 130 (the main surface on the n + type starting substrate 131 side) and is electrically connected to the n + type drain region 101 .
  • a conventional trench gate type SiC-MOSFET has a single trench structure with only a gate trench, and has a p + type region near the bottom of the gate trench for electric field relaxation, and a p + type region at a position opposite to the bottom of the gate trench.
  • a device has been proposed in which the gate trenches are thinned out between adjacent gate trenches (mesa portions) (for example, see Patent Documents 1 and 2 below).
  • Patent Documents 1 and 2 listed below by providing a mesa portion in which the p + type region is not disposed, the area occupied by the trench gate structure with respect to the area of the active region is increased and the on-resistance is reduced.
  • the p-type region for relaxing the electric field near the bottom of gate trench 107 is not placed at a position facing the bottom of gate trench 107.
  • a silicon carbide semiconductor device has the following features.
  • a first semiconductor region of a first conductivity type is provided inside a semiconductor substrate made of silicon carbide.
  • a second semiconductor region of a second conductivity type is provided between the first main surface of the semiconductor substrate and the first semiconductor region.
  • a third semiconductor region of the first conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region.
  • the first trench penetrates the third semiconductor region and the second semiconductor region in the depth direction to reach the first semiconductor region.
  • a gate electrode is provided inside the first trench with a gate insulating film interposed therebetween.
  • the second trench is provided apart from the first trench, penetrates the third semiconductor region in the depth direction to reach a depth equal to or greater than the depth of the first trench, and surrounds the second semiconductor region. being surrounded.
  • a first electrode is provided on the first main surface of the semiconductor substrate, embedded in the second trench, and in contact with the second semiconductor region and the third semiconductor region at an inner wall of the second trench.
  • a second electrode is provided on the second main surface of the semiconductor substrate.
  • the second trenches are arranged at a predetermined pitch in a first direction parallel to the first main surface of the semiconductor substrate.
  • a plurality of first trenches are arranged at a predetermined pitch in the first direction between the second trenches adjacent to each other.
  • the silicon carbide semiconductor device is characterized in that the second trenches are adjacent to each other with a plurality of first trenches in between, and the second trenches are adjacent to each other without sandwiching the first trenches. and between the two trenches alternately and repeatedly in the first direction.
  • a silicon carbide semiconductor device has the following features.
  • a first semiconductor region of a first conductivity type is provided inside a semiconductor substrate made of silicon carbide.
  • a second semiconductor region of a second conductivity type is provided between the first main surface of the semiconductor substrate and the first semiconductor region.
  • a third semiconductor region of the first conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region. The first trench penetrates the third semiconductor region and the second semiconductor region in the depth direction to reach the first semiconductor region.
  • a gate electrode is provided inside the first trench with a gate insulating film interposed therebetween.
  • the second trench is provided apart from the first trench, penetrates the third semiconductor region in the depth direction to reach a depth equal to or greater than the depth of the first trench, and surrounds the second semiconductor region. being surrounded.
  • a first electrode is provided on the first main surface of the semiconductor substrate, embedded in the second trench, and in contact with the second semiconductor region and the third semiconductor region at an inner wall of the second trench.
  • a second electrode is provided on the second main surface of the semiconductor substrate. The total number of the first trenches is greater than the total number of the second trenches.
  • the total area of the first trench is larger than the total area of the second trench.
  • the width of the first trench is narrower than the width of the second trench.
  • the silicon carbide semiconductor device according to the present invention is provided on the first main surface of the semiconductor substrate, is electrically insulated from the first electrode by an interlayer insulating film, and the gate electrode is provided on the first main surface of the semiconductor substrate. It has an electrically connected gate pad.
  • the first trench and the second trench are arranged in the same layout, with a first region facing the first electrode in the depth direction and a second region facing the gate pad in the depth direction. In the second region, an insulating layer is embedded in the second trench.
  • the silicon carbide semiconductor device includes an active region in which the first electrode is arranged, a termination region surrounding the active region, and a space between the active region and the termination region. and a gate runner that is provided in the intermediate region on the first main surface of the semiconductor substrate via an oxide film, surrounds the active region, and is connected to the gate electrode.
  • the first trench and the second trench are arranged in the same layout in both the active region and the intermediate region.
  • An insulating layer is embedded in the second trench in the intermediate region.
  • the number of gate trenches (first trenches) per unit cell can be increased without increasing the number of source trenches (second trenches) that become ineffective regions.
  • the number of channels per unit cell can be increased, and the current density of the drift current can be increased.
  • the silicon carbide semiconductor device is a trench gate type silicon carbide semiconductor device including a source trench, and has the effect of reducing on-resistance.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to a first embodiment, viewed from the front surface side of a semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing the cross-sectional structure taken along section line A-A' in FIG.
  • FIG. 3 is a cross-sectional view showing the cross-sectional structure taken along section line B-B' in FIG.
  • FIG. 4 is a cross-sectional view showing the cross-sectional structure taken along section line C-C' in FIG.
  • FIG. 5 is a cross-sectional view showing the cross-sectional structure taken along section line DD' in FIG.
  • FIG. 6 is a cross-sectional view showing the cross-sectional structure taken along section line E-E' in FIG.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to a first embodiment, viewed from the front surface side of a semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing the cross-section
  • FIG. 7 is an enlarged plan view of the rectangular frame F in FIG.
  • FIG. 8 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to the second embodiment.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device.
  • n or p a layer or region prefixed with n or p means that electrons or holes are the majority carriers, respectively.
  • + and - appended to n and p mean that the impurity concentration is higher or lower than that of a layer or region to which n or p is not appended, respectively.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to a first embodiment, viewed from the front surface side of a semiconductor substrate.
  • 2 to 6 are cross sections showing cross-sectional structures along cutting line AA', cutting line BB', cutting line CC', cutting line DD', and cutting line EE' in FIG. 1, respectively.
  • FIG. 7 is an enlarged plan view of the rectangular frame F in FIG.
  • FIG. 2 shows two adjacent unit cells 16 (functional units of the device) in the active region 51.
  • One unit cell 16 is constituted by a portion between the centers of adjacent source trenches 11 in the first direction X.
  • the structure of the intermediate region 52 is shown in FIGS. 3-5.
  • FIG. 6 shows the structure directly below the gate pad 15 (n + type drain region 1 side).
  • FIG. 7 shows the layout of the gate trench 7 and the source trench 11 near the boundary between the source electrode 13 and the gate pad 15.
  • FIG. 7 shows the vicinity of one corner (vertex of a rectangle) of the gate pad 15
  • the layout of the gate trench 7 and the source trench 11 along the outer periphery of the gate pad 15 is similar to that of the gate trench of the source electrode 13. 7 and source trenches 11.
  • the gate electrode 9 is shown as a "trench gate”
  • the source electrode 13 buried in the source trench 11 is shown as a "source electrode”.
  • FIGS. 3, 4, 6, and 7, the buried insulating layers 22 and 42 embedded in the insulating trenches 21 and 41 are shown as "SiO 2 ".
  • Silicon carbide semiconductor device 10 has one source trench (second trench) in active region 51 on the front surface side of semiconductor substrate (semiconductor chip) 30 made of silicon carbide.
  • ) 11 is a trench gate type SiC-MOSFET with a multi-trench structure including two or more gate trenches (first trenches) 7.
  • Active region 51 is a region in which a main current (drift current) flows in a direction perpendicular to the front surface of semiconductor substrate 30 when silicon carbide semiconductor device 10 is turned on.
  • a plurality of unit cells 16 of SiC-MOSFET having the same structure are arranged adjacent to each other.
  • the active region 51 has, for example, a substantially rectangular planar shape, and is provided substantially at the center of the semiconductor substrate 30 (chip center).
  • a source electrode 13 (first electrode: not shown in FIG. 1, see FIGS. 2 and 3) and a gate pad 15 are provided on the front surface of the semiconductor substrate 30.
  • Source electrode 13 covers almost the entire front surface of semiconductor substrate 30 in active region 51 .
  • the source electrode 13 has, for example, a substantially rectangular planar shape with a portion recessed inward (toward the center of the chip).
  • the source electrode 13 also serves as a source pad (electrode pad).
  • the gate pad 15 has, for example, a substantially rectangular planar shape (not shown).
  • the gate pad 15 is provided, for example, in a partially depressed recess of the source electrode 13 near the boundary between the active region 51 and the intermediate region 52, and has three sides facing the source electrode 13.
  • the edge termination region 53 is a region between the active region 51 and the end of the semiconductor substrate 30 (chip end), and surrounds the active region 51 in a substantially rectangular shape with the intermediate region 52 interposed therebetween.
  • FIG. 1 the boundary between the active region 51 and the intermediate region 52 and the boundary between the intermediate region 52 and the edge termination region 53 are shown by broken lines.
  • a gate runner 48 is provided in the intermediate region 52 between the active region 51 and the edge termination region 53 .
  • the intermediate region 52 is a transition region in which a structure for electrically connecting the trench gate structure of the active region 51 and the breakdown voltage structure of the edge termination region 53 is arranged.
  • the gate runner 48 surrounds the active region 51 in a substantially rectangular shape. Gate runner 48 is connected to gate pad 15.
  • the edge termination region 53 has a function of alleviating the electric field on the front surface side of the semiconductor substrate 30 and maintaining a breakdown voltage.
  • the breakdown voltage is the maximum voltage at which the silicon carbide semiconductor device 10 (SiC-MOSFET) does not malfunction or break down at the operating voltage.
  • the edge termination region 53 includes a plurality of concentric structures surrounding the active region 51, such as a field limiting ring (FLR), a junction termination extension (JTE) structure, or a guard ring.
  • FLR field limiting ring
  • JTE junction termination extension
  • a general breakdown voltage structure (not shown) composed of a p-type region is arranged. For example, in FIG.
  • the innermost p-type region of the plurality of p-type regions constituting the JTE structure is formed by arranging p-type regions with lower impurity concentrations as they move away from the inside (towards the chip end ).
  • a mold area 49 is shown.
  • Semiconductor substrate 30 is formed by epitaxially growing an n - type epitaxial layer 32 that will become n - type drift region (first semiconductor region) 2 on the front surface of n + type starting substrate 31 made of silicon carbide.
  • the semiconductor substrate 30 has a first main surface on the epitaxial layer 32 side as a front surface, and a second main surface on the n + type starting substrate 31 side as a back surface.
  • the n + type starting substrate 31 is the n + type drain region 1 .
  • a portion of the epitaxial layer 32 excluding the p type base region (second semiconductor region) 3, the n + type source region (third semiconductor region) 5, and the p + + type contact region 6 is the n ⁇ type drift region 2. .
  • a trench gate structure is composed of a p-type base region 3, an n + -type source region 5, a p ++- type contact region 6, a gate trench 7, a gate insulating film 8, and a gate electrode 9 on the front surface side of the semiconductor substrate 30. Ru.
  • the p type base region 3, the n + type source region 5, and the p + + type contact region 6 are diffusion regions formed inside the epitaxial layer 32 by ion implantation.
  • P type base region 3 is provided between the front surface of semiconductor substrate 30 and n ⁇ type drift region 2 over the entire active region 51 and intermediate region 52 .
  • the n + -type source region 5 is formed between the front surface of the semiconductor substrate 30 and the p-type base region 3 over substantially the entire region (first region) 51 a directly under the source electrode 13 . are located adjacent to each other.
  • the region 51a directly under the source electrode 13 is a portion of the active region 51 excluding the region (second region) 51b directly under the gate pad 15.
  • the n + -type source region 5 is in ohmic contact with the source electrode 13 on the front surface of the semiconductor substrate 30 .
  • the p ++ type contact region 6 is provided between the bottom surface of the source trench 11 and the p-type base deep portion 4, which will be described later, and in contact with the p-type base deep portion 4.
  • the p ++ type contact region 6 is in ohmic contact with the source electrode 13 at the bottom of the source trench 11 .
  • the p ++ type contact region 6 may be provided partially on the bottom surface of the source trench 11 or may be provided over the entire bottom surface of the source trench 11 .
  • the p ++ type contact region 6 may penetrate the p type base deep portion 4 in the depth direction Z and be in contact with the n ⁇ type drift region 2 .
  • the p ++ type contact region 6 may not be provided.
  • One unit cell 16 is composed of two or more (two in FIGS. 2 to 7) gate trenches 7 and one source trench 11. Specifically, one source trench 11 is arranged for every two or more gate trenches 7 arranged apart from each other in the first direction X parallel to the front surface of the semiconductor substrate 30. Two or more gate trenches 7 and one source trench 11 are alternately and repeatedly arranged in the first direction X. That is, between source trenches 11 that are arranged at a predetermined pitch in the first direction X and adjacent to each other, two or more gate trenches 7 are arranged at a predetermined pitch in the first direction X, apart from the source trenches 11 . The total number of gate trenches 7 is greater than the total number of source trenches 11 within the plane of semiconductor substrate 30 .
  • the number of gate trenches 7 per unit cell By increasing the number of gate trenches 7 per unit cell, a channel (an inverted n-type layer) can be increased. Therefore, compared to the conventional structure having only one gate trench 107 in one unit cell 116 (see FIG. 9), the current density of the drift current flowing through the channel increases and the on-resistance is reduced. On the other hand, as the number of gate trenches 7 per unit cell increases, the electric field relaxation effect near the bottom of the gate trench 7 by the p-type base deep portion 4, which will be described later, on the bottom of the source trench 11 becomes smaller. Therefore, the number of gate trenches 7 per unit cell is preferably about three at most.
  • the on-resistance is further reduced.
  • the total area of gate trench 7 may be, for example, more than half the area of active region 51.
  • the distance w11 between adjacent gate trenches 7 (mesa portions) is approximately the same between all adjacent gate trenches 7.
  • the distance w11 between adjacent gate trenches 7 is changed to the distance w12 between adjacent gate trenches 7 and source trenches 11 (mesa portion). Since it is easier to make the cell pitch narrower than the cell pitch, it is easier to reduce the cell pitch.
  • the conventional structure only one gate trench 107 is arranged in one unit cell 116, so when the number of gate trenches 107 is increased by one, the number of source trenches 111 is also increased by one. Therefore, one unit cell 116 is formed in each of the two gate trenches 107, and a total of two unit cells 116 are arranged.
  • one unit cell 16 can be configured without increasing the number of source trenches 11.
  • Two gate trenches 7 can be arranged with a width (width in the first direction X) less than two gate trenches. Therefore, compared to the conventional structure, the total area of the gate trench 7 relative to the area of the active region can be increased.
  • the margin of the region where the source trenches 11 are formed can be widened.
  • the depth d2 of the source trench 11 the depth of the front surface of the semiconductor substrate 30
  • the source trench 11 is formed in a different etching process than the gate trench 7. It is useful because it The deeper the depth d2 of the source trench 11, the easier the etching progresses in the direction parallel to the front surface of the semiconductor substrate 30. For this reason, it is preferable to widen the margin of the region where the source trench 11 is formed.
  • the distance between the sidewalls on the source trench 11 side of each gate trench 7 closest to both source trenches 11 may be approximately the same as the width w2 of the source trench 11 in the first direction X.
  • the layout pattern of the insulating trenches (second trenches) 21 and 41 which will be described later, can be in the form of stripes with substantially the same spacing w13 and w14 as the spacing w12 between the gate trench 7 and the source trench 11. Therefore, the mask pattern for forming the source trench 11 and the insulating trenches 21 and 41 can be made uniform.
  • the width w1 of the gate trench 7 in the first direction X is preferably narrower than the width w2 of the source trench 11 in the first direction X. Specifically, the width w1 of the gate trench 7 in the first direction X is preferably less than 1/2 the width w2 of the source trench 11 in the first direction X, for example. Thereby, the effect (increased current density of drift current) obtained by arranging two or more gate trenches 7 per unit cell can be further obtained.
  • the width w1 of the gate trench 7 in the first direction X and the width w2 of the source trench 11 in the first direction X may be substantially the same.
  • the terms "substantially the same width” and “substantially the same spacing” mean the same width and the same spacing, respectively, within a range including tolerances due to manufacturing process variations.
  • Gate trench 7 penetrates n + -type source region 5 and p-type base region 3 from the front surface of semiconductor substrate 30 in depth direction Z, and terminates inside n - -type drift region 2 .
  • Only the n ⁇ type drift region 2 is arranged between the bottom surface of the gate trench 7 and the n + type drain region 1 , and the bottom surface of the gate trench 7 is surrounded by the n ⁇ type drift region 2 . Therefore, compared to the case where a p-type region for electric field relaxation is arranged at the bottom of the gate trench 7, the width of the JFET section becomes wider and the JFET resistance is significantly reduced.
  • the JFET section is a portion of the n - type drift region 2 that is adjacent to the channel and serves as a current path for a drift current.
  • a gate electrode 9 made of, for example, polysilicon (poly-Si) is provided inside the gate trench 7 with a gate insulating film 8 interposed therebetween.
  • the gate trench 7 and the source trench 11 extend linearly in a second direction Y that is parallel to the front surface of the semiconductor substrate 30 and perpendicular to the first direction X (that is, in a stripe pattern throughout the active region 51). ing. Two or more gate trenches 7 and one source trench 11 are alternately and repeatedly arranged in the first direction X, and two or more gate trenches 7 and one source trench 11 are alternately arranged in the second direction Y. May be arranged repeatedly.
  • the gate trenches 7 and the source trenches 11 have a substantially rectangular planar shape and are scattered in the form of islands (that is, in a matrix throughout the active region 51), and a plurality of unit cells 16 are arranged adjacent to each other in the first direction X. At the same time, a plurality of unit cells 16 are arranged adjacent to each other in the second direction Y.
  • the source trench 11 extends from the front surface of the semiconductor substrate 30 through the n + type source region 5 in the depth direction Z, and is located at approximately the same depth as the bottom surface of the gate trench 7 or from the bottom surface of the gate trench 7. It also reaches a deep position on the n + type drain region 1 side.
  • the term "substantially the same depth” means that the depths are the same within a range including tolerances due to manufacturing process variations (for example, within ⁇ 10%, preferably within ⁇ 5%).
  • the width w2 of the source trench 11 in the first direction X is made approximately the same as the width w1 of the gate trench 7 in the first direction X. This allows the source trench 11 to be formed simultaneously with the gate trench 7, thereby simplifying the manufacturing process.
  • a source electrode 13 is embedded inside the source trench 11 .
  • p-type base region 3 extends along the inner wall of source trench 11.
  • a source contact (electrical contact) between the source electrode and p-type base region 3 and p ++- type contact region 6 is formed.
  • the gate characteristics will not be adversely affected. Not as good as that.
  • the source electrode 13 buried in the source trench 11 is located closer to the n + type drain region 1 than the gate electrode 9 buried in the gate trench 7, the gate characteristics are not adversely affected.
  • a portion 4 of the p-type base region 3 along the bottom surface of the source trench 11 surrounds the entire bottom surface of the source trench 11.
  • the deep p-type base portion 4 at the bottom of the source trench 11 forms a pn junction with the n - type drift region 2 at a position deeper on the n + type drain region 1 side than the bottom surface of the gate trench 7 .
  • the electric field applied to the gate insulating film 8 on the bottom surface is relaxed.
  • the source trench 11 by providing the source trench 11 and performing ion implantation of p-type impurity to form the p-type base region 3 on the bottom surface of the source trench 11, the side of the n + type drain region 1 from the bottom surface of the gate trench 7 is formed.
  • the p-type base deep portion 4 can be formed at a deep position without variation in impurity concentration.
  • the entire surface of the front surface of the semiconductor substrate 30 in the active region 51 and the intermediate region 52 and the entire inner wall of the source trench 11 are formed.
  • p-type impurity ions are implanted to form the p-type base region 3.
  • the p-type base region 3 is formed in the surface region of the front surface of the semiconductor substrate 30 in the active region 51 and the intermediate region 52 and the entire surface region of the inner wall of the source trench 11.
  • a portion along the bottom surface of the source trench 11 becomes the p-type base deep portion 4. Therefore, there is no need for ion implantation with high acceleration energy or for epitaxially growing the epitaxial layer 32 in multiple stages.
  • the thickness t2 of the p-type base deep portion 4 is the thickness of the p-type base region 3 (p It may be thicker than the thickness t1 of the part of the mold base region 3 (between the front surface of the semiconductor substrate 30 and the n - type drift region 2).
  • p-type impurity ions may be further ion-implanted into the bottom surface of the source trench 11 when forming the p-type base region 3. good.
  • the thickness t2 of the p-type base deep portion 4 of the p-type base region 3 can be reduced. It can be relatively thick.
  • a trench 21 (hereinafter referred to as an insulating trench) in which a buried insulating layer 22 is buried is provided in a region 51b directly below the gate pad 15.
  • the p-type base region 3 extends from the active region 51 along the inner wall of the insulating trench 21 and surrounds the entire bottom surface of the insulating trench 21 .
  • the insulation trenches 21 extend in the second direction Y in a striped shape.
  • the width w3 of the insulation trench 21 in the first direction X is preferably approximately the same as the width w2 of the source trench 11 in the first direction X, for example.
  • the distance w13 between adjacent insulating trenches 21 is preferably approximately the same as the distance w12 between adjacent gate trenches 7 and source trenches 11, for example.
  • the insulating trenches 21 are arranged in a stripe shape with the above dimensions, and the distance w10 between the outermost sidewalls of the gate trenches 7 adjacent to each other in the region 51a directly below the source electrode 13 is set so that the distance w10 between the outermost sidewalls of the gate trenches 7 and the source trenches 11 that are adjacent to each other is
  • the interval w12 is set to be approximately the same as the interval w12 between the two.
  • the insulating trenches 21 are arranged in stripes that alternately and repeatedly face the source trenches 11 and all the gate trenches 7 between the adjacent source trenches 11 in the second direction Y (see FIG. 7). .
  • the p-type base regions 3 between adjacent insulating trenches 21 and the p-type base regions 3 between adjacent gate trenches 7 and source trenches 11 are connected by substantially the same widths w12 and w13, and are connected in the second direction. Extends in a straight line in Y.
  • the p-type base region 3 directly under the gate pad 15 has a function of suppressing the potential of the region 51b directly under the gate pad 15 from rising due to a steep rise in the voltage applied to the drain electrode 14.
  • a portion 23 of the p-type base region 3 along the bottom surface of the insulating trench 21 (hereinafter referred to as the deep p-type base) becomes an n + type drain. It is formed at a deep position on the region 1 side.
  • the thickness t3 of the p-type base deep portion 23 is approximately the same as the thickness t2 of the p-type base deep portion 4 at the bottom of the source trench 11, for example.
  • the p-type base deep portion 23 can be formed at substantially the same depth as the p-type base deep portion 4.
  • the lower surface of the p-type base region 3 (the surface on the n + type drain region 1 side) is ) may be substantially flat.
  • the region 51b directly under the gate pad 15 is a region that has a substantially rectangular planar shape with substantially the same dimensions as the gate pad 15 or slightly larger than the gate pad 15, and faces the entire surface of the gate pad 15. be.
  • a p ++ type contact region 24 is provided between the bottom surface of the insulating trench 21 and the p type base deep portion 23 in contact with the p type base deep portion 23, similar to the p ++ type contact region 6 on the bottom surface of the source trench 11. It may be.
  • Interlayer insulating film 12 is provided over the entire front surface of semiconductor substrate 30 and covers gate electrode 9 .
  • a plurality of contact holes 12a to 12c penetrating the interlayer insulating film 12 in the depth direction Z are provided.
  • the source trench 11 is exposed in the contact hole 12a.
  • N + type source regions 5 between adjacent gate trenches 7 are exposed in contact hole 12b.
  • a gate polysilicon wiring layer 46, which will be described later, in the intermediate region 52 is exposed in the contact hole 12c.
  • the source electrode 13 is embedded in the source trench 11 through the contact hole 12a of the interlayer insulating film 12, and is connected to the p-type base region 3, the n + -type source region 5, and the p ++- type contact region 6 on the inner wall of the source trench 11. come into contact with
  • a gate pad 15 is provided on the interlayer insulating film 12 in the active region 51 .
  • the source electrode 13 and the gate pad 15 are metal electrode layers provided on the same level and electrically insulated from each other by the interlayer insulating film 12.
  • Gate pad 15 faces insulating trench 21 , buried insulating layer 22 , and deep p-type base 23 via interlayer insulating film 12 . All gate electrodes 9 are electrically connected to the gate pad 15 via a gate runner 48 .
  • the drain electrode (second electrode) 14 is provided on the entire back surface of the semiconductor substrate 30 (the back surface of the n + type starting substrate 31). The drain electrode 14 is in ohmic contact with the back surface of the semiconductor substrate 30 and is electrically connected to the n + type drain region 1 (n + type starting substrate 31).
  • a gate trench 7 extending from the active region 51 and an insulating trench 41 filled with a buried insulating layer 42 are provided.
  • the p-type base region 3 extends from the active region 51 along the inner wall of the insulating trench 41 and surrounds the entire bottom surface of the insulating trench 41 .
  • the width w4 of the insulating trench 41 in the first direction X is, for example, approximately the same as the width w2 of the source trench 11 in the first direction X.
  • the insulating trench 41 is provided facing the source trench 11 in the second direction Y on a pair of opposite sides parallel to the first direction Two or more gate trenches 7 are scattered in the direction X (FIG. 4).
  • the insulating trench 41 extends in a straight line (or stripe shape) in the second direction Y over the entire area of the pair of opposite sides in the intermediate region 52 in a pair of opposite sides parallel to the second direction Y (see FIG. 5).
  • the entire area of the insulating trench 41 faces a pair of opposite sides parallel to the second direction Y of the gate runner 48 in the depth direction Z.
  • the insulating trenches 41 are located in the second direction on a pair of opposite sides parallel to the second direction Y of the intermediate region 52. Two or more gate trenches 7 may be scattered in the direction Y (not shown).
  • a portion 43 of the p-type base region 3 along the bottom surface of the insulating trench 41 (hereinafter referred to as the p-type deep part) is deep toward the n + type drain region 1 side. formed in position.
  • the thickness t4 of the p-type base deep portion 43 is approximately the same as the thickness t2 of the p-type base deep portion 4 at the bottom of the source trench 11, for example.
  • a p ++ type contact region 44 is provided between the bottom surface of the insulating trench 41 and the p type base deep portion 43 in contact with the p type base deep portion 43, similar to the p ++ type contact region 6 on the bottom surface of the source trench 11. It may be.
  • the p-type base region 3 of the intermediate region 52 surrounds the active region 51 in a substantially rectangular shape along the boundary between the active region 51 and the intermediate region 52.
  • the p-type base region 3 of the intermediate region 52 has a function of making the electric field uniform within the plane of the front surface of the semiconductor substrate 30 in the intermediate region 52.
  • a field oxide film 45 is provided between the front surface of semiconductor substrate 30 and interlayer insulating film 12 in intermediate region 52 and edge termination region 53 .
  • Field oxide film 45 may extend between the front surface of semiconductor substrate 30 and interlayer insulating film 12 in active region 51 so as to face the entire surface of gate pad 15 .
  • the buried insulating layers 22 and 42 may be formed simultaneously with the field oxide film 45.
  • a gate polysilicon wiring layer 46 is provided between the field oxide film 45 and the interlayer insulating film 12 in the intermediate region 52.
  • a gate electrode 9 is connected to the gate polysilicon wiring layer 46 at the end of the gate trench 7 in the longitudinal direction (second direction Y).
  • a gate metal wiring layer 47 is provided on the gate polysilicon wiring layer 46 via the contact hole 12c of the interlayer insulating film 12. Gate metal wiring layer 47 is connected to gate pad 15 .
  • Gate polysilicon wiring layer 46 and gate metal wiring layer 47 surround active region 51 and form gate runner 48 .
  • Gate runner 48 faces p-type base region 3, p-type base deep portion 43, insulating trench 41, and buried insulating layer 42 via an insulating layer (field oxide film 45 and interlayer insulating film 12).
  • silicon carbide semiconductor device 10 SiC-MOSFET
  • SiC-MOSFET silicon carbide semiconductor device 10
  • a positive voltage is applied to the drain electrode 14 with respect to the source electrode 13 (forward bias between the drain and source), and the p ++ type contact region 6, the p type base region 3, and the n - type drift region 2 and n + type drain region 1 are reverse biased.
  • the SiC-MOSFET maintains the off state.
  • a voltage equal to or higher than the gate threshold voltage is applied to the gate electrode 9 while a positive voltage is applied to the drain electrode 14 with respect to the source electrode 13, the side wall of the gate trench 7 in the p-type base region 3 A channel (n-type inversion layer) is formed along the line.
  • a main current drift current
  • drift current flows from the n + -type drain region 1 through the n - -type drift region 2 and the channel toward the n + -type source region 5, turning on the SiC-MOSFET.
  • the conventional structure having only one gate trench 107 in one unit cell 116 see FIG. 9
  • two channels are formed per unit cell.
  • two or more gate trenches 7 are arranged in one unit cell 16, thereby forming four or more channels per unit cell.
  • the number of gate trenches per unit cell increases.
  • the number of channels per cell can be increased. Therefore, compared to the conventional structure having only one gate trench in one unit cell (see FIG. 9), the current density of the drift current flowing through the channel increases and the on-resistance is reduced.
  • the number of gate trenches can be increased without increasing the number of source trenches that become invalid regions that do not function as MOSFETs.
  • Two gate trenches can be placed in an area less than two unit cells in the conventional structure, and the total area of the gate trenches relative to the area of the active region can be increased compared to the conventional structure, resulting in a lower on-resistance. Reduced.
  • FIG. 8 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to the second embodiment.
  • the layout of silicon carbide semiconductor device 60 according to the second embodiment when viewed from the front side of semiconductor substrate 30 is the same as that of embodiment 1 (see FIG. 1).
  • Silicon carbide semiconductor device 60 according to Embodiment 2 differs from silicon carbide semiconductor device 10 according to Embodiment 1 (see FIGS. 1 to 7) in that between source trenches 11 adjacent to each other with gate trench 7 in between, The point is that source trenches 11 adjacent to each other without gate trenches 7 in between are alternately repeated in the first direction X.
  • two or more (two in FIG. 8) gate trenches 7 and two source trenches 11 are alternately and repeatedly arranged in the first direction
  • Unit cells 61 are arranged apart from each other in the first direction X.
  • one unit cell 61 is formed in a portion between the centers in the first direction X of source trenches 11 that are adjacent to each other with two or more gate trenches 7 in between.
  • the space between adjacent unit cells 61 is between the centers in the first direction X of source trenches 11 that are adjacent to each other with only the p-type base region 3 in between, and is an invalid region 62 that does not function as a MOSFET.
  • the contact area between the source electrode 13 and the p-type base region 3 increases, the contact area between the p ++ -type contact region 6 and the p-type base region 3, the n - type drift region 2, and the n + -type drain region 1 increases.
  • the area of the parasitic diode (body diode) formed by the pn junction increases. Therefore, the forward voltage Vf of the body diode can be lowered.
  • the width of the contact hole 12a that exposes the source trench 11 becomes wider, so that it is easier to embed the source electrode 13 in the source trench 11, and a cavity is formed inside the source electrode 13. is less likely to occur. Therefore, it is possible to suppress the plating film formed on the source electrode 13 for wire bonding from penetrating into the semiconductor substrate 30 side.
  • the flatness of the source electrode 13 within the contact hole 12a is improved.
  • the edge of the step formed on the surface of the source electrode 13 due to the height difference between the interlayer insulating film 12 and the front surface of the semiconductor substrate 30 (source electrode 13 ) becomes gentle. Therefore, the flatness of the source electrode 13 is improved over the entire surface of the source electrode 13, making it easier to bond the bonding wire to the surface of the source electrode 13. Furthermore, it is possible to suppress local stress from being applied to the source electrode 13 during wire bonding.
  • the distance w21 between adjacent source trenches 11 arranged in the same invalid region 62 is, for example, approximately the same as the distance w12 between the gate trenches 7 and source trenches 11 adjacent to each other.
  • the active region is Since the patterns of the mesa portions (semiconductor portions sandwiched between adjacent trenches) can be aligned in the plane of the gate trench 51, it is easy to form the gate trenches 7 and the source trenches 11.
  • Three or more source trenches 11 may be adjacent to each other in the first direction X in the same invalid region 62, but as the number of source trenches 11 increases, the operating region of the MOSFET becomes narrower. As the number of gate trenches 7 per unit cell increases, the electric field relaxation effect near the bottom of the gate trench 7 due to the p-type base deep portion 4 at the bottom of the source trench 11 becomes smaller.
  • the number of gate trenches 7 is at most two more than the number of source trenches 11 arranged in the same invalid region 62, and preferably one more.
  • the same effects as the first embodiment can be obtained. Further, according to the second embodiment, since the plurality of unit cells are arranged apart from each other, the embedding of the source electrode into the source trench is improved, and the flatness of the source electrode is improved.
  • the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit of the present invention. Furthermore, in each of the embodiments, the first conductivity type is n type and the second conductivity type is p type, but the present invention can be similarly applied even if the first conductivity type is p type and the second conductivity type is n type. It works.
  • the silicon carbide semiconductor device according to the present invention is useful for power semiconductor devices used in power conversion devices, power supply devices of various industrial machines, and the like.

Landscapes

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Abstract

単位セル（１６）は、互いに隣り合うソーストレンチ（１１）の中心間の部分であり、２つ以上のゲートトレンチ（７）および１つのソーストレンチ（１１）を有し、４つ以上のチャネルが形成される。２つ以上のゲートトレンチ（７）と１つのソーストレンチ（１１）とは半導体基板（３０）のおもて面に平行な方向に交互に繰り返し配置される。ゲートトレンチ（７）の総数は、ソーストレンチ（１１）の総数よりも多い。ゲートトレンチ（７）の総面積は、ソーストレンチ（１１）の総面積よりも大きい。ゲートトレンチ（７）の幅（ｗ１）は、ソーストレンチ（１１）の幅（ｗ２）以下である。ソーストレンチ（１１）の深さ（ｄ２）は、ゲートトレンチ（７）の深さ（ｄ１）以上である。ソーストレンチ（１１）の底面のｐ型ベース深部（４）は、ゲートトレンチ（７）の底面付近の電界を緩和する。これによって、オン抵抗を低減させることができる。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関する。
　従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）として、ゲート電極が埋め込まれたゲートトレンチと、ソース電極が埋め込まれてソース電極とのソースコンタクト（電気的接触部）が内壁に沿って形成されるソーストレンチと、を設けたダブルトレンチ構造が公知である。
　従来の炭化珪素半導体装置の構造について説明する。図９は、従来の炭化珪素半導体装置の構造を示す断面図である。図９に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面（エピタキシャル層１３２側の主面）側にソーストレンチ１１１を備えたダブルトレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１３０は、炭化珪素からなるｎ+型出発基板１３１上にｎ-型ドリフト領域１０２となるｎ-型のエピタキシャル層１３２をエピタキシャル成長させてなる。
　ｎ+型出発基板１３１は、ｎ+型ドレイン領域１０１である。エピタキシャル層１３２のうち、エピタキシャル層１３２へのイオン注入により形成される拡散領域（ｐ型ベース領域１０３、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６）を除く部分がｎ-型ドリフト領域１０２である。半導体基板１３０のおもて面側のｐ型ベース領域１０３、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、ゲートトレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９でトレンチゲート構造が構成される。
　ゲートトレンチ１０７とソーストレンチ１１１とが半導体基板１３０のおもて面に平行な第１方向Ｘに１つずつ交互に繰り返し設けられる。単位セル（素子の機能単位）１１６はゲートトレンチ１０７を１つに対して、ゲートトレンチ１０７の両側にソーストレンチ１１１の半分ずつを有する。ゲートトレンチ１０７は、深さ方向Ｚに半導体基板１３０のおもて面からｎ+型ソース領域１０５およびｐ型ベース領域１０３を貫通してｎ-型ドリフト領域１０２の内部で終端する。ゲートトレンチ１０７の内部には、ゲート絶縁膜１０８を介してゲート電極１０９が設けられている。
　ソーストレンチ１１１は、深さ方向Ｚに半導体基板１３０のおもて面からｎ+型ソース領域１０５を貫通する。ソーストレンチ１１１の深さは、ゲートトレンチ１０７の深さ以上である。互いに隣り合うソーストレンチ１１１の第１方向Ｘの中心間の部分で１つの単位セル１１６が構成される。ソーストレンチ１１１の内部には、ソース電極１１３が埋め込まれている。ソーストレンチ１１１とｎ-型ドリフト領域１０２との間には、ソーストレンチ１１１の内壁に沿ってｐ型ベース領域１０３が延在している。
　ｐ型ベース領域１０３の、ソーストレンチ１１１の底面に沿った部分（以下、ｐ型ベース深部とする）１０４によって、ゲートトレンチ１０７の底面よりもｎ+型ドレイン領域１０１側に深い位置にｎ-型ドリフト領域１０２とのｐｎ接合が形成される。ダブルトレンチ構造では、このソーストレンチ１１１の底面のｐ型ベース深部１０４によって、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和可能である。このため、ゲートトレンチ１０７の底面に対向する位置にｐ型領域は配置されていない。
　ゲートトレンチ１０７の底面に対向する位置にｐ型領域を配置しないことで、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）部の幅が広くなり、ＪＦＥＴ抵抗が大幅に低減されるため、オン抵抗が低減される。ＪＦＥＴ部とは、ｎ-型ドリフト領域１０２のうち、ＳｉＣ－ＭＯＳＦＥＴのオン時にｐ型ベース領域１０３にゲートトレンチ１０７に沿って形成されるチャネル（ｎ型の反転層）に隣接して当該チャネルを通って流れる主電流（ドリフト電流）の電流経路となる部分である。
　ソーストレンチ１１１は、層間絶縁膜１１２のコンタクトホール１１２ａに露出されている。ソース電極１１３は、層間絶縁膜１１２のコンタクトホール１１２ａを介してソーストレンチ１１１に埋め込まれ、ソーストレンチ１１１の内壁においてｐ型ベース領域１０３、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６に接する。ドレイン電極１１４は、半導体基板１３０の裏面（ｎ+型出発基板１３１側の主面）の全面に設けられて、ｎ+型ドレイン領域１０１に電気的に接続されている。
　従来のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴとして、ゲートトレンチのみを備えたシングルトレンチ構造であって、ゲートトレンチの底面近傍の電界緩和のためのｐ+型領域を、ゲートトレンチ底面に対向する位置にはすべて配置し、互いに隣り合うゲートトレンチ間（メサ部）には間引いて配置した装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１，２では、当該ｐ+型領域を配置しないメサ部を設けることで、活性領域の面積に対するトレンチゲート構造の占める面積を広くしてオン抵抗を低減させている。
特許第６９１９１５９号公報 特許第５７５１２１３号公報
　しかしながら、従来の炭化珪素半導体装置１１０（図９参照）では、ダブルトレンチ構造として、ゲートトレンチ１０７の底面近傍の電界緩和のためのｐ型領域をゲートトレンチ１０７の底面に対向する位置に配置しないことで低オン抵抗化が可能であるが、１つの単位セル１１６にゲートトレンチ１０７を１つに対して、ゲートトレンチ１０７の両側にソーストレンチ１１１の半分ずつを配置する必要がある。このため、セルピッチ（単位セル１１６の配置の間隔）をシュリンク（縮小）することが難しく、オン抵抗をさらに低減させることが難しい。
　この発明は、上述した従来技術による課題を解消するため、ソーストレンチを備えたトレンチゲート型の炭化珪素半導体装置であって、オン抵抗を低減させることができる炭化珪素半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。第１トレンチは、深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。
　第２トレンチは、前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれている。第１電極は、前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する。第２電極は、前記半導体基板の第２主面に設けられている。前記第２トレンチは、前記半導体基板の第１主面に平行な第１方向に所定ピッチで配置されている。互いに隣り合う前記第２トレンチの間に、前記第１方向に所定ピッチで複数の前記第１トレンチが配置されている。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、複数の前記第１トレンチを挟んで互いに隣り合う前記第２トレンチの間と、前記第１トレンチを挟まずに互いに隣り合う前記第２トレンチの間と、を前記第１方向に交互に繰り返し有することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。第１トレンチは、深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。
　前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第２トレンチは、前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれている。第１電極は、前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する。第２電極は、前記半導体基板の第２主面に設けられている。前記第１トレンチの総数は、前記第２トレンチの総数よりも多い。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１トレンチの総面積は、前記第２トレンチの総面積よりも大きいことを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１トレンチの幅は、前記第２トレンチの幅よりも狭いことを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面の上に設けられ、層間絶縁膜によって前記第１電極と電気的に絶縁され、前記ゲート電極が電気的に接続されたゲートパッドを備える。前記第１トレンチおよび前記第２トレンチは、深さ方向に前記第１電極に対向する第１領域および深さ方向に前記ゲートパッドに対向する第２領域ともに同じレイアウトで配置されている。前記第２領域において前記第２トレンチに絶縁層が埋め込まれていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１電極が配置された活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間の中間領域と、前記中間領域において前記半導体基板の第１主面に酸化膜を介して設けられ、前記活性領域の周囲を囲む、前記ゲート電極が連結されたゲートランナーと、を備える。前記第１トレンチおよび前記第２トレンチは、前記活性領域および前記中間領域ともに同じレイアウトで配置されている。前記中間領域において前記第２トレンチに絶縁層が埋め込まれていることを特徴とする。
　上述した発明によれば、無効領域となるソーストレンチ（第２トレンチ）を増やすことなく、１単位セル当たりのゲートトレンチ（第１トレンチ）の個数を増加させることができる。これによって、１単位セル当たりのチャネルの個数を増やすことができ、ドリフト電流の電流密度を増大させることができる。
　本発明にかかる炭化珪素半導体装置によれば、ソーストレンチを備えたトレンチゲート型の炭化珪素半導体装置であって、オン抵抗を低減させることができるという効果を奏する。
図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図４は、図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。 図５は、図１の切断線Ｄ－Ｄ’における断面構造を示す断面図である。 図６は、図１の切断線Ｅ－Ｅ’における断面構造を示す断面図である。 図７は、図１の矩形枠Ｆを拡大して示す平面図である。 図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図９は、従来の炭化珪素半導体装置の構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～６は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’、切断線Ｃ－Ｃ’、切断線Ｄ－Ｄ’および切断線Ｅ－Ｅ’における断面構造を示す断面図である。図７は、図１の矩形枠Ｆを拡大して示す平面図である。図２には、活性領域５１の隣接する２つの単位セル１６（素子の機能単位）を示す。互いに隣り合うソーストレンチ１１の第１方向Ｘの中心間の部分で１つの単位セル１６が構成される。図３～５には、中間領域５２の構造を示す。図６には、ゲートパッド１５の直下（ｎ+型ドレイン領域１側）の構造を示す。
　図７には、ソース電極１３とゲートパッド１５との境界近傍のゲートトレンチ７およびソーストレンチ１１のレイアウトを示す。図７には、ゲートパッド１５の１つのコーナー（矩形の頂点部）近傍を示すが、ゲートパッド１５の外周に沿った部分のゲートトレンチ７およびソーストレンチ１１のレイアウトは、ソース電極１３のゲートトレンチ７およびソーストレンチ１１に応じたレイアウトとなる。図７では、ゲート電極９に「トレンチゲート」と図示し、ソーストレンチ１１に埋め込まれたソース電極１３に「ソース電極」と図示する。図３，４，６，７では、絶縁トレンチ２１，４１に埋め込まれた埋込絶縁層２２，４２に「ＳｉＯ2」と図示する。
　図１～７に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域５１において、炭化珪素からなる半導体基板（半導体チップ）３０のおもて面側に、１つのソーストレンチ（第２トレンチ）１１に対して２つ以上のゲートトレンチ（第１トレンチ）７を備えたマルチトレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。活性領域５１は、炭化珪素半導体装置１０のオン時に半導体基板３０のおもて面に垂直な方向に主電流（ドリフト電流）が流れる領域である。活性領域５１には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セル１６が隣接して配置される。活性領域５１は、例えば略矩形状の平面形状を有し、半導体基板３０の略中央（チップ中央）に設けられている。
　活性領域５１において、半導体基板３０のおもて面上には、ソース電極１３（第１電極：図１には不図示、図２，３参照）およびゲートパッド１５が設けられている。ソース電極１３は、活性領域５１において半導体基板３０のおもて面のほぼ全面を覆う。ソース電極１３は、例えば一部を内側（チップ中央側）に凹ませた略矩形状の平面形状を有する。ソース電極１３は、ソースパッド（電極パッド）を兼ねる。ゲートパッド１５は、例えば、略矩形状の平面形状を有する（不図示）。ゲートパッド１５は、例えば、活性領域５１と中間領域５２との境界近傍においてソース電極１３の一部凹んだ凹部内に設けられ、ソース電極１３に３辺が対向する。
　エッジ終端領域５３は、活性領域５１と半導体基板３０の端部（チップ端部）との間の領域であり、中間領域５２を介して活性領域５１の周囲を略矩形状に囲む。図１には、活性領域５１と中間領域５２との境界と、中間領域５２とエッジ終端領域５３との境界と、を破線で示す。活性領域５１とエッジ終端領域５３との間の中間領域５２には、ゲートランナー４８が設けられている。中間領域５２は、活性領域５１のトレンチゲート構造と、エッジ終端領域５３の耐圧構造と、を電気的に接続するための構造が配置された遷移領域である。ゲートランナー４８は、活性領域５１の周囲を略矩形状に囲む。ゲートランナー４８は、ゲートパッド１５に連結されている。
　エッジ終端領域５３は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）が使用電圧で誤動作や破壊を起こさない最大の電圧である。エッジ終端領域５３には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造又はガードリング等が、活性領域５１の周囲を同心状に囲む複数のｐ型領域で構成される一般的な耐圧構造（不図示）が配置される。例えば、図３には、内側から外側（チップ端部側）へ離れるにしたがって不純物濃度の低いｐ型領域を配置してなるＪＴＥ構造を構成する複数のｐ型領域のうちの最も内側のｐ-型領域４９を示す。
　半導体基板３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域（第１半導体領域）２となるｎ-型のエピタキシャル層３２をエピタキシャル成長させてなる。半導体基板３０は、エピタキシャル層３２側の第１主面をおもて面とし、ｎ+型出発基板３１側の第２主面を裏面とする。ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。エピタキシャル層３２のうち、ｐ型ベース領域（第２半導体領域）３、ｎ+型ソース領域（第３半導体領域）５およびｐ++型コンタクト領域６を除く部分がｎ-型ドリフト領域２である。半導体基板３０のおもて面側のｐ型ベース領域３、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９でトレンチゲート構造が構成される。
　ｐ型ベース領域３、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ型ベース領域３は、活性領域５１および中間領域５２の全域にわたって半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。ｎ+型ソース領域５は、ソース電極１３の直下の領域（第１領域）５１ａの略全域にわたって半導体基板３０のおもて面とｐ型ベース領域３との間に、ｐ型ベース領域３に接して設けられている。ソース電極１３の直下の領域５１ａとは、活性領域５１のうち、ゲートパッド１５の直下の領域（第２領域）５１ｂを除く部分である。ｎ+型ソース領域５は、半導体基板３０のおもて面でソース電極１３にオーミック接触している。
　ｐ++型コンタクト領域６は、ソーストレンチ１１の底面と後述するｐ型ベース深部４との間に、ｐ型ベース深部４に接して設けられている。ｐ++型コンタクト領域６は、ソーストレンチ１１の底面でソース電極１３にオーミック接触している。ｐ++型コンタクト領域６を半導体基板３０のおもて面とｐ型ベース領域３との間に設けないことで、セルピッチが狭くてもトレンチゲート構造の形成が容易となる。ｐ++型コンタクト領域６は、ソーストレンチ１１の底面に部分的に設けられてもよいし、ソーストレンチ１１の底面の全域にわたって設けられてもよい。ｐ++型コンタクト領域６は、深さ方向Ｚにｐ型ベース深部４を貫通してｎ-型ドリフト領域２に接してもよい。ｐ++型コンタクト領域６は設けられなくてもよい。
　２つ以上（図２～７では２つ）のゲートトレンチ７と、１つ分のソーストレンチ１１と、で１つの単位セル１６が構成される。具体的には、半導体基板３０のおもて面に平行な第１方向Ｘに互いに離れて、ゲートトレンチ７が２つ以上配置されるごとに、ソーストレンチ１１が１つ配置されることで、２つ以上のゲートトレンチ７と１つのソーストレンチ１１とが第１方向Ｘに交互に繰り返し配置されている。すなわち、第１方向Ｘに所定ピッチで配置されて互いに隣り合うソーストレンチ１１間に、当該ソーストレンチ１１と離れて、第１方向Ｘに所定ピッチで２つ以上のゲートトレンチ７が配置される。半導体基板３０の面内において、ゲートトレンチ７の総数はソーストレンチ１１の総数よりも多い。
　１単位セル当たりのゲートトレンチ７の個数を増やすことで、１単位セル当たりに、炭化珪素半導体装置１０のオン時にｐ型ベース領域３でゲートトレンチ７に沿って形成されるチャネル（ｎ型の反転層）の個数を増やすことができる。このため、１つの単位セル１１６にゲートトレンチ１０７を１つのみ有する従来構造（図９参照）と比べて、チャネルを通って流れるドリフト電流の電流密度が増大し、オン抵抗が低減される。一方、１単位セル当たりのゲートトレンチ７の個数が増えるほど、ソーストレンチ１１の底面の後述するｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が小さくなる。このため、１単位セル当たりのゲートトレンチ７の個数は最大で３個程度であることがよい。
　これに加えて、１単位セル当たりのゲートトレンチ７の個数を増やしてゲートトレンチ７の総面積（表面積）をソーストレンチ１１の総面積よりも大きくすることで、さらにオン抵抗が低減される。ゲートトレンチ７の総面積は、例えば、活性領域５１の面積の１／２倍超であってもよい。互いに隣り合うゲートトレンチ７間（メサ部）の間隔ｗ１１は、すべての互いに隣り合うゲートトレンチ７間で略同じである。第１方向Ｘにゲートトレンチ７同士が同じレイアウトパターンで隣り合うことで、互いに隣り合うゲートトレンチ７間の間隔ｗ１１を互いに隣り合うゲートトレンチ７とソーストレンチ１１との間（メサ部）の間隔ｗ１２よりも狭くしやすくなるため、セルピッチを縮小しやすい。
　また、従来構造では、１つの単位セル１１６にゲートトレンチ１０７が１つのみ配置されるため、ゲートトレンチ１０７を１つ増やすと、ソーストレンチ１１１も１つ増える。このため、２つのゲートトレンチ１０７でそれぞれ１つずつ単位セル１１６が構成され、計２つの単位セル１１６が配置される。一方、上述したように本実施の形態１においては、ゲートトレンチ７を１つ増やしたとしても、ソーストレンチ１１を増やさずに１つの単位セル１６を構成可能であり、従来構造の単位セル１１６の２つ分未満の幅（第１方向Ｘの幅）で２つのゲートトレンチ７を配置することができる。したがって、従来構造と比べて、活性領域の面積に対するゲートトレンチ７の総面積を大きくすることができる。
　また、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２を互いに隣り合うゲートトレンチ７間の間隔ｗ１１よりも広くすることで、ソーストレンチ１１の形成領域のマージンを広くすることができる。例えば、ソーストレンチ１１の深さ（半導体基板３０のおもて面の深さ）ｄ２をゲートトレンチ７の深さｄ１よりも深くする場合、ソーストレンチ１１はゲートトレンチ７と異なるエッチング工程で形成されるため、有用である。ソーストレンチ１１の深さｄ２が深くなるほど、半導体基板３０のおもて面に平行な方向のエッチングが進行しやすい。このため、ソーストレンチ１１の形成領域のマージンを広くすることが好ましい。
　互いに隣り合うソーストレンチ１１間に配置された２つ以上のゲートトレンチ７のうち、最も両ソーストレンチ１１側の各ゲートトレンチ７の当該ソーストレンチ１１側の側壁間の間隔（以下、互いに隣り合うゲートトレンチ７の最も外側の側壁間の間隔とする）ｗ１０は、ソーストレンチ１１の第１方向Ｘの幅ｗ２と略同じであってもよい。この場合、後述する絶縁トレンチ（第２トレンチ）２１，４１のレイアウトパターンを、ゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２と略同じ間隔ｗ１３，ｗ１４のストライプ状とすることができる。このため、ソーストレンチ１１および絶縁トレンチ２１，４１を形成するためのマスクパターンを均一にすることができる。
　ゲートトレンチ７の第１方向Ｘの幅ｗ１は、ソーストレンチ１１の第１方向Ｘの幅ｗ２よりも狭いことがよい。具体的には、ゲートトレンチ７の第１方向Ｘの幅ｗ１は、例えば、ソーストレンチ１１の第１方向Ｘの幅ｗ２の１／２倍未満程度であることがよい。これによって、１単位セル当たりに２つ以上ゲートトレンチ７を配置したことで得られる効果（ドリフト電流の電流密度増大）をより得ることができる。ゲートトレンチ７の第１方向Ｘの幅ｗ１と、ソーストレンチ１１の第１方向Ｘの幅ｗ２と、は略同じであってもよい。略同じ幅および略同じ間隔とは、それぞれ製造プロセスのばらつきによる許容誤差を含む範囲で同じ幅および同じ間隔であることを意味する。
　ゲートトレンチ７は、深さ方向Ｚに半導体基板３０のおもて面からｎ+型ソース領域５およびｐ型ベース領域３を貫通して、ｎ-型ドリフト領域２の内部で終端する。ゲートトレンチ７の底面とｎ+型ドレイン領域１との間にはｎ-型ドリフト領域２のみが配置され、ゲートトレンチ７の底面はｎ-型ドリフト領域２に囲まれている。このため、ゲートトレンチ７の底面に電界緩和のためのｐ型領域を配置した場合と比べて、ＪＦＥＴ部の幅が広くなり、ＪＦＥＴ抵抗が大幅に低減される。ＪＦＥＴ部とは、ｎ-型ドリフト領域２のうち、チャネルに隣接してドリフト電流の電流経路となる部分である。ゲートトレンチ７の内部には、ゲート絶縁膜８を介して例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなるゲート電極９が設けられている。
　ゲートトレンチ７およびソーストレンチ１１は、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに直線状（すなわち活性領域５１の全域にストライプ状）に延在している。第１方向Ｘに２つ以上のゲートトレンチ７と１つのソーストレンチ１１とが交互に繰り返し配置されるとともに、第２方向Ｙに２つ以上のゲートトレンチ７と１つのソーストレンチ１１とが交互に繰り返し配置されてもよい。この場合、ゲートトレンチ７およびソーストレンチ１１は略矩形状の平面形状で島状（すなわち活性領域５１の全域にマトリクス状）に点在し、第１方向Ｘに隣接して複数の単位セル１６が配置されるとともに、第２方向Ｙに隣接して複数の単位セル１６が配置される。
　ソーストレンチ１１は、深さ方向Ｚに半導体基板３０のおもて面からｎ+型ソース領域５を貫通して、ゲートトレンチ７の底面と略同じ深さ位置か、またはゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に達する。略同じ深さとは、製造プロセスのばらつきによる許容誤差（例えば±１０％以内、好ましくは±５％以内）を含む範囲で同じ深さであることを意味する。ソーストレンチ１１の深さｄ２がゲートトレンチ７の深さｄ１と略同じである場合、ソーストレンチ１１の第１方向Ｘの幅ｗ２をゲートトレンチ７の第１方向Ｘの幅ｗ１と略同じにすることで、ソーストレンチ１１をゲートトレンチ７と同時に形成することができるため、製造プロセスを簡略化することができる。
　一方、ソーストレンチ１１の深さｄ２をゲートトレンチ７の深さｄ１よりも深くするほど、ソーストレンチ１１の底面の後述するｐ型ベース深部４をｎ+型ドレイン領域１側に深く形成することができる。このソーストレンチ１１の底面のｐ型ベース深部４の深さが深いほど、当該ｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が高くなる。また、ソーストレンチ１１の底面のｐ型ベース深部４の深さが深いほど、負荷短絡時やアーム短絡時にＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のドレイン・ソース間に定格電流を超える大電流（短絡電流）が流れたときにｐ型ベース深部４が抵抗成分となるため、短絡耐量が向上する。
　ソーストレンチ１１の内部には、ソース電極１３が埋め込まれている。ソーストレンチ１１とｎ-型ドリフト領域２との間に、ソーストレンチ１１の内壁に沿ってｐ型ベース領域３が延在する。ソーストレンチ１１の内壁に沿って、ソース電極とｐ型ベース領域３およびｐ++型コンタクト領域６とのソースコンタクト（電気的接触部）が形成される。ソーストレンチ１１の深さｄ２がゲートトレンチ７の深さｄ１よりも深くても、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２を適宜広く設定することで、ゲート特性に悪影響は及ばない。また、ソーストレンチ１１に埋め込まれたソース電極１３がゲートトレンチ７に埋め込まれたゲート電極９よりもｎ+型ドレイン領域１側に位置しても、ゲート特性に悪影響は及ばない。
　また、ｐ型ベース領域３の、ソーストレンチ１１の底面に沿った部分（以下、ｐ型ベース深部とする）４は、ソーストレンチ１１の底面の全域を囲む。このソーストレンチ１１の底面のｐ型ベース深部４によって、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置にｎ-型ドリフト領域２とのｐｎ接合が形成され、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。また、ソーストレンチ１１を設けて、ソーストレンチ１１の底面にｐ型ベース領域３を形成するためのｐ型不純物のイオン注入を行うことで、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に不純物濃度のばらつきなくｐ型ベース深部４を形成することができる。
　例えば、互いに隣り合うゲートトレンチ７間にソーストレンチ１１を設けない場合、ｎ+型ドレイン領域１側に深い位置にｐ型領域を形成するには、半導体基板３０のおもて面から高加速エネルギーでｐ型不純物をイオン注入するか、またはエピタキシャル層３２を多段にエピタキシャル成長させるごとにｐ型不純物をイオン注入する必要がある。このため、高加速エネルギーでのイオン注入によって、ｐ型領域の不純物濃度がばらついたり、結晶欠陥が生じるという問題がある。また、エピタキシャル層３２を多段にエピタキシャル成長させるごとにｐ型不純物をイオン注入してｐ型領域を形成する場合、工程数が増加してしまう。
　本実施の形態においては、半導体基板３０のおもて面にソーストレンチ１１を形成した後、活性領域５１および中間領域５２における半導体基板３０のおもて面の全面およびソーストレンチ１１の内壁の全面に、ｐ型ベース領域３を形成するためのｐ型不純物のイオン注入を行う。これによって、活性領域５１および中間領域５２における半導体基板３０のおもて面の表面領域およびソーストレンチ１１の内壁の全面の表面領域にｐ型ベース領域３が形成され、ｐ型ベース領域３の、ソーストレンチ１１の底面に沿った部分がｐ型ベース深部４となる。このため、高加速エネルギーでのイオン注入やエピタキシャル層３２を多段にエピタキシャル成長させる工程を必要としない。
　ｐ型ベース深部４の厚さ（ｐ型ベース領域３の、ソーストレンチ１１の底面とｎ-型ドリフト領域２との間の部分の厚さ）ｔ２は、メサ部のｐ型ベース領域３（ｐ型ベース領域３の、半導体基板３０のおもて面とｎ-型ドリフト領域２との間の部分）の厚さｔ１よりも厚くてもよい。ｐ型ベース領域３のうち、ｐ型ベース深部４の厚さｔ２を相対的に厚くするには、ｐ型ベース領域３の形成時に、ソーストレンチ１１の底面にさらにｐ型不純物をイオン注入すればよい。例えば、ソーストレンチ１１の底面にｐ++型コンタクト領域６を形成するためのｐ型不純物のイオン注入を行うことによっても、ｐ型ベース領域３のうち、ｐ型ベース深部４の厚さｔ２を相対的に厚くすることができる。
　活性領域５１においてゲートパッド１５の直下の領域５１ｂには、埋込絶縁層２２を埋め込んだトレンチ（以下、絶縁トレンチとする）２１が設けられている。絶縁トレンチ２１とｎ-型ドリフト領域２との間には、活性領域５１から絶縁トレンチ２１の内壁に沿ってｐ型ベース領域３が延在し、絶縁トレンチ２１の底面の全域を囲む。絶縁トレンチ２１は、第２方向Ｙにストライプ状に延在する。絶縁トレンチ２１の第１方向Ｘの幅ｗ３は、例えば、ソーストレンチ１１の第１方向Ｘの幅ｗ２と略同じであることがよい。互いに隣り合う絶縁トレンチ２１間の間隔ｗ１３は、例えば、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２と略同じであることがよい。
　絶縁トレンチ２１を上記寸法のストライプ状に配置し、かつソース電極１３の直下の領域５１ａにおいて互いに隣り合うゲートトレンチ７の最も外側の側壁間の間隔ｗ１０を互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２と略同じにする。これによって、絶縁トレンチ２１は、ソーストレンチ１１と、互いに隣り合うソーストレンチ１１間のすべてのゲートトレンチ７と、に第２方向Ｙに交互に繰り返し対向するストライプ状に配置される（図７参照）。互いに隣り合う絶縁トレンチ２１間のｐ型ベース領域３と、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間のｐ型ベース領域３と、が略同じ幅ｗ１２，ｗ１３で連結され、第２方向Ｙに直線状に延在する。
　ゲートパッド１５の直下のｐ型ベース領域３は、ドレイン電極１４にかかる電圧の急峻な上昇によってゲートパッド１５の直下の領域５１ｂの電位が持ち上がることを抑制する機能を有する。ゲートパッド１５の直下の領域５１ｂに絶縁トレンチ２１を配置することで、ｐ型ベース領域３の、絶縁トレンチ２１の底面に沿った部分（以下、ｐ型ベース深部とする）２３がｎ+型ドレイン領域１側に深い位置に形成される。ｐ型ベース深部２３の厚さｔ３は、例えばソーストレンチ１１の底面のｐ型ベース深部４の厚さｔ２と略同じである。絶縁トレンチ２１の深さｄ３をソーストレンチ１１の深さｄ２と略同じにすることで、ｐ型ベース深部２３をｐ型ベース深部４と略同じ深さ位置に形成することができる。
　互いに隣り合う絶縁トレンチ２１の底面のｐ型ベース深部２３同士が連結されることで、ゲートパッド１５の直下の領域５１ｂの全域においてｐ型ベース領域３の下面（ｎ+型ドレイン領域１側の面）が略平坦になっていてもよい。ゲートパッド１５の直下の領域５１ｂとは、ゲートパッド１５と略同じ寸法か、またはゲートパッド１５よりも若干大きい寸法の略矩形状の平面形状を有し、ゲートパッド１５の全面に対向する領域である。絶縁トレンチ２１の底面とｐ型ベース深部２３との間に、ソーストレンチ１１の底面のｐ++型コンタクト領域６と同様に、ｐ型ベース深部２３に接してｐ++型コンタクト領域２４が設けられていてもよい。
　層間絶縁膜１２は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。深さ方向Ｚに層間絶縁膜１２を貫通する複数のコンタクトホール１２ａ～１２ｃが設けられている。コンタクトホール１２ａには、ソーストレンチ１１が露出されている。コンタクトホール１２ｂには、互いに隣り合うゲートトレンチ７間のｎ+型ソース領域５が露出されている。コンタクトホール１２ｃには、中間領域５２の後述するゲートポリシリコン配線層４６が露出されている。ソース電極１３は、層間絶縁膜１２のコンタクトホール１２ａを介してソーストレンチ１１に埋め込まれ、ソーストレンチ１１の内壁においてｐ型ベース領域３、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接する。
　活性領域５１における層間絶縁膜１２上に、ゲートパッド１５が設けられている。ソース電極１３およびゲートパッド１５は、同一階層に設けられ、層間絶縁膜１２によって互いに電気的に絶縁された金属電極層である。ゲートパッド１５は、層間絶縁膜１２を介して絶縁トレンチ２１、埋込絶縁層２２およびｐ型ベース深部２３に対向する。ゲートパッド１５には、ゲートランナー４８を介してすべてのゲート電極９が電気的に接続されている。ドレイン電極（第２電極）１４は、半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面に設けられている。ドレイン電極１４は、半導体基板３０の裏面にオーミック接触して、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に電気的に接続されている。
　中間領域５２には、活性領域５１から延在するゲートトレンチ７と、埋込絶縁層４２を埋め込んだ絶縁トレンチ４１と、が設けられている。絶縁トレンチ４１とｎ-型ドリフト領域２との間には、活性領域５１から絶縁トレンチ４１の内壁に沿ってｐ型ベース領域３が延在し、絶縁トレンチ４１の底面の全域を囲む。絶縁トレンチ４１の第１方向Ｘの幅ｗ４は、例えば、ソーストレンチ１１の第１方向Ｘの幅ｗ２と略同じである。絶縁トレンチ４１は、略矩形状に活性領域５１の周囲を囲む中間領域５２の第１方向Ｘに平行な１組の対辺において、第２方向Ｙにソーストレンチ１１に対向して設けられ、第１方向Ｘにゲートトレンチ７を２つ以上挟んで点在する（図４）。
　一方、絶縁トレンチ４１は、中間領域５２の第２方向Ｙに平行な１組の対辺において、当該１組の対辺の全域にわたって第２方向Ｙに直線状（もしくはストライプ状）に延在する（図５）。この場合、中間領域５２の第２方向Ｙに平行な１組の対辺において、絶縁トレンチ４１の全域が深さ方向Ｚにゲートランナー４８の第２方向Ｙに平行な１組の対辺に対向する。ゲートトレンチ７およびソーストレンチ１１が略矩形状の平面形状で島状（マトリクス状）に点在する場合、中間領域５２の第２方向Ｙに平行な１組の対辺において、絶縁トレンチ４１は第２方向Ｙにゲートトレンチ７を２つ以上挟んで点在してもよい（不図示）。
　中間領域５２に絶縁トレンチ４１を配置することで、ｐ型ベース領域３の、絶縁トレンチ４１の底面に沿った部分（以下、ｐ型ベース深部とする）４３はｎ+型ドレイン領域１側に深い位置に形成される。ｐ型ベース深部４３の厚さｔ４は、例えばソーストレンチ１１の底面のｐ型ベース深部４の厚さｔ２と略同じである。絶縁トレンチ４１の深さｄ４をソーストレンチ１１の深さｄ２と略同じにすることで、ｐ型ベース深部４３をｐ型ベース深部４と略同じ深さ位置に形成することができる。絶縁トレンチ４１の底面とｐ型ベース深部４３との間に、ソーストレンチ１１の底面のｐ++型コンタクト領域６と同様に、ｐ型ベース深部４３に接してｐ++型コンタクト領域４４が設けられていてもよい。
　中間領域５２のｐ型ベース領域３は、活性領域５１と中間領域５２との境界に沿って、活性領域５１の周囲を略矩形状に囲む。中間領域５２のｐ型ベース領域３は、中間領域５２における半導体基板３０のおもて面の面内での電界を均一にする機能を有する。中間領域５２およびエッジ終端領域５３において半導体基板３０のおもて面と層間絶縁膜１２との間に、フィールド酸化膜４５が設けられている。フィールド酸化膜４５は、ゲートパッド１５の全面に対向するように、活性領域５１における半導体基板３０のおもて面と層間絶縁膜１２との間に延在してもよい。埋込絶縁層２２，４２は、フィールド酸化膜４５と同時形成されても良い。
　中間領域５２においてフィールド酸化膜４５と層間絶縁膜１２との間に、ゲートポリシリコン配線層４６が設けられている。ゲートポリシリコン配線層４６には、ゲートトレンチ７の長手方向（第２方向Ｙ）の端部においてゲート電極９が連結されている。ゲートポリシリコン配線層４６の上には、層間絶縁膜１２のコンタクトホール１２ｃを介してゲート金属配線層４７が設けられている。ゲート金属配線層４７は、ゲートパッド１５に連結されている。ゲートポリシリコン配線層４６およびゲート金属配線層４７は、活性領域５１の周囲を囲んでゲートランナー４８を構成する。ゲートランナー４８は、絶縁層（フィールド酸化膜４５および層間絶縁膜１２）を介してｐ型ベース領域３、ｐ型ベース深部４３、絶縁トレンチ４１および埋込絶縁層４２に対向する。
　実施の形態１にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。通常動作時、ソース電極１３に対して正の電圧がドレイン電極１４に印加（ドレイン・ソース間が順バイアス）され、ｐ++型コンタクト領域６およびｐ型ベース領域３と、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合が逆バイアスされる。この状態で、ゲート電極９への印加電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。
　一方、ソース電極１３に対して正の電圧がドレイン電極１４に印加された状態でゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３の、ゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からｎ-型ドリフト領域２およびチャネルを通ってｎ+型ソース領域５へ向かう主電流（ドリフト電流）が流れ、ＳｉＣ－ＭＯＳＦＥＴがオンする。
　１つの単位セル１１６にゲートトレンチ１０７を１つのみ有する従来構造（図９参照）では、１単位セル当たり２つのチャネルが形成される。一方、実施の形態１においては、１つの単位セル１６に２つ以上のゲートトレンチ７が配置されることで、１単位セル当たり４つ以上のチャネルが形成される。これによって、従来構造と比べて、ドリフト電流の電流密度を増大させることができるため、オン抵抗を低減させることができる。
　以上、説明したように、実施の形態１によれば、互いに隣り合うソーストレンチ間に２つ以上のゲートトレンチを配置することで、１単位セル当たりのゲートトレンチの個数が増加するため、１単位セル当たりのチャネルの個数を増やすことができる。このため、１つの単位セルにゲートトレンチを１つのみ有する従来構造（図９参照）と比べて、チャネルを通って流れるドリフト電流の電流密度が増大し、オン抵抗が低減される。
　また、互いに隣り合うソーストレンチ間に２つ以上のゲートトレンチを配置することで、ＭＯＳＦＥＴとして機能しない無効領域となるソーストレンチを増やすことなく、ゲートトレンチの個数を増やすことができる。従来構造の単位セルの２つ分未満の面積で２つのゲートトレンチを配置することができ、従来構造と比べて活性領域の面積に対するゲートトレンチの総面積を大きくすることができるため、オン抵抗が低減される。
（実施の形態２）
　実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置６０を半導体基板３０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図１～７参照）と異なる点は、ゲートトレンチ７を挟んで互いに隣り合うソーストレンチ１１間と、ゲートトレンチ７を挟まずに互いに隣り合うソーストレンチ１１間と、を第１方向Ｘに交互に繰り返し有する点である。
　具体的には、実施の形態２においては、２つ以上（図８では２つ）のゲートトレンチ７と２つのソーストレンチ１１とが第１方向Ｘに交互に繰り返し配置されることで、複数の単位セル６１が第１方向Ｘに互いに離れて配置されている。実施の形態１と同様に２つ以上のゲートトレンチ７を挟んで互いに隣り合うソーストレンチ１１の第１方向Ｘの中心間の部分で１つの単位セル６１が構成される。互いに隣り合う単位セル６１間は、ｐ型ベース領域３のみを挟んで互いに隣り合うソーストレンチ１１の第１方向Ｘの中心間であり、ＭＯＳＦＥＴとして機能しない無効領域６２となっている。
　無効領域６２において互いに隣り合うソーストレンチ１１間（メサ部）には、ｐ型ベース領域３のみが配置され、ゲートトレンチ７およびｎ+型ソース領域５は配置されていない。ソーストレンチ１１の内壁の略全面でソース電極１３とｐ型ベース領域３とが接するため、同一の無効領域６２に配置されて互いに隣り合う２つのソーストレンチ１１に代えて、当該２つのソーストレンチ１１の第１方向Ｘの総幅（＝２×ｗ２）と同じ幅の１つのソーストレンチ１１を設ける場合と比べて、ソース電極１３とｐ型ベース領域３との接触面積が増える。したがって、アバランシェ耐量を向上させることができる。
　また、ソース電極１３とｐ型ベース領域３との接触面積が増えた分だけ、ｐ++型コンタクト領域６およびｐ型ベース領域３とｎ-型ドリフト領域２およびｎ+型ドレイン領域１とのｐｎ接合で形成される寄生ダイオード（ボディダイオード）の面積が増える。このため、ボディダイオードの順方向電圧Ｖｆを低くすることができる。また、無効領域６２を設けることで、ソーストレンチ１１を露出するコンタクトホール１２ａの幅が広くなるため、ソーストレンチ１１にソース電極１３を埋め込みやすく、ソース電極１３の内部に空洞（鬆（す））が生じにくくなる。このため、ワイヤボンディングのためにソース電極１３上に形成されるめっき膜の半導体基板３０側への侵入を抑制することができる。
　また、ソーストレンチ１１へのソース電極１３の埋め込み性が向上することで、コンタクトホール１２ａ内におけるソース電極１３の平坦性が高くなる。これに加えて、コンタクトホール１２ａの幅が広くなることで、層間絶縁膜１２と半導体基板３０のおもて面との高低差によってソース電極１３の表面に形成される段差のエッジ（ソース電極１３の層間絶縁膜１２上の部分とコンタクトホール１２ａ内の部分とをつなぐ部分）の傾斜が緩やかになる。このため、ソース電極１３の全面にわたってソース電極１３の平坦性が高くなり、ソース電極１３の表面にボンディングワイヤを接合しやすくなる。また、ワイヤボンディング時にソース電極１３に局所的に応力がかかることを抑制することができる。
　同一の無効領域６２に配置されて互いに隣り合うソーストレンチ１１間の間隔ｗ２１は、例えば互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２と略同じである。互いに隣り合う２つのソーストレンチ１１によって無効領域６２を形成することで、これら２つのソーストレンチ１１の第１方向Ｘの総幅と同じ幅の１つのソーストレンチ１１を設ける場合と比べて、活性領域５１の面内においてメサ部（互いに隣り合うトレンチ間に挟まれた半導体部）のパターンを揃えることができるため、ゲートトレンチ７およびソーストレンチ１１を形成しやすい。
　同一の無効領域６２において３つ以上のソーストレンチ１１が第１方向Ｘに互いに隣り合っていてもよいが、ソーストレンチ１１の個数が増えるほど、ＭＯＳＦＥＴの動作領域が狭くなる。１単位セル当たりのゲートトレンチ７の個数が増えるほど、ソーストレンチ１１の底面のｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が小さくなるため、１つの単位セル６１に配置されるゲートトレンチ７の個数は、同一の無効領域６２に配置されるソーストレンチ１１の個数よりも最大２つ多い程度であり、好ましくは１つ多い程度であることがよい。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、複数の単位セルが互いに離れて配置されることで、ソーストレンチへのソース電極の埋め込み性が向上し、ソース電極の平坦性が向上する。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｎ+型ドレイン領域
　２　ｎ-型ドリフト領域
　３　ｐ型ベース領域
　４，２３，４３　ｐ型ベース深部
　５　ｎ+型ソース領域
　６，２４，４４　ｐ++型コンタクト領域
　７　ゲートトレンチ
　８　ゲート絶縁膜
　９　ゲート電極
　１０，６０　炭化珪素半導体装置
　１１　ソーストレンチ
　１２　層間絶縁膜
　１２ａ～１２ｃ　層間絶縁膜のコンタクトホール
　１３　ソース電極
　１４　ドレイン電極
　１５　ゲートパッド
　１６，６１　単位セル
　２１，４１　絶縁トレンチ
　２２，４２　埋込絶縁層
　３０　半導体基板
　３１　ｎ+型出発基板
　３２　エピタキシャル層
　４５　フィールド酸化膜
　４６　ゲートポリシリコン配線層
　４７　ゲート金属配線層
　４８　ゲートランナー
　４９　ｐ-型領域
　５１，５１ａ、５１ｂ　活性領域
　５２　中間領域
　５３　エッジ終端領域
　６２　無効領域
　Ｘ　半導体基板のおもて面に平行な第１方向
　Ｙ　半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
　Ｚ　深さ方向
　ｄ１　ゲートトレンチの深さ
　ｄ２　ソーストレンチの深さ
　ｄ３，ｄ４　絶縁トレンチの深さ
　ｔ１　メサ部のｐ型ベース領域の厚さ
　ｔ２～ｔ４　ｐ型ベース深部の厚さ
　ｗ１　ゲートトレンチの第１方向の幅
　ｗ２　ソーストレンチの第１方向の幅
　ｗ３，ｗ４　絶縁トレンチの第１方向の幅
　ｗ１１　互いに隣り合うゲートトレンチ間の間隔
　ｗ１２　互いに隣り合うゲートトレンチとソーストレンチとの間の間隔
　ｗ１３，ｗ１４　互いに隣り合う絶縁トレンチ間の間隔

Claims (7)

  1. 　炭化珪素からなる半導体基板と、
    　前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
    　深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する第１トレンチと、
    　前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    　前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれた第２トレンチと、
    　前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する第１電極と、
    　前記半導体基板の第２主面に設けられた第２電極と、
    　を備え、
    　前記第２トレンチは、前記半導体基板の第１主面に平行な第１方向に所定ピッチで配置され、
    　互いに隣り合う前記第２トレンチの間に、前記第１方向に所定ピッチで複数の前記第１トレンチが配置されていることを特徴とする炭化珪素半導体装置。
  2. 　複数の前記第１トレンチを挟んで互いに隣り合う前記第２トレンチの間と、前記第１トレンチを挟まずに互いに隣り合う前記第２トレンチの間と、を前記第１方向に交互に繰り返し有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　炭化珪素からなる半導体基板と、
    　前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
    　深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する第１トレンチと、
    　前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    　前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれた第２トレンチと、
    　前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する第１電極と、
    　前記半導体基板の第２主面に設けられた第２電極と、
    　を備え、
    　前記第１トレンチの総数は、前記第２トレンチの総数よりも多いことを特徴とする炭化珪素半導体装置。
  4. 　前記第１トレンチの総面積は、前記第２トレンチの総面積よりも大きいことを特徴とする請求項１または３に記載の炭化珪素半導体装置。
  5. 　前記第１トレンチの幅は、前記第２トレンチの幅よりも狭いことを特徴とする請求項１または３に記載の炭化珪素半導体装置。
  6. 　前記半導体基板の第１主面の上に設けられ、層間絶縁膜によって前記第１電極と電気的に絶縁され、前記ゲート電極が電気的に接続されたゲートパッドを備え、
    　前記第１トレンチおよび前記第２トレンチは、深さ方向に前記第１電極に対向する第１領域および深さ方向に前記ゲートパッドに対向する第２領域ともに同じレイアウトで配置され、
    　前記第２領域において前記第２トレンチに絶縁層が埋め込まれていることを特徴とする請求項１または３に記載の炭化珪素半導体装置。
  7. 　前記第１電極が配置された活性領域と、
    　前記活性領域の周囲を囲む終端領域と、
    　前記活性領域と前記終端領域との間の中間領域と、
    　前記中間領域において前記半導体基板の第１主面に酸化膜を介して設けられ、前記活性領域の周囲を囲む、前記ゲート電極が連結されたゲートランナーと、
    　を備え、
    　前記第１トレンチおよび前記第２トレンチは、前記活性領域および前記中間領域ともに同じレイアウトで配置され、
    　前記中間領域において前記第２トレンチに絶縁層が埋め込まれていることを特徴とする請求項１または３に記載の炭化珪素半導体装置。
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