JP2019161199A - 半導体装置 - Google Patents

Abstract

【課題】短絡耐量を向上し、帰還容量を低減できる半導体装置を提供する。【解決手段】半導体装置１は、ＳｉＣ半導体層２を含む。ＳｉＣ半導体層２の第１主面３には、トレンチゲート構造１０およびトレンチソース構造１１が形成されている。トレンチゲート構造１０は、ゲートトレンチ１２、ゲート絶縁層１３およびゲート電極１４を含む。トレンチソース構造１１は、ソーストレンチ１８、埋め込みソース電極２０およびディープウェル領域２１を含む。ＳｉＣ半導体層２の第１主面３の表層部には、ボディ領域３０が形成されている。ボディ領域３０の表層部には、ソース領域３１が形成されている。トレンチゲート構造１０の深さＤ１に対するトレンチソース構造１１の深さＤ２の比Ｄ２／Ｄ１は、１．５以上４．０以下である。【選択図】図２

Description

本発明は、半導体装置に関する。

特許文献１には、ゲートトレンチおよびソーストレンチを備えた半導体装置が開示されている。ゲートトレンチおよびソーストレンチは、ほぼ等しい深さでｎ型の半導体層の表面に形成されている。半導体層の表面の表層部においてゲートトレンチおよびソーストレンチの間の領域には、ｐ型ボディ領域が形成されている。
ｐ型ボディ領域の表層部には、ｎ^＋型ソース領域が形成されている。半導体層においてソーストレンチに沿う領域には、ｐ型耐圧保持領域（ディープウェル領域）が形成されている。

ゲートトレンチには、ゲート絶縁層を介してゲート電極が埋め込まれている。ソーストレンチには、ソース電極が埋め込まれている。半導体層の裏面には、ドレイン電極が接続されている。

国際公開第２０１４／０３０５８９Ａ１号

ゲート、ソースおよびドレインを含むＭＩＳＦＥＴ構造を有する半導体装置の電気的特性として、短絡耐量および帰還容量が知られている。短絡耐量は、短絡電流に耐え得る時間である。短絡電流は、オン状態からオフ状態に切り替わる場合に、ソースおよびドレイン間を流れる電流である。帰還容量は、ゲートおよびドレインの間の静電容量である。
短絡耐量が高い程、半導体装置の信頼性が高まる。また、帰還容量が小さい程、半導体装置のスイッチング速度が高まる。したがって、優れた短絡耐量および優れた帰還容量を実現することにより、多様な場面で使用可能な半導体装置を提供できる。

しかし、ゲートトレンチおよびソーストレンチが、ほぼ等しい深さで形成された構造を有する半導体装置では、ｎ型の半導体層において比較的浅い領域にしかｐ型のディープウェル領域を形成できない。
このような構造では、半導体層およびディープウェル領域の間の境界領域から空乏層を充分に拡げることができない。そのため、空乏層による短絡電流の電流経路の狭窄が不十分となるから、短絡耐量を適切に向上させることができない。また、空乏層の幅も小さいため、帰還容量を適切に低下させることができない。

本発明の一実施形態は、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供する。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、前記半導体層の前記第１主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、前記半導体層の前記第１主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第２導電型のウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、１．５以上４．０以下であるトレンチソース構造と、前記半導体層の前記第１主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層の前記第２主面に接続されたドレイン電極と、を含む、半導体装置を提供する。

この半導体装置によれば、トレンチゲート構造の深さに対するトレンチソース構造の深さの比が１．５以上４．０以下である。これにより、半導体層およびウェル領域の間の境界領域から、ゲートトレンチの底壁よりも第２主面側の領域に向けて空乏層を拡げることができる。
その結果、ソース電極およびドレイン電極の間を流れる短絡電流の電流経路を狭めることができる。また、半導体層およびウェル領域の境界領域から拡がる空乏層により、帰還容量を反比例的に低減できる。よって、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供できる。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、第１側壁および第１底壁を有し、前記半導体層の前記第１主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、第２側壁および第２底壁を有し、前記半導体層の前記第１主面において前記ゲートトレンチから間隔を空けて形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第２導電型のウェル領域を含むトレンチソース構造と、前記半導体層の前記第１主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層の前記第２主面に接続されたドレイン電極と、を含み、前記ソーストレンチの前記第２側壁は、前記ゲートトレンチの前記第１底壁に対して前記半導体層の前記第１主面側に位置する第１壁部、および、前記ゲートトレンチの前記第１底壁に対して前記半導体層の前記第２主面側に位置する第２壁部を含み、前記ウェル領域は、前記ソーストレンチの前記第２側壁の前記第１壁部に沿って形成された第１領域、および、前記ソーストレンチの前記第２側壁の前記第２壁部に沿って形成され、前記半導体層の厚さ方向に関して前記第１領域の長さよりも大きい長さを有する第２領域を含む、半導体装置を提供する。

この半導体装置によれば、ウェル領域が、ソーストレンチの第２側壁の第１壁部に沿って形成された第１領域、および、ソーストレンチの第２側壁の第２壁部に沿って形成された第２領域を含む。
半導体層の厚さ方向に関して、ウェル領域の第２領域の長さは、ウェル領域の第１領域の長さよりも大きい。これにより、半導体層およびウェル領域の間の境界領域から、ゲートトレンチの第１底壁よりも第２主面側の領域に向けて空乏層を拡げることができる。

その結果、ソース電極およびドレイン電極の間を流れる短絡電流の電流経路を狭めることができる。また、半導体層およびウェル領域の境界領域から拡がる空乏層により、帰還容量を反比例的に低減できる。よって、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供できる。

図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、図１の半導体装置の動作を説明するための断面図である。 図４は、図１の半導体装置の電流−電圧特性を示すグラフである。 図５は、図１の半導体装置の容量−電圧特性を示すグラフである。 図６は、本発明の第２実施形態に係る半導体装置を示す断面図である。 図７は、本発明の第３実施形態に係る半導体装置を示す断面図である。 図８は、本発明の第４実施形態に係る半導体装置を示す断面図である。 図９は、本発明の第５実施形態に係る半導体装置を示す断面図である。 図１０は、本発明の第６実施形態に係る半導体装置を示す平面図である。 図１１は、本発明の第７実施形態に係る半導体装置を示す平面図である。 図１２は、図１１に示す領域XIIの拡大図であって、ＳｉＣ半導体層の第１主面の構造を説明するための図である。 図１３は、図１２に示すXIII-XIII線に沿う断面図である。 図１４は、図１２に示すXIV-XIV線に沿う断面図である。 図１５は、ポリサイドの比抵抗および形成温度の関係を示すグラフである。 図１６は、シート抵抗を説明するためのグラフである。 図１７Ａは、図１１に示す半導体装置の製造方法の一例を示す断面図である。 図１７Ｂは、図１７Ａの後の工程を示す断面図である。 図１７Ｃは、図１７Ｂの後の工程を示す断面図である。 図１７Ｄは、図１７Ｃの後の工程を示す断面図である。 図１７Ｅは、図１７Ｄの後の工程を示す断面図である。 図１７Ｆは、図１７Ｅの後の工程を示す断面図である。 図１７Ｇは、図１７Ｆの後の工程を示す断面図である。 図１７Ｈは、図１７Ｇの後の工程を示す断面図である。 図１７Ｉは、図１７Ｈの後の工程を示す断面図である。 図１７Ｊは、図１７Ｉの後の工程を示す断面図である。 図１７Ｋは、図１７Ｊの後の工程を示す断面図である。 図１７Ｌは、図１７Ｋの後の工程を示す断面図である。 図１８は、図１３に対応する領域の断面図であって、本発明の第８実施形態に係る半導体装置を示す断面図である。 図１９は、図１３に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置を示す断面図である。 図２０Ａは、図１９に示す半導体装置の製造方法の一例を示す断面図である。 図２０Ｂは、図２０Ａの後の工程を示す断面図である。 図２０Ｃは、図２０Ｂの後の工程を示す断面図である。 図２１は、図１２に対応する領域の拡大図であって、本発明の第１０実施形態に係る半導体装置を示す拡大図である。 図２２は、図２１に示すXXII-XXII線に沿う断面図である。 図２３は、図１３に対応する領域の断面図であって、本発明の第１１実施形態に係る半導体装置の構造を説明するための断面図である。 図２４は、図１２に対応する領域の拡大図であって、本発明の第１２実施形態に係る半導体装置の構造を説明するための拡大図である。 図２５は、図１３に対応する領域の断面図であって、本発明の第１３実施形態に係る半導体装置の構造を説明するための断面図である。 図２６は、図１３に対応する領域の断面図であって、本発明の第１４実施形態に係る半導体装置の構造を説明するための断面図である。 図２７は、図１３に対応する領域の断面図であって、本発明の第１５実施形態に係る半導体装置の構造を説明するための断面図である。 図２８は、図１３に対応する領域の断面図であって、本発明の第１６実施形態に係る半導体装置の構造を説明するための断面図である。 図２９は、図１３に対応する領域の断面図であって、本発明の第１７実施形態に係る半導体装置の構造を説明するための断面図である。 図３０は、図１３に対応する領域の断面図であって、本発明の第１８実施形態に係る半導体装置の構造を説明するための断面図である。 図３１は、図１３に対応する領域の断面図であって、本発明の第１９実施形態に係る半導体装置の構造を説明するための断面図である。 図３２は、図１３に対応する領域の断面図であって、本発明の第２０実施形態に係る半導体装置の構造を説明するための断面図である。 図３３は、図１３に対応する領域の断面図であって、本発明の第２１実施形態に係る半導体装置の構造を説明するための断面図である。 図３４は、本発明の第２２実施形態に係る半導体装置を示す上面図である。 図３５は、図３４に示す半導体装置の底面図であって、隆起部群の第１形態例を示す底面図である。 図３６Ａは、隆起部群の第２形態例を示す図である。 図３６Ｂは、隆起部群の第３形態例を示す図である。 図３６Ｃは、隆起部群の第４形態例を示す図である。 図３６Ｄは、隆起部群の第５形態例を示す図である。 図３７は、図３４に示す領域XXXVIIの拡大図であって、ＳｉＣ半導体層の第１主面よりも上の構造を取り除いた図である。 図３８は、図３７のXXXVIII-XXXVIII線に沿う断面図である。 図３９は、図３７のXXXIX-XXXIX線に沿う断面図である。 図４０は、図３９に示す領域XLの拡大図である。 図４１Ａは、図３４に示す半導体装置の製造に使用される半導体ウエハを示す上面図である。 図４１Ｂは、図４１Ａに示す半導体ウエハの底面図であって、研削工程およびアニール処理を経た状態を示す図である。 図４２は、図３４に示す半導体装置の一例を説明するためのフローチャートである。 図４３Ａは、図４２に示す製造方法を説明するための断面図である。 図４３Ｂは、図４３Ａの後の工程を説明するための断面図である。 図４３Ｃは、図４３Ｂの後の工程を説明するための断面図である。 図４３Ｄは、図４３Ｃの後の工程を説明するための断面図である。 図４３Ｅは、図４３Ｄの後の工程を説明するための断面図である。 図４３Ｆは、図４３Ｅの後の工程を説明するための断面図である。 図４３Ｇは、図４３Ｆの後の工程を説明するための断面図である。 図４３Ｈは、図４３Ｇの後の工程を説明するための断面図である。 図４３Ｉは、図４３Ｈの後の工程を説明するための断面図である。 図４４は、図３５に対応する底面図であって、本発明の第２３実施形態に係る半導体装置を示す底面図である。 図４５は、図３９に対応する断面図であって、本発明の第２４実施形態に係る半導体装置を示す断面図である。 図４６は、図４５に示す領域XLVIの拡大図である。 図４７は、図３９に対応する断面図であって、本発明の第２５実施形態に係る半導体装置を示す断面図である。 図４８は、図４７に示す領域XLVIIIの拡大図である。 図４９は、本発明の第２６実施形態に係る半導体装置を示す上面図である。 図５０は、図４９に示す半導体装置を示す上面図であって、樹脂層を取り除いた上面図である。 図５１は、図５０に示す領域LIの拡大図であって、ＳｉＣ半導体層の第１主面の構造を説明するための図である。 図５２は、図５１に示すLII-LII線に沿う断面図であって、ゲートトレンチの第１形態例およびソーストレンチの第１形態例を示す断面図である。 図５３は、図５１に示すLIII-LIII線に沿う断面図であって、ゲート配線層の第１形態例を示す断面図である。 図５４は、図５２に示す領域LIVの拡大図である。 図５５は、図５０に示すLV-LV線に沿う断面図であって、アクティブ側壁の第１形態例、外側主面の第１形態例、サイドウォールの第１形態例、ダイオード領域の第１形態例、外側ディープウェル領域の第１形態例、フィールドリミット構造の第１形態例およびアンカー孔の第１形態例を示す断面図である。 図５６は、図５５に示す領域LVIの拡大図であって、アクティブ側壁の第１形態例および外側主面の第１形態例を示す拡大図である。 図５７Ａは、図５４に対応する領域の断面図であって、ゲートトレンチの第２形態例を示す断面図である。 図５７Ｂは、図５４に対応する領域の断面図であって、ゲートトレンチの第３形態例を示す断面図である。 図５７Ｃは、図５４に対応する領域の断面図であって、ゲートトレンチの第４形態例を示す断面図である。 図５７Ｄは、図５４に対応する領域の断面図であって、ゲートトレンチの第５形態例を示す断面図である。 図５７Ｅは、図５４に対応する領域の断面図であって、ゲートトレンチの第６形態例を示す断面図である。 図５８Ａは、図５４に対応する領域の断面図であって、ソーストレンチの第２形態例を示す断面図である。 図５８Ｂは、図５４に対応する領域の断面図であって、ソーストレンチの第３形態例を示す断面図である。 図５８Ｃは、図５４に対応する領域の断面図であって、ソーストレンチの第４形態例を示す断面図である。 図５８Ｄは、図５４に対応する領域の断面図であって、ソーストレンチの第５形態例を示す断面図である。 図５８Ｅは、図５４に対応する領域の断面図であって、ソーストレンチの第６形態例を示す断面図である。 図５８Ｆは、図５４に対応する領域の断面図であって、ソーストレンチの第７形態例を示す断面図である。 図５８Ｇは、図５４に対応する領域の断面図であって、ソーストレンチの第８形態例を示す断面図である。 図５８Ｈは、図５４に対応する領域の断面図であって、ソーストレンチの第９形態例を示す断面図である。 図５８Ｉは、図５４に対応する領域の断面図であって、ソーストレンチの第１０形態例を示す断面図である。 図５８Ｊは、図５４に対応する領域の断面図であって、ソーストレンチの第１１形態例を示す断面図である。 図５８Ｋは、図５４に対応する領域の断面図であって、ソーストレンチの第１２形態例を示す断面図である。 図５８Ｌは、図５４に対応する領域の断面図であって、ソーストレンチの第１３形態例を示す断面図である。 図５８Ｍは、図５４に対応する領域の断面図であって、ソーストレンチの第１４形態例を示す断面図である。 図５８Ｎは、図５４に対応する領域の断面図であって、ソーストレンチの第１５形態例を示す断面図である。 図５８Ｏは、図５４に対応する領域の断面図であって、ソーストレンチの第１６形態例を示す断面図である。 図５８Ｐは、図５４に対応する領域の断面図であって、ソーストレンチの第１７形態例を示す断面図である。 図５８Ｑは、図５４に対応する領域の断面図であって、ソーストレンチの第１８形態例を示す断面図である。 図５９Ａは、図５６に対応する領域の拡大図であって、アクティブ側壁の第２形態例を示す拡大図である。 図５９Ｂは、図５６に対応する領域の拡大図であって、アクティブ側壁の第３形態例を示す拡大図である。 図５９Ｃは、図５６に対応する領域の拡大図であって、アクティブ側壁の第４形態例を示す拡大図である。 図６０Ａは、図５６に対応する領域の拡大図であって、外側主面の第２形態例を示す拡大図である。 図６０Ｂは、図５６に対応する領域の拡大図であって、外側主面の第３形態例を示す拡大図である。 図６０Ｃは、図５６に対応する領域の拡大図であって、外側主面の第４形態例を示す拡大図である。 図６１Ａは、図５６に対応する領域の拡大図であって、サイドウォールの第２形態例を示す拡大図である。 図６１Ｂは、図５６に対応する領域の拡大図であって、サイドウォールの第３形態例を示す拡大図である。 図６１Ｃは、図５６に対応する領域の拡大図であって、サイドウォールの第４形態例を示す拡大図である。 図６１Ｄは、図５６に対応する領域の拡大図であって、サイドウォールの第５形態例を示す拡大図である。 図６１Ｅは、図５６に対応する領域の拡大図であって、サイドウォールの第６形態例を示す拡大図である。 図６１Ｆは、図５６に対応する領域の拡大図であって、サイドウォールの第７形態例を示す拡大図である。 図６２Ａは、図５５に対応する領域の断面図であって、外側ディープウェル領域の第２形態例を示す拡大図である。 図６２Ｂは、図５５に対応する領域の断面図であって、外側ディープウェル領域の第３形態例を示す拡大図である。 図６２Ｃは、図５５に対応する領域の断面図であって、外側ディープウェル領域の第４形態例を示す拡大図である。 図６３Ａは、図５５に対応する領域の断面図であって、フィールドリミット構造の第２形態例を示す拡大図である。 図６３Ｂは、図５５に対応する領域の断面図であって、フィールドリミット構造の第３形態例を示す拡大図である。 図６３Ｃは、図５５に対応する領域の断面図であって、フィールドリミット構造の第４形態例を示す拡大図である。 図６３Ｄは、図５５に対応する領域の断面図であって、フィールドリミット構造の第５形態例を示す拡大図である。 図６４Ａは、図５５に対応する領域の断面図であって、アンカー孔の第２形態例を示す拡大図である。 図６４Ｂは、図５５に対応する領域の断面図であって、アンカー孔の第３形態例を示す拡大図である。 図６４Ｃは、図５５に対応する領域の断面図であって、アンカー孔の第４形態例を示す拡大図である。 図６４Ｄは、図５０に対応する平面図であって、アンカー孔の第５形態例を示す平面図である。 図６５Ａは、図５４に対応する領域の拡大図であって、図４９に示す半導体装置の製造方法の一例を示す拡大図である。 図６５Ｂは、図６５Ａの後の工程を示す拡大図である。 図６５Ｃは、図６５Ｂの後の工程を示す拡大図である。 図６５Ｄは、図６５Ｃの後の工程を示す拡大図である。 図６５Ｅは、図６５Ｄの後の工程を示す拡大図である。 図６５Ｆは、図６５Ｅの後の工程を示す拡大図である。 図６５Ｇは、図６５Ｆの後の工程を示す拡大図である。 図６５Ｈは、図６５Ｇの後の工程を示す拡大図である。 図６５Ｉは、図６５Ｈの後の工程を示す拡大図である。 図６５Ｊは、図６５Ｉの後の工程を示す拡大図である。 図６５Ｋは、図６５Ｊの後の工程を示す拡大図である。 図６５Ｌは、図６５Ｋの後の工程を示す拡大図である。 図６５Ｍは、図６５Ｌの後の工程を示す拡大図である。 図６５Ｎは、図６５Ｍの後の工程を示す拡大図である。 図６５Ｏは、図６５Ｎの後の工程を示す拡大図である。 図６５Ｐは、図６５Ｏの後の工程を示す拡大図である。 図６５Ｑは、図６５Ｐの後の工程を示す拡大図である。 図６５Ｒは、図６５Ｑの後の工程を示す拡大図である。 図６５Ｓは、図６５Ｒの後の工程を示す拡大図である。 図６５Ｔは、図６５Ｓの後の工程を示す拡大図である。 図６５Ｕは、図６５Ｔの後の工程を示す拡大図である。 図６５Ｖは、図６５Ｕの後の工程を示す拡大図である。 図６５Ｗは、図６５Ｖの後の工程を示す拡大図である。 図６５Ｘは、図６５Ｗの後の工程を示す拡大図である。 図６５Ｙは、図６５Ｘの後の工程を示す拡大図である。 図６５Ｚは、図６５Ｙの後の工程を示す拡大図である。 図６６Ａは、図５５に対応する領域の断面図であって、図４９に示す半導体装置の製造方法の一例を示す断面図である。 図６６Ｂは、図６６Ａの後の工程を示す断面図である。 図６６Ｃは、図６６Ｂの後の工程を示す断面図である。 図６６Ｄは、図６６Ｃの後の工程を示す断面図である。 図６６Ｅは、図６６Ｄの後の工程を示す断面図である。 図６６Ｆは、図６６Ｅの後の工程を示す断面図である。 図６６Ｇは、図６６Ｆの後の工程を示す断面図である。 図６６Ｈは、図６６Ｇの後の工程を示す断面図である。 図６６Ｉは、図６６Ｈの後の工程を示す断面図である。 図６６Ｊは、図６６Ｉの後の工程を示す断面図である。 図６６Ｋは、図６６Ｊの後の工程を示す断面図である。 図６６Ｌは、図６６Ｋの後の工程を示す断面図である。 図６６Ｍは、図６６Ｌの後の工程を示す断面図である。 図６６Ｎは、図６６Ｍの後の工程を示す断面図である。 図６６Ｏは、図６６Ｎの後の工程を示す断面図である。 図６６Ｐは、図６６Ｏの後の工程を示す断面図である。 図６６Ｑは、図６６Ｐの後の工程を示す断面図である。 図６６Ｒは、図６６Ｑの後の工程を示す断面図である。 図６６Ｓは、図６６Ｒの後の工程を示す断面図である。 図６６Ｔは、図６６Ｓの後の工程を示す断面図である。 図６６Ｕは、図６６Ｔの後の工程を示す断面図である。 図６６Ｖは、図６６Ｕの後の工程を示す断面図である。 図６６Ｗは、図６６Ｖの後の工程を示す断面図である。 図６６Ｘは、図６６Ｗの後の工程を示す断面図である。 図６６Ｙは、図６６Ｘの後の工程を示す断面図である。 図６６Ｚは、図６６Ｙの後の工程を示す断面図である。 図６７は、図５１に対応する領域の拡大図であって、本発明の第２７実施形態に係る半導体装置を示す拡大図である。 図６８は、図６７に示すLXVIII-LXVIII線に沿う断面図である。 図６９は、図６７に示すLXIX-LXIX線に沿う断面図である。 図７０は、図６８に示す領域LXX-LXXの拡大図である。 図７１は、低抵抗電極層としてＮｉＳｉが採用された場合のリーク電流特性を示すグラフである。 図７２は、低抵抗電極層としてＣｏＳｉ_２が採用された場合のリーク電流特性を示すグラフである。 図７３は、低抵抗電極層としてＴｉＳｉ_２が採用された場合のリーク電流特性を示すグラフである。 図７４Ａは、図７０に対応する領域の拡大図であって、図６７に示す半導体装置の製造方法の一例を説明するための拡大図である。 図７４Ｂは、図７４Ａの後の工程を示す拡大図である。 図７４Ｃは、図７４Ｂの後の工程を示す拡大図である。 図７４Ｄは、図７４Ｃの後の工程を示す拡大図である。 図７４Ｅは、図７４Ｄの後の工程を示す拡大図である。 図７４Ｆは、図７４Ｅの後の工程を示す拡大図である。 図７４Ｇは、図７４Ｆの後の工程を示す拡大図である。 図７５は、図７０に対応する領域の拡大図であって、本発明の第２８実施形態に係る半導体装置を示す拡大図である。 図７６Ａは、図７５に対応する領域の拡大図であって、図７５に示す半導体装置の製造方法の一例を説明するための拡大図である。 図７６Ｂは、図７６Ａの後の工程を示す拡大図である。 図７６Ｃは、図７６Ｂの後の工程を示す拡大図である。 図７６Ｄは、図７６Ｃの後の工程を示す拡大図である。 図７６Ｅは、図７６Ｄの後の工程を示す拡大図である。 図７６Ｆは、図７６Ｅの後の工程を示す拡大図である。 図７６Ｇは、図７６Ｆの後の工程を示す拡大図である。 図７７は、図７０に対応する領域の拡大図であって、本発明の第２９実施形態に係る半導体装置を示す拡大図である。 図７８Ａは、図７７に対応する領域の拡大図であって、図７７に示す半導体装置の製造方法の一例を説明するための拡大図である。 図７８Ｂは、図７８Ａの後の工程を示す拡大図である。 図７８Ｃは、図７８Ｂの後の工程を示す拡大図である。 図７８Ｄは、図７８Ｃの後の工程を示す拡大図である。 図７８Ｅは、図７８Ｄの後の工程を示す拡大図である。 図７８Ｆは、図７８Ｅの後の工程を示す拡大図である。 図７９は、図７０に対応する領域の拡大図であって、本発明の第３０実施形態に係る半導体装置を示す拡大図である。 図８０は、図６９に対応する領域の断面図であって、図７９に示す半導体装置を示す断面図である。 図８１は、図５５に対応する領域の断面図であって、図７９に示す半導体装置を示す断面図である。 図８２Ａは、図７９に対応する領域の拡大図であって、図７９に示す半導体装置の製造方法の一例を説明するための拡大図である。 図８２Ｂは、図８２Ａの後の工程を示す拡大図である。 図８２Ｃは、図８２Ｂの後の工程を示す拡大図である。 図８３は、本発明の第３１実施形態に係る半導体装置を示す底面図であって、隆起部群の第１形態例を示す底面図である。 図８４Ａは、隆起部群の第２形態例を示す図である。 図８４Ｂは、隆起部群の第３形態例を示す図である。 図８４Ｃは、隆起部群の第４形態例を示す図である。 図８４Ｄは、隆起部群の第５形態例を示す図である。 図８５は、図６８に対応する領域の断面図であって、図８３に示す半導体装置を示す断面図である。 図８６は、図６９に対応する領域の断面図であって、図８３に示す半導体装置を示す断面図である。 図８７は、図８６に示す領域LXXXVIIの拡大図である。 図８８は、図５５に対応する領域の断面図であって、図８３に示す半導体装置を示す断面図である。 図８９は、図８３に対応する底面図であって、本発明の第３２実施形態に係る半導体装置を示す底面図である。 図９０は、図８６に対応する断面図であって、本発明の第３３実施形態に係る半導体装置を示す断面図である。 図９１は、図９０に示す領域XCIの拡大図である。 図９２は、図８６に対応する断面図であって、本発明の第３４実施形態に係る半導体装置を示す断面図である。 図９３は、図９２に示す領域XCIIIの拡大図である。 図９４は、図５５に対応する領域の断面図であって、本発明の第３５実施形態に係る半導体装置を示す断面図である。 図９５は、図５５に対応する領域の断面図であって、本発明の第３６実施形態に係る半導体装置を示す断面図である。 図９６は、図５５に対応する領域の断面図であって、本発明の第３７実施形態に係る半導体装置を示す断面図である。 図９７は、図５５に対応する領域の断面図であって、本発明の第３８実施形態に係る半導体装置を示す断面図である。 図９８は、図５５に対応する領域の断面図であって、本発明の第３９実施形態に係る半導体装置を示す断面図である。 図９９は、図５５に対応する領域の断面図であって、本発明の第４０実施形態に係る半導体装置を示す断面図である。 図１００は、図５５に対応する領域の断面図であって、本発明の第４１実施形態に係る半導体装置を示す断面図である。 図１０１は、図５５に対応する領域の断面図であって、本発明の第４２実施形態に係る半導体装置を示す断面図である。 図１０２は、図５１に対応する領域の拡大図であって、本発明の第４３実施形態に係る半導体装置を示す拡大図である。 図１０３は、図１０２に示すCIII-CIII線に沿う断面図である。 図１０４は、図５１に対応する領域の拡大図であって、本発明の第４４実施形態に係る半導体装置を示す拡大図である。 図１０５は、図５４に対応する領域の拡大図であって、本発明の第４５実施形態に係る半導体装置を示す拡大図である。 図１０６は、前述の第１〜第４５実施形態に係る半導体装置のいずれか１つを組み込むことができる半導体パッケージを、封止体を透過して示す斜視図である。 図１０７は、本発明の実施形態に適用される４Ｈ−ＳｉＣ単結晶の単位セルを示す図である。 図１０８は、図１０７に示す４Ｈ−ＳｉＣ単結晶の単位セルのシリコン面を示す平面図である。

以下では、添付図面を参照して、本発明の実施形態について具体的に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１のII-II線に沿う断面図である。
半導体装置１は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。図１および図２を参照して、半導体装置１は、ＳｉＣ（炭化シリコン）単結晶を含むｎ型のＳｉＣ半導体層２を有している。

ＳｉＣ半導体層２は、一方側の第１主面３および他方側の第２主面４を含む。ＳｉＣ半導体層２は、この形態では、ＳｉＣ単結晶を含むＳｉＣ半導体基板５およびＳｉＣ単結晶を含むｎ⁻型のＳｉＣエピタキシャル層６を含む積層構造を有している。ＳｉＣ半導体基板５によってＳｉＣ半導体層２の第２主面４が形成されている。ＳｉＣエピタキシャル層６によってＳｉＣ半導体層２の第１主面３が形成されている。

ＳｉＣ半導体層２の第２主面４には、ドレイン電極７が接続されている。ＳｉＣ半導体基板５は、ｎ^＋型のドレイン領域として形成されている。ＳｉＣエピタキシャル層６は、ｎ⁻型のドレインドリフト領域として形成されている。
ＳｉＣ半導体基板５のｎ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。ＳｉＣエピタキシャル層６のｎ型不純物濃度は、１．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下であってもよい。以下、この明細書において「不純物濃度」は、不純物濃度のピーク値をいう。

図１および図２を参照して、ＳｉＣ半導体層２の第１主面３には、複数のトレンチゲート構造１０および複数のトレンチソース構造１１が形成されている。トレンチゲート構造１０およびトレンチソース構造１１は、任意の第１方向Ｘに沿って互いに間隔を空けて交互に形成されている。
トレンチゲート構造１０およびトレンチソース構造１１は、第１方向Ｘに直交する第２方向Ｙに沿って延びる帯状に形成されている。第１方向Ｘは［１１−２０］方向であり、第２方向Ｙは［１−１００］方向であることが好ましい。

ＳｉＣ半導体層２の第１主面３には、複数のトレンチゲート構造１０および複数のトレンチソース構造１１を含むストライプ構造が形成されている。第１方向Ｘに関して、トレンチゲート構造１０およびトレンチソース構造１１の間の距離は、０．３μｍ以上１．０μｍ以下であってもよい。
各トレンチゲート構造１０は、ゲートトレンチ１２、ゲート絶縁層１３およびゲート電極層１４を含む。図１では、明瞭化のため、ハッチングによってゲート電極層１４が示されている。

ゲートトレンチ１２は、ＳｉＣ半導体層２の第１主面３を、第２主面４側に向けて掘り下げることによって形成されている。ゲートトレンチ１２は、第１側壁１５および第１底壁１６を含む。
ゲート絶縁層１３は、ゲートトレンチ１２の第１側壁１５、第１底壁１６、ならびに、第１側壁１５および第１底壁１６を接続する角部１７に沿って膜状に形成されている。ゲート絶縁層１３は、ゲートトレンチ１２内において、凹状の空間を区画している。

ゲート絶縁層１３は、酸化シリコンを含んでいてもよい。ゲート絶縁層１３は、酸化シリコンの他、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。
ゲート電極層１４は、ゲート絶縁層１３を挟んでゲートトレンチ１２に埋め込まれている。ゲート電極層１４は、より具体的には、ゲート絶縁層１３によって区画された凹状の空間に埋め込まれている。

ゲート電極層１４は、導電性ポリシリコンを含んでいてもよい。ゲート電極層１４は、導電性ポリシリコンの他、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含んでいてもよい。
各トレンチソース構造１１は、ソーストレンチ１８、障壁形成層１９、ソース電極層２０およびｐ⁻型のディープウェル領域２１を含む。図１では、明瞭化のため、ハッチングによってソース電極層２０が示されている。ディープウェル領域２１は、耐圧保持領域とも称される。

ソーストレンチ１８は、ＳｉＣ半導体層２の第１主面３を、第２主面４側に向けて掘り下げることによって形成されている。ソーストレンチ１８は、第２側壁２２および第２底壁２３を含む。
ソーストレンチ１８の第２側壁２２は、第１壁部２４および第２壁部２５を含む。ソーストレンチ１８の第１壁部２４は、ゲートトレンチ１２の第１底壁１６に対してＳｉＣ半導体層２の第１主面３側に位置している。つまり、第１壁部２４は、ＳｉＣ半導体層２の第１主面３に平行な横方向にゲートトレンチ１２に重なる部分である。

ソーストレンチ１８の第２壁部２５は、ゲートトレンチ１２の第２底壁２３に対してＳｉＣ半導体層２の第２主面４側に位置している。つまり、第２壁部２５は、ソーストレンチ１８において、ゲートトレンチ１２の第２底壁２３に対してＳｉＣ半導体層２の第２主面４側の領域に位置する部分である。
ＳｉＣ半導体層２の厚さ方向に関して、ソーストレンチ１８の第２壁部２５の長さは、ソーストレンチ１８の第１壁部２４の長さよりも大きい。ソーストレンチ１８の第２底壁２３は、ＳｉＣ半導体層２の厚さ方向に関して、ゲートトレンチ１２の第１底壁１６およびＳｉＣ半導体層２の第２主面４の間の領域に位置している。

ソーストレンチ１８の第２底壁２３は、この形態では、ＳｉＣエピタキシャル層６に位置している。ソーストレンチ１８の第２底壁２３は、ＳｉＣ半導体基板５に位置していてもよい。
障壁形成層１９は、ソーストレンチ１８の第２側壁２２、第２底壁２３、ならびに、第２側壁２２および第２底壁２３を接続する角部２６に沿って膜状に形成されている。障壁形成層１９は、ソーストレンチ１８内において、凹状の空間を区画している。

障壁形成層１９は、ソース電極層２０の導電材料とは異なる材料からなる。障壁形成層１９は、ソース電極層２０およびディープウェル領域２１の間の電位障壁よりも高い電位障壁を有している。
導電性障壁形成層が、障壁形成層１９として採用されてもよい。導電性障壁形成層は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも１種を含んでいてもよい。

絶縁性障壁形成層が、障壁形成層１９として採用されてもよい。絶縁性障壁形成層は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。図２では、絶縁性障壁形成層が、障壁形成層１９として形成された例が示されている。
障壁形成層１９は、より具体的には、酸化シリコンである。障壁形成層１９およびゲート絶縁層１３は、同一材料によって形成されていることが好ましい。この場合、障壁形成層１９の厚さおよびゲート絶縁層１３の厚さは同一であることが好ましい。障壁形成層１９およびゲート絶縁層１３が酸化シリコンによって形成される場合には、障壁形成層１９およびゲート絶縁層１３を熱酸化処理法によって同時に形成できる。

ソース電極層２０は、障壁形成層１９を挟んで、ソーストレンチ１８の凹状の空間に埋め込まれている。ソース電極層２０は、導電性ポリシリコンを含んでいてもよい。ソース電極層２０は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンであってもよい。
ソース電極層２０は、導電性ポリシリコンの他、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含んでいてもよい。

ソース電極層２０は、ゲート電極層１４と同一の導電材料によって形成されていてもよい。この場合、ゲート電極層１４およびソース電極層２０を同時に形成できる。むろん、ソース電極層２０は、ゲート電極層１４とは異なる導電材料によって形成されていてもよい。
ディープウェル領域２１は、ＳｉＣ半導体層２においてソーストレンチ１８に沿う領域に形成されている。ディープウェル領域２１のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

ディープウェル領域２１は、ＳｉＣ半導体層２においてソーストレンチ１８の第２側壁２２に沿う領域に形成されている。ディープウェル領域２１は、ＳｉＣ半導体層２においてソーストレンチ１８の第２底壁２３に沿う領域に形成されている。
ディープウェル領域２１は、この形態では、ＳｉＣ半導体層２においてソーストレンチ１８の第２側壁２２、角部２６および第２底壁２３に沿う領域に連続的に形成されている。ディープウェル領域２１は、ソーストレンチ１８の第２側壁２２に沿う部分において、第１領域２７および第２領域２８を含む。

ディープウェル領域２１の第１領域２７は、ソーストレンチ１８の第２側壁２２の第１壁部２４に沿って形成されている。ディープウェル領域２１の第２領域２８は、ソーストレンチ１８の第２側壁２２の第２壁部２５に沿って形成されている。ＳｉＣ半導体層２の厚さ方向に関して、ディープウェル領域２１の第２領域２８の長さは、ディープウェル領域２１の第１領域２７の長さよりも大きい。

ディープウェル領域２１においてソーストレンチ１８の第２底壁２３に沿う部分の厚さは、ディープウェル領域２１においてソーストレンチ１８の第２側壁２２に沿う部分の厚さ以上であってもよい。
ディープウェル領域２１においてソーストレンチ１８の第２底壁２３に沿う部分は、ＳｉＣ半導体基板５およびＳｉＣエピタキシャル層６の境界領域を横切って、ＳｉＣ半導体基板５内に位置していてもよい。

ＳｉＣ半導体層２においてソーストレンチ１８の第２底壁２３に沿う部分では、ＳｉＣ半導体層２の第１主面３の法線方向に沿ってｐ型不純物が注入される。一方、ＳｉＣ半導体層２においてソーストレンチ１８の第２側壁２２に沿う部分では、ＳｉＣ半導体層２の第１主面３に対して傾斜した状態でｐ型不純物が注入される。
そのため、ＳｉＣ半導体層２においてソーストレンチ１８の第２底壁２３に沿う部分では、ソーストレンチ１８の第２側壁２２に沿う部分よりも深い位置にｐ型不純物が注入される。その結果、ディープウェル領域２１において、ソーストレンチ１８の第２底壁２３に沿う部分、および、ソーストレンチ１８の第２側壁２２に沿う部分の間で厚さの差が生じる。

ＳｉＣ半導体層２の第１主面３の表層部には、ｐ⁻型のボディ領域３０が形成されている。ボディ領域３０は、ゲートトレンチ１２およびソーストレンチ１８の間の領域に形成されている。ボディ領域３０は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。
ボディ領域３０は、ゲートトレンチ１２の第１側壁１５およびソーストレンチ１８の第２側壁２２から露出している。ボディ領域３０は、ディープウェル領域２１の第１領域２７に連なっている。

ボディ領域３０のｐ型不純物濃度は、１．０×１０^１６ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。ボディ領域３０のｐ型不純物濃度は、ディープウェル領域２１のｐ型不純物濃度とほぼ等しくてもよい。ボディ領域３０のｐ型不純物濃度は、ディープウェル領域２１のｐ型不純物濃度よりも高くてもよい。
ボディ領域３０の表層部には、ｎ^＋型のソース領域３１が形成されている。ソース領域３１は、ボディ領域３０の表層部においてゲートトレンチ１２の第１側壁１５に沿う領域に形成されている。ソース領域３１は、ゲートトレンチ１２の第１側壁１５から露出している。

ソース領域３１は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。図示はしないが、ソース領域３１は、ソーストレンチ１８の第２側壁２２から露出する部分を含んでいてもよい。
ソース領域３１の幅ＷＳは、０．２μｍ以上０．６μｍ以下（たとえば０．４μｍ程度）であってもよい。幅ＷＳは、この形態では、ソース領域３１において第１方向Ｘに沿う幅である。ソース領域３１のｎ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。

ボディ領域３０の表層部には、ｐ^＋型のコンタクト領域３２が形成されている。コンタクト領域３２は、ボディ領域３０の表層部においてソーストレンチ１８の第２側壁２２に沿う領域に形成されている。コンタクト領域３２は、ソーストレンチ１８の第２側壁２２から露出している。
コンタクト領域３２は、ソース領域３１に接続されていてもよい。コンタクト領域３２は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。コンタクト領域３２は、隣接するゲートトレンチ１２の第１側壁１５から露出する部分を含んでいてもよい。

コンタクト領域３２の幅ＷＣは、０．１μｍ以上０．４μｍ以下（たとえば０．２μｍ程度）であってもよい。幅ＷＣは、この形態では、コンタクト領域３２において第１方向Ｘに沿う幅である。コンタクト領域３２のｐ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。
ＳｉＣ半導体層２の第１主面３の上には、絶縁層４０が形成されている。絶縁層４０は、複数のトレンチゲート構造１０を一括して被覆している。絶縁層４０には、コンタクト孔４１が形成されている。コンタクト孔４１は、トレンチソース構造１１、ソース領域３１およびコンタクト領域３２を選択的に露出させている。

絶縁層４０の上には、主面ソース電極４２が形成されている。主面ソース電極４２は、絶縁層４０の上からコンタクト孔４１に入り込んでいる。主面ソース電極４２は、コンタクト孔４１内において、ソース電極層２０、ソース領域３１およびコンタクト領域３２に電気的に接続されている。
主面ソース電極４２は、ソース電極層２０と同一の導電材料によって形成されていてもよい。主面ソース電極４２は、ソース電極層２０とは異なる導電材料によって形成されていてもよい。

ソース電極層２０は、この形態では、ｎ型ポリシリコンまたはｐ型ポリシリコンを含み、主面ソース電極４２は、アルミニウムまたはアルミニウムを主たる成分に含む金属材料を含む。主面ソース電極４２は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含んでいてもよい。

主面ソース電極４２は、ソース電極層２０と一体的に形成された電極層からなっていてもよい。この場合、ソース電極層２０および主面ソース電極４２は、共通の工程を経て形成されていてもよい。
以下、トレンチゲート構造１０の寸法およびトレンチソース構造１１の寸法について具体的に説明する。

トレンチゲート構造１０は、アスペクト比Ｄ１／Ｗ１を有している。トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１は、トレンチゲート構造１０の幅Ｗ１に対するトレンチゲート構造１０の深さＤ１の比によって定義される。
幅Ｗ１は、この形態では、トレンチゲート構造１０において第１方向Ｘに沿う幅である。トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１は、ゲートトレンチ１２のアスペクト比でもある。

トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１は、０．２５以上１５．０以下であってもよい。トレンチゲート構造１０の幅Ｗ１は、０．２μｍ以上２．０μｍ以下（たとえば０．４μｍ程度）であってもよい。トレンチゲート構造１０の深さＤ１は、０．５μｍ以上３．０μｍ以下（たとえば１．０μｍ程度）であってもよい。
トレンチソース構造１１は、アスペクト比Ｄ２／Ｗ２を有している。トレンチソース構造１１のアスペクト比Ｄ２／Ｗ２は、トレンチソース構造１１の幅Ｗ２に対するトレンチソース構造１１の深さＤ２の比である。

トレンチソース構造１１の幅Ｗ２は、ソーストレンチ１８の幅ＷＳＴ、ディープウェル領域２１の第１幅Ｗα、および、ディープウェル領域２１の第２幅Ｗβの和（Ｗ２＝ＷＳＴ＋Ｗα＋Ｗβ）である。
幅ＷＳＴは、この形態では、ソーストレンチ１８において第１方向Ｘに沿う幅である。第１幅Ｗαは、この形態では、ディープウェル領域２１においてソーストレンチ１８の一方側の第２側壁２２に沿う部分の第１方向Ｘに沿う幅である。第２幅Ｗβは、この形態では、ディープウェル領域２１においてソーストレンチ１８の他方側の第２側壁２２に沿う部分の第１方向Ｘに沿う幅である。

トレンチソース構造１１のアスペクト比Ｄ２／Ｗ２は、トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１よりも大きい。トレンチソース構造１１のアスペクト比Ｄ２／Ｗ２は、０．５以上１８．０以下であってもよい。
トレンチゲート構造１０の深さＤ１に対するトレンチソース構造１１の深さＤ２の比Ｄ２／Ｄ１は、１．５以上４．０以下であってもよい。トレンチソース構造１１の深さＤ２を大きくすることによってＳＪ（Super Junction）構造による耐圧保持効果を高めることもできる。

トレンチソース構造１１の幅Ｗ２は、０．６μｍ以上２．４μｍ以下（たとえば０．８μｍ程度）であってもよい。トレンチソース構造１１の深さＤ２は、１．５μｍ以上１１μｍ以下（たとえば２．５μｍ程度）であってもよい。トレンチソース構造１１の幅Ｗ２は、トレンチゲート構造１０の幅Ｗ１と等しくてもよい。トレンチソース構造１１の幅Ｗ２は、トレンチゲート構造１０の幅Ｗ１と異なっていてもよい。

トレンチソース構造１１において、ソーストレンチ１８は、アスペクト比ＤＳＴ／ＷＳＴを有している。ソーストレンチ１８のアスペクト比ＤＳＴ／ＷＳＴは、ソーストレンチ１８の幅ＷＳＴに対するソーストレンチ１８の深さＤＳＴの比である。
ソーストレンチ１８のアスペクト比ＤＳＴ／ＷＳＴは、トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１よりも大きい。ソーストレンチ１８のアスペクト比ＤＳＴ／ＷＳＴは、０．５以上１８．０以下であってもよい。

ソーストレンチ１８の幅ＷＳＴは、０．２μｍ以上２．０μｍ以下（たとえば０．４μｍ程度）であってもよい。ソーストレンチ１８の幅ＷＳＴは、ゲートトレンチ１２の幅Ｗ１と等しくてもよい（ＷＳＴ＝Ｗ１）。
ソーストレンチ１８の幅ＷＳＴまたはゲートトレンチ１２の幅Ｗ１が深さ方向に沿って異なる場合には、幅ＷＳＴおよび幅Ｗ１は開口部分の幅と定義される。ソーストレンチ１８の深さＤＳＴは、１．０μｍ以上１０μｍ以下（たとえば２．０μｍ程度）であってもよい。

トレンチゲート構造１０（ゲートトレンチ１２）の深さＤ１に対するソーストレンチ１８の深さＤＳＴの比は、２以上であることが好ましい。トレンチゲート構造１０の深さＤ１に対するソーストレンチ１８の深さＤＳＴの比ＤＳＴ／Ｄ１は、４．０を超えてもよい。この場合、ソーストレンチ１８をエッチング法によって形成する際に用いるレジストマスクの耐久性に留意する必要がある。

たとえば、トレンチゲート構造１０の深さＤ１が３．０μｍ程度であり、比ＤＳＴ／Ｄ１が４を超える場合、エッチングによってレジストマスクが、耐久限界に近づくか、または、前記耐久限界を超えることが想定される。レジストマスクが耐久限界を超えると、ＳｉＣ半導体層２の不所望なエッチングが引き起こされる。
したがって、トレンチゲート構造１０の深さＤ１に対するソーストレンチ１８の深さＤＳＴの比ＤＳＴ／Ｄ１は、１．０を超えて４．０以下であることが好ましい。比ＤＳＴ／Ｄ１がこの範囲であれば、ソーストレンチ１８を適切に形成できる。

図３は、図１の半導体装置１の動作を説明するための断面図である。図３において、図２と同様の構造については同一の参照符号が付されている。
半導体装置１では、ＳｉＣ半導体層２およびディープウェル領域２１の間の境界領域にｐｎ接合部４５が形成されている。半導体装置１がオン状態からオフ状態に切り替わる場合、ｐｎ接合部４５から、ＳｉＣ半導体層２に向けて空乏層４６が拡がる。図３では、空乏層４６が二点鎖線によって示されている。

ディープウェル領域２１は、第１領域２７および第２領域２８を含む。第１領域２７は、ソーストレンチ１８の第２側壁２２の第１壁部２４に沿って形成されている。第２領域２８は、ソーストレンチ１８の第２側壁２２の第２壁部２５に沿って形成されている。
ｐｎ接合部４５からの空乏層４６は、ＳｉＣ半導体層２においてゲートトレンチ１２の第１底壁１６よりも第１主面３側の領域に拡がる。ｐｎ接合部４５からの空乏層４６は、ＳｉＣ半導体層２においてゲートトレンチ１２の第１底壁１６よりも第２主面４側の領域に拡がる。

半導体装置１がオン状態からオフ状態に切り替わる場合、ドレイン電極７からソース電極層２０に向けて流れる短絡電流の電流経路は、空乏層４６によって狭窄される。これにより、半導体装置１が破壊に至るまでの時間を遅延させることができる。
特に、半導体装置１によれば、トレンチソース構造１１のアスペクト比Ｄ２／Ｗ２が、トレンチゲート構造１０のアスペクト比Ｄ１／Ｗ１よりも大きい。トレンチソース構造１１のアスペクト比Ｄ２／Ｗ２は、０．５以上１８．０以下である。

しかも、トレンチゲート構造１０の深さＤ１に対するトレンチソース構造１１の深さＤ２の比Ｄ２／Ｄ１は、１．５以上４．０以下である。ＳｉＣ半導体層２の厚さ方向に関して、ディープウェル領域２１の第２領域２８の長さは、ディープウェル領域２１の第１領域２７の長さよりも大きい。
したがって、ＳｉＣ半導体層２において、第２主面４側の領域に拡がる空乏層４６が占める領域の割合を、第１主面３側の領域に拡がる空乏層４６が占める領域の割合よりも確実に増加させることができる。これにより、短絡電流の電流経路を、ドレイン電極７側の領域において確実に狭窄できる。

ｐｎ接合部４５からの空乏層４６は、ゲートトレンチ１２の第１底壁１６にオーバラップしてもよい。ディープウェル領域２１の第２領域２８側の空乏層４６が、ゲートトレンチ１２の第１底壁１６にオーバラップしてもよい。
この構造では、短絡電流の電流経路を、ドレイン電極７側の領域において確実に狭窄できる。むろん、ディープウェル領域２１の第１領域２７側の空乏層４６が、ゲートトレンチ１２の第１底壁１６にオーバラップしてもよい。

また、半導体装置１によれば、ＳｉＣ半導体層２において空乏層４６が占める領域を増加させることができるから、帰還容量Ｃｒｓｓを反比例的に低減できる。帰還容量Ｃｒｓｓは、ゲート電極層１４およびドレイン電極７の間の静電容量である。
以上のように、半導体装置１によれば、短絡耐量を向上し、帰還容量Ｃｒｓｓを低減できる。

また、半導体装置１によれば、ソーストレンチ１８内に障壁形成層１９が形成されている。障壁形成層１９は、ディープウェル領域２１およびソース電極層２０の間の電位障壁よりも高い電位障壁を有している。
したがって、ＳｉＣ半導体層２およびディープウェル領域２１の間のｐｎ接合部４５から拡がる空乏層４６がソーストレンチ１８の内壁面に接したとしても、パンチスルーの発生を抑制できる。これにより、パンチスルーに起因するリーク電流を抑制できる。

障壁形成層１９が存在しない場合、パンチスルーは、ソーストレンチ１８の角部２６で顕著に観られる傾向がある。これは、空乏層４６が、ソーストレンチ１８の第２側壁２２からさらにソーストレンチ１８の第２底壁２３に沿って拡がるためである。
そこで、半導体装置１では、角部２６を含むソーストレンチ１８の内壁面を、障壁形成層１９によって被覆している。これにより、ソーストレンチ１８におけるパンチスルーの発生を効果的に抑制することができる。

半導体装置１によれば、短絡耐量および帰還容量Ｃｒｓｓに係る設計の観点から、ＳｉＣ半導体層２において比較的広い領域に空乏層４６が形成されるが、障壁形成層１９によって空乏層４６に起因するリーク電流を適切に抑制できる。
図４は、図１の半導体装置１のドレイン電流−ドレイン電圧特性を示すグラフである。図４において、縦軸はドレイン電流ＩＤ［Ａ／ｃｍ^２］を表し、横軸はドレイン電圧ＶＤ［Ｖ］を表している。ドレイン電流ＩＤは、ドレイン電極７およびソース電極層２０の間を流れる電流（短絡電流）である。

図４には、曲線Ｌ１および曲線Ｌ２が示されている。曲線Ｌ１および曲線Ｌ２は、いずれもシミュレーションによって求められている。曲線Ｌ１および曲線Ｌ２は、所定範囲のドレイン電圧ＶＤをドレイン電極７に印加した時の、ドレイン電流ＩＤの変化を示している。ドレイン電圧ＶＤは、０Ｖから１０００Ｖの間の範囲で変化される。
曲線Ｌ１は、参考例に係る半導体装置のドレイン電流−ドレイン電圧特性を示している。曲線Ｌ２は、半導体装置１のドレイン電流−ドレイン電圧特性を示している。参考例に係る半導体装置は、ソーストレンチ１８の深さＤ２が、ゲートトレンチ１２の深さＤ１と等しい点を除いて、半導体装置１と同様の構造を有している。

曲線Ｌ１を参照して、参考例に係る半導体装置では、ドレイン電圧ＶＤが２００Ｖを超えると、ドレイン電流ＩＤが１５０００Ａ／ｃｍ^２を超える。一方、曲線Ｌ２を参照して、半導体装置１では、ドレイン電圧ＶＤが０Ｖから１０００Ｖの間の範囲で、ドレイン電流ＩＤが１５０００Ａ／ｃｍ^２未満である。
半導体装置１では、ドレイン電圧ＶＤが４００Ｖ以上１０００Ｖ以下の範囲において、ドレイン電流ＩＤが１００００Ａ／ｃｍ^２以上１５０００Ａ／ｃｍ^２未満の範囲に収まっている。

ドレイン電圧ＶＤが６００Ｖの時について見ると、半導体装置１のドレイン電流ＩＤは、参考例に係る半導体装置のドレイン電流ＩＤよりも４５％程減少している。
このシミュレーション結果から、ゲートトレンチ１２よりも深いソーストレンチ１８に沿ってディープウェル領域２１を形成することによって、短絡耐量を格段に向上できることを確認できた。

図５は、図１の半導体装置１の帰還容量−ドレイン電圧特性を示すグラフである。図５において、縦軸は帰還容量Ｃｒｓｓ［Ｆ／ｃｍ^２］を表しており、横軸はドレイン電圧ＶＤ［Ｖ］を表している。
図５には、曲線Ｌ３および曲線Ｌ４が示されている。曲線Ｌ３および曲線Ｌ４は、いずれもシミュレーションによって求められている。曲線Ｌ３および曲線Ｌ４は、所定範囲のドレイン電圧ＶＤをドレイン電極７に印加した時の、帰還容量Ｃｒｓｓの変化を示している。ドレイン電圧ＶＤは、０Ｖから１０００Ｖの間の範囲で変化される。

曲線Ｌ３は、参考例に係る半導体装置の帰還容量−ドレイン電圧特性を示している。曲線Ｌ４は、半導体装置１の帰還容量−ドレイン電圧特性を示している。参考例に係る半導体装置は、ソーストレンチ１８の深さＤ２が、ゲートトレンチ１２の深さＤ１と等しい点を除いて、半導体装置１と同様の構造を有している。
曲線Ｌ３を参照して、参考例に係る半導体装置では、ドレイン電圧ＶＤが１Ｖから１０Ｖの範囲において、帰還容量Ｃｒｓｓが緩やかに減少している。参考例に係る半導体装置では、１Ｖから１０Ｖのドレイン電圧ＶＤの範囲において、帰還容量Ｃｒｓｓの減少率が２５％程度である。

一方、半導体装置１では、ドレイン電圧ＶＤが１Ｖから１０Ｖの範囲において、帰還容量Ｃｒｓｓが急激に減少している。ドレイン電圧ＶＤが１０Ｖの時について見ると、半導体装置１の帰還容量Ｃｒｓｓは、参考例に係る半導体装置の帰還容量Ｃｒｓｓよりも９５％程減少している。半導体装置１では、１Ｖから１０Ｖのドレイン電圧ＶＤの範囲において、帰還容量Ｃｒｓｓの減少率が９５％以上９９％以下である。

このシミュレーション結果から、ゲートトレンチ１２よりも深いソーストレンチ１８に沿ってディープウェル領域２１を形成することによって、帰還容量Ｃｒｓｓを格段に低減できることを確認できた。つまり、帰還容量Ｃｒｓｓの低減によって、スイッチング速度を格段に向上できることが確認できた。
図６は、本発明の第２実施形態に係る半導体装置５１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図６を参照して、ソース領域３１は、ゲートトレンチ１２の第１側壁１５およびソーストレンチ１８の第２側壁２２から露出している。コンタクト領域３２は、ディープウェル領域２１内において、ソーストレンチ１８の第２底壁２３に沿う領域に形成されている。コンタクト領域３２は、ソーストレンチ１８の第２底壁２３から露出している。
コンタクト領域３２は、ソーストレンチの第２底壁２３の全体を被覆していてもよい。コンタクト領域３２のｐ型不純物濃度は、ディープウェル領域２１のｐ型不純物濃度よりも大きい。

図６では、障壁形成層１９が、導電性障壁形成層からなる例が示されている。障壁形成層１９は、ソーストレンチ１８の内壁面に沿って形成され、ソーストレンチ１８の第２底壁２３からコンタクト領域３２を選択的に露出させている。
障壁形成層１９は、より具体的には、第１部分５２および第２部分５３を含む。障壁形成層１９の第１部分５２は、ソーストレンチ１８の第２側壁２２を被覆している。障壁形成層１９の第２部分５３は、ソーストレンチ１８の第２底壁２３を部分的に被覆している。

障壁形成層１９の第２部分５３は、障壁形成層１９の第１部分５２に連なっている。障壁形成層１９の第２部分５３は、ソーストレンチ１８の角部２６から第２底壁２３に沿って延びている。
障壁形成層１９の第２部分５３は、ソーストレンチ１８の第２底壁２３の中央部を露出させている。障壁形成層１９の第２部分５３は、平面視において無端状（環状）に形成されていてもよい。

以上、半導体装置５１によれば、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置５１によれば、ソーストレンチ１８の角部２６から第２底壁２３に沿って空乏層４６が拡がったとしても、空乏層４６がソース電極層２０に到達するまでの距離を障壁形成層１９によって稼ぐことができる。これにより、ソーストレンチ１８の角部２６の近傍において、パンチスルーの発生を抑制できる。

図７は、本発明の第３実施形態に係る半導体装置６１を示す断面図である。以下では、半導体装置５１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
ディープウェル領域２１には、ソーストレンチ１８の第２底壁２３を選択的に露出させる露出部６２が形成されている。より具体的には、ディープウェル領域２１の第２領域２８は、ソーストレンチ１８の第２底壁２３の中央部を露出させるように、ソーストレンチ１８の角部２６に沿って形成されている。ディープウェル領域２１の第２領域２８は、平面視において無端状（環状）に形成されていてもよい。

この形態では、コンタクト領域３２は形成されていない。コンタクト領域３２は、ボディ領域３０の表層部においてソーストレンチ１８の第２側壁２２に沿う領域に形成されていてもよい。
ソース電極層２０は、ディープウェル領域２１の露出部６２においてＳｉＣ半導体層２との間でヘテロ接合部を形成している。これにより、ソース電極層２０をアノードとし、ＳｉＣ半導体層２をカソードとするヘテロ接合ダイオード６３が形成されている。

ソース電極層２０は、導電性ポリシリコンを含んでいてもよい。むろん、ヘテロ接合ダイオード６３が形成される限り、ソース電極層２０は、導電性ポリシリコン以外の導電材料を含んでいてもよい。
ＳｉＣ半導体層２およびボディ領域３０の間のｐｎ接合部には、ボディダイオード６４が形成されている。ヘテロ接合ダイオード６３の接合障壁は、ボディダイオード６４の拡散電位よりも小さい。ヘテロ接合ダイオード６３の接合障壁は、１．０ｅＶ以上１．５ｅＶ以下であってもよい。ボディダイオード６４の拡散電位は、２．８ｅＶ以上３．２ｅＶ以下であってもよい。

以上、半導体装置６１によれば、半導体装置５１に対して述べた効果と同様の効果を奏することができる。また、半導体装置６１では、逆方向バイアス電圧が印加された場合、ヘテロ接合ダイオード６３に優先的に電流を流しこむことができる。これにより、ＳｉＣ半導体層２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上および帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

図８は、本発明の第４実施形態に係る半導体装置７１を示す断面図である。以下では、半導体装置５１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
障壁形成層１９は、ソーストレンチ１８の内壁に沿って形成された複数の障壁形成層を含む積層構造を有している。障壁形成層１９は、この形態では、ソーストレンチ１８の内壁からこの順に積層された絶縁性障壁形成層７２および導電性障壁形成層７３を含む積層構造を有している。

絶縁性障壁形成層７２は、ソーストレンチ１８の内壁面に沿って膜状に形成されている。絶縁性障壁形成層７２は、ソーストレンチ１８の第２底壁２３からコンタクト領域３２を選択的に露出させている。
絶縁性障壁形成層７２は、より具体的には、第１部分７４および第２部分７５を含む。第１部分７４は、ソーストレンチ１８の第２側壁２２を被覆している。第２部分７５は、ソーストレンチ１８の第２底壁２３を選択的に被覆している。

第２部分７５は、第１部分７４に連なっている。第２部分７５は、ソーストレンチ１８の第２底壁２３の中央部を露出させるように、ソーストレンチ１８の角部２６から第２底壁２３に沿って延びている。
絶縁性障壁形成層７２は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。

導電性障壁形成層７３は、ソーストレンチ１８の第２底壁２３からコンタクト領域３２を選択的に露出させるように、絶縁性障壁形成層７２に沿って膜状に形成されている。導電性障壁形成層７３は、ソース電極層２０の導電材料とは異なる導電材料を含む。
導電性障壁形成層７３は、ゲート電極層１４の導電材料と同一の導電材料によって形成されていてもよい。導電性障壁形成層７３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも１種を含んでいてもよい。

以上、半導体装置７１によれば、半導体装置５１に対して述べた効果と同様の効果を奏することができる。また、半導体装置７１では、障壁形成層１９が、絶縁性障壁形成層７２および導電性障壁形成層７３を含む積層構造を有している。これにより、絶縁性障壁形成層７２および導電性障壁形成層７３の２層によって、パンチスルーの発生を抑制できる。

導電性障壁形成層７３の導電材料が、ゲート電極層１４の導電材料が同一であれば、ゲート電極層１４および導電性障壁形成層７３を同一の工程によって形成できる。そのため、工数の増加を抑制できる。
図９は、本発明の第５実施形態に係る半導体装置８１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

障壁形成層１９は、第１部分８２および第２部分８３を含む。障壁形成層１９の第１部分８２は、ソーストレンチ１８の第２側壁２２を被覆している。障壁形成層１９の第２部分８３は、ソーストレンチ１８の第２底壁２３を被覆している。
障壁形成層１９の第１部分８２は、ソーストレンチ１８の第２側壁２２からＳｉＣ半導体層２を露出させる側壁コンタクト孔８４を選択的に有している。第１部分８２は、ソーストレンチ１８の第１壁部２４を被覆し、第２壁部２５を露出させている。

第１部分８２は、ＳｉＣ半導体層２およびボディ領域３０の間の境界領域を横切るように形成されていてもよい。第１部分８２において第２主面４側の端部は、ボディ領域３０の底部よりも深い領域に形成されていてもよい。
第１部分８２において、第２主面４側の端部は、ボディ領域３０の底部よりも浅い領域に形成されていてもよい。第１部分８２において、第２主面４側の端部は、ボディ領域３０の底部およびコンタクト領域３２の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層２０は、ソーストレンチ１８内において少なくともボディ領域３０に接続される。

第１部分８２において、第２主面４側の端部は、ＳｉＣ半導体層２の第１主面３およびコンタクト領域３２の底部の間の領域に形成されていてもよい。障壁形成層１９は、第１部分８２を有さず、第２部分８３だけを有していてもよい。これらの場合、ソース電極層２０は、ソーストレンチ１８内において、ボディ領域３０およびコンタクト領域３２に接続される。

障壁形成層１９の第２部分８３は、障壁形成層１９の第１部分８２から間隔を空けて形成されている。第２部分８３は、第１部分８２から分断されている。第２部分８３は、ソーストレンチ１８の角部２６を被覆していてもよい。
第２部分８３は、ソーストレンチ１８の角部２６を露出させていてもよい。第２部分８３は、ソーストレンチ１８の角部２６を被覆し、かつ、ソーストレンチ１８の第２側壁２２の一部を被覆していてもよい。

ソース電極層２０は、ソーストレンチ１８内において、ＳｉＣ半導体層２との間でショットキー接合を形成している。これにより、ソース電極層２０をアノードとし、ＳｉＣ半導体層２をカソードとするショットキーバリアダイオード８５が形成されている。
ソース電極層２０は、主面ソース電極４２と同一の導電材料によって形成されていてもよい。ソース電極層２０および主面ソース電極４２は、アルミニウムまたはアルミニウムを主たる構成に含む金属材料によって形成されていてもよい。

ソース電極層２０および主面ソース電極４２は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含んでいてもよい。この場合、ゲート電極層１４は、ポリシリコン（ｎ型ポリシリコンまたはｐ型ポリシリコン）によって形成されていることが好ましい。
ｐ型のディープウェル領域２１は、ＳｉＣ半導体層２においてソーストレンチ１８の第２底壁２３に沿う領域に形成されている。ディープウェル領域２１は、ソーストレンチ１８の第２側壁２２からソース電極層２０を露出させるように、ＳｉＣ半導体層２においてソーストレンチ１８の第２側壁２２および角部２６に沿う領域に連続的に形成されていてもよい。

つまり、ディープウェル領域２１は、ソーストレンチ１８の第２底壁２３を被覆している。また、ディープウェル領域２１は、ソーストレンチ１８の第２側壁２２および第２底壁２３を接続する角部２６を被覆している。ディープウェル領域２１は、ＳｉＣ半導体層２においてソーストレンチ１８の第２側壁２２のほぼ全域を露出させていてもよい。
ディープウェル領域２１は、ソーストレンチ１８の第２底壁２３からＳｉＣ半導体層２の第１主面３に平行な横方向に引き出されている。これにより、ディープウェル領域２１は、ＳｉＣ半導体層２の第１主面３の法線方向に関して、ＳｉＣ半導体層２の一部の領域を挟んでボディ領域３０に対向している。

ソース電極層２０は、より具体的には、ＳｉＣ半導体層２の第１主面３の法線方向に関して、ボディ領域３０およびディープウェル領域２１の間の深さ位置において、ＳｉＣ半導体層２との間でショットキー接合を形成している。
ソース電極層２０は、さらに具体的には、ＳｉＣ半導体層２の第１主面３の法線方向に関して、ＳｉＣ半導体層２においてボディ領域３０およびディープウェル領域２１によって挟まれた領域において、ＳｉＣ半導体層２との間でショットキー接合を形成している。

トレンチソース構造１１の幅Ｗ２は、ソーストレンチ１８の幅ＷＳＴと一致していてもよい。つまり、ディープウェル領域２１の第１幅Ｗαおよび第２幅Ｗβは、いずれも零であってもよい。
以上、半導体装置８１によれば、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置８１では、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオード８５に優先的に電流を流しこむことができる。これにより、ＳｉＣ半導体層２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

この形態では、ソース電極層２０が、障壁形成層１９の側壁コンタクト孔８４内においてＳｉＣ半導体層２との間でショットキー接合を形成する例について説明した。しかし、障壁形成層１９（第１部分８２および第２部分８３）が形成されていない形態が採用されてもよい。
図１０は、本発明の第６実施形態に係る半導体装置９１の平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図１０を参照して、この形態では、トレンチゲート構造１０が、平面視において格子状に形成されている。トレンチソース構造１１は、トレンチゲート構造１０によって取り囲まれた領域内に形成されていてもよい。
ソース領域３１は、トレンチゲート構造１０の周縁に沿って形成されていてもよい。コンタクト領域３２は、トレンチソース構造１１の周縁に沿って形成されていてもよい。

以上、半導体装置９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置９１によれば、ＳｉＣ半導体層２を流れる電流の密度を高めることもできる。
半導体装置９１の構造は、前述の各実施形態にも適用できる。つまり、トレンチゲート構造１０が平面視において格子状に形成され、トレンチゲート構造１０によって取り囲まれた領域内にトレンチソース構造１１が形成された構造は、前述の各実施形態にも適用できる。

本発明の第１〜第６実施形態について説明したが、本発明の第１〜第６実施形態は、さらに他の形態で実施することもできる。
前述の第１〜第６実施形態において、障壁形成層１９は、ソーストレンチ１８の第２側壁２２からＳｉＣ半導体層２を選択的に露出させていてもよい。たとえば、障壁形成層１９は、ソーストレンチ１８内において、コンタクト領域３２、ソース領域３１およびボディ領域３０のうちの少なくとも１つを露出させていてもよい。

前述の第１〜第６実施形態において、障壁形成層１９が省かれた構造が採用されてもよい。
前述の第１〜第６実施形態において、ゲートトレンチ１２は、断面視において第１底壁１６の面積が開口面積よりも小さいテーパ形状に形成されていてもよい。
前述の第１〜第６実施形態において、ゲートトレンチ１２の第１底壁１６は、ＳｉＣ半導体層２の第１主面３に対して平行に形成されていてもよい。ゲートトレンチ１２の第１底壁１６は、第１側壁１５からＳｉＣ半導体層２の第２主面４に向かう凸湾曲状に形成されていてもよい。

前述の第１〜第６実施形態において、ソーストレンチ１８は、断面視において第２底壁２３の面積が開口面積よりも小さいテーパ形状に形成されていてもよい。
前述の第１〜第６実施形態において、ソーストレンチ１８の第２底壁２３は、ＳｉＣ半導体層２の第１主面３に対して平行に形成されていてもよい。ソーストレンチ１８の第２底壁２３は、第２側壁２２から外側に向かう凸湾曲状に形成されていてもよい。

前述の第１〜第６実施形態において、ＳｉＣ単結晶製のＳｉＣ半導体層２に代えて、Ｓｉ（シリコン）製のＳｉ半導体層（２）が採用されてもよい。つまり、Ｓｉ半導体層（２）は、Ｓｉ製のＳｉ半導体基板（５）およびＳｉ製のＳｉエピタキシャル層（６）を含む積層構造を有していてもよい。
前述の第１〜第６実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。

前述の第１〜第６実施形態において、ｎ^＋型のＳｉＣ半導体基板５に代えて、ｐ^＋型のＳｉＣ半導体基板（５）が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。
この場合、ＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、ＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。ＭＩＳＦＥＴに代えてＩＧＢＴが採用された場合であっても、前述の各実施形態において述べた効果と同様の効果を奏することができる。

図１１は、本発明の第７実施形態に係る半導体装置１０１を示す平面図である。
図１１を参照して、半導体装置１０１は、ＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層１０２を有している。ＳｉＣ半導体層１０２は、４Ｈ−ＳｉＣ単結晶を含んでいてもよい。
４Ｈ−ＳｉＣ単結晶は、（０００１）面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±０．２°の範囲または４°±０．４°の範囲に設定される。

ＳｉＣ半導体層１０２は、この形態では、直方体形状のチップ状に形成されている。ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。
第１主面１０３および第２主面１０４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。側面１０５Ａは、側面１０５Ｃに対向している。側面１０５Ｂは、側面１０５Ｄに対向している。

側面１０５Ａ〜１０５Ｄは、それぞれ、第１主面１０３および第２主面１０４の法線方向に沿って平面的に延びている。側面１０５Ａ〜１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
ＳｉＣ半導体層１０２には、アクティブ領域１０６および外側領域１０７が設定されている。アクティブ領域１０６は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。外側領域１０７は、アクティブ領域１０６の外側の領域である。

アクティブ領域１０６は、平面視において、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５ＤからＳｉＣ半導体層１０２の内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に設定されている。アクティブ領域１０６は、平面視においてＳｉＣ半導体層１０２の４つの側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に設定されている。
外側領域１０７は、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄおよびアクティブ領域１０６の周縁の間の領域に設定されている。外側領域１０７は、平面視においてアクティブ領域１０６を取り囲む無端状（四角環状）に設定されている。

ＳｉＣ半導体層１０２の第１主面１０３の上には、第１主面電極としてのゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が形成されている。図１１においてゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０は、明瞭化のため、ハッチングによって示されている。ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０は、アルミニウムまたは銅を含んでいてもよい。

ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａに沿って形成されている。ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａの中央領域に沿って形成されている。ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の４つの側面１０５Ａ〜１０５Ｄの内の任意の２つを接続する角部に沿って形成されていてもよい。

ゲートパッド１０８は、平面視において四角形状に形成されている。ゲートパッド１０８は、平面視において外側領域１０７およびアクティブ領域１０６の境界領域を横切るように、外側領域１０７からアクティブ領域１０６内に引き出されている。
ゲートフィンガー１０９は、外側領域１０７に形成されている。ゲートフィンガー１０９は、ゲートパッド１０８から引き出され、外側領域１０７を帯状に延びている。ゲートフィンガー１０９は、この形態では、アクティブ領域１０６を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。

ソースパッド１１０は、ゲートパッド１０８およびゲートフィンガー１０９から間隔を空けてアクティブ領域１０６に形成されている。ソースパッド１１０は、ゲートパッド１０８およびゲートフィンガー１０９によって区画された凹状の領域を被覆するように、平面視において凹形状に形成されている。
ゲートパッド１０８およびゲートフィンガー１０９には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソースパッド１１０には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。

図１２は、図１１に示す領域XIIの拡大図であって、ＳｉＣ半導体層１０２の第１主面１０３の構造を説明するための拡大図である。図１３は、図１２に示すXIII-XIII線に沿う断面図である。図１４は、図１２に示すXIV-XIV線に沿う断面図である。
図１２〜図１４を参照して、ＳｉＣ半導体層１０２は、この形態では、ｎ^＋型のＳｉＣ半導体基板１１１およびｎ型のＳｉＣエピタキシャル層１１２を含む積層構造を有している。ＳｉＣ半導体基板１１１によって、ＳｉＣ半導体層１０２の第２主面１０４が形成されている。

ＳｉＣエピタキシャル層１１２によって、ＳｉＣ半導体層１０２の第１主面１０３が形成されている。ＳｉＣ半導体層１０２の第２主面１０４は、研削面であってもよい。ＳｉＣ半導体層１０２の第２主面１０４は、研削加工痕を有していてもよい。
ＳｉＣ半導体基板１１１の厚さは、１μｍ以上１０００μｍ未満であってもよい。ＳｉＣ半導体基板１１１の厚さは、５μｍ以上であってもよい。ＳｉＣ半導体基板１１１の厚さは、２５μｍ以上であってもよい。ＳｉＣ半導体基板１１１の厚さは、５０μｍ以上であってもよい。ＳｉＣ半導体基板１１１の厚さは、１００μｍ以上であってもよい。

ＳｉＣ半導体基板１１１の厚さは、７００μｍ以下であってもよい。ＳｉＣ半導体基板１１１の厚さは、５００μｍ以下であってもよい。ＳｉＣ半導体基板１１１の厚さは、４００μｍ以上であってもよい。ＳｉＣ半導体基板１１１の厚さは、３００μｍ以下であってもよい。
ＳｉＣ半導体基板１１１の厚さは、２５０μｍ以下であってもよい。ＳｉＣ半導体基板１１１の厚さは、２００μｍ以下であってもよい。ＳｉＣ半導体基板１１１の厚さは、１５０μｍ以下であってもよい。ＳｉＣ半導体基板１１１の厚さは、１００μｍ以下であってもよい。

ＳｉＣ半導体基板１１１の厚さは、１５０μｍ以下であることが好ましい。ＳｉＣ半導体基板１１１の厚さを小さくすることにより、電流経路の短縮によって抵抗値の低減を図ることができる。
ＳｉＣエピタキシャル層１１２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１１２の厚さは、５μｍ以上であってもよい。ＳｉＣエピタキシャル層１１２の厚さは、１０μｍ以上であってもよい。

ＳｉＣエピタキシャル層１１２の厚さは、５０μｍ以下であってもよい。ＳｉＣエピタキシャル層１１２の厚さは、４０μｍ以下であってもよい。ＳｉＣエピタキシャル層１１２の厚さは、３０μｍ以下であってもよい。
ＳｉＣエピタキシャル層１１２の厚さは、２０μｍ以下であってもよい。ＳｉＣエピタキシャル層１１２の厚さは、１５μｍ以下であることが好ましい。ＳｉＣエピタキシャル層１１２の厚さは、１０μｍ以下であることが好ましい。

ＳｉＣエピタキシャル層１１２のｎ型不純物濃度は、ＳｉＣ半導体基板１１１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１１２のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板１１１のｎ型不純物濃度未満である。
ＳｉＣ半導体基板１１１のｎ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。ＳｉＣエピタキシャル層１１２のｎ型不純物濃度は、１．０×１０^１５ｃｍ^−３以上１．０×１０^１８ｃｍ^−３以下であってもよい。ＳｉＣエピタキシャル層１１２は、この形態では、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に沿って異なるｎ型不純物濃度を有する複数の領域を有している。

ＳｉＣエピタキシャル層１１２は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域１１２ａ、および、高濃度領域１１２ａに対してｎ型不純物濃度が低い低濃度領域１１２ｂを含む。高濃度領域１１２ａは、第１主面１０３側の領域に形成されている。低濃度領域１１２ｂは、高濃度領域１１２ａに対してＳｉＣ半導体基板１１１側の領域に形成されている。

高濃度領域１１２ａのｎ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。低濃度領域１１２ｂのｎ型不純物濃度は、１×１０^１５ｃｍ^−３以上１×１０^１６ｃｍ^−３以下であってもよい。高濃度領域１１２ａの厚さは、低濃度領域１１２ｂの厚さ以下である。高濃度領域１１２ａの厚さは、より具体的には、低濃度領域１１２ｂの厚さ未満である。

ＳｉＣ半導体層１０２の第２主面１０４には、第２主面電極としてのドレインパッド１１３が接続されている。オフ時においてソースパッド１１０およびドレインパッド１１３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
ＳｉＣ半導体基板１１１は、ＭＩＳＦＥＴのドレイン領域１１４として形成されている。ＳｉＣエピタキシャル層１１２は、ＭＩＳＦＥＴのドリフト領域１１５として形成されている。

アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３の表層部には、ｐ型のボディ領域１１６が形成されている。ボディ領域１１６のｐ型不純物濃度は、１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下であってもよい。このボディ領域１１６によって、アクティブ領域１０６が画定される。
アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３の表層部には、複数のゲートトレンチ１２１が形成されている。複数のゲートトレンチ１２１は、任意の第１方向Ｘに沿って間隔を空けて形成されている。複数のゲートトレンチ１２１は、第１方向Ｘに交差する第２方向Ｙに沿って延びる帯状に形成されている。

第１方向Ｘは、より具体的には、ＳｉＣ半導体層１０２の側面１０５Ｂ，１０５Ｄに沿う方向である。第２方向Ｙは、第１方向Ｘに直交する方向である。第２方向Ｙは、ＳｉＣ半導体層１０２の側面１０５Ａ，１０５Ｃに沿う方向でもある。
複数のゲートトレンチ１２１は、平面視においてストライプ状に形成されている。各ゲートトレンチ１２１は、この形態では、平面視でＳｉＣ半導体層１０２の第１主面１０３において一方側（側面１０５Ｂ側）の周縁部から他方側（側面１０５Ｄ側）の周縁部に向けて帯状に延びている。

各ゲートトレンチ１２１は、平面視において第１主面１０３の一方側の周縁部および第１主面１０３の他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ１２１の一端部は、ＳｉＣ半導体層１０２の第１主面１０３において一方側の周縁部に位置している。各ゲートトレンチ１２１の他端部は、ＳｉＣ半導体層１０２の第１主面１０３において他方側の周縁部に位置している。

第１方向Ｘは、［１１−２０］方向（［−１−１２０］方向）に設定されていてもよい。この場合、各ゲートトレンチ１２１は、［１１−２０］方向に沿って延びていてもよい。第１方向Ｘは、［１１−２０］方向に直交する［−１１００］方向（［１−１００］方向）に設定されていてもよい。この場合、各ゲートトレンチ１２１は、［−１１００］方向（［１−１００］方向）に沿って延びていてもよい。

各ゲートトレンチ１２１は、ミリメートルオーダ（１ｍｍ以上の長さ）の長さを有している。ゲートトレンチ１２１の長さは、図１４に示す断面において、ゲートトレンチ１２１およびゲートフィンガー１０９の接続部分側の端部から、反対側の端部までの長さである。
各ゲートトレンチ１２１の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ１２１の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ１２１の総延長は、０．５μｍ／μｍ^２以上０．７５μｍ／μｍ^２以下であってもよい。

各ゲートトレンチ１２１は、アクティブトレンチ部１２１ａおよびコンタクトトレンチ部１２１ｂを一体的に含む。アクティブトレンチ部１２１ａは、ゲートトレンチ１２１においてアクティブ領域１０６に形成された部分である。コンタクトトレンチ部１２１ｂは、ゲートトレンチ１２１においてアクティブトレンチ部１２１ａから外側領域１０７に引き出された部分である。

各ゲートトレンチ１２１は、ボディ領域１１６を貫通し、ＳｉＣエピタキシャル層１１２に至っている。各ゲートトレンチ１２１の底壁は、ＳｉＣエピタキシャル層１１２内に位置している。各ゲートトレンチ１２１の底壁は、より具体的には、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに位置している。
ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ゲートトレンチ１２１の深さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。ゲートトレンチ１２１の深さは、０．５μｍ以上１．０μｍ以下であることが好ましい。

ゲートトレンチ１２１の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。ゲートトレンチ１２１の第１方向幅は、０．１μｍ以上０．５μｍ以下であることが好ましい。
図１３および図１４を参照して、各ゲートトレンチ１２１の開口エッジ部１２４は、ゲートトレンチ１２１の内方に向かって湾曲した湾曲部１２５を含む。ゲートトレンチ１２１の開口エッジ部１２４は、ＳｉＣ半導体層１０２の第１主面１０３およびゲートトレンチ１２１の側壁を接続する角部である。

ゲートトレンチ１２１の開口エッジ部１２４に対する電界は、湾曲部１２５に沿って分散する。これにより、ゲートトレンチ１２１の開口エッジ部１２４に対する電界集中を緩和できる。
ボディ領域１１６の表層部において、ゲートトレンチ１２１の側壁に沿う領域には、ｎ^＋型のソース領域１２６が形成されている。ソース領域１２６のｎ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。

ソース領域１２６は、第１方向Ｘに関して、ゲートトレンチ１２１の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域１２６は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソース領域１２６は、平面視においてストライプ状に形成されている。
各ゲートトレンチ１２１内には、ゲート絶縁層１３１およびゲート電極層１３２が形成されている。図１２においてゲート絶縁層１３１およびゲート電極層１３２は、明瞭化のため、ハッチングによって示されている。

ゲート絶縁層１３１は、酸化シリコンを含んでいてもよい。ゲート絶縁層１３１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層１３１は、ゲートトレンチ１２１内に凹状の空間が区画されるようにゲートトレンチ１２１の内壁面に沿って膜状に形成されている。
ゲート絶縁層１３１は、第１領域１３１ａ、第２領域１３１ｂおよび第３領域１３１ｃを含む。第１領域１３１ａは、ゲートトレンチ１２１の側壁に沿って形成されている。第２領域１３１ｂは、ゲートトレンチ１２１の底壁に沿って形成されている。第３領域１３１ｃは、ＳｉＣ半導体層１０２の第１主面１０３に沿って形成されている。

第１領域１３１ａの厚さＴ１は、第２領域１３１ｂの厚さＴ２および第３領域１３１ｃの厚さＴ３よりも小さい。第１領域１３１ａの厚さＴ１に対する第２領域１３１ｂの厚さＴ２の比Ｔ２／Ｔ１は、２以上５以下であってもよい。第１領域１３１ａの厚さＴ１に対する第３領域１３１ｃの厚さＴ３の比Ｔ３／Ｔ１は、２以上５以下であってもよい。
第１領域１３１ａの厚さＴ１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１３１ｂの厚さＴ２は、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１３１ｃの厚さＴ３は、０．０５μｍ以上０．５μｍ以下であってもよい。

ゲート絶縁層１３１の第１領域１３１ａを薄く形成することによって、ボディ領域１１６においてゲートトレンチ１２１の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。ゲート絶縁層１３１の第２領域１３１ｂを厚く形成することにより、ゲートトレンチ１２１の底壁に対する電界集中を緩和できる。

ゲート絶縁層１３１の第３領域１３１ｃを厚く形成することにより、ゲートトレンチ１２１の開口エッジ部１２４近傍におけるゲート絶縁層１３１の耐圧を向上できる。また、第３領域１３１ｃを厚く形成することにより、第３領域１３１ｃがエッチング法によって消失することを抑制できる。
これにより、第３領域１３１ｃの消失に起因して、第１領域１３１ａがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層１３２を、ゲート絶縁層１３１を挟んでＳｉＣ半導体層１０２に適切に対向させることができる。

ゲート電極層１３２は、ゲート絶縁層１３１を挟んでゲートトレンチ１２１に埋め込まれている。ゲート電極層１３２は、より具体的には、ゲート絶縁層１３１によって区画された凹状の空間を満たすようにゲートトレンチ１２１に埋め込まれている。ゲート電極層１３２は、ゲート電圧によって制御される。
図１３および図１４を参照して、ゲート電極層１３２は、ゲートトレンチ１２１が延びる方向と直交する断面視においてＳｉＣ半導体層１０２の第１主面１０３の法線方向に沿って延びる壁状に形成されている。

ゲート電極層１３２は、ゲートトレンチ１２１の開口側に位置する上端部を有している。ゲート電極層１３２の上端部は、ゲートトレンチ１２１の底壁に向かって窪んだ湾曲状に形成されている。
ゲート電極層１３２の断面積（ゲートトレンチ１２１が延びる方向と直交する断面積）は、０．０５μｍ^２以上０．５μｍ^２以下であってもよい。ゲート電極層１３２の断面積は、ゲート電極層１３２の深さおよびゲート電極層１３２の幅の積で定義される。

ゲート電極層１３２の深さは、ゲート電極層１３２の上端部から下端部までの距離である。ゲート電極層１３２の幅は、ゲート電極層１３２の上端部および下端部の間の中間位置におけるトレンチの幅である。上端部が曲面（この形態では下側に向かって窪んだ湾曲状）である場合、ゲート電極層１３２の上端部の位置は、ゲート電極層１３２の上面における深さ方向の中間位置とする。

ゲート電極層１３２は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
ゲート電極層１３２のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度以上である。ゲート電極層１３２のｐ型不純物濃度は、より具体的には、ボディ領域１１６のｐ型不純物濃度よりも大きい。

ゲート電極層１３２のｐ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であってもよい。ゲート電極層１３２のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
図１４を参照して、外側領域１０７には、ゲート配線層１３３が形成されている。ゲート配線層１３３は、ゲートパッド１０８およびゲートフィンガー１０９に電気的に接続される。

ゲート配線層１３３は、ＳｉＣ半導体層１０２の第１主面１０３の上に形成されている。ゲート配線層１３３は、より具体的には、ゲート絶縁層１３１の第３領域１３１ｃの上に形成されている。
ゲート配線層１３３は、この形態では、ゲートフィンガー１０９に沿って形成されている。ゲート配線層１３３は、アクティブ領域１０６を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。

ゲート配線層１３３は、各ゲートトレンチ１２１のコンタクトトレンチ部１２１ｂから露出するゲート電極層１３２に接続されている。ゲート配線層１３３は、この形態では、ゲート電極層１３２からＳｉＣ半導体層１０２の第１主面１０３の上に引き出された引き出し部によって形成されている。ゲート配線層１３３の上端部は、ゲート電極層１３２の上端部に接続されている。

図１３を参照して、ゲート電極層１３２の上には、低抵抗電極層１３４が形成されている。低抵抗電極層１３４は、ゲートトレンチ１２１内において、ゲート電極層１３２の上端部を被覆している。
低抵抗電極層１３４は、ゲート電極層１３２のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層１３４のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。

ゲートトレンチ１２１内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層１３４を流れ、ゲート電極層１３２の全体に伝達される。これにより、ゲート電極層１３２の全体（アクティブ領域１０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さを有するゲートトレンチ１２１の場合には、電流の伝達に時間を要するが、低抵抗電極層１３４によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層１３４は、ゲートトレンチ１２１内に電流を拡散する電流拡散電極層として形成されている。

また、セル構造の微細化が進むと、ゲート電極層１３２の幅、深さ、断面積等が小さくなるため、ゲートトレンチ１２１内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。
しかし、低抵抗電極層１３４によれば、ゲート電極層１３２の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。

低抵抗電極層１３４は、膜状に形成されている。低抵抗電極層１３４は、ゲート電極層１３２の上端部に接する接続部１３４ａおよびその反対の非接続部１３４ｂを有している。低抵抗電極層１３４の接続部１３４ａおよび非接続部１３４ｂは、ゲート電極層１３２の上端部に倣って湾曲状に形成されていてもよい。低抵抗電極層１３４の接続部１３４ａおよび非接続部１３４ｂは、種々の形態を採り得る。

低抵抗電極層１３４の接続部１３４ａの全体がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。低抵抗電極層１３４の接続部１３４ａの全体がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置していてもよい。
低抵抗電極層１３４の接続部１３４ａは、ＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層１３４の接続部１３４ａは、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置する部分を含んでいてもよい。

たとえば、低抵抗電極層１３４の接続部１３４ａの中央部がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置し、低抵抗電極層１３４の接続部１３４ａの周縁部がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。
低抵抗電極層１３４の非接続部１３４ｂの全体がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。低抵抗電極層１３４の非接続部１３４ｂの全体がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置していてもよい。

低抵抗電極層１３４の非接続部１３４ｂは、ＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層１３４の非接続部１３４ｂは、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層１３４の非接続部１３４ｂの中央部がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置し、低抵抗電極層１３４の非接続部１３４ｂの周縁部がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。

低抵抗電極層１３４は、ゲート絶縁層１３１に接する縁部１３４ｃを有している。低抵抗電極層１３４の縁部１３４ｃは、ゲート絶縁層１３１において第１領域１３１ａおよび第２領域１３１ｂを接続する角部に接している。
低抵抗電極層１３４の縁部１３４ｃは、ソース領域１２６の底部に対してＳｉＣ半導体層１０２の第１主面１０３側の領域に形成されている。つまり、低抵抗電極層１３４の縁部１３４ｃは、ボディ領域１１６およびソース領域１２６の間の境界領域よりもＳｉＣ半導体層１０２の第１主面１０３側の領域に形成されている。

したがって、低抵抗電極層１３４の縁部１３４ｃは、ゲート絶縁層１３１を挟んでソース領域１２６に対向している。低抵抗電極層１３４の縁部１３４ｃは、ゲート絶縁層１３１を挟んでボディ領域１１６とは対向していない。
これにより、ゲート絶縁層１３１における低抵抗電極層１３４およびボディ領域１１６の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層１３１に対する低抵抗電極層１３４の電極材料の不所望な拡散によって形成され得る。

特に、低抵抗電極層１３４の縁部１３４ｃを、比較的厚いゲート絶縁層１３１の第３領域１３１ｃ（ゲート絶縁層１３１の角部）に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、低抵抗電極層１３４の厚さＴＲは、ゲート電極層１３２の厚さＴＧ以下（ＴＲ≦ＴＧ）である。低抵抗電極層１３４の厚さＴＲは、ゲート電極層１３２の厚さＴＧ未満（ＴＲ＜ＴＧ）であることが好ましい。低抵抗電極層１３４の厚さＴＲは、より具体的には、ゲート電極層１３２の厚さＴＧの半分以下（ＴＲ≦ＴＧ／２）であることが好ましい。

ゲート電極層１３２の厚さＴＧに対する低抵抗電極層１３４の厚さＴＲの比ＴＲ／ＴＧは、０．０１以上１以下である。ゲート電極層１３２の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。低抵抗電極層１３４の厚さＴＲは、０．０１μｍ以上３μｍ以下であってもよい。
図１４を参照して、低抵抗電極層１３４は、この形態では、ゲート配線層１３３の上端部も被覆している。低抵抗電極層１３４においてゲート配線層１３３の上端部を被覆する部分は、低抵抗電極層１３４においてゲート電極層１３２の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層１３４は、ゲート電極層１３２の全域およびゲート配線層１３３の全域を被覆している。

したがって、ゲートパッド１０８およびゲートフィンガー１０９からゲート配線層１３３に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層１３４を流れ、ゲート電極層１３２およびゲート配線層１３３の全体に伝達される。
これにより、ゲート配線層１３３を介してゲート電極層１３２の全体（アクティブ領域１０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。

特に、ミリメートルオーダの長さを有するゲートトレンチ１２１の場合には、ゲート配線層１３３の上端部を被覆する低抵抗電極層１３４によってスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層１３４は、ポリサイド層を含む。ポリサイド層は、ゲート電極層１３２の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層１３２（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。

ポリサイド層は、この形態では、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有している。ポリサイド層は、より具体的には、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２またはＷＳｉ_２のうちの少なくとも１種を含む。
ｐ型ポリシリコンの上に低抵抗電極層１３４を形成した場合のゲートトレンチ１２１内のシート抵抗は、ゲート電極層１３２（ｐ型ポリシリコン）単体のシート抵抗以下である。ゲートトレンチ１２１内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。

ゲートトレンチ１２１内のシート抵抗は、低抵抗電極層１３４のシート抵抗に近似される。つまり、ゲートトレンチ１２１内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１２１内のシート抵抗は、１０Ω／□未満であることが好ましい。
ポリサイド層の比抵抗を調べた結果を図１５に示す。図１５は、ポリサイドの比抵抗および形成温度の関係を示すグラフである。図１５において、縦軸は比抵抗［μΩ・ｃｍ］を表しており、横軸はポリサイドの形成温度［℃］を表している。

図１５を参照して、ＭｏＳｉ_２、ＷＳｉ_２、ＮｉＳｉ、ＣｏＳｉ_２、ＴｉＳｉ_２の順に比抵抗が小さくなっている。したがって、ポリサイド層として使用される材料の優先度は、ＭｏＳｉ_２、ＷＳｉ_２、ＮｉＳｉ、ＣｏＳｉ_２、ＴｉＳｉ_２の順に高くなる。
とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ_２およびＴｉＳｉ_２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１３４を形成するポリサイド層として適している。

さらに、発明者らの検証の結果、ＴｉＳｉ_２を低抵抗電極層１３４の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、ＣｏＳｉ_２が採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。ＮｉＳｉはＣｏＳｉ_２と比較して耐熱性に課題を有している点を考慮すると、ＣｏＳｉ_２が、低抵抗電極層１３４を形成するポリサイド層として最も好ましい。

図１２および図１３を参照して、アクティブ領域１０６においてＳｉＣ半導体層１０２の第１主面１０３には、複数のソーストレンチ１４１が形成されている。各ソーストレンチ１４１は、互いに隣り合う２つのゲートトレンチ１２１の間の領域に形成されている。
複数のソーストレンチ１４１は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ１４１は、平面視においてストライプ状に形成されている。第１方向Ｘに関して、互いに隣り合うソーストレンチ１４１の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。

各ソーストレンチ１４１は、ボディ領域１１６を貫通し、ＳｉＣエピタキシャル層１１２に至っている。各ソーストレンチ１４１の底壁は、ＳｉＣエピタキシャル層１１２内に位置している。各ソーストレンチ１４１の底壁は、より具体的には、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに位置している。
ソーストレンチ１４１の深さは、ゲートトレンチ１２１の深さとほぼ等しくてもよい。ソーストレンチ１４１の深さは、ゲートトレンチ１２１の深さ以上であってもよい。ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ソーストレンチ１４１の深さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。

ソーストレンチ１４１の第１方向幅は、ゲートトレンチ１２１の第１方向幅とほぼ等しくてもよい。ソーストレンチ１４１の第１方向幅は、ゲートトレンチ１２１の第１方向幅以上であってもよい。ソーストレンチ１４１の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。
各ソーストレンチ１４１の開口エッジ部１４２は、ソーストレンチ１４１の内方に向かって湾曲した湾曲部１４３を含む。ソーストレンチ１４１の開口エッジ部１４２は、ＳｉＣ半導体層１０２の第１主面１０３およびソーストレンチ１４１の側壁を接続する角部である。

ソーストレンチ１４１の開口エッジ部１４２に対する電界は、湾曲部１４３に沿って分散する。これにより、ソーストレンチ１４１の開口エッジ部１４２に対する電界集中を緩和できる。
ＳｉＣ半導体層１０２においてソーストレンチ１４１の側壁に沿う領域には、ｐ^＋型のコンタクト領域１４４が形成されている。コンタクト領域１４４のｐ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。コンタクト領域１４４は、１つのソーストレンチ１４１の一方側の側面および他方側の側面に対して複数形成されている。

複数のコンタクト領域１４４は、第２方向Ｙに沿って間隔を空けて形成されている。複数のコンタクト領域１４４は、ゲートトレンチ１２１から第１方向Ｘに沿って間隔を空けて形成されている。
ＳｉＣ半導体層１０２においてソーストレンチ１４１の内壁に沿う領域には、ｐ型のディープウェル領域１４５が形成されている。ディープウェル領域１４５は、耐圧保持領域とも称される。ディープウェル領域１４５は、ソーストレンチ１４１に沿って延びる帯状に形成されている。ディープウェル領域１４５は、ソーストレンチ１４１の内壁に沿って延びている。

図１２および図１４を参照して、ディープウェル領域１４５は、より具体的には、ソーストレンチ１４１の側壁に沿って延び、エッジ部を通ってソーストレンチ１４１の底壁を被覆している。ディープウェル領域１４５は、ソーストレンチ１４１の側壁においてボディ領域１１６に連なっている。
ディープウェル領域１４５は、ゲートトレンチ１２１の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置する底部を有している。ディープウェル領域１４５は、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。

ディープウェル領域１４５のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度とほぼ等しくてもよい。ディープウェル領域１４５のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度を超えていてもよい。ディープウェル領域１４５のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度未満であってもよい。
ディープウェル領域１４５のｐ型不純物濃度は、コンタクト領域１４４のｐ型不純物濃度以下であってもよい。ディープウェル領域１４５のｐ型不純物濃度は、コンタクト領域１４４のｐ型不純物濃度未満であってもよい。ディープウェル領域２１のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

図１２および図１４を参照して、外側領域１０７には、ｐ型の周縁ディープウェル領域１４８が形成されている。周縁ディープウェル領域１４８は、ディープウェル領域１４５に電気的に接続されている。
周縁ディープウェル領域１４８は、ディープウェル領域１４５と同電位を成している。周縁ディープウェル領域１４８は、この形態では、ディープウェル領域１４５と一体的に形成されている。

周縁ディープウェル領域１４８は、より具体的には、外側領域１０７においてアクティブ領域１０６の周縁に沿って帯状に延びている。周縁ディープウェル領域１４８は、より具体的には、アクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。
周縁ディープウェル領域１４８は、外側領域１０７において、ＳｉＣ半導体層１０２の第１主面１０３の表層部、および、ゲートトレンチ１２１のコンタクトトレンチ部１２１ｂの内壁に沿う領域に形成されている。周縁ディープウェル領域１４８は、コンタクトトレンチ部１２１ｂの側壁に沿って延び、エッジ部を通ってコンタクトトレンチ部１２１ｂの底壁を被覆している。

周縁ディープウェル領域１４８は、平面視においてゲート配線層１３３に重なっている。つまり、周縁ディープウェル領域１４８は、ゲート絶縁層１３１（第３領域１３１ｃ）を挟んでゲート配線層１３３に対向している。
周縁ディープウェル領域１４８は、ゲートトレンチ１２１のコンタクトトレンチ部１２１ｂの底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置する底部を有している。周縁ディープウェル領域１４８は、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。

周縁ディープウェル領域１４８は、平面視において外側領域１０７からアクティブ領域１０６の周縁部に引き出された引き出し部１４８ａを含む。周縁ディープウェル領域１４８の引き出し部１４８ａは、平面視において、ソーストレンチ１４１の外側領域１０７側に位置する端部を被覆している。
周縁ディープウェル領域１４８の引き出し部１４８ａは、アクティブ領域１０６の周縁部において、アクティブトレンチ部１２１ａの内壁を被覆している。周縁ディープウェル領域１４８の引き出し部１４８ａは、アクティブトレンチ部１２１ａの側壁に沿って延び、エッジ部を通ってアクティブトレンチ部１２１ａの底壁を被覆している。この周縁ディープウェル領域１４８の引き出し部１４８ａが、アクティブ領域１０６においてディープウェル領域１４５に連なっている。

周縁ディープウェル領域１４８の引き出し部１４８ａは、ゲートトレンチ１２１のアクティブトレンチ部１２１ａの底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置する底部を有している。周縁ディープウェル領域１４８の引き出し部１４８ａは、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。
周縁ディープウェル領域１４８のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度未満であってもよい。

周縁ディープウェル領域１４８のｐ型不純物濃度は、ディープウェル領域１４５のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、ディープウェル領域１４５のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、ディープウェル領域１４５のｐ型不純物濃度未満であってもよい。

周縁ディープウェル領域１４８のｐ型不純物濃度は、コンタクト領域１４４のｐ型不純物濃度以下であってもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、コンタクト領域１４４のｐ型不純物濃度未満であってもよい。周縁ディープウェル領域１４８のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

各ソーストレンチ１４１内には、ソース絶縁層１４６およびソース電極層１４７が形成されている。図１２においてソース絶縁層１４６およびソース電極層１４７は、明瞭化のため、ハッチングによって示されている。
ソース絶縁層１４６は、酸化シリコンを含んでいてもよい。ソース絶縁層１４６は、ソーストレンチ１４１内に凹状の空間が区画されるようにソーストレンチ１４１の内壁面に沿って膜状に形成されている。

ソース絶縁層１４６は、第１領域１４６ａおよび第２領域１４６ｂを含む。第１領域１４６ａは、ソーストレンチ１４１の側壁に沿って形成されている。第２領域１４６ｂは、ソーストレンチ１４１の底壁に沿って形成されている。第１領域１４６ａの厚さＴ１１は、第２領域１４６ｂの厚さＴ１２よりも小さい。
第１領域１４６ａの厚さＴ１１に対する第２領域１４６ｂの厚さＴ１２の比Ｔ１２／Ｔ１１は、２以上５以下であってもよい。第１領域１４６ａの厚さＴ１１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１４６ｂの厚さＴ１２は、０．０５μｍ以上０．５μｍ以下であってもよい。

第１領域１４６ａの厚さＴ１１は、ゲート絶縁層１３１の第１領域１３１ａの厚さＴ１とほぼ等しくてもよい。第２領域１４６ｂの厚さＴ１２は、ゲート絶縁層１３１の第２領域１３１ｂの厚さＴ２とほぼ等しくてもよい。
ソース絶縁層１４６は、ソーストレンチ１４１の開口エッジ部１４２を露出させている。より具体的には、ソース絶縁層１４６は、ソーストレンチ１４１の開口エッジ部１４２からソース領域１２６およびコンタクト領域１４４を露出させている。

さらに具体的には、ソース絶縁層１４６の第１領域１４６ａは、ソーストレンチ１４１の開口側に位置する上端部を有している。第１領域１４６ａの上端部は、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に形成されている。
第１領域１４６ａの上端部は、ソーストレンチ１４１の開口側においてソーストレンチ１４１の側壁を露出させている。このようにして、第１領域１４６ａは、ソーストレンチ１４１の開口エッジ部１４２からソース領域１２６およびコンタクト領域１４４を露出させている。

ソース電極層１４７は、ソース絶縁層１４６を挟んでソーストレンチ１４１に埋め込まれている。ソース電極層１４７は、より具体的には、ソース絶縁層１４６によって区画された凹状の空間を満たすように、ソーストレンチ１４１に埋め込まれている。ソース電極層１４７は、ソース電圧によって制御される。
ソース電極層１４７は、ソーストレンチ１４１の開口側に位置する上端部を有している。ソース電極層１４７の上端部は、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に形成されている。ソース電極層１４７の上端部は、ソース絶縁層１４６の上端部に対して面一に形成されていてもよい。

ソース電極層１４７の上端部は、ソース絶縁層１４６の上端部よりも上方に突出していてもよい。ソース電極層１４７の上端部は、ソース絶縁層１４６の上端部よりも下方に位置していてもよい。ソース電極層１４７の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。
ソース電極層１４７は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内において生じる応力を低減できる。ソース電極層１４７は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層１３２と同時にソース電極層１４７を形成できる。

ソース電極層１４７のｐ型不純物濃度は、ボディ領域１１６のｐ型不純物濃度以上である。ソース電極層１４７のｐ型不純物濃度は、より具体的には、ボディ領域１１６のｐ型不純物濃度よりも大きい。ソース電極層１４７のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。

ソース電極層１４７のｐ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であってもよい。ソース電極層１４７のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
ソース電極層１４７のｐ型不純物濃度は、ゲート電極層１３２のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層１４７のシート抵抗は、ゲート電極層１３２のシート抵抗とほぼ等しくてもよい。

ソース電極層１４７は、ｐ型ポリシリコンに代えて、ｎ型ポリシリコンを含んでいてもよい。ソース電極層１４７は、ｐ型ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
このように、半導体装置１０１は、トレンチゲート構造１５１およびトレンチソース構造１５２を有している。トレンチゲート構造１５１は、ゲートトレンチ１２１、ゲート絶縁層１３１、ゲート電極層１３２および低抵抗電極層１３４を含む。トレンチソース構造１５２は、ソーストレンチ１４１、ソース絶縁層１４６およびソース電極層１４７を含む。

図１３および図１４を参照して、ＳｉＣ半導体層１０２の第１主面１０３の上には、層間絶縁層１５３が形成されている。層間絶縁層１５３は、アクティブ領域１０６のトレンチゲート構造１５１の上および外側領域１０７のゲート配線層１３３の上を被覆している。
層間絶縁層１５３は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層１５３には、ゲートコンタクト孔１５４およびソースコンタクト孔１５５が形成されている。

ゲートコンタクト孔１５４は、外側領域１０７において、ゲート配線層１３３（低抵抗電極層１３４）を露出させている。ソースコンタクト孔１５５は、アクティブ領域１０６において、ソース領域１２６、コンタクト領域１４４およびトレンチソース構造１５２を露出させている。層間絶縁層１５３の上には、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が形成されている。

ゲートフィンガー１０９は、層間絶縁層１５３の上からゲートコンタクト孔１５４に入り込んでいる。ゲートフィンガー１０９は、ゲートコンタクト孔１５４内において、低抵抗電極層１３４に電気的に接続されている。これにより、ゲートパッド１０８からの電気信号は、比較的低い抵抗値を有する低抵抗電極層１３４を介してゲート電極層１３２に伝達される。

ソースパッド１１０は、層間絶縁層１５３の上からソースコンタクト孔１５５に入り込んでいる。ソースパッド１１０は、ソースコンタクト孔１５５内において、ソース領域１２６、コンタクト領域１４４およびソース電極層１４７に電気的に接続されている。ソース電極層１４７は、ソースパッド１１０の一部の領域を利用して形成されていてもよい。
図１６は、シート抵抗を説明するためのグラフである。図１６において縦軸はシート抵抗［Ω／□］を表しており、横軸は項目を表している。図１６では、第１棒グラフＬ１、第２棒グラフＬ２および第３棒グラフＬ３が示されている。

第１棒グラフＬ１は、ｎ型ポリシリコンのシート抵抗を表している。第２棒グラフＬ２は、ｐ型ポリシリコンのシート抵抗を表している。第３棒グラフＬ３は、ｐ型ポリシリコンの上に低抵抗電極層１３４を形成した場合のシート抵抗を表している。低抵抗電極層１３４は、ここではＴｉＳｉ_２（ｐ型チタンシリサイド）を含む。
第１棒グラフＬ１を参照して、ｎ型ポリシリコンのシート抵抗は、１０Ω／□であった。第２棒グラフＬ２を参照して、ｐ型ポリシリコンのシート抵抗は、２００Ω／□であった。第３棒グラフＬ３を参照して、ｐ型ポリシリコンの上に低抵抗電極層１３４を形成した場合のシート抵抗は、２Ω／□であった。

ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有しており、ｐ型ポリシリコンをゲートトレンチ１２１に埋め込むだけで、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。
しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（ここでは２０倍）高いシート抵抗を有している。そのため、ゲート電極層１３２の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ１２１内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が著しく増大する。

これに対して、ｐ型ポリシリコンの上に低抵抗電極層１３４を有する構造では、低抵抗電極層１３４を形成しない場合と比較して、シート抵抗を１００分の１以下に低下させることができる。低抵抗電極層１３４を有する構造では、ｎ型ポリシリコンを含むゲート電極層１３２と比較して、シート抵抗を５分の１以下に低下させることができる。
以上、半導体装置１０１によれば、ゲートトレンチ１２１にゲート絶縁層１３１を挟んでゲート電極層１３２が埋め込まれたトレンチゲート構造１５１が形成されている。このトレンチゲート構造１５１では、ゲート電極層１３２が、ゲートトレンチ１２１という限られたスペースにおいて低抵抗電極層１３４によって被覆されている。

ゲート電極層１３２は、ｐ型ポリシリコンを含む。これにより、ゲート閾値電圧Ｖｔｈを増加させることができる。低抵抗電極層１３４は、ｐ型ポリシリコンのシート抵抗未満のシート抵抗を有する導電材料を含む。
これにより、ゲート抵抗の低減を図ることができる。その結果、トレンチゲート構造１５１に沿って電流を効率的に拡散させることができるから、スイッチング遅延の短縮を図ることができる。

特に、ゲート電極層１３２を低抵抗電極層１３４によって被覆した構造によれば、ボディ領域１１６のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を防止しながら、ゲート閾値電圧Ｖｔｈを増加させることができる。
また、半導体装置１０１によれば、外側領域１０７においてゲート配線層１３３が低抵抗電極層１３４によって被覆されている。これにより、ゲート配線層１３３におけるゲート抵抗の低減も図ることができる。

特に、ゲート電極層１３２およびゲート配線層１３３が低抵抗電極層１３４によって被覆されている構造では、トレンチゲート構造１５１に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
図１７Ａ〜図１７Ｌは、図１１に示す半導体装置１０１の製造方法の一例を示す断面図である。図１７Ａ〜図１７Ｌは、図１２に対応する部分の断面図である。

図１７Ａを参照して、まず、ｎ^＋型のＳｉＣ半導体基板１１１が用意される。次に、ＳｉＣ半導体基板１１１の主面の上に、ＳｉＣエピタキシャル層１１２が形成される。ＳｉＣエピタキシャル層１１２は、エピタキシャル成長法によって、ＳｉＣ半導体基板１１１の主面の上からＳｉＣを成長することによって形成される。
この形態では、高濃度領域１１２ａおよび低濃度領域１１２ｂを有するＳｉＣエピタキシャル層１１２が形成される。これにより、ＳｉＣ半導体基板１１１およびＳｉＣエピタキシャル層１１２を含むＳｉＣ半導体層１０２が形成される。

次に、ＳｉＣ半導体層１０２の第１主面１０３の表層部にｐ型のボディ領域１１６が形成される。ボディ領域１１６は、ＳｉＣ半導体層１０２の第１主面１０３に対するｐ型不純物の導入によって形成される。
ボディ領域１１６は、イオン注入マスク（図示せず）を介するイオン注入法によってＳｉＣ半導体層１０２の第１主面１０３の表層部に形成されてもよい。このボディ領域１１６によって、アクティブ領域１０６が画定される。

次に、図１７Ｂを参照して、ボディ領域１１６の表層部にｎ^＋型のソース領域１２６が形成される。ソース領域１２６は、ボディ領域１１６の表層部に対するｎ型不純物の導入によって形成される。ソース領域１２６は、イオン注入マスク１６１を介するイオン注入法によってボディ領域１１６の表層部に形成されてもよい。
次に、図１７Ｃを参照して、ボディ領域１１６の表層部にｐ^＋型のコンタクト領域１４４が形成される。コンタクト領域１４４は、ボディ領域１１６の表層部に対するｐ型不純物の導入によって形成される。コンタクト領域１４４は、イオン注入マスク１６２を介するイオン注入法によってボディ領域１１６の表層部に形成されてもよい。

次に、図１７Ｄを参照して、ＳｉＣ半導体層１０２の第１主面１０３に所定パターンを有するマスク１６３が形成される。マスク１６３は、ゲートトレンチ１２１およびソーストレンチ１４１を形成すべき領域を露出させる複数の開口１６４を有している。
次に、ＳｉＣ半導体層１０２の不要な部分が除去される。ＳｉＣ半導体層１０２の不要な部分は、マスク１６３を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲートトレンチ１２１およびソーストレンチ１４１が形成される。その後、マスク１６３は除去される。

次に、ディープウェル領域１４５が、ＳｉＣ半導体層１０２においてソーストレンチ１４１の内壁に沿う領域に形成される。ディープウェル領域１４５は、図示しないイオン注入マスクを介するイオン注入法によってＳｉＣ半導体層１０２に形成されてもよい。
また、外側領域１０７において、周縁ディープウェル領域１４８が、ＳｉＣ半導体層１０２の第１主面１０３の表層部、および、ゲートトレンチ１２１のコンタクトトレンチ部１２１ｂの内壁に沿う領域に形成される。この工程では、外側領域１０７からアクティブ領域１０６の周縁部に引き出された引き出し部１４８ａを含む周縁ディープウェル領域１４８が形成される。

周縁ディープウェル領域１４８は、図示しないイオン注入マスクを介するイオン注入法によってＳｉＣ半導体層１０２に形成されてもよい。周縁ディープウェル領域１４８の一部または全部は、ディープウェル領域１４５の形成工程を利用して、ディープウェル領域１４５と同時に形成されてもよい。周縁ディープウェル領域１４８の一部は、ボディ領域１１６の形成工程を利用して、ボディ領域１１６と同時に形成されてもよい。

次に、図１７Ｅを参照して、ＳｉＣ半導体層１０２に対してアニール処理が施される。アニール処理は、高温水素アニール処理であってもよい。アニール温度は、１４００℃以上であってもよい。
これにより、ゲートトレンチ１２１の開口エッジ部１２４に湾曲部１２５が形成される。また、ソーストレンチ１４１の開口エッジ部１４２に湾曲部１４３が形成される。

次に、図１７Ｆを参照して、ゲート絶縁層１３１およびソース絶縁層１４６のベースとなるベース絶縁層１６５がＳｉＣ半導体層１０２の第１主面１０３を被覆するように形成される。ベース絶縁層１６５は、ＣＶＤ（chemical vapor deposition）法によって形成されてもよい。ベース絶縁層１６５は、酸化シリコンを含んでいてもよい。
この工程では、ベース絶縁層１６５においてゲートトレンチ１２１の側壁を被覆する部分およびソーストレンチ１４１の側壁を被覆する部分が、その他の部分よりも薄くなるように形成される。

このような形態のベース絶縁層１６５は、ＣＶＤ法においてガス流量、ガス種、ガス比率、ガス供給時間等の所定の条件を調節することによって形成される。ベース絶縁層１６５は、ＣＶＤ法に代えて酸化処理法によって形成されてもよい。酸化処理法は、熱酸化処理法またはウェット酸化処理法であってもよい。
次に、図１７Ｇを参照して、ゲート電極層１３２、ゲート配線層１３３およびソース電極層１４７のベースとなるベース導電体層１６６が、ＳｉＣ半導体層１０２の第１主面１０３の上に形成される。

ベース導電体層１６６は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ベース導電体層１６６は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。
次に、図１７Ｈを参照して、ベース導電体層１６６の不要な部分が除去される。ベース導電体層１６６の不要な部分は、所定パターンを有するマスク（図示せず）を介するエッチング法（たとえばウエットエッチング法）によって除去される。

このマスク（図示せず）は、ゲート配線層１３３を形成すべき領域を被覆している。ベース導電体層１６６の不要な部分は、少なくともベース絶縁層１６５においてＳｉＣ半導体層１０２の第１主面１０３を被覆する部分が露出するまで除去される。これにより、ゲート電極層１３２、ゲート配線層１３３およびソース電極層１４７が形成される。
ソース電極層１４７が、ゲート電極層１３２とは異なる電極材料からなる場合には、ソース電極層１４７の電極材料について図１７Ｇ〜図１７Ｈの工程と同様の工程を別途実行し、ソース電極層１４７を形成すればよい。ソースパッド１１０の一部によってソース電極層１４７が形成される場合には、ソースパッド１１０の形成時にソース電極層１４７が形成される。

次に、図１７Ｉを参照して、ゲート電極層１３２の上に金属材料層１６７が形成される。金属材料層１６７は、この形態では、ゲート電極層１３２およびソース電極層１４７を一括して被覆するようにＳｉＣ半導体層１０２の第１主面１０３の上に形成される。
金属材料層１６７は、ｐ型ポリシリコンとの間でポリサイド化可能な金属材料を含む。金属材料層１６７は、Ｍｏ、Ｗ、Ｎｉ、ＣｏまたはＴｉのうちの少なくとも１種を含んでいてもよい。

次に、ゲート電極層１３２の表層部およびゲート配線層１３３の表層部に、ｐ型ポリサイド層が形成される。この形態では、ソース電極層１４７の表層部にもｐ型ポリサイド層が形成される。
ｐ型ポリサイド層は、金属材料層１６７に対する熱処理によって、ゲート電極層１３２の表層部、ゲート配線層１３３の表層部およびソース電極層１４７の表層部をポリサイド化することによって形成される。金属材料層１６７に対する熱処理は、ＲＴＡ（Rapid Thermal Annealing）法であってもよい。

これにより、金属材料層１６７の金属材料に応じて、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２またはＷＳｉ_２のうちの少なくとも１種を含むｐ型ポリサイドが形成される。このｐ型ポリサイド層によって、低抵抗電極層１３４が形成される。
次に、図１７Ｊを参照して、金属材料層１６７のうちｐ型ポリシリコンと結合しなかった未反応部分が除去される。金属材料層１６７の未反応部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。

低抵抗電極層１３４（ｐ型ポリサイド）がＴｉＳｉまたはＣｏＳｉのうちの少なくとも１種を含む場合には、金属材料層１６７の未反応部分が除去された後、必要に応じて低抵抗電極層１３４に対して熱処理を施してもよい。
低抵抗電極層１３４に対する熱処理は、ＲＴＡ法であってもよい。これにより、ＴｉＳｉがＴｉＳｉ_２に改質し、ＣｏＳｉがＣｏＳｉ_２に改質するため、低抵抗化を図ることができる。

次に、図１７Ｋを参照して、ＳｉＣ半導体層１０２の第１主面１０３の上に、層間絶縁層１５３が形成される。層間絶縁層１５３は、トレンチゲート構造１５１およびゲート配線層１３３を被覆するようにＳｉＣ半導体層１０２の第１主面１０３の上に形成される。層間絶縁層１５３は、酸化シリコンまたは窒化シリコンを含む。層間絶縁層１５３は、ＣＶＤ法によって形成されてもよい。

次に、所定パターンを有するマスク１６８が、層間絶縁層１５３の上に形成される。マスク１６８は、ゲートコンタクト孔１５４およびソースコンタクト孔１５５を形成すべき領域を露出させる複数の開口１６９を有している。
次に、層間絶縁層１５３の不要な部分が除去される。層間絶縁層１５３の不要な部分は、マスク１６８を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、ゲートコンタクト孔１５４およびソースコンタクト孔１５５が形成される。

次に、図１７Ｌを参照して、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が層間絶縁層１５３の上に形成される。ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０は、所定パターンを有するマスク(図示せず)を利用して形成される。また、ドレインパッド１１３が、ＳｉＣ半導体層１０２の第２主面１０４の上に形成される。以上を含む工程を経て、半導体装置１０１が製造される。

図１８は、図１３に対応する領域の断面図であって、本発明の第８実施形態に係る半導体装置１７１を示す断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１８を参照して、半導体装置１７１では、ゲート絶縁層１３１が、ゲートトレンチ１２１の開口エッジ部１２４においてゲートトレンチ１２１内に向けて膨出した膨出部１７２を含む。膨出部１７２は、ゲート絶縁層１３１の第１領域１３１ａおよび第３領域１３１ｃを接続する角部に形成されている。

膨出部１７２は、ゲートトレンチ１２１の内方に向かって湾曲状に張り出している。膨出部１７２は、ゲートトレンチ１２１の開口エッジ部１２４においてゲートトレンチ１２１の開口を狭めている。
ゲート電極層１３２の上端部は、ゲート絶縁層１３１の膨出部１７２に沿って窪んだ括れ部を有している。低抵抗電極層１３４は、ゲート電極層１３２の括れ部（上端部）を被覆している。低抵抗電極層１３４の縁部１３４ｃは、この形態では、ゲート絶縁層１３１の膨出部１７２に接している。

ゲート絶縁層１３１の膨出部１７２は、前述の図１７Ｆの工程において、ゲート絶縁層１３１の膨出部１７２の形状も考慮してＣＶＤ法の所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）を設定することによって形成される。
以上、半導体装置１７１によれば、低抵抗電極層１３４の縁部１３４ｃは、ゲート絶縁層１３１の膨出部１７２に接している。これにより、低抵抗電極層１３４およびＳｉＣ半導体層１０２の間の領域に電流パスが形成されることを適切に抑制できる。

また、半導体装置１７１によれば、ゲートトレンチ１２１の開口エッジ部１２４が湾曲部１２５を有しているのに加えて、ゲートトレンチ１２１の開口エッジ部１２４に膨出部１７２が形成されている。これにより、ゲートトレンチ１２１の開口エッジ部１２４におけるゲート絶縁層１３１の絶縁耐圧の更なる向上を図ることができる。
図１９は、図１３に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置１８１を示す断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１９を参照して、半導体装置１８１において、ゲートトレンチ１２１の開口エッジ部１２４は、ＳｉＣ半導体層１０２の第１主面１０３からゲートトレンチ１２１の側壁に向けて下り傾斜した傾斜部１８２を有している。
ゲートトレンチ１２１の傾斜部１８２によれば、電界を傾斜部１８２に沿って分散させることができるので、ゲートトレンチ１２１の開口エッジ部１２４に対する電界集中を緩和できる。

ゲート絶縁層１３１は、ゲートトレンチ１２１の傾斜部１８２においてゲートトレンチ１２１内に向けて膨出した膨出部１８３を含む。膨出部１８３は、ゲート絶縁層１３１の第１領域１３１ａおよび第３領域１３１ｃを接続する角部に形成されている。
膨出部１８３は、ゲートトレンチ１２１の内方に向かって湾曲状に張り出している。膨出部１８３は、ゲートトレンチ１２１の開口エッジ部１２４においてゲートトレンチ１２１の開口を狭めている。

ゲート電極層１３２の上端部は、ゲート絶縁層１３１の膨出部１８３に沿って窪んだ括れ部を有している。低抵抗電極層１３４は、ゲート電極層１３２の括れ部（上端部）を被覆している。低抵抗電極層１３４の縁部１３４ｃは、この形態では、ゲート絶縁層１３１の膨出部１８３に接している。
ソーストレンチ１４１の開口エッジ部１４２は、ＳｉＣ半導体層１０２の第１主面１０３からソーストレンチ１４１の側壁に向けて下り傾斜した傾斜部１８４を有している。ソーストレンチ１４１の傾斜部１８４によれば、電界を傾斜部１８４に沿って分散させることができるので、ソーストレンチ１４１の開口エッジ部１４２に対する電界集中を緩和できる。

図２０Ａ〜図２０Ｃは、図１９に示す半導体装置１８１の製造方法の一例を示す断面図である。
まず、図２０Ａを参照して、図１７Ａ〜図１７Ｄの工程を経てゲートトレンチ１２１およびソーストレンチ１４１が第１主面１０３に形成されたＳｉＣ半導体層１０２が用意される。

次に、図２０Ｂを参照して、ＳｉＣ半導体層１０２の第１主面１０３に対して熱酸化処理が施されて、犠牲酸化膜１８５が形成される。この工程では、ＳｉＣ半導体層１０２の第１主面１０３およびゲートトレンチ１２１の側壁の両方から一様に酸化が始まる。
ＳｉＣ半導体層１０２の第１主面１０３から進行する酸化膜、および、ゲートトレンチ１２１の側壁から進行する酸化膜は、ゲートトレンチ１２１の開口エッジ部１２４において一体化する。

これら酸化膜の一体化によって、ゲートトレンチ１２１の開口エッジ部１２４における酸化が、加速される。そして、ゲートトレンチ１２１の開口エッジ部１２４において一体化した酸化膜の下方に傾斜部１８２が形成される。
ＳｉＣ半導体層１０２の第１主面１０３から進行する酸化膜、および、ソーストレンチ１４１の側壁から進行する酸化膜は、ソーストレンチ１４１の開口エッジ部１４２において一体化する。

これら酸化膜の一体化によって、ソーストレンチ１４１の開口エッジ部１４２における酸化が、加速される。そして、ソーストレンチ１４１の開口エッジ部１４２において一体化した酸化膜の下方に傾斜部１８４が形成される。
次に、図２０Ｃを参照して、犠牲酸化膜１８５が除去される。犠牲酸化膜１８５は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。その後、図１７Ｆ〜図１７Ｌの工程が順に実行される。

図１７Ｆの工程では、ゲート絶縁層１３１の膨出部１８３は、ゲート絶縁層１３１の膨出部１８３の形状も考慮してＣＶＤ法の所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）を設定することによって形成される。以上を含む工程を経て、半導体装置１８１が製造される。
以上、半導体装置１８１によれば、低抵抗電極層１３４の縁部１３４ｃは、ゲート絶縁層１３１の膨出部１８３に接している。これにより、低抵抗電極層１３４およびＳｉＣ半導体層１０２の間の領域に電流パスが形成されることを適切に抑制できる。

また、半導体装置１８１によれば、ゲートトレンチ１２１の開口エッジ部１２４が傾斜部１８２を有しているのに加えて、ゲートトレンチ１２１の開口エッジ部１２４に膨出部１８３が形成されている。これにより、ゲートトレンチ１２１の開口エッジ部１２４におけるゲート絶縁層１３１の絶縁耐圧の更なる向上を図ることができる。
本実施形態では、半導体装置１８１において膨出部１８３を有するゲート絶縁層１３１が形成された形態例について説明した。しかし、半導体装置１８１において膨出部１８３を有さないゲート絶縁層１３１が形成されてもよい。

図２１は、図１２に対応する領域の拡大図であって、本発明の第１０実施形態に係る半導体装置１９１を示す拡大図である。図２２は、図２１に示すXXII-XXII線に沿う断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２１および図２２を参照して、半導体装置１９１では、外側領域１０７においてＳｉＣ半導体層１０２の第１主面１０３に外側ゲートトレンチ１９２が形成されている。外側ゲートトレンチ１９２は、外側領域１０７を帯状に延びている。

外側ゲートトレンチ１９２は、ＳｉＣ半導体層１０２の第１主面１０３においてゲートフィンガー１０９の直下の領域に形成されている。外側ゲートトレンチ１９２は、ゲートフィンガー１０９に沿って延びている。
外側ゲートトレンチ１９２は、より具体的には、アクティブ領域１０６を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。外側ゲートトレンチ１９２は、アクティブ領域１０６を取り囲む無端状（たとえば四角環状）に形成されていてもよい。

外側ゲートトレンチ１９２は、各ゲートトレンチ１２１のコンタクトトレンチ部１２１ｂに連通している。これにより、外側ゲートトレンチ１９２およびゲートトレンチ１２１は、一つのトレンチによって形成されている。
外側ゲートトレンチ１９２には、ゲート配線層１３３が埋め込まれている。ゲート配線層１３３は、外側ゲートトレンチ１９２およびコンタクトトレンチ部１２１ｂの連通部においてゲート電極層１３２に接続されている。

低抵抗電極層１３４は、この形態では外側ゲートトレンチ１９２内においてゲート配線層１３３の上端部を被覆している。したがって、ゲート電極層１３２を被覆する低抵抗電極層１３４およびゲート配線層１３３を被覆する低抵抗電極層１３４は、いずれも一つのトレンチ内に位置している。
周縁ディープウェル領域１４８は、この形態では、外側領域１０７において外側ゲートトレンチ１９２の内壁を被覆している。周縁ディープウェル領域１４８は、外側ゲートトレンチ１９２の側壁に沿って延び、エッジ部を通って外側ゲートトレンチ１９２の底壁を被覆している。

つまり、周縁ディープウェル領域１４８は、外側ゲートトレンチ１９２の内壁に沿う部分では、ゲート絶縁層１３１を挟んでゲート配線層１３３に対向している。また、周縁ディープウェル領域１４８は、ゲートトレンチ１２１の内壁に沿う部分では、ゲート絶縁層１３１を挟んでゲート電極層１３２に対向している。
以上、半導体装置１９１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１９１によれば、ゲート配線層１３３をＳｉＣ半導体層１０２の第１主面１０３の上に引き出す必要がない。

これにより、ゲートトレンチ１２１や外側ゲートトレンチ１９２の開口エッジ部において、ゲート配線層１３３がゲート絶縁層１３１を挟んでＳｉＣ半導体層１０２に対向することを抑制できる。その結果、ゲートトレンチ１２１の開口エッジ部における電界の集中を抑制できる。
図２３は、図１３に対応する領域の断面図であって、本発明の第１１実施形態に係る半導体装置２０１の構造を説明するための断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図２３を参照して、半導体装置２０１では、各ソーストレンチ１４１が、ゲートトレンチ１２１よりも深く形成されている。したがって、各ソーストレンチ１４１の底壁は、ゲートトレンチ１２１の底部に対して、ＳｉＣ半導体層１０２の第２主面１０４側に位置している。各ソーストレンチ１４１の底壁は、より具体的には、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに位置している。

ゲートトレンチ１２１の深さに対するソーストレンチ１４１の深さの比は、１．５以上であってもよい。ゲートトレンチ１２１の深さに対するソーストレンチ１４１の深さの比は、２以上であることが好ましい。
ゲートトレンチ１２１の深さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。ソーストレンチ１４１の深さは、０．７５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。

ディープウェル領域１４５は、半導体装置１０１の場合と同様に、ソーストレンチ１４１の内壁に沿って延び、かつ、ゲートトレンチ１２１の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置する底部を有している。ディープウェル領域１４５は、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。
以上、半導体装置２０１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。

図２４は、図１２に対応する領域の平面図であって、本発明の第１２実施形態に係る半導体装置２１１の構造を説明するための平面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２４を参照して、ゲートトレンチ１２１は、この形態では、平面視において第１方向Ｘに沿って延びる複数のゲートトレンチ１２１、および、第２方向Ｙに沿って延びる複数のゲートトレンチ１２１を一体的に含む格子形状に形成されている。

ＳｉＣ半導体層１０２の第１主面１０３には、ゲートトレンチ１２１によって複数のセル領域２１２が行列状に区画されている。各セル領域２１２は、平面視において四角形状に形成されている。ソーストレンチ１４１は、複数のセル領域２１２にそれぞれ形成されている。ソーストレンチ１４１は、平面視において四角形状に形成されていてもよい。
図２４のXIII-XIII線に沿う断面図は、図１３に示す断面図とほぼ等しい。図２４のXIV-XIV線に沿う断面図は、図１４に示す断面図とほぼ等しい。

以上、半導体装置２１１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。ストライプ状に代えて格子形状に形成された構造を有するゲートトレンチ１２１は、他の形態にも適用可能である。
図２５は、図１３に対応する領域の断面図であって、本発明の第１３実施形態に係る半導体装置２２１の構造を説明するための平面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図２５を参照して、半導体装置２２１において、ＳｉＣ半導体層１０２は、ｎ^＋型のＳｉＣ半導体基板１１１に代えてｐ^＋型のＳｉＣ半導体基板２２２を含む。ｐ^＋型のＳｉＣ半導体基板２２２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のコレクタ領域として形成されている。
半導体装置１０１の説明は、ＭＩＳＦＥＴの「ソース」をＩＧＢＴの「エミッタ」と読み替え、ＭＩＳＦＥＴの「ドレイン」をＩＧＢＴの「コレクタ」と読み替えて、半導体装置２２１の説明に準用される。

つまり、ソースパッド１１０およびソース領域１２６は、エミッタパッド（１１０）およびエミッタ領域（１２６）とそれぞれ読み替えられる。また、ドレインパッド１１３およびドレイン領域１１４は、コレクタ電極層（１１３）およびコレクタ領域（１１４）とそれぞれ読み替えられる。
以上、半導体装置２２１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。

図２６は、図１３に対応する領域の断面図であって、本発明の第１４実施形態に係る半導体装置２３１の構造を説明するための断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２６を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。

ソース絶縁層１４６は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、ソーストレンチ１４１の内壁面に沿って形成されている。
ソース絶縁層１４６は、より具体的には、第１部分２３２および第２部分２３３を含む。第１部分２３２は、ソーストレンチ１４１の側壁を被覆している。第２部分２３３は、ソーストレンチ１４１の底壁を部分的に被覆している。

第２部分２３３は、第１部分２３２に連なっている。第２部分２３３は、ソーストレンチ１４１の底壁の中央部を露出させるように、ソーストレンチ１４１の角部から底壁に沿って延びている。第２部分２３３は、平面視において無端状（環状）に形成されていてもよい。
以上、半導体装置２３１によれば、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２３１によれば、ＳｉＣ半導体層１０２およびディープウェル領域１４５の間の境界領域にｐｎ接合部が形成される。

このｐｎ接合部からソーストレンチ１４１の角部から底壁に沿って空乏層が拡がったとしても、空乏層がソース電極層１４７に到達するまでの距離をソース絶縁層１４６によって稼ぐことができる。これにより、ソーストレンチ１４１の角部の近傍において、パンチスルーの発生を抑制できる。
図２７は、図１３に対応する領域の断面図であって、本発明の第１５実施形態に係る半導体装置２４１の構造を説明するための断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図２７を参照して、ディープウェル領域１４５には、ソーストレンチ１４１の底壁を選択的に露出させる露出部２４２が形成されている。露出部２４２は、ソーストレンチ１４１の底壁の中央部を露出させている。
ソース絶縁層１４６は、この形態では、第１部分２４３および第２部分２４４を含む。第１部分２４３は、ソーストレンチ１４１の側壁を被覆している。第２部分２４４は、ソーストレンチ１４１の底壁を部分的に被覆している。

第２部分２４４は、第１部分２４３に連なっている。第２部分２４４は、ソーストレンチ１４１の底壁の中央部を露出させるように、ソーストレンチ１４１の角部から底壁に沿って延びている。第２部分２４４は、平面視において無端状（環状）に形成されていてもよい。
ソース電極層１４７は、ディープウェル領域１４５の露出部２４２においてＳｉＣ半導体層１０２との間でヘテロ接合部を形成している。これにより、ソース電極層１４７をアノードとし、ＳｉＣ半導体層１０２をカソードとするヘテロ接合ダイオード２４５が形成されている。ソース電極層１４７は、ヘテロ接合ダイオード２４５が形成される限り、ポリシリコン以外の導電材料を含んでいてもよい。

ＳｉＣ半導体層１０２およびボディ領域１１６の間のｐｎ接合部には、ボディダイオード２４６が形成されている。ヘテロ接合ダイオード２４５の接合障壁は、ボディダイオード２４６の拡散電位よりも小さい。
ヘテロ接合ダイオード２４５の接合障壁は、１．０ｅＶ以上１．５ｅＶ以下であってもよい。ボディダイオード２４６の拡散電位は、２．８ｅＶ以上３．２ｅＶ以下であってもよい。

以上、半導体装置２４１によれば、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２４１では、逆方向バイアス電圧が印加された場合、ヘテロ接合ダイオード２４５に優先的に電流を流しこむことができる。
これにより、ＳｉＣ半導体層１０２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上および帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

図２８は、図１３に対応する領域の断面図であって、本発明の第１６実施形態に係る半導体装置２５１の構造を説明するための断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２８を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。

ソース絶縁層１４６は、ソーストレンチ１４１の内壁に沿って形成された複数の障壁形成層を含む積層構造を有している。ソース絶縁層１４６は、この形態では、ソーストレンチ１４１の内壁からこの順に積層された絶縁性障壁形成層２５２および導電性障壁形成層２５３を含む積層構造を有している。
絶縁性障壁形成層２５２は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。

絶縁性障壁形成層２５２は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、ソーストレンチ１４１の内壁面に沿って膜状に形成されている。
絶縁性障壁形成層２５２は、より具体的には、第１部分２５４および第２部分２５５を含む。第１部分２５４は、ソーストレンチ１４１の側壁を被覆している。第２部分２５５は、ソーストレンチ１４１の底壁を選択的に被覆している。

第２部分２５５は、第１部分２５４に連なっている。第２部分２５５は、ソーストレンチ１４１の底壁の中央部を露出させるように、ソーストレンチ１４１の角部から底壁に沿って延びている。
導電性障壁形成層２５３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも１種を含んでいてもよい。導電性障壁形成層２５３は、ソース電極層１４７の導電材料とは異なる導電材料を含む。

導電性障壁形成層２５３は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、絶縁性障壁形成層２５２に沿って膜状に形成されている。
ソース絶縁層１４６は、導電性障壁形成層２５３に代えて、絶縁性障壁形成層２５２とは異なる絶縁材料からなる絶縁性障壁形成層を含んでいてもよい。ソース絶縁層１４６は、導電性障壁形成層２５３に代えて、絶縁性障壁形成層２５２と同一の絶縁材料からなる絶縁性障壁形成層を含んでいてもよい。

以上、半導体装置２５１によれば、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２５１では、ソース絶縁層１４６が、絶縁性障壁形成層２５２および導電性障壁形成層２５３を含む積層構造を有している。これにより、絶縁性障壁形成層２５２および導電性障壁形成層２５３の２層によって、パンチスルーの発生を抑制できる。

図２９は、図１３に対応する領域の断面図であって、本発明の第１７実施形態に係る半導体装置２６１の構造を説明するための断面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２９を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。

ソース絶縁層１４６は、第１部分２６２および第２部分２６３を含む。第１部分２６２は、ソーストレンチ１４１の側壁を被覆している。第２部分２６３は、ソーストレンチ１４１の底壁を被覆している。
第１部分２６２は、ソーストレンチ１４１の側壁からＳｉＣ半導体層１０２を露出させる側壁コンタクト孔２６４を選択的に有している。第１部分２６２は、ＳｉＣ半導体層１０２およびボディ領域１１６の間の境界領域を横切るように形成されていてもよい。

第１部分２６２の下側の端部（ソーストレンチ１４１の底壁側の端部）は、ボディ領域１１６の底部に対してソーストレンチ１４１の底壁側に位置していてもよい。この場合、ソース電極層１４７は、ソーストレンチ１４１内において、ドリフト領域１１５に電気的に接続される。
第１部分２６２の下側の端部は、ボディ領域１１６の底部に対して第１主面１０３側に位置していてもよい。第１部分２６２の下側の端部は、ボディ領域１１６の底部およびソース領域１２６の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層１４７は、ソーストレンチ１４１内において、少なくともボディ領域１１６に接続される。

第１部分２６２の下側の端部は、ＳｉＣ半導体層１０２の第１主面１０３およびソース領域１２６の底部の間の領域に形成されていてもよい。ソース絶縁層１４６は、第１部分２６２を有さず、第２部分２６３だけを有していてもよい。これらの場合、ソース電極層１４７は、ソーストレンチ１４１内において、ボディ領域１１６およびコンタクト領域１４４に接続される。

ソース絶縁層１４６の第２部分２６３は、ソース絶縁層１４６の第１部分２６２から間隔を空けて形成されている。つまり、第２部分２６３は、第１部分２６２から分断されている。第２部分２６３は、ソーストレンチ１４１の角部を被覆していてもよい。
第２部分２６３は、ソーストレンチ１４１の角部を露出させていてもよい。第２部分２６３は、ソーストレンチ１４１の角部を被覆し、かつ、ソーストレンチ１４１の側壁の一部を被覆していてもよい。

ソース電極層１４７は、ソーストレンチ１４１内において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。これにより、ソース電極層１４７をアノードとし、ＳｉＣ半導体層１０２をカソードとするショットキーバリアダイオード２６５が形成されている。
ｐ型のディープウェル領域１４５は、ＳｉＣ半導体層１０２においてソーストレンチ１４１の底壁に沿う領域に形成されている。ディープウェル領域１４５は、この形態では、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。ディープウェル領域１４５の全域は、高濃度領域１１２ａに形成されている。

ディープウェル領域１４５は、ソーストレンチ１４１の側壁からソース電極層１４７を露出させるように、ＳｉＣ半導体層１０２においてソーストレンチ１４１の側壁および角部に沿う領域に連続的に形成されていてもよい。
ディープウェル領域１４５は、ソーストレンチ１４１の底壁を被覆している。ディープウェル領域１４５は、ソーストレンチ１４１の側壁および底壁を接続する角部を被覆している。ディープウェル領域１４５は、ＳｉＣ半導体層１０２においてソーストレンチ１４１の側壁のほぼ全域を露出させていてもよい。

ディープウェル領域１４５は、ソーストレンチ１４１の底壁からＳｉＣ半導体層１０２の第１主面１０３に平行な横方向に引き出されている。これにより、ディープウェル領域１４５は、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ＳｉＣ半導体層１０２（ドリフト領域１１５）の一部の領域を挟んでボディ領域１１６に対向している。
ソース電極層１４７は、より具体的には、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ボディ領域１１６およびディープウェル領域１４５の間の深さ位置において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。

ソース電極層１４７は、さらに具体的には、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ＳｉＣ半導体層１０２においてボディ領域１１６およびディープウェル領域１４５によって挟まれた領域において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。
ソース電極層１４７は、複数の電極層を含む積層構造を有していてもよい。ソース電極層１４７は、ＳｉＣ半導体層１０２側からこの順に積層された第１電極層および第２電極層を含んでいてもよい。

第１電極層は、Ｔｉ（チタン）膜および／またはＴｉＮ（窒化チタン）膜を含むバリア電極層であってもよい。第１電極層は、Ｔｉ（チタン）膜およびＴｉＮ（窒化チタン）膜がＳｉＣ半導体層１０２側からこの順に積層された積層構造を有していてもよい。第１電極層は、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜からなる単層構造を有していてもよい。第２電極層は、アルミニウムまたはタングステンを含んでいてもよい。

以上、半導体装置２６１によれば、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２６１では、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオード２６５に優先的に電流を流しこむことができる。
これにより、ＳｉＣ半導体層１０２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

この形態で、ソース電極層１４７が、ソース絶縁層１４６の側壁コンタクト孔２６４内においてＳｉＣ半導体層１０２との間でショットキー接合を形成する例について説明した。しかし、ソース絶縁層１４６（第１部分２６２および第２部分２６３）が形成されていない形態が採用されてもよい。
図３０は、図１３に対応する領域の断面図であって、本発明の第１８実施形態に係る半導体装置２７１の構造を説明するための断面図である。以下では、半導体装置２０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図３０を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。ソース絶縁層１４６は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、ソーストレンチ１４１の内壁面に沿って形成されている。

ソース絶縁層１４６は、より具体的には、第１部分２７２および第２部分２７３を含む。第１部分２７２は、ソーストレンチ１４１の側壁を被覆している。第２部分２７３は、ソーストレンチ１４１の底壁を部分的に被覆している。
第２部分２７３は、第１部分２７２に連なっている。第２部分２７３は、ソーストレンチ１４１の底壁の中央部を露出させるようにソーストレンチ１４１の角部から底壁に沿って延びている。第２部分２７３は、平面視において無端状（環状）に形成されていてもよい。

以上、半導体装置２７１によれば、半導体装置２０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２７１によれば、ＳｉＣ半導体層１０２およびディープウェル領域１４５の間の境界領域にｐｎ接合部が形成される。
このｐｎ接合部からソーストレンチ１４１の角部から底壁に沿って空乏層が拡がったとしても、空乏層がソース電極層１４７に到達するまでの距離をソース絶縁層１４６によって稼ぐことができる。これにより、ソーストレンチ１４１の角部の近傍において、パンチスルーの発生を抑制できる。

図３１は、図１３に対応する領域の断面図であって、本発明の第１９実施形態に係る半導体装置２８１の構造を説明するための断面図である。以下では、半導体装置２０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３１を参照して、ディープウェル領域１４５には、ソーストレンチ１４１の底壁を選択的に露出させる露出部２８２が形成されている。露出部２８２は、ソーストレンチ１４１の底壁の中央部を露出させている。

ソース絶縁層１４６は、この形態では、第１部分２８３および第２部分２８４を含む。第１部分２８３は、ソーストレンチ１４１の側壁を被覆している。第２部分２８４は、ソーストレンチ１４１の底壁を部分的に被覆している。
第２部分２８４は、第１部分２８３に連なっている。第２部分２８４は、ソーストレンチ１４１の底壁の中央部を露出させるように、ソーストレンチ１４１の角部から底壁に沿って延びている。第２部分２８４は、平面視において無端状（環状）に形成されていてもよい。

ソース電極層１４７は、ディープウェル領域１４５の露出部２８２においてＳｉＣ半導体層１０２との間でヘテロ接合部を形成している。これにより、ソース電極層１４７をアノードとし、ＳｉＣ半導体層１０２をカソードとするヘテロ接合ダイオード２８５が形成されている。ソース電極層１４７は、ヘテロ接合ダイオード２８５が形成される限り、ポリシリコン以外の導電材料を含んでいてもよい。

ＳｉＣ半導体層１０２およびボディ領域１１６の間のｐｎ接合部には、ボディダイオード２８６が形成されている。ヘテロ接合ダイオード２８５の接合障壁は、ボディダイオード２８６の拡散電位よりも小さい。
ヘテロ接合ダイオード２８５の接合障壁は、１．０ｅＶ以上１．５ｅＶ以下であってもよい。ボディダイオード２８６の拡散電位は、２．８ｅＶ以上３．２ｅＶ以下であってもよい。

以上、半導体装置２８１によれば、半導体装置２０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２８１では、逆方向バイアス電圧が印加された場合、ヘテロ接合ダイオード２８５に優先的に電流を流しこむことができる。
これにより、ＳｉＣ半導体層１０２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上および帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

図３２は、図１３に対応する領域の断面図であって、本発明の第２０実施形態に係る半導体装置２９１の構造を説明するための断面図である。以下では、半導体装置２０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３２を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。

ソース絶縁層１４６は、ソーストレンチ１４１の内壁に沿って形成された複数の障壁形成層を含む積層構造を有している。ソース絶縁層１４６は、この形態では、ソーストレンチ１４１の内壁からこの順に積層された絶縁性障壁形成層２９２および導電性障壁形成層２９３を含む積層構造を有している。
絶縁性障壁形成層２９２は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。

絶縁性障壁形成層２９２は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、ソーストレンチ１４１の内壁面に沿って膜状に形成されている。
絶縁性障壁形成層２９２は、より具体的には、第１部分２９４および第２部分２９５を含む。第１部分２９４は、ソーストレンチ１４１の側壁を被覆している。第２部分２９５は、ソーストレンチ１４１の底壁を選択的に被覆している。

第２部分２９５は、第１部分２９４に連なっている。第２部分２９５は、ソーストレンチ１４１の底壁の中央部を露出させるように、ソーストレンチ１４１の角部から底壁に沿って延びている。
導電性障壁形成層２９３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも１種を含んでいてもよい。導電性障壁形成層２９３は、ソース電極層１４７の導電材料とは異なる導電材料を含む。

導電性障壁形成層２９３は、ソーストレンチ１４１の底壁からコンタクト領域１４４を選択的に露出させるように、絶縁性障壁形成層２９２に沿って膜状に形成されている。
以上、半導体装置２９１によれば、半導体装置２０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２９１では、ソース絶縁層１４６が、絶縁性障壁形成層２９２および導電性障壁形成層２９３を含む積層構造を有している。これにより、絶縁性障壁形成層２９２および導電性障壁形成層２９３の２層によって、パンチスルーの発生を抑制できる。

図３３は、図１３に対応する領域の断面図であって、本発明の第２１実施形態に係る半導体装置３０１の構造を説明するための断面図である。以下では、半導体装置２０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３３を参照して、コンタクト領域１４４は、ディープウェル領域１４５内において、ソーストレンチ１４１の底壁に沿う領域に形成されている。コンタクト領域１４４は、ソーストレンチ１４１の底壁から露出している。

ソース絶縁層１４６は、第１部分３０２および第２部分３０３を含む。第１部分３０２は、ソーストレンチ１４１の側壁を被覆している。第２部分３０３は、ソーストレンチ１４１の底壁を被覆している。
第１部分３０２は、ソーストレンチ１４１の側壁からＳｉＣ半導体層１０２を露出させる側壁コンタクト孔３０４を選択的に有している。第１部分３０２は、ＳｉＣ半導体層１０２およびボディ領域１１６の間の境界領域を横切るように形成されていてもよい。

第１部分３０２の下側の端部（ソーストレンチ１４１側の端部）は、ボディ領域１１６の底部に対してソーストレンチ１４１の底壁側に位置していてもよい。この場合、ソース電極層１４７は、ソーストレンチ１４１内において、ドリフト領域１１５に電気的に接続される。
第１部分３０２の下側の端部は、ボディ領域１１６の底部に対して第１主面１０３側に位置していてもよい。第１部分３０２の下側の端部は、ボディ領域１１６の底部およびソース領域１２６の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層１４７は、ソーストレンチ１４１内において、少なくともボディ領域１１６に接続される。

第１部分３０２の下側の端部は、ＳｉＣ半導体層１０２の第１主面１０３およびソース領域１２６の底部の間の領域に形成されていてもよい。ソース絶縁層１４６は、第１部分３０２を有さず、第２部分３０３だけを有していてもよい。これらの場合、ソース電極層１４７は、ソーストレンチ１４１内において、ボディ領域１１６およびコンタクト領域１４４に接続される。

ソース絶縁層１４６の第２部分３０３は、ソース絶縁層１４６の第１部分３０２から間隔を空けて形成されている。つまり、第２部分３０３は、第１部分３０２から分断されている。第２部分３０３は、ソーストレンチ１４１の角部を被覆していてもよい。
第２部分３０３は、ソーストレンチ１４１の角部を露出させていてもよい。第２部分３０３は、ソーストレンチ１４１の角部を被覆し、かつ、ソーストレンチ１４１の側壁の一部を被覆していてもよい。

ソース電極層１４７は、ソーストレンチ１４１内において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。これにより、ソース電極層１４７をアノードとし、ＳｉＣ半導体層１０２をカソードとするショットキーバリアダイオード３０５が形成されている。
ｐ型のディープウェル領域１４５は、ＳｉＣ半導体層１０２においてソーストレンチ１４１の底壁に沿う領域に形成されている。ディープウェル領域１４５は、この形態では、ＳｉＣエピタキシャル層１１２の高濃度領域１１２ａに形成されている。ディープウェル領域１４５の全域は、高濃度領域１１２ａに形成されている。

ディープウェル領域１４５は、ソーストレンチ１４１の側壁からソース電極層１４７を露出させるように、ＳｉＣ半導体層１０２においてソーストレンチ１４１の側壁および角部に沿う領域に連続的に形成されていてもよい。
ディープウェル領域１４５は、ソーストレンチ１４１の底壁を被覆している。ディープウェル領域１４５は、ソーストレンチ１４１の側壁および底壁を接続する角部を被覆している。ディープウェル領域１４５は、ＳｉＣ半導体層１０２においてソーストレンチ１４１の側壁のほぼ全域を露出させていてもよい。

ディープウェル領域１４５は、ソーストレンチ１４１の底壁からＳｉＣ半導体層１０２の第１主面１０３に平行な横方向に引き出されている。これにより、ディープウェル領域１４５は、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ＳｉＣ半導体層１０２（ドリフト領域１１５）の一部の領域を挟んでボディ領域１１６に対向している。
ディープウェル領域１４５は、ソーストレンチ１４１の底壁からＳｉＣ半導体層１０２の第１主面１０３に平行な横方向に引き出されている。これにより、ディープウェル領域１４５は、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ＳｉＣ半導体層１０２（ドリフト領域１１５）の一部の領域を挟んでボディ領域１１６に対向している。

ソース電極層１４７は、より具体的には、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ボディ領域１１６およびディープウェル領域１４５の間の深さ位置において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。
ソース電極層１４７は、さらに具体的には、ＳｉＣ半導体層１０２の第１主面１０３の法線方向に関して、ＳｉＣ半導体層１０２においてボディ領域１１６およびディープウェル領域１４５によって挟まれた領域において、ＳｉＣ半導体層１０２（ドリフト領域１１５）との間でショットキー接合を形成している。

ソース電極層１４７は、複数の電極層を含む積層構造を有していてもよい。ソース電極層１４７は、ＳｉＣ半導体層１０２側からこの順に積層された第１電極層および第２電極層を含んでいてもよい。
第１電極層は、Ｔｉ（チタン）膜および／またはＴｉＮ（窒化チタン）膜を含むバリア電極層であってもよい。第１電極層は、Ｔｉ（チタン）膜およびＴｉＮ（窒化チタン）膜がＳｉＣ半導体層１０２側からこの順に積層された積層構造を有していてもよい。第１電極層は、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜からなる単層構造を有していてもよい。第２電極層は、アルミニウムまたはタングステンを含んでいてもよい。

以上、半導体装置３０１によれば、半導体装置２０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置３０１では、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオード３０５に優先的に電流を流しこむことができる。
これにより、ＳｉＣ半導体層１０２におけるＳｉＣの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Ｃｒｓｓの低減を図りながら、オン抵抗の上昇を抑制できる。

この形態で、ソース電極層１４７が、ソース絶縁層１４６の側壁コンタクト孔２６４内においてＳｉＣ半導体層１０２との間でショットキー接合を形成する例について説明した。しかし、ソース絶縁層１４６（第１部分３０２および第２部分３０３）が形成されていない形態が採用されてもよい。
本発明の第７〜第２１実施形態について説明したが、本発明の第７〜第２１実施形態はさらに他の形態で実施することもできる。

前述の第７〜第２１実施形態では、エピタキシャル成長法によって、高濃度領域１１２ａおよび低濃度領域１１２ｂを有するＳｉＣエピタキシャル層１１２が形成される例について説明した。しかし、ＳｉＣエピタキシャル層１１２は、以下のような工程によっても形成され得る。
まず、エピタキシャル成長法によって比較的低いｎ型不純物濃度を有するＳｉＣエピタキシャル層１１２を形成する。次に、イオン注入法によって、ＳｉＣエピタキシャル層１１２の表層部にｎ型不純物を導入する。これにより、高濃度領域１１２ａおよび低濃度領域１１２ｂを有するＳｉＣエピタキシャル層１１２が形成される。

前述の第７〜第２１実施形態では、ＳｉＣ半導体層１０２が、ＳｉＣ半導体基板１１１およびＳｉＣエピタキシャル層１１２を含む積層構造を有している例について説明した。しかし、ＳｉＣ半導体層１０２は、ＳｉＣ半導体基板１１１からなる単層構造を有していてもよい。ＳｉＣ半導体層１０２は、ＳｉＣエピタキシャル層１１２からなる単層構造を有していてもよい。

前述の第７〜第２１実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の第７〜第２１実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層１３２およびゲート配線層１３３が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１３２およびゲート配線層１３３は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。

低抵抗電極層１３４は、ゲート電極層１３２（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層１３４は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
前述の第７〜第２１実施形態において、半導体装置２２１の構造が採用されてもよい。つまり、前述の第７〜第２１実施形態において、ｎ^＋型のＳｉＣ半導体基板１１１に代えてｐ^＋型のＳｉＣ半導体基板２２２が採用されてもよい。この場合、前述の第７〜第１３実施形態の説明は、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えるものとする。

図３４は、本発明の第２２実施形態に係る半導体装置３１１を示す上面図である。図３５は、図３４に示す半導体装置３１１の底面図である。以下では、半導体装置１０１に対して述べた構造に対応する構造については同一の参照符号を付して説明する。
図３４を参照して、半導体装置３１１は、ＳｉＣ（炭化シリコン）単結晶を含むＳｉＣ半導体層１０２を有している。ＳｉＣ半導体層１０２は、４Ｈ−ＳｉＣ単結晶を含んでいてもよい。

４Ｈ−ＳｉＣ単結晶は、［０００１］面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±０．２°の範囲または４°±０．４°の範囲に設定される。
ＳｉＣ半導体層１０２は、この形態では、直方体形状のチップ状に形成されている。ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

側面１０５Ａは、側面１０５Ｃに対向している。側面１０５Ｂは、側面１０５Ｄに対向している。４つの側面１０５Ａ〜１０５Ｄは、それぞれ、第１主面１０３および第２主面１０４の法線方向に沿って平面的に延びている。側面１０５Ａ〜１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
ＳｉＣ半導体層１０２には、アクティブ領域１０６および外側領域１０７が設定されている。アクティブ領域１０６は、縦型のＭＩＳＦＥＴが形成された領域である。外側領域１０７は、アクティブ領域１０６の外側の領域である。

アクティブ領域１０６は、平面視において、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に設定されている。アクティブ領域１０６は、平面視においてＳｉＣ半導体層１０２の４つの側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に設定されている。
外側領域１０７は、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄおよびアクティブ領域１０６の周縁の間の領域に設定されている。外側領域１０７は、平面視においてアクティブ領域１０６を取り囲む無端状（四角環状）に設定されている。

ＳｉＣ半導体層１０２の第１主面１０３の上には、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が形成されている。ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０は、アルミニウムおよび／または銅を含んでいてもよい。
ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａに沿って形成されている。ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａの中央領域に沿って形成されている。ゲートパッド１０８は、平面視においてＳｉＣ半導体層１０２の４つの側面１０５Ａ〜１０５Ｄの内の任意の２つを接続する角部に沿って形成されていてもよい。

ゲートパッド１０８は、平面視において四角形状に形成されている。ゲートパッド１０８は、平面視において外側領域１０７およびアクティブ領域１０６の境界領域を横切るように、外側領域１０７からアクティブ領域１０６内に引き出されている。
ゲートフィンガー１０９は、外側ゲートフィンガー１０９Ａおよび内側ゲートフィンガー１０９Ｂを含む。外側ゲートフィンガー１０９Ａは、ゲートパッド１０８から外側領域１０７に引き出されている。外側ゲートフィンガー１０９Ａは、外側領域１０７を帯状に延びている。

外側ゲートフィンガー１０９Ａは、この形態では、アクティブ領域１０６を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。
内側ゲートフィンガー１０９Ｂは、ゲートパッド１０８からアクティブ領域１０６に引き出されている。内側ゲートフィンガー１０９Ｂは、アクティブ領域１０６を帯状に延びている。内側ゲートフィンガー１０９Ｂは、側面１０５Ａ側から側面１０５Ｃ側に向けて延びている。

ソースパッド１１０は、ゲートパッド１０８およびゲートフィンガー１０９から間隔を空けてアクティブ領域１０６に形成されている。ソースパッド１１０は、ゲートパッド１０８およびゲートフィンガー１０９によって区画されたＣ字形状（図３４では逆Ｃ字形状）の領域を被覆するように、平面視においてＣ字形状（図３４では逆Ｃ字形状）に形成されている。

ゲートパッド１０８およびゲートフィンガー１０９には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソースパッド１１０には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
ＳｉＣ半導体層１０２の第１主面１０３の上（より具体的には層間絶縁層１５３の上）には、樹脂層３１２が形成されている。図３４では、明瞭化のため、樹脂層３１２をハッチングによって示している。樹脂層３１２は、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０を被覆している。

樹脂層３１２は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層３１２は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層３１２は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層３１２の周縁部は、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄから内方領域に間隔を空けて形成されている。これにより、樹脂層３１２の周縁部は、ＳｉＣ半導体層１０２の第１主面１０３を露出させている。樹脂層３１２の周縁部は、より具体的には、層間絶縁層１５３を露出させている。

樹脂層３１２には、ゲートパッド開口３１３およびソースパッド開口３１４が形成されている。ゲートパッド開口３１３は、ゲートパッド１０８を露出させている。ソースパッド開口３１４は、ソースパッド１１０を露出させている。
図３５および図３５の拡大図を参照して、ＳｉＣ半導体層１０２の第２主面１０４には、複数の隆起部３１５を含む隆起部群３１６が形成されている。複数の隆起部３１５は、ＳｉＣ半導体層１０２の第２主面１０４においてＳｉＣ半導体層１０２の第２主面１０４の法線方向に沿って隆起した部分である。

複数の隆起部３１５は、任意の第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１方向Ｘは、ＳｉＣ半導体層１０２の第１主面１０３の面方向の一つである。
第１方向Ｘは、この形態では、ＳｉＣ半導体層１０２の側面１０５Ｂ，１０５Ｄに対して平行な方向に設定されている。第２方向Ｙは、より具体的には、第１方向Ｘに直交する方向である。つまり、第２方向Ｙは、この形態では、ＳｉＣ半導体層１０２の側面１０５Ａ，１０５Ｃに対して平行な方向に設定されている。

隆起部群３１６は、複数の隆起部３１５のうちの幾つかの隆起部３１５が第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分３１７を有している。
また、隆起部群３１６は、複数の隆起部３１５のうちの幾つかの隆起部３１５が第１部分３１７から離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分３１８を有している。

複数の隆起部３１５は、第１方向Ｘに沿って連続的に形成されている。複数の隆起部３１５は、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
複数の隆起部３１５は、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の隆起部３１５は、この形態では、平面視においてＳｉＣ半導体層１０２の一方の側面１０５Ａ側の周縁から他方の側面１０５Ｃ側の周縁に亘って形成されている。

隆起部群３１６において第１方向Ｘに間隔を空けて形成された複数の隆起部３１５の間の距離は、互いに異なっていてもよい。隆起部群３１６において第２方向Ｙに間隔を空けて形成された複数の隆起部３１５の間の距離は、互いに異なっていてもよい。
複数の隆起部３１５は、それぞれ、不均一な形状、大きさおよび厚さで形成されていてもよい。隆起部３１５の厚さは、ＳｉＣ半導体層１０２の第２主面１０４の法線方向に関して、隆起部３１５の基部から頂部（先端部）までの距離である。

複数の隆起部３１５は、それぞれ、０μｍを超えて１０μｍ以下の大きさを有していてもよい。各隆起部３１５は、５００ｎｍ以下（たとえば１ｎｍ以上２５０ｎｍ）の厚さを有していてもよい。
隆起部群３１６は、ＳｉＣ半導体層１０２の第２主面１０４において、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄ（この形態では側面１０５Ａ，１０５Ｃ）の幅よりも狭い範囲に形成されている。

隆起部群３１６は、たとえば、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄ（この形態では側面１０５Ａ，１０５Ｃ）の幅に対して１０００分の１以上５分の１以下の範囲に形成されている。
隆起部群３１６は、ＳｉＣ半導体層１０２の側面１０５Ａ〜１０５Ｄ（この形態では側面１０５Ａ，１０５Ｃ）の幅に対して２００分の１以上１０分の１以下の範囲に形成されていてもよい。

隆起部群３１６は、第２方向Ｙに関して、１０μｍ以上２００μｍ以下の範囲に形成されていてもよい。隆起部群３１６は、第２方向Ｙに関して、５０μｍ以上１５０μｍ以下の範囲に形成されていてもよい。隆起部群３１６は、第２方向Ｙに関して、８０μｍ以上１２０μｍ以下の範囲に形成されていてもよい。
隆起部群３１６は、第１方向Ｘから見た第１方向視において複数の隆起部３１５が第１方向Ｘに重なるレイアウトを有している。これにより、隆起部群３１６は、第１方向Ｘに沿って連続的に点在する複数の隆起部３１５の集合パターンによって、第１方向Ｘに沿って帯状に延びる隆起部群領域３１９を形成している。

換言すると、隆起部群領域３１９は、ＳｉＣ半導体層１０２の第２主面１０４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の隆起部３１５（隆起部群３１６）を含む。
ＳｉＣ半導体層１０２の第２主面１０４には、このような形態を有する隆起部群３１６（隆起部群領域３１９）が、第２方向Ｙに沿って間隔を空けて複数形成されている。

つまり、複数の隆起部３１５の点在パターンは、第２方向Ｙから見た第２方向視において断続的に形成されている。複数の隆起部群３１６の間の距離は、隆起部群３１６が形成された範囲の１％以上２５％以下の値を有していてもよい。
第２方向Ｙに関して、互いに隣り合う複数の隆起部群３１６の間の距離は、１００μｍ以下であってもよい。複数の隆起部群３１６の間の距離は、５μｍ以上５０μｍ以下であってもよい。複数の隆起部群３１６の間の距離は、２０μｍ以下であってもよい。

第１方向Ｘが［１１−２０］方向に設定され、第２方向Ｙが［１−１００］方向に設定されていてもよい。つまり、隆起部群３１６は、［１１−２０］方向に対して略平行にまたは平行に延びる帯状の隆起部群領域３１９を形成し、［１−１００］方向に沿って間隔を空けて複数形成されていてもよい。
第１方向Ｘが［１−１００］方向に設定され、第２方向Ｙが［１１−２０］方向に設定されていてもよい。つまり、隆起部群３１６は、［１−１００］方向に対して略平行にまたは平行に延びる帯状の隆起部群領域３１９を形成し、［１１−２０］方向に沿って間隔を空けて複数形成されていてもよい。

ＳｉＣ半導体層１０２の第２主面１０４において第２方向Ｙに互いに隣り合う隆起部群３１６の間の領域には、複数の隆起部３１５からなる点在パターンを有さないスペース３２０が区画されている。
スペース３２０は、互いに隣り合う隆起部群３１６（隆起部群領域３１９）によって第１方向Ｘに対して平行に延びる帯状に区画されている。これにより、ＳｉＣ半導体層１０２の第２主面１０４には、隆起部群３１６およびスペース３２０が第２方向Ｙに沿って交互に形成されたストライプパターンが形成されている。

ＳｉＣ半導体層１０２の第２主面１０４には、複数の溝３２１が形成されている。図３５および図３５の拡大図では、溝３２１がラインによって示されている。溝３２１は、隆起部群３１６およびスペース３２０に形成されている。
複数の溝３２１は、後述するＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に対する研削に起因して生じた研削痕を含む。したがって、溝３２１が延びる方向は、ＳｉＣ半導体ウエハ３３１からＳｉＣ半導体層１０２が切り出される位置に応じて異なる。

溝３２１は、各隆起部群３１６に対して略平行にまたは平行に延びていてもよい。溝３２１は、隆起部群３１６に交差する部分を含んでいてもよい。溝３２１は、各隆起部群３１６に交差または直交する方向に沿って延びていてもよい。溝３２１は、直線状に延びていてもよいし、円弧状に延びていてもよい。
各隆起部群３１６に含まれる複数の隆起部３１５の幾つかは、溝３２１に沿って間隔を空けて形成されている。つまり、各隆起部群３１６は、平面視において複数の隆起部３１５のうちの幾つかの隆起部３１５が溝３２１に沿って間隔を空けて形成された第３部分３２２を含む。

各隆起部群３１６は、たとえば、アニール処理法によって形成されている。複数の隆起部３１５は、レーザアニール処理法によって形成されたレーザ加工痕であってもよい。
溝３２１に沿う複数の隆起部３１５（隆起部群３１６の第３部分３２２）は、ＳｉＣ半導体層１０２の第２主面１０４（ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３）において溝３２１によって区画された凹凸に対するアニール処理法によって形成されていてもよい。

各隆起部群３１６は、図３６Ａ〜図３６Ｄに示されるように、アニール処理条件（ここでは、レーザアニール処理条件）を調整することによって種々の形態を採り得る。
図３６Ａは、各隆起部群３１６の第２形態例を示す図である。
図３６Ａに示されるように、隆起部群３１６は、平面視において第１方向Ｘに沿って延び、第２方向Ｙ（図３６Ａでは側面１０５Ｂ側）に沿って突出した凸湾曲状の隆起部３１５を含んでいてもよい。隆起部３１５は、互いに重なり合う複数の隆起部３１５によって形成されていてもよい。

隆起部３１５において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。第１方向Ｘに関して、互いに隣り合う複数の隆起部３１５の間の距離は、隆起部３１５の大きさの１０％以上の値に設定されている。複数の隆起部３１５は、互いに隣り合うレーザ照射位置を第１方向Ｘにずらすことによって形成されている。

図３６Ｂは、隆起部群３１６の第３形態例を示す図である。
図３６Ｂに示されるように、隆起部群３１６は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだ凹湾曲状の隆起部３１５を含んでいてもよい。隆起部３１５は、互いに重なり合う複数の隆起部３１５によって形成されていてもよい。
各隆起部３１５において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部３１５は、互いに隣り合うレーザ照射位置を５０％以上７０％以下の範囲でオーバラップさせることによって形成されている。

図３６Ｃは、隆起部群３１６の第４形態例を示す図である。
図３６Ｃに示されるように、隆起部群３１６は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだライン状の隆起部３１５を含んでいてもよい。隆起部３１５は、第１方向Ｘに沿って突出した突出部を有していてもよい。隆起部３１５は、互いに重なり合う複数の隆起部３１５によって形成されていてもよい。

隆起部３１５において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部３１５は、互いに隣り合うレーザ照射位置を７０％以上９０％以下の範囲でオーバラップさせることによって形成されている。
図３６Ｄは、隆起部群３１６の第５形態例を示す図である。

図３６Ｄに示されるように、隆起部群３１６は、第２方向Ｙに沿って間隔を空けて配列された複数の隆起部３１５を含む隆起部列が、第１方向Ｘに沿って間隔を空けて形成されたレイアウトを有していてもよい。
隆起部３１５において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５μｍ程度）であってもよい。複数の隆起部３１５は、互いに隣り合うレーザ照射位置を９０％以上１００％未満の範囲でオーバラップさせることによって形成されている。

図３７は、図３４に示す領域XXXVIIの拡大図であって、ＳｉＣ半導体層１０２の第１主面１０３よりも上の構造を取り除いた図である。図３８は、図３７のXXXVIII-XXXVIII線に沿う断面図である。図３９は、図３７のXXXIX-XXXIX線に沿う断面図である。図４０は、図３９に示す領域XLの拡大図である。
図３７〜図３９を参照して、半導体装置３１１は、ＳｉＣ半導体層１０２の第２主面１０４に隆起部群３１６が形成されている点を除いて、半導体装置１０１と同様の平面構造および断面構造を有している。

図４０を参照して、隆起部群３１６（複数の隆起部３１５）および溝３２１は、ＳｉＣ半導体基板１１１に形成されている。ＳｉＣ半導体層１０２の第２主面１０４の表層部には、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１１１）のＳｉＣの一部が他の性質に改質した改質層３２３が形成されている。改質層３２３は、ＳｉＣ半導体層１０２の第２主面１０４に対するアニール処理法によって形成されている。

改質層３２３は、Ｓｉ原子およびＣ原子を含む。改質層３２３は、より具体的には、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１１１）において改質層３２３外の領域のカーボン密度よりも低いカーボン密度を有している。
また、改質層３２３は、カーボン密度よりも高いシリコン密度を有している。つまり、改質層３２３は、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１１１）のＳｉＣがＳｉに改質したＳｉ改質層を含む。Ｓｉ改質層は、Ｓｉアモルファス層であってもよい。

改質層３２３は、ＳｉＣの改質に起因する格子欠陥を含んでいてもよい。つまり、改質層３２３は、ＳｉＣの改質に起因して導入された欠陥準位を有する格子欠陥領域を含んでいてもよい。
改質層３２３は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４の表層部において隆起部群３１６に沿う領域に形成されている。これにより、各隆起部群３１６において複数の隆起部３１５は、改質層３２３によって形成されている。

改質層３２３は、この形態では、さらに、隆起部群３１６からスペース３２０に向けて延在している。つまり、ＳｉＣ半導体層１０２の第２主面１０４に対するアニール処理法は、スペース３２０にも及んでいる。
改質層３２３において隆起部群３１６に沿う部分の厚さは、隆起部３１５の存在によって、改質層３２３においてスペース３２０に沿う部分の厚さ以上になっている。改質層３２３において隆起部群３１６に沿う部分の厚さは、より具体的には、改質層３２３においてスペース３２０に沿う部分の厚さよりも大きい。

改質層３２３の厚さは、１ｎｍ以上１０００ｎｍ以下であってもよい。改質層３２３のうち隆起部３１５を形成する領域の厚さＴａは、５０ｎｍ以上１０００ｎｍ以下であってもよい。改質層３２３のうち隆起部３１５外の領域の厚さＴｂは、１ｎｍ以上３００ｎｍ以下であってもよい。
厚さＴａは、５０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴａは、１００ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴａは、１５０ｎｍ以上２００ｎｍ以下であってもよい。厚さＴａは、２００ｎｍ以上２５０ｎｍ以下であってもよい。

厚さＴａは、２５０ｎｍ以上３００ｎｍ以下であってもよい。厚さＴａは、３００ｎｍ以上３５０ｎｍ以下であってもよい。厚さＴａは、３５０ｎｍ以上４００ｎｍ以下であってもよい。厚さＴａは、４００ｎｍ以上４５０ｎｍ以下であってもよい。厚さＴａは、４５０ｎｍ以上５００ｎｍ以下であってもよい。
厚さＴａは、５００ｎｍ以上６００ｎｍ以下であってもよい。厚さＴａは、６００ｎｍ以上７００ｎｍ以下であってもよい。厚さＴａは、７００ｎｍ以上８００ｎｍ以下であってもよい。厚さＴａは、８００ｎｍ以上９００ｎｍ以下であってもよい。厚さＴａは、９００ｎｍ以上１０００ｎｍ以下であってもよい。

厚さＴｂは、１ｎｍ以上１０ｎｍ以下であってもよい。厚さＴｂは、１０ｎｍ以上５０ｎｍ以下であってもよい。厚さＴｂは、５０ｎｍ以上１００ｎｍ以下であってもよい。
厚さＴｂは、１００ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴｂは、１５０ｎｍ以上２００ｎｍ以下であってもよい。厚さＴｂは、２００ｎｍ以上２５０ｎｍ以下であってもよい。厚さＴｂは、２５０ｎｍ以上３００ｎｍ以下であってもよい。

厚さＴｂは、厚さＴａの１／２以下、１／３以下、１／４以下、１／５以下、１／６以下、１／７以下、１／８以下、１／９以下、１／１０以下、１／１１以下、１／１２以下、１／１３以下、１／１４以下、１／１５以下、１／１６以下、１／１７以下、１／１８以下、１／１９以下または１／２０以下であってもよい。
ＳｉＣ半導体層１０２の第２主面１０４に隆起部群３１６が存在しない場合の第２主面１０４の抵抗値は、ＳｉＣ半導体層１０２の第２主面１０４に隆起部群３１６が存在する場合の第２主面１０４の抵抗値よりも大きい。

つまり、複数の隆起部群３１６は、電気的特性として、ＳｉＣ単結晶単体の抵抗値以下の抵抗値を有している。複数の隆起部群３１６は、より具体的には、ＳｉＣ単結晶単体の抵抗値未満の抵抗値を有している。
また、複数の隆起部群３１６は、スペース３２０の抵抗値以下の抵抗値を有している。複数の隆起部群３１６は、より具体的には、スペース３２０の抵抗値未満の抵抗値を有している。

隆起部群３１６の抵抗値は、改質層３２３によって低減させられている。つまり、隆起部群３１６の抵抗値は、ＳｉＣの性質が改質した改質層３２３に起因してＳｉＣ単結晶の抵抗値以下になっている。また、スペース３２０の抵抗値も、改質層３２３によって低減させられている。
ドレインパッド１１３は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４に対して直接接続されている。ドレインパッド１１３は、ＳｉＣ半導体層１０２の第２主面１０４において、隆起部群３１６を被覆している。ドレインパッド１１３は、複数の隆起部群３１６を一括して被覆している。

ドレインパッド１１３は、隆起部群３１６の外面（複数の隆起部３１５の外面）および溝３２１の内面に倣って膜状に形成されている。これにより、ドレインパッド１１３の外面において隆起部群３１６（複数の隆起部３１５）を被覆する部分には、第２主面１０４から離れる方向に隆起した隆起部１１３ａが形成されている。また、ドレインパッド１１３の外面において溝３２１を被覆する部分には、第２主面１０４に向かって窪んだリセス１１３ｂが形成されている。

ドレインパッド１１３は、ＳｉＣ半導体層１０２の第２主面１０４との間で、オーミック接触を形成している。ドレインパッド１１３は、より具体的には、隆起部群３１６との間でオーミック接触を形成している。
ドレインパッド１１３は、さらに具体的には、複数の隆起部群３１６との間でオーミック接触を形成している。また、ドレインパッド１１３は、この形態では、スペース３２０との間においてもオーミック接触を形成している。

ドレインパッド１１３は、ＳｉＣ半導体層１０２の第２主面１０４の上に積層された複数の電極層を含む積層構造を有している。ドレインパッド１１３は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＴｉ層３２４、Ｎｉ層３２５、Ａｕ層３２６およびＡｇ層３２７を含む４層構造を有している。
Ｔｉ層３２４、Ｎｉ層３２５、Ａｕ層３２６およびＡｇ層３２７は、隆起部群３１６の外面（複数の隆起部３１５の外面）および溝３２１の内面に倣って膜状にそれぞれ形成されている。ドレインパッド１１３の隆起部１１３ａおよびリセス１１３ｂは、Ａｇ層３２７の外面に形成されている。

Ｔｉ層３２４は、ＳｉＣ半導体層１０２の第２主面１０４に対して直接接続されている。Ｔｉ層３２４は、複数の隆起部群３１６を一括して被覆し、ＳｉＣ半導体層１０２の第２主面１０４との間で、オーミック接触を形成している。Ｔｉ層３２４は、この形態では、スペース３２０との間においてもオーミック接触を形成している。
Ｎｉ層３２５は、Ｔｉ層３２４のほぼ全域または全域を被覆している。Ａｕ層３２６は、Ｎｉ層３２５のほぼ全域または全域を被覆している。Ａｇ層３２７は、Ａｕ層３２６のほぼ全域または全域を被覆している。

Ｔｉ層３２４の厚さは、０．０１μｍ以上５μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ｎｉ層３２５の厚さは、０．１μｍ以上４０μｍ以下（たとえば１．２μｍ程度）であってもよい。
Ａｕ層３２６の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ａｇ層３２７の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．３μｍ程度）であってもよい。むろん、ドレインパッド１１３は、Ｔｉ層３２４、Ｎｉ層３２５、Ａｕ層３２６またはＡｇ層３２７からなる単層構造を有していてもよい。

ドレインパッド１１３は、シリサイドを主たる構成に含むシリサイド層を介さずにＳｉＣ半導体層１０２の第２主面１０４との間でオーミック接触を形成している。ドレインパッド１１３は、シリサイドを主たる構成に含むシリサイド層を介さずに各隆起部群３１６との間でオーミック接触を形成している。
ドレインパッド１１３は、カーボンを主たる構成に含むカーボン層を介さずにＳｉＣ半導体層１０２の第２主面１０４との間でオーミック接触を形成している。ドレインパッド１１３は、カーボンを主たる構成に含むカーボン層を介さずに各隆起部群３１６との間でオーミック接触を形成している。

ドレインパッド１１３は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。また、ドレインパッド１１３は、カーボンを主たる構成に含む材料が層状に形成された領域を含まない。
図４１Ａは、図３４に示す半導体装置３１１の製造に使用されるＳｉＣ半導体ウエハ３３１を示す上面図である。図４１Ｂは、図４１Ａに示すＳｉＣ半導体ウエハ３３１の底面図であって、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に対する研削工程およびアニール処理を経た状態を示す図である。

図４１Ａおよび図４１Ｂを参照して、ＳｉＣ半導体ウエハ３３１は、円盤状に形成された板状のＳｉＣ単結晶からなる。ＳｉＣ半導体ウエハ３３１は、ＳｉＣ半導体基板１１１のベースとなる。
ＳｉＣ半導体ウエハ３３１は、一方側の第１ウエハ主面３３２、他方側の第２ウエハ主面３３３、ならびに、第１ウエハ主面３３２および第２ウエハ主面３３３を接続するウエハ側面３３４を有している。

ＳｉＣ半導体ウエハ３３１は、４Ｈ−ＳｉＣ単結晶を含んでいてもよい。ＳｉＣ半導体ウエハ３３１の第１ウエハ主面３３２は、（０００１）面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。
オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±０．２°の範囲または４°±０．４°の範囲に設定される。

ＳｉＣ半導体ウエハ３３１のウエハ側面３３４には、結晶方位を示す１つまたは複数（この形態では１つ）のオリエンテーションフラット３３５が形成されている。オリエンテーションフラット３３５は、ＳｉＣ半導体ウエハ３３１の周縁に形成された切欠部である。オリエンテーションフラット３３５は、この形態では、［１１−２０］方向に沿って直線状に延びている。

第１ウエハ主面３３２は、ＭＩＳＦＥＴが形成される素子形成面である。第１ウエハ主面３３２には、半導体装置３１１に対応した複数のデバイス形成領域３３６が設定されている。
複数のデバイス形成領域３３６は、この形態では、［１１−２０］方向（［−１−１２０］方向）および［−１１００］方向（［１−１００］方向）に沿って行列状に配列されている。

複数のデバイス形成領域３３６を区画する格子状の領域がダイシングライン３３７である。半導体装置３１１は、複数のデバイス形成領域３３６の周縁（ダイシングライン３３７）に沿ってＳｉＣ半導体ウエハ３３１を切断することによって切り出される。
図４１Ｂを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に対する研削工程およびアニール処理を経た状態において、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３には複数の隆起部群３１６および複数の研削痕３３８が形成されている。

複数の隆起部群３１６は、オリエンテーションフラット３３５に対して略平行にまたは平行なストライプ状に形成されている。複数の隆起部群３１６は、オリエンテーションフラット３３５に交差または直交するストライプ状に形成されていてもよい。
複数の研削痕３３８は、それぞれ、ＳｉＣ半導体ウエハ３３１の中央部から周縁部に向けて円弧状に延びている。複数の研削痕３３８は、概して、［１１−２０］方向および［１−１００］方向に交差する研削痕３３８を含む。

また、複数の研削痕３３８は、円弧の接線が［１１−２０］方向または［１−１００］方向に沿う部分において、［１１−２０］方向または［１−１００］方向に対して略平行にまたは平行に延びる研削痕３３８を含む。ＳｉＣ半導体層１０２の第２主面１０４に形成された溝３２１は、研削痕３３８の一部によって形成されてもよい。
図４２は、図３４に示す半導体装置３１１の製造方法の一例を説明するためのフローチャートである。図４３Ａ〜図４３Ｉは、図３４に示す半導体装置３１１の製造方法を説明するための断面図である。

半導体装置３１１の製造方法では、半導体装置１０１の製造方法に係るドレインパッド１１３の形成工程（図１７Ｌ参照）に先立って、第２ウエハ主面３３３の処理工程が実施される。第２ウエハ主面３３３の処理工程は、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０の形成工程の後に実施されてもよい。
図４３Ａを参照して、まず、図１７Ａ〜図１７Ｌの工程が実施され、第１ウエハ主面３３２にＭＩＳＦＥＴが作り込まれたＳｉＣ半導体ウエハ３３１が用意される。ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３は、未処理の状態である。

次に、図４３Ｂを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３が研削される（図４２のステップＳ１）。この工程では、５００番以上の粒度を有する砥粒を用いてＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３が研削される。
砥粒の粒度は、１０００番以上５０００番以下であることが好ましい。これにより、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に複数の研削痕３３８が形成される（図４１Ｂも併せて参照）。また、これにより、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３が平坦化されると同時に、ＳｉＣ半導体ウエハ３３１が薄化される。

次に、図４３Ｃを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３の上に、金属層３４１が形成される（図４２のステップＳ２）。金属層３４１は、この形態では、Ｎｉ層からなる。Ｎｉ層は、スパッタ法によって形成されてもよい。Ｎｉ層の厚さは、１００Å以上１０００Å以下であってもよい。
次に、図４３Ｄを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に対して、アニール処理法が実施される（図４２のステップＳ３）。この工程では、アニール処理法の一例としてのレーザアニール処理法が実施される。

レーザアニール処理法では、５０μｍ以上２００μｍ（たとえば１００μｍ程度）のレーザ径φを有するパルスレーザ光が使用される。パルスレーザ光は、紫外領域の波長を有するＵＶレーザ光である。パルスレーザ光のエネルギは、１．０Ｊ／ｃｍ^２以上４．０Ｊ／ｃｍ^２以下（たとえば３．０Ｊ／ｃｍ^２程度）であってもよい。
パルスレーザ光は、金属層３４１を介してＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に打ち込まれる。パルスレーザ光は、この形態では、オリエンテーションフラット３３５に沿って照射位置を移動されながらＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に打ち込まれる。

ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３においてパルスレーザ光が打ち込まれた領域では、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に１つまたは複数の隆起部３１５が形成される。
また、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３においてパルスレーザ光が打ち込まれた領域では、ＳｉＣ半導体ウエハ３３１のＳｉＣが他の性質に改質された改質層３２３が形成される。ＳｉＣ半導体ウエハ３３１のＳｉＣは、より具体的には、加熱によってＳｉＣからＣ原子が脱離および／または昇華することにより、Ｓｉに改質される。

これにより、Ｓｉ改質層を含む改質層３２３が形成される。改質層３２３は、シリコンアモルファス層を含んでいてもよい。改質層３２３は、Ｃ原子を含んでいてもよい。第２ウエハ主面３３３に形成された１つまたは複数の隆起部３１５は、この改質層３２３によって形成されてもよい。
そして、オリエンテーションフラット３３５に沿う方向にパルスレーザ光が連続的に打ち込まれ、オリエンテーションフラット３３５に沿って複数の隆起部３１５が形成される。これにより、複数の隆起部３１５を含み、［１１−２０］方向に沿う１つの隆起部群３１６が、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に形成される。

１つの隆起部群３１６が形成されると、パルスレーザ光の照射位置が、［１−１００］方向に移動される。そして、パルスレーザ光が、再度、オリエンテーションフラット３３５に沿って照射位置を移動されながらＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に打ち込まれる。
これにより、１つの隆起部群３１６に対して略平行にまたは平行に延びる別の隆起部群３１６が、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に形成される。

レーザアニール処理法では、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３のほぼ全域または全域に亘って複数の隆起部群３１６が形成されるまで、このような工程が繰り返される（図４１Ｂも併せて参照）。
レーザアニール処理法を経た金属層３４１は、この形態では、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３側からこの順に積層されたカーボン層３４２、ＮｉＳｉ（ニッケルシリサイド）層３４３およびＮｉ層３４４を含む積層構造を有している。

つまり、レーザアニール処理法は、金属層３４１をＳｉＣ半導体ウエハ３３１と反応させてシリサイド化する工程を含む。レーザアニール処理法は、より具体的には、ＮｉＳｉ層３４３を形成する工程を含む。
レーザアニール処理法では、ＮｉＳｉ層３４３に加えて、Ｃ原子を含むカーボン層３４２が金属層３４１内に副生成物として形成される。カーボン層３４２は、ＳｉＣを構成していたＣ原子の析出によって形成される。

金属層３４１においてカーボン層３４２およびＮｉＳｉ層３４３は、剥離起点になり得る。つまり、金属層３４１をそのままドレインパッド１１３として使用することもできるが、金属層３４１は、接続不良および接続不良による抵抗値の増加の問題を抱えている。したがって、金属層３４１とは異なる金属層がドレインパッド１１３として形成されることが好ましい。

ＮｉＳｉ層３４３の形成に伴って金属層３４１に与えられる温度は、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０の融点以上（たとえば１０００°以上）である。
レーザアニール処理法によれば、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３の温度を局所的に高めることができるから、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０を温めずに済む。したがって、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０の溶融を適切に抑制できる。

次に、図４３Ｅを参照して、金属層３４１の除去工程が行われる。金属層３４１の除去工程は、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３が露出するまで行われる。
この工程では、まず、金属層３４１内のＮｉＳｉ層３４３およびＮｉ層３４４が、除去される（図４２のステップＳ４）。ＮｉＳｉ層３４３およびＮｉ層３４４は、ウエットエッチング法によって除去されてもよい。

次に、図４３Ｆを参照して、金属層３４１内のカーボン層３４２が、除去される（図４２のステップＳ５）。カーボン層３４２は、ドライエッチング法によって除去されてもよい。
次に、図４３Ｇを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に付着したＮｉＳｉ層３４３の残渣およびＮｉ層３４４の残渣が除去される（図４２のステップＳ６）。ＮｉＳｉ層３４３およびＮｉ層３４４は、ウエットエッチング法によって除去されてもよい。

次に、図４３Ｈを参照して、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に付着したカーボン層３４２の残渣が除去される（図４２のステップＳ７）。カーボン層３４２は、ドライエッチング法によって除去されてもよい。
次に、自然酸化膜が、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３から除去される（図４２のステップＳ８）。自然酸化膜は、ウエットエッチング法によって除去されてもよい。

このように、この形態では、Ｎｉを含む層（ＮｉＳｉ層３４３およびＮｉ層３４４）の除去工程およびカーボンを含む層（カーボン層３４２）の除去工程が、２回繰り返される。
これにより、金属層３４１を適切に除去できる。また、金属層３４１の除去工程後は、レーザアニール処理によって抵抗値の低減が図られたＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３が適切に露出する。

次に、図４３Ｉを参照して、ドレインパッド１１３が、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３の上に形成される（図４２のステップＳ９）。
この工程は、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３の上から、Ｔｉ層３２４、Ｎｉ層３２５、Ａｕ層３２６およびＡｇ層３２７をこの順に形成する工程を含む。Ｔｉ層３２４、Ｎｉ層３２５、Ａｕ層３２６およびＡｇ層３２７は、いずれもスパッタ法によって形成されてもよい。

ドレインパッド１１３のうち、Ｔｉ層３２４は、ＳｉＣ半導体ウエハ３３１の第２ウエハ主面３３３に対して直接接続される。Ｔｉ層３２４は、複数の隆起部群３１６を一括して被覆し、複数の隆起部群３１６との間および複数のスペース３２０との間においてオーミック接触を形成する。
次に、ＳｉＣ半導体ウエハ３３１が、複数のデバイス形成領域３３６の周縁（ダイシングライン３３７）に沿って切断される。これにより、ＳｉＣ半導体ウエハ３３１から複数の半導体装置３１１が切り出される。以上を含む工程を経て、半導体装置３１１が製造される。

以上、半導体装置３１１によれば、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置３１１は、隆起部群３１６によってＳｉＣ半導体層１０２の第２主面１０４に対するドレインパッド１１３の接続面積を増加させることができる。これにより、電気的特性を向上できる。
ドレインパッド１１３は、より具体的には、隆起部群３１６との間でオーミック接触を形成する。これにより、ＳｉＣ半導体層１０２およびドレインパッド１１３の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。

また、半導体装置３１１によれば、ドレインパッド１１３は、ＳｉＣ半導体層１０２の第２主面１０４に直接接続されている。より具体的には、ドレインパッド１１３は、カーボン層を介さずに隆起部群３１６との間でオーミック接触を形成している。また、ドレインパッド１１３は、シリサイド層を介さずに隆起部群３１６との間でオーミック接触を形成している。

カーボン層やシリサイド層は、剥離起点になりやすい。したがって、ドレインパッド１１３がＳｉＣ半導体層１０２の第２主面１０４に直接接続された構造によって、接続不良や接続不良に起因する抵抗値の増加を適切に抑制できる。
図４４は、図３５に対応する底面図であって、本発明の第２３実施形態に係る半導体装置３５１を示す底面図である。以下では、半導体装置３１１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図４４を参照して、半導体装置３５１は、第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂを含む複数の隆起部群３１６を有している。
第１隆起部群３１６Ａは、ＳｉＣ半導体層１０２の第２主面１０４に形成された複数の第１隆起部３１５Ａを含む。複数の第１隆起部３１５Ａは、ＳｉＣ半導体層１０２の第２主面１０４においてＳｉＣ半導体層１０２の第２主面１０４の法線方向に沿って隆起した部分である。

複数の第１隆起部３１５Ａは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１隆起部３１５Ａは、複数の第１隆起部３１５Ａのうちの幾つかの第１隆起部３１５Ａが第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分３１７Ａを有している。
また、第１隆起部３１５Ａは、複数の第１隆起部３１５Ａのうちの幾つかの第１隆起部３１５Ａが第１部分３１７Ａから離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分３１８Ａを有している。

複数の第１隆起部３１５Ａは、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部３１５Ａは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
複数の第１隆起部３１５Ａは、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部３１５Ａの点在パターンは、この形態では、平面視においてＳｉＣ半導体層１０２の一方の側面１０５Ａ側の周縁から他方の側面１０５Ｃ側の周縁に亘って形成されている。

第１隆起部群３１６Ａは、第１方向Ｘから見て複数の隆起部３１５が第１方向Ｘに重なるレイアウトを有している。これにより、第１隆起部群３１６Ａは、第１方向Ｘに沿って連続的に点在する複数の隆起部３１５の集合パターンによって、第１方向Ｘに沿って帯状に延びる第１隆起部群領域３１９Ａを形成している。
換言すると、第１隆起部群領域３１９Ａは、ＳｉＣ半導体層１０２の第２主面１０４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の第１隆起部３１５Ａ（第１隆起部群３１６Ａ）を含む。

第２隆起部群３１６Ｂは、ＳｉＣ半導体層１０２の第２主面１０４に形成された複数の第２隆起部３１５Ｂを含む。複数の第２隆起部３１５Ｂは、ＳｉＣ半導体層１０２の第２主面１０４においてＳｉＣ半導体層１０２の第２主面１０４の法線方向に沿って隆起した部分である。
複数の第２隆起部３１５Ｂは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第２隆起部群３１６Ｂは、複数の第２隆起部３１５Ｂのうちの幾つかの第２隆起部３１５Ｂが第２方向Ｙから見た第２方向視において第２方向Ｙに重なる第１部分３１７Ｂを有している。

また、第２隆起部群３１６Ｂは、複数の第２隆起部３１５Ｂのうちの幾つかの第２隆起部３１５Ｂが第１部分３１７Ｂから離間して形成され、かつ、第２方向視において第２方向Ｙに重なる第２部分３１８Ｂを有している。
複数の第２隆起部３１５Ｂは、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部３１５Ｂは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。

複数の第２隆起部３１５Ｂは、この点在パターンを維持しながら、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部３１５Ｂの点在パターンは、この形態では、平面視においてＳｉＣ半導体層１０２の一方の側面１０５Ｂ側の周縁から他方の側面１０５Ｄ側の周縁に亘って形成されている。
第２隆起部群３１６Ｂは、第２方向Ｙから見て複数の第２隆起部３１５Ｂが第２方向Ｙに重なるレイアウトを有している。これにより、第２隆起部群３１６Ｂは、第２方向Ｙに沿って連続的に点在する複数の第２隆起部３１５Ｂの集合パターンによって、第２方向Ｙに沿って帯状に延びる第２隆起部群領域３１９Ｂを形成している。

換言すると、第２隆起部群領域３１９Ｂは、ＳｉＣ半導体層１０２の第２主面１０４において第２方向Ｙに沿って延びる帯状の領域に形成された複数の第２隆起部３１５Ｂ（第２隆起部群３１６Ｂ）を含む。
第２隆起部群３１６Ｂ（第２隆起部群領域３１９Ｂ）は、第１隆起部群３１６Ａ（第１隆起部群領域３１９Ａ）を横切っている。これにより、ＳｉＣ半導体層１０２の第２主面１０４には、第１隆起部群３１６Ａ（第１隆起部群領域３１９Ａ）および第２隆起部群３１６Ｂ（第２隆起部群領域３１９Ｂ）が互いに交差する交差領域３５２が形成されている。

この形態では、第１隆起部群３１６Ａが、ＳｉＣ半導体層１０２の第２主面１０４において第２方向Ｙに沿って間隔を空けて複数形成されている。つまり、複数の第１隆起部３１５Ａの点在パターンは、第２方向Ｙに対しては断続的に形成されている。
また、この形態では、第２隆起部群３１６Ｂが、ＳｉＣ半導体層１０２の第２主面１０４において第１方向Ｘに沿って間隔を空けて複数形成されている。つまり、複数の第２隆起部３１５Ｂの点在パターンは、第１方向Ｘに対しては断続的に形成されている。

したがって、この形態では、交差領域３５２が、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。また、第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂによってスペース３２０が区画されている。スペース３２０は、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。
交差領域３５２では、複数の第１隆起部３１５Ａおよび複数の第２隆起部３１５Ｂが互いに重なり合っていてもよい。交差領域３５２に形成された複数の第１隆起部３１５Ａおよび複数の第２隆起部３１５Ｂの厚さは、交差領域３５２外の領域に形成された第１隆起部３１５Ａおよび第２隆起部３１５Ｂの厚さよりも大きくてもよい。

また、交差領域３５２に形成された複数の第１隆起部３１５Ａおよび複数の第２隆起部３１５Ｂの数は、交差領域３５２外の領域に形成された第１隆起部３１５Ａおよび第２隆起部３１５Ｂの数よりも多くてもよい。
第１方向Ｘが［１１−２０］方向に設定され、第２方向Ｙが［１−１００］方向に設定されていてもよい。つまり、第１隆起部群３１６Ａ（第１隆起部群領域３１９Ａ）が［１１−２０］方向に対して略平行にまたは平行に形成され、第２隆起部群３１６Ｂ（第２隆起部群領域３１９Ｂ）が［１−１００］方向に対して略平行にまたは平行に形成されていてもよい。

第１方向Ｘが［１−１００］方向に設定され、第２方向Ｙが［１１−２０］方向に設定されていてもよい。つまり、第１隆起部群３１６Ａ（第１隆起部群領域３１９Ａ）が［１−１００］方向に対して略平行にまたは平行に形成され、第２隆起部群３１６Ｂ（第２隆起部群領域３１９Ｂ）が［１１−２０］方向に対して略平行にまたは平行に形成されていてもよい。

第１隆起部３１５Ａおよび第１隆起部群３１６Ａは、第２２実施形態に係る隆起部３１５および隆起部群３１６に対応している。第２２実施形態に係る隆起部３１５および隆起部群３１６の説明は第１隆起部３１５Ａおよび第１隆起部群３１６Ａの説明に準用されるものとし、第１隆起部３１５Ａおよび第１隆起部群３１６Ａについての他の具体的な説明は省略する。

第２隆起部３１５Ｂおよび第２隆起部群３１６Ｂは、第２２実施形態に係る隆起部３１５および隆起部群３１６に対応している。第２２実施形態に係る隆起部３１５および隆起部群３１６の説明は第２隆起部３１５Ｂおよび第２隆起部群３１６Ｂの他の説明に準用されるものとし、第２隆起部３１５Ｂおよび第２隆起部群３１６Ｂについての他の具体的な説明は省略する。

ドレインパッド１１３は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４において、第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂを被覆している。ドレインパッド１１３は、この形態では、複数の第１隆起部群３１６Ａおよび複数の第２隆起部群３１６Ｂを一括して被覆している。
ドレインパッド１１３は、第１隆起部群３１６Ａの外面（第１隆起部３１５Ａの外面）、第２隆起部群３１６Ｂの外面（第２隆起部３１５Ｂの外面）、および、溝３２１の内面に倣って膜状に形成されている。

これにより、図示はしないが、ドレインパッド１１３の外面において第１隆起部群３１６Ａ（第１隆起部３１５Ａ）および第２隆起部群３１６Ｂ（第２隆起部３１５Ｂ）を被覆する部分には、隆起部１１３ａが形成されている。また、ドレインパッド１１３の外面において溝３２１を被覆する部分には、リセス１１３ｂが形成されている。
ドレインパッド１１３は、ＳｉＣ半導体層１０２の第２主面１０４との間で、オーミック接触を形成している。ドレインパッド１１３は、より具体的には、第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂとの間でオーミック接触を形成している。

ドレインパッド１１３は、さらに具体的には、複数の第１隆起部群３１６Ａおよび複数の第２隆起部群３１６Ｂとの間でオーミック接触を形成している。また、ドレインパッド１１３は、この形態では、スペース３２０との間においてもオーミック接触を形成している。
ドレインパッド１１３において第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂを被覆する部分は、複数の第１隆起部群３１６Ａ、複数の第２隆起部群３１６Ｂおよび複数の溝３２１によって区画された凹凸部に噛合う。

つまり、ＳｉＣ半導体層１０２の第２主面１０４に対するドレインパッド１１３の接触面積は、複数の第１隆起部群３１６Ａ、複数の第２隆起部群３１６Ｂおよび複数の溝３２１によって増加させられている。これにより、ＳｉＣ半導体層１０２の第２主面１０４に対するドレインパッド１１３の密着力が高められている。
このような構造の半導体装置３５１は、前述のレーザアニール工程（図４２のステップＳ３）において、以下の工程を実施することによって製造される。

まず、レーザアニール処理法によって、オリエンテーションフラット３３５に対して略平行にまたは平行な方向に沿って複数の第１隆起部群３１６Ａが形成される。次に、レーザアニール処理法によって、オリエンテーションフラット３３５に交差（直交）する方向に沿って複数の第２隆起部群３１６Ｂが形成される。
この工程では、オリエンテーションフラット３３５に交差（直交）する方向に複数の第１隆起部群３１６Ａが形成され、オリエンテーションフラット３３５に対して略平行にまたは平行に沿って複数の第２隆起部群３１６Ｂが形成されてもよい。その後、図４２のステップＳ４〜ステップＳ９の工程を経て、半導体装置３５１が製造される。

第１隆起部群３１６Ａおよび第２隆起部群３１６Ｂは、任意の順序で形成されてもよい。したがって、複数の第２隆起部群３１６Ｂが形成された後に複数の第１隆起部群３１６Ａが形成されてもよい。また、複数の第１隆起部群３１６Ａおよび複数の第２隆起部群３１６Ｂは、交互に形成されてもよい。
以上、半導体装置３５１によっても、半導体装置３１１に対して述べた効果と同様の効果を奏することができる。

図４５は、図３９に対応する断面図であって、本発明の第２４実施形態に係る半導体装置３６１を示す断面図である。図４６は、図４５に示す領域XLVIの拡大図である。以下では、半導体装置３１１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置３６１では、ドレインパッド１１３が、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＮｉ層３２５、Ａｕ層３２６およびＡｇ層３２７を含む３層構造を有している。つまり、ドレインパッド１１３は、図４２のステップＳ９においてＴｉ層３２４の形成工程を省くことによって形成されている。

Ｎｉ層３２５は、ＳｉＣ半導体層１０２の第２主面１０４に直接接続されている。Ｎｉ層３２５は、複数の隆起部群３１６を一括して被覆している。
Ｎｉ層３２５は、隆起部群３１６との間およびスペース３２０との間においてオーミック接触を形成している。Ａｕ層３２６は、Ｎｉ層３２５のほぼ全域または全域を被覆している。Ａｇ層３２７は、Ａｕ層３２６のほぼ全域または全域を被覆している。

以上、半導体装置３６１によっても、半導体装置３１１に対して述べた効果と同様の効果を奏することができる。半導体装置３６１において、ドレインパッド１１３は、Ｎｉ層３２５からなる単層構造を有していてもよい。
図４７は、図３９に対応する断面図であって、本発明の第２５実施形態に係る半導体装置３７１を示す断面図である。図４８は、図４７に示す領域XLVIIIの拡大図である。以下では、半導体装置３１１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

半導体装置３７１では、ドレインパッド１１３が、金属層３４１、Ａｕ層３２６およびＡｇ層３２７を含む。金属層３４１は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４側からこの順に積層されたカーボン層３４２、ＮｉＳｉ層３４３およびＮｉ層３４４を含む積層構造を有している。
金属層３４１は、ＳｉＣ半導体層１０２の第２主面１０４に対して接続されている。金属層３４１は、複数の隆起部群３１６を一括して被覆している。

金属層３４１は、隆起部群３１６との間およびスペース３２０との間においてオーミック接触を形成している。Ａｕ層３２６は、金属層３４１のほぼ全域または全域を被覆している。Ａｇ層３２７は、Ａｕ層３２６のほぼ全域または全域を被覆している。
半導体装置３７１は、図４２において金属層３４１の除去工程（図４２示すステップＳ４〜Ｓ８参照）を省くことによって形成される。半導体装置３７１では、前述の図４２のステップＳ９において、Ａｕ層３２６およびＡｇ層３２７が金属層３４１の上に形成されている。

以上、半導体装置３７１によれば、ドレインパッド１１３がカーボン層３４２やＮｉＳｉ層３４３を含む。半導体装置３７１によれば、半導体装置３１１ほどドレインパッド１１３の接続強度を高めることはできないが、半導体装置３１１に対して述べた効果とほぼ同様の効果を奏することができる。半導体装置３７１において、ドレインパッド１１３は、金属層３４１だけからなっていてもよい。

以上、本発明の第２２〜第２５実施形態について説明したが、本発明の第２２〜第２５実施形態はさらに他の形態で実施することもできる。
前述の第２２〜第２５実施形態では、ＳｉＣ半導体層１０２が、ＳｉＣ半導体基板１１１およびＳｉＣエピタキシャル層１１２を含む積層構造を有している例について説明した。

しかし、ＳｉＣ半導体層１０２は、ＳｉＣ半導体基板１１１からなる単層構造を有していてもよい。ＳｉＣ半導体層１０２は、ＳｉＣエピタキシャル層１１２からなる単層構造を有していてもよい。
前述の第２２〜第２５実施形態では、エピタキシャル成長法によって、高濃度領域１１２ａおよび低濃度領域１１２ｂを有するＳｉＣエピタキシャル層１１２が形成される例について説明した。しかし、ＳｉＣエピタキシャル層１１２は、以下のような工程によっても形成され得る。

まず、エピタキシャル成長法によって比較的低いｎ型不純物濃度を有するＳｉＣエピタキシャル層１１２を形成する。次に、イオン注入法によって、ＳｉＣエピタキシャル層１１２の表層部にｎ型不純物を導入する。これにより、高濃度領域１１２ａおよび低濃度領域１１２ｂを有するＳｉＣエピタキシャル層１１２が形成される。
前述の第２２〜第２５実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層１３２およびゲート配線層１３３が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１３２およびゲート配線層１３３は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。

つまり、低抵抗電極層１３４は、ｎ型ポリサイドを含んでいてもよい。低抵抗電極層１３４は、ゲート電極層１３２（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。この場合、ゲート抵抗の低減を図ることができる。
前述の第２２〜第２５実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。

前述の第２２〜第２５実施形態において、ｎ^＋型のＳｉＣ半導体基板１１１に代えてｐ^＋型のＳｉＣ半導体基板（１１１）が採用されてもよい。この場合、前述の第２２〜第２５実施形態の説明は、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替える。
図４９は、本発明の第２６実施形態に係る半導体装置４０１を示す上面図である。図５０は、図４９に示す半導体装置４０１を示す上面図であって、樹脂層４１６を取り除いた上面図である。

図４９および図５０を参照して、半導体装置４０１は、ＳｉＣ（炭化シリコン）単結晶を含むＳｉＣ半導体層４０２を有している。ＳｉＣ半導体層４０２は、４Ｈ−ＳｉＣ単結晶を含んでいてもよい。
４Ｈ−ＳｉＣ単結晶は、［０００１］面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±０．２°の範囲または４°±０．４°の範囲に設定される。

ＳｉＣ半導体層４０２は、この形態では、直方体形状のチップ状に形成されている。ＳｉＣ半導体層４０２は、一方側の第１主面４０３、他方側の第２主面４０４、ならびに、第１主面４０３および第２主面４０４を接続する側面４０５Ａ，４０５Ｂ，４０５Ｃ，４０５Ｄを有している。第１主面４０３および第２主面４０４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

側面４０５Ａは、側面４０５Ｃに対向している。側面４０５Ｂは、側面４０５Ｄに対向している。側面４０５Ａ〜４０５Ｄは、それぞれ、第１主面４０３および第２主面４０４の法線方向に沿って平面的に延びている。側面４０５Ａ〜４０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
ＳｉＣ半導体層４０２には、アクティブ領域４０６および外側領域４０７が設定されている。アクティブ領域４０６は、縦型のＭＩＳＦＥＴが形成された領域である。外側領域４０７は、アクティブ領域４０６の外側の領域である。

アクティブ領域４０６は、平面視において、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層４０２の中央部に設定されている。アクティブ領域４０６は、平面視においてＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に設定されている。
外側領域４０７は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄおよびアクティブ領域４０６の周縁の間の領域に設定されている。外側領域４０７は、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に設定されている。

ＳｉＣ半導体層４０２の第１主面４０３の上には、主面ゲート電極４０８および主面ソース電極４０９が形成されている。
主面ゲート電極４０８は、ゲートパッド４１０およびゲートフィンガー４１１を含む。ゲートパッド４１０およびゲートフィンガー４１１は、この形態では、アクティブ領域４０６に配置されている。

ゲートパッド４１０は、平面視においてＳｉＣ半導体層４０２の側面４０５Ａに沿って形成されている。ゲートパッド４１０は、平面視においてＳｉＣ半導体層４０２の側面４０５Ａの中央領域に沿って形成されている。
ゲートパッド４１０は、平面視においてＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄのうちの任意の２つを接続する角部に沿って形成されていてもよい。ゲートパッド４１０は、平面視において四角形状に形成されている。

ゲートフィンガー４１１は、外側ゲートフィンガー４１１Ａおよび内側ゲートフィンガー４１１Ｂを含む。
外側ゲートフィンガー４１１Ａは、ゲートパッド４１０から引き出されており、アクティブ領域４０６の周縁に沿って帯状に延びている。外側ゲートフィンガー４１１Ａは、この形態では、アクティブ領域４０６の内方領域を３方向から区画するように、ＳｉＣ半導体層４０２の３つの側面４０５Ａ，４０５Ｂ，４０５Ｄに沿って形成されている。

外側ゲートフィンガー４１１Ａは、一対の開放端部４１２Ａ，４１２Ｂを有している。外側ゲートフィンガー４１１Ａの一対の開放端部４１２Ａ，４１２Ｂは、アクティブ領域４０６の内方領域を挟んでゲートパッド４１０と対向する領域に形成されている。外側ゲートフィンガー４１１Ａの一対の開放端部４１２Ａ，４１２Ｂは、この形態では、ＳｉＣ半導体層４０２の側面４０５Ｃに沿って形成されている。

内側ゲートフィンガー４１１Ｂは、ゲートパッド４１０からアクティブ領域４０６の内方領域に引き出されている。内側ゲートフィンガー４１１Ｂは、アクティブ領域４０６の内方領域を帯状に延びている。内側ゲートフィンガー４１１Ｂは、側面４０５Ａ側から側面４０５Ｃ側に向けて延びている。
主面ソース電極４０９は、この形態では、ソースパッド４１３、ソース引き回し配線４１４およびソース接続部４１５を含む。

ソースパッド４１３は、ゲートパッド４１０およびゲートフィンガー４１１から間隔を空けてアクティブ領域４０６に形成されている。ソースパッド４１３は、ゲートパッド４１０およびゲートフィンガー４１１によって区画されたＣ字形状（図４９および図５０では逆Ｃ字形状）の領域を被覆するように、平面視においてＣ字形状（図４９および図５０では逆Ｃ字形状）に形成されている。

ソース引き回し配線４１４は、外側領域４０７に形成されている。ソース引き回し配線４１４は、アクティブ領域４０６に沿って帯状に延びている。ソース引き回し配線４１４は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。ソース引き回し配線４１４は、外側領域４０７においてＳｉＣ半導体層４０２に電気的に接続されている。

ソース接続部４１５は、ソースパッド４１３およびソース引き回し配線４１４を接続している。ソース接続部４１５は、外側ゲートフィンガー４１１Ａの一対の開放端部４１２Ａ，４１２Ｂの間の領域に設けられている。ソース接続部４１５は、ソースパッド４１３からアクティブ領域４０６および外側領域４０７の間の境界領域を横切り、ソース引き回し配線４１４に接続されている。

アクティブ領域４０６に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。外側領域４０７で生じたアバランシェ電流がアクティブ領域４０６に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＭＩＳＦＥＴの制御が不安定になる可能性がある。
そこで、半導体装置４０１では、主面ソース電極４０９の構造を利用して、アクティブ領域４０６外の領域で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。

より具体的には、ソース引き回し配線４１４により、外側領域４０７で生じたアバランシェ電流が吸収される。これにより、アバランシェ電流は、ソース接続部４１５を介してソースパッド４１３に至る。ソースパッド４１３に外部接続用の導線（たとえばボンディングワイヤ）が接続されている場合には、アバランシェ電流は、この導線によって取り出される。

これにより、外側領域４０７で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの制御の安定性を高めることができる。
ゲートパッド４１０およびゲートフィンガー４１１には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソースパッド４１３には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。

ＳｉＣ半導体層４０２の第１主面４０３の上（より具体的には後述する層間絶縁層４９１の上）には、樹脂層４１６が形成されている。図４９では、明瞭化のため、樹脂層４１６をハッチングによって示している。樹脂層４１６は、ゲートパッド４１０、ゲートフィンガー４１１およびソースパッド４１３を被覆している。
樹脂層４１６は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層４１６は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層４１６は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。

樹脂層４１６には、ゲートパッド開口４１７およびソースパッド開口４１８が形成されている。ゲートパッド開口４１７は、ゲートパッド４１０を露出させている。ソースパッド開口４１８は、ソースパッド４１３を露出させている。
樹脂層４１６の周縁部４１９は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄから内方領域に間隔を空けて形成されている。これにより、樹脂層４１６は、ＳｉＣ半導体層４０２の周縁部（より具体的には後述する層間絶縁層４９１）を露出させている。

樹脂層４１６の周縁部４１９は、一枚のＳｉＣ半導体ウエハから半導体装置４０１を切り出す際にダイシングストリートを形成していた部分である。樹脂層４１６からＳｉＣ半導体層４０２の周縁部を露出させることにより、樹脂層４１６を物理的に切断する必要がなくなる。
したがって、一枚のＳｉＣ半導体ウエハから半導体装置４０１を円滑に切り出すことができる。ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄは、切断面（研削面）であってもよい。ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄは、研削加工痕を有していてもよい。

図５１は、図５０に示す領域LIの拡大図であって、ＳｉＣ半導体層４０２の第１主面４０３の構造を説明するための図である。図５２は、図５１に示すLII-LII線に沿う断面図であって、ゲートトレンチ４３１の第１形態例およびソーストレンチ４４１の第１形態例を示す断面図である。図５３は、図５１に示すLIII-LIII線に沿う断面図であって、ゲート配線層４３６の第１形態例を示す断面図である。図５４は、図５２に示す領域LIVの拡大図である。

図５５は、図５０に示すLV-LV線に沿う断面図であって、アクティブ側壁４６４の第１形態例、外側主面４６２の第１形態例、サイドウォール４８２の第１形態例、ダイオード領域４７１の第１形態例、外側ディープウェル領域４７２の第１形態例、フィールドリミット構造４７３の第１形態例およびアンカー孔４９５の第１形態例を示す断面図である。図５６は、図５５に示す領域LVIの拡大図であって、アクティブ側壁４６４の第１形態例および外側主面４６２の第１形態例を示す拡大図である。

図５１〜図５５を参照して、ＳｉＣ半導体層４０２は、この形態では、ｎ^＋型のＳｉＣ半導体基板４２１およびｎ型のＳｉＣエピタキシャル層４２２を含む積層構造を有している。ＳｉＣ半導体基板４２１によって、ＳｉＣ半導体層４０２の第２主面４０４が形成されている。
ＳｉＣエピタキシャル層４２２によって、ＳｉＣ半導体層４０２の第１主面４０３が形成されている。ＳｉＣ半導体層４０２の第２主面４０４は、研削面であってもよい。ＳｉＣ半導体層４０２の第２主面４０４は、研削加工痕を有していてもよい。

ＳｉＣ半導体基板４２１の厚さは、１μｍ以上１０００μｍ未満であってもよい。ＳｉＣ半導体基板４２１の厚さは、５μｍ以上であってもよい。ＳｉＣ半導体基板４２１の厚さは、２５μｍ以上であってもよい。ＳｉＣ半導体基板４２１の厚さは、５０μｍ以上であってもよい。ＳｉＣ半導体基板４２１の厚さは、１００μｍ以上であってもよい。
ＳｉＣ半導体基板４２１の厚さは、７００μｍ以下であってもよい。ＳｉＣ半導体基板４２１の厚さは、５００μｍ以下であってもよい。ＳｉＣ半導体基板４２１の厚さは、４００μｍ以上であってもよい。ＳｉＣ半導体基板４２１の厚さは、３００μｍ以下であってもよい。

ＳｉＣ半導体基板４２１の厚さは、２５０μｍ以下であってもよい。ＳｉＣ半導体基板４２１の厚さは、２００μｍ以下であってもよい。ＳｉＣ半導体基板４２１の厚さは、１５０μｍ以下であってもよい。ＳｉＣ半導体基板４２１の厚さは、１００μｍ以下であってもよい。
ＳｉＣ半導体基板４２１の厚さは、１５０μｍ以下であることが好ましい。ＳｉＣ半導体基板４２１の厚さを小さくすることにより、電流経路の短縮によって抵抗値の低減を図ることができる。

ＳｉＣエピタキシャル層４２２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層４２２の厚さは、５μｍ以上であってもよい。ＳｉＣエピタキシャル層４２２の厚さは、１０μｍ以上であってもよい。
ＳｉＣエピタキシャル層４２２の厚さは、５０μｍ以下であってもよい。ＳｉＣエピタキシャル層４２２の厚さは、４０μｍ以下であってもよい。ＳｉＣエピタキシャル層４２２の厚さは、３０μｍ以下であってもよい。

ＳｉＣエピタキシャル層４２２の厚さは、２０μｍ以下であってもよい。ＳｉＣエピタキシャル層４２２の厚さは、１５μｍ以下であることが好ましい。ＳｉＣエピタキシャル層４２２の厚さは、１０μｍ以下であることが好ましい。
ＳｉＣエピタキシャル層４２２のｎ型不純物濃度は、ＳｉＣ半導体基板４２１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層６のｎ型不純物濃度は、１．０×１０^１５ｃｍ^−３以上１．０×１０^１８ｃｍ^−３以下であってもよい。

ＳｉＣエピタキシャル層４２２は、この形態では、ＳｉＣ半導体層４０２の第１主面４０３の法線方向に沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層４２２は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域４２２ａ、および、高濃度領域４２２ａに対してｎ型不純物濃度が低い低濃度領域４２２ｂを含む。

高濃度領域４２２ａは、第１主面４０３側の領域に形成されている。低濃度領域４２２ｂは、高濃度領域４２２ａに対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。
高濃度領域４２２ａのｎ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。低濃度領域４２２ｂのｎ型不純物濃度は、１×１０^１５ｃｍ^−３以上１×１０^１６ｃｍ^−３以下であってもよい。

高濃度領域４２２ａの厚さは、低濃度領域４２２ｂの厚さ以下である。高濃度領域４２２ａの厚さは、より具体的には、低濃度領域４２２ｂの厚さ未満である。つまり、高濃度領域４２２ａの厚さは、ＳｉＣエピタキシャル層４２２の総厚さの半分未満である。
ＳｉＣ半導体層４０２の第２主面４０４には、第２主面電極としてのドレインパッド４２３が接続されている。オフ時においてソースパッド４１３およびドレインパッド４２３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。

ドレインパッド４２３は、Ｔｉ層、Ｎｉ層、Ａｕ層またはＡｇ層のうちの少なくとも１つを含んでいてもよい。ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む４層構造を有していてもよい。
ＳｉＣ半導体基板４２１は、ＭＩＳＦＥＴのドレイン領域４２４として形成されている。ＳｉＣエピタキシャル層４２２は、ＭＩＳＦＥＴのドリフト領域４２５として形成されている。

アクティブ領域４０６においてＳｉＣ半導体層４０２の第１主面４０３の表層部には、ｐ型のボディ領域４２６が形成されている。ボディ領域４２６は、アクティブ領域４０６を画定している。
つまり、ボディ領域４２６は、この形態では、ＳｉＣ半導体層４０２の第１主面４０３においてアクティブ領域４０６を形成する領域の全域に形成されている。ボディ領域４２６のｐ型不純物濃度は、１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下であってもよい。

アクティブ領域４０６においてＳｉＣ半導体層４０２の第１主面４０３の表層部には、複数のゲートトレンチ４３１が形成されている。複数のゲートトレンチ４３１は、任意の第１方向Ｘに沿って間隔を空けて形成されている。複数のゲートトレンチ４３１は、第１方向Ｘに交差する第２方向Ｙに沿って延びる帯状に形成されている。
第１方向Ｘは、より具体的には、ＳｉＣ半導体層４０２の側面４０５Ｂ，４０５Ｄに沿う方向である。第２方向Ｙは、第１方向Ｘに直交する方向である。第２方向Ｙは、ＳｉＣ半導体層４０２の側面４０５Ａ，４０５Ｃに沿う方向でもある。

複数のゲートトレンチ４３１は、平面視においてストライプ状に形成されている。各ゲートトレンチ４３１は、この形態では、アクティブ領域４０６において一方側（側面４０５Ｂ側）の周縁部から他方側（側面４０５Ｄ側）の周縁部に向けて帯状に延びている。
各ゲートトレンチ４３１は、アクティブ領域４０６において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ４３１の一端部は、アクティブ領域４０６において一方側の周縁部に位置している。各ゲートトレンチ４３１の他端部は、アクティブ領域４０６において他方側の周縁部に位置している。

第１方向Ｘは、［１１−２０］方向（［−１−１２０］方向）に設定されていてもよい。この場合、各ゲートトレンチ４３１は、［１１−２０］方向に沿って延びていてもよい。第１方向Ｘは、［１１−２０］方向に直交する［−１１００］方向（［１−１００］方向）に設定されていてもよい。この場合、各ゲートトレンチ４３１は、［−１１００］方向（［１−１００］方向）に沿って延びていてもよい。

各ゲートトレンチ４３１は、ミリメートルオーダの長さを有している。つまり、ゲートトレンチ４３１の長さは、図５３に示す断面において、ゲートトレンチ４３１およびゲートフィンガー４１１の接続部分側の端部から、反対側の端部までの長さである。
各ゲートトレンチ４３１の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ４３１の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ４３１の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。

各ゲートトレンチ４３１は、アクティブトレンチ部４３１ａおよびコンタクトトレンチ部４３１ｂを一体的に含む。アクティブトレンチ部４３１ａは、アクティブ領域４０６においてＭＩＳＦＥＴのチャネル領域に沿う部分である。
コンタクトトレンチ部４３１ｂは、主としてゲートトレンチ４３１においてゲートフィンガー４１１とのコンタクトを目的とした部分である。コンタクトトレンチ部４３１ｂは、アクティブトレンチ部４３１ａからアクティブ領域４０６の周縁部に引き出されている。コンタクトトレンチ部４３１ｂは、ゲートフィンガー４１１の直下の領域に形成されている。コンタクトトレンチ部４３１ｂの引き出し量は、任意である。

各ゲートトレンチ４３１は、ボディ領域４２６を貫通し、ＳｉＣエピタキシャル層４２２に至っている。各ゲートトレンチ４３１の底壁は、ＳｉＣエピタキシャル層４２２内に位置している。
各ゲートトレンチ４３１の底壁は、より具体的には、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａに位置している。ゲートトレンチ４３１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。

ゲートトレンチ４３１の側壁は、ＳｉＣ半導体層４０２の第１主面４０３の法線方向に沿って延びていてもよい。つまり、ゲートトレンチ４３１の側壁は、ＳｉＣ半導体層４０２の第１主面４０３に対してほぼ垂直に形成されていてもよい。
ＳｉＣ半導体層４０２の第１主面４０３の法線方向に関して、ゲートトレンチ４３１の深さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。ゲートトレンチ４３１の深さは、０．５μｍ以上１．０μｍ以下であることが好ましい。

ゲートトレンチ４３１の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。ゲートトレンチ４３１の第１方向幅は、０．１μｍ以上０．５μｍ以下であることが好ましい。
図５４を参照して、各ゲートトレンチ４３１の開口エッジ部４３２は、ＳｉＣ半導体層４０２の第１主面４０３からゲートトレンチ４３１の内方に向かって下り傾斜した傾斜部４３３を含む。ゲートトレンチ４３１の開口エッジ部４３２は、ＳｉＣ半導体層４０２の第１主面４０３およびゲートトレンチ４３１の側壁を接続する角部である。

傾斜部４３３は、この形態では、ＳｉＣ半導体層４０２の内方に向かう凹湾曲状に形成されている。傾斜部４３３は、ゲートトレンチ４３１の内方に向かう凸湾曲状に形成されていてもよい。
ゲートトレンチ４３１の開口エッジ部４３２に対する電界は、傾斜部４３３に沿って分散する。これにより、ゲートトレンチ４３１の開口エッジ部４３２に対する電界集中を緩和できる。

各ゲートトレンチ４３１内には、ゲート絶縁層４３４およびゲート電極層４３５が形成されている。図５１においてゲート絶縁層４３４およびゲート電極層４３５は、明瞭化のため、ハッチングによって示されている。
ゲート絶縁層４３４は、酸化シリコンを含む。ゲート絶縁層４３４は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層４３４は、ゲートトレンチ４３１内に凹状の空間が区画されるようにゲートトレンチ４３１の内壁面に沿って膜状に形成されている。

ゲート絶縁層４３４は、第１領域４３４ａ、第２領域４３４ｂおよび第３領域４３４ｃを含む。第１領域４３４ａは、ゲートトレンチ４３１の側壁に沿って形成されている。第２領域４３４ｂは、ゲートトレンチ４３１の底壁に沿って形成されている。第３領域４３４ｃは、ＳｉＣ半導体層４０２の第１主面４０３に沿って形成されている。
第１領域４３４ａの厚さＴ１は、第２領域４３４ｂの厚さＴ２および第３領域４３４ｃの厚さＴ３よりも小さい。第１領域４３４ａの厚さＴ１に対する第２領域４３４ｂの厚さＴ２の比Ｔ２／Ｔ１は、２以上５以下であってもよい。第１領域４３４ａの厚さＴ１に対する第３領域４３４ｃの厚さＴ３の比Ｔ３／Ｔ１は、２以上５以下であってもよい。

第１領域４３４ａの厚さＴ１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域４３４ｂの厚さＴ２は、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域４３４ｃの厚さＴ３は、０．０５μｍ以上０．５μｍ以下であってもよい。
ゲート絶縁層４３４の第１領域４３４ａを薄く形成することによって、ボディ領域４２６においてゲートトレンチ４３１の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。ゲート絶縁層４３４の第２領域４３４ｂを厚く形成することにより、ゲートトレンチ４３１の底壁に対する電界集中を緩和できる。

ゲート絶縁層４３４の第３領域４３４ｃを厚く形成することにより、ゲートトレンチ４３１の開口エッジ部４３２近傍におけるゲート絶縁層４３４の耐圧を向上できる。また、第３領域４３４ｃを厚く形成することにより、第３領域４３４ｃがエッチング法によって消失することを抑制できる。
これにより、第３領域４３４ｃの消失に起因して、第１領域４３４ａがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層４３５を、ゲート絶縁層４３４を挟んでＳｉＣ半導体層４０２（ボディ領域４２６）に適切に対向させることができる。

ゲート絶縁層４３４は、さらに、ゲートトレンチ４３１の開口エッジ部４３２においてゲートトレンチ４３１内に向けて膨出した膨出部４３４ｄを含む。膨出部４３４ｄは、ゲート絶縁層４３４の第１領域４３４ａおよび第３領域４３４ｃを接続する角部に形成されている。
膨出部４３４ｄは、ゲートトレンチ４３１の内方に向かって湾曲状に張り出している。膨出部４３４ｄは、ゲートトレンチ４３１の開口エッジ部４３２においてゲートトレンチ４３１の開口を狭めている。

膨出部４３４ｄにより、開口エッジ部４３２におけるゲート絶縁層４３４の絶縁耐圧の向上が図られている。むろん、膨出部４３４ｄを有さないゲート絶縁層４３４が形成されていてもよい。一様な厚さを有するゲート絶縁層４３４が形成されていてもよい。
ゲート電極層４３５は、ゲート絶縁層４３４を挟んでゲートトレンチ４３１に埋め込まれている。ゲート電極層４３５は、より具体的には、ゲート絶縁層４３４によって区画された凹状の空間を満たすようにゲートトレンチ４３１に埋め込まれている。ゲート電極層４３５は、ゲート電圧によって制御される。

ゲート電極層４３５は、ゲートトレンチ４３１が延びる方向と直交する断面視においてＳｉＣ半導体層４０２の第１主面４０３の法線方向に沿って延びる壁状に形成されている。ゲート電極層４３５は、ゲートトレンチ４３１の開口側に位置する上端部を有している。
ゲート電極層４３５の上端部は、ゲートトレンチ４３１の底壁に向かって窪んだ湾曲状に形成されている。ゲート電極層４３５の上端部は、ゲート絶縁層４３４の膨出部４３４ｄに沿って括れた括れ部を有している。

ゲート電極層４３５の断面積（ゲートトレンチ４３１が延びる方向と直交する断面積）は、０．０５μｍ^２以上０．５μｍ^２以下であってもよい。ゲート電極層４３５の断面積は、ゲート電極層４３５の深さおよびゲート電極層４３５の幅の積で定義される。
ゲート電極層４３５の深さは、ゲート電極層４３５の上端部から下端部までの距離である。ゲート電極層４３５の幅は、ゲート電極層４３５の上端部および下端部の間の中間位置におけるトレンチの幅である。上端部が曲面（この形態では下側に向かって窪んだ湾曲状）である場合、ゲート電極層４３５の上端部の位置は、ゲート電極層４３５の上面における深さ方向の中間位置とする。

ゲート電極層４３５は、導電性ポリシリコンを含んでいてもよい。ゲート電極層４３５は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ゲート電極層４３５は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。

図５１および図５３を参照して、アクティブ領域４０６には、ゲート配線層４３６が形成されている。ゲート配線層４３６は、ゲートパッド４１０およびゲートフィンガー４１１に電気的に接続される。図５３では、明瞭化のため、ゲート配線層４３６をハッチングによって示している。
ゲート配線層４３６は、ＳｉＣ半導体層４０２の第１主面４０３の上に形成されている。ゲート配線層４３６は、より具体的には、ゲート絶縁層４３４の第３領域４３４ｃの上に形成されている。

ゲート配線層４３６は、この形態では、ゲートフィンガー４１１に沿って形成されている。ゲート配線層４３６は、より具体的には、アクティブ領域４０６の内方領域を３方向から区画するように、ＳｉＣ半導体層４０２の３つの側面４０５Ａ，４０５Ｂ，４０５Ｄに沿って形成されている。
ゲート配線層４３６は、各ゲートトレンチ４３１のコンタクトトレンチ部４３１ｂから露出するゲート電極層４３５に接続されている。ゲート配線層４３６は、この形態では、ゲート電極層４３５からＳｉＣ半導体層４０２の第１主面４０３の上に引き出された引き出し部によって形成されている。ゲート配線層４３６の上端部は、ゲート電極層４３５の上端部に接続されている。

図５１、図５２および図５４を参照して、アクティブ領域４０６においてＳｉＣ半導体層４０２の第１主面４０３には、複数のソーストレンチ４４１が形成されている。各ソーストレンチ４４１は、互いに隣り合う２つのゲートトレンチ４３１の間の領域に形成されている。
複数のソーストレンチ４４１は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ４４１は、平面視においてストライプ状に形成されている。第１方向Ｘに関して、互いに隣り合うソーストレンチ４４１の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。

各ソーストレンチ４４１は、ボディ領域４２６を貫通し、ＳｉＣエピタキシャル層４２２に至っている。各ソーストレンチ４４１の底壁は、ＳｉＣエピタキシャル層４２２内に位置している。各ソーストレンチ４４１の底壁は、より具体的には、高濃度領域４２２ａに位置している。
ソーストレンチ４４１の深さは、この形態では、ゲートトレンチ４３１の深さ以上である。より具体的には、ソーストレンチ４４１の深さは、ゲートトレンチ４３１の深さよりも大きい。ソーストレンチ４４１の底壁は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。

ソーストレンチ４４１の底壁は、ゲートトレンチ４３１の底壁および低濃度領域４２２ｂの間の領域に位置している。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
ソーストレンチ４４１の側壁は、ＳｉＣ半導体層４０２の第１主面４０３の法線方向に沿って延びていてもよい。つまり、ソーストレンチ４４１の側壁は、ＳｉＣ半導体層４０２の第１主面４０３に対してほぼ垂直に形成されていてもよい。

ＳｉＣ半導体層４０２の第１主面４０３の法線方向に関して、ソーストレンチ４４１の深さは、０．５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。ゲートトレンチ４３１の深さに対するソーストレンチ４４１の深さの比は、１．５以上であってもよい。ゲートトレンチ４３１の深さに対するソーストレンチ４４１の深さの比は、２以上であることが好ましい。

ソーストレンチ４４１の第１方向幅は、ゲートトレンチ４３１の第１方向幅とほぼ等しくてもよい。ソーストレンチ４４１の第１方向幅は、ゲートトレンチ４３１の第１方向幅以上であってもよい。ソーストレンチ４４１の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。
各ソーストレンチ４４１内には、ソース絶縁層４４２およびソース電極層４４３が形成されている。図５１においてソース絶縁層４４２およびソース電極層４４３は、明瞭化のため、ハッチングによって示されている。

ソース絶縁層４４２は、酸化シリコンを含んでいてもよい。ソース絶縁層４４２は、ソーストレンチ４４１内に凹状の空間が区画されるようにソーストレンチ４４１の内壁面に沿って膜状に形成されている。
ソース絶縁層４４２は、第１領域４４２ａおよび第２領域４４２ｂを含む。第１領域４４２ａは、ソーストレンチ４４１の側壁に沿って形成されている。第２領域４４２ｂは、ソーストレンチ４４１の底壁に沿って形成されている。第１領域４４２ａの厚さＴ１１は、第２領域４４２ｂの厚さＴ１２よりも小さい。

第１領域４４２ａの厚さＴ１１に対する第２領域４４２ｂの厚さＴ１２の比Ｔ１２／Ｔ１１は、２以上５以下であってもよい。第１領域４４２ａの厚さＴ１１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域４４２ｂの厚さＴ１２は、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域４４２ａの厚さＴ１１は、ゲート絶縁層４３４の第１領域４３４ａの厚さＴ１とほぼ等しくてもよい。第２領域４４２ｂの厚さＴ１２は、ゲート絶縁層４３４の第２領域４３４ｂの厚さＴ２とほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層４４２が形成されていてもよい。

ソース電極層４４３は、ソース絶縁層４４２を挟んでソーストレンチ４４１に埋め込まれている。ソース電極層４４３は、より具体的には、ソース絶縁層４４２によって区画された凹状の空間を満たすように、ソーストレンチ４４１に埋め込まれている。ソース電極層４４３は、ソース電圧によって制御される。
ソース電極層４４３は、ソーストレンチ４４１の開口側に位置する上端部を有している。ソース電極層４４３の上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に形成されている。ソース電極層４４３の上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置していてもよい。

ソース電極層４４３の上端部は、ソーストレンチ４４１の底壁に向かって窪んだ湾曲状に形成されている。ソース電極層４４３の上端部は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
ソース電極層４４３の上端部は、ソース絶縁層４４２の上端部よりも上方に突出していてもよい。ソース電極層４４３の上端部は、ソース絶縁層４４２の上端部よりも下方に位置していてもよい。ソース電極層４４３の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。

ソース電極層４４３は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層４０２内において生じる応力を低減できる。ソース電極層４４３は、ゲート電極層４３５と同一の導電材料種を含んでいてもよい。
ソース電極層４４３は、導電性ポリシリコンを含んでいてもよい。ソース電極層４４３は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ソース電極層４４３は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。

このように、半導体装置４０１は、トレンチゲート構造４５１およびトレンチソース構造４５２を有している。トレンチゲート構造４５１は、ゲートトレンチ４３１、ゲート絶縁層４３４、ゲート電極層４３５を含む。トレンチソース構造４５２は、ソーストレンチ４４１、ソース絶縁層４４２およびソース電極層４４３を含む。
ボディ領域４２６の表層部において、ゲートトレンチ４３１の側壁に沿う領域には、ｎ^＋型のソース領域４５３が形成されている。ソース領域４５３のｎ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。ソース領域４５３は、第１方向Ｘに関して、ゲートトレンチ４３１の一方側の側壁および他方側の側壁に沿って複数形成されている。

複数のソース領域４５３は、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のソース領域４５３は、平面視においてストライプ状に形成されている。各ソース領域４５３は、ゲートトレンチ４３１の側壁およびソーストレンチ４４１の側壁から露出している。
ＳｉＣ半導体層４０２の第１主面４０３の表層部には、複数のｐ^＋型のコンタクト領域４５４が形成されている。複数のｐ^＋型のコンタクト領域４５４は、各ソーストレンチ４４１の側壁に沿って形成されている。

コンタクト領域４５４のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度よりも大きい。コンタクト領域４５４のｐ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。
複数のコンタクト領域４５４は、第２方向Ｙに沿って間隔を空けて形成されている。複数のコンタクト領域４５４は、ゲートトレンチ４３１から第１方向Ｘに沿って間隔を空けて形成されている。

各コンタクト領域４５４は、ソーストレンチ４４１の側壁および底壁を被覆している。各コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。各コンタクト領域４５４は、より具体的には、第１表層領域４５４ａ、第２表層領域４５４ｂおよび内壁領域４５４ｃを一体的に含む。
第１表層領域４５４ａは、ＳｉＣ半導体層４０２の第１主面４０３の表層部において、ソーストレンチ４４１の一方側の側壁に沿って形成されている。第１表層領域４５４ａは、ソーストレンチ４４１の一方側の側壁から隣り合うゲートトレンチ４３１に向かって延びている。第１表層領域４５４ａは、ソーストレンチ４４１およびゲートトレンチ４３１の間の中間領域まで延びていてもよい。

第２表層領域４５４ｂは、ＳｉＣ半導体層４０２の第１主面４０３の表層部において、ソーストレンチ４４１の他方側の側壁に沿って形成されている。第２表層領域４５４ｂは、ソーストレンチ４４１の他方側の側面から隣り合うゲートトレンチ４３１に向かって延びている。第２表層領域４５４ｂは、ソーストレンチ４４１およびゲートトレンチ４３１の間の中間領域まで延びていてもよい。

内壁領域４５４ｃは、ＳｉＣ半導体層４０２においてソーストレンチ４４１の内壁に沿う領域に形成されている。内壁領域４５４ｃは、ソーストレンチ４４１の側壁に沿って形成されている。
内壁領域４５４ｃは、ソーストレンチ４４１の側壁および底壁を接続する角部を被覆している。内壁領域４５４ｃは、ソーストレンチ４４１の側壁から角部を介してソーストレンチ４４１の底壁を被覆している。各コンタクト領域４５４の底部は、内壁領域４５４ｃによって形成されている。

ＳｉＣ半導体層４０２の第１主面４０３の表層部には、複数のｐ型のディープウェル領域４５５が形成されている。ディープウェル領域４５５は、アクティブ領域４０６においてＳｉＣ半導体層４０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
各ディープウェル領域４５５は、コンタクト領域４５４を被覆するように、各ソーストレンチ４４１の内壁に沿って形成されている。ディープウェル領域４５５は、ソーストレンチ４４１に沿って延びる帯状に形成されている。ディープウェル領域４５５は、ソーストレンチ４４１の側壁に沿って形成されている。

ディープウェル領域４５５は、ソーストレンチ４４１の側壁および底壁を接続する角部を被覆している。ディープウェル領域４５５は、ソーストレンチ４４１の側壁から角部を介してソーストレンチ４４１の底壁を被覆している。ディープウェル領域４５５は、ソーストレンチ４４１の側壁においてボディ領域４２６に連なっている。
ディープウェル領域４５５は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する底部を有している。ディープウェル領域４５５は、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａに形成されている。ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。

ディープウェル領域４５５のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度とほぼ等しくてもよい。ディープウェル領域４５５のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度を超えていてもよい。ディープウェル領域４５５のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度未満であってもよい。
ディープウェル領域４５５のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度以下であってもよい。ディープウェル領域４５５のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度未満であってもよい。ディープウェル領域４５５のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

ディープウェル領域４５５は、ＳｉＣ半導体層４０２（ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａ）との間でｐｎ接合部を形成している。このｐｎ接合部からは、互いに隣り合う複数のゲートトレンチ４３１の間の領域に向けて空乏層が拡がる。この空乏層は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に向けて拡がる。

ディープウェル領域４５５から拡がる空乏層は、ゲートトレンチ４３１の底壁にオーバラップしてもよい。ディープウェル領域４５５の底部から拡がる空乏層が、ゲートトレンチ４３１の底壁にオーバラップしてもよい。
ｐｎ接合ダイオードだけを備える半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層４０２内における電界集中の問題は少ない。ディープウェル領域４５５は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。

これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層４０２内における電界を緩和できる。したがって、互いに隣り合う複数のディープウェル領域４５５の間のピッチを狭めることは、電界集中を緩和する上で有効である。
また、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に底部を有するディープウェル領域４５５によれば、空乏層によって、ゲートトレンチ４３１に対する電界集中を適切に緩和できる。

各ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離にバラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層４０２の耐圧（たとえば静電破壊耐量）が、ディープウェル領域４５５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。

この形態では、互いに隣り合う複数のディープウェル領域４５５の間の領域に、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａが介在している。これにより、互いに隣り合う複数のディープウェル領域４５５の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
さらに、この形態では、ディープウェル領域４５５の底部がＳｉＣエピタキシャル層４２２の高濃度領域４２２ａ内に位置している。これにより、ディープウェル領域４５５の底部からＳｉＣ半導体層４０２の第１主面４０３に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。ＳｉＣエピタキシャル層４２２の低濃度領域４２２ｂは、このような構造において、ＳｉＣ半導体層４０２の耐圧を高める。

ソーストレンチ４４１を形成することにより、ソーストレンチ４４１の内壁に対してディープウェル領域４５５をコンフォーマルに形成できる。これにより、各ディープウェル領域４５５の深さにバラツキが生じるのを適切に抑制できる。また、ソーストレンチ４４１の内壁を利用することにより、ＳｉＣ半導体層４０２の比較的深い領域に、各ディープウェル領域４５５を適切に形成できる。

図５１および図５３を参照して、アクティブ領域４０６の周縁部には、ｐ型の周縁ディープウェル領域４５９が形成されている。周縁ディープウェル領域４５９は、ディープウェル領域４５５に電気的に接続されている。
周縁ディープウェル領域４５９は、ディープウェル領域４５５と同電位を成している。周縁ディープウェル領域４５９は、この形態では、ディープウェル領域４５５と一体的に形成されている。

周縁ディープウェル領域４５９は、より具体的には、アクティブ領域４０６の周縁部において、ゲートトレンチ４３１のコンタクトトレンチ部４３１ｂの内壁に沿う領域に形成されている。
周縁ディープウェル領域４５９は、コンタクトトレンチ部４３１ｂの側壁に沿って延び、エッジ部を通ってコンタクトトレンチ部４３１ｂの底壁を被覆している。周縁ディープウェル領域４５９は、コンタクトトレンチ部４３１ｂの開口側の領域においてボディ領域４２６に接続されている。

周縁ディープウェル領域４５９は、ゲートトレンチ４３１のコンタクトトレンチ部４３１ｂの底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する底部を有している。周縁ディープウェル領域４５９は、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａに形成されている。
周縁ディープウェル領域４５９は、平面視においてゲート配線層４３６に重なっている。つまり、周縁ディープウェル領域４５９は、ゲート絶縁層４３４（第３領域４３４ｃ）を挟んでゲート配線層４３６に対向している。

周縁ディープウェル領域４５９は、ゲートトレンチ４３１のコンタクトトレンチ部４３１ｂからゲートトレンチ４３１のアクティブトレンチ部４３１ａに引き出された引き出し部４５９ａを含む。
周縁ディープウェル領域４５９の引き出し部４５９ａは、アクティブトレンチ部４３１ａの側壁に沿って延び、エッジ部を通ってアクティブトレンチ部４３１ａの底壁を被覆している。周縁ディープウェル領域４５９の引き出し部４５９ａは、アクティブトレンチ部４３１ａの開口側の領域においてボディ領域４２６に接続されている。

周縁ディープウェル領域４５９の引き出し部４５９ａは、ボディ領域４２６を介して、ディープウェル領域４５５に接続されている。つまり、周縁ディープウェル領域４５９は、ボディ領域４２６を介してディープウェル領域４５５に電気的に接続されている。
周縁ディープウェル領域４５９の引き出し部４５９ａは、アクティブトレンチ部４３１ａの底壁に対してＳｉＣ半導体層４０２の第２主面１０４側に位置する底部を有している。周縁ディープウェル領域４５９の引き出し部４５９ａは、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａに形成されている。

周縁ディープウェル領域４５９のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度未満であってもよい。
周縁ディープウェル領域４５９のｐ型不純物濃度は、ディープウェル領域４５５のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、ディープウェル領域４５５のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、ディープウェル領域４５５のｐ型不純物濃度未満であってもよい。

周縁ディープウェル領域４５９のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度以下であってもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度未満であってもよい。周縁ディープウェル領域４５９のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

ＳｉＣ半導体層４０２の第１主面４０３において、ソース電極層４４３の上端部に沿う領域には、ソーストレンチ４４１に連通するソースサブトレンチ４５６が形成されている。ソースサブトレンチ４５６は、ソーストレンチ４４１の側壁の一部を形成している。
ソースサブトレンチ４５６は、この形態では、平面視においてソース電極層４４３の上端部を取り囲む無端状（四角環状）に形成されている。つまり、ソースサブトレンチ４５６は、ソース電極層４４３の上端部を縁取っている。

ソースサブトレンチ４５６は、ソース絶縁層４４２の一部を掘り下げることによって形成されている。ソースサブトレンチ４５６は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からソース絶縁層４４２の上端部およびソース電極層４４３の上端部を掘り下げることによって形成されている。
ソース電極層４４３の上端部は、ソース電極層４４３の下端部に対して括れた形状を有している。ソース電極層４４３の下端部は、ソース電極層４４３においてソーストレンチ４４１の底壁側に位置する部分である。ソース電極層４４３の上端部の第１方向幅は、ソース電極層４４３の下端部の第１方向幅未満であってもよい。

ソースサブトレンチ４５６は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ソースサブトレンチ４５６の底壁は、ＳｉＣ半導体層４０２の第２主面４０４に向かう凸湾曲状に形成されていてもよい。
ソースサブトレンチ４５６の内壁からは、ソース領域４５３、コンタクト領域４５４、ソース絶縁層４４２およびソース電極層４４３が露出している。ソースサブトレンチ４５６の底壁からは、少なくともソース絶縁層４４２の第１領域４４２ａが、露出している。ソース絶縁層４４２において第１領域４４２ａの上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置している。

各ソーストレンチ４４１の開口エッジ部４５７は、ＳｉＣ半導体層４０２の第１主面４０３からソーストレンチ４４１の内方に向かって下り傾斜した傾斜部４５８を含む。ソーストレンチ４４１の開口エッジ部４５７は、ＳｉＣ半導体層４０２の第１主面４０３およびソーストレンチ４４１の側壁を接続する角部である。ソーストレンチ４４１の傾斜部４５８は、ソースサブトレンチ４５６によって形成されている。

傾斜部４５８は、この形態では、ＳｉＣ半導体層４０２の内方に向かう凹湾曲状に形成されている。傾斜部４５８は、ソースサブトレンチ４５６の内方に向かう凸湾曲状に形成されていてもよい。
ソーストレンチ４４１の開口エッジ部４５７に対する電界は、傾斜部４５８に沿って分散する。これにより、ソーストレンチ４４１の開口エッジ部４５７に対する電界集中を緩和できる。

図５５および図５６を参照して、アクティブ領域４０６は、ＳｉＣ半導体層４０２の第１主面４０３の一部を形成するアクティブ主面４６１を有している。外側領域４０７は、ＳｉＣ半導体層４０２の第１主面４０３の一部を形成する外側主面４６２を有している。外側主面４６２は、この形態では、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄに接続されている。

外側主面４６２は、アクティブ主面４６１に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。外側領域４０７は、この形態では、ＳｉＣ半導体層４０２の第１主面４０３を第２主面４０４側に掘り下げることによって形成されている。したがって、外側主面４６２は、アクティブ主面４６１に対してＳｉＣ半導体層４０２の第２主面４０４側に窪んだ領域に形成されている。

外側主面４６２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。外側主面４６２は、ソーストレンチ４４１の底壁とほぼ等しい深さ位置に形成されていてもよい。つまり、外側主面４６２は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。
外側主面４６２およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ソーストレンチ４４１の底壁およびＳｉＣ半導体層４０２の第２主面４０４の間の距離とほぼ等しくてもよい。

外側主面４６２は、ソーストレンチ４４１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。外側主面４６２は、ソーストレンチ４４１の底壁に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ＳｉＣエピタキシャル層４２２は、外側主面４６２から露出している。より具体的には、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａが、外側領域４０７の外側主面４６２から露出している。外側主面４６２は、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａを挟んでＳｉＣエピタキシャル層４２２の低濃度領域４２２ｂと対向している。

アクティブ領域４０６は、この形態では、外側領域４０７によって台地状に区画されている。つまり、アクティブ領域４０６は、外側領域４０７よりも上方に向かって突出した台地状のアクティブ台地４６３として形成されている。
アクティブ台地４６３は、アクティブ主面４６１および外側主面４６２を接続するアクティブ側壁４６４を含む。ＳｉＣ半導体層４０２の第１主面４０３は、アクティブ主面４６１、外側主面４６２およびアクティブ側壁４６４によって形成されている。

アクティブ側壁４６４は、この形態では、アクティブ主面４６１（外側主面４６２）に対してほぼ垂直な方向に沿って延びている。アクティブ側壁４６４は、アクティブ領域４０６および外側領域４０７の間の境界領域を区画している。
アクティブ側壁４６４からは、ＳｉＣエピタキシャル層４２２が露出している。より具体的には、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａが、アクティブ側壁４６４から露出している。

アクティブ側壁４６４においてアクティブ主面４６１側の領域からは、少なくともボディ領域４２６が露出している。図５５および図５６では、アクティブ側壁４６４からボディ領域４２６およびソース領域４５３が露出している形態例が示されている。
外側領域４０７において、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）の表層部には、ｐ^＋型のダイオード領域４７１、ｐ型の外側ディープウェル領域４７２およびｐ型のフィールドリミット構造４７３が形成されている。

ダイオード領域４７１は、外側領域４０７においてアクティブ側壁４６４およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。ダイオード領域４７１は、アクティブ側壁４６４および側面４０５Ａ〜４０５Ｄから間隔を空けて形成されている。
ダイオード領域４７１は、平面視においてアクティブ領域４０６に沿って帯状に延びている。ダイオード領域４７１は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。

ダイオード領域４７１は、平面視においてソース引き回し配線４１４と重なっている。ダイオード領域４７１は、ソース引き回し配線４１４に電気的に接続されている。ダイオード領域４７１は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域４７１は、ＳｉＣ半導体層４０２との間でｐｎ接合部を形成する。ダイオード領域４７１は、より具体的には、ＳｉＣエピタキシャル層４２２内に位置している。したがって、ダイオード領域４７１は、ＳｉＣエピタキシャル層４２２との間でｐｎ接合部を形成する。

ダイオード領域４７１は、さらに具体的には、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａ内に位置している。したがって、ダイオード領域４７１は、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａとの間でｐｎ接合部を形成する。これにより、ダイオード領域４７１をアノードとし、ＳｉＣ半導体層４０２をカソードとするｐｎ接合ダイオード４７４が形成されている。

ダイオード領域４７１の全体は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。ダイオード領域４７１の底部は、ソーストレンチ４４１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。
ダイオード領域４７１の底部は、コンタクト領域４５４の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、ダイオード領域４７１の底部は、コンタクト領域４５４の底部とほぼ同一平面上に位置していてもよい。

ダイオード領域４７１の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、コンタクト領域４５４の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離とほぼ等しくてもよい。
ダイオード領域４７１の底部は、コンタクト領域４５４の底部に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。ダイオード領域４７１の底部は、コンタクト領域４５４の底部に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。

ダイオード領域４７１のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度とほぼ等しい。ダイオード領域４７１のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度よりも大きい。ダイオード領域４７１のｐ型不純物濃度は、１．０×１０^１８ｃｍ^−３以上１．０×１０^２１ｃｍ^−３以下であってもよい。
外側ディープウェル領域４７２は、平面視においてアクティブ側壁４６４およびダイオード領域４７１の間の領域に形成されている。外側ディープウェル領域４７２は、この形態では、アクティブ側壁４６４からダイオード領域４７１側に向けて間隔を空けて形成されている。外側ディープウェル領域４７２は、外側領域４０７においてＳｉＣ半導体層４０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。

外側ディープウェル領域４７２は、平面視においてアクティブ領域４０６に沿って帯状に延びている。外側ディープウェル領域４７２は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。
外側ディープウェル領域４７２の底部は、ダイオード領域４７１の底部に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。外側ディープウェル領域４７２の外周縁は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４側からダイオード領域４７１を被覆している。外側ディープウェル領域４７２は、平面視においてソース引き回し配線４１４と重なっていてもよい。

外側ディープウェル領域４７２は、ダイオード領域４７１を介してソース引き回し配線４１４に電気的に接続されている。外側ディープウェル領域４７２は、ｐｎ接合ダイオード４７４の一部を形成していてもよい。外側ディープウェル領域４７２は、アバランシェ電流吸収構造の一部を形成していてもよい。
外側ディープウェル領域４７２の全体は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。外側ディープウェル領域４７２の底部は、ソーストレンチ４４１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。

外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域４７２の底部および外側主面４６２の間の距離は、ディープウェル領域４５５の底部およびソーストレンチ４４１の底壁の間の距離とほぼ等しくてもよい。外側ディープウェル領域４７２の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離とほぼ等しくてもよい。

これにより、外側ディープウェル領域４７２の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離と、ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離との間で、バラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層４０２の耐圧（たとえば静電破壊耐量）が、外側ディープウェル領域４７２の形態およびディープウェル領域４５５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。

外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
外側ディープウェル領域４７２のｐ型不純物濃度は、ダイオード領域４７１のｐ型不純物濃度以下であってもよい。外側ディープウェル領域４７２のｐ型不純物濃度は、ダイオード領域４７１のｐ型不純物濃度よりも小さくてもよい。

外側ディープウェル領域４７２のｐ型不純物濃度は、ディープウェル領域４５５のｐ型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域４７２のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域４７２のｐ型不純物濃度は、１．０×１０^１７ｃｍ^−３以上１．０×１０^１９ｃｍ^−３以下であってもよい。

外側ディープウェル領域４７２のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度を超えていてもよい。外側ディープウェル領域４７２のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度未満であってもよい。
外側ディープウェル領域４７２のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度以下であってもよい。外側ディープウェル領域４７２のｐ型不純物濃度は、コンタクト領域４５４のｐ型不純物濃度未満であってもよい。

フィールドリミット構造４７３は、平面視においてダイオード領域４７１およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。フィールドリミット構造４７３は、この形態では、側面４０５Ａ〜４０５Ｄからダイオード領域４７１側に向けて間隔を空けて形成されている。
フィールドリミット構造４７３は、１個または複数（たとえば２個以上２０個以下）のフィールドリミット領域を含む。フィールドリミット構造４７３は、この形態では、複数（５個）のフィールドリミット領域４７５Ａ，４７５Ｂ，４７５Ｃ，４７５Ｄ，４７５Ｅを有するフィールドリミット領域群を含む。

フィールドリミット領域４７５Ａ〜４７５Ｅは、ダイオード領域４７１から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域４７５Ａ〜４７５Ｅは、それぞれ、平面視においてアクティブ領域４０６の周縁に沿って帯状に延びている。
フィールドリミット領域４７５Ａ〜４７５Ｅは、より具体的には、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）にそれぞれ形成されている。フィールドリミット領域４７５Ａ〜４７５Ｅは、それぞれ、ＦＬＲ（Field Limiting Ring）領域とも称される。

フィールドリミット領域４７５Ａ〜４７５Ｅの底部は、この形態では、ダイオード領域４７１の底部に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。
フィールドリミット領域４７５Ａ〜４７５Ｅのうち最内側のフィールドリミット領域４７５Ａは、この形態では、ＳｉＣ半導体層４０２の第２主面４０４側からダイオード領域４７１を被覆している。フィールドリミット領域４７５Ａは、平面視において前述のソース引き回し配線４１４と重なっていてもよい。

フィールドリミット領域４７５Ａは、ダイオード領域４７１を介してソース引き回し配線４１４に電気的に接続されている。フィールドリミット領域４７５Ａは、ｐｎ接合ダイオード４７４の一部を形成していてもよい。フィールドリミット領域４７５Ａは、アバランシェ電流吸収構造の一部を形成していてもよい。
フィールドリミット領域４７５Ａ〜４７５Ｅの全体は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。フィールドリミット領域４７５Ａ〜４７５Ｅの底部は、ソーストレンチ４４１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置している。

フィールドリミット領域４７５Ａ〜４７５Ｅは、ディープウェル領域４５５（外側ディープウェル領域４７２）とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域４７５Ａ〜４７５Ｅの底部は、ディープウェル領域４５５（外側ディープウェル領域４７２）の底部とほぼ同一平面上に位置していてもよい。
フィールドリミット領域４７５Ａ〜４７５Ｅの底部は、ディープウェル領域４５５（外側ディープウェル領域４７２）の底部に対して外側主面４６２側に位置していてもよい。フィールドリミット領域４７５Ａ〜４７５Ｅの底部は、ディープウェル領域４５５（外側ディープウェル領域４７２）の底部に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。

互いに隣り合うフィールドリミット領域４７５Ａ〜４７５Ｅの間の幅は、互いに異なっていてもよい。互いに隣り合うフィールドリミット領域４７５Ａ〜４７５Ｅの間の幅は、アクティブ領域４０６から離れる方向に大きくなっていてもよい。互いに隣り合うフィールドリミット領域４７５Ａ〜４７５Ｅの間の幅は、アクティブ領域４０６から離れる方向に小さくなっていてもよい。

フィールドリミット領域４７５Ａ〜４７５Ｅの深さは、互いに異なっていてもよい。フィールドリミット領域４７５Ａ〜４７５Ｅの深さは、アクティブ領域４０６から離れる方向に小さくなっていてもよい。フィールドリミット領域４７５Ａ〜４７５Ｅの深さは、アクティブ領域４０６から離れる方向に大きくなっていてもよい。
フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、ダイオード領域４７１のｐ型不純物濃度以下であってもよい。フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、ダイオード領域４７１のｐ型不純物濃度よりも小さくてもよい。

フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、外側ディープウェル領域４７２のｐ型不純物濃度以下であってもよい。フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、外側ディープウェル領域４７２のｐ型不純物濃度よりも小さくてもよい。
フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、外側ディープウェル領域４７２のｐ型不純物濃度以上であってもよい。フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、外側ディープウェル領域４７２のｐ型不純物濃度よりも大きくてもよい。

フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度は、１．０×１０^１５ｃｍ^−３以上１．０×１０^１８ｃｍ^−３以下であってもよい。ダイオード領域４７１のｐ型不純物濃度＞外側ディープウェル領域４７２のｐ型不純物濃度＞フィールドリミット領域４７５Ａ〜４７５Ｅのｐ型不純物濃度であることが好ましい。
フィールドリミット構造４７３は、外側領域４０７において電界集中を緩和する。フィールドリミット領域の個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。

外側領域４０７においてＳｉＣ半導体層４０２の第１主面４０３の上には、外側絶縁層４８１が形成されている。外側絶縁層４８１は、外側領域４０７においてダイオード領域４７１、外側ディープウェル領域４７２およびフィールドリミット構造４７３を選択的に被覆している。
外側絶縁層４８１は、アクティブ側壁４６４および外側主面４６２に沿って膜状に形成されている。外側絶縁層４８１は、アクティブ主面４６１の上において、ゲート絶縁層４３４に連なっている。外側絶縁層４８１は、より具体的には、ゲート絶縁層４３４の第３領域４３４ｃに連なっている。

外側絶縁層４８１は、酸化シリコンを含んでいてもよい。外側絶縁層４８１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層４８１は、この形態では、ゲート絶縁層４３４と同一の絶縁材料種によって形成されている。
外側絶縁層４８１は、第１領域４８１ａおよび第２領域４８１ｂを含む。外側絶縁層４８１の第１領域４８１ａは、アクティブ側壁４６４を被覆している。外側絶縁層４８１の第２領域４８１ｂは、外側主面４６２を被覆している。

外側絶縁層４８１の第２領域４８１ｂの厚さは、外側絶縁層４８１の第１領域４８１ａの厚さ以下であってもよい。外側絶縁層４８１の第２領域４８１ｂの厚さは、外側絶縁層４８１の第１領域４８１ａの厚さ未満であってもよい。
外側絶縁層４８１の第１領域４８１ａの厚さは、ゲート絶縁層４３４の第１領域４３４ａの厚さとほぼ等しくてもよい。外側絶縁層４８１の第２領域４８１ｂの厚さは、ゲート絶縁層４３４の第３領域４３４ｃの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層４８１が形成されていてもよい。

図５５および図５６を参照して、半導体装置４０１は、アクティブ側壁４６４を被覆するサイドウォール４８２をさらに含む。サイドウォール４８２は、アクティブ台地４６３を外側領域４０７側から保護し、補強する。
また、サイドウォール４８２は、アクティブ主面４６１および外側主面４６２の間に形成された段差４８３を緩和する段差緩和構造を形成する。アクティブ領域４０６および外側領域４０７の間の境界領域を被覆する上層構造（被覆層）が形成される場合、上層構造は、サイドウォール４８２を被覆する。サイドウォール４８２は、上層構造の平坦性を高める。

サイドウォール４８２は、アクティブ主面４６１から外側主面４６２に向かって下り傾斜した傾斜部４８４を有していてもよい。傾斜部４８４によって、段差４８３を適切に緩和できる。サイドウォール４８２の傾斜部４８４は、ＳｉＣ半導体層４０２側に向かう凹湾曲状に形成されていてもよい。
サイドウォール４８２は、アクティブ主面４６１に対して自己整合的に形成されている。サイドウォール４８２は、より具体的には、アクティブ側壁４６４に沿って形成されている。サイドウォール４８２は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。

サイドウォール４８２は、導電材料を含んでいてもよい。サイドウォール４８２は、ゲート電極層４３５と同一の導電材料種を含んでいてもよい。サイドウォール４８２は、ソース電極層４４３と同一の導電材料種を含んでいてもよい。
サイドウォール４８２は、絶縁材料を含んでいてもよい。この場合、サイドウォール４８２によって外側領域４０７に対するアクティブ領域４０６の絶縁性を高めることができる。サイドウォール４８２は、この形態では、ポリシリコンを含む。サイドウォール４８２は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。

図５２〜図５６を参照して、ＳｉＣ半導体層４０２の第１主面４０３の上には、層間絶縁層４９１が形成されている。層間絶縁層４９１は、アクティブ領域４０６および外側領域４０７を選択的に被覆している。層間絶縁層４９１は、アクティブ主面４６１および外側主面４６２に沿って膜状に形成されている。
層間絶縁層４９１は、アクティブ領域４０６においてトレンチゲート構造４５１、ゲート配線層４３６およびトレンチソース構造４５２を選択的に被覆している。層間絶縁層４９１は、外側領域４０７においてダイオード領域４７１、外側ディープウェル領域４７２およびフィールドリミット構造４７３を選択的に被覆している。

層間絶縁層４９１は、アクティブ領域４０６および外側領域４０７の間の境界領域において、サイドウォール４８２の外面（傾斜部４８４）に沿って形成されている。層間絶縁層４９１は、サイドウォール４８２を被覆する上層構造の一部を形成している。層間絶縁層４９１の周縁部は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄに対して面一に形成されていてもよい。

層間絶縁層４９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層４９１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。
層間絶縁層４９１には、ゲートコンタクト孔４９２、ソースコンタクト孔４９３およびダイオードコンタクト孔４９４が形成されている。また、層間絶縁層４９１には、アンカー孔４９５が形成されている。

ゲートコンタクト孔４９２は、アクティブ領域４０６において、ゲート配線層４３６を露出させている。ゲートコンタクト孔４９２は、ゲート配線層４３６に沿う帯状に形成されていてもよい。ゲートコンタクト孔４９２の開口エッジ部は、ゲートコンタクト孔４９２内に向かう凸湾曲状に形成されている。
ソースコンタクト孔４９３は、アクティブ領域４０６において、ソース領域４５３、コンタクト領域４５４およびトレンチソース構造４５２を露出させている。ソースコンタクト孔４９３は、トレンチソース構造４５２等に沿う帯状に形成されていてもよい。ソースコンタクト孔４９３の開口エッジ部は、ソースコンタクト孔４９３内に向かう凸湾曲状に形成されている。

ダイオードコンタクト孔４９４は、外側領域４０７において、ダイオード領域４７１を露出させている。ダイオードコンタクト孔４９４は、ダイオード領域４７１に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。
ダイオードコンタクト孔４９４は、外側ディープウェル領域４７２および／またはフィールドリミット構造４７３を露出させていてもよい。ダイオードコンタクト孔４９４の開口エッジ部は、ダイオードコンタクト孔４９４内に向かう凸湾曲状に形成されている。

アンカー孔４９５は、外側領域４０７において、層間絶縁層４９１を掘り下げることによって形成されている。アンカー孔４９５は、平面視においてダイオード領域４７１およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。アンカー孔４９５は、より具体的には、平面視においてフィールドリミット構造４７３およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。

アンカー孔４９５は、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）を露出させている。アンカー孔４９５の開口エッジ部は、アンカー孔４９５内に向かう凸湾曲状に形成されている。
図５０を参照して、アンカー孔４９５は、平面視においてアクティブ領域４０６に沿って帯状に延びている。アンカー孔４９５は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。

層間絶縁層４９１の上には、主面ゲート電極４０８および主面ソース電極４０９が形成されている。主面ゲート電極４０８および主面ソース電極４０９は、それぞれ、ＳｉＣ半導体層４０２の第１主面４０３側からこの順に積層されたバリア電極層５０１および主電極層５０２を含む積層構造を有している。
バリア電極層５０１は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層５０１は、ＳｉＣ半導体層４０２の第１主面４０３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。

主電極層５０２の厚さは、バリア電極層５０１の厚さよりも大きい。主電極層５０２は、バリア電極層５０１の抵抗値よりも低い抵抗値を有する導電材料を含む。主電極層５０２は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１つを含んでいてもよい。
主電極層５０２は、アルミニウム−シリコン合金、アルミニウム−シリコン−銅合金またはアルミニウム−銅合金のうちの少なくとも１つを含んでいてもよい。主電極層５０２は、この形態では、アルミニウム−シリコン−銅合金を含む。

主面ゲート電極４０８のうちのゲートフィンガー４１１は、層間絶縁層４９１の上からゲートコンタクト孔４９２に入り込んでいる。ゲートフィンガー４１１は、ゲートコンタクト孔４９２内において、ゲート配線層４３６に電気的に接続されている。これにより、ゲートパッド４１０からの電気信号は、ゲートフィンガー４１１を介してゲート電極層４３５に伝達される。

主面ソース電極４０９のうちのソースパッド４１３は、層間絶縁層４９１の上からソースコンタクト孔４９３およびソースサブトレンチ４５６に入り込んでいる。ソースパッド４１３は、ソースコンタクト孔４９３およびソースサブトレンチ４５６内において、ソース領域４５３、コンタクト領域４５４およびソース電極層４４３に電気的に接続されている。

ソース電極層４４３は、ソースパッド４１３の一部の領域を利用して形成されていてもよい。つまり、ソース電極層４４３は、ソースパッド４１３においてソーストレンチ４４１に入り込んだ部分によって形成されていてもよい。
主面ソース電極４０９のうちのソース引き回し配線４１４は、層間絶縁層４９１の上からダイオードコンタクト孔４９４に入り込んでいる。ソース引き回し配線４１４は、ダイオードコンタクト孔４９４内において、ダイオード領域４７１に電気的に接続されている。

主面ソース電極４０９のうちのソース接続部４１５は、アクティブ領域４０６からサイドウォール４８２を横切って外側領域４０７に引き出されている。ソース接続部４１５は、サイドウォール４８２を被覆する上層構造の一部を形成している。
層間絶縁層４９１の上には、パッシベーション層５０３が形成されている。パッシベーション層５０３は、酸化シリコンおよび／または窒化シリコンを含んでいてもよい。パッシベーション層５０３は、この形態では、窒化シリコン層を含む単層構造を有している。

パッシベーション層５０３は、層間絶縁層４９１に沿って膜状に形成されている。パッシベーション層５０３は、層間絶縁層４９１を介して、アクティブ領域４０６および外側領域４０７を選択的に被覆している。
パッシベーション層５０３は、アクティブ領域４０６からサイドウォール４８２を横切って外側領域４０７に引き出されている。パッシベーション層５０３は、サイドウォール４８２を被覆する上層構造の一部を形成している。

パッシベーション層５０３には、ゲートサブパッド開口５０４およびソースサブパッド開口５０５（図５０も併せて参照）が形成されている。ゲートサブパッド開口５０４は、ゲートパッド４１０を露出させている。ソースサブパッド開口５０５は、ソースパッド４１３を露出させている。
図５５を参照して、パッシベーション層５０３は、外側領域４０７において、層間絶縁層４９１の上からアンカー孔４９５に入り込んでいる。パッシベーション層５０３は、アンカー孔４９５内において、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）に接続されている。パッシベーション層５０３の外面においてアンカー孔４９５の上に位置する領域には、アンカー孔４９５に倣って窪んだリセスが形成されている。

パッシベーション層５０３の周縁部は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄに対して面一に形成されていてもよい。パッシベーション層５０３の周縁部は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄから内方領域に間隔を空けて形成されていてもよい。つまり、パッシベーション層５０３の周縁部は、層間絶縁層４９１を露出させていてもよい。

パッシベーション層５０３の周縁部は、一枚のＳｉＣ半導体ウエハから半導体装置４０１を切り出す際のダイシングストリートの一部を形成していてもよい。パッシベーション層５０３の周縁部からＳｉＣ半導体層４０２の第１主面４０３を露出させることにより、パッシベーション層５０３を物理的に切断する必要がない。したがって、一枚のＳｉＣ半導体ウエハから半導体装置４０１を円滑に切り出すことができる。

パッシベーション層５０３の上には、前述の樹脂層４１６が形成されている。樹脂層４１６は、パッシベーション層５０３に沿って膜状に形成されている。樹脂層４１６は、パッシベーション層５０３および層間絶縁層４９１を挟んで、アクティブ領域４０６および外側領域４０７を選択的に被覆している。
樹脂層４１６は、アクティブ領域４０６からサイドウォール４８２を横切って外側領域４０７に引き出されている。樹脂層４１６は、サイドウォール４８２を被覆する上層構造の一部を形成している。

樹脂層４１６のゲートパッド開口４１７は、パッシベーション層５０３のゲートサブパッド開口５０４に連通している。樹脂層４１６のゲートパッド開口４１７の内壁は、この形態では、パッシベーション層５０３のゲートサブパッド開口５０４の内壁の外側に位置している。
樹脂層４１６のゲートパッド開口４１７の内壁は、パッシベーション層５０３のゲートサブパッド開口５０４の内壁に対して面一に形成されていてもよい。樹脂層４１６のゲートパッド開口４１７の内壁は、パッシベーション層５０３のゲートサブパッド開口５０４の内壁の内側に位置していてもよい。つまり、樹脂層４１６は、ゲートサブパッド開口５０４の内壁を被覆していてもよい。

樹脂層４１６のソースパッド開口４１８は、パッシベーション層５０３のソースサブパッド開口５０５に連通している。樹脂層４１６のゲートパッド開口４１７の内壁は、この形態では、パッシベーション層５０３のゲートサブパッド開口５０４の内壁の外側に位置している。
樹脂層４１６のソースパッド開口４１８の内壁は、パッシベーション層５０３のソースサブパッド開口５０５の内壁に対して面一に形成されていてもよい。樹脂層４１６のソースパッド開口４１８の内壁は、パッシベーション層５０３のソースサブパッド開口５０５の内壁の内側に位置していてもよい。つまり、樹脂層４１６は、ソースサブパッド開口５０５の内壁を被覆していてもよい。

図５５を参照して、樹脂層４１６は、外側領域４０７においてパッシベーション層５０３のリセスに入り込んだアンカー部を有している。このように、外側領域４０７には、樹脂層４１６の接続強度を高めるためのアンカー構造が形成されている。
アンカー構造は、外側領域４０７においてＳｉＣ半導体層４０２の第１主面４０３に形成された凹凸構造（Uneven Structure）を含む。凹凸構造（アンカー構造）は、より具体的には、外側主面４６２を被覆する層間絶縁層４９１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層４９１に形成されたアンカー孔４９５を含む。

樹脂層４１６は、このアンカー孔４９５に噛合っている。樹脂層４１６は、この形態では、パッシベーション層５０３を介してアンカー孔４９５に噛合っている。これにより、ＳｉＣ半導体層４０２の第１主面４０３に対する樹脂層４１６の接続強度を高めることができるから、樹脂層４１６の剥離を抑制できる。
以下、ゲートトレンチ４３１の他の形態について説明する。ゲートトレンチ４３１は、図５７Ａ〜図５７Ｅに示されるように、種々の形態を取り得る。図５７Ａ〜図５７Ｅに示される形態は、ゲートトレンチ４３１の形成工程において、処理条件を調節することによって得られる形態である。

図５７Ａは、図５４に対応する領域の断面図であって、ゲートトレンチ４３１の第２形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５７Ａを参照して、ゲートトレンチ４３１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。

図５７Ｂは、図５４に対応する領域の断面図であって、ゲートトレンチ４３１の第３形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５７Ｂを参照して、ゲートトレンチ４３１は、底壁において開口側に向かって突出した突出部５１１を有していてもよい。ゲート絶縁層４３４においてゲートトレンチ４３１の底壁に沿う部分（つまり、第２領域４３４ｂ）は、ゲートトレンチ４３１の突出部５１１に沿って開口側に向かって突出していてもよい。

図５７Ｃは、図５４に対応する領域の断面図であって、ゲートトレンチ４３１の第４形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５７Ｃを参照して、ゲートトレンチ４３１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ４３１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。

図５７Ｄは、図５４に対応する領域の断面図であって、ゲートトレンチ４３１の第５形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５７Ｄを参照して、ゲートトレンチ４３１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ４３１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。

図５７Ｅは、図５４に対応する領域の断面図であって、ゲートトレンチ４３１の第６形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５７Ｅを参照して、ゲートトレンチ４３１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ４３１は、底壁において開口側に向かって突出した突出部５１１を有していてもよい。

ゲート絶縁層４３４においてゲートトレンチ４３１の底壁に沿う部分（つまり、第２領域４３４ｂ）は、ゲートトレンチ４３１の突出部５１１に沿って開口側に向かって突出していてもよい。
第１〜第６形態例に係るゲートトレンチ４３１（図５４、図５７Ａ〜図５７Ｅ）の少なくとも二つ以上が、ＳｉＣ半導体層４０２の第１主面４０３に同時に形成されていてもよい。

以下、ソーストレンチ４４１の他の形態について説明する。ソーストレンチ４４１は、図５８Ａ〜図５８Ｑに示されるように、種々の形態を取り得る。図５８Ａ〜図５８Ｑに示される形態は、ソーストレンチ４４１の形成工程において、処理条件を調節することによって得られる形態である。
図５８Ａは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第２形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５８Ａを参照して、ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。

図５８Ｂは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第３形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｂを参照して、ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。
図５８Ｃは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第４形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５８Ｃを参照して、ソーストレンチ４４１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。

ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。
図５８Ｄは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第５形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５８Ｄを参照して、ソーストレンチ４４１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かう凸湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。
図５８Ｅは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第６形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５８Ｅを参照して、ソーストレンチ４４１は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。
ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。
ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜していてもよい。

図５８Ｆは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第７形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｆを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５１４は、ソーストレンチ４４１の開口部を形成している。

第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。

コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。
ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。

ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｇは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第８形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｇを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５１４は、ソーストレンチ４４１の開口部を形成している。

第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かう凸湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。

コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。
ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。

ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｈは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第９形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｈを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５１４は、ソーストレンチ４４１の開口部を形成している。

第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。
ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。
コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。
ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｉは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１０形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｉを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。

第１部分５１４は、ソーストレンチ４４１の開口部を形成している。第１部分５１４は、ソーストレンチ４４１の開口側から段部５１３に向かって開口幅が狭まるテーパ形状に形成されていてもよい。
第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。

第２部分５１５は、ソーストレンチ４４１の段部５１３から底壁に向かって開口幅が狭まるテーパ形状に形成されていてもよい。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。

コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。
コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の第２領域５１７は、第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。

ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。
ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｊは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１１形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｊを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。

第１部分５１４は、ソーストレンチ４４１の開口部を形成している。第１部分５１４は、ソーストレンチ４４１の開口側から段部５１３に向かって開口幅が狭まるテーパ形状に形成されていてもよい。
第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。

第２部分５１５は、ソーストレンチ４４１の段部５１３から底壁に向かって開口幅が狭まるテーパ形状に形成されていてもよい。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。

コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。
コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の第２領域５１７は、第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。
ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｋは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１２形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｋを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の内方領域に向かって張り出した１つまたは複数の段部５１３を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５１３を有している。

段部５１３は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５１３は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５１３を境に開口幅が互いに異なる第１部分５１４および第２部分５１５を含む。第１部分５１４は、ソーストレンチ４４１の開口側の領域に形成されている。

第１部分５１４は、ソーストレンチ４４１の開口部を形成している。第１部分５１４は、ソーストレンチ４４１の開口側から段部５１３に向かって開口幅が狭まるテーパ形状に形成されていてもよい。
第２部分５１５は、第１部分５１４の開口幅よりも小さい開口幅を有している。第２部分５１５は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５１５は、ソーストレンチ４４１の底壁を形成している。

第２部分５１５は、ソーストレンチ４４１の段部５１３から底壁に向かって開口幅が狭まるテーパ形状に形成されていてもよい。ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。
ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１６、第２領域５１７および段部領域５１８を有していてもよい。
コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４を被覆している。コンタクト領域４５４の第１領域５１６は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

コンタクト領域４５４の第２領域５１７は、ソーストレンチ４４１の第２部分５１５を被覆している。コンタクト領域４５４の第２領域５１７は、第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５１８は、第１領域５１６および第２領域５１７を接続し、ソーストレンチ４４１の段部５１３を被覆している。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５１９、第２領域５２０および段部領域５２１を有していてもよい。
ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４を被覆している。ディープウェル領域４５５の第１領域５１９は、ソーストレンチ４４１の第１部分５１４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５を被覆している。ディープウェル領域４５５の第２領域５２０は、ソーストレンチ４４１の第２部分５１５に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５２１は、第１領域５１９および第２領域５２０を接続し、ソーストレンチ４４１の段部５１３を被覆している。

図５８Ｌは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１３形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｌを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。

段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。

第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３の側壁は、この形態例では、ＳｉＣ半導体層４０２の第１主面４０３に対してほぼ垂直に形成されている。
第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。

第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。

コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。
コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。

ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。
ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。

ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。
図５８Ｍは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１４形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５８Ｍを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。
段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。

ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。
第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３の側壁は、この形態例では、ＳｉＣ半導体層４０２の第１主面４０３に対してほぼ垂直に形成されている。

第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。
第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。
コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。

コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。
ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。

ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。
ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。

図５８Ｎは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１５形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｎを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。

段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。

第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３の側壁は、この形態例では、ＳｉＣ半導体層４０２の第１主面４０３に対してほぼ垂直に形成されている。
第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。

第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。
ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。
コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。

コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。
ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。

ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。
ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。

図５８Ｏは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１６形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｏを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。

段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。

第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３は、この形態例では、ソーストレンチ４４１の開口側から段部５２２に向けて開口幅が狭まるテーパ形状に形成されている。
第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。

第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第１主面４０３に対して平行に形成されていてもよい。
コンタクト領域４５４の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。

コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。
コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。

ディープウェル領域４５５の底部は、ソーストレンチ４４１の底壁に対して平行に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。
ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。

図５８Ｐは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１７形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｐを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。

段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。

第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３は、この形態例では、ソーストレンチ４４１の開口側から段部５２２に向けて開口幅が狭まるテーパ形状に形成されている。
第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。

第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。ソーストレンチ４４１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。

コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。
コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第２主面４０４側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。
ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。

図５８Ｑは、図５４に対応する領域の断面図であって、ソーストレンチ４４１の第１８形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５８Ｑを参照して、ソーストレンチ４４１は、深さ方向途中部において、ソーストレンチ４４１の外方に向かって張り出した１つまたは複数の段部５２２を有していてもよい。ソーストレンチ４４１は、この形態例では、１つの段部５２２を有している。

段部５２２は、この形態例では、ゲートトレンチ４３１の底壁とほぼ同一平面上に位置している。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第１主面４０３側に位置していてもよい。段部５２２は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。
ソーストレンチ４４１は、より具体的には、段部５２２を境に開口幅が互いに異なる第１部分５２３および第２部分５２４を含む。

第１部分５２３は、ソーストレンチ４４１の開口側の領域に形成されている。第１部分５２３は、ソーストレンチ４４１の開口部を形成している。第１部分５２３は、この形態例では、ソーストレンチ４４１の開口側から段部５２２に向けて開口幅が狭まるテーパ形状に形成されている。
第２部分５２４は、ソーストレンチ４４１の底壁側の領域に形成されている。第２部分５２４は、ソーストレンチ４４１の底壁を形成している。第２部分５２４は、第１部分５２３に対してソーストレンチ４４１の外方に向けて膨出している。

第２部分５２４は、第１部分５２３の開口幅よりも広い開口幅を有する部分を含む。第２部分５２４は、ソーストレンチ４４１の段部５２２から底壁に向けて開口幅が狭まるテーパ形状に形成されている。
ソーストレンチ４４１は、底壁において開口側に向かって突出した突出部５１２を有していてもよい。ソース絶縁層４４２においてソーストレンチ４４１の底壁に沿う部分（つまり、第２領域４４２ｂ）は、ソーストレンチ４４１の突出部５１２に沿って開口側に向かって突出していてもよい。

コンタクト領域４５４の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。コンタクト領域４５４においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２５、第２領域５２６および段部領域５２７を有していてもよい。
コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３を被覆している。コンタクト領域４５４の第１領域５２５は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４を被覆している。コンタクト領域４５４の第２領域５２６は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。コンタクト領域４５４の段部領域５２７は、第１領域５２５および第２領域５２６を接続し、ソーストレンチ４４１の段部５２２を被覆している。

ディープウェル領域４５５の底部は、ＳｉＣ半導体層４０２の第１主面４０３側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域４５５においてソーストレンチ４４１の側壁に沿う部分は、ソーストレンチ４４１の側壁に倣って、第１領域５２８、第２領域５２９および段部領域５３０を有していてもよい。
ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３を被覆している。ディープウェル領域４５５の第１領域５２８は、ソーストレンチ４４１の第１部分５２３に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。

ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４を被覆している。ディープウェル領域４５５の第２領域５２９は、ソーストレンチ４４１の第２部分５２４に倣ってＳｉＣ半導体層４０２の第１主面４０３に対して傾斜している。ディープウェル領域４５５の段部領域５３０は、第１領域５２８および第２領域５２９を接続し、ソーストレンチ４４１の段部５２２を被覆している。

図５８Ａ〜図５８Ｑでは、第１形態例に係るゲートトレンチ４３１（図５４参照）に対して、第２形態例〜第１８形態例に係るソーストレンチ４４１が組み合わされた形態について説明した。
しかし、第２形態例に係るゲートトレンチ４３１（図５７Ａ参照）に、第１形態例〜第１８形態例に係るソーストレンチ４４１（図５４、図５８Ａ〜図５８Ｑ参照）のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。

また、第３形態例に係るゲートトレンチ４３１（図５７Ｂ参照）に、第１形態例〜第１８形態例に係るソーストレンチ４４１（図５４、図５８Ａ〜図５８Ｑ参照）のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。
また、第４形態例に係るゲートトレンチ４３１（図５７Ｃ参照）に、第１形態例〜第１８形態例に係るソーストレンチ４４１（図５４、図５８Ａ〜図５８Ｑ参照）のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。

また、第５形態例に係るゲートトレンチ４３１（図５７Ｄ参照）に、第１形態例〜第１８形態例に係るソーストレンチ４４１（図５４、図５８Ａ〜図５８Ｑ参照）のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。
また、第６形態例に係るゲートトレンチ４３１（図５７Ｅ参照）に、第１形態例〜第１８形態例に係るソーストレンチ４４１（図５４、図５８Ａ〜図５８Ｑ参照）のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。

また、第１〜第１８形態例に係るソーストレンチ４４１（図５４、図５７Ａ〜図５７Ｅ）の少なくとも二つ以上が、ＳｉＣ半導体層４０２の第１主面４０３に同時に形成されていてもよい。
以下、アクティブ側壁４６４の他の形態について説明する。アクティブ側壁４６４は、図５９Ａ〜図５９Ｃに示されるように、種々の形態を取り得る。図５９Ａ〜図５９Ｃに示される形態は、アクティブ側壁４６４の形成工程において、処理条件を調節することによって得られる形態である。

図５９Ａは、図５６に対応する領域の拡大図であって、アクティブ側壁４６４の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図５９Ａを参照して、アクティブ側壁４６４は、アクティブ主面４６１から外側主面４６２に向かって下り傾斜した傾斜面を有していてもよい。この場合、アクティブ側壁４６４の傾斜角度θは、９０°を超えて１３５°以下であってもよい。傾斜角度θは、アクティブ側壁４６４が、ＳｉＣ半導体層４０２内においてアクティブ主面４６１との間で形成する角度である。

傾斜角度θは、９０°を超えて１２０°以下であってもよい。傾斜角度θは、９０°を超えて１１０°以下であってもよい。傾斜角度θは、９０°を超えて１１０°以下であってもよい。傾斜角度θは、９０°を超えて１００°以下であってもよい。傾斜角度θは、９０°を超えて９５°以下であってもよい。
図５９Ｂは、図５６に対応する領域の拡大図であって、アクティブ側壁４６４の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５９Ｂを参照して、アクティブ側壁４６４は、外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する延部５４１を有していてもよい。
より具体的には、アクティブ側壁４６４および外側主面４６２を接続する角部５４２には、外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に窪んだリセス部５４３が形成されている。アクティブ側壁４６４の延部５４１は、リセス部５４３の内壁によって形成されている。

外側絶縁層４８１は、外側主面４６２の上からリセス部５４３に入り込んでいる。サイドウォール４８２は、その全体が、外側領域４０７の外側主面４６２よりも上方に位置していてもよい。サイドウォール４８２は、リセス部５４３内において外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する部分を有していてもよい。
図５９Ｃは、図５６に対応する領域の拡大図であって、アクティブ側壁４６４の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図５９Ｃを参照して、アクティブ側壁４６４は、アクティブ主面４６１から外側主面４６２に向かって下り傾斜した傾斜面を有していてもよい。この場合、アクティブ側壁４６４の傾斜角度θは、９０°を超えて１３５°以下であってもよい。傾斜角度θは、アクティブ側壁４６４が、ＳｉＣ半導体層４０２内においてアクティブ主面４６１との間で形成する角度である。

傾斜角度θは、９０°を超えて１２０°以下であってもよい。傾斜角度θは、９０°を超えて１１０°以下であってもよい。傾斜角度θは、９０°を超えて１１０°以下であってもよい。傾斜角度θは、９０°を超えて１００°以下であってもよい。傾斜角度θは、９０°を超えて９５°以下であってもよい。
また、アクティブ側壁４６４は、外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する延部５４１を有していてもよい。より具体的には、アクティブ側壁４６４および外側主面４６２を接続する角部５４２には、外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に窪んだリセス部５４３が形成されている。アクティブ側壁４６４の延部５４１は、リセス部５４３の内壁によって形成されている。

外側絶縁層４８１は、外側主面４６２の上からリセス部５４３に入り込んでいる。サイドウォール４８２は、その全体が、外側主面４６２よりも上方に位置していてもよい。サイドウォール４８２は、リセス部５４３内において外側主面４６２に対してＳｉＣ半導体層４０２の第２主面４０４側に位置する部分を有していてもよい。
以下、外側主面４６２の他の形態について説明する。外側主面４６２は、図６０Ａ〜図６０Ｃに示されるように、種々の形態を取り得る。図６０Ａ〜図６０Ｃに示される形態は、外側領域４０７の形成工程において、処理条件を調節することによって得られる形態である。

図６０Ａは、図５６に対応する領域の拡大図であって、外側主面４６２の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６０Ａを参照して、外側領域４０７の外側主面４６２は、アクティブ側壁４６４および外側主面４６２を接続する角部５４２において、アクティブ主面４６１側に向けて突出した１つまたは複数の突起部５４４を含む。図６０Ａでは、１つの突起部５４４が形成された例が示されている。

外側絶縁層４８１は、この形態例では、突起部５４４の外面を被覆している。サイドウォール４８２は、外側絶縁層４８１を挟んで、突起部５４４の外面を被覆している。サイドウォール４８２により、突起部５４４に起因する成膜性の低下を抑制できる。
図６０Ｂは、図５６に対応する領域の拡大図であって、外側主面４６２の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図６０Ｂを参照して、外側主面４６２は、アクティブ側壁４６４および外側主面４６２を接続する角部５４２において、ＳｉＣ半導体層４０２の第２主面４０４側に向かって窪んだリセス部５４５を含む。
外側絶縁層４８１は、この形態例では、リセス部５４５の内壁を被覆している。サイドウォール４８２は、外側絶縁層４８１を挟んで、リセス部５４５を埋めている。このサイドウォール４８２により、リセス部５４５に起因する成膜性の低下を抑制できる。

図６０Ｃは、図５６に対応する領域の拡大図であって、外側主面４６２の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６０Ｃを参照して、外側主面４６２は、アクティブ側壁４６４および外側主面４６２を接続する角部５４２において、ＳｉＣ半導体層４０２の第２主面４０４側に向かって窪んだリセス部５４５を含む。

外側主面４６２は、さらに、リセス部５４５の底部から上方に向けて突出した１つまたは複数の突起部５４６を含む。図６０Ｃでは、１つの突起部５４６が形成された例が示されている。突起部５４６は、この形態例では、外側主面４６２よりも上方に突出している。
外側絶縁層４８１は、この形態例では、リセス部５４５の内壁および突起部５４６の外面を被覆している。サイドウォール４８２は、外側絶縁層４８１を挟んで突起部５４６の外面を被覆し、リセス部５４５を埋めている。サイドウォール４８２により、リセス部５４５および突起部５４６に起因する成膜性の低下を抑制できる。

第１形態例、第２形態例、第３形態例または第４形態例に係る外側主面４６２に対して第１形態例、第２形態例、第３形態例または第４形態例のうちのいずれか一つのアクティブ側壁４６４が適用されてもよい。
つまり、図６０Ａでは、第２形態例に係る外側主面４６２に対して、第１形態例に係るアクティブ側壁４６４（図５６参照）が組み合わされた形態について説明した。しかし、第２形態例に係る外側主面４６２に対して、第２〜第４形態例に係るアクティブ側壁４６４（図５９Ａ〜５９Ｃ参照）が組み合わされた形態が採用されてもよい。

また、図６０Ｂでは、第３形態例に係る外側主面４６２に対して、第１形態例に係るアクティブ側壁４６４（図５６参照）が組み合わされた形態について説明した。しかし、第３形態例に係る外側主面４６２に対して、第２〜第４形態例に係るアクティブ側壁４６４（図５９Ａ〜５９Ｃ参照）が組み合わされた形態が採用されてもよい。
また、図６０Ｃでは、第４形態例に係る外側主面４６２に対して、第１形態例に係るアクティブ側壁４６４（図５６参照）が組み合わされた形態について説明した。しかし、第４形態例に係る外側主面４６２に対して、第２〜第４形態例に係るアクティブ側壁４６４（図５９Ａ〜５９Ｃ参照）が組み合わされた形態が採用されてもよい。

以下、サイドウォール４８２の他の形態について説明する。サイドウォール４８２は、図６１Ａ〜図６０Ｆに示されるように、種々の形態を取り得る。図６１Ａ〜図６０Ｆに示される形態は、サイドウォール４８２の形成工程において、処理条件を調節することによって得られる形態である。
図６１Ａは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図６１Ａでは、サイドウォール４８２が、第１形態例に係るアクティブ側壁４６４を被覆している例が示されている。

図６１Ａを参照して、サイドウォール４８２の傾斜部４８４は、アクティブ主面４６１側から外側主面４６２側に向けて平面的に延びていもよい。つまり、サイドウォール４８２の傾斜部４８４は、図６１Ａの断面視において、アクティブ主面４６１側から外側主面４６２側に向けて直線状に延びていてもよい。
図６１Ｂは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図６１Ｂでは、サイドウォール４８２が、第２形態例に係るアクティブ側壁４６４を被覆している例が示されている。

図６１Ｂを参照して、サイドウォール４８２の傾斜部４８４は、ＳｉＣ半導体層４０２とは反対側に向かう凸湾曲状に形成されていてもよい。
図６１Ｃは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図６１Ｃでは、サイドウォール４８２が、第３形態例に係るアクティブ側壁４６４を被覆している例が示されている。

図６１Ｃを参照して、サイドウォール４８２の傾斜部４８４は、外側主面４６２側に向かって窪んだ１つまたは複数の段部４８４ａを有していてもよい。サイドウォール４８２の傾斜部４８４は、アクティブ主面４６１から外側主面４６２に向かう下り階段状に形成されていてもよい。サイドウォール４８２の傾斜部４８４の表面積は、１つまたは複数の段部４８４ａによって増加する。

これにより、サイドウォール４８２に対する上層構造の接続面積が増加する。よって、上層構造の平坦性を高めつつ、サイドウォール４８２に対する上層構造はの接続強度を高めることができる。
図６１Ｄは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第５形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図６１Ｄでは、サイドウォール４８２が、第４形態例に係るアクティブ側壁４６４を被覆している例が示されている。

図６１Ｄを参照して、サイドウォール４８２の傾斜部４８４は、サイドウォール４８２の外側に向かって隆起した複数の隆起部４８４ｂを含む。サイドウォール４８２の傾斜部４８４の表面積は、複数の隆起部４８４ｂによって増加する。
これにより、サイドウォール４８２に対する上層構造の接続面積が増加する。よって、上層構造の平坦性を高めつつ、サイドウォール４８２に対する上層構造はの接続強度を高めることができる。

図６１Ｅは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第６形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６１Ｅでは、サイドウォール４８２が、第４形態例に係る外側主面４６２を被覆している例が示されている。図６１Ｅを参照して、サイドウォール４８２の傾斜部４８４は、ＳｉＣ半導体層４０２とは反対側に向かう凸湾曲状に形成されていてもよい。

サイドウォール４８２の傾斜部４８４において突起部５４６の上方に位置する部分には、段部５４７が形成されていてもよい。サイドウォール４８２は、より具体的には、アクティブ側壁４６４を被覆する第１部分５４８、および、突起部５４６を被覆する第２部分５４９を含む。サイドウォール４８２の段部５４７は、第１部分５４８および第２部分５４９を接続している。

図６１Ｆは、図５６に対応する領域の拡大図であって、サイドウォール４８２の第７形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図６１Ｆでは、サイドウォール４８２が、第４形態例に係るアクティブ側壁４６４を被覆している例が示されている。
図６１Ｆを参照して、サイドウォール４８２の傾斜部４８４は、サイドウォール４８２の外側に向かって窪んだ複数の窪み４８４ｃを含む。サイドウォール４８２の傾斜部４８４の表面積は、複数の窪み４８４ｃによって増加する。

これにより、サイドウォール４８２に対する上層構造の接続面積が増加する。よって、上層構造の平坦性を高めつつ、サイドウォール４８２に対する上層構造はの接続強度を高めることができる。
むろん、第１形態例、第２形態例、第３形態例または第４形態例に係る外側主面４６２に対して第１形態例、第２形態例、第３形態例、第４形態例、第５形態例、第６形態例および第７形態例のうちのいずれか一つのサイドウォール４８２が適用されてもよい。

また、第１形態例、第２形態例、第３形態例または第４形態例に係るアクティブ側壁４６４に対して第１形態例、第２形態例、第３形態例、第４形態例、第５形態例、第６形態例および第７形態例のうちのいずれか一つのサイドウォール４８２が適用されてもよい。
また、第１形態例〜第４形態例に係る外側主面４６２に対して第１形態例〜第４形態例のうちのいずれか一つのアクティブ側壁４６４が組み合わされた形態において、第１形態例〜第７形態例のうちのいずれか一つのサイドウォール４８２が適用されてもよい。

以下、外側ディープウェル領域４７２の他の形態について説明する。外側ディープウェル領域４７２は、図６２Ａ〜図６２Ｃに示されるように、種々の形態を取り得る。図６２Ａ〜図６２Ｃに示される形態は、外側ディープウェル領域４７２の形成工程において、処理条件を調節することによって得られる形態である。
図６２Ａは、図５５に対応する領域の断面図であって、外側ディープウェル領域４７２の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図６２Ａを参照して、外側ディープウェル領域４７２の内周縁は、アクティブ領域４０６および外側領域４０７の境界領域近傍まで延びていてもよい。外側ディープウェル領域４７２は、アクティブ領域４０６および外側領域４０７の境界領域を横切っていてもよい。外側ディープウェル領域４７２の内周縁は、アクティブ側壁４６４および外側主面４６２を接続する角部５４２を被覆していてもよい。

図６２Ｂは、図５５に対応する領域の断面図であって、外側ディープウェル領域４７２の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６２Ｂを参照して、外側ディープウェル領域４７２の内周縁は、アクティブ領域４０６および外側領域４０７の境界領域近傍まで延びていてもよい。外側ディープウェル領域４７２は、アクティブ領域４０６および外側領域４０７の境界領域を横切っていてもよい。

外側ディープウェル領域４７２の内周縁は、アクティブ側壁４６４および外側主面４６２を接続する角部５４２を被覆していてもよい。外側ディープウェル領域４７２の内周縁は、さらに、角部５４２からアクティブ側壁４６４に沿って延び、ボディ領域４２６に接続されていてもよい。
図６２Ｃは、図５５に対応する領域の断面図であって、外側ディープウェル領域の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図６２Ｃを参照して、外側ディープウェル領域４７２は、ダイオード領域４７１の全域を被覆していてもよい。外側ディープウェル領域４７２の外周縁が、フィールドリミット構造４７３の一部として形成されていてもよい。
以下、フィールドリミット構造４７３の他の形態について説明する。フィールドリミット構造４７３は、図６３Ａ〜図６３Ｄに示されるように、種々の形態を取り得る。図６３Ａ〜図６３Ｄに示される形態は、フィールドリミット構造４７３の形成工程において、処理条件を調節することによって得られる形態である。

図６３Ａは、図５５に対応する領域の断面図であって、フィールドリミット構造４７３の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６３Ａを参照して、フィールドリミット構造４７３は、１つのフィールドリミット領域４７５からなっていてもよい。１つのフィールドリミット領域４７５は、ダイオード領域４７１を被覆していてもよい。１つのフィールドリミット領域４７５は、平面視においてソース引き回し配線４１４に重なっていてもよい。

１つのフィールドリミット領域４７５の外周縁は、平面視においてソース引き回し配線４１４に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側に位置していてもよい。１つのフィールドリミット領域４７５は、アンカー孔４９５から露出していてもよい。むろん、１つのフィールドリミット領域４７５は、平面視においてソース引き回し配線４１４と重なっていてもよい。

図６３Ｂは、図５５に対応する領域の断面図であって、フィールドリミット構造４７３の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６３Ｂを参照して、フィールドリミット構造４７３は、１つのフィールドリミット領域４７５からなっていてもよい。１つのフィールドリミット領域４７５は、ダイオード領域４７１から間隔を空けて形成されていてもよい。

１つのフィールドリミット領域４７５は、平面視においてソース引き回し配線４１４に重なっていてもよい。１つのフィールドリミット領域４７５の内周縁は、平面視においてソース引き回し配線４１４に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側に位置していてもよい。
１つのフィールドリミット領域４７５の外周縁は、平面視においてソース引き回し配線４１４に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側に位置していてもよい。１つのフィールドリミット領域４７５は、アンカー孔４９５から露出していてもよい。むろん、１つのフィールドリミット領域４７５は、平面視においてソース引き回し配線４１４と重なっていてもよい。

図６３Ｃは、図５５に対応する領域の断面図であって、フィールドリミット構造４７３の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６３Ｃを参照して、フィールドリミット構造４７３は、複数（たとえば２個以上２０個以下）のフィールドリミット領域を含む。フィールドリミット構造４７３は、この形態例では、複数（５個）のフィールドリミット領域４７５Ａ，４７５Ｂ，４７５Ｃ，４７５Ｄ，４７５Ｅを有するフィールドリミット領域群を含む。

フィールドリミット領域４７５Ａ〜４７５Ｅのうち最内側のフィールドリミット領域４７５Ａは、この形態例では、ダイオード領域４７１から間隔を空けて形成されている。
図６３Ｄは、図５５に対応する領域の断面図であって、フィールドリミット構造４７３の第５形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。

図６３Ｄを参照して、フィールドリミット構造４７３は、複数（たとえば２個以上２０個以下）のフィールドリミット領域を含む。複数のフィールドリミット領域のうちの幾つかは、アンカー孔４９５から露出していてもよい。
フィールドリミット構造４７３は、この形態例では、複数（８個）のフィールドリミット領域４７５Ａ，４７５Ｂ，４７５Ｃ，４７５Ｄ，４７５Ｅ，４７５Ｆ，４７５Ｇ，４７５Ｈを有するフィールドリミット領域群を含む。この形態例では、フィールドリミット領域４７５Ａ〜４７５Ｈのうちのフィールドリミット領域４７５Ｆ，４７５Ｇ，４７５Ｈがアンカー孔４９５から露出している。

フィールドリミット領域４７５Ａ〜４７５Ｈのうちの最内側のフィールドリミット領域４７５Ａは、この形態例では、ダイオード領域４７１から間隔を空けて形成されている。最内側のフィールドリミット領域４７５Ａは、ダイオード領域４７１に接続されていてもよい。
以下、アンカー孔４９５の他の形態について説明する。アンカー孔４９５は、図６４Ａ〜図６４Ｄに示されるように、種々の形態を取り得る。図６４Ａ〜図６４Ｄに示される形態は、アンカー孔４９５の形成工程において、処理条件を調節することによって得られる形態である。

図６４Ａは、図５５に対応する領域の断面図であって、アンカー孔４９５の第２形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６４Ａを参照して、アンカー孔４９５は、複数（２つ以上）のアンカー孔４９５を含んでいてもよい。アンカー孔４９５は、この形態例では、第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂを含む。第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂは、アクティブ領域４０６から離れる方向に沿って間隔を空けて形成されている。

第１アンカー孔４９５Ａは、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）を露出させている。第１アンカー孔４９５Ａは、平面視においてアクティブ領域４０６に沿って帯状に延びている。第１アンカー孔４９５Ａは、この形態例では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。
第２アンカー孔４９５Ｂは、第１アンカー孔４９５Ａに対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側の領域に形成されている。第２アンカー孔４９５Ｂは、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）を露出させている。

第２アンカー孔４９５Ｂは、平面視においてアクティブ領域４０６に沿って帯状に延びている。第２アンカー孔４９５Ｂは、この形態例では、平面視において第１アンカー孔４９５Ａを取り囲む無端状（四角環状）に形成されている。
パッシベーション層５０３は、層間絶縁層４９１の上から第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂに入り込んでいる。パッシベーション層５０３は、第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂ内において、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）に接続されている。

パッシベーション層５０３の外面において第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂの上に位置する領域には、第１アンカー孔４９５Ａおよび第２アンカー孔４９５Ｂに倣って窪んだ複数のリセスが形成されている。
樹脂層４１６は、外側領域４０７において、パッシベーション層５０３の複数のリセスに入り込んだ複数のアンカー部を有している。樹脂層４１６の複数のアンカー部により、パッシベーション層５０３に対する樹脂層４１６の接続強度が高められている。これにより、樹脂層４１６の剥離が抑制されている。

図６４Ｂは、図５５に対応する領域の断面図であって、アンカー孔４９５の第３形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６４Ｂを参照して、アンカー孔４９５は、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）においてＳｉＣ半導体層４０２の第２主面４０４側に向かって窪んだアンカーリセス部５５０を含む。つまり、アンカー孔４９５は、層間絶縁層４９１、外側絶縁層４８１およびＳｉＣ半導体層４０２の第１主面４０３の表層部を掘り下げることによって形成されている。

パッシベーション層５０３は、層間絶縁層４９１の上からアンカー孔４９５に入り込んでいる。パッシベーション層５０３は、アンカーリセス部５５０内において、ＳｉＣ半導体層４０２に接している。パッシベーション層５０３の外面においてアンカー孔４９５の上に位置する領域には、アンカー孔４９５に倣って窪んだリセスが形成されている。
樹脂層４１６は、外側領域４０７において、パッシベーション層５０３のリセスに入り込んだアンカー部を有している。樹脂層４１６のアンカー部により、パッシベーション層５０３に対する樹脂層４１６の接続強度が高められている。これにより、樹脂層４１６の剥離が抑制されている。

図６４Ｃは、図５５に対応する領域の断面図であって、アンカー孔４９５の第４形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６４Ｃを参照して、アンカー孔４９５は、この形態例では、外側絶縁層４８１を露出させている。

パッシベーション層５０３は、層間絶縁層４９１の上からアンカー孔４９５に入り込んでいる。パッシベーション層５０３は、アンカー孔４９５内において、外側絶縁層４８１に接続されている。パッシベーション層５０３の外面においてアンカー孔４９５の上に位置する領域には、アンカー孔４９５に倣って窪んだリセスが形成されている。
樹脂層４１６は、外側領域４０７において、パッシベーション層５０３のリセスに入り込んだアンカー部を有している。樹脂層４１６のアンカー部により、パッシベーション層５０３に対する樹脂層４１６の接続強度が高められている。これにより、樹脂層４１６の剥離が抑制されている。

図６４Ｄは、図５０に対応する平面図であって、アンカー孔４９５の第５形態例を示す平面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図６４Ｄを参照して、アンカー孔４９５は、第１アンカー孔群５５１および第２アンカー孔群５５２を含む。

第１アンカー孔群５５１は、複数の第１アンカー孔４９５Ｃを含む。複数の第１アンカー孔４９５Ｃは、外側領域４０７に設定された第１ライン５５３に沿って間隔を空けて形成されている。
第１ライン５５３は、アクティブ領域４０６を取り囲む無端状（四角環状）に設定されている。したがって、複数の第１アンカー孔４９５Ｃは、アクティブ領域４０６を取り囲むように間隔を空けて形成されている。

複数の第１アンカー孔４９５Ｃは、ドット状または帯状に間隔を空けて形成されていてもよい。複数の第１アンカー孔４９５Ｃは、それぞれ、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）を露出させている。
第２アンカー孔群５５２は、複数の第２アンカー孔４９５Ｄを含む。複数の第２アンカー孔４９５Ｄは、外側領域４０７において第１ライン５５３とは異なる領域に設定された第２ライン５５４に沿って間隔を空けて形成されている。

第２ライン５５４は、第１ライン５５３に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側の領域に設定されている。第２ライン５５４は、第１ライン５５３を取り囲む無端状（四角環状）に設定されている。したがって、複数の第２アンカー孔４９５Ｄは、アクティブ領域４０６を取り囲むように間隔を空けて形成されている。
複数の第２アンカー孔４９５Ｄは、ドット状または帯状に間隔を空けて形成されていてもよい。複数の第２アンカー孔４９５Ｄは、それぞれ、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）を露出させている。

パッシベーション層５０３は、層間絶縁層４９１の上から第１アンカー孔群５５１および第２アンカー孔群５５２に入り込んでいる。パッシベーション層５０３は、第１アンカー孔群５５１および第２アンカー孔群５５２内において、ＳｉＣ半導体層４０２の第１主面４０３（外側主面４６２）に接続されている。
パッシベーション層５０３の外面において第１アンカー孔群５５１および第２アンカー孔群５５２の上に位置する領域には、第１アンカー孔群５５１および第２アンカー孔群５５２に倣って窪んだ複数のリセスが形成されている。

樹脂層４１６は、外側領域４０７において、パッシベーション層５０３の複数のリセスに入り込んだ複数のアンカー部を有している。樹脂層４１６の複数のアンカー部により、パッシベーション層５０３に対する樹脂層４１６の接続強度が高められている。これにより、樹脂層４１６の剥離が抑制されている。
第１形態例〜第５形態例に係るアンカー孔４９５は、それらの間で任意の態様で組み合わせることができる。第１形態例〜第５形態例に係るアンカー孔４９５の特徴の少なくとも２つの特徴を含むアンカー孔４９５が形成されてもよい。

図４９〜図６４Ｄでは、種々の構造に対して種々の形態例を示したが、図４９〜図６４Ｄに示された形態例は、それらの間で適宜組み合わせることができる。つまり、図４９〜図６４Ｄに示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
図６５Ａ〜図６５Ｚは、図５４に対応する領域の拡大図であって、図４９に示す半導体装置４０１の製造方法の一例を示す拡大図である。図６６Ａ〜図６６Ｚは、図５５に対応する領域の断面図であって、図４９に示す半導体装置４０１の製造方法の一例を示す断面図である。

まず、図６５Ａおよび図６６Ａを参照して、ｎ^＋型のＳｉＣ半導体基板４２１のベースとなるｎ^＋型のＳｉＣ半導体ウエハ６０１が用意される。ＳｉＣ半導体ウエハ６０１は、一方側の第１ウエハ主面６０２および他方側の第２ウエハ主面６０３を有している。
次に、図６５Ｂおよび図６６Ｂを参照して、ＳｉＣ半導体ウエハ６０１の第１ウエハ主面６０２の上に、ＳｉＣエピタキシャル層４２２が形成される。ＳｉＣエピタキシャル層４２２は、エピタキシャル成長法によって、ＳｉＣ半導体ウエハ６０１の第１ウエハ主面６０２の上からＳｉＣを成長することによって形成される。

この工程では、ｎ型不純物の添加量を調節することによって、高濃度領域４２２ａおよび低濃度領域４２２ｂを有するＳｉＣエピタキシャル層４２２が形成される。これにより、ＳｉＣ半導体ウエハ６０１およびＳｉＣエピタキシャル層４２２を含むＳｉＣ半導体層４０２が形成される。ＳｉＣ半導体層４０２は、第１主面４０３および第２主面４０４を含む。以下、ＳｉＣ半導体層４０２、第１主面４０３および第２主面４０４を用いて説明する。

次に、図６５Ｃおよび図６６Ｃを参照して、ＳｉＣ半導体層４０２の第１主面４０３の表層部にｐ型のボディ領域４２６が形成される。ボディ領域４２６は、この工程では、ＳｉＣ半導体層４０２の第１主面４０３の表層部の全域に形成される。ボディ領域４２６は、ＳｉＣ半導体層４０２の第１主面４０３に対するｐ型不純物の導入によって形成される。

次に、図６５Ｄおよび図６６Ｄを参照して、ボディ領域４２６の表層部にｎ^＋型のソース領域４５３が形成される。ソース領域４５３は、ボディ領域４２６の表層部に対するｎ型不純物の導入によって形成される。ソース領域４５３は、この工程では、ＳｉＣ半導体層４０２の第１主面４０３の表層部の全域に形成される。
次に、図６５Ｅおよび図６６Ｅを参照して、ＳｉＣ半導体層４０２の第１主面４０３の上に、ハードマスク６０４が形成される。ハードマスク６０４は、酸化シリコンを含んでいてもよい。

ハードマスク６０４は、ＣＶＤ（chemical vapor deposition）法または熱酸化処理法によって形成されてもよい。この工程では、ハードマスク６０４は、熱酸化処理法によって形成される。
次に、図６５Ｆおよび図６６Ｆを参照して、所定パターンを有するレジストマスク６０５が、ハードマスク６０４の上に形成される。レジストマスク６０５は、ゲートトレンチ４３１、ソーストレンチ４４１および外側領域４０７を形成すべき領域を露出させる複数の開口６０６を選択的に有している。

次に、レジストマスク６０５を介するエッチング法（たとえばドライエッチング法）によって、ＳｉＣ半導体層４０２の不要な部分が除去される。この工程では、ＳｉＣエピタキシャル層４２２の不要な部分が除去される。
これにより、ゲートトレンチ４３１およびソーストレンチ４４１が形成される。また、これにより、アクティブ領域４０６に対してＳｉＣ半導体層４０２の第２主面４０４側に窪んだ外側領域４０７が形成される。また、これにより、アクティブ台地４６３が形成される。

次に、図６５Ｇおよび図６６Ｇを参照して、レジストマスク６０５が除去される。
次に、図６５Ｈおよび図６６Ｈを参照して、マスク６０７が形成される。マスク６０７は、ゲートトレンチ４３１、ソーストレンチ４４１および外側領域４０７を埋めてＳｉＣ半導体層４０２の第１主面４０３を被覆する。マスク６０７は、ポリシリコン層６０８および絶縁層６０９を含む積層構造を有している。絶縁層６０９は、酸化シリコンを含む。

ポリシリコン層６０８は、ＣＶＤ法によって形成されてもよい。絶縁層６０９は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。絶縁層６０９は、この工程では、ポリシリコン層６０８に対する熱酸化処理法によって形成されている。
次に、図６５Ｉおよび図６６Ｉを参照して、所定パターンを有するレジストマスク６１０が、マスク６０７の上に形成される。レジストマスク６１０は、マスク６０７においてソーストレンチ４４１を被覆する部分、および、外側領域４０７を被覆する部分を露出させる複数の開口６１１を選択的に有している。

次に、レジストマスク６１０を介するエッチング法（たとえばドライエッチング法）によって、マスク６０７の不要な部分が除去される。これにより、レジストマスク６１０およびマスク６０７からソーストレンチ４４１および外側領域４０７が露出する。
次に、図６５Ｊおよび図６６Ｊを参照して、レジストマスク６１０が除去される。次に、マスク６０７を介するエッチング法（たとえばドライエッチング法）によって、ＳｉＣ半導体層４０２の不要な部分が除去される。これにより、ソーストレンチ４４１および外側領域４０７がさらに掘り下げられる。

この工程では、マスク６０７を利用して、ソーストレンチ４４１および外側領域４０７がさらに掘り下げられた。しかし、マスク６０７を利用せずに、レジストマスク６１０だけを利用してソーストレンチ４４１および外側領域４０７をさらに掘り下げてもよい。
次に、図６５Ｋおよび図６６Ｋを参照して、所定パターンを有するレジストマスク６１２が、ＳｉＣ半導体層４０２の第１主面４０３の上に形成される。レジストマスク６１２は、アクティブ領域４０６を選択的に露出させる開口６１３、および、外側領域４０７を選択的に露出させる開口６１４を有している。

開口６１３は、より具体的には、アクティブ領域４０６においてディープウェル領域４５５および周縁ディープウェル領域４５９を形成すべき領域を露出させている。開口６１４は、より具体的には、外側領域４０７において外側ディープウェル領域４７２を形成すべき領域を露出させている。
次に、ＳｉＣ半導体層４０２の第１主面４０３の表層部に、ディープウェル領域４５５、周縁ディープウェル領域４５９および外側ディープウェル領域４７２が形成される。ディープウェル領域４５５、周縁ディープウェル領域４５９および外側ディープウェル領域４７２は、ＳｉＣ半導体層４０２の第１主面４０３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、マスク６０７およびレジストマスク６１２を介してＳｉＣ半導体層４０２の第１主面４０３に導入される。

次に、図６５Ｌおよび図６６Ｌを参照して、マスク６０７およびレジストマスク６１２が除去される。
次に、図６５Ｍおよび図６６Ｍを参照して、所定パターンを有するレジストマスク６１５が、ＳｉＣ半導体層４０２の第１主面４０３の上に形成される。レジストマスク６１５は、フィールドリミット構造４７３を形成すべき領域を露出させる複数の開口６１６を選択的に有している。

次に、ＳｉＣ半導体層４０２の第１主面４０３の表層部に、フィールドリミット構造４７３が形成される。フィールドリミット構造４７３は、ＳｉＣ半導体層４０２の第１主面４０３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、レジストマスク６１５を介してＳｉＣ半導体層４０２の第１主面４０３に導入される。次に、レジストマスク６１５が除去される。

次に、図６５Ｎおよび図６６Ｎを参照して、所定パターンを有するレジストマスク６１７が、ＳｉＣ半導体層４０２の第１主面４０３の上に形成される。レジストマスク６１７は、コンタクト領域４５４およびダイオード領域４７１を形成すべき領域を露出させる複数の開口６１８を選択的に有している。
次に、ＳｉＣ半導体層４０２の第１主面４０３の表層部に、コンタクト領域４５４およびダイオード領域４７１が形成される。コンタクト領域４５４およびダイオード領域４７１は、ＳｉＣ半導体層４０２の第１主面４０３に対するｐ型不純物の導入によって形成される。ｐ型不純物は、レジストマスク６１７を介してＳｉＣ半導体層４０２の第１主面４０３に導入される。次に、レジストマスク６１７が除去される。

次に、図６５Ｏおよび図６６Ｏを参照して、ＳｉＣ半導体層４０２の第１主面４０３の上に、ゲート絶縁層４３４、ソース絶縁層４４２および外側絶縁層４８１のベースとなるベース絶縁層６１９が形成される。ベース絶縁層６１９は、酸化シリコンを含んでいてもよい。
ベース絶縁層６１９は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。この工程では、ベース絶縁層６１９においてゲートトレンチ４３１の側壁を被覆する部分およびソーストレンチ４４１の側壁を被覆する部分が、他の部分よりも薄く形成される。

また、この工程では、ベース絶縁層６１９においてゲートトレンチ４３１の開口エッジ部４３２を被覆する部分およびソーストレンチ４４１の開口エッジ部４５７を被覆する部分が、他の部分よりも厚く形成される。
このような形態のベース絶縁層６１９は、ＣＶＤ法や熱酸化処理法の条件を調節することによって形成される。たとえばＣＶＤ法や熱酸化処理法において、ガス流量、ガス種、ガス比率、ガス供給時間、雰囲気温度等の所定の条件を調節すればよい。

次に、図６５Ｐおよび図６６Ｐを参照して、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３のベースとなるベース導電体層６２０が、ＳｉＣ半導体層４０２の第１主面４０３の上に形成される。ベース導電体層６２０は、ゲートトレンチ４３１、ソーストレンチ４４１および外側領域４０７を埋めてＳｉＣ半導体層４０２の第１主面４０３を被覆する。

ベース導電体層６２０は、ポリシリコンを含んでいてもよい。ベース導電体層６２０は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。
次に、図６５Ｑおよび図６６Ｑを参照して、ベース導電体層６２０の不要な部分が除去される。ベース導電体層６２０の不要な部分は、ベース絶縁層６１９が露出するまで除去される。ベース導電体層６２０の不要な部分は、ベース絶縁層６１９をエッチングストップ層とするエッチバック法によって除去されてもよい。

ベース導電体層６２０の不要な部分は、所定パターンを有するマスク（図示せず）を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３が形成される。
さらに、この工程では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２を接続するアクティブ側壁４６４に、ベース導電体層６２０の一部が付着した状態で残存する。

ベース導電体層６２０の残存部分によって、サイドウォール４８２が形成される。サイドウォール４８２は、アクティブ領域４０６のアクティブ主面４６１に対して自己整合的に形成される。
次に、図６５Ｒおよび図６６Ｒを参照して、ＳｉＣ半導体層４０２の第１主面４０３の上に、層間絶縁層４９１が形成される。層間絶縁層４９１は、アクティブ領域４０６および外側領域４０７を一括して被覆する。層間絶縁層４９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層４９１は、ＣＶＤ法によって形成されてもよい。

次に、図６５Ｓおよび図６６Ｓを参照して、所定パターンを有するレジストマスク６２１が、層間絶縁層４９１の上に形成される。レジストマスク６２１は、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５を形成すべき領域を露出させる複数の開口６２２を選択的に有している。
次に、層間絶縁層４９１の不要な部分が除去される。層間絶縁層４９１の不要な部分は、レジストマスク６２１を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。

次に、図６５Ｔおよび図６６Ｔを参照して、層間絶縁層４９１から露出するベース絶縁層６１９の不要な部分が除去される。ベース絶縁層６１９の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。
これにより、ベース絶縁層６１９が、ゲート絶縁層４３４、ソース絶縁層４４２および外側絶縁層４８１に分断される。また、これにより、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５が、層間絶縁層４９１に形成される。

この工程では、さらに、ＳｉＣ半導体層４０２の第１主面４０３においてソース電極層４４３の上端部に沿う領域に、ソーストレンチ４４１に連通するソースサブトレンチ４５６が形成される。
ソースサブトレンチ４５６は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からソース絶縁層４４２の上端部およびソース電極層４４３の上端部を掘り下げることによって形成される。

この後、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５の開口エッジ部は、熱処理法によって凸湾曲状に丸められてもよい。
次に、図６５Ｕおよび図６６Ｕを参照して、主面ゲート電極４０８および主面ソース電極４０９のベースとなるベース電極層６２３が、層間絶縁層４９１の上に形成される。この工程では、バリア電極層５０１および主電極層５０２を含む積層構造を有するベース電極層６２３が形成される。

この工程では、まず、バリア電極層５０１が、層間絶縁層４９１の上に形成される。バリア電極層５０１は、チタン層および窒化チタン層を層間絶縁層４９１の上からこの順に形成する工程を含む。チタン層および窒化チタン層は、スパッタ法によって形成されてもよい。チタン層または窒化チタン層からなる単層構造有するバリア電極層５０１が形成されてもよい。

次に、主電極層５０２が、バリア電極層５０１の上に形成される。主電極層５０２は、アルミニウム−シリコン−銅合金を含んでいてもよい。主電極層５０２は、スパッタ法によって形成されてもよい。
次に、図６５Ｖおよび図６６Ｖを参照して、所定パターンを有するレジストマスク６２４が、層間絶縁層４９１の上に形成される。レジストマスク６２４は、ベース電極層６２３において主面ゲート電極４０８および主面ソース電極４０９を形成すべき領域を選択的に被覆している。

次に、ベース電極層６２３の不要な部分が除去される。ベース電極層６２３の不要な部分は、レジストマスク６２４を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ベース電極層６２３が主面ゲート電極４０８および主面ソース電極４０９に分断される。次に、レジストマスク６２４が除去される。
次に、図６５Ｗおよび図６６Ｗを参照して、層間絶縁層４９１の上に、パッシベーション層５０３が形成される。パッシベーション層５０３は、アクティブ領域４０６および外側領域４０７を一括して被覆する。パッシベーション層５０３は、酸化シリコンまたは窒化シリコンを含んでいてもよい。パッシベーション層５０３は、ＣＶＤ法によって形成されてもよい。

次に、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって、パッシベーション層５０３の不要な部分が除去される。これにより、パッシベーション層５０３に、ゲートサブパッド開口５０４およびソースサブパッド開口５０５が形成される。
次に、図６５Ｘおよび図６６Ｘを参照して、パッシベーション層５０３の上に、樹脂層４１６が塗布される。樹脂層４１６は、アクティブ領域４０６および外側領域４０７を一括して被覆する。樹脂層４１６は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。

次に、樹脂層４１６が選択的に露光された後、現像される。これにより、樹脂層４１６に、ゲートパッド開口４１７およびソースパッド開口４１８が形成される。また、これにより、樹脂層４１６にダイシングラインに沿うダイシングストリートが区画される。
次に、図６５Ｙおよび図６６Ｙを参照して、ＳｉＣ半導体層４０２の第２主面４０４（ＳｉＣ半導体ウエハ６０１の第２ウエハ主面６０３）が研削される。これにより、ＳｉＣ半導体層４０２（ＳｉＣ半導体ウエハ６０１）が薄化される。

次に、図６５Ｚおよび図６６Ｚを参照して、ＳｉＣ半導体層４０２の第２主面４０４にドレインパッド４２３が形成される。この工程では、Ｔｉ層、Ｎｉ層、Ａｕ層またはＡｇ層のうちの少なくとも１つを、ドレインパッド４２３として形成する工程を含んでいてもよい。Ｔｉ層、Ｎｉ層、Ａｕ層またはＡｇ層は、スパッタ法によって形成されてもよい。
ドレインパッド４２３の形成工程は、ＳｉＣ半導体層４０２の第２主面４０４からＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層をこの順に形成する工程を含んでいてもよい。Ｔｉ層、Ｎｉ層、Ａｕ層およびＡｇ層は、スパッタ法によって形成されてもよい。

その後、ダイシングライン（ダイシングストリート）に沿って、ＳｉＣ半導体層４０２（ＳｉＣ半導体ウエハ６０１）が選択的に切断される。これにより、一枚のＳｉＣ半導体ウエハ６０１から複数の半導体装置４０１が切り出される。以上を含む工程を経て半導体装置４０１が形成される。
以上、半導体装置４０１によれば、ＳｉＣ半導体層４０２およびディープウェル領域４５５の間の境界領域（ｐｎ接合部）から、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に向けて空乏層を拡げることができる。

その結果、ソースパッド４１３およびドレインパッド４２３の間を流れる短絡電流の電流経路を狭めることができる。また、ＳｉＣ半導体層４０２およびディープウェル領域４５５の境界領域から拡がる空乏層により、帰還容量を反比例的に低減できる。よって、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供できる。
ＳｉＣ半導体層４０２およびディープウェル領域４５５の間の境界領域（ｐｎ接合部）から拡がる空乏層は、ゲートトレンチ４３１の底壁にオーバラップしてもよい。この場合、ディープウェル領域４５５の底部から拡がる空乏層が、ゲートトレンチ４３１の底壁にオーバラップしてもよい。

また、半導体装置４０１によれば、ＳｉＣ半導体層４０２において空乏層が占める領域を増加させることができるから、帰還容量Ｃｒｓｓを反比例的に低減できる。帰還容量Ｃｒｓｓは、ゲート電極層４３５およびドレインパッド４２３の間の静電容量である。
また、半導体装置４０１によれば、各ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ほぼ一定である。これにより、各ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離にバラツキが生じるのを抑制できる。

よって、ＳｉＣ半導体層４０２の耐圧（たとえば静電破壊耐量）が、ディープウェル領域４５５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
また、半導体装置４０１によれば、外側領域４０７にダイオード領域４７１が形成されている。このダイオード領域４７１は、主面ソース電極４０９に電気的に接続されている。これにより、外側領域４０７で生じたアバランシェ電流を、ダイオード領域４７１を介して主面ソース電極４０９に流し込むことができる。

つまり、外側領域４０７で生じたアバランシェ電流を、ダイオード領域４７１および主面ソース電極４０９によって吸収できる。その結果、ＭＩＳＦＥＴの動作の安定性を高めることができる。
また、半導体装置４０１によれば、外側領域４０７に外側ディープウェル領域４７２が形成されている。これにより、外側領域４０７において、ＳｉＣ半導体層４０２の耐圧を調整できる。

特に、半導体装置４０１によれば、外側ディープウェル領域４７２は、ディープウェル領域４５５とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部とほぼ同一平面上に位置している。
つまり、外側ディープウェル領域４７２の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離とほぼ等しい。

これにより、外側ディープウェル領域４７２の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離と、ディープウェル領域４５５の底部およびＳｉＣ半導体層４０２の第２主面４０４の間の距離との間で、バラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層４０２の耐圧（たとえば静電破壊耐量）が、外側ディープウェル領域４７２の形態およびディープウェル領域４５５の形態によって制限を受けることを抑制できる。その結果、耐圧の向上を適切に図ることができる。

特に、半導体装置４０１では、外側領域４０７をアクティブ領域４０６に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成している。これにより、外側ディープウェル領域４７２の底部の位置を、適切に、ディープウェル領域４５５の底部の位置に近づけることができる。
つまり、外側ディープウェル領域４７２の形成時において、ＳｉＣ半導体層４０２の第１主面４０３の表層部の比較的深い位置にｐ型不純物を導入する必要がなくなる。したがって、ディープウェル領域４５５の底部の位置に対して外側ディープウェル領域４７２の底部の位置が大きくずれ込むことを、適切に抑制できる。

しかも、半導体装置４０１では、外側領域４０７の外側主面４６２が、ソーストレンチ４４１の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ４４１の底壁および外側領域４０７の外側主面４６２に対してｐ型不純物を導入する場合には、ディープウェル領域４５５および外側ディープウェル領域４７２をほぼ等しい深さ位置に形成できる。

その結果、ディープウェル領域４５５の底部の位置に対して外側ディープウェル領域４７２の底部の位置が大きくずれ込むことを、より一層適切に抑制できる。
また、半導体装置４０１によれば、外側領域４０７にフィールドリミット構造４７３が形成されている。これにより、外側領域４０７において、フィールドリミット構造４７３による電界緩和効果を得ることができる。よって、ＳｉＣ半導体層４０２の静電破壊耐量を適切に向上できる。

また、半導体装置４０１によれば、アクティブ領域４０６が、台地状のアクティブ台地４６３として形成されている。アクティブ台地４６３は、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２を接続するアクティブ側壁４６４を含む。
アクティブ主面４６１および外側主面４６２の間の領域には、アクティブ主面４６１および外側主面４６２の間の段差４８３を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール４８２を含む。

これにより、アクティブ主面４６１および外側主面４６２の間の段差４８３を適切に緩和できる。よって、サイドウォール４８２の上に形成される上層構造の平坦性を適切に高めることができる。半導体装置４０１では、上層構造の一例として、層間絶縁層４９１、主面ソース電極４０９、パッシベーション層５０３および樹脂層４１６が形成されている。

また、半導体装置４０１によれば、外側領域４０７において、樹脂層４１６の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域４０７においてＳｉＣ半導体層４０２の第１主面４０３に形成された凹凸構造（Uneven Structure）を含む。
凹凸構造（アンカー構造）は、より具体的には、外側領域４０７においてＳｉＣ半導体層４０２の第１主面４０３に形成された層間絶縁層４９１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層４９１に形成されたアンカー孔４９５を含む。

樹脂層４１６は、このアンカー孔４９５に噛合っている。樹脂層４１６は、この形態では、パッシベーション層５０３を介して、アンカー孔４９５に噛合っている。これにより、ＳｉＣ半導体層４０２の第１主面４０３に対する樹脂層４１６の接続強度を高めることができるから、樹脂層４１６の剥離を適切に抑制できる。
半導体装置４０１の形態は、この実施形態に制限されるものではない。半導体装置４０１の形態は、この明細書に開示された全ての実施形態に適用できる。

図６７は、図５１に対応する領域の拡大図であって、本発明の第２７実施形態に係る半導体装置６３１を示す拡大図である。図６８は、図６７に示すLXVIII-LXVIII線に沿う断面図である。図６９は、図６７に示すLXIX-LXIX線に沿う断面図である。図７０は、図６８に示す領域LXX-LXXの拡大図である。
以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図６７〜図７０を参照して、半導体装置６３１は、半導体装置４０１に対して第７実施形態に係る半導体装置１０１（図１１〜図１７Ｌも併せて参照）の技術的思想を取り入れた形態を有している。より具体的には、半導体装置６３１は、ゲート電極層４３５の上に形成された低抵抗電極層６３２を含む。
ゲート電極層４３５は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ゲート電極層４３５のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。

ゲート電極層４３５のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度以上である。ゲート電極層４３５のｐ型不純物濃度は、より具体的には、ボディ領域４２６のｐ型不純物濃度よりも大きい。
ゲート電極層４３５のｐ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であってもよい。ゲート電極層４３５のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。

低抵抗電極層６３２は、ゲートトレンチ４３１内において、ゲート電極層４３５の上端部を被覆している。低抵抗電極層６３２は、ゲート電極層４３５のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層６３２のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。
ゲートトレンチ４３１内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層６３２を流れ、ゲート電極層４３５の全体に伝達される。これにより、ゲート電極層４３５の全体（アクティブ領域４０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。

特に、ミリメートルオーダの長さを有するゲートトレンチ４３１の場合には、電流の伝達に時間を要するが、低抵抗電極層６３２によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層６３２は、ゲートトレンチ４３１内に電流を拡散する電流拡散電極層として形成されている。
また、セル構造の微細化が進むと、ゲート電極層４３５の幅、深さ、断面積等が小さくなるため、ゲートトレンチ４３１内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。

しかし、低抵抗電極層６３２によれば、ゲート電極層１３２の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層６３２は、膜状に形成されている。低抵抗電極層６３２は、ゲート電極層４３５の上端部に接する接続部６３２ａおよびその反対の非接続部６３２ｂを有している。低抵抗電極層６３２の接続部６３２ａおよび非接続部６３２ｂは、ゲート電極層４３５の上端部に倣って湾曲状に形成されていてもよい。低抵抗電極層６３２の接続部６３２ａおよび非接続部６３２ｂは、種々の形態を採り得る。

低抵抗電極層６３２の接続部６３２ａの全体がＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置していてもよい。低抵抗電極層６３２の接続部６３２ａの全体がＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置していてもよい。
低抵抗電極層６３２の接続部６３２ａは、ＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層６３２の接続部６３２ａは、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置する部分を含んでいてもよい。

たとえば、低抵抗電極層６３２の接続部６３２ａの中央部がＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置し、低抵抗電極層６３２の接続部６３２ａの周縁部がＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置していてもよい。
低抵抗電極層６３２の非接続部６３２ｂの全体がＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置していてもよい。低抵抗電極層６３２の非接続部６３２ｂの全体がＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置していてもよい。

低抵抗電極層６３２の非接続部６３２ｂは、ＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層６３２の非接続部６３２ｂは、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層６３２の非接続部６３２ｂの中央部がＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置し、低抵抗電極層６３２の非接続部６３２ｂの周縁部がＳｉＣ半導体層４０２の第１主面４０３よりも上方に位置していてもよい。

低抵抗電極層６３２は、ゲート絶縁層４３４に接する縁部６３２ｃを有している。低抵抗電極層６３２の縁部６３２ｃは、ゲート絶縁層４３４において第１領域４３４ａおよび第２領域４３４ｂを接続する角部（この形態では膨出部４３４ｄ）に接している。
低抵抗電極層６３２の縁部６３２ｃは、ソース領域４５３の底部に対してＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。つまり、低抵抗電極層６３２の縁部６３２ｃは、ボディ領域４２６およびソース領域４５３の間の境界領域よりもＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。

したがって、低抵抗電極層６３２の縁部６３２ｃは、ゲート絶縁層４３４を挟んでソース領域４５３に対向している。低抵抗電極層６３２の縁部６３２ｃは、ゲート絶縁層４３４を挟んでボディ領域４２６とは対向していない。
これにより、ゲート絶縁層４３４における低抵抗電極層６３２およびボディ領域４２６の間の領域においてリーク電流パスが形成されることを抑制できる。リーク電流パスは、ゲート絶縁層４３４に対する低抵抗電極層６３２の電極材料の不所望な拡散によって形成され得る。

特に、低抵抗電極層６３２の縁部６３２ｃを、比較的厚いゲート絶縁層４３４の第３領域４３４ｃ（ゲート絶縁層４３４の膨出部４３４ｄ）に接続させる設計は、リーク電流パスが形成されるリスクを低減する上で有効である。
ＳｉＣ半導体層４０２の第１主面４０３の法線方向に関して、低抵抗電極層６３２の厚さＴＲは、ゲート電極層４３５の厚さＴＧ以下（ＴＲ≦ＴＧ）である。低抵抗電極層６３２の厚さＴＲは、ゲート電極層４３５の厚さＴＧ未満（ＴＲ＜ＴＧ）であることが好ましい。低抵抗電極層６３２の厚さＴＲは、より具体的には、ゲート電極層４３５の厚さＴＧの半分以下（ＴＲ≦ＴＧ／２）であることが好ましい。

ゲート電極層４３５の厚さＴＧに対する低抵抗電極層６３２の厚さＴＲの比ＴＲ／ＴＧは、０．０１以上１以下である。ゲート電極層４３５の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。低抵抗電極層６３２の厚さＴＲは、０．０１μｍ以上３μｍ以下であってもよい。
低抵抗電極層６３２は、この形態では、ゲート配線層４３６の上端部も被覆している。低抵抗電極層６３２においてゲート配線層４３６の上端部を被覆する部分は、低抵抗電極層６３２においてゲート電極層４３５の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層６３２は、ゲート電極層４３５の全域およびゲート配線層４３６の全域を被覆している。

したがって、ゲートパッド４１０およびゲートフィンガー４１１からゲート配線層４３６に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層６３２を流れ、ゲート電極層４３５およびゲート配線層４３６の全体に伝達される。
これにより、ゲート配線層４３６を介してゲート電極層４３５の全体（アクティブ領域４０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。

特に、ミリメートルオーダの長さを有するゲートトレンチ４３１の場合には、ゲート配線層４３６の上端部を被覆する低抵抗電極層６３２によってスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層６３２は、ポリサイド層を含む。ポリサイド層は、ｐ型ポリシリコンにおいてゲート電極層４３５の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。

ｐ型ポリシリコンのシリサイド化は、熱処理によって行われる。熱処理は、ＲＴＡ（Rapid Thermal Annealing）法であってもよい。ポリサイド層は、より具体的には、ゲート電極層４３５（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。
ポリサイド層は、この形態では、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有している。ポリサイド層は、より具体的には、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２またはＷＳｉ_２のうちの少なくとも１種を含む。

とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ_２およびＴｉＳｉ_２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層６３２を形成するポリサイド層として適している。
ｐ型ポリシリコンの上に低抵抗電極層６３２を形成した場合のゲートトレンチ４３１内のシート抵抗は、ゲート電極層１３２（ｐ型ポリシリコン）単体のシート抵抗以下である。ゲートトレンチ４３１内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。

ゲートトレンチ４３１内のシート抵抗は、低抵抗電極層６３２のシート抵抗に近似される。つまり、ゲートトレンチ４３１内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ４３１内のシート抵抗は、１０Ω／□未満であることが好ましい。
トレンチゲート構造４５１は、この形態では、ゲートトレンチ４３１、ゲート絶縁層４３４、ゲート電極層４３５および低抵抗電極層６３２を含む。

ゲートフィンガー４１１は、この形態では、ゲートコンタクト孔４９２内において、低抵抗電極層６３２に電気的に接続されている。これにより、ゲートパッド４１０からの電気信号は、比較的低い抵抗値を有する低抵抗電極層６３２を介してゲート電極層４３５に伝達される。
ソース電極層４４３は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層４３５と同時にソース電極層４４３を形成できる。

ソース電極層４４３のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度以上である。ソース電極層４４３のｐ型不純物濃度は、より具体的には、ボディ領域４２６のｐ型不純物濃度よりも大きい。ソース電極層４４３のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。

ソース電極層４４３のｐ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であってもよい。ソース電極層４４３のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
ソース電極層４４３のｐ型不純物濃度は、ゲート電極層４３５のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層４４３のシート抵抗は、ゲート電極層４３５のシート抵抗とほぼ等しくてもよい。

ソース電極層４４３は、ｐ型ポリシリコンに代えて、ｎ型ポリシリコンを含んでいてもよい。ソース電極層４４３は、ｐ型ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
サイドウォール４８２（図５５および図５６も併せて参照）は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層４３５やソース電極層４４３と同時に、サイドウォール４８２を形成できる。

サイドウォール４８２のｐ型不純物濃度は、ボディ領域４２６のｐ型不純物濃度以上である。サイドウォール４８２のｐ型不純物濃度は、より具体的には、ボディ領域４２６のｐ型不純物濃度よりも大きい。サイドウォール４８２のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。

サイドウォール４８２のｐ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であってもよい。サイドウォール４８２のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
サイドウォール４８２のｐ型不純物濃度は、ゲート電極層４３５のｐ型不純物濃度とほぼ等しくてもよい。サイドウォール４８２のシート抵抗は、ゲート電極層４３５のシート抵抗とほぼ等しくてもよい。

サイドウォール４８２は、ｐ型ポリシリコンに代えて、ｎ型ポリシリコンを含んでいてもよい。サイドウォール４８２は、ｐ型ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
図７１は、低抵抗電極層６３２としてＮｉＳｉが採用された場合のリーク電流特性を示すグラフである。図７１において、縦軸は電流密度［Ａ／ｃｍ^２］を表しており、横軸は電界［ＭＶ／ｃｍ］を表している。

図７１のグラフを参照して、ＮｉＳｉの場合、０ＭＶ／ｃｍ以上７ＭＶ／ｃｍ以下の低電界領域では、ＲＴＡ法における処理温度によらずリーク電流が比較的低い値に抑制されている。したがって、低抵抗電極層６３２を形成するポリサイド層として適している。
図７２は、低抵抗電極層６３２としてＣｏＳｉ_２が採用された場合のリーク電流特性を示すグラフである。図７２において、縦軸は電流密度［Ａ／ｃｍ^２］を表しており、横軸は電界［ＭＶ／ｃｍ］を表している。

図７２のグラフを参照して、ＣｏＳｉ_２の場合、ＲＴＡ法における処理温度が高くなるにつれて、０ＭＶ／ｃｍ以上７ＭＶ／ｃｍ以下の低電界領域におけるリーク電流が増加している。しかし、リーク電流は、低電界領域においては依然として比較的低い値に抑制されている。したがって、低抵抗電極層６３２を形成するポリサイド層として適している。
図７３は、低抵抗電極層６３２としてＴｉＳｉおよび／またはＴｉＳｉ_２が採用された場合のリーク電流特性を示すグラフである。図７３において、縦軸は電流密度［Ａ／ｃｍ^２］を表しており、横軸は電界［ＭＶ／ｃｍ］を表している。

図７３のグラフを参照して、ＴｉＳｉおよび／またはＴｉＳｉ_２の場合、ＲＴＡ法における処理温度が高くなるにつれて、０ＭＶ／ｃｍ以上７ＭＶ／ｃｍ以下の低電界領域におけるリーク電流が増加している。
したがって、ＴｉＳｉおよび／またはＴｉＳｉ_２は、低抵抗電極層６３２を形成するポリサイド層としては、ＮｉＳｉおよびＣｏＳｉ_２に劣っている。これは、ＴｉＳｉおよび／またはＴｉＳｉ_２を構成するＴｉが、ゲート絶縁層４３４内に存在しているためと考えられる。

ＴｉＳｉおよび／またはＴｉＳｉ_２を含む低抵抗電極層６３２の形成工程では、まず、ゲート電極層４３５およびゲート絶縁層４３４を被覆するＴｉ層が形成される。次に、シリサイド化のための熱処理工程が行われる。
この熱処理工程では、低抵抗電極層６３２が形成されると同時に、ゲート絶縁層４３４（酸化シリコン）を構成するＳｉがＴｉ層に拡散する。その後、Ｔｉ層は除去されるが、Ｔｉ層においてＳｉが拡散した領域は、ゲート絶縁層４３４の一部として残存する。

そのため、ゲート電極層４３５およびソース電極層４４３の間の領域において、Ｔｉに起因するリーク電流パスが形成される。とりわけ、ゲート絶縁層４３４の第３領域４３４ｃに残存したＴｉに起因してリーク電流パスが形成されると考えられる。
つまり、低抵抗電極層６３２としてＴｉＳｉおよび／またはＴｉＳｉ_２を採用した場合、ゲート絶縁層４３４（特に、ゲート絶縁層４３４の第３領域４３４ｃ）は、Ｔｉを含む場合がある。

これに対して、ポリシリコンのシリサイド化に使用されるＮｉ層およびＣｏ層は、Ｔｉ層とは異なる性質を有している。より具体的には、Ｎｉ層は、ゲート絶縁層４３４（酸化シリコン）を構成するＳｉがＮｉ層内に拡散し難い性質を有している。
同様に、Ｃｏ層は、ゲート絶縁層４３４（酸化シリコン）を構成するＳｉがＣｏ層内に拡散し難い性質を有している。したがって、Ｔｉ層に代えてＮｉ層およびＣｏ層を用いる場合、Ｔｉ層のような問題は顕在化し難い。

したがって、低抵抗電極層６３２がＴｉ（ＴｉＳｉおよび／またはＴｉＳｉ_２）を含む場合、ゲート絶縁層４３４（酸化シリコン）を構成するＳｉがＴｉ層に拡散するのを抑制すればよい。これにより、リーク電流パスの形成を抑えることができる。この手法については、次の実施形態において述べる。
図７４Ａ〜図７４Ｇは、図７０に対応する領域の拡大図であって、図６７に示す半導体装置の製造方法の一例を説明するための拡大図である。以下では、半導体装置４０１の製造工程と異なる製造工程について説明する。

まず、図７４Ａを参照して、図６５Ａ〜図６５Ｑ（図６６Ａ〜図６６Ｑ）の工程を経て、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３が形成されたＳｉＣ半導体層４０２が用意される。ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３は、それぞれ、ｐ型ポリシリコンを含む。
次に、図７４Ｂを参照して、ゲート電極層４３５の上に金属材料層６４１が形成される。金属材料層６４１は、この形態では、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３を一括して被覆するようにＳｉＣ半導体層４０２の第１主面４０３の上に形成される。

金属材料層６４１は、ｐ型ポリシリコンとの間でポリサイド化可能な金属材料を含む。金属材料層６４１は、Ｍｏ、Ｗ、Ｎｉ、ＣｏまたはＴｉのうちの少なくとも１種を含んでいてもよい。
次に、図７４Ｃを参照して、ゲート電極層４３５の表層部およびゲート配線層４３６の表層部にｐ型ポリサイド層が形成される。この形態では、ソース電極層４４３の表層部にもｐ型ポリサイド層が形成される。

ｐ型ポリサイド層は、金属材料層６４１に対する熱処理によって、ゲート電極層４３５の表層部、ゲート配線層４３６の表層部およびソース電極層４４３の表層部をポリサイド化することによって形成される。金属材料層６４１に対する熱処理は、ＲＴＡ法であってもよい。
これにより、金属材料層６４１の金属種に応じて、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２またはＷＳｉ_２のうちの少なくとも１種を含むｐ型ポリサイドが形成される。このｐ型ポリサイド層によって、低抵抗電極層６３２が形成される。

次に、図７４Ｄを参照して、金属材料層６４１のうちｐ型ポリシリコンと結合しなかった未反応部分が除去される。金属材料層６４１の未反応部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。
低抵抗電極層６３２（ｐ型ポリサイド）がＴｉＳｉまたはＣｏＳｉのうちの少なくとも１種を含む場合には、金属材料層６４１の未反応部分が除去された後、必要に応じて低抵抗電極層６３２に対して熱処理を施してもよい。

低抵抗電極層６３２に対する熱処理は、ＲＴＡ法であってもよい。これにより、ＴｉＳｉがＴｉＳｉ_２に改質し、ＣｏＳｉがＣｏＳｉ_２に改質するため、低抵抗化を図ることができる。
次に、図７４Ｅを参照して、ＳｉＣ半導体層４０２の第１主面４０３の上に、層間絶縁層４９１が形成される。層間絶縁層４９１は、アクティブ領域４０６および外側領域４０７を一括して被覆する。層間絶縁層４９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層４９１は、ＣＶＤ法によって形成されてもよい。

次に、図７４Ｆを参照して、所定パターンを有するレジストマスク６２１が、層間絶縁層４９１の上に形成される。レジストマスク６２１は、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５を形成すべき領域を露出させる複数の開口６２２を選択的に有している。
次に、層間絶縁層４９１の不要な部分が除去される。層間絶縁層４９１の不要な部分は、レジストマスク６２１を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。

次に、図７４Ｇを参照して、層間絶縁層４９１から露出するベース絶縁層６１９の不要な部分が除去される。ベース絶縁層６１９の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。
これにより、ベース絶縁層６１９が、ゲート絶縁層４３４、ソース絶縁層４４２および外側絶縁層４８１に分断される。また、これにより、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５が、層間絶縁層４９１に形成される。

この工程では、さらに、ＳｉＣ半導体層４０２の第１主面４０３においてソース電極層４４３の上端部に沿う領域に、ソーストレンチ４４１に連通するソースサブトレンチ４５６が形成される。
ソースサブトレンチ４５６は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からソース絶縁層４４２の上端部およびソース電極層４４３の上端部を掘り下げることによって形成される。また、この工程では、ソース電極層４４３の表層部に形成された低抵抗電極層６３２（ｐ型ポリサイド層）も除去される。

この後、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５の開口エッジ部は、熱処理法によって凸湾曲状に丸められてもよい。
その後、図６５Ｕ〜図６５Ｚの工程（図６６Ｕ〜図６６Ｚの工程）が順に実行されて、半導体装置６３１が製造される。

以上、半導体装置６３１によれば、半導体装置４０１に対して述べた効果と同様の効果を奏することができる。
また、半導体装置６３１によれば、ゲートトレンチ４３１にゲート絶縁層４３４を挟んでゲート電極層４３５が埋め込まれたトレンチゲート構造４５１が形成されている。このトレンチゲート構造４５１では、ゲート電極層４３５が、ゲートトレンチ４３１という限られたスペースにおいて低抵抗電極層６３２によって被覆されている。

ゲート電極層４３５は、ｐ型ポリシリコンを含む。これにより、ゲート閾値電圧Ｖｔｈを増加（たとえば１Ｖ程度増加）させることができる。また、低抵抗電極層６３２は、ｐ型ポリシリコンのシート抵抗未満のシート抵抗を有する導電材料を含む。
これにより、ゲート抵抗の低減を図ることができる。その結果、トレンチゲート構造４５１に沿って電流を効率的に拡散させることができるから、スイッチング遅延の短縮を図ることができる。

特に、ゲート電極層４３５を低抵抗電極層６３２によって被覆した構造によれば、ボディ領域４２６のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を防止しながら、ゲート閾値電圧Ｖｔｈを増加させることができる。
また、半導体装置６３１によれば、外側領域４０７においてゲート配線層４３６が低抵抗電極層６３２によって被覆されている。これにより、ゲート配線層４３６におけるゲート抵抗の低減も図ることができる。

特に、ゲート電極層４３５およびゲート配線層４３６が低抵抗電極層６３２によって被覆されている構造では、トレンチゲート構造４５１に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
この形態では、ソース電極層４４３の表層部に形成された低抵抗電極層６３２（ｐ型ポリサイド層）が除去され例について説明した。しかし、ソース電極層４４３の表層部に形成された低抵抗電極層６３２（ｐ型ポリサイド層）は、残存されてもよい。半導体装置６３１は、ソーストレンチ４４１内において、ソース電極層４４３を被覆する低抵抗電極層６３２を含んでいてもよい。

半導体装置６３１の形態（つまり、低抵抗電極層６３２が形成された形態）は、この実施形態に制限されるものではない。半導体装置６３１の形態は、この明細書に開示された全ての実施形態に適用できる。
図７５は、図７０に対応する領域の拡大図であって、本発明の第２８実施形態に係る半導体装置６５１を示す拡大図である。以下では、半導体装置６３１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

この形態では、ゲート絶縁層４３４が酸化シリコン層６５２を含み、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む。図７５を参照して、半導体装置６５１は、ゲート絶縁層４３４および低抵抗電極層６３２の間の領域に介在するバリア絶縁層６５３を含む。
バリア絶縁層６５３は、ゲート絶縁層４３４の一部として形成されている。つまり、ゲート絶縁層４３４は、ＳｉＣ半導体層４０２側からこの順に積層された酸化シリコン層６５２およびバリア絶縁層６５３を含む積層構造を有している。

バリア絶縁層６５３は、ゲート絶縁層４３４（酸化シリコン層６５２）中のＳｉが、低抵抗電極層６３２に拡散するのを抑制する。バリア絶縁層６５３は、より具体的には、Ｓｉを含まないシリコン非含有絶縁層である。
バリア絶縁層６５３は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ランタン(Ｌａ_２Ｏ_３)または酸化セリウム(ＣｅＯ_２)のうちの少なくとも１つを含んでいてもよい。

バリア絶縁層６５３は、ゲートトレンチ４３１内に凹状の空間が区画されるように酸化シリコン層６５２の外面に沿って膜状に形成されている。バリア絶縁層６５３は、ゲート絶縁層４３４（酸化シリコン層６５２）の第１領域４３４ａ、第２領域４３４ｂおよび第３領域４３４ｃを被覆している。
低抵抗電極層６３２は、バリア絶縁層６５３に接するように、ゲート電極層４３５およびゲート配線層４３６の上に形成されている。これにより、ゲート絶縁層４３４（酸化シリコン層６５２）中のＳｉが、低抵抗電極層６３２に拡散することが抑制されている。

この形態では、ソース絶縁層４４２およびソース電極層４４３の間の領域にもバリア絶縁層６５３が介在している。図示はしないが、この形態では、ゲート絶縁層４３４の第３領域４３４ｃがバリア絶縁層６５３によって被覆されているのと同様の態様で、外側絶縁層４８１の外面がバリア絶縁層６５３によって被覆されている。
図７６Ａ〜図７６Ｇは、図７５に対応する領域の拡大図であって、図７５に示す半導体装置６５１の製造方法の一例を説明するための拡大図である。

まず、図７６Ａを参照して、図６５Ａ〜図６５Ｎ（図６６Ａ〜図６６Ｎ）の工程を経て、コンタクト領域４５４が第１主面４０３の表層部に形成された構造を有するＳｉＣ半導体層４０２が用意される。
次に、図７６Ｂを参照して、ゲート絶縁層４３４、ソース絶縁層４４２および外側絶縁層４８１のベースとなるベース絶縁層６１９が形成される。ベース絶縁層６１９は、酸化シリコン層６５２を含む。ベース絶縁層６１９は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。

次に、ベース絶縁層６１９の上に、バリア絶縁層６５３が形成される。バリア絶縁層６５３は、Ｓｉを含まないシリコン非含有絶縁層である。バリア絶縁層６５３は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ランタン(Ｌａ_２Ｏ_３)または酸化セリウム(ＣｅＯ_２)のうちの少なくとも１つを含んでいてもよい。バリア絶縁層６５３は、ＣＶＤ法によって形成されてもよい。

次に、図７６Ｃを参照して、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３のベースとなるベース導電体層６２０が、ＳｉＣ半導体層４０２の第１主面４０３の上に形成される。ベース導電体層６２０は、ゲートトレンチ４３１、ソーストレンチ４４１および外側領域４０７を埋めてバリア絶縁層６５３を被覆する。
ベース導電体層６２０は、ｐ型ポリシリコンを含む。ベース導電体層６２０は、ＣＶＤ法によって形成されてもよい。ＣＶＤ法は、ＬＰ−ＣＶＤ（Low Pressure-CVD）法であってもよい。

次に、図７６Ｄを参照して、ベース導電体層６２０の不要な部分が除去される。ベース導電体層６２０の不要な部分は、ベース絶縁層６１９が露出するまで除去される。ベース導電体層６２０の不要な部分は、ベース絶縁層６１９をエッチングストップ層とするエッチバック法によって除去されてもよい。
ベース導電体層６２０の不要な部分は、所定パターンを有するマスク（図示せず）を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。これにより、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３が形成される。

さらに、この工程では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２を接続するアクティブ側壁４６４に、ベース導電体層６２０（ｐ型ポリシリコンを含む）の一部が付着した状態で残存する。
ベース導電体層６２０の残存部分（ｐ型ポリシリコン）によって、サイドウォール４８２が形成される。サイドウォール４８２は、アクティブ領域４０６のアクティブ主面４６１に対して自己整合的に形成される。

次に、図７６Ｅを参照して、ゲート電極層４３５の上に金属材料層６４１としてのＴｉ層が形成される。金属材料層６４１は、この形態では、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３を一括して被覆するようにバリア絶縁層６５３の上に形成される。
次に、図７６Ｆを参照して、ゲート電極層４３５の表層部およびゲート配線層４３６の表層部にｐ型ポリサイド層が形成される。この形態では、ソース電極層４４３の表層部にもｐ型ポリサイド層が形成される。

ｐ型ポリサイド層は、金属材料層６４１に対する熱処理によって、ゲート電極層４３５の表層部、ゲート配線層４３６の表層部およびソース電極層４４３の表層部をポリサイド化することによって形成される。金属材料層６４１に対する熱処理は、ＲＴＡ法であってもよい。
これにより、ＴｉＳｉおよび／またはＴｉＳｉ_２を含むｐ型ポリサイドが形成される。このｐ型ポリサイド層によって、低抵抗電極層６３２が形成される。この工程では、バリア絶縁層６５３によって、ベース絶縁層６１９（酸化シリコン層６５２）中のＳｉが低抵抗電極層６３２に拡散することを抑制できる。

次に、図７６Ｇを参照して、金属材料層６４１のうちｐ型ポリシリコンと結合しなかった未反応部分が除去される。金属材料層６４１の未反応部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。
低抵抗電極層６３２（ｐ型ポリサイド）がＴｉＳｉを含む場合には、金属材料層６４１の未反応部分が除去された後、必要に応じて低抵抗電極層６３２に対して熱処理を施してもよい。

低抵抗電極層６３２に対する熱処理は、ＲＴＡ法であってもよい。これにより、ＴｉＳｉがＴｉＳｉ_２に改質するため、低抵抗化を図ることができる。この工程においても、バリア絶縁層６５３によって、ベース絶縁層６１９（酸化シリコン層６５２）中のＳｉが低抵抗電極層６３２に拡散することを抑制できる。
その後、図６５Ｒ〜図６５Ｚの工程（図６６Ｒ〜図６６Ｚの工程）が順に実行されて、半導体装置６５１が製造される。

以上、半導体装置６５１によれば、ゲート絶縁層４３４が酸化シリコン層６５２を含み、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む。半導体装置６５１は、ゲート絶縁層４３４および低抵抗電極層６３２の間の領域に介在するバリア絶縁層６５３を含む。
バリア絶縁層６５３は、ゲート絶縁層４３４（酸化シリコン層６５２）中のＳｉが、低抵抗電極層６３２に拡散するのを抑制する。バリア絶縁層６５３は、より具体的には、Ｓｉを含まないシリコン非含有絶縁層である。

これにより、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む形態において、ゲート電極層４３５およびソース電極層４４３の間の領域にリーク電流パスが形成されることを抑制できる。その結果、低電界領域（図７３のグラフも併せて参照）においてリーク電流の抑制を図りながら、低抵抗電極層６３２によるゲート抵抗の低抵抗化を適切に図ることができる。

また、半導体装置６５１によれば、ソース電極層４４３に近接するゲート絶縁層４３４の第３領域４３４ｃがバリア絶縁層６５３によって被覆されている。これにより、リーク電流の抑制を適切に図ることができる。
半導体装置６５１の形態は、前述の種々の形態例は勿論のこと、第２６〜第２７実施形態にも適用できる。半導体装置６５１の形態は、この実施形態に制限されるものではない。半導体装置６５１の形態は、この明細書に開示された全ての実施形態に適用できる。

図７７は、図７０に対応する領域の拡大図であって、本発明の第２９実施形態に係る半導体装置６６１を示す拡大図である。以下では、半導体装置６３１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
この形態では、ゲート絶縁層４３４が酸化シリコン層６６２を含み、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む。図７７を参照して、半導体装置６６１は、ゲート絶縁層４３４を被覆するバリア絶縁層６６３を含む。バリア絶縁層６６３は、より具体的にはゲート絶縁層４３４の第３領域４３４ｃを被覆する。

バリア絶縁層６６３は、ゲート絶縁層４３４（酸化シリコン層６６２）中のＳｉが、低抵抗電極層６３２に拡散するのを抑制する。バリア絶縁層６６３は、より具体的には、Ｓｉを含まないシリコン非含有絶縁層である。
バリア絶縁層６６３は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ランタン(Ｌａ_２Ｏ_３)または酸化セリウム(ＣｅＯ_２)のうちの少なくとも１つを含んでいてもよい。

図示はしないが、ゲート絶縁層４３４の第３領域４３４ｃがバリア絶縁層６６３によって被覆されているのと同様の態様で、外側絶縁層４８１の外面がバリア絶縁層６６３によって被覆されていてもよい。
図７８Ａ〜図７８Ｆは、図７７に対応する領域の拡大図であって、図７７に示す半導体装置６６１の製造方法の一例を説明するための拡大図である。

まず、図７８Ａを参照して、図６５Ａ〜図６５Ｑ（図６６Ａ〜図６６Ｑ）の工程を経て、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３が形成されたＳｉＣ半導体層４０２が用意される。ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３は、それぞれ、ｐ型ポリシリコンを含む。
次に、図７８Ｂを参照して、ベース絶縁層６１９の上に、バリア絶縁層６６３が形成される。バリア絶縁層６６３は、Ｓｉを含まないシリコン非含有絶縁層である。バリア絶縁層６６３は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化ランタン(Ｌａ_２Ｏ_３)または酸化セリウム(ＣｅＯ_２)のうちの少なくとも１つを含んでいてもよい。バリア絶縁層６６３は、ＣＶＤ法によって形成されてもよい。

次に、図７８Ｃを参照して、所定パターンを有するレジストマスク６６４が、バリア絶縁層６６３の上に形成される。レジストマスク６６４は、この工程では、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３を露出させる複数の開口６６５を選択的に有している。
次に、バリア絶縁層６６３の不要な部分が除去される。バリア絶縁層６６３の不要な部分は、レジストマスク６６４を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、バリア絶縁層６６３から、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３が露出する。次に、レジストマスク６６４が除去される。

次に、図７８Ｄを参照して、ゲート電極層４３５の上に金属材料層６４１としてのＴｉ層が形成される。金属材料層６４１は、この形態では、ゲート電極層４３５、ゲート配線層４３６およびソース電極層４４３を一括して被覆するようにバリア絶縁層６６３の上に形成される。
次に、図７４Ｅを参照して、ゲート電極層４３５の表層部およびゲート配線層４３６の表層部にｐ型ポリサイド層が形成される。この形態では、ソース電極層４４３の表層部にもｐ型ポリサイド層が形成される。

ｐ型ポリサイド層は、金属材料層６４１に対する熱処理によって、ゲート電極層４３５の表層部、ゲート配線層４３６の表層部およびソース電極層４４３の表層部をポリサイド化することによって形成される。金属材料層６４１に対する熱処理は、ＲＴＡ法であってもよい。
これにより、ＴｉＳｉおよび／またはＴｉＳｉ_２を含むｐ型ポリサイドが形成される。このｐ型ポリサイド層によって、低抵抗電極層６３２が形成される。この工程では、バリア絶縁層６６３によって、ベース絶縁層６１９（酸化シリコン層６６２）中のＳｉが低抵抗電極層６３２に拡散することを抑制できる。

次に、図７８Ｆを参照して、金属材料層６４１のうちｐ型ポリシリコンと結合しなかった未反応部分が除去される。金属材料層６４１の未反応部分は、エッチング法（たとえばウエットエッチング法）によって除去されてもよい。
低抵抗電極層６３２（ｐ型ポリサイド）がＴｉＳｉを含む場合には、金属材料層６４１の未反応部分が除去された後、必要に応じて低抵抗電極層６３２に対して熱処理を施してもよい。低抵抗電極層６３２に対する熱処理は、ＲＴＡ法であってもよい。これにより、ＴｉＳｉがＴｉＳｉ_２に改質するため、低抵抗化を図ることができる。

その後、図６５Ｒ〜図６５Ｚの工程（図６６Ｒ〜図６６Ｚの工程）が順に実行されて、半導体装置６６１が製造される。
以上、半導体装置６６１によれば、ゲート絶縁層４３４が酸化シリコン層６６２を含み、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む。半導体装置６６１は、ゲート絶縁層４３４の第３領域４３４ｃを被覆するバリア絶縁層６６３を含む。

バリア絶縁層６６３は、製造工程中において、ゲート絶縁層４３４（酸化シリコン層６６２）中のＳｉが、低抵抗電極層６３２に拡散するのを抑制する。バリア絶縁層６６３は、より具体的には、Ｓｉを含まないシリコン非含有絶縁層である。
これにより、低抵抗電極層６３２がＴｉ（より具体的にはＴｉＳｉおよび／またはＴｉＳｉ_２）を含む形態において、ゲート電極層４３５およびソース電極層４４３の間の領域にリーク電流パスが形成されることを抑制できる。その結果、低電界領域（図７３のグラフも併せて参照）においてリーク電流の抑制を図りながら、低抵抗電極層６３２によるゲート抵抗の低抵抗化を適切に図ることができる。

また、半導体装置６６１によれば、ソース電極層４４３に近接するゲート絶縁層４３４の第３領域４３４ｃがバリア絶縁層６６３によって被覆されている。これにより、リーク電流の抑制を適切に図ることができる。
この形態では、ゲート絶縁層４３４の第３領域４３４ｃを被覆するバリア絶縁層６６３が形成された例について説明した。しかし、バリア絶縁層６６３は、金属材料層６４１の未反応部分の除去工程（図７８Ｆ参照）の後、除去されてもよい。この場合、バリア絶縁層６６３を備えないが、リーク電流の抑制およびゲート抵抗の低抵抗化を図ることができる半導体装置６６１を提供できる。

半導体装置６６１の形態は、前述の種々の形態例は勿論のこと、第２６〜第２８実施形態にも適用できる。半導体装置６６１の形態は、この実施形態に制限されるものではない。半導体装置６５１の形態は、この明細書に開示された全ての実施形態に適用できる。
図７９は、図７０に対応する領域の拡大図であって、本発明の第３０実施形態に係る半導体装置６７１を示す拡大図である。図８０は、図６９に対応する領域の断面図であって、図７９に示す半導体装置６７１を示す断面図である。図８１は、図５５に対応する領域の断面図であって、図７９に示す半導体装置６７１を示す断面図である。

以下では、半導体装置６３１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７９を参照して、半導体装置６７１は、低抵抗電極層６３２を含む。この形態において、層間絶縁層４９１は、前述の各実施形態とは異なる形状を有するゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５を含む。

層間絶縁層４９１は、ＰＳＧ（Phosphor Silicate Glass）層またはＢＰＳＧ（Boron Phosphor Silicate Glass）層を含む単層構造を有していてもよい。層間絶縁層４９１は、ＳｉＣ半導体層４０２の第１主面４０３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層４９１は、ＳｉＣ半導体層４０２の第１主面４０３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。

図８０を参照して、ゲートコンタクト孔４９２は、開口幅が比較的広い幅広部６７２、および、幅広部６７２の開口幅よりも狭い開口幅を有する幅狭部６７３を含む。
幅広部６７２は、ゲートコンタクト孔４９２の開口側の領域に形成されている。幅狭部６７３は、ゲートコンタクト孔４９２においてＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。幅広部６７２および幅狭部６７３は、ゲートコンタクト孔４９２内の段差を緩和している。

図７９を参照して、ソースコンタクト孔４９３は、開口幅が比較的広い幅広部６７４、および、幅広部６７４の開口幅よりも狭い開口幅を有する幅狭部６７５を含む。
幅広部６７４は、ソースコンタクト孔４９３の開口側の領域に形成されている。幅狭部６７５は、ソースコンタクト孔４９３においてＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。幅広部６７４および幅狭部６７５は、ソースコンタクト孔４９３内の段差を緩和している。

図８１を参照して、ダイオードコンタクト孔４９４は、開口幅が比較的広い幅広部６７６、および、幅広部６７６の開口幅よりも狭い開口幅を有する幅狭部６７７を含む。
幅広部６７６は、ダイオードコンタクト孔４９４の開口側の領域に形成されている。幅狭部６７７は、ダイオードコンタクト孔４９４においてＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。幅広部６７６および幅狭部６７７は、ダイオードコンタクト孔４９４内の段差を緩和している。

図８１を参照して、アンカー孔４９５は、開口幅が比較的広い幅広部６７８、および、幅広部６７８の開口幅よりも狭い開口幅を有する幅狭部６７９を含む。
幅広部６７８は、アンカー孔４９５の開口側の領域に形成されている。幅狭部６７９は、アンカー孔４９５においてＳｉＣ半導体層４０２の第１主面４０３側の領域に形成されている。幅広部６７８および幅狭部６７９は、アンカー孔４９５内の段差を緩和している。

主面ゲート電極４０８は、層間絶縁層４９１の上から、ゲートコンタクト孔４９２に入り込んでいる。主面ゲート電極４０８は、ゲートコンタクト孔４９２において、幅広部６７２および幅狭部６７３に倣って形成されている。これにより、ゲートコンタクト孔４９２に入り込む主面ゲート電極４０８の成膜性が高められている。
主面ソース電極４０９は、層間絶縁層４９１の上から、ソースコンタクト孔４９３およびダイオードコンタクト孔４９４に入り込んでいる。主面ソース電極４０９は、ソースコンタクト孔４９３において、幅広部６７４および幅狭部６７５に倣って形成されている。

主面ソース電極４０９は、ダイオードコンタクト孔４９４において、幅広部６７６および幅狭部６７７に倣って形成されている。これにより、ソースコンタクト孔４９３およびダイオードコンタクト孔４９４に入り込む主面ソース電極４０９の成膜性が高められている。
パッシベーション層５０３は、層間絶縁層４９１の上から、アンカー孔４９５に入り込んでいる。パッシベーション層５０３は、アンカー孔４９５において幅広部６７８および幅狭部６７９に倣って形成されている。これにより、アンカー孔４９５に入り込むパッシベーション層５０３の成膜性が高められている。

図８２Ａ〜図８２Ｃは、図７９に対応する領域の拡大図であって、図７９に示す半導体装置６７１の製造方法の一例を説明するための拡大図である。
まず、図８２Ａを参照して、図６５Ａ〜図６５Ｒ（図６６Ａ〜図６６Ｒ）の工程を経て、層間絶縁層４９１が第１主面４０３の上に形成された構造のＳｉＣ半導体層４０２が用意される。

次に、図８２Ｂを参照して、所定パターンを有するレジストマスク６８１が、層間絶縁層４９１の上に形成される。レジストマスク６８１は、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５を形成すべき領域を露出させる複数の開口６８２を選択的に有している。
次に、レジストマスク６８１を介する等方性エッチング法（たとえば等方性ドライエッチング法や等方性ウエットエッチング法）によって、層間絶縁層４９１の不要な部分が除去される。

これにより、ゲートコンタクト孔４９２の幅広部６７２、ソースコンタクト孔４９３の幅広部６７４、ダイオードコンタクト孔４９４の幅広部６７６およびアンカー孔４９５の幅広部６７８がそれぞれ形成される。
次に、図８２Ｃを参照して、次に、レジストマスク６８１を介する異方性エッチング法（たとえば異方性ドライエッチング法や異方性ウエットエッチング法）によって、層間絶縁層４９１の不要な部分が除去される。

これにより、ゲートコンタクト孔４９２の幅狭部６７３、ソースコンタクト孔４９３の幅狭部６７５、ダイオードコンタクト孔４９４の幅狭部６７７およびアンカー孔４９５の幅狭部６７９がそれぞれ形成される。
その後、その後、図６５Ｕ〜図６５Ｚの工程（図６６Ｕ〜図６６Ｚの工程）が順に実行されて、半導体装置６７１が製造される。

以上、半導体装置６７１によれば、ゲートコンタクト孔４９２が幅広部６７２および幅狭部６７３を含む。幅広部６７２および幅狭部６７３は、ゲートコンタクト孔４９２内の段差を緩和している。これにより、ゲートコンタクト孔４９２に入り込む主面ゲート電極４０８の成膜性を高めることができる。
また、半導体装置６７１によれば、ソースコンタクト孔４９３が幅広部６７４および幅狭部６７５を含む。幅広部６７４および幅狭部６７５は、ソースコンタクト孔４９３内の段差を緩和している。これにより、ソースコンタクト孔４９３に入り込む主面ソース電極４０９の成膜性を高めることができる。

また、半導体装置６７１によれば、ダイオードコンタクト孔４９４が幅広部６７６および幅狭部６７７を含む。幅広部６７６および幅狭部６７７は、ダイオードコンタクト孔４９４内の段差を緩和している。これにより、ダイオードコンタクト孔４９４に入り込む主面ソース電極４０９の成膜性を高めることができる。
また、半導体装置６７１によれば、アンカー孔４９５が幅広部６７８および幅狭部６７９を含む。幅広部６７８および幅狭部６７９は、アンカー孔４９５内の段差を緩和している。これにより、アンカー孔４９５に入り込むパッシベーション層５０３の成膜性を高めることができる。

しかも、半導体装置６７１によれば、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５の形状を、エッチング法によって整えている。
つまり、半導体装置６７１によれば、ゲートコンタクト孔４９２、ソースコンタクト孔４９３、ダイオードコンタクト孔４９４およびアンカー孔４９５の形状を整えるために、熱処理を実施していない。

これにより、低抵抗電極層６３２（ｐ型ポリシリコン層）が形成された後に、低抵抗電極層６３２（ｐ型ポリシリコン層）が加熱されるのを抑制できる。これにより、ゲート抵抗の不所望な増加やリーク電流の不所望な増加を適切に抑制できる。
半導体装置６７１の形態は、前述の種々の形態例は勿論のこと、第２６〜第２９実施形態にも適用できる。半導体装置６７１の形態は、この実施形態に制限されるものではない。半導体装置６７１の形態は、この明細書に開示された全ての実施形態に適用できる。

図８３は、本発明の第３１実施形態に係る半導体装置６９１を示す底面図であって、隆起部群６９３の第１形態例を示す底面図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については同一の参照符号を付して説明する。
図８３を参照して、半導体装置６９１は、半導体装置４０１に対して第２２実施形態に係る半導体装置３１１（図３４〜図４３Ｉも併せて参照）の技術的思想が組み込まれた形態を有している。

より具体的には、半導体装置６９１は、ＳｉＣ半導体層４０２の第２主面４０４において複数の隆起部６９２を含む隆起部群６９３を有している。複数の隆起部６９２は、ＳｉＣ半導体層４０２の第２主面４０４においてＳｉＣ半導体層４０２の第２主面４０４の法線方向に沿って隆起した部分である。
複数の隆起部６９２は、任意の第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１方向Ｘは、ＳｉＣ半導体層４０２の第１主面４０３の面方向の一つである。

第１方向Ｘは、この形態では、ＳｉＣ半導体層４０２の側面４０５Ｂ，４０５Ｄに対して平行な方向に設定されている。第２方向Ｙは、より具体的には、第１方向Ｘに直交する方向である。つまり、第２方向Ｙは、この形態では、ＳｉＣ半導体層４０２の側面４０５Ａ，４０５Ｃに対して平行な方向に設定されている。
隆起部群６９３は、複数の隆起部６９２のうちの幾つかの隆起部６９２が第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分６９４を有している。

また、隆起部群６９３は、複数の隆起部６９２のうちの幾つかの隆起部６９２が第１部分６９４から離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分６９５を有している。
複数の隆起部６９２は、第１方向Ｘに沿って連続的に形成されている。複数の隆起部６９２は、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。

複数の隆起部６９２は、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の隆起部６９２は、この形態では、平面視においてＳｉＣ半導体層４０２の一方の側面４０５Ａ側の周縁から他方の側面４０５Ｃ側の周縁に亘って形成されている。
隆起部群６９３において第１方向Ｘに間隔を空けて形成された複数の隆起部６９２の間の距離は、互いに異なっていてもよい。隆起部群６９３において第２方向Ｙに間隔を空けて形成された複数の隆起部６９２の間の距離は、互いに異なっていてもよい。

複数の隆起部６９２は、それぞれ、不均一な形状、大きさおよび厚さで形成されていてもよい。隆起部６９２の厚さは、ＳｉＣ半導体層４０２の第２主面４０４の法線方向に関して、隆起部６９２の基部から頂部（先端部）までの距離である。
複数の隆起部６９２は、それぞれ、０μｍを超えて１０μｍ以下の大きさを有していてもよい。各隆起部６９２は、５００ｎｍ以下（たとえば１ｎｍ以上２５０ｎｍ）の厚さを有していてもよい。

隆起部群６９３は、ＳｉＣ半導体層４０２の第２主面４０４において、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ（この形態では側面４０５Ａ，４０５Ｃ）の幅よりも狭い範囲に形成されている。
隆起部群６９３は、たとえば、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ（この形態では側面４０５Ａ，４０５Ｃ）の幅に対して１０００分の１以上５分の１以下の範囲に形成されている。

隆起部群６９３は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ（この形態では側面４０５Ａ，４０５Ｃ）の幅に対して２００分の１以上１０分の１以下の範囲に形成されていてもよい。
隆起部群６９３は、第２方向Ｙに関して、１０μｍ以上２００μｍ以下の範囲に形成されていてもよい。隆起部群６９３は、第２方向Ｙに関して、５０μｍ以上１５０μｍ以下の範囲に形成されていてもよい。隆起部群６９３は、第２方向Ｙに関して、８０μｍ以上１２０μｍ以下の範囲に形成されていてもよい。

隆起部群６９３は、第１方向Ｘから見た第１方向視において複数の隆起部６９２が第１方向Ｘに重なるレイアウトを有している。これにより、隆起部群６９３は、第１方向Ｘに沿って連続的に点在する複数の隆起部６９２の集合パターンによって、第１方向Ｘに沿って帯状に延びる隆起部群領域６９６を形成している。
換言すると、隆起部群領域６９６は、ＳｉＣ半導体層４０２の第２主面４０４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の隆起部６９２（隆起部群６９３）を含む。

ＳｉＣ半導体層４０２の第２主面４０４には、このような形態を有する隆起部群６９３（隆起部群領域６９６）が、第２方向Ｙに沿って間隔を空けて複数形成されている。
つまり、複数の隆起部６９２の点在パターンは、第２方向Ｙから見た第２方向視において断続的に形成されている。複数の隆起部群６９３の間の距離は、隆起部群６９３が形成された範囲の１％以上２５％以下の値を有していてもよい。

第２方向Ｙに関して、互いに隣り合う複数の隆起部群６９３の間の距離は、１００μｍ以下であってもよい。複数の隆起部群６９３の間の距離は、５μｍ以上５０μｍ以下であってもよい。複数の隆起部群６９３の間の距離は、２０μｍ以下であってもよい。
第１方向Ｘが［１１−２０］方向に設定され、第２方向Ｙが［１−１００］方向に設定されていてもよい。つまり、隆起部群６９３は、［１１−２０］方向に対して略平行にまたは平行に延びる帯状の隆起部群領域６９６を形成し、［１−１００］方向に沿って間隔を空けて複数形成されていてもよい。

第１方向Ｘが［１−１００］方向に設定され、第２方向Ｙが［１１−２０］方向に設定されていてもよい。つまり、隆起部群６９３は、［１−１００］方向に対して略平行にまたは平行に延びる帯状の隆起部群領域６９６を形成し、［１１−２０］方向に沿って間隔を空けて複数形成されていてもよい。
ＳｉＣ半導体層４０２の第２主面４０４において第２方向Ｙに互いに隣り合う隆起部群６９３の間の領域には、複数の隆起部６９２からなる点在パターンを有さないスペース６９７が区画されている。

スペース６９７は、互いに隣り合う隆起部群６９３（隆起部群領域６９６）によって第１方向Ｘに対して平行に延びる帯状に区画されている。これにより、ＳｉＣ半導体層４０２の第２主面４０４には、隆起部群６９３およびスペース６９７が第２方向Ｙに沿って交互に形成されたストライプパターンが形成されている。
ＳｉＣ半導体層４０２の第２主面４０４には、複数の溝６９８が形成されている。図８３および図８３の拡大図では、溝６９８がラインによって示されている。溝６９８は、隆起部群６９３およびスペース６９７に形成されている。

複数の溝６９８は、ＳｉＣ半導体ウエハ６０１の第２ウエハ主面６０３に対する研削に起因して生じた研削痕を含む（図４１Ａ〜図４２Ａ、図６５Ａ〜図６５Ｚおよび図６６Ａ〜図６６Ｚも併せて参照）。したがって、溝６９８が延びる方向は、ＳｉＣ半導体ウエハ６０１からＳｉＣ半導体層４０２が切り出される位置に応じて異なる。
溝６９８は、各隆起部群６９３に対して略平行にまたは平行に延びていてもよい。溝６９８は、隆起部群６９３に交差する部分を含んでいてもよい。溝６９８は、各隆起部群６９３に交差または直交する方向に沿って延びていてもよい。溝６９８は、直線状に延びていてもよいし、円弧状に延びていてもよい。

各隆起部群６９３に含まれる複数の隆起部６９２の幾つかは、溝６９８に沿って間隔を空けて形成されている。つまり、各隆起部群６９３は、平面視において複数の隆起部６９２のうちの幾つかの隆起部６９２が溝６９８に沿って間隔を空けて形成された第３部分６９９を含む。
各隆起部群６９３は、たとえば、アニール処理法によって形成されている。複数の隆起部６９２は、レーザアニール処理法によって形成されたレーザ加工痕であってもよい。

溝６９８に沿う複数の隆起部６９２（隆起部群６９３の第３部分６９９）は、ＳｉＣ半導体層４０２の第２主面４０４（ＳｉＣ半導体ウエハ６０１の第２ウエハ主面６０３）において溝６９８によって区画された凹凸に対するアニール処理法によって形成されていてもよい。
各隆起部群６９３は、図８４Ａ〜図８４Ｄに示されるように、アニール処理条件（ここでは、レーザアニール処理条件）を調整することによって種々の形態を採り得る。

図８４Ａは、各隆起部群６９３の第２形態例を示す図である。
図８４Ａに示されるように、隆起部群６９３は、平面視において第１方向Ｘに沿って延び、第２方向Ｙ（図８４Ａでは側面４０５Ｂ側）に沿って突出した凸湾曲状の隆起部６９２を含んでいてもよい。隆起部６９２は、互いに重なり合う複数の隆起部６９２によって形成されていてもよい。

隆起部６９２において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。第１方向Ｘに関して、互いに隣り合う複数の隆起部６９２の間の距離は、隆起部６９２の大きさの１０％以上の値に設定されている。複数の隆起部６９２は、互いに隣り合うレーザ照射位置を第１方向Ｘにずらすことによって形成されている。

図８４Ｂは、隆起部群６９３の第３形態例を示す図である。
図８４Ｂに示されるように、隆起部群６９３は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだ凹湾曲状の隆起部６９２を含んでいてもよい。隆起部６９２は、互いに重なり合う複数の隆起部６９２によって形成されていてもよい。
各隆起部６９２において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部６９２は、互いに隣り合うレーザ照射位置を５０％以上７０％以下の範囲でオーバラップさせることによって形成されている。

図８４Ｃは、隆起部群６９３の第４形態例を示す図である。
図８４Ｃに示されるように、隆起部群６９３は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだライン状の隆起部６９２を含んでいてもよい。隆起部６９２は、第１方向Ｘに沿って突出した突出部を有していてもよい。隆起部６９２は、互いに重なり合う複数の隆起部６９２によって形成されていてもよい。

隆起部６９２において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部６９２は、互いに隣り合うレーザ照射位置を７０％以上９０％以下の範囲でオーバラップさせることによって形成されている。
図８４Ｄは、隆起部群６９３の第５形態例を示す図である。

図８４Ｄに示されるように、隆起部群６９３は、第２方向Ｙに沿って間隔を空けて配列された複数の隆起部６９２を含む隆起部列が、第１方向Ｘに沿って間隔を空けて形成されたレイアウトを有していてもよい。
隆起部６９２において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５μｍ程度）であってもよい。複数の隆起部６９２は、互いに隣り合うレーザ照射位置を９０％以上１００％未満の範囲でオーバラップさせることによって形成されている。

図８５は、図６８に対応する領域の断面図であって、図８３に示す半導体装置６９１を示す断面図である。図８６は、図６９に対応する領域の断面図であって、図８３に示す半導体装置６９１を示す断面図である。
図８７は、図８６に示す領域LXXXVIIの拡大図である。図８８は、図５５に対応する領域の断面図であって、図８３に示す半導体装置６９１を示す断面図である。図８５〜図８８では、低抵抗電極層６３２が形成された形態例が示されている。

図８５〜図８８を参照して、隆起部群６９３（複数の隆起部６９２）および溝６９８は、ＳｉＣ半導体基板４２１に形成されている。ＳｉＣ半導体層４０２の第２主面４０４の表層部には、ＳｉＣ半導体層４０２（ＳｉＣ半導体基板４２１）のＳｉＣの一部が他の性質に改質した改質層７００が形成されている。改質層７００は、ＳｉＣ半導体層４０２の第２主面４０４に対するアニール処理法によって形成されている。

改質層７００は、Ｓｉ原子およびＣ原子を含む。改質層７００は、より具体的には、ＳｉＣ半導体層４０２（ＳｉＣ半導体基板４２１）において改質層７００外の領域のカーボン密度よりも低いカーボン密度を有している。
また、改質層７００は、カーボン密度よりも高いシリコン密度を有している。つまり、改質層７００は、ＳｉＣ半導体層４０２（ＳｉＣ半導体基板４２１）のＳｉＣがＳｉに改質したＳｉ改質層を含む。Ｓｉ改質層は、Ｓｉアモルファス層であってもよい。

改質層７００は、ＳｉＣの改質に起因する格子欠陥を含んでいてもよい。つまり、改質層７００は、ＳｉＣの改質に起因して導入された欠陥準位を有する格子欠陥領域を含んでいてもよい。
改質層７００は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４の表層部において隆起部群６９３に沿う領域に形成されている。これにより、各隆起部群６９３において複数の隆起部６９２は、改質層７００によって形成されている。

改質層７００は、この形態では、さらに、隆起部群６９３からスペース６９７に向けて延在している。つまり、ＳｉＣ半導体層４０２の第２主面４０４に対するアニール処理法は、スペース６９７にも及んでいる。
改質層７００において隆起部群６９３に沿う部分の厚さは、隆起部６９２の存在によって、改質層７００においてスペース６９７に沿う部分の厚さ以上になっている。改質層７００において隆起部群６９３に沿う部分の厚さは、より具体的には、改質層７００においてスペース６９７に沿う部分の厚さよりも大きい。

改質層７００の厚さは、１ｎｍ以上１０００ｎｍ以下であってもよい。改質層７００のうち隆起部６９２を形成する領域の厚さＴａは、５０ｎｍ以上１０００ｎｍ以下であってもよい。改質層７００のうち隆起部６９２外の領域の厚さＴｂは、１ｎｍ以上３００ｎｍ以下であってもよい。
厚さＴａは、５０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴａは、１００ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴａは、１５０ｎｍ以上２００ｎｍ以下であってもよい。厚さＴａは、２００ｎｍ以上２５０ｎｍ以下であってもよい。

厚さＴａは、２５０ｎｍ以上３００ｎｍ以下であってもよい。厚さＴａは、３００ｎｍ以上３５０ｎｍ以下であってもよい。厚さＴａは、３５０ｎｍ以上４００ｎｍ以下であってもよい。厚さＴａは、４００ｎｍ以上４５０ｎｍ以下であってもよい。厚さＴａは、４５０ｎｍ以上５００ｎｍ以下であってもよい。
厚さＴａは、５００ｎｍ以上６００ｎｍ以下であってもよい。厚さＴａは、６００ｎｍ以上７００ｎｍ以下であってもよい。厚さＴａは、７００ｎｍ以上８００ｎｍ以下であってもよい。厚さＴａは、８００ｎｍ以上９００ｎｍ以下であってもよい。厚さＴａは、９００ｎｍ以上１０００ｎｍ以下であってもよい。

厚さＴｂは、１ｎｍ以上１０ｎｍ以下であってもよい。厚さＴｂは、１０ｎｍ以上５０ｎｍ以下であってもよい。厚さＴｂは、５０ｎｍ以上１００ｎｍ以下であってもよい。
厚さＴｂは、１００ｎｍ以上１５０ｎｍ以下であってもよい。厚さＴｂは、１５０ｎｍ以上２００ｎｍ以下であってもよい。厚さＴｂは、２００ｎｍ以上２５０ｎｍ以下であってもよい。厚さＴｂは、２５０ｎｍ以上３００ｎｍ以下であってもよい。

厚さＴｂは、厚さＴａの１／２以下、１／３以下、１／４以下、１／５以下、１／６以下、１／７以下、１／８以下、１／９以下、１／１０以下、１／１１以下、１／１２以下、１／１３以下、１／１４以下、１／１５以下、１／１６以下、１／１７以下、１／１８以下、１／１９以下または１／２０以下であってもよい。
ＳｉＣ半導体層４０２の第２主面４０４に隆起部群６９３が存在しない場合の第２主面４０４の抵抗値は、ＳｉＣ半導体層４０２の第２主面４０４に隆起部群６９３が存在する場合の第２主面４０４の抵抗値よりも大きい。

つまり、複数の隆起部群６９３は、電気的特性として、ＳｉＣ単結晶単体の抵抗値以下の抵抗値を有している。複数の隆起部群６９３は、より具体的には、ＳｉＣ単結晶単体の抵抗値未満の抵抗値を有している。
また、複数の隆起部群６９３は、スペース６９７の抵抗値以下の抵抗値を有している。複数の隆起部群６９３は、より具体的には、スペース６９７の抵抗値未満の抵抗値を有している。

隆起部群６９３の抵抗値は、改質層７００によって低減させられている。つまり、隆起部群６９３の抵抗値は、ＳｉＣの性質が改質した改質層７００に起因してＳｉＣ単結晶の抵抗値以下になっている。また、スペース６９７の抵抗値も、改質層７００によって低減させられている。
ドレインパッド４２３は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４に対して直接接続されている。ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４において、隆起部群６９３を被覆している。ドレインパッド４２３は、複数の隆起部群６９３を一括して被覆している。

ドレインパッド４２３は、隆起部群６９３の外面（複数の隆起部６９２の外面）および溝６９８の内面に倣って膜状に形成されている。これにより、ドレインパッド４２３の外面において隆起部群６９３（複数の隆起部６９２）を被覆する部分には、第２主面４０４から離れる方向に隆起した隆起部４２３ａが形成されている。また、ドレインパッド４２３の外面において溝６９８を被覆する部分には、第２主面４０４に向かって窪んだリセス４２３ｂが形成されている。

ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４との間で、オーミック接触を形成している。ドレインパッド４２３は、より具体的には、隆起部群６９３との間でオーミック接触を形成している。
ドレインパッド４２３は、さらに具体的には、複数の隆起部群６９３との間でオーミック接触を形成している。また、ドレインパッド４２３は、この形態では、スペース６９７との間においてもオーミック接触を形成している。

ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４の上に積層された複数の電極層を含む積層構造を有している。ドレインパッド４２３は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４からこの順に積層されたＴｉ層７０１、Ｎｉ層７０２、Ａｕ層７０３およびＡｇ層７０４を含む４層構造を有している。
Ｔｉ層７０１、Ｎｉ層７０２、Ａｕ層７０３およびＡｇ層７０４は、隆起部群６９３の外面（複数の隆起部６９２の外面）および溝６９８の内面に倣って膜状にそれぞれ形成されている。ドレインパッド４２３の隆起部４２３ａおよびリセス４２３ｂは、Ａｇ層７０４の外面に形成されている。

Ｔｉ層７０１は、ＳｉＣ半導体層４０２の第２主面４０４に対して直接接続されている。Ｔｉ層７０１は、複数の隆起部群６９３を一括して被覆し、ＳｉＣ半導体層４０２の第２主面４０４との間で、オーミック接触を形成している。Ｔｉ層７０１は、この形態では、スペース６９７との間においてもオーミック接触を形成している。
Ｎｉ層７０２は、Ｔｉ層７０１のほぼ全域または全域を被覆している。Ａｕ層７０３は、Ｎｉ層７０２のほぼ全域または全域を被覆している。Ａｇ層７０４は、Ａｕ層７０３のほぼ全域または全域を被覆している。

Ｔｉ層７０１の厚さは、０．０１μｍ以上５μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ｎｉ層７０２の厚さは、０．１μｍ以上４０μｍ以下（たとえば１．２μｍ程度）であってもよい。
Ａｕ層７０３の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ａｇ層７０４の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．３μｍ程度）であってもよい。むろん、ドレインパッド４２３は、Ｔｉ層７０１、Ｎｉ層７０２、Ａｕ層７０３またはＡｇ層７０４からなる単層構造を有していてもよい。

ドレインパッド４２３は、シリサイドを主たる構成に含むシリサイド層を介さずにＳｉＣ半導体層４０２の第２主面４０４との間でオーミック接触を形成している。ドレインパッド４２３は、シリサイドを主たる構成に含むシリサイド層を介さずに各隆起部群６９３との間でオーミック接触を形成している。
ドレインパッド４２３は、カーボンを主たる構成に含むカーボン層を介さずにＳｉＣ半導体層４０２の第２主面４０４との間でオーミック接触を形成している。ドレインパッド４２３は、カーボンを主たる構成に含むカーボン層を介さずに各隆起部群６９３との間でオーミック接触を形成している。

ドレインパッド４２３は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。また、ドレインパッド４２３は、カーボンを主たる構成に含む材料が層状に形成された領域を含まない。
半導体装置６９１は、図６５Ａ〜図６５Ｚ（図６６Ａ〜図６６Ｚ）の工程に、前述の図４２の工程（図４３Ａ〜図４３Ｉ）を加えることよって製造される。

以上、半導体装置６９１によれば、半導体装置４０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置６９１は、隆起部群６９３によってＳｉＣ半導体層４０２の第２主面４０４に対するドレインパッド４２３の接続面積を増加させることができる。これにより、電気的特性を向上できる。
ドレインパッド４２３は、より具体的には、隆起部群６９３との間でオーミック接触を形成する。これにより、ＳｉＣ半導体層４０２およびドレインパッド４２３の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。

また、半導体装置６９１によれば、ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４に直接接続されている。より具体的には、ドレインパッド４２３は、カーボン層を介さずに隆起部群６９３との間でオーミック接触を形成している。また、ドレインパッド４２３は、シリサイド層を介さずに隆起部群６９３との間でオーミック接触を形成している。

カーボン層やシリサイド層は、剥離起点になりやすい。したがって、ドレインパッド４２３がＳｉＣ半導体層４０２の第２主面４０４に直接接続された構造によって、接続不良や接続不良に起因する抵抗値の増加を適切に抑制できる。
半導体装置６９１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３０実施形態にも適用できる。半導体装置６９１の形態は、この実施形態に制限されるものではない。半導体装置６９１の形態は、この明細書に開示された全ての実施形態に適用できる。

図８９は、図８３に対応する底面図であって、本発明の第２３実施形態に係る半導体装置７０５を示す底面図である。以下では、半導体装置６９１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図８９を参照して、半導体装置７０５は、第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂを含む複数の隆起部群６９３を有している。

第１隆起部群６９３Ａは、ＳｉＣ半導体層４０２の第２主面４０４に形成された複数の第１隆起部６９２Ａを含む。複数の第１隆起部６９２Ａは、ＳｉＣ半導体層４０２の第２主面４０４においてＳｉＣ半導体層４０２の第２主面４０４の法線方向に沿って隆起した部分である。
複数の第１隆起部６９２Ａは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１隆起部６９２Ａは、複数の第１隆起部６９２Ａのうちの幾つかの第１隆起部６９２Ａが第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分６９４Ａを有している。

また、第１隆起部６９２Ａは、複数の第１隆起部６９２Ａのうちの幾つかの第１隆起部６９２Ａが第１部分６９４Ａから離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分６９５Ａを有している。
複数の第１隆起部６９２Ａは、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部６９２Ａは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。

複数の第１隆起部６９２Ａは、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部６９２Ａの点在パターンは、この形態では、平面視においてＳｉＣ半導体層４０２の一方の側面４０５Ａ側の周縁から他方の側面４０５Ｃ側の周縁に亘って形成されている。
第１隆起部群６９３Ａは、第１方向Ｘから見て複数の隆起部６９２が第１方向Ｘに重なるレイアウトを有している。これにより、第１隆起部群６９３Ａは、第１方向Ｘに沿って連続的に点在する複数の隆起部６９２の集合パターンによって、第１方向Ｘに沿って帯状に延びる第１隆起部群領域６９６Ａを形成している。

換言すると、第１隆起部群領域６９６Ａは、ＳｉＣ半導体層４０２の第２主面４０４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の第１隆起部６９２Ａ（第１隆起部群６９３Ａ）を含む。
第２隆起部群６９３Ｂは、ＳｉＣ半導体層４０２の第２主面４０４に形成された複数の第２隆起部６９２Ｂを含む。複数の第２隆起部６９２Ｂは、ＳｉＣ半導体層４０２の第２主面４０４においてＳｉＣ半導体層４０２の第２主面４０４の法線方向に沿って隆起した部分である。

複数の第２隆起部６９２Ｂは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第２隆起部群６９３Ｂは、複数の第２隆起部６９２Ｂのうちの幾つかの第２隆起部６９２Ｂが第２方向Ｙから見た第２方向視において第２方向Ｙに重なる第１部分６９４Ｂを有している。
また、第２隆起部群６９３Ｂは、複数の第２隆起部６９２Ｂのうちの幾つかの第２隆起部６９２Ｂが第１部分６９４Ｂから離間して形成され、かつ、第２方向視において第２方向Ｙに重なる第２部分６９５Ｂを有している。

複数の第２隆起部６９２Ｂは、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部６９２Ｂは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
複数の第２隆起部６９２Ｂは、この点在パターンを維持しながら、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部６９２Ｂの点在パターンは、この形態では、平面視においてＳｉＣ半導体層４０２の一方の側面４０５Ｂ側の周縁から他方の側面４０５Ｄ側の周縁に亘って形成されている。

第２隆起部群６９３Ｂは、第２方向Ｙから見て複数の第２隆起部６９２Ｂが第２方向Ｙに重なるレイアウトを有している。これにより、第２隆起部群６９３Ｂは、第２方向Ｙに沿って連続的に点在する複数の第２隆起部６９２Ｂの集合パターンによって、第２方向Ｙに沿って帯状に延びる第２隆起部群領域６９６Ｂを形成している。
換言すると、第２隆起部群領域６９６Ｂは、ＳｉＣ半導体層４０２の第２主面４０４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の第２隆起部６９２Ｂ（第２隆起部群６９３Ｂ）を含む。

第２隆起部群６９３Ｂ（第２隆起部群領域６９６Ｂ）は、第１隆起部群６９３Ａ（第１隆起部群領域６９６Ａ）を横切っている。これにより、ＳｉＣ半導体層４０２の第２主面４０４には、第１隆起部群６９３Ａ（第１隆起部群領域６９６Ａ）および第２隆起部群６９３Ｂ（第２隆起部群領域６９６Ｂ）が互いに交差する交差領域７０６が形成されている。

この形態では、第１隆起部群６９３Ａが、ＳｉＣ半導体層４０２の第２主面４０４において第２方向Ｙに沿って間隔を空けて複数形成されている。つまり、複数の第１隆起部６９２Ａの点在パターンは、第２方向Ｙに対しては断続的に形成されている。
また、この形態では、第２隆起部群６９３Ｂが、ＳｉＣ半導体層４０２の第２主面４０４において第１方向Ｘに沿って間隔を空けて複数形成されている。つまり、複数の第２隆起部６９２Ｂの点在パターンは、第１方向Ｘに対しては断続的に形成されている。

したがって、この形態では、交差領域７０６が、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。また、第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂによってスペース６９７が区画されている。スペース６９７は、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。
交差領域７０６では、複数の第１隆起部６９２Ａおよび複数の第２隆起部６９２Ｂが互いに重なり合っていてもよい。交差領域７０６に形成された複数の第１隆起部６９２Ａおよび複数の第２隆起部６９２Ｂの厚さは、交差領域７０６外の領域に形成された第１隆起部６９２Ａおよび第２隆起部６９２Ｂの厚さよりも大きくてもよい。

また、交差領域７０６に形成された複数の第１隆起部６９２Ａおよび複数の第２隆起部６９２Ｂの数は、交差領域７０６外の領域に形成された第１隆起部６９２Ａおよび第２隆起部６９２Ｂの数よりも多くてもよい。
第１方向Ｘが［１１−２０］方向に設定され、第２方向Ｙが［１−１００］方向に設定されていてもよい。つまり、第１隆起部群６９３Ａ（第１隆起部群領域６９６Ａ）が［１１−２０］方向に対して略平行にまたは平行に形成され、第２隆起部群６９３Ｂ（第２隆起部群領域６９６Ｂ）が［１−１００］方向に対して略平行にまたは平行に形成されていてもよい。

第１方向Ｘが［１−１００］方向に設定され、第２方向Ｙが［１１−２０］方向に設定されていてもよい。つまり、第１隆起部群６９３Ａ（第１隆起部群領域６９６Ａ）が［１−１００］方向に対して略平行にまたは平行に形成され、第２隆起部群６９３Ｂ（第２隆起部群領域６９６Ｂ）が［１１−２０］方向に対して略平行にまたは平行に形成されていてもよい。

第１隆起部６９２Ａおよび第１隆起部群６９３Ａは、第３１実施形態に係る隆起部６９２および隆起部群６９３に対応している。第３１実施形態に係る隆起部６９２および隆起部群６９３の説明は第１隆起部６９２Ａおよび第１隆起部群６９３Ａの説明に準用されるものとし、第１隆起部６９２Ａおよび第１隆起部群６９３Ａについての他の具体的な説明は省略する。

第２隆起部６９２Ｂおよび第２隆起部群６９３Ｂは、第３１実施形態に係る隆起部６９２および隆起部群６９３に対応している。第３１実施形態に係る隆起部６９２および隆起部群６９３の説明は第２隆起部６９２Ｂおよび第２隆起部群６９３Ｂの他の説明に準用されるものとし、第２隆起部６９２Ｂおよび第２隆起部群６９３Ｂについての他の具体的な説明は省略する。

ドレインパッド４２３は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４において、第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂを被覆している。ドレインパッド４２３は、この形態では、複数の第１隆起部群６９３Ａおよび複数の第２隆起部群６９３Ｂを一括して被覆している。
ドレインパッド４２３は、第１隆起部群６９３Ａの外面（第１隆起部６９２Ａの外面）、第２隆起部群６９３Ｂの外面（第２隆起部６９２Ｂの外面）、および、溝６９８の内面に倣って膜状に形成されている。

これにより、図示はしないが、ドレインパッド４２３の外面において第１隆起部群６９３Ａ（第１隆起部６９２Ａ）および第２隆起部群６９３Ｂ（第２隆起部６９２Ｂ）を被覆する部分には、隆起部４２３ａが形成されている。また、ドレインパッド４２３の外面において溝６９８を被覆する部分には、リセス４２３ｂが形成されている。
ドレインパッド４２３は、ＳｉＣ半導体層４０２の第２主面４０４との間で、オーミック接触を形成している。ドレインパッド４２３は、より具体的には、第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂとの間でオーミック接触を形成している。

ドレインパッド４２３は、さらに具体的には、複数の第１隆起部群６９３Ａおよび複数の第２隆起部群６９３Ｂとの間でオーミック接触を形成している。また、ドレインパッド４２３は、この形態では、スペース６９７との間においてもオーミック接触を形成している。
ドレインパッド４２３において第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂを被覆する部分は、複数の第１隆起部群６９３Ａ、複数の第２隆起部群６９３Ｂおよび複数の溝６９８によって区画された凹凸部に噛合う。

つまり、ＳｉＣ半導体層４０２の第２主面４０４に対するドレインパッド４２３の接触面積は、複数の第１隆起部群６９３Ａ、複数の第２隆起部群６９３Ｂおよび複数の溝６９８によって増加させられている。これにより、ＳｉＣ半導体層４０２の第２主面４０４に対するドレインパッド４２３の密着力が高められている。
このような構造の半導体装置７０５は、前述のレーザアニール工程（図４２のステップＳ３）において、以下の工程を実施することによって製造される。

まず、レーザアニール処理法によって、オリエンテーションフラット３３５に対して略平行にまたは平行な方向に沿って複数の第１隆起部群６９３Ａが形成される。次に、レーザアニール処理法によって、オリエンテーションフラット３３５に交差（直交）する方向に沿って複数の第２隆起部群６９３Ｂが形成される。
この工程では、オリエンテーションフラット３３５に交差（直交）する方向に複数の第１隆起部群６９３Ａが形成され、オリエンテーションフラット３３５に対して略平行にまたは平行に沿って複数の第２隆起部群６９３Ｂが形成されてもよい。その後、図４２のステップＳ４〜ステップＳ９の工程を経て、半導体装置７０５が製造される。

第１隆起部群６９３Ａおよび第２隆起部群６９３Ｂは、任意の順序で形成されてもよい。したがって、複数の第２隆起部群６９３Ｂが形成された後に複数の第１隆起部群６９３Ａが形成されてもよい。また、複数の第１隆起部群６９３Ａおよび複数の第２隆起部群６９３Ｂは、交互に形成されてもよい。
以上、半導体装置７０５によっても、半導体装置６９１に対して述べた効果と同様の効果を奏することができる。

図９０は、図８６に対応する断面図であって、本発明の第３３実施形態に係る半導体装置７１１を示す断面図である。図９１は、図９０に示す領域XCIの拡大図である。以下では、半導体装置６９１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置７１１では、ドレインパッド４２３が、ＳｉＣ半導体層４０２の第２主面４０４からこの順に積層されたＮｉ層７０２、Ａｕ層７０３およびＡｇ層７０４を含む３層構造を有している。つまり、ドレインパッド４２３は、図４２のステップＳ９においてＴｉ層７０１の形成工程を省くことによって形成されている。

Ｎｉ層７０２は、ＳｉＣ半導体層４０２の第２主面４０４に直接接続されている。Ｎｉ層７０２は、複数の隆起部群６９３を一括して被覆している。
Ｎｉ層７０２は、隆起部群６９３との間およびスペース６９７との間においてオーミック接触を形成している。Ａｕ層７０３は、Ｎｉ層７０２のほぼ全域または全域を被覆している。Ａｇ層７０４は、Ａｕ層７０３のほぼ全域または全域を被覆している。

以上、半導体装置７１１によっても、半導体装置６９１に対して述べた効果と同様の効果を奏することができる。半導体装置７１１において、ドレインパッド４２３は、Ｎｉ層７０２からなる単層構造を有していてもよい。
半導体装置７１１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３１実施形態にも適用できる。半導体装置７１１の形態は、この実施形態に制限されるものではない。半導体装置７１１の形態は、この明細書に開示された全ての実施形態に適用できる。

図９２は、図８６に対応する断面図であって、本発明の第３４実施形態に係る半導体装置７２１を示す断面図である。図９３は、図９２に示す領域XCIIIの拡大図である。以下では、半導体装置６９１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置７２１では、ドレインパッド４２３が、金属層３４１、Ａｕ層７０３およびＡｇ層７０４を含む。金属層３４１は、この形態では、ＳｉＣ半導体層４０２の第２主面４０４側からこの順に積層されたカーボン層３４２、ＮｉＳｉ層３４３およびＮｉ層３４４を含む積層構造を有している。

金属層３４１は、ＳｉＣ半導体層４０２の第２主面４０４に対して接続されている。金属層３４１は、複数の隆起部群６９３を一括して被覆している。
金属層３４１は、隆起部群６９３との間およびスペース６９７との間においてオーミック接触を形成している。Ａｕ層７０３は、金属層３４１のほぼ全域または全域を被覆している。Ａｇ層７０４は、Ａｕ層７０３のほぼ全域または全域を被覆している。

半導体装置７２１は、図４２に示すステップＳ４〜Ｓ８の金属層３４１の除去工程を省くことによって形成される。半導体装置７２１では、前述の図４２のステップＳ９において、Ａｕ層７０３およびＡｇ層７０４が金属層３４１の上に形成されている。
以上、半導体装置７２１によれば、ドレインパッド４２３がカーボン層３４２やＮｉＳｉ層３４３を含む。半導体装置７２１によれば、半導体装置６９１ほどドレインパッド４２３の接続強度を高めることはできないが、半導体装置６９１に対して述べた効果とほぼ同様の効果を奏することができる。半導体装置７２１において、ドレインパッド４２３は、金属層３４１だけからなってもよい。

半導体装置７２１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３３実施形態にも適用できる。半導体装置７２１の形態は、この実施形態に制限されるものではない。半導体装置７２１の形態は、この明細書に開示された全ての実施形態に適用できる。
図９４は、図５５に対応する領域の断面図であって、本発明の第３５実施形態に係る半導体装置７３１を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９４を参照して、この形態では、外側領域４０７においてＳｉＣ半導体層４０２の第１主面４０３に、アクティブ領域４０６に沿う溝７３２が形成されている。溝７３２は、ＳｉＣ半導体層４０２の第１主面４０３を第２主面４０４側に掘り下げることによって形成されている。
溝７３２は、平面視においてアクティブ領域４０６に沿って延びる帯状に形成されている。溝７３２は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。

溝７３２は、内壁７３３、外壁７３４および底壁７３５を含む。溝７３２の内壁７３３は、アクティブ領域４０６側に位置している。溝７３２の外壁７３４は、ＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側に位置している。内壁７３３および外壁７３４を接続している。溝７３２の内壁７３３は、アクティブ側壁４６４を形成している。
溝７３２の底壁７３５は、外側主面４６２に対応している。溝７３２の底壁７３５は、ゲートトレンチ４３１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。溝７３２は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されていてもよい。つまり、溝７３２の底壁７３５は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。

溝７３２の底壁７３５およびＳｉＣ半導体層４０２の第２主面４０４の間の距離は、ソーストレンチ４４１の底壁およびＳｉＣ半導体層４０２の第２主面４０４の間の距離とほぼ等しくてもよい。
溝７３２の底壁７３５は、ソーストレンチ４４１の底壁に対してＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。溝７３２の底壁７３５は、ソーストレンチ４４１の底壁に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層４０２の第２主面４０４側に位置していてもよい。

ＳｉＣエピタキシャル層４２２は、溝７３２の底壁７３５から露出している。より具体的には、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａが、溝７３２の底壁７３５から露出している。つまり、溝７３２の底壁７３５は、ＳｉＣエピタキシャル層４２２の高濃度領域４２２ａを挟んで、ＳｉＣエピタキシャル層４２２の低濃度領域４２２ｂと対向している。

このように、溝７３２は、外側領域４０７からアクティブ台地４６３を区画している。外側領域４０７の周縁部には、溝７３２の底壁７３５よりも上方に突出した外側台地７３６が区画されている。
外側台地７３６は、溝７３２およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄによって区画されている。溝７３２が無端状（四角環状）に形成された形態では、外側台地７３６は、平面視において溝７３２を取り囲む無端状（四角環状）に形成されている。

外側台地７３６は、台地主面７３７を含む。台地主面７３７は、アクティブ領域４０６のアクティブ主面４６１とほぼ同一平面上に位置している。台地主面７３７は、溝７３２の底壁７３５に対して平行に延びている。
外側台地７３６の台地主面７３７の表層部には、この形態では、ｐ型不純物領域７３８が形成されている。ｐ型不純物領域７３８は、電気的に浮遊状態になっている。ｐ型不純物領域７３８は、ボディ領域４２６のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していてもよい。

外側台地７３６においてｐ型不純物領域７３８の表層部には、この形態では、ｎ型不純物領域７３９が形成されている。ｎ型不純物領域７３９は、電気的に浮遊状態になっている。ｎ型不純物領域７３９は、ソース領域４５３のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有していてもよい。
前述のダイオード領域４７１、外側ディープウェル領域４７２およびフィールドリミット構造４７３は、それぞれ、溝７３２の底壁７３５に沿って形成されている点を除いて、半導体装置４０１の構造とほぼ同様である。

外側絶縁層４８１は、溝７３２の内壁および外側台地７３６の台地主面７３７に沿って膜状に形成されている。溝７３２には、サイドウォール４８２に加えて、外壁サイドウォール７４０が形成されている。
外壁サイドウォール７４０は、溝７３２の外壁７３４を被覆している点を除いて、サイドウォール４８２とほぼ同様の構造を有している。アクティブ側壁４６４の説明や形態例、ならびに、サイドウォール４８２の説明や形態例は、溝７３２の外壁７３４および外壁サイドウォール７４０に準用される。

この形態では、外側台地７３６の台地主面７３７に、樹脂層４１６の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、層間絶縁層４９１において外側台地７３６の台地主面７３７を被覆する部分に形成された凹凸構造を含む。凹凸構造は、層間絶縁層４９１に形成されたアンカー孔４９５を有している。
樹脂層４１６は、このアンカー孔４９５に噛合っている。樹脂層４１６は、この形態では、パッシベーション層５０３を介して、アンカー孔４９５に噛合っている。これにより、ＳｉＣ半導体層４０２の第１主面４０３に対する樹脂層４１６の接続強度を高めることができるから、樹脂層４１６の剥離を適切に抑制できる。

パッシベーション層５０３は、アンカー孔４９５において外側台地７３６の台地主面７３７に接している。むろん、樹脂層４１６のアンカー構造は、溝７３２の底壁７３５に形成されていてもよい。
以上、半導体装置７３１によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７３１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３４実施形態にも適用できる。また、半導体装置７３１の形態は、この実施形態に制限されるものではない。半導体装置７３１の形態は、この明細書に開示された全ての実施形態に適用できる。
図９５は、図５５に対応する領域の断面図であって、本発明の第３６実施形態に係る半導体装置７５１を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９５を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

外側主面４６２およびダイオード領域４７１の底部の間の距離は、この形態では、ソーストレンチ４４１の底壁およびコンタクト領域４５４の底部の間の距離とほぼ等しい。
外側主面４６２および外側ディープウェル領域４７２の底部の間の距離は、この形態では、ソーストレンチ４４１の底壁およびディープウェル領域４５５の底部の間の距離とほぼ等しい。

外側主面４６２およびフィールドリミット構造４７３の底部の間の距離は、この形態では、外側主面４６２および外側ディープウェル領域４７２の底部の間の距離とほぼ等しい。
以上、半導体装置７５１によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７５１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３５実施形態にも適用できる。また、半導体装置７５１の形態は、この実施形態に制限されるものではない。半導体装置７５１の形態は、この明細書に開示された全ての実施形態に適用できる。
図９６は、図５５に対応する領域の断面図であって、本発明の第３７実施形態に係る半導体装置７５２を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９６を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

外側主面４６２およびダイオード領域４７１の底部の間の距離は、この形態では、ソーストレンチ４４１の底壁およびコンタクト領域４５４の底部の間の距離とほぼ等しい。
外側主面４６２および外側ディープウェル領域４７２の底部の間の距離は、この形態では、ソーストレンチ４４１の底壁およびディープウェル領域４５５の底部の間の距離とほぼ等しい。

外側ディープウェル領域４７２は、この形態では、外側領域４０７からアクティブ領域４０６に向けて延び、ボディ領域４２６に接続されている。外側ディープウェル領域４７２の底部は、この形態では、ボディ領域４２６の底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。
外側ディープウェル領域４７２の底部は、ボディ領域４２６の底部と同一深さに位置していてもよい。この場合、外側ディープウェル領域４７２は、ボディ領域４２６に対して一体的に形成されていてもよい。ボディ領域４２６の一部を利用して、外側ディープウェル領域４７２が形成されていてもよい。

この場合、アクティブ領域４０６および外側領域４０７の間の境界は、最外周にゲートトレンチ４３１が位置する場合は、最外周のゲートトレンチ４３１およびダイオード領域４７１の間の領域となる。
また、アクティブ領域４０６および外側領域４０７の間の境界は、最外周にソーストレンチ４４１が位置する場合は、最外周のソーストレンチ４４１およびダイオード領域４７１の間の領域となる。

外側主面４６２およびフィールドリミット構造４７３の底部の間の距離は、この形態では、外側主面４６２および外側ディープウェル領域４７２の底部の間の距離とほぼ等しい。
以上、半導体装置７５２によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７５２の形態は、前述の種々の形態例は勿論のこと、第２６〜第３６実施形態にも適用できる。また、半導体装置７５２の形態は、この実施形態に制限されるものではない。半導体装置７５２の形態は、この明細書に開示された全ての実施形態に適用できる。
図９７は、図５５に対応する領域の断面図であって、本発明の第３８実施形態に係る半導体装置７６１を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９７を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

ダイオード領域４７１の底部は、コンタクト領域４５４の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、ダイオード領域４７１の底部は、コンタクト領域４５４の底部と同一平面上に位置していてもよい。
外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部と同一平面上に位置していてもよい。

フィールドリミット構造４７３の底部は、外側ディープウェル領域４７２の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット構造４７３の底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。
以上、半導体装置７６１によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７６１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３７実施形態にも適用できる。また、半導体装置７６１の形態は、この実施形態に制限されるものではない。半導体装置７６１の形態は、この明細書に開示された全ての実施形態に適用できる。
図９８は、図５５に対応する領域の断面図であって、本発明の第３９実施形態に係る半導体装置７６２を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９８を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

ダイオード領域４７１の底部は、コンタクト領域４５４の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、ダイオード領域４７１の底部は、コンタクト領域４５４の底部と同一平面上に位置していてもよい。
外側ディープウェル領域４７２は、この形態では、ボディ領域４２６に接続されている。外側ディープウェル領域４７２は、より具体的には、ボディ領域４２６を貫通するように形成されている。

外側ディープウェル領域４７２の底部は、ボディ領域４２６の底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。アクティブ領域４０６および外側領域４０７の間の境界は、この形態では、外側ディープウェル領域４７２およびボディ領域４２６の間の境界に設定されている。
外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、外側ディープウェル領域４７２の底部は、ディープウェル領域４５５の底部と同一平面上に位置していてもよい。

フィールドリミット構造４７３の底部は、外側ディープウェル領域４７２の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット構造４７３の底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。
以上、半導体装置７６２によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７６２の形態は、前述の種々の形態例は勿論のこと、第２６〜第３８実施形態にも適用できる。また、半導体装置７６２の形態は、この実施形態に制限されるものではない。半導体装置７６２の形態は、この明細書に開示された全ての実施形態に適用できる。
図９９は、図５５に対応する領域の断面図であって、本発明の第４０実施形態に係る半導体装置７７１を示す断面図である。以下では、半導体装置４０１に対して述べた構造については同一の参照符号を付して説明を省略する。

図９９を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

外側領域４０７には、トレンチダイオード構造７７２が形成されている。トレンチダイオード構造７７２は、ダイオードトレンチ７７３、ダイオード絶縁層７７４およびダイオード電極層７７５を含む。
ダイオードトレンチ７７３は、外側領域４０７においてアクティブ側壁４６４およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。ダイオードトレンチ７７３は、アクティブ側壁４６４および側面４０５Ａ〜４０５Ｄから間隔を空けて形成されている。

ダイオードトレンチ７７３は、平面視においてアクティブ領域４０６に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。
ダイオードトレンチ７７３の底壁は、ＳｉＣエピタキシャル層４２２内に位置している。ダイオードトレンチ７７３の底壁は、より具体的には、高濃度領域４２２ａに位置している。

ダイオードトレンチ７７３は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されている。より具体的には、ダイオードトレンチ７７３の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置している。
ダイオード絶縁層７７４およびダイオード電極層７７５は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、ダイオードトレンチ７７３内に形成されている。ダイオード絶縁層７７４は、ダイオードトレンチ７７３外（外側主面４６２）において外側絶縁層４８１に連なっている。

ＳｉＣ半導体層４０２の第１主面４０３の表層部においてダイオードトレンチ７７３の内壁に沿う領域には、ダイオード領域４７１および外側ディープウェル領域４７２が形成されている。
ダイオード領域４７１は、平面視においてダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。ダイオード領域４７１は、この形態では、コンタクト領域４５４と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

外側ディープウェル領域４７２は、ダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。外側ディープウェル領域４７２は、この形態では、ディープウェル領域４５５と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

トレンチダイオード構造７７２、ダイオード領域４７１および外側ディープウェル領域４７２は、トレンチソース構造４５２、コンタクト領域４５４およびディープウェル領域４５５と共通の工程を経て形成されている。
外側領域４０７には、フィールドリミット構造４７３に代えて、トレンチフィールドリミット構造７７６が形成されている。トレンチフィールドリミット構造７７６は、トレンチダイオード構造７７２に対してアクティブ領域４０６とは反対側の領域に形成されている。つまり、トレンチフィールドリミット構造７７６は、トレンチダイオード構造７７２に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側の領域に形成されている。

トレンチフィールドリミット構造７７６は、外側主面４６２に形成された１つまたは複数（この形態では４個）のフィールドリミットトレンチ７７７を含む。複数のフィールドリミットトレンチ７７７は、アクティブ領域４０６から離れる方向に沿って間隔を空けて形成されている。
複数のフィールドリミットトレンチ７７７は、それぞれ、平面視においてアクティブ領域４０６の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ７７７は、より具体的には、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）にそれぞれ形成されている。

各フィールドリミットトレンチ７７７は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されていてもよい。つまり、各フィールドリミットトレンチ７７７の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。
各フィールドリミットトレンチ７７７内には、フィールドリミット絶縁層７７８およびフィールドリミット導体層７７９が埋め込まれている。フィールドリミット絶縁層７７８およびフィールドリミット導体層７７９は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、フィールドリミットトレンチ７７７内に形成されている。フィールドリミット絶縁層７７８は、フィールドリミットトレンチ７７７外（外側主面４６２）において外側絶縁層４８１に連なっている。

トレンチフィールドリミット構造７７６は、外側主面４６２の表層部に形成された複数のフィールドリミット領域７８０Ａ，７８０Ｂ，７８０Ｃ，７８０Ｄを含む。複数のフィールドリミット領域７８０Ａ〜７８０Ｄは、複数のフィールドリミットトレンチ７７７に対して１対１対応の関係で形成されている。
フィールドリミット領域７８０Ａ〜７８０Ｄは、対応するフィールドリミットトレンチ７７７の側壁および底壁に沿って形成されている。フィールドリミット領域７８０Ａ〜７８０Ｄは、外側ディープウェル領域４７２とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域７８０Ａ〜７８０Ｄの底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３の表層部において、互いに隣り合うフィールドリミット領域７８０Ａ〜７８０Ｄの間の各領域には、ｐ型の不純物領域７８２が形成されている。フィールドリミット領域７８０Ａ〜７８０Ｄは、不純物領域７８２を介して電気的に接続されている。
不純物領域７８２の底部は、フィールドリミット領域７８０Ａ〜７８０Ｄの底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。不純物領域７８２の底部は、ボディ領域４２６の底部と同一深さに位置していてもよい。不純物領域７８２は、ボディ領域４２６のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３において、ダイオード電極層７７５の上端部に沿う領域には、ダイオードトレンチ７７３に連通するダイオードサブトレンチ７８１が形成されている。ダイオードサブトレンチ７８１は、ダイオードトレンチ７７３の側壁の一部を形成している。
ダイオードサブトレンチ７８１は、この形態では、平面視においてダイオード電極層７７５の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ７８１は、ダイオード電極層７７５の上端部を縁取っている。

ダイオードサブトレンチ７８１は、ダイオード絶縁層７７４の一部を掘り下げることによって形成されている。ダイオードサブトレンチ７８１は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からダイオード絶縁層７７４の上端部およびダイオード電極層７７５の上端部を掘り下げることによって形成されている。
ダイオード電極層７７５の上端部は、ダイオード電極層７７５の下端部に対して括れた形状を有している。ダイオード電極層７７５の下端部は、ダイオード電極層７７５においてダイオードトレンチ７７３の底壁側に位置する部分である。ダイオード電極層７７５の上端部の第１方向幅は、ダイオード電極層７７５の下端部の第１方向幅未満であってもよい。

ダイオードサブトレンチ７８１は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ダイオードサブトレンチ７８１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４に向かう凸湾曲状に形成されていてもよい。
ダイオードサブトレンチ７８１の内壁からは、ダイオード領域４７１、ダイオード電極層７７５およびダイオード領域４７１が露出している。ダイオードサブトレンチ７８１の底壁からは、少なくともダイオード絶縁層７７４が、露出している。ダイオード絶縁層７７４の上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置している。

各ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３からダイオードサブトレンチ７８１の内方に向かって下り傾斜した傾斜部を含む。ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３およびダイオードサブトレンチ７８１の側壁を接続する角部である。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１によって形成されている。

ダイオードサブトレンチ７８１の傾斜部は、この形態では、ＳｉＣ半導体層４０２の内方に向かう凹湾曲状に形成されている。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１の内方に向かう凸湾曲状に形成されていてもよい。
ダイオードコンタクト孔４９４は、トレンチダイオード構造７７２に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。ダイオードコンタクト孔４９４は、ダイオード電極層７７５、ダイオード領域４７１およびダイオードサブトレンチ７８１を露出させている。ダイオードコンタクト孔４９４の開口エッジ部は、ダイオードコンタクト孔４９４内に向かう凸湾曲状に形成されている。

主面ソース電極４０９のうちのソース引き回し配線４１４は、層間絶縁層４９１の上からダイオードコンタクト孔４９４に入り込んでいる。ソース引き回し配線４１４は、ダイオードコンタクト孔４９４およびダイオードサブトレンチ７８１内において、ダイオード電極層７７５およびダイオード領域４７１に電気的に接続されている。
以上、半導体装置７７１によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７７１の形態は、前述の種々の形態例は勿論のこと、第２６〜第３９実施形態にも適用できる。また、半導体装置７７１の形態は、この実施形態に制限されるものではない。半導体装置７７１の形態は、この明細書に開示された全ての実施形態に適用できる。
図１００は、図５５に対応する領域の断面図であって、本発明の第４１実施形態に係る半導体装置７８３を示す断面図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１００を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

外側領域４０７には、トレンチダイオード構造７７２が形成されている。トレンチダイオード構造７７２は、ダイオードトレンチ７７３、ダイオード絶縁層７７４およびダイオード電極層７７５を含む。
ダイオードトレンチ７７３は、外側領域４０７においてアクティブ側壁４６４およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。ダイオードトレンチ７７３は、アクティブ側壁４６４および側面４０５Ａ〜４０５Ｄから間隔を空けて形成されている。

ダイオードトレンチ７７３は、平面視においてアクティブ領域４０６に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。
ダイオードトレンチ７７３の底壁は、ＳｉＣエピタキシャル層４２２内に位置している。ダイオードトレンチ７７３の底壁は、より具体的には、高濃度領域４２２ａに位置している。

ダイオードトレンチ７７３は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されている。より具体的には、ダイオードトレンチ７７３の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置している。
ダイオード絶縁層７７４およびダイオード電極層７７５は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、ダイオードトレンチ７７３内に形成されている。ダイオード絶縁層７７４は、ダイオードトレンチ７７３外（外側主面４６２）において外側絶縁層４８１に連なっている。

ＳｉＣ半導体層４０２の第１主面４０３の表層部においてダイオードトレンチ７７３の内壁に沿う領域には、ダイオード領域４７１および外側ディープウェル領域４７２が形成されている。
ダイオード領域４７１は、平面視においてダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。ダイオード領域４７１は、この形態では、コンタクト領域４５４と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

外側ディープウェル領域４７２は、ダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。外側ディープウェル領域４７２は、この形態では、ディープウェル領域４５５と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

トレンチダイオード構造７７２、ダイオード領域４７１および外側ディープウェル領域４７２は、トレンチソース構造４５２、コンタクト領域４５４およびディープウェル領域４５５と共通の工程を経て形成されている。
外側領域４０７には、フィールドリミット構造４７３に代えて、トレンチフィールドリミット構造７８４が形成されている。トレンチフィールドリミット構造７８４は、この形態では、トレンチダイオード構造７７２に対してアクティブ領域４０６側の領域に形成されている。トレンチフィールドリミット構造７８４は、より具体的には、ボディ領域４２６およびトレンチダイオード構造７７２の間の領域に形成されている。

トレンチフィールドリミット構造７８４は、外側主面４６２に形成された１つまたは複数（この形態では４個）のフィールドリミットトレンチ７８５を含む。
複数のフィールドリミットトレンチ７８５は、アクティブ領域４０６から離れる方向に沿って間隔を空けて形成されている。複数のフィールドリミットトレンチ７８５は、それぞれ、平面視においてアクティブ領域４０６の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ７８５は、より具体的には、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）にそれぞれ形成されている。

各フィールドリミットトレンチ７８５は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されていてもよい。つまり、各フィールドリミットトレンチ７８５の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。
各フィールドリミットトレンチ７８５内には、フィールドリミット絶縁層７８６およびフィールドリミット導体層７８７が埋め込まれている。フィールドリミット絶縁層７８６およびフィールドリミット導体層７８７は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、フィールドリミットトレンチ７８５内に形成されている。フィールドリミット絶縁層７８６は、フィールドリミットトレンチ７８５外（外側主面４６２）において外側絶縁層４８１に連なっている。

トレンチフィールドリミット構造７８４は、外側主面４６２の表層部に形成された複数のフィールドリミット領域７８８Ａ，７８８Ｂ，７８８Ｃ，７８８Ｄを含む。複数のフィールドリミット領域７８８Ａ〜７８８Ｄは、複数のフィールドリミットトレンチ７８５に対して１対１対応の関係で形成されている。
フィールドリミット領域７８８Ａ〜７８８Ｄは、対応するフィールドリミットトレンチ７８５の側壁および底壁に沿って形成されている。フィールドリミット領域７８８Ａ〜７８８Ｄは、外側ディープウェル領域４７２とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域７８８Ａ〜７８８Ｄの底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３の表層部において、互いに隣り合うフィールドリミット領域７８８Ａ〜７８８Ｄの間の各領域には、ｐ型の不純物領域７８９が形成されている。フィールドリミット領域７８８Ａ〜７８８Ｄは、不純物領域７８９を介して電気的に接続されている。
不純物領域７８９の底部は、フィールドリミット領域７８８Ａ〜７８８Ｄの底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。不純物領域７８９の底部は、ボディ領域４２６の底部と同一深さに位置していてもよい。不純物領域７８９は、ボディ領域４２６のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３において、ダイオード電極層７７５の上端部に沿う領域には、ダイオードトレンチ７７３に連通するダイオードサブトレンチ７８１が形成されている。ダイオードサブトレンチ７８１は、ダイオードトレンチ７７３の側壁の一部を形成している。
ダイオードサブトレンチ７８１は、この形態では、平面視においてダイオード電極層７７５の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ７８１は、ダイオード電極層７７５の上端部を縁取っている。

ダイオードサブトレンチ７８１は、ダイオード絶縁層７７４の一部を掘り下げることによって形成されている。ダイオードサブトレンチ７８１は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からダイオード絶縁層７７４の上端部およびダイオード電極層７７５の上端部を掘り下げることによって形成されている。
ダイオード電極層７７５の上端部は、ダイオード電極層７７５の下端部に対して括れた形状を有している。ダイオード電極層７７５の下端部は、ダイオード電極層７７５においてダイオードトレンチ７７３の底壁側に位置する部分である。ダイオード電極層７７５の上端部の第１方向幅は、ダイオード電極層７７５の下端部の第１方向幅未満であってもよい。

ダイオードサブトレンチ７８１は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ダイオードサブトレンチ７８１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４に向かう凸湾曲状に形成されていてもよい。
ダイオードサブトレンチ７８１の内壁からは、ダイオード領域４７１、ダイオード電極層７７５およびダイオード領域４７１が露出している。ダイオードサブトレンチ７８１の底壁からは、少なくともダイオード絶縁層７７４が、露出している。ダイオード絶縁層７７４の上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置している。

各ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３からダイオードサブトレンチ７８１の内方に向かって下り傾斜した傾斜部を含む。ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３およびダイオードサブトレンチ７８１の側壁を接続する角部である。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１によって形成されている。

ダイオードサブトレンチ７８１の傾斜部は、この形態では、ＳｉＣ半導体層４０２の内方に向かう凹湾曲状に形成されている。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１の内方に向かう凸湾曲状に形成されていてもよい。
ダイオードコンタクト孔４９４は、トレンチダイオード構造７７２に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。ダイオードコンタクト孔４９４は、ダイオード電極層７７５、ダイオード領域４７１およびダイオードサブトレンチ７８１を露出させている。ダイオードコンタクト孔４９４の開口エッジ部は、ダイオードコンタクト孔４９４内に向かう凸湾曲状に形成されている。

主面ソース電極４０９のうちのソース引き回し配線４１４は、層間絶縁層４９１の上からダイオードコンタクト孔４９４に入り込んでいる。ソース引き回し配線４１４は、ダイオードコンタクト孔４９４およびダイオードサブトレンチ７８１内において、ダイオード電極層７７５およびダイオード領域４７１に電気的に接続されている。
以上、半導体装置７８３によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７８３の形態は、前述の種々の形態例は勿論のこと、第２６〜第４０実施形態にも適用できる。また、半導体装置７８３の形態は、この実施形態に制限されるものではない。半導体装置７８３の形態は、この明細書に開示された全ての実施形態に適用できる。
図１０１は、図５５に対応する領域の断面図であって、本発明の第４２実施形態に係る半導体装置７９０を示す断面図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１０１を参照して、この形態では、アクティブ領域４０６のアクティブ主面４６１および外側領域４０７の外側主面４６２が面一に形成されている。アクティブ領域４０６は、この形態では、ボディ領域４２６によって画定されている。
つまり、ボディ領域４２６は、アクティブ領域４０６にだけｐ型不純物を導入することによって形成されている。ボディ領域４２６のｐ型不純物は、アクティブ領域４０６を選択的に露出させる開口を有するイオン注入マスクを介してＳｉＣ半導体層４０２の第１主面４０３に導入されてもよい。

外側領域４０７には、トレンチダイオード構造７７２が形成されている。トレンチダイオード構造７７２は、ダイオードトレンチ７７３、ダイオード絶縁層７７４およびダイオード電極層７７５を含む。
ダイオードトレンチ７７３は、外側領域４０７においてアクティブ側壁４６４およびＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄの間の領域に形成されている。ダイオードトレンチ７７３は、アクティブ側壁４６４および側面４０５Ａ〜４０５Ｄから間隔を空けて形成されている。

ダイオードトレンチ７７３は、平面視においてアクティブ領域４０６に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。
ダイオードトレンチ７７３の底壁は、ＳｉＣエピタキシャル層４２２内に位置している。ダイオードトレンチ７７３の底壁は、より具体的には、高濃度領域４２２ａに位置している。

ダイオードトレンチ７７３は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されている。より具体的には、ダイオードトレンチ７７３の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置している。
ダイオード絶縁層７７４およびダイオード電極層７７５は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、ダイオードトレンチ７７３内に形成されている。ダイオード絶縁層７７４は、ダイオードトレンチ７７３外（外側主面４６２）において外側絶縁層４８１に連なっている。

ＳｉＣ半導体層４０２の第１主面４０３の表層部においてダイオードトレンチ７７３の内壁に沿う領域には、ダイオード領域４７１および外側ディープウェル領域４７２が形成されている。
ダイオード領域４７１は、平面視においてダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。ダイオード領域４７１は、この形態では、コンタクト領域４５４と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

外側ディープウェル領域４７２は、ダイオードトレンチ７７３に沿って帯状に延びている。ダイオードトレンチ７７３は、この形態では、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）に形成されている。外側ディープウェル領域４７２は、この形態では、ディープウェル領域４５５と同様の態様で、ダイオードトレンチ７７３に沿って形成されている。

トレンチダイオード構造７７２、ダイオード領域４７１および外側ディープウェル領域４７２は、トレンチソース構造４５２、コンタクト領域４５４およびディープウェル領域４５５と共通の工程を経て形成されている。
外側領域４０７には、フィールドリミット構造４７３に代えて、トレンチフィールドリミット構造７７６およびトレンチフィールドリミット構造７８４が形成されている。

トレンチフィールドリミット構造７７６は、トレンチダイオード構造７７２に対してアクティブ領域４０６とは反対側の領域に形成されている。つまり、トレンチフィールドリミット構造７７６は、トレンチダイオード構造７７２に対してＳｉＣ半導体層４０２の側面４０５Ａ〜４０５Ｄ側の領域に形成されている。
トレンチフィールドリミット構造７７６は、外側主面４６２に形成された１つまたは複数（この形態では４個）のフィールドリミットトレンチ７７７を含む。複数のフィールドリミットトレンチ７７７は、アクティブ領域４０６から離れる方向に沿って間隔を空けて形成されている。

複数のフィールドリミットトレンチ７７７は、それぞれ、平面視においてアクティブ領域４０６の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ７７７は、より具体的には、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）にそれぞれ形成されている。
各フィールドリミットトレンチ７７７は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されていてもよい。つまり、各フィールドリミットトレンチ７７７の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。

各フィールドリミットトレンチ７７７内には、フィールドリミット絶縁層７７８およびフィールドリミット導体層７７９が埋め込まれている。フィールドリミット絶縁層７７８およびフィールドリミット導体層７７９は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、フィールドリミットトレンチ７７７内に形成されている。フィールドリミット絶縁層７７８は、フィールドリミットトレンチ７７７外（外側主面４６２）において外側絶縁層４８１に連なっている。

トレンチフィールドリミット構造７７６は、外側主面４６２の表層部に形成された複数のフィールドリミット領域７８０Ａ，７８０Ｂ，７８０Ｃ，７８０Ｄを含む。複数のフィールドリミット領域７８０Ａ〜７８０Ｄは、複数のフィールドリミットトレンチ７７７に対して１対１対応の関係で形成されている。
フィールドリミット領域７８０Ａ〜７８０Ｄは、対応するフィールドリミットトレンチ７７７の側壁および底壁に沿って形成されている。フィールドリミット領域７８０Ａ〜７８０Ｄは、外側ディープウェル領域４７２とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域７８０Ａ〜７８０Ｄの底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３の表層部において、互いに隣り合うフィールドリミット領域７８０Ａ〜７８０Ｄの間の各領域には、ｐ型の不純物領域７８２が形成されている。フィールドリミット領域７８０Ａ〜７８０Ｄは、不純物領域７８２を介して電気的に接続されている。
不純物領域７８２の底部は、フィールドリミット領域７８０Ａ〜７８０Ｄの底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。不純物領域７８２の底部は、ボディ領域４２６の底部と同一深さに位置していてもよい。不純物領域７８２は、ボディ領域４２６のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。

トレンチフィールドリミット構造７８４は、トレンチダイオード構造７７２に対してアクティブ領域４０６側の領域に形成されている。トレンチフィールドリミット構造７８４は、より具体的には、ボディ領域４２６およびトレンチダイオード構造７７２の間の領域に形成されている。
トレンチフィールドリミット構造７８４は、外側主面４６２に形成された１つまたは複数（この形態では４個）のフィールドリミットトレンチ７８５を含む。

複数のフィールドリミットトレンチ７８５は、アクティブ領域４０６から離れる方向に沿って間隔を空けて形成されている。複数のフィールドリミットトレンチ７８５は、それぞれ、平面視においてアクティブ領域４０６の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ７８５は、より具体的には、平面視においてアクティブ領域４０６を取り囲む無端状（四角環状）にそれぞれ形成されている。

各フィールドリミットトレンチ７８５は、ソーストレンチ４４１とほぼ等しい深さ位置に形成されていてもよい。つまり、各フィールドリミットトレンチ７８５の底壁は、ソーストレンチ４４１の底壁とほぼ同一平面上に位置していてもよい。
各フィールドリミットトレンチ７８５内には、フィールドリミット絶縁層７８６およびフィールドリミット導体層７８７が埋め込まれている。フィールドリミット絶縁層７８６およびフィールドリミット導体層７８７は、それぞれ、ゲート絶縁層４３４およびゲート電極層４３５と同様の材料種および同様の態様で、フィールドリミットトレンチ７８５内に形成されている。フィールドリミット絶縁層７８６は、フィールドリミットトレンチ７８５外（外側主面４６２）において外側絶縁層４８１に連なっている。

トレンチフィールドリミット構造７８４は、外側主面４６２の表層部に形成された複数のフィールドリミット領域７８８Ａ，７８８Ｂ，７８８Ｃ，７８８Ｄを含む。複数のフィールドリミット領域７８８Ａ〜７８８Ｄは、複数のフィールドリミットトレンチ７８５に対して１対１対応の関係で形成されている。
フィールドリミット領域７８８Ａ〜７８８Ｄは、対応するフィールドリミットトレンチ７８５の側壁および底壁に沿って形成されている。フィールドリミット領域７８８Ａ〜７８８Ｄは、外側ディープウェル領域４７２とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域７８８Ａ〜７８８Ｄの底部は、外側ディープウェル領域４７２の底部と同一平面上に位置していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３の表層部において、互いに隣り合うフィールドリミット領域７８８Ａ〜７８８Ｄの間の各領域には、ｐ型の不純物領域７８９が形成されている。フィールドリミット領域７８８Ａ〜７８８Ｄは、不純物領域７８９を介して電気的に接続されている。
不純物領域７８９の底部は、フィールドリミット領域７８８Ａ〜７８８Ｄの底部に対してＳｉＣ半導体層４０２の第２主面４０４側の領域に形成されている。不純物領域７８９の底部は、ボディ領域４２６の底部と同一深さに位置していてもよい。不純物領域７８９は、ボディ領域４２６のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。

ＳｉＣ半導体層４０２の第１主面４０３において、ダイオード電極層７７５の上端部に沿う領域には、ダイオードトレンチ７７３に連通するダイオードサブトレンチ７８１が形成されている。ダイオードサブトレンチ７８１は、ダイオードトレンチ７７３の側壁の一部を形成している。
ダイオードサブトレンチ７８１は、この形態では、平面視においてダイオード電極層７７５の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ７８１は、ダイオード電極層７７５の上端部を縁取っている。

ダイオードサブトレンチ７８１は、ダイオード絶縁層７７４の一部を掘り下げることによって形成されている。ダイオードサブトレンチ７８１は、より具体的には、ＳｉＣ半導体層４０２の第１主面４０３からダイオード絶縁層７７４の上端部およびダイオード電極層７７５の上端部を掘り下げることによって形成されている。
ダイオード電極層７７５の上端部は、ダイオード電極層７７５の下端部に対して括れた形状を有している。ダイオード電極層７７５の下端部は、ダイオード電極層７７５においてダイオードトレンチ７７３の底壁側に位置する部分である。ダイオード電極層７７５の上端部の第１方向幅は、ダイオード電極層７７５の下端部の第１方向幅未満であってもよい。

ダイオードサブトレンチ７８１は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ダイオードサブトレンチ７８１の底壁は、ＳｉＣ半導体層４０２の第２主面４０４に向かう凸湾曲状に形成されていてもよい。
ダイオードサブトレンチ７８１の内壁からは、ダイオード領域４７１、ダイオード電極層７７５およびダイオード領域４７１が露出している。ダイオードサブトレンチ７８１の底壁からは、少なくともダイオード絶縁層７７４が、露出している。ダイオード絶縁層７７４の上端部は、ＳｉＣ半導体層４０２の第１主面４０３よりも下方に位置している。

各ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３からダイオードサブトレンチ７８１の内方に向かって下り傾斜した傾斜部を含む。ダイオードサブトレンチ７８１の開口エッジ部は、ＳｉＣ半導体層４０２の第１主面４０３およびダイオードサブトレンチ７８１の側壁を接続する角部である。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１によって形成されている。

ダイオードサブトレンチ７８１の傾斜部は、この形態では、ＳｉＣ半導体層４０２の内方に向かう凹湾曲状に形成されている。ダイオードサブトレンチ７８１の傾斜部は、ダイオードサブトレンチ７８１の内方に向かう凸湾曲状に形成されていてもよい。
ダイオードコンタクト孔４９４は、トレンチダイオード構造７７２に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。ダイオードコンタクト孔４９４は、ダイオード電極層７７５、ダイオード領域４７１およびダイオードサブトレンチ７８１を露出させている。ダイオードコンタクト孔４９４の開口エッジ部は、ダイオードコンタクト孔４９４内に向かう凸湾曲状に形成されている。

主面ソース電極４０９のうちのソース引き回し配線４１４は、層間絶縁層４９１の上からダイオードコンタクト孔４９４に入り込んでいる。ソース引き回し配線４１４は、ダイオードコンタクト孔４９４およびダイオードサブトレンチ７８１内において、ダイオード電極層７７５およびダイオード領域４７１に電気的に接続されている。
以上、半導体装置７９０によっても半導体装置４０１に対して述べた効果と同様の効果を奏することができる。

半導体装置７９０の形態は、前述の種々の形態例は勿論のこと、第２６〜第４１実施形態にも適用できる。また、半導体装置７９０の形態は、この実施形態に制限されるものではない。半導体装置７９０の形態は、この明細書に開示された全ての実施形態に適用できる。
図１０２は、図５１に対応する領域の拡大図であって、本発明の第４３実施形態に係る半導体装置７９１を示す拡大図である。図１０３は、図１０２に示すCIII-CIII線に沿う断面図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１０２および図１０３を参照して、半導体装置７９１は、アクティブ領域４０６においてＳｉＣ半導体層４０２の第１主面４０３に形成された外側ゲートトレンチ７９２を含む。外側ゲートトレンチ７９２は、アクティブ領域４０６（アクティブ側壁４６４）の周縁部に沿って帯状に延びる
外側ゲートトレンチ７９２は、ＳｉＣ半導体層４０２の第１主面４０３においてゲートフィンガー４１１（外側ゲートフィンガー４１１Ａ）の直下の領域に形成されている。外側ゲートトレンチ７９２は、ゲートフィンガー４１１（外側ゲートフィンガー４１１Ａ）に沿って延びている。

外側ゲートトレンチ７９２は、より具体的には、アクティブ領域４０６の内方領域を３方向から区画するように、ＳｉＣ半導体層４０２の３つの側面４０５Ａ，４０５Ｂ，４０５Ｄに沿って形成されている。外側ゲートトレンチ７９２は、アクティブ領域４０６の内方領域を取り囲む無端状（たとえば四角環状）に形成されていてもよい。
外側ゲートトレンチ７９２は、各ゲートトレンチ４３１のコンタクトトレンチ部４３１ｂに連通している。これにより、外側ゲートトレンチ７９２およびゲートトレンチ４３１は、一つのトレンチによって形成されている。

外側ゲートトレンチ７９２には、ゲート配線層４３６が埋め込まれている。ゲート配線層４３６は、ゲートトレンチ４３１および外側ゲートトレンチ７９２の連通部においてゲート電極層４３５に接続されている。
外側ゲートトレンチ７９２には、ゲート配線層４３６の上端部を被覆する低抵抗電極層６３２（図６８等も併せて参照）が形成されていてもよい。この場合、ゲート電極層４３５を被覆する低抵抗電極層６３２およびゲート配線層４３６を被覆する低抵抗電極層６３２は、一つのトレンチ内に位置する。

以上、半導体装置７９１によっても、半導体装置４０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置７９１によれば、ゲート配線層４３６をＳｉＣ半導体層４０２の第１主面４０３の上に引き出す必要がない。
これにより、ゲートトレンチ４３１や外側ゲートトレンチ７９２の開口エッジ部において、ゲート配線層４３６がゲート絶縁層４３４を挟んでＳｉＣ半導体層４０２に対向することを抑制できる。その結果、ゲートトレンチ４３１の開口エッジ部における電界の集中を抑制できる。

半導体装置７９１の形態は、前述の種々の形態例は勿論のこと、第２６〜第４２実施形態にも適用できる。また、半導体装置７９１の形態は、この実施形態に制限されるものではない。半導体装置７９１の形態は、この明細書に開示された全ての実施形態に適用できる。
図１０４は、図５３に対応する領域の拡大図であって、本発明の第４４実施形態に係る半導体装置８０１を示す拡大図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１０４を参照して、ゲートトレンチ４３１は、この形態では、平面視において第１方向Ｘに沿って延びる複数のゲートトレンチ４３１、および、第２方向Ｙに沿って延びる複数のゲートトレンチ４３１を一体的に含む格子形状に形成されている。
ＳｉＣ半導体層４０２の第１主面４０３には、ゲートトレンチ４３１によって複数のセル領域８０２が行列状に区画されている。各セル領域８０２は、平面視において四角形状に形成されている。ソーストレンチ４４１は、複数のセル領域８０２にそれぞれ形成されている。ソーストレンチ４４１は、平面視において四角形状に形成されていてもよい。

図１０４のLII-LII線に沿う断面図は、図５２に示す断面図に対応している。図１０４のLIII-LIII線に沿う断面図は、図５３に示す断面図に対応している。
以上、半導体装置８０１によっても、半導体装置４０１に対して述べた効果と同様の効果を奏することができる。
半導体装置８０１の形態は、前述の種々の形態例は勿論のこと、第２６〜第４３実施形態にも適用できる。また、半導体装置８０１の形態は、この実施形態に制限されるものではない。半導体装置８０１の形態は、この明細書に開示された全ての実施形態に適用できる。

図１０５は、図５４に対応する領域の拡大図であって、本発明の第４５実施形態に係る半導体装置８１１を示す拡大図である。以下では、半導体装置４０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１０５を参照して、ＳｉＣエピタキシャル層４２２は、この形態では、高濃度領域４２２ａ、低濃度領域４２２ｂ、ならびに、高濃度領域４２２ａおよび低濃度領域４２２ｂの間に介在する濃度勾配領域４２２ｃを含む。

濃度勾配領域４２２ｃは、ＳｉＣエピタキシャル層４２２において、アクティブ領域４０６に加えて外側領域４０７にも形成されている。濃度勾配領域４２２ｃは、ＳｉＣエピタキシャル層４２２の全域に形成されている。
濃度勾配領域４２２ｃは、高濃度領域４２２ａから低濃度領域４２２ｂに向けてｎ型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域４２２ｃは、低濃度領域４２２ｂから高濃度領域４２２ａに向けてｎ型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域４２２ｃは、高濃度領域４２２ａおよび低濃度領域４２２ｂの間の領域においてｎ型不純物濃度の急激な変動を抑制する。

ＳｉＣエピタキシャル層４２２が濃度勾配領域４２２ｃを含む場合、高濃度領域４２２ａのｎ型不純物濃度は、低濃度領域４２２ｂのｎ型不純物濃度の１．５倍以上５倍以下であることが好ましい。高濃度領域４２２ａのｎ型不純物濃度は、低濃度領域４２２ｂのｎ型不純物濃度の３倍以上５倍以下であってもよい。
濃度勾配領域４２２ｃの厚さは、０．５μｍ以上２．０μｍであってもよい。濃度勾配領域４２２ｃの厚さは、０．５μｍ以上１．０μｍであってもよい。濃度勾配領域４２２ｃの厚さは、１．０μｍ以上１．５μｍであってもよい。濃度勾配領域４２２ｃの厚さは、１．５μｍ以上２．０μｍであってもよい。

具体的な説明は省略されるが、前述のゲートトレンチ４３１、ソーストレンチ４４１、ディープウェル領域４５５および外側ディープウェル領域４７２等は、高濃度領域４２２ａに形成されている。
つまり、前述のゲートトレンチ４３１、ソーストレンチ４４１、ディープウェル領域４５５および外側ディープウェル領域４７２等は、ＳｉＣ半導体層４０２において高濃度領域４２２ａおよび濃度勾配領域４２２ｃの境界領域に対して第１主面４０３側の領域に形成されている。

以上、半導体装置８１１によっても、半導体装置４０１に対して述べた効果と同様の効果を奏することができる。
半導体装置８１１の形態は、前述の種々の形態例は勿論のこと、第２６〜第４４実施形態にも適用できる。また、半導体装置８１１の形態は、この実施形態に制限されるものではない。半導体装置８１１の形態は、この明細書に開示された全ての実施形態に適用できる。

たとえば、半導体装置８１１の濃度勾配領域４２２ｃが前述の第７〜第２５実施形態に組み込まれた場合、高濃度領域１１２ａおよび低濃度領域１１２ｂの間に介在する濃度勾配領域（４２２ｃ）を含むＳｉＣエピタキシャル層１１２（ＳｉＣ半導体層１０２）が形成される（図１１〜図４８も併せて参照）。
図１０６は、前述の第１〜第４５実施形態に係る半導体装置のいずれか１つを組み込むことができる半導体パッケージ１００１を、封止体１００７を透過して示す斜視図である。

半導体パッケージ１００１は、半導体チップ１００２、パッド部１００３、ヒートスプレッダ１００４、複数（この形態では３本）の端子１００５、複数（この形態では３本）の導線１００６および封止体１００７を含む。前述の第１〜第４５実施形態に係る半導体装置のいずれか１つが、半導体チップ１００２として適用される。
パッド部１００３は、金属板を含む。パッド部１００３は、アルミニウムや銅等を含んでいてもよい。パッド部１００３は、平面視において四角形状に形成されている。パッド部１００３は、半導体チップ１００２の平面面積以上の平面面積を有している。半導体チップ１００２のドレインパッド１１３は、ダイボンディングによってパッド部１００３に電気的に接続されている。

ヒートスプレッダ１００４は、パッド部１００３の一辺に接続されている。この形態では、パッド部１００３およびヒートスプレッダ１００４が、一枚の金属板によって形成されている。ヒートスプレッダ１００４には、貫通孔１００４ａが形成されている。貫通孔１００４ａは、円形状に形成されている。
複数の端子１００５は、パッド部１００３に対してヒートスプレッダ１００４とは反対側の辺に沿って配列されている。複数の端子１００５は、それぞれ帯状に延びる金属板を含む。端子１００５は、アルミニウムや銅等を含んでいてもよい。複数の端子１００５は、第１端子１００５Ａ、第２端子１００５Ｂおよび第３端子１００５Ｃを含む。

第１端子１００５Ａ、第２端子１００５Ｂおよび第３端子１００５Ｃは、パッド部１００３に対してヒートスプレッダ１００４とは反対側の辺に沿って間隔を空けて配列されている。
第１端子１００５Ａ、第２端子１００５Ｂおよび第３端子１００５Ｃは、それらの配列方向に直交する方向に沿って帯状に延びている。第２端子１００５Ｂおよび第３端子１００５Ｃは、第１端子１００５Ａを両側から挟み込んでいる。

複数の導線１００６は、ボンディングワイヤ等であってもよい。複数の導線１００６は、この形態では、導線１００６Ａ，導線１００６Ｂおよび導線１００６Ｃを含む。
導線１００６Ａは、半導体チップ１００２のゲートパッド１０８および第１端子１００５Ａに電気的に接続されている。導線１００６Ｂは、半導体チップ１００２のソースパッド１１０および第２端子１００５Ｂに電気的に接続されている。導線１００６Ｃは、パッド部１００３および第３端子１００５Ｃに電気的に接続されている。

封止体１００７は、ヒートスプレッダ１００４および複数の端子１００５の一部を露出させるように、半導体チップ１００２、パッド部１００３および複数の導線１００６を封止している。封止体１００７は、封止樹脂を含む。封止体１００７は、直方体形状に形成されている。
半導体パッケージ１００１の形態は、図１０４に示される形態に制限されない。半導体パッケージ１００１としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、または、ＳＯＪ（Small Outline J-leaded Package）、もしくは、これらに類する種々の半導体パッケージが適用されてもよい。

本発明の第２６〜第４５実施形態について説明したが、本発明の第２６〜第４１実施形態は、さらに他の形態で実施することもできる。
前述の第２７〜第３０実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層４３５およびゲート配線層４３６が形成された例について説明した。
しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層４３５およびゲート配線層４３６は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。

低抵抗電極層６３２は、ゲート電極層４３５（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層６３２は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
前述の第２６〜第４５実施形態では、ソース絶縁層４４２（ポリシリコン）がソース絶縁層４４２を挟んでソーストレンチ４４１に埋め込まれた例について説明した。しかし、ソース絶縁層４４２（ポリシリコン）は、ソース絶縁層４４２を介さずに、ソーストレンチ４４１に直接埋め込まれてもよい。

前述の第２６〜第４５実施形態では、ＳｉＣ半導体層４０２が、ＳｉＣ半導体基板４２１およびＳｉＣエピタキシャル層４２２を含む積層構造を有している例について説明した。しかし、ＳｉＣ半導体層４０２は、ＳｉＣ半導体基板４２１からなる単層構造を有していてもよい。ＳｉＣ半導体層４０２は、ＳｉＣエピタキシャル層４２２からなる単層構造を有していてもよい。

前述の第２６〜第４５実施形態において、４Ｈ−ＳｉＣ単結晶製のＳｉＣ半導体層４０２に代えて、２Ｈ−ＳｉＣ単結晶製、６Ｈ−ＳｉＣ単結晶製または３Ｃ−ＳｉＣ単結晶製のＳｉＣ半導体層（４０２）が採用されてもよい。
前述の第２６〜第４５実施形態において、４Ｈ−ＳｉＣ単結晶製のＳｉＣ半導体層４０２に代えて、Ｓｉ（シリコン）製のＳｉ半導体層（４０２）が採用されてもよい。Ｓｉ半導体層（４０２）は、Ｓｉ製のＳｉ半導体基板（４２１）およびＳｉ製のＳｉエピタキシャル層（４２２）を含む積層構造を有していてもよい。

前述の第２６〜第４５実施形態では、エピタキシャル成長法によって、高濃度領域４２２ａおよび低濃度領域４２２ｂを有するＳｉＣエピタキシャル層４２２が形成される例について説明した。しかし、ＳｉＣエピタキシャル層４２２は、以下のような工程によっても形成され得る。
まず、エピタキシャル成長法によって比較的低いｎ型不純物濃度を有するＳｉＣエピタキシャル層４２２を形成する。次に、イオン注入法によって、ＳｉＣエピタキシャル層４２２の表層部にｎ型不純物を導入する。これにより、高濃度領域４２２ａおよび低濃度領域４２２ｂを有するＳｉＣエピタキシャル層１１２が形成される。

前述の第２６〜第４５実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
前述の第２６〜第４５実施形態において、ｎ^＋型のＳｉＣ半導体基板４２１に代えて、ｐ^＋型のＳｉＣ半導体基板（４２１）が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。

この場合、ＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、ＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。ＭＩＳＦＥＴに代えてＩＧＢＴが採用された場合であっても、前述の第２６〜第４１実施形態において述べた効果と同様の効果を奏することができる。
前述の第２６〜第４５実施形態では、ドレインパッド４２３が、Ｔｉ層（６９６）、Ｎｉ層（６９７）、Ａｕ層（６９８）および／またはＡｇ層（６９９）を含む例について説明した。しかし、ドレインパッド４２３は、Ｔｉ層（６９６）、Ｎｉ層（６９７）、Ａｕ層（６９８）および／またはＡｇ層（６９９）に代えてまたはこれに加えて、Ａｌ層を含んでいてもよい。

また、ドレインパッド４２３は、Ｔｉ層（６９６）、Ｎｉ層（６９７）、Ａｕ層（６９８）、Ａｇ層（６９９）およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。また、ドレインパッド４２３は、Ａｌ層を含む単層構造を有していてもよい。
前述の第１〜第４５実施形態では、ＳｉＣを主たる材料とした半導体装置について説明した。しかし、前述の第１〜第４５実施形態は、ＳｉＣとは異なる半導体材料を用いた半導体装置にも適用できる。

たとえば、前述の第１〜第４５実施形態は、ＳｉＣに代えて化合物半導体材料が採用された縦型ＭＩＳＦＥＴを備えた化合物半導体装置にも適用できる。化合物半導体装置に採用され得る化合物半導体材料としては、窒化ガリウム（ＧａＮ）および酸化ガリウム（Ｇａ_２Ｏ_３）のいずれか一方または双方を例示できる。
化合物半導体装置では、ＳｉＣ半導体層２，１０２，４０２に代えてＧａＮ半導体層が適用されてもよい。また、この場合、酸化シリコンを含むゲート絶縁層１３，１３１，４３４が採用されてもよい。

ゲート絶縁層１３，１３１，４３４の絶縁材料として、酸化シリコンに代えてまたはこれに加えて、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種が採用されてもよい。
また、化合物半導体ＭＩＳＦＥＴでは、ｐ型不純物（アクセプタ）として、マグネシウムが採用されてもよい。また、ｎ型不純物（ドナー）として、ゲルマニウム（Ｇｅ）、酸素（Ｏ）またはケイ素（Ｓｉ）が採用されてもよい。その他の構成は、第１〜第４５実施形態において説明した構成と同様である。

この明細書は、第１〜第４５実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１〜第４５実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。
つまり、第１〜第４５実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。また、図１〜図１０６に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。

以下、図１０７および図１０８を参照して、第１〜第４５実施形態に適用される４Ｈ−ＳｉＣ単結晶、ならびに、４Ｈ−ＳｉＣ単結晶の結晶面および結晶方向について補足する。図１０７は、第１〜第４５実施形態に適用される４Ｈ−ＳｉＣ単結晶の単位セルを示す図である。図１０８は、図１０７に示す４Ｈ−ＳｉＣ単結晶の単位セル（以下、単に「単位セル」という。）のシリコン面を示す平面図である。

図１０７および図１０８を参照して、単位セルは、１つのＳｉ原子に対して４つのＣ原子が四面体配列（正四面体配列）の関係で結合された四面体構造を含む。単位セルは、四面体構造が４層周期で積層された原子配列を有している。単位セルは、正六角形のシリコン面、正六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する６つの側面を有する六角柱構造を有している。

シリコン面は、Ｓｉ原子によって終端された終端面である。シリコン面では、正六角形の６つの頂点に１つのＳｉ原子がそれぞれ位置し、正六角形の中心に１つのＳｉ原子が位置している。
カーボン面は、Ｃ原子によって終端された終端面である。カーボン面では、正六角形の６つの頂点に１つのＣ原子がそれぞれ位置し、正六角形の中心に１つのＣ原子が位置している。

単位セルの結晶面は、ａ１軸、ａ２軸、ａ３軸およびｃ軸を含む４つの座標軸（ａ１，ａ２，ａ３，ｃ）によって定義される。４つの座標軸のうちのａ３の値は、−（ａ１＋ａ２）の値をとる。以下、六方晶の終端面の一例としてのシリコン面を基準にして、４Ｈ−ＳｉＣ単結晶の結晶面について説明する。
ａ１軸、ａ２軸およびａ３軸は、シリコン面をｃ軸から見た平面視において、中心に位置するＳｉ原子を基準に、最近接するＳｉ原子の配列方向（以下、単に「最近接原子方向」という。）に沿ってそれぞれ設定されている。ａ１軸、ａ２軸およびａ３軸は、それぞれ、Ｓｉ原子の配列に倣って１２０°ずつ角度をずらして設定されている。

ｃ軸は、中心に位置するＳｉ原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、（０００１）面である。カーボン面は、（０００−１）面である。
六角柱の側面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に沿う６つの結晶面を含む。六角柱の側面は、より具体的には、最近接するＳｉ原子によって形成された６つの結晶面を含む。

六角柱の側面は、シリコン面をｃ軸から見た平面視において、ａ１軸の先端から時計回りに（１０−１０）面、（０１−１０）面、（−１１００）面、（−１０１０）面、（０−１１０）面および（１−１００）面を含む。
六角柱の対角は、シリコン面をｃ軸から見た平面視において最近接原子方向に交差する交差方向（以下、単に「最近接原子方向の交差方向」という。）に沿う６つの結晶面を含む。六角柱の対角は、より具体的には、最近接しないＳｉ原子によって形成された６つの結晶面を含む。中心に位置するＳｉ原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向に直交する直交方向となる。

六角柱の対角は、シリコン面をｃ軸から見た平面視において、（１１−２０）面、（−２１１０）面、（１−２−１０）面、（−１−１２０）面、（２−１−１０）面および（−１２−１０）面を含む。
単位セルの結晶方向は、結晶面の法線方向によって定義される。（１０−１０）面の法線方向は［１０−１０］方向である。（０１−１０）面の法線方向は［０１−１０］方向である。（−１１００）面の法線方向は［−１１００］方向である。（−１０１０）面の法線方向は［−１０１０］方向である。（０−１１０）面の法線方向は［０−１１０］方向である。（１−１００）面の法線方向は［１−１００］方向である。

（１１−２０）面の法線方向は［１１−２０］方向である。（−２１１０）面の法線方向は［−２１１０］方向である。（１−２−１０）面の法線方向は［１−２−１０］方向である。（−１−１２０）面の法線方向は［−１−１２０］方向である。（２−１−１０）面の法線方向は［２−１−１０］方向である。（−１２−１０）面の法線方向は［−１２−１０］方向である。

六方晶は６回対称であり、６０°毎に等価な結晶面および等価な結晶方向が存在している。たとえば、（１０−１０）面、（０１−１０）面、（−１１００）面、（−１０１０）面、（０−１１０）面および（１−１００）面は、等価な結晶面を形成している。
また、［０１−１０］方向、［−１１００］方向、［−１０１０］方向、［０−１１０］方向、［１−１００］方向および［１０−１０］方向は、等価な結晶方向を形成している。また、［１１−２０］方向、［−１２−１０］方向、［−２１１０］方向、［−１−１２０］方向、［１−２１０］方向および［２−１−１０］方向は、等価な結晶方向を形成している。

ｃ軸は、［０００１］方向（［０００−１］方向）である。ａ１軸は、［２−１−１０］方向（［−２１１０］方向）である。ａ２軸は、［−１２−１０］方向（［１−２１０］方向）である。ａ３軸は、［−１−１２０］方向（［１１−２０］方向）である。
［０００１］方向および［０００−１］方向は、単にｃ軸と称されることがある。（０００１）面および（０００−１）面は、単にｃ面と称されることがある。［１１−２０］方向および［−１−１２０］方向は、単にａ軸と称されることがある。［１−１００］方向および［−１１００］方向は、単にｍ軸と称されることがある。（１−１００）面および（−１１００）面は、単にｍ面と称されることがある。

以下、この明細書および図面から抽出される特徴の例を示す。
［Ａ１］第１主面および前記第１主面とは反対側の第２主面を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記第１主面に形成された半導体素子と、前記ＳｉＣ半導体層の前記第２主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記ＳｉＣ半導体層の前記第２主面の面方向の一つである第１方向から見た第１方向視において互いに重なる第１部分を有する隆起部群と、前記ＳｉＣ半導体層の前記第２主面の上に形成され、前記隆起部群に接続された電極と、を含む、半導体装置。

この半導体装置によれば、隆起部群によって第２主面に対する電極の接続面積を増加させることができる。これにより、電気的特性を向上できる。
［Ａ２］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第１方向視において前記第１部分から離間して形成され、かつ、前記第１方向視において互いに重なる第２部分を有している、Ａ１に記載の半導体装置。

［Ａ３］前記隆起部群は、前記ＳｉＣ半導体層の前記第１主面の面方向の一つであり、前記第１方向に交差する第２方向に沿って間隔を空けて複数形成されている、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］互いに隣り合う複数の前記隆起部群の間の距離は、１００μｍ以下である、Ａ３に記載の半導体装置。

［Ａ５］前記距離は、５０μｍ以下である、Ａ４に記載の半導体装置。
［Ａ６］前記距離は、２０μｍ以下である、Ａ４またはＡ５に記載の半導体装置。
［Ａ７］前記隆起部群は、前記ＳｉＣ半導体層の前記第２主面において、前記第１方向に直交する方向に関して、１０μｍ以上２００μｍ以下の範囲に形成されている、Ａ１〜Ａ６のいずれか一つに記載の半導体装置。

［Ａ８］前記範囲は、５０μｍ以上１５０μｍ以下である、Ａ７に記載の半導体装置。
［Ａ９］前記範囲は、８０μｍ以上１２０μｍ以下である、Ａ７またはＡ８に記載の半導体装置。
［Ａ１０］前記ＳｉＣ半導体層は、４Ｈ−ＳｉＣを含み、前記第１方向は、前記４Ｈ−ＳｉＣの［１１−２０］方向である、Ａ１〜Ａ９のいずれか一つに記載の半導体装置。

［Ａ１１］前記ＳｉＣ半導体層は、４Ｈ−ＳｉＣを含み、前記第１方向は、前記４Ｈ−ＳｉＣの［１−１００］方向である、Ａ１〜Ａ９のいずれか一つに記載の半導体装置。
［Ａ１２］前記ＳｉＣ半導体層は、前記４Ｈ−ＳｉＣの（０００１）面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している、Ａ１０またはＡ１１に記載の半導体装置。

［Ａ１３］前記オフ角は、０°以上４°以下である、Ａ１２に記載の半導体装置。
［Ａ１４］前記オフ角は、０°を超えて４°未満である、Ａ１２またはＡ１３に記載の半導体装置。
［Ａ１５］前記電極は、Ｔｉ，Ｎｉ，ＡｕまたはＡｇのうちの少なくとも１種を含む、Ａ１〜Ａ１４のいずれか一つに記載の半導体装置。

［Ａ１６］前記電極は、前記隆起部群に接するＴｉ層を含む、Ａ１〜Ａ１５のいずれか一つに記載の半導体装置。
［Ａ１７］前記電極は、前記隆起部群に接するＮｉ層を含む、Ａ１〜Ａ１５のいずれか一つに記載の半導体装置。
［Ａ１８］前記ＳｉＣ半導体層の前記第２主面に形成された溝をさらに含む、Ａ１〜Ａ１７のいずれか一つに記載の半導体装置。

［Ａ１９］前記溝は、前記隆起部群に交差する部分を含む、Ａ１８に記載の半導体装置。
［Ａ２０］前記隆起部群は、前記ＳｉＣ半導体層の前記第２主面の法線方向から見た平面視において、複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、Ａ１８またはＡ１９に記載の半導体装置。

［Ａ２１］前記半導体素子は、電界効果トランジスタを含む、Ａ１〜Ａ２０のいずれか一つに記載の半導体装置。
［Ｂ１］第１主面および前記第１主面とは反対側の第２主面を有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記第１主面に形成された半導体素子と、前記ＳｉＣ半導体層の前記第２主面において互いに間隔を空けて形成された複数の隆起部を含む隆起部群と、前記ＳｉＣ半導体層の前記第２主面において前記隆起部群に直接接続された電極と、を含む、半導体装置。

この半導体装置によれば、隆起部群によって第２主面に対する電極の接続面積を増加させることができる。これにより、電気的特性を向上できる。また、この半導体装置によれば、電極が隆起部群に直接接続されているので、接続不良に起因する抵抗値の増加を抑制できる。
［Ｂ２］前記電極は、シリサイド層を介さずに前記隆起部群に接続されている、Ｂ１に記載の半導体装置。

［Ｂ３］前記電極は、カーボン層を介さずに前記隆起部群に接続されている、Ｂ１またはＢ２に記載の半導体装置。
［Ｂ４］前記電極は、Ｔｉ，Ｎｉ，ＡｕまたはＡｇのうちの少なくとも１種を含む、Ｂ１〜Ｂ３のいずれか一つに記載の半導体装置。
［Ｂ５］前記電極は、前記隆起部群に接するＴｉ層を含む、Ｂ１〜Ｂ４のいずれか一つに記載の半導体装置。

［Ｂ６］前記電極は、前記隆起部群に接するＮｉ層を含む、Ｂ１〜Ｂ４のいずれか一つに記載の半導体装置。
［Ｂ７］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記ＳｉＣ半導体層の前記第２主面の面方向の一つである第１方向から見た第１方向視において互いに重なる第１部分を有している、Ｂ１〜Ｂ６のいずれか一つに記載の半導体装置。

［Ｂ８］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第１方向視において前記第１部分から離間して形成され、かつ、前記第１方向視において互いに重なる第２部分を有している、Ｂ７に記載の半導体装置。
［Ｂ９］前記隆起部群は、前記ＳｉＣ半導体層の前記第１主面の面方向の一つであり、前記第１方向に交差する第２方向に沿って間隔を空けて複数形成されている、Ｂ７またはＢ８に記載の半導体装置。

［Ｂ１０］互いに隣り合う複数の前記隆起部群の間の距離は、１００μｍ以下である、Ｂ９に記載の半導体装置。
［Ｂ１１］前記距離は、５０μｍ以下である、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記距離は、２０μｍ以下である、Ｂ１０またはＢ１１に記載の半導体装置。

［Ｂ１３］前記ＳｉＣ半導体層は、４Ｈ−ＳｉＣを含み、前記第１方向は、４Ｈ−ＳｉＣの［１１−２０］方向である、Ｂ７〜Ｂ１２のいずれか一つに記載の半導体装置。
［Ｂ１４］前記ＳｉＣ半導体層は、４Ｈ−ＳｉＣを含み、前記第１方向は、４Ｈ−ＳｉＣの［１−１００］方向である、Ｂ７〜Ｂ１２のいずれか一つに記載の半導体装置。
［Ｂ１５］前記ＳｉＣ半導体層は、４Ｈ−ＳｉＣの（０００１）面から［１１−２０］方向に対して１０°以内の角度で傾斜したオフ角を有している、Ｂ１３またはＢ１４に記載の半導体装置。

［Ｂ１６］前記オフ角は、０°以上４°以下である、Ｂ１５に記載の半導体装置。
［Ｂ１７］前記オフ角は、０°を超えて４°未満である、Ｂ１５またはＢ１６に記載の半導体装置。
［Ｂ１８］前記隆起部群は、前記ＳｉＣ半導体層の前記第２主面において、前記第１方向に直交する方向に関して、１０μｍ以上２００μｍ以下の範囲に形成されている、Ｂ７〜Ｂ１７のいずれか一つに記載の半導体装置。

［Ｂ１９］前記範囲は、５０μｍ以上１５０μｍ以下である、Ｂ１８に記載の半導体装置。
［Ｂ２０］前記範囲は、８０μｍ以上１２０μｍ以下である、Ｂ１８またはＢ１４に記載の半導体装置。
［Ｂ２１］前記ＳｉＣ半導体層の前記第２主面に形成された溝をさらに含む、Ｂ１〜Ｂ２０のいずれか一つに記載の半導体装置。

［Ｂ２２］前記溝は、前記隆起部群に交差する部分を含む、Ｂ２１に記載の半導体装置。
［Ｂ２３］前記隆起部群は、前記ＳｉＣ半導体層の前記第２主面の法線方向から見た平面視において、複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、Ｂ２１またはＢ２２に記載の半導体装置。

［Ｂ２４］前記半導体素子は、電界効果トランジスタを含む、Ｂ１〜Ｂ２３のいずれか一つに記載の半導体装置。
［Ｃ１］ゲートトレンチが形成された主面を有するＳｉＣ半導体層と、前記ゲートトレンチの内壁に沿って形成されたゲート絶縁層と、ｐ型不純物が添加されたｐ型ポリシリコンを含み、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込まれたゲート電極層と、前記ゲート電極層のシート抵抗未満のシート抵抗を有する導電材料を含み、前記ゲート電極層を被覆する低抵抗電極層と、を含む、ＳｉＣ半導体装置。

ＳｉＣ（炭化シリコン）を備えたＳｉＣ半導体装置において、低電圧印加時における誤動作を抑制する一つの手法として、ゲート閾値電圧を敢えて増加させることが考えられる。Ｓｉ（シリコン）を備えたＳｉ半導体装置では、たとえば半導体層に形成されたｐ型ボディ領域のｐ型不純物濃度を高くすることにより、ゲート閾値電圧を増加させることができる。

しかし、ＳｉＣ半導体装置は、Ｓｉ半導体装置に比べてチャネル移動度（キャリア移動度とも称される）が低いという性質を有している。したがって、ＳｉＣ半導体装置では、ｐ型ボディ領域のｐ型不純物濃度を高くするとチャネル抵抗が著しく増加する。
その一方、ＳｉＣ半導体装置では、ｐ型ボディ領域のｐ型不純物濃度を低くするとゲート閾値電圧が低下するという背反を生じる。したがって、Ｓｉ半導体装置で採用される手法は、ＳｉＣ半導体装置に適用することはできない。

トレンチゲート電極構造を備えたＳｉＣ半導体装置では、ゲート電極層の材料を、ｎ型不純物が添加されたｎ型ポリシリコンからｐ型不純物が添加されたｐ型ポリシリコンに変更することが考えられる。ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有しており、ｐ型ポリシリコンをゲートトレンチに埋め込むだけで、ゲート閾値電圧を増加させることができる。

しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍高いシート抵抗を有している。そのため、ゲート電極層の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってスイッチング時のエネルギ損失が著しく増大する。
とりわけ、トレンチゲート電極構造では、ゲート電極層をゲートトレンチに埋め込まなければならないため、プレーナゲート構造とは異なる製造難易度が求められる上に、ゲート電極層の電極材料の選択肢も制限される。そのため、トレンチゲート電極構造という限られた設計範囲では、ゲート電極層の電極材料としてｐ型ポリシリコンを採用する余地はなく、ｎ型ポリシリコンを選択せざるを得ない。

このような問題もあり、ｐ型ポリシリコンを含むトレンチゲート電極構造を備えた形態において、ゲート閾値電圧の増加およびゲート抵抗の低減の両立を試みる研究も十分になされていないという実情が存する。
このＳｉＣ半導体装置によれば、ゲートトレンチにゲート絶縁層を挟んでゲート電極層が埋め込まれたトレンチゲート電極構造が形成されている。このトレンチゲート電極構造では、ゲート電極層が低抵抗電極層によって被覆されている。

ゲート電極層は、ｐ型ポリシリコンを含む。これにより、ゲート閾値電圧を増加させることができる。また、低抵抗電極層は、ｐ型ポリシリコンのシート抵抗未満のシート抵抗を有する導電材料を含む。これにより、ゲート抵抗の低減を図ることができる。
［Ｃ２］前記低抵抗電極層は、前記ｐ型ポリシリコンが金属材料によってシリサイド化されたポリサイド層を含む、Ｃ１に記載のＳｉＣ半導体装置。

［Ｃ３］前記ポリサイド層は、ＴｉＳｉ、ＴｉＳｉ_２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ_２、ＭｏＳｉ_２またはＷＳｉ_２のうちの少なくとも１種を含む、Ｃ２に記載のＳｉＣ半導体装置。
［Ｃ４］前記低抵抗電極層は、膜状に形成されている、Ｃ１〜Ｃ３のいずれか一つに記載のＳｉＣ半導体装置。

［Ｃ５］前記低抵抗電極層の厚さは、前記ゲート電極層の厚さ以下である、Ｃ１〜Ｃ４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ６］前記ゲート絶縁層は、前記ゲートトレンチの側壁に沿って形成された第１領域、および、前記ゲートトレンチの底壁に沿って形成された第２領域を含み、前記ゲート絶縁層の前記第２領域の厚さは、前記ゲート絶縁層の前記第１領域の厚さ以上である、Ｃ１〜Ｃ５のいずれか一つに記載のＳｉＣ半導体装置。

［Ｃ７］前記ゲート絶縁層は、前記ＳｉＣ半導体層の主面を被覆する第３領域を有しており、前記ゲート絶縁層の前記第３領域の厚さは、前記ゲート絶縁層の前記第１領域の厚さ以上である、Ｃ６に記載のＳｉＣ半導体装置。
［Ｃ８］前記ゲートトレンチは、前記ＳｉＣ半導体層の主面および前記ゲートトレンチの側壁を接続する開口エッジ部において、前記ゲートトレンチの内方に向けて湾曲した湾曲部を有している、Ｃ１〜Ｃ７のいずれか一つに記載のＳｉＣ半導体装置。

［Ｃ９］前記ゲートトレンチは、前記ＳｉＣ半導体層の主面および前記ゲートトレンチの側壁を接続する開口エッジ部において、前記ＳｉＣ半導体層の主面から前記ゲートトレンチの側壁に向けて下り傾斜した傾斜部を有している、Ｃ１〜Ｃ７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１０］前記ゲート絶縁層は、前記ゲートトレンチの開口エッジ部において前記ゲートトレンチ内に向けて膨出した膨出部を含み、
前記低抵抗電極層は、前記ゲート絶縁層の前記膨出部に接している、Ｃ１〜Ｃ９のいずれか一つに記載のＳｉＣ半導体装置。

［Ｃ１１］前記ゲート絶縁層の前記膨出部は、前記ゲートトレンチの内方に向かって湾曲状に張り出している、Ｃ１０に記載のＳｉＣ半導体装置。
［Ｃ１２］前記ゲートトレンチの側壁に沿うように前記ＳｉＣ半導体層の主面から厚さ方向に向けてこの順に形成されたソース領域、ボディ領域およびドレイン領域をさらに含み、前記低抵抗電極層は、前記ゲート絶縁層を挟んで前記ソース領域に対向している、Ｃ１〜Ｃ１１のいずれか一つに記載のＳｉＣ半導体装置。

［Ｃ１３］前記ゲートトレンチの側壁に沿うように前記ＳｉＣ半導体層の主面から厚さ方向に向けてこの順に形成されたエミッタ領域、ボディ領域およびコレクタ領域をさらに含み、前記低抵抗電極層は、前記ゲート絶縁層を挟んで前記エミッタ領域に対向している、Ｃ１〜Ｃ１２のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１４］ＳｉＣ半導体層の主面にゲートトレンチを形成する工程と、前記ゲートトレンチの内壁に沿ってゲート絶縁層を形成する工程と、ｐ型不純物が添加されたｐ型ポリシリコンを、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込むことにより、ゲート電極層を形成する工程と、前記ゲート電極層のシート抵抗よりも低いシート抵抗を有する導電材料によって前記ゲート電極層を被覆することにより、低抵抗電極層を形成する工程と、を含む、ＳｉＣ半導体装置の製造方法。

［Ｃ１５］前記低抵抗電極層を形成する工程は、前記ゲート電極層の表層部を金属材料によってシリサイド化することにより、前記ゲート電極層を被覆するポリサイド層を形成する工程を含む、Ｃ１４に記載のＳｉＣ半導体装置の製造方法。
［Ｃ１６］前記金属材料は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏまたはＷのうちの少なくとも１種を含む、Ｃ１５に記載のＳｉＣ半導体装置の製造方法。

［Ｃ１７］前記低抵抗電極層を形成する工程は、前記ゲート電極層の厚さ以下の厚さを有する前記低抵抗電極層を形成する工程を含む、Ｃ１４〜Ｃ１６のいずれか一つに記載のＳｉＣ半導体装置の製造方法。
［Ｄ１］ゲートトレンチが形成された主面を有する半導体層と、前記ゲートトレンチの内壁に沿って形成されたゲート絶縁層と、ポリシリコンからなり、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込まれたゲート電極層と、前記ゲート電極層のシート抵抗未満のシート抵抗を有する導電材料を含み、前記ゲート電極層を被覆する低抵抗電極層と、を含む、半導体装置。

この半導体装置によれば、ゲートトレンチ内のシート抵抗を低抵抗電極層によって低減できる。つまり、ゲートトレンチ内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層を流れ、ゲート電極層の全体に伝達される。これにより、ゲート電極層の全体を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。

セル構造の微細化が進むと、ゲート電極層の幅、深さ、断面積等が小さくなるため、ゲートトレンチ内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。しかし、低抵抗電極層によれば、ゲートトレンチ内における電気抵抗の増加を適切に抑制できるので、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
［Ｄ２］前記低抵抗電極層は、前記ゲートトレンチ内において前記ゲート電極層を被覆している、Ｄ１に記載の半導体装置。

［Ｄ３］ゲートトレンチの長さは、１ｍｍ以上１０ｍｍ以下である、Ｄ１またはＤ２に記載の半導体装置。
ミリメートルオーダの長さを有するゲートトレンチの場合には、電流の伝達に時間を要する。しかし、この半導体装置によれば、低抵抗電極層が形成されている。低抵抗電極層によればゲート電極層の全体を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。

［Ｄ４］平面視において単位面積当たりの前記ゲートトレンチの総延長は、０．５μｍ／μｍ^２以上０．７５μｍ／μｍ^２以下である、Ｄ１〜Ｄ３のいずれか一つに記載の半導体装置。
［Ｄ５］一方方向に間隔を空けて形成された複数の前記ゲートトレンチを含み、平面視において単位面積当たりの一つまたは複数の前記ゲートトレンチの総延長が、０．５μｍ／μｍ^２以上０．７５μｍ／μｍ^２以下である、Ｄ１〜Ｄ４のいずれか一つに記載の半導体装置。

［Ｄ６］前記ゲートトレンチが延びる方向と直交する方向に切断した時の断面視において、前記ゲート電極層の断面積は、０．０５μｍ^２以上０．５μｍ^２以下である、Ｄ１〜Ｄ５のいずれか一つに記載の半導体装置。
［Ｄ７］前記低抵抗電極層の厚さは、前記ゲート電極層の厚さ以下である、Ｄ１〜Ｄ６のいずれか一つに記載の半導体装置。

［Ｄ８］前記低抵抗電極層の厚さは、前記ゲート電極層の厚さ未満である、Ｄ１〜Ｄ７のいずれか一つに記載の半導体装置。
［Ｄ９］前記ゲート電極層の厚さに対する前記低抵抗電極層の厚さの比は、０．０１以上１以下である、Ｄ１〜Ｄ８のいずれか一つに記載の半導体装置。
［Ｄ１０］前記ゲート電極層の厚さは、０．５μｍ以上３μｍ以下である、Ｄ１〜Ｄ９のいずれか一つに記載の半導体装置。

［Ｄ１１］低抵抗電極層の厚さは、０．０１μｍ以上３μｍ以下である、Ｄ１〜Ｄ１０のいずれか一つに記載の半導体装置。
［Ｄ１２］前記ゲート電極層は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンからなる、Ｄ１〜Ｄ１１のいずれか一つに記載の半導体装置。

［Ｄ１３］前記ゲート電極層は、ｐ型不純物が添加されたｐ型ポリシリコンからなる、Ｄ１〜Ｄ１２のいずれか一つに記載の半導体装置。
［Ｄ１４］前記半導体層は、ＳｉＣを含む、Ｄ１〜Ｄ１３のいずれか一つに記載の半導体装置。
［Ｅ１］一方側の第１主面および他方側の第２主面を含み、前記第１主面にゲートトレンチおよびソーストレンチが間隔を空けて形成された半導体層と、前記半導体層の前記第１主面の表層部において前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記ボディ領域の表層部において前記ゲートトレンチの側方に形成された第２導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第２主面側の領域に形成され、前記ソーストレンチの内壁から露出する第２導電型のドリフト領域と、前記ゲートトレンチ内においてゲート絶縁層を挟んで前記ボディ領域、前記ソース領域および前記ドリフト領域に対向するゲート電極と、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。

この半導体装置によれば、ドリフト領域およびソース電極の間に、ショットキーバリアダイオードが形成されている。この半導体装置において、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオードに優先的に電流を流し込むことができる。これにより、半導体層において逆方向バイアス電圧に起因する結晶欠陥の拡張を抑制できる。
［Ｅ２］前記ドリフト領域は、前記ソーストレンチの側壁から露出しており、前記ソース電極は、前記ソーストレンチの側壁から露出する前記ドリフト領域との間でショットキー接合を形成している、Ｅ１に記載の半導体装置。

［Ｅ３］前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第１導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、Ｅ１またはＥ２に記載の半導体装置。

［Ｅ４］前記ウェル領域は、前記ソーストレンチの底壁を被覆している、Ｅ３に記載の半導体装置。
［Ｅ５］前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第１主面に平行な横方向に引き出されている、Ｅ３またはＥ４に記載の半導体装置。
［Ｅ６］前記ウェル領域は、前記半導体層の前記第１主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、Ｅ３〜Ｅ５のいずれか一つに記載の半導体装置。

［Ｅ７］前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記半導体層において前記ボディ領域および前記ウェル領域によって挟まれた領域において、前記ドリフト領域との間でショットキー接合を形成している、Ｅ６に記載の半導体装置。
［Ｅ８］前記ソーストレンチの側壁から前記ドリフト領域を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層をさらに含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、Ｅ１〜Ｅ７のいずれか一つに記載の半導体装置。

［Ｅ９］前記ソーストレンチの側壁からは、前記ボディ領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ボディ領域を被覆している、Ｅ８に記載の半導体装置。
［Ｅ１０］前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、Ｅ８またはＥ９に記載の半導体装置。

［Ｅ１１］前記ソース絶縁層は、前記ソーストレンチの底壁を被覆している、Ｅ８〜Ｅ１０のいずれか一つに記載の半導体装置。
［Ｅ１２］前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、Ｅ８〜Ｅ１１のいずれか一つに記載の半導体装置。
［Ｅ１３］前記半導体層は、互いに間隔を空けて形成された複数の前記ゲートトレンチを含み、前記ソーストレンチは、互いに隣り合う複数の前記ゲートトレンチの間の領域に形成されている、Ｅ１〜Ｅ１２のいずれか一つに記載の半導体装置。

［Ｅ１４］前記ゲートトレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されており、前記ソーストレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されている、Ｅ１〜Ｅ１３のいずれか一つに記載の半導体装置。
［Ｅ１５］前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、Ｅ１〜Ｅ１４のいずれか一つに記載の半導体装置。

［Ｅ１６］前記半導体層の前記第１主面の上に形成され、前記ソース領域および前記ソース電極に電気的に接続された主面ソース電極をさらに含む、Ｅ１〜Ｅ１５のいずれか一つに記載の半導体装置。
［Ｅ１７］前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、Ｅ１６に記載の半導体装置。

［Ｅ１８］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソース電極は、前記ドリフト領域の前記高濃度領域との間でショットキー接合を形成している、Ｅ１〜Ｅ１７のいずれか一つに記載の半導体装置。

［Ｅ１９］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されている、Ｅ１〜Ｅ１７のいずれか一つに記載の半導体装置。
［Ｅ２０］前記ゲートトレンチは、前記ドリフト領域の前記高濃度領域に形成されている、Ｅ１９に記載の半導体装置。

［Ｅ２１］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ウェル領域は、前記ドリフト領域の前記高濃度領域に形成されている、Ｅ１〜Ｅ１７のいずれか一つに記載の半導体装置。
［Ｅ２２］前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されている、Ｅ２１に記載の半導体装置。

［Ｅ２３］前記ゲートトレンチは、前記ドリフト領域の前記高濃度領域に形成されている、Ｅ２１またはＥ２２に記載の半導体装置。
［Ｅ２４］前記半導体層は、ＳｉＣを含む、Ｅ１〜Ｅ２３のいずれか一つに記載の半導体装置。
［Ｆ１］一方側の第１主面および他方側の第２主面を含む半導体層と、前記半導体層の前記第１主面に形成された第１導電型のボディ領域、前記ボディ領域の表層部に形成された第２導電型のソース領域、前記半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第２導電型のドリフト領域、および、ゲート絶縁層を介して前記ボディ領域、前記ソース領域および前記ドリフト領域に対向するゲート電極を含むＦＥＴ（Field Effect Transistor）構造と、前記ＦＥＴ構造の側方において前記ＦＥＴ構造から間隔を空けて前記半導体層の前記第１主面に形成されたソーストレンチ、および、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極を含むトレンチソース構造と、を含む、半導体装置。

この半導体装置によれば、ドリフト領域およびソース電極の間に、ショットキーバリアダイオードが形成されている。この半導体装置において、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオードに優先的に電流を流し込むことができる。これにより、半導体層において逆方向バイアス電圧に起因する結晶欠陥の拡張を抑制できる。
［Ｆ２］前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第１導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、Ｆ１に記載の半導体装置。

［Ｆ３］前記ウェル領域は、前記ソーストレンチの底壁を被覆している、Ｆ２に記載の半導体装置。
［Ｆ４］前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第１主面に平行な横方向に引き出されている、Ｆ２またはＦ３に記載の半導体装置。
［Ｆ５］前記ウェル領域は、前記半導体層の前記第１主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、Ｆ２〜Ｆ４のいずれか一つに記載の半導体装置。

［Ｆ６］前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記半導体層において前記ボディ領域および前記ウェル領域によって挟まれた領域において、前記ドリフト領域との間でショットキー接合を形成している、Ｆ５に記載の半導体装置。
［Ｆ７］前記トレンチソース構造は、前記ソーストレンチの側壁から前記半導体層を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層を含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、Ｆ１〜Ｆ６のいずれか一つに記載の半導体装置。

［Ｆ８］前記ソーストレンチの側壁からは、前記ボディ領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ボディ領域を被覆している、Ｆ７に記載の半導体装置。
［Ｆ９］前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、Ｆ７またはＦ８に記載の半導体装置。

［Ｆ１０］前記ソース絶縁層は、前記ソーストレンチの底壁を被覆している、Ｆ７〜Ｆ９のいずれか一つに記載の半導体装置。
［Ｆ１１］前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、Ｆ７〜Ｆ１０のいずれか一つに記載の半導体装置。
［Ｆ１２］前記ＦＥＴ構造は、前記半導体層の前記第１主面に形成されたゲートトレンチを含み、前記ボディ領域、前記ソース領域および前記ドリフト領域は、前記ゲートトレンチの内壁から露出しており、前記ゲート電極は、前記ゲートトレンチ内において前記ゲート絶縁層を挟んで前記ボディ領域、前記ソース領域および前記ドリフト領域に対向している、Ｆ１〜Ｆ１１のいずれか一つに記載の半導体装置。

［Ｆ１３］互いに間隔を空けて形成された複数の前記ＦＥＴ構造を含み、前記トレンチソース構造は、互いに隣り合う複数の前記ＦＥＴ構造の間の領域に形成されている、Ｆ１２に記載の半導体装置。
［Ｆ１４］前記ゲートトレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されており、前記ソーストレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されている、Ｆ１２またはＦ１３に記載の半導体装置。

［Ｆ１５］前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、Ｆ１〜Ｆ１４のいずれか一つに記載の半導体装置。
［Ｆ１６］前記半導体層の前記第１主面の上に形成され、前記ソース領域および前記ソース電極に電気的に接続された主面ソース電極をさらに含む、Ｆ１〜Ｆ１５のいずれか一つに記載の半導体装置。

［Ｆ１７］前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、Ｆ１６に記載の半導体装置。
［Ｆ１８］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ソース電極は、前記ドリフト領域の前記高濃度領域との間でショットキー接合を形成している、Ｆ１〜Ｆ１７のいずれか一つに記載の半導体装置。

［Ｆ１９］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ウェル領域は、前記ドリフト領域の前記高濃度領域に形成されている、Ｆ２〜Ｆ６のいずれか一つに記載の半導体装置。

［Ｆ２０］前記半導体層は、ＳｉＣを含む、Ｆ１〜Ｆ１９のいずれか一つに記載の半導体装置。
［Ｇ１］一方側の第１主面および他方側の第２主面を含み、前記第１主面にソーストレンチが形成された半導体層と、前記半導体層の前記第１主面の表層部において前記ソーストレンチの側方に形成された第１導電型のボディ領域と、前記ボディ領域の表層部において前記ソーストレンチの側方に形成された第２導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第２主面側の領域に形成され、前記ソーストレンチの内壁から露出する第２導電型のドリフト領域と、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。

この半導体装置によれば、ドリフト領域およびソース電極の間に、ショットキーバリアダイオードが形成されている。この半導体装置において、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオードに優先的に電流を流し込むことができる。これにより、半導体層において逆方向バイアス電圧に起因する結晶欠陥の拡張を抑制できる。
［Ｇ２］前記ドリフト領域は、前記ソーストレンチの側壁から露出しており、前記ソース電極は、前記ソーストレンチの側壁から露出する前記ドリフト領域との間でショットキー接合を形成している、Ｇ１に記載の半導体装置。

［Ｇ３］前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第１導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、Ｇ１またはＧ２に記載の半導体装置。

［Ｇ４］前記ウェル領域は、前記ソーストレンチの底壁を被覆している、Ｇ３に記載の半導体装置。
［Ｇ５］前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第１主面に平行な横方向に引き出されている、Ｇ３またはＧ４に記載の半導体装置。
［Ｇ６］前記ウェル領域は、前記半導体層の前記第１主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、Ｇ３〜Ｇ５のいずれか一つに記載の半導体装置。

［Ｇ７］前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記半導体層において前記ボディ領域および前記ウェル領域によって挟まれた領域において、前記ドリフト領域との間でショットキー接合を形成している、Ｇ６に記載の半導体装置。
［Ｇ８］前記ソーストレンチの側壁から前記ドリフト領域を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層をさらに含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、Ｇ１〜Ｇ７のいずれか一つに記載の半導体装置。

［Ｇ９］前記ソーストレンチの側壁からは、前記ボディ領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ボディ領域を被覆している、Ｇ８に記載の半導体装置。
［Ｇ１０］前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、Ｇ８またはＧ９に記載の半導体装置。

［Ｇ１１］前記ソース絶縁層は、前記ソーストレンチの底壁を被覆している、Ｇ８〜Ｇ１０のいずれか一つに記載の半導体装置。
［Ｇ１２］前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、Ｇ８〜Ｇ１１のいずれか一つに記載の半導体装置。
［Ｇ１３］前記半導体層は、前記第１主面において前記ソーストレンチから間隔を空けて形成されたゲートトレンチを含み、前記ゲートトレンチ内には、ゲート絶縁層を挟んで前記ボディ領域および前記ソース領域に対向するゲート電極が埋め込まれている、Ｇ１〜Ｇ１２のいずれか一つに記載の半導体装置。

［Ｇ１４］前記ゲートトレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されており、前記ソーストレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されている、Ｇ１３に記載の半導体装置。
［Ｇ１５］前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、Ｇ１３またはＧ１４に記載の半導体装置。

［Ｇ１６］前記半導体層の前記第１主面の上に形成され、前記ソース領域および前記ソース電極に電気的に接続された主面ソース電極をさらに含む、Ｇ１〜Ｇ１５のいずれか一つに記載の半導体装置。
［Ｇ１７］前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、Ｇ１６に記載の半導体装置。

［Ｇ１８］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ソース電極は、前記ドリフト領域の前記高濃度領域との間でショットキー接合を形成している、Ｇ１〜Ｇ１７のいずれか一つに記載の半導体装置。

［Ｇ１９］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ウェル領域は、前記ドリフト領域の前記高濃度領域に形成されている、Ｇ３〜Ｇ７のいずれか一つに記載の半導体装置。

［Ｇ２０］前記半導体層は、ＳｉＣを含む、Ｇ１〜Ｇ１９のいずれか一つに記載の半導体装置。
［Ｈ１］一方側の第１主面および他方側の第２主面を含み、前記第１主面にソーストレンチが形成された半導体層と、前記半導体層の前記第１主面の表層部において前記ソーストレンチの側方に形成された第１導電型のボディ領域と、前記ボディ領域の表層部において前記ソーストレンチの側方に形成された第２導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第２主面側の領域に形成され、前記ソーストレンチの側壁から露出する第２導電型のドリフト領域と、前記ソーストレンチの側壁を部分的に露出させるように前記ソーストレンチの側壁および底壁を被覆するソース絶縁層と、前記ソーストレンチに埋め込まれ、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。

この半導体装置によれば、ドリフト領域およびソース電極の間に、ショットキーバリアダイオードが形成されている。この半導体装置において、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオードに優先的に電流を流し込むことができる。これにより、半導体層において逆方向バイアス電圧に起因する結晶欠陥の拡張を抑制できる。
［Ｈ２］前記ソース絶縁層は、前記半導体層の前記第１主面の法線方向に関して、前記半導体層において前記ボディ領域に対して前記半導体層の前記第２主面側に位置する領域を露出させている、Ｈ１に記載の半導体装置。

［Ｈ３］前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、Ｈ１またはＨ２に記載の半導体装置。
［Ｈ４］前記ソーストレンチの側壁からは、前記ボディ領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ボディ領域を被覆している、Ｈ１〜Ｈ３のいずれか一つに記載の半導体装置。

［Ｈ５］前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、Ｈ１〜Ｈ４のいずれか一つに記載の半導体装置。
［Ｈ６］前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第１導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、Ｈ１〜Ｈ５のいずれか一つに記載の半導体装置。

［Ｈ７］前記ウェル領域は、前記ソーストレンチの底壁を被覆している、Ｈ６に記載の半導体装置。
［Ｈ８］前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第１主面に平行な横方向に引き出されている、Ｈ６またはＨ７に記載の半導体装置。
［Ｈ９］前記ウェル領域は、前記半導体層の前記第１主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、Ｈ６〜Ｈ８のいずれか一つに記載の半導体装置。

［Ｈ１０］前記ソース電極は、前記半導体層の前記第１主面の法線方向に関して、前記半導体層において前記ボディ領域および前記ウェル領域によって挟まれた領域において、前記ドリフト領域との間でショットキー接合を形成している、Ｈ９に記載の半導体装置。
［Ｈ１１］前記半導体層は、前記第１主面において前記ソーストレンチから間隔を空けて形成されたゲートトレンチを含み、前記ゲートトレンチ内には、ゲート絶縁層を挟んで前記ボディ領域および前記ソース領域に対向するゲート電極が埋め込まれている、Ｈ１〜Ｈ１０のいずれか一つに記載の半導体装置。

［Ｈ１２］前記ゲートトレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されており、前記ソーストレンチは、前記半導体層の前記第２主面側に向かって開口幅が狭まるテーパ形状に形成されている、Ｈ１１に記載の半導体装置。
［Ｈ１３］前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、Ｈ１１またはＨ１２に記載の半導体装置。

［Ｈ１４］前記半導体層の前記第１主面の上に形成され、前記ソース領域および前記ソース電極に電気的に接続された主面ソース電極をさらに含む、Ｈ１〜Ｈ１３のいずれか一つに記載の半導体装置。
［Ｈ１５］前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、Ｈ１４に記載の半導体装置。

［Ｈ１６］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ソース電極は、前記ドリフト領域の前記高濃度領域との間でショットキー接合を形成している、Ｈ１〜Ｈ１５のいずれか一つに記載の半導体装置。

［Ｈ１７］前記ドリフト領域は、前記半導体層において前記第１主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第２主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ウェル領域は、前記ドリフト領域の前記高濃度領域に形成されている、Ｈ６〜Ｈ１０のいずれか一つに記載の半導体装置。

［Ｈ１８］前記半導体層は、ＳｉＣを含む、Ｈ１〜Ｈ１７のいずれか一つに記載の半導体装置。
［Ｉ１］一方側の第１主面および他方側の第２主面を有し、前記第１主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地が区画された半導体層と、前記アクティブ台地によって前記半導体層の前記第１主面に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ主面の上から前記アクティブ台地外の領域に向けて延びる被覆層と、を含む、半導体装置。

［Ｉ２］一方側の第１主面および他方側の第２主面を有し、前記第１主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地および前記アクティブ台地を区画するように前記アクティブ主面に対して前記第２主面側に領域に形成された外側領域を有する半導体層と、前記外側領域に形成され、前記アクティブ台地および前記外側領域の間に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ台地から前記外側領域に向けて延びる被覆層と、を含む、半導体装置。

［Ｉ３］前記段差緩和構造は、前記アクティブ主面から前記半導体層の前記第２主面側に向けて下り傾斜した傾斜部を有している、Ｉ１またはＩ２に記載の半導体装置。
［Ｉ４］前記段差緩和構造は、前記アクティブ側壁を被覆するサイドウォールからなる、Ｉ１〜Ｉ３のいずれか一つに記載の半導体装置。
［Ｉ５］前記アクティブ台地の前記アクティブ主面に、半導体素子が形成されている、Ｉ１〜Ｉ４のいずれか一つに記載の半導体装置。

［Ｉ６］前記半導体素子は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である、Ｉ５に記載の半導体装置。
［Ｉ７］一方側の第１主面および他方側の第２主面を有し、前記第１主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地が区画されたＳｉＣ半導体層と、前記アクティブ台地によって前記半導体層の前記第１主面に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ主面の上から前記アクティブ台地外の領域に向けて延びる被覆層と、を含む、ＳｉＣ半導体装置。

［Ｉ８］一方側の第１主面および他方側の第２主面を有し、前記第１主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地および前記アクティブ台地を区画するように前記アクティブ主面に対して前記第２主面側に領域に形成された外側領域を有するＳｉＣ半導体層と、前記外側領域に形成され、前記アクティブ台地および前記外側領域の間に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ台地から前記外側領域に向けて延びる被覆層と、を含む、ＳｉＣ半導体装置。

［Ｉ９］前記段差緩和構造は、前記アクティブ主面から前記半導体層の前記第２主面側に向けて下り傾斜した傾斜部を有している、Ｉ７またはＩ８に記載のＳｉＣ半導体装置。
［Ｉ１０］前記段差緩和構造は、前記アクティブ側壁を被覆するサイドウォールからなる、Ｉ７〜Ｉ９のいずれか一つに記載のＳｉＣ半導体装置。
［Ｉ１１］前記アクティブ台地の前記アクティブ主面に、半導体素子が形成されている、Ｉ７〜Ｉ１０のいずれか一つに記載のＳｉＣ半導体装置。

［Ｉ１２］前記半導体素子は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である、Ｉ１１に記載のＳｉＣ半導体装置。
前述の［Ａ１］〜［Ａ２１］、前述の［Ｂ１］〜［Ｂ２４］、前述の［Ｃ１］〜［Ｃ１７］、前述の［Ｄ１］〜［Ｄ１４］、前述の［Ｅ１］〜［Ｅ２４］、前述の［Ｆ１］〜［Ｆ２０］、前述の［Ｇ１］〜［Ｇ２０］、前述の［Ｈ１］〜［Ｈ１８］、ならびに、前述の［Ｉ１］〜［Ｉ１２］は、それらの間で任意の態様で組み合わせられることができる。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

１ 半導体装置
２ ＳｉＣ半導体層
３ ＳｉＣ半導体層の第１主面
４ ＳｉＣ半導体層の第２主面
７ ドレイン電極
１０ トレンチゲート構造
１１ トレンチソース構造
１２ ゲートトレンチ
１３ ゲート絶縁層
１４ ゲート電極層
１５ ゲートトレンチの第１側壁
１６ ゲートトレンチの第１底壁
１８ ソーストレンチ
１９ 障壁形成層
２０ ソース電極層
２１ ディープウェル領域
２２ ソーストレンチの第２側壁
２３ ソーストレンチの第２底壁
２４ 第２側壁の第１壁部
２５ 第２側壁の第２壁部
２６ ソーストレンチの角部
２７ ディープウェル領域の第１領域
２８ ディープウェル領域の第２領域
３０ ボディ領域
３１ ソース領域
３２ コンタクト領域
４６ 空乏層
５１ 半導体装置
６１ 半導体装置
７１ 半導体装置
８１ 半導体装置
９１ 半導体装置
１０１ 半導体装置
１７１ 半導体装置
１８１ 半導体装置
１９１ 半導体装置
２０１ 半導体装置
２１１ 半導体装置
２２１ 半導体装置
２３１ 半導体装置
２４１ 半導体装置
２５１ 半導体装置
２６１ 半導体装置
２７１ 半導体装置
２８１ 半導体装置
２９１ 半導体装置
３０１ 半導体装置
３１１ 半導体装置
３５１ 半導体装置
３６１ 半導体装置
３７１ 半導体装置
４０１ 半導体装置
６３１ 半導体装置
６５１ 半導体装置
６６１ 半導体装置
６７１ 半導体装置
６９１ 半導体装置
７０５ 半導体装置
７１１ 半導体装置
７２１ 半導体装置
７３１ 半導体装置
７５１ 半導体装置
７５２ 半導体装置
７６１ 半導体装置
７６２ 半導体装置
７７１ 半導体装置
７８３ 半導体装置
７９０ 半導体装置
７９１ 半導体装置
８０１ 半導体装置
８１１ 半導体装置

Claims (17)

1. 一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、
   前記半導体層の前記第１主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、
   前記半導体層の前記第１主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第２導電型のウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、１．５以上４．０以下であるトレンチソース構造と、
   前記半導体層の前記第１主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第２導電型のボディ領域と、
   前記ボディ領域の表層部に形成された第１導電型のソース領域と、
   前記半導体層の前記第２主面に接続されたドレイン電極と、を含む、半導体装置。
2. 前記トレンチソース構造のアスペクト比が、前記トレンチゲート構造のアスペクト比よりも大きい、請求項１に記載の半導体装置。
3. 前記トレンチソース構造のアスペクト比が、０．５以上１８．０以下である、請求項１または２に記載の半導体装置。
4. 前記半導体層において、前記半導体層および前記ウェル領域の境界領域から前記ゲートトレンチの底壁よりも前記第２主面側の領域に空乏層が拡がる、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記空乏層は、前記ゲートトレンチの底壁にオーバラップする、請求項４に記載の半導体装置。
6. 前記ウェル領域は、前記半導体層において前記ソーストレンチの側壁に沿う領域に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記ウェル領域は、前記半導体層において前記ソーストレンチの底壁に沿う領域に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
8. 前記ウェル領域は、前記半導体層において前記ソーストレンチの側壁、底壁、ならびに、前記側壁および前記底壁を接続する角部に沿う領域に連続的に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
9. 前記ウェル領域は、前記ボディ領域に接続されている、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記トレンチソース構造は、前記ソーストレンチおよび前記ソース電極の間の領域に介在し、前記ウェル領域および前記ソース電極の間の電位障壁よりも高い電位障壁を有する障壁形成層を含む、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記障壁形成層は、絶縁材料によって形成された絶縁性障壁形成層を含む、請求項１０に記載の半導体装置。
12. 前記障壁形成層は、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、請求項１０に記載の半導体装置。
13. 前記障壁形成層は、絶縁材料によって形成された絶縁性障壁形成層、および、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、請求項１０に記載の半導体装置。
14. 前記障壁形成層は、前記ソーストレンチの側壁、底壁、ならびに、前記側壁および前記底壁を接続する角部に沿って形成されている、請求項１０〜１３のいずれか一項に記載の半導体装置。
15. 前記半導体層において前記ソーストレンチの側壁に沿う領域に形成され、前記ボディ領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
16. 前記半導体層において前記ソーストレンチの底壁に沿う領域に形成され、前記ボディ領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
17. 一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、
    第１側壁および第１底壁を有し、前記半導体層の前記第１主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、
    第２側壁および第２底壁を有し、前記半導体層の前記第１主面において前記ゲートトレンチから間隔を空けて形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第２導電型のウェル領域を含むトレンチソース構造と、
    前記半導体層の前記第１主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第２導電型のボディ領域と、
    前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層の前記第２主面に接続されたドレイン電極と、を含み、
    前記ソーストレンチの前記第２側壁は、前記ゲートトレンチの前記第１底壁に対して前記半導体層の前記第１主面側に位置する第１壁部、および、前記ゲートトレンチの前記第１底壁に対して前記半導体層の前記第２主面側に位置する第２壁部を含み、
    前記ウェル領域は、前記ソーストレンチの前記第２側壁の前記第１壁部に沿って形成された第１領域、および、前記ソーストレンチの前記第２側壁の前記第２壁部に沿って形成され、前記半導体層の厚さ方向に関して前記第１領域の長さよりも大きい長さを有する第２領域を含む、半導体装置。

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