JP2022161998A - ＳｉＣ半導体装置 - Google Patents
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Abstract
【課題】改質層に起因するＳｉＣ半導体チップへの影響を低減できるＳｉＣ半導体装置を提供する。【解決手段】ＳｉＣ半導体装置１は、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７を含む積層構造を有し、ＳｉＣエピタキシャル層７によって形成された第１主面３（素子形成面）、ならびに、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７によって形成された側面５Ａ～５Ｄを有するＳｉＣ半導体層２（ＳｉＣ半導体チップ）と、側面５Ａ～５ＤにおいてＳｉＣエピタキシャル層７から間隔を空けてＳｉＣ半導体基板６からなる部分に形成され、ＳｉＣ半導体基板６とは異なる性質に改質された改質ライン２２Ａ～２２Ｄ（改質層）と、を含む。【選択図】図３
Description
本発明は、ＳｉＣ半導体装置に関する。
近年、ステルスダイシング法と称されるＳｉＣ半導体ウエハの加工方法が注目されている。ステルスダイシング法では、ＳｉＣ半導体ウエハにレーザ光が選択的に照射された後、レーザ光が照射された部分に沿ってＳｉＣ半導体ウエハが切断される。この方法によれば、ダイシングブレード等の切断部材を用いずに、比較的高い硬度を有するＳｉＣ半導体ウエハを切断できるので、製造時間を短縮できる。
特許文献１は、ステルスダイシング法を利用したＳｉＣ半導体装置の製造方法を開示している。特許文献１の製造方法では、所定のオフ角を有するＳｉＣ半導体ウエハから複数のＳｉＣ半導体層が切り出される。ＳｉＣ半導体層においてＳｉＣ単結晶のａ面に面する２つ側面は、ＳｉＣ単結晶のｃ軸に沿う傾斜面となる。
ＳｉＣ半導体装置は、半導体組立装置を用いてリードフレームや実装基板などの接続対象物に実装される。半導体組立装置におけるＳｉＣ半導体装置の搬送工程は、たとえば、ＳｉＣ半導体層の主面を吸着して保持するピックアップノズルによって行われる。
特許文献１に係るＳｉＣ半導体装置が半導体組立装置に搬入された場合、ピックアップノズルによる吸着がＳｉＣ半導体層の傾斜面によって妨げられる虞がある。この場合、ピックアップノズルはＳｉＣ半導体装置を適切に保持できないため、ピックアップエラーが発生する。
また、改質層は、ＳｉＣ単結晶を他の性質に改質させることによって形成される。そのため、改質層に起因するＳｉＣ半導体チップ（ＳｉＣ半導体層）への影響を考慮すると、ＳｉＣ半導体チップの側面の全域に複数の改質層が形成されることは望ましいとはいえない。改質層に起因するＳｉＣ半導体チップへの影響としては、改質層に起因するＳｉＣ半導体チップの電気的特性の変動や、改質層を起点とするＳｉＣ半導体チップのクラックの発生等が例示される。
一実施形態は、半導体組立装置におけるピックアップエラーを抑制できるＳｉＣ半導体装置を提供する。一実施形態は、改質層に起因するＳｉＣ半導体チップへの影響を低減できるＳｉＣ半導体装置を提供する。
一実施形態は、六方晶からなるＳｉＣ単結晶を含み、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面に対して傾斜したオフ角を有する素子形成面としての第１主面、前記第１主面の反対側の第２主面、および、前記ＳｉＣ単結晶のａ面に面し、前記第１主面の法線を０°とした時、前記法線に対して前記オフ角未満の角度を有する側面を有するＳｉＣ半導体層を含む、ＳｉＣ半導体装置を提供する。
このＳｉＣ半導体装置によれば、半導体組立装置におけるピックアップエラーを抑制できる。
一実施形態は、六方晶からなるＳｉＣ単結晶を含み、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面に対して傾斜したオフ角を有する素子形成面としての第１主面、前記第１主面の反対側の第２主面、および、前記ＳｉＣ単結晶のａ面に面し、前記第１主面の法線から前記ＳｉＣ単結晶のｃ軸とは反対側の方向に向けて傾斜した傾斜部を有する側面を有するＳｉＣ半導体層を含む、ＳｉＣ半導体装置を提供する。
このＳｉＣ半導体装置によれば、ＳｉＣ半導体層の側面において、ｃ軸とは反対側の方向に向けて傾斜した傾斜部によってｃ軸に沿って延びる傾斜面の形成領域を削減できる。これにより、半導体組立装置におけるピックアップエラーを抑制できる。
一実施形態は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有し、前記ＳｉＣエピタキシャル層からなり、ＳｉＣ単結晶のｃ面に対してオフ方向に傾斜したオフ角が導入された素子形成面、および、前記オフ方向の直交方向に延び、前記素子形成面の法線を０°とした時、当該法線に対して前記オフ角未満の角度で傾斜した側面を有するＳｉＣ半導体層と、前記側面において前記ＳｉＣエピタキシャル層を露出させるように前記ＳｉＣ半導体基板からなる部分に厚さ方向に間隔を空けて形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された複数の改質層と、を含む、ＳｉＣ半導体装置を提供する。
このＳｉＣ半導体装置によれば、半導体組立装置におけるピックアップエラーを抑制できる。このＳｉＣ半導体装置によれば、改質層に起因するＳｉＣ半導体チップへの影響を低減できる。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
本発明の実施形態では、六方晶からなるＳｉＣ（炭化シリコン）単結晶が適用される。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。本発明の実施形態では、４Ｈ－ＳｉＣ単結晶が適用された例について説明するが、他のポリタイプを本発明から除外するものではない。
以下、４Ｈ－ＳｉＣ単結晶の結晶構造について説明する。図１は、本発明の実施形態に適用される４Ｈ－ＳｉＣ単結晶の単位セル（以下、単に「単位セル」という。）を示す図である。図２は、図１に示す単位セルのシリコン面を示す平面図である。
図１および図２を参照して、単位セルは、１つのＳｉ原子に対して４つのＣ原子が四面体配列（正四面体配列）の関係で結合された四面体構造を含む。単位セルは、四面体構造が４周期積層された原子配列を有している。単位セルは、正六角形のシリコン面、正六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する６つの側面を有する六角柱構造を有している。
シリコン面は、Ｓｉ原子によって終端された終端面である。シリコン面では、正六角形の６つの頂点に１つのＳｉ原子がそれぞれ位置し、正六角形の中心に１つのＳｉ原子が位置している。
カーボン面は、Ｃ原子によって終端された終端面である。カーボン面では、正六角形の６つの頂点に１つのＣ原子がそれぞれ位置し、正六角形の中心に１つのＣ原子が位置している。
単位セルの結晶面は、ａ１軸、ａ２軸、ａ３軸およびｃ軸を含む４つの座標軸（ａ１，ａ２，ａ３，ｃ）によって定義される。４つの座標軸のうちのａ３の値は、－（ａ１＋ａ２）の値をとる。以下、六方晶の終端面の一例としてのシリコン面を基準にして、４Ｈ－ＳｉＣ単結晶の結晶面について説明する。
ａ１軸、ａ２軸およびａ３軸は、シリコン面をｃ軸から見た平面視において、中心に位置するＳｉ原子を基準に、最近接するＳｉ原子の配列方向（以下、単に「最近接原子方向」という。）に沿ってそれぞれ設定されている。ａ１軸、ａ２軸およびａ３軸は、それぞれ、Ｓｉ原子の配列に倣って１２０°ずつ角度をずらして設定されている。
ｃ軸は、中心に位置するＳｉ原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、（０００１）面である。カーボン面は、（０００－１）面である。
六角柱の側面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に沿う６つの結晶面を含む。六角柱の側面は、より具体的には、シリコン面をｃ軸から見た平面視において、最近接する２つのＳｉ原子をそれぞれ含む６つの結晶面を含む。
六角柱の側面は、シリコン面をｃ軸から見た平面視において、ａ１軸の先端から時計回りに（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面を含む。
六角柱の対角線に沿う対角面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に交差する交差方向に沿う６つの結晶面を含む。六角柱の対角面は、より具体的には、シリコン面をｃ軸から見た平面視において、最近接しない２つのＳｉ原子をそれぞれ含む６つの結晶面を含む。中心に位置するＳｉ原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向に直交する直交方向となる。
六角柱の対角面は、シリコン面をｃ軸から見た平面視において、（１１－２０）面、（１－２１０）面、（－２１１０）面、（－１－１２０）面、（－１２－１０）面および（２－１－１０）面を含む。
単位セルの結晶方向は、結晶面の法線方向によって定義される。（１－１００）面の法線方向は［１－１００］方向である。（０－１１０）面の法線方向は［０－１１０］方向である。（－１０１０）面の法線方向は［－１０１０］方向である。（－１１００）面の法線方向は［－１１００］方向である。（０１－１０）面の法線方向は［０１－１０］方向である。（１０－１０）面の法線方向は［１０－１０］方向である。
（１１－２０）面の法線方向は［１１－２０］方向である。（１－２１０）面の法線方向は［１－２１０］方向である。（－２１１０）面の法線方向は［－２１１０］方向である。（－１－１２０）面の法線方向は［－１－１２０］方向である。（－１２－１０）面の法線方向は［－１２－１０］方向である。（２－１－１０）面の法線方向は［２－１－１０］方向である。
六方晶は６回対称であり、６０°毎に等価な結晶面および等価な結晶方向が存在している。たとえば、（１－１００）面、（０－１１０）面、（－１０１０）面、（－１１００）面、（０１－１０）面および（１０－１０）面は、等価な結晶面を形成している。
また、［１－１００］方向、［０－１１０］方向、［－１０１０］方向、［－１１００］方向、［０１－１０］方向および［１０－１０］方向は、等価な結晶方向を形成している。また、［１１－２０］方向、［１－２１０］方向、［－２１１０］方向、［－１－１２０］方向、［－１２－１０］方向および［２－１－１０］方向は、等価な結晶方向を形成している。
ｃ軸は、［０００１］方向（［０００－１］方向）である。ａ１軸は、［２－１－１０］方向（［－２１１０］方向）である。ａ２軸は、［－１２－１０］方向（［１－２１０］方向）である。ａ３軸は、［－１－１２０］方向（［１１－２０］方向）である。
（０００１）面および（０００－１）面は、ｃ面と総称される。［０００１］方向および［０００－１］方向は、ｃ軸方向と総称される。（１１－２０）面および（－１－１２０）面は、ａ面と総称される。［１１－２０］方向および［－１－１２０］方向は、ａ軸方向と総称される。（１－１００）面および（－１１００）面は、ｍ面と総称される。［１－１００］方向および［－１１００］方向は、ｍ軸方向と総称される。
図３は、本発明の第１実施形態に係るＳｉＣ半導体装置１を１つの角度から見た斜視図であって、改質ライン２２Ａ～２２Ｄの第１形態例を示す斜視図である。図４は、図３に示すＳｉＣ半導体装置１を別の角度から見た斜視図である。
図５は、図３に示す領域Vの拡大図である。図６は、図３に示す領域VIの拡大図である。図７は、図３に示すＳｉＣ半導体装置１の平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。
図３～図８を参照して、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２を含む。ＳｉＣ半導体層２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体層２は、直方体形状のチップ状に形成されている。
ＳｉＣ半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。
第１主面３は、半導体素子が形成された素子形成面である。ＳｉＣ半導体層２の第２主面４は、研削痕を有する研削面からなる。側面５Ａ～５Ｄは、それぞれＳｉＣ単結晶の結晶面に面する平滑な劈開面からなる。側面５Ａ～５Ｄは、研削痕を有していない。
ＳｉＣ半導体層２の厚さＴＬは、４０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下または１８０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、６０μｍ以上１５０μｍ以下であることが好ましい。
第１主面３および第２主面４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面３は、（０００１）面（シリコン面）に面している。第２主面４は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向（オフ方向）に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下または４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下または３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下または２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
側面５Ａ～５Ｄの長さは、それぞれ、０．５ｍｍ以上１０ｍｍ以下であってもよい。側面５Ａ～５Ｄの表面積は、この形態では、互いに等しい。第１主面３および第２主面４が平面視において長方形状に形成されている場合、側面５Ａ，５Ｃの表面積は、側面５Ｂ，５Ｄの表面積未満であってもよいし、側面５Ｂ，５Ｄの表面積を超えていてもよい。
側面５Ａおよび側面５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。
第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に設定されている。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に設定されている。
側面５Ａおよび側面５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ａ軸方向に互いに対向している。側面５Ａは、ＳｉＣ単結晶の（－１－１２０）面によって形成されている。側面５Ｃは、ＳｉＣ単結晶の（１１－２０）面によって形成されている。
側面５Ｂおよび側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ｍ軸方向に互いに対向している。側面５Ｂは、ＳｉＣ単結晶の（－１１００）面によって形成されている。側面５Ｄは、ＳｉＣ単結晶の（１－１００）面によって形成されている。
側面５Ａおよび側面５Ｃは、ＳｉＣ半導体層２の第１主面３の法線を０°としたとき、ＳｉＣ半導体層２の第１主面３の法線に対してオフ角θ未満の角度θａ（θａ＜θ）を有している。
角度θａは、より具体的には、０°以上かつオフ角θ未満（０°≦θａ＜θ）である。角度θａは、断面視において第１主面３の周縁点および第２主面４の周縁点を結ぶラインが、第１主面３の法線との間で成す角度によって定義されてもよい。
一方、側面５Ｂおよび側面５Ｄは、ＳｉＣ半導体層２の第１主面３の法線に沿って平面的に延びている。側面５Ｂおよび側面５Ｄは、より具体的には、第１主面３および第２主面４に対して略垂直に形成されている。
ＳｉＣ半導体層２は、この形態では、ｎ＋型のＳｉＣ半導体基板６およびｎ型のＳｉＣエピタキシャル層７を含む積層構造を有している。ＳｉＣ半導体基板６によって、ＳｉＣ半導体層２の第２主面４が形成されている。
ＳｉＣエピタキシャル層７によって、ＳｉＣ半導体層２の第１主面３が形成されている。ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７によって、ＳｉＣ半導体層２の側面５Ａ～５Ｄが形成されている。
ＳｉＣエピタキシャル層７のｎ型不純物濃度は、ＳｉＣ半導体基板６のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層７のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板６のｎ型不純物濃度未満である。ＳｉＣ半導体基板６のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
ＳｉＣ半導体基板６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下または１４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上１３０μｍ以下であることが好ましい。ＳｉＣ半導体基板６の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
ＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。厚さＴＥは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下または４５μｍ以上５０μｍ以下であってもよい。厚さＴＥは、５μｍ以上１５μｍ以下であることが好ましい。
ＳｉＣ半導体層２には、アクティブ領域８および外側領域９が設定されている。アクティブ領域８は、半導体素子の一例としてのショットキーバリアダイオードＤが形成された領域である。外側領域９は、アクティブ領域８の外側の領域である。
アクティブ領域８は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けてＳｉＣ半導体層２の中央部に設定されている。アクティブ領域８は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に設定されている。
外側領域９は、ＳｉＣ半導体層２の側面５Ａ～５Ｄおよびアクティブ領域８の周縁の間の領域に設定されている。外側領域９は、平面視においてアクティブ領域８を取り囲む無端状（この形態では四角環状）に設定されている。
ＳｉＣ半導体層２の第１主面３の上には、主面絶縁層１０が形成されている。主面絶縁層１０は、アクティブ領域８および外側領域９を選択的に被覆している。主面絶縁層１０は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。
主面絶縁層１０は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。主面絶縁層１０は、この形態では、酸化シリコン層からなる単層構造を有している。
主面絶縁層１０は、ＳｉＣ半導体層２の側面５Ａ～５Ｄから露出する絶縁側面１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを有している。絶縁側面１１Ａ～１１Ｄは、側面５Ａ～５Ｄに連なっている。絶縁側面１１Ａ～１１Ｄは、側面５Ａ～５Ｄに対して面一に形成されている。絶縁側面１１Ａ～１１Ｄは、劈開面からなる。
主面絶縁層１０の厚さは、１μｍ以上５０μｍ以下であってもよい。主面絶縁層１０の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
主面絶縁層１０の上には、第１主面電極層１２が形成されている。第１主面電極層１２は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けてＳｉＣ半導体層２の中央部に形成されている。
主面絶縁層１０の上には、パッシベーション層１３（絶縁層）が形成されている。パッシベーション層１３は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層１３は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層１３は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層１３の側面１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。パッシベーション層１３は、平面視においてＳｉＣ半導体層２の第１主面３の周縁部を露出させている。パッシベーション層１３は、主面絶縁層１０を露出させている。
パッシベーション層１３には、第１主面電極層１２の一部をパッド領域として露出させるサブパッド開口１５が形成されている。サブパッド開口１５は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
パッシベーション層１３の厚さは、１μｍ以上５０μｍ以下であってもよい。パッシベーション層１３の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
パッシベーション層１３の上には、樹脂層１６（絶縁層）が形成されている。パッシベーション層１３および樹脂層１６は、１つの絶縁積層構造（絶縁層）を形成している。図７では、樹脂層１６がハッチングによって示されている。
樹脂層１６は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１６は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１６は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層１６の樹脂側面１７Ａ，１７Ｂ，１７Ｃ，１７Ｄは、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。樹脂層１６は、平面視においてＳｉＣ半導体層２の第１主面３の周縁部を露出させている。樹脂層１６は、パッシベーション層１３と共に主面絶縁層１０を露出させている。樹脂層１６の樹脂側面１７Ａ～１７Ｄは、この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄに面一に形成されている。
樹脂層１６の樹脂側面１７Ａ～１７Ｄは、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を切り出す際にダイシングストリートを区画していた部分である。この形態では、パッシベーション層１３の側面１４Ａ～１４Ｄもダイシングストリートを区画していた部分である。また、ＳｉＣ半導体層２の側面５Ａ～５Ｄからの絶縁距離を増加させることができる。
樹脂層１６やパッシベーション層１３からＳｉＣ半導体層２の第１主面３の周縁部を露出させることにより、樹脂層１６やパッシベーション層１３を物理的に切断する必要がなくなる。これにより、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を円滑に切り出すことができる。
側面５Ａ～５Ｄおよび樹脂側面１７Ａ～１７Ｄ（側面１４Ａ～１４Ｄ）の間の距離は、１μｍ以上２５μｍ以下であってもよい。側面５Ａ～５Ｄおよび樹脂側面１７Ａ～１７Ｄ（側面１４Ａ～１４Ｄ）の間の距離は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下または２０μｍ以上２５μｍ以下であってもよい。むろん、パッシベーション層１３の側面１４Ａ～１４Ｄは、ＳｉＣ半導体層２の側面５Ａ～５Ｄに対して面一に形成されていてもよい。
樹脂層１６には、第１主面電極層１２の一部をパッド領域として露出させるパッド開口１８が形成されている。パッド開口１８は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
パッド開口１８は、サブパッド開口１５に連通している。パッド開口１８の内壁は、サブパッド開口１５の内壁に面一に形成されている。パッド開口１８の内壁は、サブパッド開口１５の内壁に対してＳｉＣ半導体層２の側面５Ａ～５Ｄ側に位置していてもよい。パッド開口１８の内壁は、サブパッド開口１５の内壁に対してＳｉＣ半導体層２の内方領域に位置していてもよい。樹脂層１６は、サブパッド開口１５の内壁を被覆していてもよい。
樹脂層１６の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層１６の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
ＳｉＣ半導体層２の第２主面４の上には、第２主面電極層１９が形成されている。第２主面電極層１９は、ＳｉＣ半導体層２の第２主面４（ＳｉＣ半導体基板６）との間でオーミック接触を形成している。
ＳｉＣ半導体層２の側面５Ａ～５Ｄには、複数の改質ライン２２Ａ～２２Ｄ（改質層）が形成されている。改質ライン２２Ａ～２２Ｄは、主面絶縁層１０、パッシベーション層１３および樹脂層１６に形成されていない。改質ライン２２Ａ～２２Ｄは、側面５Ａに形成された改質ライン２２Ａ、側面５Ｂに形成された改質ライン２２Ｂ、側面５Ｃに形成された改質ライン２２Ｃ、および、側面５Ｄに形成された改質ライン２２Ｄを含む。
改質ライン２２Ａ，２２ＣはＳｉＣ単結晶のａ面にそれぞれ形成され、改質ライン２２Ｂ，２２ＤはＳｉＣ単結晶のｍ面にそれぞれ形成されている。改質ライン２２Ａは、側面５Ａに複数（２個以上。この形態では３個）形成されている。改質ライン２２Ｃは、側面５Ｃに複数（２個以上。この形態では３個）形成されている。改質ライン２２Ａ，２２Ｃの個数は、２個以上６個以下であることが好ましい。
改質ライン２２Ｂは、側面５Ｂに１個または複数（２個以上。この形態では１個）形成されている。改質ライン２２Ｄは、側面５Ｄに１個または複数（２個以上。この形態では１個）形成されている。改質ライン２２Ｂ，２２Ｄの個数は、改質ライン２２Ａ，２２Ｃの個数以下であることが好ましい。改質ライン２２Ｂ，２２Ｄの個数は、改質ライン２２Ａ，２２Ｃの個数未満であることがさらに好ましい。
改質ライン２２Ａ～２２Ｄは、側面５Ａ～５Ｄを形成するＳｉＣ単結晶の一部がＳｉＣ単結晶とは異なる性質に改質された層状の領域を含む。改質ライン２２Ａ～２２Ｄは、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がＳｉＣ単結晶とは異なる性質に改質された領域を含む。
改質ライン２２Ａ～２２Ｄは、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。溶融再硬化層は、ＳｉＣ半導体層２の一部が溶融した後再度硬化した層である。欠陥層は、ＳｉＣ半導体層２に形成された空孔や亀裂等を含む層である。絶縁破壊層は、ＳｉＣ半導体層２の一部が絶縁破壊した層である。屈折率変化層は、ＳｉＣ半導体層２の一部がＳｉＣ単結晶とは異なる屈折率に変化した層である。
改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体層２の第１主面３の接線方向に沿って帯状に延びている。第１主面３の接線方向は、法線方向Ｚに直交する方向である。接線方向は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）および第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）を含む。
図３を参照して、複数の改質ライン２２Ａは、側面５Ａにおいてｍ軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。複数の改質ライン２２Ａは、法線方向Ｚに互いにずれて形成されている。
複数の改質ライン２２Ａは、法線方向Ｚに間隔を空けて形成されていることが好ましい。複数の改質ライン２２Ａは、法線方向Ｚに互いに重なっていてもよい。複数の改質ライン２２Ａは、法線方向Ｚに関して厚さＴＲをそれぞれ有している。複数の改質ライン２２Ａの厚さＴＲは、互いに等しくてもよいし、互いに異なっていてもよい。
複数の改質ライン２２Ａのうち第１主面３側の改質ライン２２Ａは、ＳｉＣ半導体層２の第１主面３から第２主面４に間隔を空けて形成されている。第１主面３側の改質ライン２２Ａは、側面５ＡからＳｉＣ半導体層２の第１主面３の表層部を露出させている。
複数の改質ライン２２Ａのうち第２主面４側の改質ライン２２Ａは、ＳｉＣ半導体層２の第２主面４から第１主面３に間隔を空けて形成されている。第２主面４側の改質ライン２２Ａは、側面５ＡからＳｉＣ半導体層２の第２主面４の表層部を露出させている。
複数の改質ライン２２Ａは、ＳｉＣ半導体基板６に形成されている。複数の改質ライン２２Ａは、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の間の境界から第２主面４に間隔を空けて形成されている。複数の改質ライン２２Ａは、ＳｉＣ半導体層２の第１主面３の表層部においてＳｉＣエピタキシャル層７を露出させている。
ＳｉＣ単結晶のａ面に面する側面５Ａは、ＳｉＣ単結晶のｃ軸を劈開方向として劈開する物性を有している。したがって、第１主面３の法線方向ＺやＳｉＣ単結晶のｃ軸に沿って複数の改質ライン２２Ａを形成した場合には、側面５ＡはＳｉＣ単結晶のｃ軸に沿う傾斜面となる。
そこで、この形態では、図８を参照して、ａ軸方向に関して第１主面３の法線からＳｉＣ単結晶のｃ軸とは反対方向に向けて傾斜した１つまたは複数（この形態では１つ）の傾斜部を側面５Ａに導入している。ｃ軸の反対方向は、より具体的には、法線方向ＺおよびＳｉＣ単結晶のａ軸方向（［１１－２０］方向）の間の方向である。
この形態では、断面視においてＳｉＣ単結晶のａ軸方向に互いにずれて形成された複数の改質ライン２２Ａによって、ＳｉＣ単結晶のｃ軸とは反対側（側面５Ｃ側）に向かう傾斜部が側面５Ａに導入されている。
側面５Ａには、ＳｉＣ単結晶のｃ軸に沿う１つまたは複数の傾斜部も形成されている。ＳｉＣ単結晶のｃ軸とは反対側に向かう傾斜部によってｃ軸に向かう傾斜部の形成領域の削減が図られている。
複数の改質ライン２２Ａは、より具体的には、断面視において法線方向Ｚに関してａ軸方向の一方側（［１１－２０］方向側）および他方側（［－１－１２０］方向側）に交互にずれて形成されている。
４個以上の改質ライン２２Ａが側面５Ａに形成されている場合、全ての改質ライン２２Ａがａ軸方向の一方側および他方側に交互にずれて形成されている必要はない。複数の改質ライン２２Ａは、ａ軸方向の一方側および他方側に交互にずれて形成された部分を含んでいてもよい。
複数の改質ライン２２Ａは、任意の２個の改質ライン２２Ａを結ぶ直線が少なくとも第１主面３の法線に交差する態様で形成されていることが好ましい。任意の２個の改質ライン２２Ａを結ぶ直線は、ＳｉＣ単結晶のｃ軸に交差することが好ましい。任意の２個の改質ライン２２Ａを結ぶ直線は、第１主面３の法線およびＳｉＣ単結晶のｃ軸に交差することが好ましい。
複数の改質ライン２２Ａは、ａ軸方向に関して第２主面４側の改質ライン２２Ａに対してＳｉＣ半導体層２の内方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ａを含むことが好ましい。
この形態では、中間の改質ライン２２Ａが第２主面４側の改質ライン２２Ａに対してＳｉＣ半導体層２の内方にずれて形成された例が示されている。ＳｉＣ単結晶のｃ軸とは反対側に向かう傾斜部は、第２主面４側の改質ライン２２Ａおよび中間の改質ライン２２Ａの間の領域に形成されている。第２主面４側の改質ライン２２Ａおよび中間の改質ライン２２Ａを結ぶ直線は、第１主面３の法線およびＳｉＣ単結晶のｃ軸に交差している。
複数の改質ライン２２Ａは、ａ軸方向に関して第１主面３側の改質ライン２２Ａに対してＳｉＣ半導体層２の内方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ａを含むことが好ましい。
この形態では、中間の改質ライン２２Ａが第１主面３側の改質ライン２２Ａに対してＳｉＣ半導体層２の内方にずれて形成された例が示されている。ＳｉＣ単結晶のｃ軸に向かう傾斜部は、第１主面３側の改質ライン２２Ａおよび中間の改質ライン２２Ａの間の領域に形成されている。
第１主面３側の改質ライン２２Ａおよび中間の改質ライン２２Ａを結ぶ直線は、第１主面３の法線に交差している。第１主面３側の改質ライン２２Ａおよび中間の改質ライン２２Ａを結ぶ直線は、ＳｉＣ単結晶のｃ軸に沿って延びていてもよいし、ＳｉＣ単結晶のｃ軸に交差していてもよい。
３個以上の改質ライン２２Ａが形成されている場合、複数の改質ライン２２Ａは、任意の２個の改質ライン２２Ａを結ぶ直線に対してＳｉＣ半導体層２の内方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ａを含むことが好ましい。
この形態では、中間の改質ライン２２Ａが、第１主面３側の改質ライン２２Ａおよび第２主面４側の改質ライン２２Ａを結ぶ直線に対してＳｉＣ半導体層２の内方にずれて形成された例が示されている。
ＳｉＣ単結晶のａ軸方向に関して互いに隣り合う２つの改質ライン２２Ａの間の距離ＤＲは、０μｍを超えて２０μｍ以下であってもよい。距離ＤＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
ａ軸方向に関して最も外方に位置する改質ライン２２Ａおよび最も内方に位置する改質ライン２２Ａの間の最遠距離ＤＤは、０μｍを超えて４０μｍ以下であってもよい。最遠距離ＤＤは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下、４５μｍ以上５０μｍ以下であってもよい。最遠距離ＤＤは、距離ＤＲと一致していてもよい。
距離ＤＲは、オフ角θおよびＳｉＣ半導体層２の厚さＴＬを用いて、ＴＬ×ｔａｎθ未満の値（０＜ＤＲ＜ＴＬ×ｔａｎθ）であることが好ましい。また、最遠距離ＤＤは、ＴＬ×ｔａｎθ未満の値（０＜ＤＤ＜ＴＬ×ｔａｎθ）であることが好ましい。この場合、３個以上の改質ライン２２Ａが形成されていることが好ましい。
ＳｉＣ半導体層２の側面５Ａは、複数の改質ライン２２Ａを頂部または基部とする隆起部を有している。この形態では、第１主面３側の改質ライン２２Ａおよび第２主面４側の改質ライン２２Ａが隆起部の頂部を形成し、中間の改質ライン２２Ａが隆起部の基部を形成している例を示している。
改質ライン２２Ｂは、側面５Ｂにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。改質ライン２２Ｂは、法線方向Ｚに関して厚さＴＲを有している。改質ライン２２Ｂは、ＳｉＣ半導体層２の第１主面３から第２主面４に間隔を空けて形成されている。改質ライン２２Ｂは、側面５ＢからＳｉＣ半導体層２の第１主面３の表層部を露出させている。
改質ライン２２Ｂは、ＳｉＣ半導体層２の第２主面４から第１主面３に間隔を空けて形成されている。改質ライン２２Ｂは、側面５ＢからＳｉＣ半導体層２の第２主面４の表層部を露出させている。
改質ライン２２Ｂは、ＳｉＣ半導体基板６に形成されている。改質ライン２２Ｂは、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の間の境界から第２主面４に間隔を空けて形成されている。改質ライン２２Ｂは、ＳｉＣ半導体層２の第１主面３の表層部においてＳｉＣエピタキシャル層７を露出させている。
むろん、改質ライン２２Ｂは、側面５Ｂに複数形成されていてもよい。この場合、複数の改質ライン２２Ｂは、法線方向Ｚに互いにずれて形成される。複数の改質ライン２２Ｂは、法線方向Ｚに間隔を空けて形成されていることが好ましい。複数の改質ライン２２Ｂは、法線方向Ｚに互いに重なっていてもよい。複数の改質ライン２２Ｂの厚さＴＲは、互いに等しくてもよいし、互いに異なっていてもよい。
図４を参照して、複数の改質ライン２２Ｃは、側面５Ｃにおいてｍ軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。複数の改質ライン２２Ｃは、法線方向Ｚに互いにずれて形成されている。
複数の改質ライン２２Ｃは、法線方向Ｚに間隔を空けて形成されていることが好ましい。複数の改質ライン２２Ｃは、法線方向Ｚに互いに重なっていてもよい。複数の改質ライン２２Ｃは、法線方向Ｚに関して厚さＴＲをそれぞれ有している。複数の改質ライン２２Ｃの厚さＴＲは、互いに等しくてもよいし、互いに異なっていてもよい。
複数の改質ライン２２Ｃのうち第１主面３側の改質ライン２２Ｃは、ＳｉＣ半導体層２の第１主面３から第２主面４に間隔を空けて形成されている。第１主面３側の改質ライン２２Ｃは、側面５ＣからＳｉＣ半導体層２の第１主面３の表層部を露出させている。
複数の改質ライン２２Ｃのうち第２主面４側の改質ライン２２Ｃは、ＳｉＣ半導体層２の第２主面４から第１主面３に間隔を空けて形成されている。第２主面４側の改質ライン２２Ｃは、側面５ＣからＳｉＣ半導体層２の第２主面４の表層部を露出させている。
複数の改質ライン２２Ｃは、ＳｉＣ半導体基板６に形成されている。複数の改質ライン２２Ｃは、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の間の境界から第２主面４に間隔を空けて形成されている。複数の改質ライン２２Ｃは、ＳｉＣ半導体層２の第１主面３の表層部においてＳｉＣエピタキシャル層７を露出させている。
ＳｉＣ単結晶のａ面に面する側面５Ｃは、ＳｉＣ単結晶のｃ軸を劈開方向として劈開する物性を有している。したがって、第１主面３の法線方向ＺやＳｉＣ単結晶のｃ軸に沿って複数の改質ライン２２Ｃを形成した場合には、側面５ＣはＳｉＣ単結晶のｃ軸に沿う傾斜面となる。
そこで、この形態では、図８を参照して、第１主面３の法線からＳｉＣ単結晶のｃ軸とは反対側（側面５Ａとは反対側）の方向に向けて傾斜した１つまたは複数（この形態では１つ）の傾斜部を側面５Ｃに導入している。ｃ軸の反対方向は、より具体的には、法線方向ＺおよびＳｉＣ単結晶のａ軸方向（［１１－２０］方向）の間の方向である。
この形態では、断面視においてＳｉＣ単結晶のａ軸方向に互いにずれて形成された複数の改質ライン２２Ｃによって、ＳｉＣ単結晶のｃ軸とは反対側（側面５Ａとは反対側）に向かう傾斜部が側面５Ｃに導入されている。
側面５Ｃには、ＳｉＣ単結晶のｃ軸に沿う１つまたは複数の傾斜部も形成されている。ＳｉＣ単結晶のｃ軸とは反対側に向かう傾斜部によってｃ軸に向かう傾斜部の形成領域の削減が図られている。
複数の改質ライン２２Ｃは、より具体的には、断面視において法線方向Ｚに関してａ軸方向の一方側（［１１－２０］方向側）および他方側（［－１－１２０］方向側）に交互にずれて形成されている。
４個以上の改質ライン２２Ｃが側面５Ｃに形成されている場合、全ての改質ライン２２Ｃがａ軸方向の一方側および他方側に交互にずれて形成されている必要はない。複数の改質ライン２２Ｃは、ａ軸方向の一方側および他方側に交互にずれて形成された部分を含んでいてもよい。
複数の改質ライン２２Ｃは、任意の２個の改質ライン２２Ｃを結ぶ直線が少なくとも第１主面３の法線に交差する態様で形成されていることが好ましい。任意の２個の改質ライン２２Ｃを結ぶ直線は、ＳｉＣ単結晶のｃ軸に交差することが好ましい。任意の２個の改質ライン２２Ｃを結ぶ直線は、第１主面３の法線およびＳｉＣ単結晶のｃ軸に交差することが好ましい。
複数の改質ライン２２Ｃは、ａ軸方向に関して第２主面４側の改質ライン２２Ｃに対してＳｉＣ半導体層２の外方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ｃを含むことが好ましい。
この形態では、中間の改質ライン２２Ｃが第２主面４側の改質ライン２２Ｃに対してＳｉＣ半導体層２の外方にずれて形成された例が示されている。ＳｉＣ単結晶のｃ軸とは反対側に向かう傾斜部は、第２主面４側の改質ライン２２Ｃおよび中間の改質ライン２２Ｃの間の領域に形成されている。第２主面４側の改質ライン２２Ｃおよび中間の改質ライン２２Ｃを結ぶ直線は、第１主面３の法線およびＳｉＣ単結晶のｃ軸に交差している。
複数の改質ライン２２Ｃは、ａ軸方向に関して第１主面３側の改質ライン２２Ｃに対してＳｉＣ半導体層２の外方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ｃを含むことが好ましい。
この形態では、中間の改質ライン２２Ｃが第１主面３側の改質ライン２２Ｃに対してＳｉＣ半導体層２の外方にずれて形成された例が示されている。ＳｉＣ単結晶のｃ軸に向かう傾斜部は、第１主面３側の改質ライン２２Ｃおよび中間の改質ライン２２Ｃの間の領域に形成されている。
第１主面３側の改質ライン２２Ｃおよび中間の改質ライン２２Ｃを結ぶ直線は、第１主面３の法線に交差している。第１主面３側の改質ライン２２Ｃおよび中間の改質ライン２２Ｃを結ぶ直線は、ＳｉＣ単結晶のｃ軸に沿って延びていてもよいし、ＳｉＣ単結晶のｃ軸に交差していてもよい。
３個以上の改質ライン２２Ｃが形成されている場合、複数の改質ライン２２Ｃは、任意の２個の改質ライン２２Ａを結ぶ直線に対してＳｉＣ半導体層２の外方（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン２２Ｃを含むことが好ましい。
この形態では、中間の改質ライン２２Ｃが、第１主面３側の改質ライン２２Ｃおよび第２主面４側の改質ライン２２Ｃを結ぶ直線に対してＳｉＣ半導体層２の外方にずれて形成された例が示されている。
ＳｉＣ単結晶のａ軸方向に関して互いに隣り合う２つの改質ライン２２Ｃの間の距離ＤＲは、０μｍを超えて２０μｍ以下であってもよい。距離ＤＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
ａ軸方向に関して最も外方に位置する改質ライン２２Ｃおよび最も内方に位置する改質ライン２２Ｃの間の最遠距離ＤＤは、０μｍを超えて４０μｍ以下であってもよい。最遠距離ＤＤは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下、４５μｍ以上５０μｍ以下であってもよい。最遠距離ＤＤは、距離ＤＲと一致していてもよい。
距離ＤＲは、オフ角θおよびＳｉＣ半導体層２の厚さＴＬを用いて、ＴＬ×ｔａｎθ未満の値（０＜ＤＲ＜ＴＬ×ｔａｎθ）であることが好ましい。また、最遠距離ＤＤは、ＴＬ×ｔａｎθ未満の値（０＜ＤＤ＜ＴＬ×ｔａｎθ）であることが好ましい。この場合、３個以上の改質ライン２２Ｃが形成されていることが好ましい。
ＳｉＣ半導体層２の側面５Ｃは、複数の改質ライン２２Ｃを頂部または基部とする隆起部を有している。この形態では、第１主面３側の改質ライン２２Ｃおよび第２主面４側の改質ライン２２Ｃが隆起部の基部を形成し、中間の改質ライン２２Ｃが隆起部の頂部を形成している例を示している。
改質ライン２２Ｄは、側面５Ｄにおいてａ軸方向に沿って直線状に延びる帯状に形成されている。改質ライン２２Ｄは、法線方向Ｚに関して厚さＴＲを有している。改質ライン２２Ｄは、ＳｉＣ半導体層２の第１主面３から第２主面４に間隔を空けて形成されている。改質ライン２２Ｄは、側面５ＤからＳｉＣ半導体層２の第１主面３の表層部を露出させている。
改質ライン２２Ｄは、ＳｉＣ半導体層２の第２主面４から第１主面３に間隔を空けて形成されている。改質ライン２２Ｄは、側面５ＤからＳｉＣ半導体層２の第２主面４の表層部を露出させている。
改質ライン２２Ｄは、ＳｉＣ半導体基板６に形成されている。改質ライン２２Ｄは、ＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７の間の境界から第２主面４に間隔を空けて形成されている。改質ライン２２Ｄは、ＳｉＣ半導体層２の第１主面３の表層部においてＳｉＣエピタキシャル層７を露出させている。
むろん、改質ライン２２Ｄは、側面５Ｄに複数形成されていてもよい。この場合、複数の改質ライン２２Ｄは、法線方向Ｚに互いにずれて形成される。複数の改質ライン２２Ｄは、法線方向Ｚに間隔を空けて形成されていることが好ましい。複数の改質ライン２２Ｄは、法線方向Ｚに互いに重なっていてもよい。複数の改質ライン２２Ｄの厚さＴＲは、互いに等しくてもよいし、互いに異なっていてもよい。
改質ライン２２Ａおよび改質ライン２２Ｂは、ＳｉＣ半導体層２における側面５Ａおよび側面５Ｂを接続する角部において互いに連なっていてもよい。改質ライン２２Ｂおよび改質ライン２２Ｃは、ＳｉＣ半導体層２における側面５Ｂおよび側面５Ｃを接続する角部において互いに連なっていてもよい。
改質ライン２２Ｃおよび改質ライン２２Ｄは、ＳｉＣ半導体層２における側面５Ｃおよび側面５Ｄを接続する角部において互いに連なっていてもよい。改質ライン２２Ｄおよび改質ライン２２Ａは、ＳｉＣ半導体層２における側面５Ｄおよび側面５Ａを接続する角部において互いに連なっていてもよい。
改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体層２を取り囲むように一体的に形成されていてもよい。つまり、改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体層２の側面５Ａ～５ＤにおいてＳｉＣ半導体層２を取り囲む１つの無端状（環状）の改質ラインを形成していてもよい。
改質ライン２２Ａ～２２Ｄは、ＳｉＣ半導体層２の側面５Ａ～５Ｄにおいて異なる専有割合ＲＡ，ＲＢ，ＲＣ，ＲＤで形成されている。専有割合ＲＡは、改質ライン２２Ａが側面５Ａに占める割合である。専有割合ＲＢは、改質ライン２２Ｂが側面５Ｂに占める割合である。専有割合ＲＣは、改質ライン２２Ｃが側面５Ｃに占める割合である。専有割合ＲＤは、改質ライン２２Ｄが側面５Ｄに占める割合である。
専有割合ＲＡ～ＲＤは、より具体的には、ＳｉＣ単結晶の結晶面に応じて異なっている。ＳｉＣ単結晶のｍ面に形成された改質ライン２２Ｂ，２２Ｄの専有割合ＲＢ，ＲＤは、ＳｉＣ単結晶のａ面に形成された改質ライン２２Ａ，２２Ｃの専有割合ＲＡ，ＲＣ以下（ＲＢ，ＲＤ≦ＲＡ，ＲＣ）である。専有割合ＲＢ，ＲＤは、より具体的には、専有割合ＲＡ，ＲＣ未満（ＲＢ，ＲＤ＜ＲＡ，ＲＣ）である。
改質ライン２２Ａ，２２Ｃの専有割合ＲＡ，ＲＣは、互いに等しくてもよいし、互いに異なっていてもよい。また、改質ライン２２Ｂ，２２Ｄの専有割合ＲＢ，ＲＤは、互いに等しくてもよいし、互いに異なっていてもよい。
専有割合ＲＡ～ＲＤは、改質ライン２２Ａ～２２Ｄの個数、厚さＴＲ、総表面積等によって調整される。この形態では、一例として、改質ライン２２Ａ～２２Ｄの個数および厚さＴＲを調節することによって、改質ライン２２Ａ～２２Ｄの専有割合ＲＡ～ＲＤを調整している。
改質ライン２２Ｂ，２２Ｄの個数は、それぞれ改質ライン２２Ａ，２２Ｃの個数未満である。また、改質ライン２２Ｂ，２２Ｄの厚さＴＲの合計値は、それぞれ改質ライン２２Ａ，２２Ｃの厚さＴＲの合計値未満である。また、改質ライン２２Ｂ，２２Ｄの表面積の合計値は、それぞれ改質ライン２２Ａ，２２Ｃの表面積の合計値未満である。
法線方向Ｚに関して改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣ半導体層２の厚さＴＬ以下（ＴＲ≦ＴＬ）であることが好ましい。改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣ半導体基板６の厚さＴＳ未満（ＴＲ＜ＴＳ）であることがさらに好ましい。
改質ライン２２Ａ～２２Ｄの厚さＴＲは、ＳｉＣエピタキシャル層７の厚さＴＥ以上（ＴＲ≧ＴＥ）であってもよい。改質ライン２２Ａの厚さＴＲ、改質ライン２２Ｂの厚さＴＲ、改質ライン２２Ｃの厚さＴＲおよび改質ライン２２Ｄの厚さＴＲの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
ＳｉＣ半導体層２の厚さＴＬに対する改質ライン２２Ａ～２２Ｄの厚さＴＲの比ＴＲ／ＴＬは、０．１以上１．０未満であることが好ましい。比ＴＲ／ＴＬは、０．１以上０．２以下、０．２以上０．４以下、０．４以上０．６以下、０．６以上０．８以下または０．８以上１．０未満であってもよい。
比ＴＲ／ＴＬは、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下または０．９以上１．０未満であってもよい。比ＴＲ／ＴＬは、０．２以上０．５以下であることが好ましい。
ＳｉＣ半導体基板６の厚さＴＳに対する改質ライン２２Ａ～２２Ｄの厚さＴＲの比ＴＲ／ＴＳは、０．１以上１．０未満であることがさらに好ましい。比ＴＲ／ＴＳは、０．１以上０．２以下、０．２以上０．４以下、０．４以上０．６以下、０．６以上０．８以下または０．８以上１．０未満であってもよい。
比ＴＲ／ＴＳは、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下または０．９以上１．０未満であってもよい。比ＴＲ／ＴＳは、０．２以上０．５以下であることが好ましい。
図５を参照して、改質ライン２２Ａは、複数のａ面改質部２８（改質部）を含む。換言すると、改質ライン２２Ａは、複数のａ面改質部２８の集合体によって形成されている。複数のａ面改質部２８は、側面５Ａから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質された部分である。側面５Ａにおいて各ａ面改質部２８の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。
複数のａ面改質部２８は、第１主面３側に位置する一端部２８ａ、第２主面４側に位置する他端部２８ｂ、ならびに、一端部２８ａおよび他端部２８ｂを接続する接続部２８ｃをそれぞれ含む。
複数のａ面改質部２８は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のａ面改質部２８は、全体として縞状に形成されている。複数のａ面改質部２８は、ｍ軸方向幅が一端部２８ａ側から他端部２８ｂ側に向けて狭まる先細り形状に形成された複数のａ面改質部２８を含んでいてもよい。
複数のａ面改質部２８は、ｍ軸方向に互いに対向するようにｍ軸方向に間隔を空けて形成されている。複数のａ面改質部２８は、ｍ軸方向に互いに重なり合っていてもよい。ｍ軸方向に延びる帯状の領域が、複数のａ面改質部２８の一端部２８ａを結ぶラインおよび複数のａ面改質部２８の他端部２８ｂを結ぶラインによって形成されている。改質ライン２２Ａは、この帯状の領域によって形成されている。
複数のａ面改質部２８は、側面５Ａを切り欠いた切欠部をそれぞれ形成していてもよい。複数のａ面改質部２８は、側面５Ａからａ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のａ面改質部２８は、法線方向Ｚの長さやｍ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
ｍ軸方向に関して、互いに隣り合う複数のａ面改質部２８の中央部間のピッチＰＲは、０μｍを超えて２０μｍ以下であってもよい。ピッチＰＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
ｍ軸方向に関して、各ａ面改質部２８の幅ＷＲは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
改質ライン２２Ｃは、側面５Ｃに形成されている点を除いて、改質ライン２２Ａと同様の構造を有している。改質ライン２２Ａの説明は、「側面５Ａ」を「側面５Ｃ」と読み替えて改質ライン２２Ｃの説明に準用される。
図６を参照して、改質ライン２２Ｄは、複数のｍ面改質部２９（改質部）を含む。換言すると、改質ライン２２Ｄは、複数のｍ面改質部２９の集合体によって形成されている。複数のｍ面改質部２９は、側面５Ｄから露出するＳｉＣ単結晶がＳｉＣ単結晶とは異なる性質に改質された部分である。側面５Ｄにおいて各ｍ面改質部２９の周囲の領域は、ＳｉＣ単結晶とは異なる性質に改質されていてもよい。
複数のｍ面改質部２９は、第１主面３側に位置する一端部２９ａ、第２主面４側に位置する他端部２９ｂ、ならびに、一端部２９ａおよび他端部２９ｂを接続する接続部２９ｃをそれぞれ含む。
複数のｍ面改質部２９は、法線方向Ｚに延びる線状にそれぞれ形成されている。これにより、複数のｍ面改質部２９は、全体として縞状に形成されている。複数のｍ面改質部２９は、ａ軸方向幅が一端部２９ａ側から他端部２９ｂ側に向けて狭まる先細り形状に形成された複数のｍ面改質部２９を含んでいてもよい。
複数のｍ面改質部２９は、ａ軸方向に互いに対向するようにａ軸方向に間隔を空けて形成されている。複数のｍ面改質部２９は、ａ軸方向に互いに重なり合っていてもよい。ａ軸方向に延びる帯状の領域が、複数のｍ面改質部２９の一端部２９ａを結ぶラインおよび複数のｍ面改質部２９の他端部２９ｂを結ぶラインによって形成されている。改質ライン２２Ｄは、この帯状の領域によって形成されている。
複数のｍ面改質部２９は、側面５Ｄを切り欠いた切欠部をそれぞれ形成していてもよい。複数のｍ面改質部２９は、側面５Ｄからｍ軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のｍ面改質部２９は、法線方向Ｚの長さやａ軸方向幅に応じて点状（ドット状）に形成されていてもよい。
ａ軸方向に関して、互いに隣り合う複数のｍ面改質部２９の中央部間のピッチＰＲは、０μｍ以上２０μｍ以下であってもよい。ピッチＰＲは、０μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
ａ軸方向に関して、各ｍ面改質部２９の幅ＷＲは、０μｍを超えて２０μｍ以下であってもよい。幅ＷＲは、０μｍを超えて５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下または１５μｍ以上２０μｍ以下であってもよい。
改質ライン２２Ｂは、側面５Ｂに形成されている点を除いて、改質ライン２２Ｄと同様の構造を有している。改質ライン２２Ｄの説明は、「側面５Ｄ」を「側面５Ｂ」と読み替えて改質ライン２２Ｂの説明に準用される。
図８を参照して、アクティブ領域８においてＳｉＣ半導体層２の第１主面３の表層部には、ｎ型のダイオード領域３５が形成されている。ダイオード領域３５は、この形態では、ＳｉＣ半導体層２の第１主面３の中央部に形成されている。ダイオード領域３５は、この形態では、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に設定されている。
ダイオード領域３５のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度以上であってもよい。ダイオード領域３５は、この形態では、ＳｉＣエピタキシャル層７の一部を利用して形成されている。ダイオード領域３５のｎ型不純物濃度は、ＳｉＣエピタキシャル層７のｎ型不純物濃度と等しい。ダイオード領域３５は、ＳｉＣエピタキシャル層７の表層部に対するｎ型不純物の導入によって形成されていてもよい。
外側領域９においてＳｉＣ半導体層２の第１主面３の表層部には、ｐ＋型のガード領域３６が形成されている。ガード領域３６は、平面視においてダイオード領域３５に沿って延びる帯状に形成されている。
ガード領域３６は、より具体的には、平面視においてダイオード領域３５を取り囲む無端状（たとえば四角環状、角を面取りした四角環状または円環状）に形成されている。これにより、ガード領域３６は、ガードリング領域として形成されている。ダイオード領域３５は、この形態では、ガード領域３６によって画定されている。また、アクティブ領域８は、ガード領域３６によって画定されている。
ガード領域３６のｐ型不純物は、活性化されていなくてもよい。この場合、ガード領域３６は、非半導体領域として形成される。ガード領域３６のｐ型不純物は、活性化されていてもよい。この場合、ガード領域３６は、ｐ型半導体領域として形成される。
ＳｉＣ半導体層２の第１主面３の上には、前述の主面絶縁層１０が形成されている。主面絶縁層１０には、ダイオード領域３５を露出させるダイオード開口３７が形成されている。ダイオード開口３７は、ダイオード領域３５に加えてガード領域３６の内周縁も露出させている。ダイオード開口３７は、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
主面絶縁層１０の上には、前述の第１主面電極層１２が形成されている。第１主面電極層１２は、絶縁層の上からダイオード開口３７に入り込んでいる。第１主面電極層１２は、ダイオード開口３７内においてダイオード領域３５に電気的に接続されている。
第１主面電極層１２は、より具体的には、ダイオード領域３５との間でショットキー接合を形成している。これにより、第１主面電極層１２をアノードとし、ダイオード領域３５をカソードとするショットキーバリアダイオードＤが形成されている。主面絶縁層１０の上には、前述のパッシベーション層１３および樹脂層１６が形成されている。
図９は、図３に示すＳｉＣ半導体装置１の製造に使用されるＳｉＣ半導体ウエハ４１を示す斜視図である。
ＳｉＣ半導体ウエハ４１は、ＳｉＣ半導体基板６のベースとなる部材である。ＳｉＣ半導体ウエハ４１は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体ウエハ４１は、この形態では、ＳｉＣ半導体基板６のｎ型不純物濃度に対応したｎ型不純物濃度を有している。
ＳｉＣ半導体ウエハ４１は板状または盤状に形成されている。ＳｉＣ半導体ウエハ４１は、円盤状に形成されていてもよい。ＳｉＣ半導体ウエハ４１は、一方側の第１ウエハ主面４２、他方側の第２ウエハ主面４３、ならびに、第１ウエハ主面４２および第２ウエハ主面４３を接続するウエハ側面４４を有している。
ＳｉＣ半導体ウエハ４１の厚さＴＷは、ＳｉＣ半導体基板６の厚さＴＳを超えている（ＴＳ＜ＴＷ）。ＳｉＣ半導体ウエハ４１の厚さＴＷは、研削によってＳｉＣ半導体基板６の厚さＴＳに合わせ込まれる。
厚さＴＷは、１５０μｍを超えて７５０μｍ以下であってもよい。厚さＴＷは、１５０μｍを超えて３００μｍ以下、３００μｍ以上４５０μｍ以下、４５０μｍ以上６００μｍ以下または６００μｍ以上７５０μｍ以下であってもよい。ＳｉＣ半導体ウエハ４１の研削時間を鑑みると、厚さＴＷは、１５０μｍを超えて５００μｍ以下であることが好ましい。厚さＴＷは、典型的には、３００μｍ以上４５０μｍ以下である。
第１ウエハ主面４２および第２ウエハ主面４３は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１ウエハ主面４２は、（０００１）面（シリコン面）に面している。第２ウエハ主面４３は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
第１ウエハ主面４２および第２ウエハ主面４３は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に１０°以下の角度で傾斜したオフ角θを有している。第１ウエハ主面４２の法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下または４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下または３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下または２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
ＳｉＣ半導体ウエハ４１は、第１ウエハ主面４２およびウエハ側面４４を接続する第１ウエハ角部４５、ならびに、第２ウエハ主面４３およびウエハ側面４４を接続する第２ウエハ角部４６を含む。第１ウエハ角部４５は、第１ウエハ主面４２からウエハ側面４４に向かって下り傾斜した第１面取り部４７を有している。第２ウエハ角部４６は、第２ウエハ主面４３からウエハ側面４４に向かって下り傾斜した第２面取り部４８を有している。
第１面取り部４７は、凸湾曲状に形成されていてもよい。第２面取り部４８は、凸湾曲状に形成されていてもよい。第１面取り部４７および第２面取り部４８は、ＳｉＣ半導体ウエハ４１のクラックを抑制する。
ＳｉＣ半導体ウエハ４１のウエハ側面４４には、ＳｉＣ単結晶の結晶方位を示す目印の一例として１つのオリエンテーションフラット４９が形成されている。オリエンテーションフラット４９は、ＳｉＣ半導体ウエハ４１のウエハ側面４４に形成された切欠部である。オリエンテーションフラット４９は、この形態では、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って直線状に延びている。
ＳｉＣ半導体ウエハ４１のウエハ側面４４には、結晶方位を示す複数（たとえば２つ）のオリエンテーションフラット４９が形成されていてもよい。複数（たとえば２つ）のオリエンテーションフラット４９は、第１オリエンテーションフラットおよび第２オリエンテーションフラットを含んでいてもよい。
第１オリエンテーションフラットは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って直線状に延びる切欠部であってもよい。第２オリエンテーションフラットは、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に沿って直線状に延びる切欠部であってもよい。
ＳｉＣ半導体ウエハ４１の第１ウエハ主面４２には、ＳｉＣ半導体装置１にそれぞれ対応した複数の装置形成領域５１が設定される。複数の装置形成領域５１は、ｍ軸方向（［１－１００］方向）およびａ軸方向（［１１－２０］方向）に間隔を空けて行列状の配列で設定される。
各装置形成領域５１は、ＳｉＣ単結晶の結晶方位に沿った４つの辺５２Ａ，５２Ｂ，５２Ｃ，５２Ｄを有している。４つの辺５２Ａ～５２Ｄは、ＳｉＣ半導体層２の４つの側面５Ａ～５Ｄにそれぞれ対応している。つまり、４つの辺５２Ａ～５２Ｄは、ｍ軸方向（［１－１００］方向）に沿う２つの辺５２Ａ，５２Ｃおよびａ軸方向（［１１－２０］方向）に沿う２つの辺５２Ｂ，５２Ｄを含む。
複数の装置形成領域５１は、ｍ軸方向（［１－１００］方向）およびａ軸方向（［１１－２０］方向）に沿って延びる格子状の切断予定ライン５３によってそれぞれ区画されている。切断予定ライン５３は、複数の第１切断予定ライン５４および複数の第２切断予定ライン５５を含む。
複数の第１切断予定ライン５４は、ｍ軸方向（［１－１００］方向）に沿ってそれぞれ延びている。複数の第２切断予定ライン５５は、ａ軸方向（［１１－２０］方向）に沿ってそれぞれ延びている。複数の装置形成領域５１に所定の構造が作り込まれた後、切断予定ライン５３に沿ってＳｉＣ半導体ウエハ４１を切断することによって、複数のＳｉＣ半導体装置１が切り出される。
図１０Ａ～図１０Ｍは、図３に示すＳｉＣ半導体装置１の製造方法の一例を示す断面図である。図１０Ａ～図１０Ｍでは、説明の便宜上、３つのＳｉＣ半導体装置１が形成される領域だけを示し、他の領域についての図示を省略している。
図１０Ａを参照して、ＳｉＣ半導体装置１を製造するにあたり、まず、ＳｉＣ半導体ウエハ４１が用意される（図９も併せて参照）。次に、ＳｉＣ半導体ウエハ４１の第１ウエハ主面４２にｎ型のＳｉＣエピタキシャル層７が形成される。
ＳｉＣエピタキシャル層７の形成工程では、ＳｉＣ半導体ウエハ４１の第１ウエハ主面４２からＳｉＣがエピタキシャル成長される。ＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。
これにより、ＳｉＣ半導体ウエハ４１およびＳｉＣエピタキシャル層７を含むＳｉＣ半導体ウエハ構造６１が形成される。ＳｉＣ半導体ウエハ構造６１は、第１主面６２および第２主面６３を含む。
ＳｉＣ半導体ウエハ構造６１の第１主面６２および第２主面６３は、ＳｉＣ半導体層２の第１主面３および第２主面４にそれぞれ対応している。ＳｉＣ半導体ウエハ構造６１の厚さＴＷＳは、１５０μｍを超えて８００μｍ以下であってもよい。厚さＴＷＳは、１５０μｍを超えて５５０μｍ以下であることが好ましい。
次に、図１０Ｂを参照して、ＳｉＣ半導体ウエハ構造６１の第１主面６２にｐ＋型のガード領域３６が形成される。ガード領域３６の形成工程は、イオン注入マスク（図示せず）を介してＳｉＣ半導体ウエハ構造６１の第１主面６２の表層部にｐ型不純物を選択的に導入する工程を含む。ガード領域３６は、より具体的には、ＳｉＣエピタキシャル層７の表層部に形成される。
ガード領域３６は、ＳｉＣ半導体ウエハ構造６１においてアクティブ領域８および外側領域９を区画する。ガード領域３６によって取り囲まれた領域（アクティブ領域８）には、ｎ型のダイオード領域３５が区画される。
ダイオード領域３５は、イオン注入マスク（図示せず）を介してＳｉＣ半導体ウエハ構造６１の第１主面６２の表層部にｎ型不純物を選択的に導入することによって形成されてもよい。
次に、図１０Ｃを参照して、ＳｉＣ半導体ウエハ構造６１の第１主面６２の上に主面絶縁層１０が形成される。主面絶縁層１０は、酸化シリコン（ＳｉＯ２）を含む。主面絶縁層１０は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
次に、図１０Ｄを参照して、所定パターンを有するマスク６４が、主面絶縁層１０の上に形成される。マスク６４は、複数の開口６５を有している。複数の開口６５は、主面絶縁層１０においてダイオード開口３７を形成すべき領域をそれぞれ露出させている。
次に、マスク６４を介するエッチング法によって、主面絶縁層１０の不要な部分が除去される。これにより、主面絶縁層１０にダイオード開口３７が形成される。ダイオード開口３７の形成後、マスク６４は除去される。
次に、図１０Ｅを参照して、ＳｉＣ半導体ウエハ構造６１の第１主面６２の上に第１主面電極層１２のベースとなるベース電極層６６が形成される。ベース電極層６６は、ＳｉＣ半導体ウエハ構造６１の第１主面６２の全域に形成され、主面絶縁層１０を被覆する。第１主面電極層１２は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
次に、図１０Ｆを参照して、所定パターンを有するマスク６７が、ベース電極層６６の上に形成される。マスク６７は、ベース電極層６６において第１主面電極層１２を形成すべき領域以外の領域を露出させる開口６８を有している。
次に、マスク６７を介するエッチング法によって、ベース電極層６６の不要な部分が除去される。これにより、ベース電極層６６が複数の第１主面電極層１２に分割される。第１主面電極層１２の形成後、マスク６７は除去される。
次に、図１０Ｇを参照して、ＳｉＣ半導体ウエハ構造６１の第１主面６２の上にパッシベーション層１３が形成される。パッシベーション層１３は、窒化シリコン（ＳｉＮ）を含む。パッシベーション層１３は、ＣＶＤ法によって形成されてもよい。
次に、図１０Ｈを参照して、パッシベーション層１３の上に、樹脂層１６が塗布される。樹脂層１６は、アクティブ領域８および外側領域９を一括して被覆する。樹脂層１６は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、図１０Ｉを参照して、樹脂層１６が選択的に露光された後、現像される。これにより、パッド開口１８が樹脂層１６に形成される。また、切断予定ライン５３（各装置形成領域５１の辺５２Ａ～５２Ｄ）に沿うダイシングストリート６９が樹脂層１６に区画される。
次に、パッシベーション層１３の不要な部分が除去される。パッシベーション層１３の不要な部分は、樹脂層１６を介するエッチング法によって除去されてもよい。これにより、サブパッド開口１５がパッシベーション層１３に形成される。また、切断予定ライン５３に沿うダイシングストリート６９がパッシベーション層１３に区画される。
この形態では、樹脂層１６を利用してパッシベーション層１３の不要な部分を除去する工程について説明した。しかし、サブパッド開口１５をパッシベーション層１３に形成した後、樹脂層１６およびパッド開口１８を形成してもよい。
この場合、樹脂層１６の形成工程に先立って、マスクを介するエッチング法によってパッシベーション層１３の不要な部分が除去され、サブパッド開口１５が形成される。この工程によれば、パッシベーション層１３を任意の形状に形成できる。
次に、図１０Ｊを参照して、ＳｉＣ半導体ウエハ構造６１の第２主面６３（ＳｉＣ半導体ウエハ４１の第２ウエハ主面４３）が研削される。これにより、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）が薄化される。また、ＳｉＣ半導体ウエハ構造６１の第２主面６３に研削痕が形成される。
ＳｉＣ半導体ウエハ構造６１は、ＳｉＣ半導体層２の厚さＴＬに対応する厚さＴＷＳになるまで研削される。ＳｉＣ半導体ウエハ構造６１は、４０μｍ以上２００μｍ以下の厚さＴＷＳになるまで研削されてもよい。
つまり、ＳｉＣ半導体ウエハ４１は、ＳｉＣ半導体基板６の厚さＴＳに対応する厚さＴＷになるまで研削される。ＳｉＣ半導体ウエハ４１は、４０μｍ以上１５０μｍ以下の厚さＴＷになるまで研削されてもよい。
次に、図１０Ｋを参照して、改質ライン２２Ａ～２２Ｄのベースとなる複数の改質ライン７０（改質層）が形成される。改質ライン７０の形成工程では、レーザ光照射装置７１からＳｉＣ半導体ウエハ構造６１に向けてパルス状のレーザ光が照射される。
レーザ光は、この形態では、ＳｉＣ半導体ウエハ構造６１の第１主面６２側から主面絶縁層１０を介してＳｉＣ半導体ウエハ構造６１に照射される。レーザ光は、ＳｉＣ半導体ウエハ構造６１の第２主面６３側からＳｉＣ半導体ウエハ構造６１に直接照射されてもよい。
レーザ光の集光部（焦点）は、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に設定される。ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って移動される。
より具体的には、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第１切断予定ライン５４に沿って移動される。また、ＳｉＣ半導体ウエハ構造６１に対するレーザ光の照射位置は、第２切断予定ライン５５に沿って移動される。
これにより、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に、切断予定ライン５３（各装置形成領域５１の４つの辺５２Ａ～５２Ｄ）に沿って延び、ＳｉＣ単結晶の結晶状態が他の領域とは異なる性質に改質した複数の改質ライン７０が形成される。
複数の改質ライン７０は、各装置形成領域５１の４つの辺５２Ａ～５２Ｄに対して１対１対応の関係で１層または複数層ずつ形成される。この形態では、第１切断予定ライン５４に複数（この形態では３個）の改質ライン７０がそれぞれ形成され、第２切断予定ライン５５に１個の改質ライン７０がそれぞれ形成される。
第１切断予定ライン５４に形成された複数の改質ライン７０は、改質ライン２２Ａ（改質ライン２２Ｃ）に対応している。第２切断予定ライン５５に形成された１層の改質ライン７０は、改質ライン２２Ｂ（改質ライン２２Ｄ）に対応している。
第１切断予定ライン５４に形成された複数の改質ライン７０は、断面視において法線方向Ｚに関してａ軸方向の一方側および他方側に交互にずれて形成される。第１切断予定ライン５４に形成された複数の改質ライン７０は、第２主面６３側の改質ライン７０および／または第１主面６２側の改質ライン７０を基準にしたとき、ａ軸方向に関してＳｉＣ単結晶のｃ軸方向とは反対側（［１１－２０］方向側）にずれて形成された１個または複数の改質ライン７０を含む。
装置形成領域５１の辺５２Ａ，５２Ｃに沿う２つの改質ライン７０は、ａ面改質部２８をそれぞれ含む。装置形成領域５１の辺５２Ｂ，５２Ｄに沿う２つの改質ライン７０は、ｍ面改質部２９をそれぞれ含む。
複数の改質ライン７０は、ＳｉＣ半導体ウエハ構造６１の厚さ方向途中部に形成されたレーザ加工痕でもある。より具体的には、改質ライン７０のａ面改質部２８およびｍ面改質部２９がレーザ加工痕である。
レーザ光の集光部（焦点）、レーザエネルギ、パルスデューティ比、照射速度等は、形成すべき改質ライン７０（改質ライン２２Ａ～２２Ｄ）の位置、大きさ、形状、厚さ等によって任意の値に定められる。
次に、図１０Ｌを参照して、ＳｉＣ半導体ウエハ構造６１の第２主面６３に第２主面電極層１９が形成される。第２主面電極層１９は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
第２主面電極層１９の形成工程に先立って、ＳｉＣ半導体ウエハ構造６１の第２主面６３（研削面）に対してアニール処理を実施してもよい。アニール処理は、レーザ光を用いたレーザアニール処理法によって実施されてもよい。
レーザアニール処理法によれば、ＳｉＣ半導体ウエハ構造６１の第２主面６３の表層部のＳｉＣ単結晶が改質されてＳｉアモルファス層が形成される。この場合、ＳｉＣ半導体層２の第２主面４の表層部にＳｉアモルファス層を有するＳｉＣ半導体装置１が製造される。ＳｉＣ半導体層２の第２主面４では、研削痕およびＳｉアモルファス層が併存する。レーザアニール処理法によれば、ＳｉＣ半導体層２の第２主面４に対する第２主面電極層１９のオーミック性を高めることができる。
次に、図１０Ｍを参照して、ＳｉＣ半導体ウエハ構造６１から複数のＳｉＣ半導体装置１が切り出される。この工程では、ＳｉＣ半導体ウエハ構造６１の第２主面６３側にテープ状の支持部材７３が貼着される。
次に、ＳｉＣ半導体ウエハ構造６１の第２主面６３側から支持部材７３を介して切断予定ライン５３に外力が加えられる。切断予定ライン５３に対する外力は、ブレード等の押圧部材によって加えられてもよい。
他の形態において、ＳｉＣ半導体ウエハ構造６１の第１主面６２側に支持部材７３が貼着されてもよい。この場合、ＳｉＣ半導体ウエハ構造６１の第１主面６２側から支持部材７３を介して切断予定ライン５３に外力が加えられてもよい。外力は、ブレード等の押圧部材によって加えられてもよい。
さらに他の形態において、ＳｉＣ半導体ウエハ構造６１の第１主面６２側または第２主面６３側に伸縮性の支持部材７３が貼着されてもよい。この場合、ＳｉＣ半導体ウエハ構造６１は、伸縮性の支持部材７３をｍ軸方向およびａ軸方向に引き伸ばすことによって劈開されてもよい。
支持部材７３を用いてＳｉＣ半導体ウエハ構造６１を劈開する場合は、障害物の少ないＳｉＣ半導体ウエハ構造６１の第２主面６３側に支持部材７３が貼着されることが好ましい。
このようにして、ＳｉＣ半導体ウエハ構造６１が改質ライン７０（改質ライン２２Ａ～２２Ｄ）を起点に切断予定ライン５３に沿って劈開され、複数のＳｉＣ半導体装置１が１枚のＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）から切り出される。
第１切断予定ライン５４に形成された複数の改質ライン７０は、断面視において法線方向Ｚに関してａ軸方向の一方側および他方側に交互にずれて形成されている。第１切断予定ライン５４に形成された複数の改質ライン７０のうちの少なくとも２つの改質ライン７０を結ぶ直線は、第１主面６２の法線からＳｉＣ単結晶のｃ軸とは反対側の方向に向けて傾斜している。
ＳｉＣ半導体ウエハ構造６１は、第１切断予定ライン５４に関しては、ＳｉＣ単結晶のｃ軸方向に加えて、互いに隣り合う２つの改質ライン７０を結ぶ直線に沿って劈開される。これにより、ＳｉＣ半導体ウエハ構造６１から切り出された複数のＳｉＣ半導体層２の側面５Ａ，５ＣにおいてＳｉＣ単結晶のｃ軸方向に沿う傾斜面が形成されるのが抑制される。
改質ライン７０のうち各装置形成領域５１の辺５２Ａに沿う部分は、改質ライン２２Ａとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｂに沿う部分は、改質ライン２２Ｂとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｃに沿う部分は、改質ライン２２Ｃとなる。改質ライン７０のうち各装置形成領域５１の辺５２Ｄに沿う部分は、改質ライン２２Ｄとなる。以上を含む工程を経てＳｉＣ半導体装置１が製造される。
この形態では、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）が、改質ライン７０（改質ライン２２Ａ～２２Ｄ）の形成工程（図１０Ｋ）に先立って実施された。しかし、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、第２主面電極層１９の形成工程（図１０Ｌ）の前の任意のタイミングで実施され得る。
たとえば、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣエピタキシャル層７の形成工程（図１０Ａ）に先立って実施されてもよい。また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、改質ライン７０（改質ライン２２Ａ～２２Ｄ）の形成工程（図１０Ｋ）の後に実施されてもよい。
また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、改質ライン７０（改質ライン２２Ａ～２２Ｄ）の形成工程（図１０Ｋ）の前の任意のタイミングで複数回に分けて実施されてもよい。また、ＳｉＣ半導体ウエハ構造６１の研削工程（図１０Ｊ）は、ＳｉＣ半導体ウエハ４１の用意工程（図１０Ａ）の後、第２主面電極層１９の形成工程（図１０Ｌ）の前の任意のタイミングで複数回に分けて実施されてもよい。
図１１は、図３に示すＳｉＣ半導体装置１が組み込まれた半導体パッケージ７４を、封止樹脂７９を透過して示す斜視図である。
図１１を参照して、半導体パッケージ７４は、この形態では、所謂ＴＯ－２２０タイプである。半導体パッケージ７４は、ＳｉＣ半導体装置１、パッド部７５、ヒートシンク７６、複数（この形態では２本）の端子７７、複数（この形態では２本）の導線７８および封止樹脂７９を含む。パッド部７５、ヒートシンク７６および複数の端子７７は、接続対象物の一例としてのリードフレームを形成している。
パッド部７５は、金属板を含む。パッド部７５は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。パッド部７５は、平面視において四角形状に形成されている。パッド部７５は、ＳｉＣ半導体装置１の平面面積以上の平面面積を有している。ＳｉＣ半導体装置１は、パッド部７５の上に配置されている。
ＳｉＣ半導体装置１の第２主面電極層１９は、導電接合材８０を介してパッド部７５に電気的に接続されている。導電接合材８０は、第２主面電極層１９およびパッド部７５の間の領域に介在されている。
導電接合材８０は、金属製ペーストまたは半田であってもよい。金属製ペーストは、Ａｕ（金）、Ａｇ（銀）またはＣｕ（銅）を含む導電性ペーストであってもよい。導電接合材８０は、半田からなることが好ましい。半田は、鉛フリー型の半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉまたはＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。
ヒートシンク７６は、パッド部７５の一辺に接続されている。この形態では、パッド部７５およびヒートシンク７６が、一枚の金属板によって形成されている。ヒートシンク７６には、貫通孔７６ａが形成されている。貫通孔７６ａは、円形状に形成されている。
複数の端子７７は、パッド部７５に対してヒートシンク７６とは反対側の辺に沿って配列されている。複数の端子７７は、それぞれ金属板を含む。端子７７は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
複数の端子７７は、第１端子７７Ａおよび第２端子７７Ｂを含む。第１端子７７Ａおよび第２端子７７Ｂは、パッド部７５においてヒートシンク７６とは反対側の辺に沿って間隔を空けて配列されている。第１端子７７Ａおよび第２端子７７Ｂは、それらの配列方向に直交する方向に沿って帯状に延びている。
複数の導線７８は、ボンディングワイヤ等であってもよい。複数の導線７８は、導線７８Ａおよび導線７８Ｂを含む。導線７８Ａは、第１端子７７ＡおよびＳｉＣ半導体装置１の第１主面電極層１２に電気的に接続されている。これにより、第１端子７７Ａは、導線７８Ａを介してＳｉＣ半導体装置１の第１主面電極層１２に電気的に接続されている。
導線７８Ｂは、第２端子７７Ｂおよびパッド部７５に電気的に接続されている。これにより、第２端子７７Ｂは、導線７８Ｂを介してＳｉＣ半導体装置１の第２主面電極層１９に電気的に接続されている。第２端子７７Ｂは、パッド部７５と一体的に形成されていてもよい。
封止樹脂７９は、ヒートシンク７６および複数の端子７７の一部を露出させるように、ＳｉＣ半導体装置１、パッド部７５および複数の導線７８を封止している。封止樹脂７９は、直方体形状に形成されている。
半導体パッケージ７４の形態は、ＴＯ－２２０に制限されない。半導体パッケージ７４としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）またはＳＯＪ（Small Outline J-leaded Package）、もしくは、これらに類する種々の形態が適用されてもよい。
図１２は、図３に示すＳｉＣ半導体装置１の搬送状態を示す斜視図である。
ＳｉＣ半導体装置１は、半導体組立装置を用いて半導体パッケージ７４のパッド部７５に実装される。半導体組立装置におけるＳｉＣ半導体装置１の搬送工程は、ＳｉＣ半導体層２の第１主面３を吸着して保持するピックアップノズルＰＮによって行われる。
図１３は、参考例に係るＳｉＣ半導体装置９９の構造を説明するための図である。
ＳｉＣ半導体装置９９は、ＳｉＣ半導体層２の側面５Ａ，５Ｃがｃ軸に沿う傾斜面を有している点を除いて、ＳｉＣ半導体装置１と同様の構造を有している。図１３においてＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
ＳｉＣ単結晶のａ面に面する側面５Ａ，５Ｃは、ＳｉＣ単結晶のｃ軸を劈開方向として劈開する物性を有している。したがって、第１主面３の法線方向ＺやＳｉＣ単結晶のｃ軸に沿って複数の改質ライン７０（改質ライン２２Ａ，２２Ｃ）を形成した場合には、側面５Ａ，５ＣはＳｉＣ単結晶のｃ軸に沿う傾斜面となる。
この場合、ＳｉＣ半導体層２の見かけ上の平面面積Ｓは、傾斜面に応じた平面面積分だけ増加する。ＳｉＣ半導体層２の見かけ上の平面面積Ｓは、より具体的には、下記（１）式および（２）式で表される。
Ｓ＝ＳＭ＋ＳＩ…（１） ＳＩ＝Ｗ×ＴＬ×ｔａｎθ…（２） 上記（１），（２）式において、「ＳＭ」は第１主面３の平面面積であり、「ＳＩ」は傾斜面によって増加した平面面積であり、「Ｗ」はＳｉＣ半導体層２の側面５Ａ，５Ｃの長さであり、「θ」はオフ角である。
参考例に係るＳｉＣ半導体装置９９が半導体組立装置に搬入された場合、ピックアップノズルＰＮによる吸着がＳｉＣ半導体層２の側面５Ａ，５Ｃ（傾斜面）によって妨げられる虞がある。この場合、ピックアップノズルＰＮはＳｉＣ半導体装置９９を適切に保持できないため、半導体組立装置においてピックアップエラーが発生する。
これに対して、ＳｉＣ半導体装置１によれば、ＳｉＣ半導体層２においてＳｉＣ単結晶のａ面に面する側面５Ａ，５Ｃは、第１主面３の法線を０°とした時、当該法線に対してオフ角θ未満の角度θａを有している。
角度θａは、より具体的には０°以上オフ角θ未満（０°≦θａ＜θ）である。これにより、上記（１）式において「ＳＩ」を低減させることができるから、半導体組立装置におけるピックアップエラーを抑制できるＳｉＣ半導体装置１を提供できる。
また、ＳｉＣ半導体装置１によれば、第１主面３の法線からＳｉＣ単結晶のｃ軸とは反対側の方向に向けて傾斜した１つまたは複数（この形態では１つ）の傾斜部が側面５Ａ，５Ｃに導入されている。
これにより、ｃ軸に沿って延びる傾斜面の形成領域が削減されるから、上記（１）式において「ＳＩ」を低減させることができる。その結果、半導体組立装置におけるピックアップエラーを抑制できるＳｉＣ半導体装置１を提供できる。
また、ＳｉＣ半導体装置１によれば、側面５Ａ，５Ｃに形成された複数の改質ライン２２Ａ，２２Ｃは、断面視においてＳｉＣ単結晶のａ軸方向に互いにずれている。複数の改質ライン２２Ａ，２２Ｃは、より具体的には、断面視において法線方向Ｚに関してａ軸方向の一方側および他方側に交互にずれて形成されている。
ＳｉＣ単結晶のａ軸方向に関して互いに隣り合う２つの改質ライン２２Ａ，２２Ｃの間の距離ＤＲは、オフ角θおよびＳｉＣ半導体層２の厚さＴＬを用いて、ＴＬ×ｔａｎθ未満の値（０＜ＤＲ＜ＴＬ×ｔａｎθ）である。
また、複数の改質ライン２２Ａ，２２Ｃのうちａ軸方向に関してもっとも離れた２つの改質ライン２２Ａ，２２Ｃの間の距離ＤＤは、ＴＬ×ｔａｎθ未満の値（０＜ＤＤ＜ＴＬ×ｔａｎθ）である。これにより、側面５Ａ，５Ｃの傾斜幅（ＴＬ×ｔａｎθ）を適切に低減できる。よって、上記（１）式において「ＳＩ」を適切に低減させることができる。
また、ＳｉＣ半導体装置１によれば、角度θａを有する側面５Ａ，５Ｃを６個以下の改質ライン２２Ａ，２２Ｃで実現できる。これにより、改質ライン２２Ａ，２２Ｃのベースとなる改質ライン７０の形成工程の時短を図ることができる。
ＳｉＣ単結晶は、ｃ面（シリコン面）をｃ軸から見た平面視において最近接原子方向（図１および図２も併せて参照）に沿って割れ易く、最近接原子方向の交差方向に沿って割れ難いという物性を有している。最近接原子方向は、ａ軸方向およびその等価方向である。最近接原子方向の交差方向は、ｍ軸方向およびその等価方向である。
したがって、改質ライン７０の形成工程では、ＳｉＣ単結晶の最近接原子方向に沿う結晶面に対しては、比較的割れ易い性質を有しているから、比較的大きい専有割合を有する改質ライン７０を形成しなくてもＳｉＣ単結晶を適切に切断（劈開）できる（図１０Ｌも併せて参照）。
つまり、改質ライン７０の形成工程において、ａ軸方向に延びる第２切断予定ライン５５に沿う改質ライン７０の専有割合（個数）を、ｍ軸方向に延びる第１切断予定ライン５４に沿う改質ライン７０の専有割合（個数）よりも小さくできる。最近接原子方向に沿う結晶面は、ｍ面およびその等価面である。
その一方で、ＳｉＣ単結晶の最近接原子方向の交差方向に沿う結晶面には、比較的大きい専有割合（比較的多い個数）を有する改質ライン７０が形成されている。これにより、ＳｉＣ半導体ウエハ構造６１の不適切な切断（劈開）を抑制できるから、ＳｉＣ単結晶の物性に起因したクラックの発生を適切に抑制できる。最近接原子方向の交差方向に沿う結晶面は、ａ面およびその等価面である。
このように、ＳｉＣ半導体装置１によれば、ＳｉＣ単結晶の物性を利用して側面５Ａ～５Ｄに対する改質ライン２２Ａ～２２Ｄの専有割合や個数を調整できる。これにより、側面５Ａ～５Ｄに対する改質ライン２２Ａ～２２Ｄの形成領域の低減を適切に図ることができる。よって、改質ライン２２Ａ～２２Ｄに起因するＳｉＣ半導体層２への影響も低減できる。また、改質ライン７０の形成工程の時短を図ることができる。
改質ラインに起因するＳｉＣ半導体層２への影響としては、改質ラインに起因するＳｉＣ半導体層２の電気的特性の変動や、改質ラインを起点とするＳｉＣ半導体層２のクラックの発生等が例示される。
漏れ電流特性の変動が、改質ラインに起因するＳｉＣ半導体層２の電気的特性の変動として例示される。ＳｉＣ半導体装置は、図１１に示されたように、封止樹脂７９によって封止されることがある。
この場合、封止樹脂７９中の可動イオンが改質ラインを介してＳｉＣ半導体層２に進入することが考えられる。複数の改質ラインが各側面５Ａ～５Ｄの全域に法線方向Ｚに沿って間隔を空けて形成された構造では、このような外部構造に起因する電流経路形成のリスクが高まる。
また、ＳｉＣ半導体層２の各側面５Ａ～５Ｄの全域に複数の改質ラインが法線方向Ｚに沿って形成された構造では、ＳｉＣ半導体層２のクラックの発生リスクも高まる。したがって、ＳｉＣ半導体装置１のように、改質ライン２２Ａ～２２Ｄの形成領域を制限することによってＳｉＣ半導体層２の電気的特性の変動やクラックの発生を抑制できる。
また、ＳｉＣ半導体装置１によれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の薄化工程を実施しているから、少ない個数（たとえば６個以下。好ましくは３個以下）の改質ライン７０（改質ライン２２Ａ～２２Ｄ）によってＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
換言すれば、薄化されたＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）によれば、ＳｉＣ半導体ウエハ構造６１の厚さ方向全域に改質ライン７０（改質ライン２２Ａ～２２Ｄ）を法線方向Ｚに間隔を空けて形成せずに、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）を適切に劈開できる。
この場合、ＳｉＣ半導体層２の第２主面４は、研削面からなる。ＳｉＣ半導体装置１は、４０μｍ以上２００μｍ以下の厚さＴＬを有するＳｉＣ半導体層２を含むことが好ましい。このような厚さＴＬを有するＳｉＣ半導体層２は、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）から適切に切り出されることができる。
ＳｉＣ半導体層２においてＳｉＣ半導体基板６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。ＳｉＣ半導体層２においてＳｉＣエピタキシャル層７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。ＳｉＣ半導体層２の薄化は、抵抗値を低減する上でも有効である。
また、ＳｉＣ半導体装置１によれば、改質ライン２２Ａ～２２Ｄが、ＳｉＣ半導体層２の第１主面３から第２主面４に間隔を空けて形成されている。ＳｉＣ半導体層２の第１主面３および側面５Ａ～５Ｄを接続する角部では応力が集中しやすい。
したがって、ＳｉＣ半導体層２の第１主面３および側面５Ａ～５Ｄを接続する角部から間隔を空けて改質ライン２２Ａ～２２Ｄを形成することにより、ＳｉＣ半導体層２の角部におけるクラックの発生を適切に抑制できる。
特に、ＳｉＣ半導体装置１によれば、改質ライン２２Ａ～２２Ｄは、ＳｉＣエピタキシャル層７を避けてＳｉＣ半導体基板６に形成されている。つまり、改質ライン２２Ａ～２２Ｄは、半導体素子（この形態ではショットキーバリアダイオードＤ）の主要部が形成されるＳｉＣエピタキシャル層７を露出させている。これにより、改質ライン２２Ａ～２２Ｄに起因する半導体素子への影響も適切に低減できる。
また、ＳｉＣ半導体装置１によれば、改質ライン２２Ａ～２２Ｄが、ＳｉＣ半導体層２の第２主面４から第１主面３に間隔を空けて形成されている。ＳｉＣ半導体層２の第２主面４および側面５Ａ～５Ｄを接続する角部では応力が集中しやすい。
したがって、ＳｉＣ半導体層２の第２主面４および側面５Ａ～５Ｄを接続する角部から間隔を空けて改質ライン２２Ａ～２２Ｄを形成することにより、ＳｉＣ半導体層２の角部におけるクラックの発生を適切に抑制できる。
また、ＳｉＣ半導体装置１によれば、ＳｉＣ半導体層２の第１主面３の上に形成された主面絶縁層１０および第１主面電極層１２を含む。主面絶縁層１０は、ＳｉＣ半導体層２の側面５Ａ～５Ｄに連なる絶縁側面１１Ａ～１１Ｄを有している。
主面絶縁層１０は、改質ライン２２Ａ～２２Ｄが形成された構造において、ＳｉＣ半導体層２の側面５Ａ～５Ｄおよび第１主面電極層１２の間の絶縁性を高める。これにより、ＳｉＣ半導体層２の側面５Ａ～５Ｄに改質ライン２２Ａ～２２Ｄが形成された構造において、ＳｉＣ半導体層２の電気的特性の安定性を高めることができる。
図１４Ａは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第２形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第１形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第２形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３から第２主面４に向けて下り傾斜した傾斜状に延びる帯状に形成されている。第２形態例に係る改質ライン２２Ｂ，２２Ｄは、より具体的には、第１端部領域８１、第２端部領域８２および傾斜領域８３をそれぞれ含む。
第１端部領域８１は、ＳｉＣ半導体層２の角部近傍においてＳｉＣ半導体層２の第１主面３側に位置している。第２端部領域８２は、ＳｉＣ半導体層２の角部近傍において第１端部領域８１に対してＳｉＣ半導体層２の第２主面４側に位置している。
傾斜領域８３は、第１端部領域８１および第２端部領域８２の間の領域を第１主面３から第２主面４に向けて下り傾斜している。改質ライン２２Ｂ，２２Ｄの傾斜方向および傾斜角度は任意であり、図１４Ａの形態に限定されない。
第２形態例に係る改質ライン２２Ｂ，２２Ｄは、改質ライン７０（改質ライン２２Ｂ，２２Ｄ）の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第２形態例に係る改質ライン２２Ｂ，２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
特に第２形態例に係る改質ライン２２Ｂ，２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ｂ，２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
むろん、改質ライン２２Ａ，２２Ｃも改質ライン２２Ｂ，２２Ｄと同様に、第１主面３から第２主面４に向けて下り傾斜した傾斜状に延びる帯状に形成されていてもよい。つまり、改質ライン２２Ａ，２２Ｃは、第１端部領域８１、第２端部領域８２および傾斜領域８３をそれぞれ含んでいてもよい。
ただし、改質ライン２２Ａ，２２Ｃは、側面５Ａ，５Ｃに複数形成されることを前提とするため、レーザ光照射時において、改質ライン７０を敢えて傾斜させる制御を実施する必要性は乏しい。
図１４Ｂは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第３形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第１形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第３形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３から第２主面４に向けて下り傾斜し、曲線状（湾曲状）に延びる帯状に形成されている。第３形態例に係る改質ライン２２Ｂ，２２Ｄは、より具体的には、第１端部領域８４、第２端部領域８５および湾曲領域８６をそれぞれ含む。
第１端部領域８４は、ＳｉＣ半導体層２の角部近傍においてＳｉＣ半導体層２の第１主面３側に位置している。第２端部領域８５は、ＳｉＣ半導体層２の角部近傍において第１端部領域８４に対してＳｉＣ半導体層２の第２主面４側に位置している。
湾曲領域８６は、第１主面３から第２主面４に向かう凹湾曲状に下り傾斜し、第１端部領域８４および第２端部領域８５を接続している。改質ライン２２Ｂ，２２Ｄの傾斜方向および傾斜角度は任意であり、図１４Ｂの形態に限定されない。
第３形態例に係る改質ライン２２Ｂ，２２Ｄは、改質ライン７０（改質ライン２２Ｂ，２２Ｄ）の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第３形態例に係る改質ライン２２Ｂ，２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
特に第３形態例に係る改質ライン２２Ｂ，２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ｂ，２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
むろん、改質ライン２２Ａ，２２Ｃも改質ライン２２Ｂ，２２Ｄと同様に、第１主面３から第２主面４に向かう凹湾曲状に下り傾斜していてもよい。つまり、改質ライン２２Ａ，２２Ｃは、第１端部領域８４、第２端部領域８５および湾曲領域８６をそれぞれ含んでいてもよい。
ただし、改質ライン２２Ａ，２２Ｃは、側面５Ａ，５Ｃに複数形成されることを前提とするため、レーザ光照射時において改質ライン７０を敢えて傾斜させる制御を実施する必要性は乏しい。
図１４Ｃは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第４形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第１形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第４形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３から第２主面４に向けて下り傾斜し、曲線状（湾曲状）に延びる帯状に形成されている。第３形態例に係る改質ライン２２Ｂ，２２Ｄは、より具体的には、第１端部領域８４、第２端部領域８５および湾曲領域８６をそれぞれ含む。
第１端部領域８４は、ＳｉＣ半導体層２の角部近傍においてＳｉＣ半導体層２の第１主面３側に位置している。第２端部領域８５は、ＳｉＣ半導体層２の角部近傍において第１端部領域８４に対してＳｉＣ半導体層２の第２主面４側に位置している。
湾曲領域８６は、第２主面４から第１主面３に向かう凸湾曲状に下り傾斜し、第１端部領域８４および第２端部領域８５を接続している。改質ライン２２Ｂ，２２Ｄの傾斜方向および傾斜角度は任意であり、図１４Ｃの形態に限定されない。
第４形態例に係る改質ライン２２Ｂ，２２Ｄは、改質ライン７０（改質ライン２２Ｂ，２２Ｄ）の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第４形態例に係る改質ライン２２Ｂ，２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
特に第４形態例に係る改質ライン２２Ｂ，２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ｂ，２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
むろん、改質ライン２２Ａ，２２Ｃも改質ライン２２Ｂ，２２Ｄと同様に、第２主面４から第１主面３に向かう凸湾曲状に下り傾斜していてもよい。つまり、改質ライン２２Ａ，２２Ｃは、第１端部領域８４、第２端部領域８５および湾曲領域８６をそれぞれ含んでいてもよい。
ただし、改質ライン２２Ａ，２２Ｃは、側面５Ａ，５Ｃに複数形成されることを前提とするため、レーザ光照射時において改質ライン７０を敢えて傾斜させる制御を実施する必要性は乏しい。
図１４Ｄは、図３に示すＳｉＣ半導体装置１を示す斜視図であって、改質ライン２２Ａ～２２Ｄの第５形態例を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第１形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第５形態例に係る改質ライン２２Ｂ，２２Ｄは、ＳｉＣ半導体層２の第１主面３および第２主面４に向けて蛇行した曲線状（湾曲状）に延びる帯状に形成されている。第５形態例に係る改質ライン２２Ｂ，２２Ｄは、より具体的には、複数の第１領域８７、複数の第２領域８８および複数の接続領域８９をそれぞれ含む。
複数の第１領域８７は、ＳｉＣ半導体層２の第１主面３側の領域に位置している。複数の第２領域８８は、複数の第１領域８７に対してＳｉＣ半導体層２の第２主面４側の領域に位置している。複数の湾曲領域８６は、対応する第１領域８７および第２領域８８をそれぞれ接続している。
改質ライン２２Ｂ，２２Ｄの蛇行周期は、任意である。改質ライン２２Ｂ，２２Ｄは、第１主面３から第２主面４に向けて凹湾曲状に延びる１つの帯状にそれぞれ形成されていてもよい。この場合、改質ライン２２Ｂ，２２Ｄは、２つの第１領域８７、１つの第２領域８８および２つの接続領域８９をそれぞれ含んでいてもよい。
また、改質ライン２２Ｂ，２２Ｄは、第２主面４から第１主面３に向けて凸湾曲状に延びる１つの帯状にそれぞれ形成されていてもよい。この場合、改質ライン２２Ｂ，２２Ｄは、１つの第１領域８７、２つの第２領域８８および２つの接続領域８９をそれぞれ含んでいてもよい。
第５形態例に係る改質ライン２２Ｂ，２２Ｄは、改質ライン７０（改質ライン２２Ｂ，２２Ｄ）の形成工程において、レーザ光の集光部（焦点）等を調節することによって形成される（図１０Ｋも併せて参照）。第５形態例に係る改質ライン２２Ｂ，２２Ｄが形成される場合であっても、第１形態例に係る改質ライン２２Ａ～２２Ｄが形成された場合と同様の効果を奏することができる。
特に第５形態例に係る改質ライン２２Ｂ，２２Ｄによれば、ＳｉＣ半導体ウエハ構造６１（ＳｉＣ半導体ウエハ４１）の厚さ方向の異なる領域において劈開起点を形成できる。これにより、１層からなる改質ライン２２Ｂ，２２Ｄを形成する場合であっても、ＳｉＣ半導体ウエハ構造６１を適切に劈開できる。
むろん、改質ライン２２Ａ，２２Ｃも改質ライン２２Ｂ，２２Ｄと同様に、ＳｉＣ半導体層２の第１主面３および第２主面４に向けて蛇行した曲線状（湾曲状）に延びる帯状に形成されていてもよい。つまり、改質ライン２２Ａ，２２Ｃは、第１領域８７、第２領域８８および接続領域８９をそれぞれ含んでいてもよい。
ただし、改質ライン２２Ａ，２２Ｃは、側面５Ａ，５Ｃに複数形成されることを前提とするため、レーザ光照射時において改質ライン７０を敢えて蛇行させる制御を実施する必要性は乏しい。
第１形態例、第２形態例、第３形態例、第４形態例および第５形態例（以下、単に「第１～第５形態例」という。）に係る改質ライン２２Ａ～２２Ｄのうちの少なくとも２種を同時に含むＳｉＣ半導体装置１が形成されてもよい。
また、第１～第５形態例に係る改質ライン２２Ａ～２２Ｄの特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。つまり、第１～第５形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
図１５は、本発明の第２実施形態に係るＳｉＣ半導体装置９１を示す斜視図であって、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用された構造を示す斜視図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
この形態では、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用されている。しかし、第１形態例に係る改質ライン２２Ａ～２２Ｄに代えてまたはこれに加えて第２形態例、第３形態例、第４形態例または第５形態例に係る改質ライン２２Ａ～２２Ｄが採用されてもよい。また、第１～第５形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
図１５を参照して、この形態では、主面絶縁層１０の絶縁側面１１Ａ～１１Ｄが、平面視においてＳｉＣ半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。主面絶縁層１０は、平面視においてＳｉＣ半導体層２の第１主面３の周縁部を露出させている。
主面絶縁層１０は、樹脂層１６およびパッシベーション層１３と共にＳｉＣ半導体層２の第１主面３の周縁部を露出させている。主面絶縁層１０の絶縁側面１１Ａ～１１Ｄは、この形態では、樹脂層１６の樹脂側面１７Ａ～１７Ｄおよびパッシベーション層１３の側面１４Ａ～１４Ｄに面一に形成されている。この形態では、主面絶縁層１０の絶縁側面１１Ａ～１１Ｄもダイシングストリートを区画していた部分となる。
この主面絶縁層１０は、前述の図１０Ｉの工程において、パッシベーション層１３の除去工程の後、主面絶縁層１０をエッチング法によって除去する工程を実施することによって形成される。
この場合、前述の図１０Ｋの工程において、ＳｉＣ半導体ウエハ構造６１の第１主面６２側から主面絶縁層１０を介さずにＳｉＣ半導体ウエハ構造６１の内部にレーザ光が直接照射されてもよい。
以上、ＳｉＣ半導体装置９１によっても、ＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することできる。ただし、ＳｉＣ半導体層２の側面５Ａ～５Ｄおよび第１主面電極層１２の間の絶縁性を高める上では、第１実施形態に係るＳｉＣ半導体装置１の構造が好ましい。
図１６は、本発明の第３実施形態に係るＳｉＣ半導体装置１０１を１つの角度から見た斜視図であって、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用された構造を示す斜視図である。図１７は、図１６に示すＳｉＣ半導体装置１０１を別の角度から見た斜視図である。図１８は、図１６に示すＳｉＣ半導体装置１０１を示す平面図である。図１９は、図１８から樹脂層１２９を取り除いた平面図である。
この形態では、第１形態例に係る改質ライン２２Ａ～２２Ｄが適用されている。つまり、ＳｉＣ半導体装置１０１の製造工程では、前述の図１０Ａ～図１０Ｍの工程と同様の工程が適用されている。
ＳｉＣ半導体装置１０１において、第１形態例に係る改質ライン２２Ａ～２２Ｄに代えてまたはこれに加えて第２形態例、第３形態例、第４形態例または第５形態例に係る改質ライン２２Ａ～２２Ｄが採用されてもよい。また、第１～第５形態例に係る改質ライン２２Ａ～２２Ｄの特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する改質ライン２２Ａ～２２Ｄが採用されてもよい。
図１６～図１９を参照して、ＳｉＣ半導体装置１０１は、ＳｉＣ半導体層１０２を含む。ＳｉＣ半導体層１０２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ－ＳｉＣ単結晶を含む。ＳｉＣ半導体層１０２は、直方体形状のチップ状に形成されている。
ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
第１主面１０３は、半導体素子が形成された素子形成面である。ＳｉＣ半導体層１０２の第２主面１０４は、研削痕を有する研削面からなる。側面１０５Ａ～１０５Ｄは、それぞれＳｉＣ単結晶の結晶面に面する平滑な劈開面からなる。側面１０５Ａ～１０５Ｄは、研削痕を有していない。
ＳｉＣ半導体層１０２の厚さＴＬは、４０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下または１８０μｍ以上２００μｍ以下であってもよい。厚さＴＬは、６０μｍ以上１５０μｍ以下であることが好ましい。
第１主面１０３および第２主面１０４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面１０３は、（０００１）面（シリコン面）に面している。第２主面１０４は、ＳｉＣ単結晶の（０００－１）面（カーボン面）に面している。
第１主面１０３および第２主面１０４は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下または４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下または３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下または２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
側面１０５Ａ～１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。側面１０５Ｂ，１０５Ｄの表面積は、この形態では、側面１０５Ａ，１０５Ｃの表面積を超えている。第１主面１０３および第２主面１０４は、平面視において正方形状に形成されていてもよい。この場合、側面１０５Ａ，１０５Ｃの表面積は、側面１０５Ｂ，１０５Ｄと等しくなる。
側面１０５Ａおよび側面１０５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面１０５Ｂおよび側面１０５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。
第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に設定されている。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に設定されている。
側面１０５Ａおよび側面１０５Ｃは、平面視においてＳｉＣ半導体層１０２の短辺を形成している。側面１０５Ａおよび側面１０５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ａ軸方向に互いに対向している。側面１０５Ａは、ＳｉＣ単結晶の（－１－１２０）面によって形成されている。側面１０５Ｃは、ＳｉＣ単結晶の（１１－２０）面によって形成されている。
側面１０５Ｂおよび側面１０５Ｄは、平面視においてＳｉＣ半導体層１０２の長辺を形成している。側面１０５Ｂおよび側面１０５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ｍ軸方向に互いに対向している。側面１０５Ｂは、ＳｉＣ単結晶の（－１１００）面によって形成されている。側面１０５Ｄは、ＳｉＣ単結晶の（１－１００）面によって形成されている。
側面１０５Ａおよび側面１０５Ｃは、ＳｉＣ半導体層１０２の第１主面１０３の法線を基準にしたとき、法線に対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。
この場合、側面１０５Ａおよび側面１０５Ｃは、ＳｉＣ半導体層１０２の第１主面１０３の法線を０°としたとき、ＳｉＣ半導体層１０２の第１主面１０３の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、０°を超えてオフ角θ未満の角度であってもよい。
ＳｉＣ半導体層１０２は、この形態では、ｎ＋型のＳｉＣ半導体基板１０６およびｎ型のＳｉＣエピタキシャル層１０７を含む積層構造を有している。ＳｉＣ半導体基板１０６およびＳｉＣエピタキシャル層１０７は、第１実施形態に係るＳｉＣ半導体基板６およびＳｉＣエピタキシャル層７にそれぞれ対応している。ＳｉＣ半導体基板１０６によって、ＳｉＣ半導体層１０２の第２主面１０４が形成されている。
ＳｉＣエピタキシャル層１０７によって、ＳｉＣ半導体層１０２の第１主面１０３が形成されている。ＳｉＣ半導体基板１０６およびＳｉＣエピタキシャル層１０７によって、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄが形成されている。
ＳｉＣ半導体基板１０６の厚さＴＳは、４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下または１４０μｍ以上１５０μｍ以下であってもよい。厚さＴＳは、４０μｍ以上１３０μｍ以下であることが好ましい。ＳｉＣ半導体基板１０６の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
ＳｉＣエピタキシャル層１０７の厚さＴＥは、１μｍ以上５０μｍ以下であってもよい。厚さＴＥは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上３５μｍ以下、３５μｍ以上４０μｍ以下、４０μｍ以上４５μｍ以下または４５μｍ以上５０μｍ以下であってもよい。厚さＴＥは、５μｍ以上１５μｍ以下であることが好ましい。
ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、ＳｉＣ半導体基板１０６のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板１０６のｎ型不純物濃度未満である。ＳｉＣ半導体基板１０６のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層１０７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
ＳｉＣエピタキシャル層１０７は、この形態では、法線方向Ｚに沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層１０７は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域１０８、および、高濃度領域１０８に対してｎ型不純物濃度が低い低濃度領域１０９を含む。
高濃度領域１０８は、ＳｉＣ半導体層１０２の第１主面１０３側の領域に形成されている。低濃度領域１０９は、高濃度領域１０８に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に形成されている。
高濃度領域１０８のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。低濃度領域１０９のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。
高濃度領域１０８の厚さは、低濃度領域１０９の厚さ以下である。高濃度領域１０８の厚さは、より具体的には、低濃度領域１０９の厚さ未満である。高濃度領域１０８の厚さは、ＳｉＣエピタキシャル層１０７の総厚さの２分の１未満である。
ＳｉＣ半導体層１０２には、アクティブ領域１１１および外側領域１１２が設定されている。アクティブ領域１１１は、半導体素子の一例としての縦型のＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）が形成された領域である。外側領域１１２は、アクティブ領域１１１の外側の領域である。
アクティブ領域１１１は、平面視において、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に設定されている。アクティブ領域１１１は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に設定されている。
外側領域１１２は、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄおよびアクティブ領域１１１の周縁の間の領域に設定されている。外側領域１１２は、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に設定されている。
ＳｉＣ半導体層１０２の第１主面１０３の上には、主面絶縁層１１３が形成されている。主面絶縁層１１３は、アクティブ領域１１１および外側領域１１２を選択的に被覆している。主面絶縁層１１３は、酸化シリコン（ＳｉＯ２）を含んでいてもよい。
主面絶縁層１１３は、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから露出する絶縁側面１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄを有している。絶縁側面１１４Ａ～１１４Ｄは、側面１０５Ａ～１０５Ｄに連なっている。絶縁側面１１４Ａ～１１４Ｄは、側面１０５Ａ～１０５Ｄに対してそれぞれ面一に形成されている。絶縁側面１１４Ａ～１１４Ｄは、劈開面からなる。
主面絶縁層１１３の厚さは、１μｍ以上５０μｍ以下であってもよい。主面絶縁層１１３の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
主面絶縁層１１３の上には、第１主面電極層の１つとしての主面ゲート電極層１１５が形成されている。主面ゲート電極層１１５は、主面絶縁層１１３を貫通して、ＳｉＣ半導体層１０２の任意の領域に電気的に接続されている。
主面ゲート電極層１１５は、ゲートパッド１１６およびゲートフィンガー１１７，１１８を含む。ゲートパッド１１６およびゲートフィンガー１１７，１１８は、アクティブ領域１１１に配置されている。
ゲートパッド１１６は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａに沿って形成されている。ゲートパッド１１６は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａの中央領域に沿って形成されている。
ゲートパッド１１６は、平面視においてＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄのうちの任意の２つを接続する角部に沿って形成されていてもよい。ゲートパッド１１６は、平面視において四角形状に形成されていてもよい。
ゲートフィンガー１１７，１１８は、外側ゲートフィンガー１１７および内側ゲートフィンガー１１８を含む。外側ゲートフィンガー１１７は、ゲートパッド１１６から引き出されており、アクティブ領域１１１の周縁に沿って帯状に延びている。
外側ゲートフィンガー１１７は、この形態では、アクティブ領域１１１の内方領域を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。
外側ゲートフィンガー１１７は、一対の開放端部１１９，１２０を有している。一対の開放端部１１９，１２０は、アクティブ領域１１１の内方領域を挟んでゲートパッド１１６と対向する領域に形成されている。一対の開放端部１１９，１２０は、この形態では、ＳｉＣ半導体層１０２の側面１０５Ｃに沿って形成されている。
内側ゲートフィンガー１１８は、ゲートパッド１１６からアクティブ領域１１１の内方領域に引き出されている。内側ゲートフィンガー１１８は、アクティブ領域１１１の内方領域を帯状に延びている。内側ゲートフィンガー１１８は、ゲートパッド１１６から側面１０５Ｃに向けて延びている。
主面絶縁層１１３の上には、第１主面電極層の１つとしての主面ソース電極層１２１がさらに形成されている。主面ソース電極層１２１は、主面絶縁層１１３を貫通して、ＳｉＣ半導体層１０２の任意の領域に電気的に接続されている。主面ソース電極層１２１は、この形態では、ソースパッド１２２、ソース引き回し配線１２３およびソース接続部１２４を含む。
ソースパッド１２２は、ゲートパッド１１６およびゲートフィンガー１１７，１１８から間隔を空けてアクティブ領域１１１に形成されている。ソースパッド１２２は、ゲートパッド１１６およびゲートフィンガー１１７，１１８によって区画されたＣ字形状（図１８および図１９では逆Ｃ字形状）の領域を被覆するように、平面視においてＣ字形状（図１８および図１９では逆Ｃ字形状）に形成されている。
ソース引き回し配線１２３は、外側領域１１２に形成されている。ソース引き回し配線１２３は、アクティブ領域１１１に沿って帯状に延びている。ソース引き回し配線１２３は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。ソース引き回し配線１２３は、外側領域１１２においてＳｉＣ半導体層１０２に電気的に接続されている。
ソース接続部１２４は、ソースパッド１２２およびソース引き回し配線１２３を接続している。ソース接続部１２４は、外側ゲートフィンガー１１７の一対の開放端部１１９，１２０の間の領域に設けられている。ソース接続部１２４は、ソースパッド１２２からアクティブ領域１１１および外側領域１１２の間の境界領域を横切り、ソース引き回し配線１２３に接続されている。
アクティブ領域１１１に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。外側領域１１２で生じたアバランシェ電流がアクティブ領域１１１に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＭＩＳＦＥＴの制御が不安定になる可能性がある。
そこで、ＳｉＣ半導体装置１０１では、主面ソース電極層１２１の構造を利用して、外側領域１１２で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。
より具体的には、外側領域１１２で生じたアバランシェ電流は、ソース引き回し配線１２３によって吸収され、ソース接続部１２４を介してソースパッド１２２に至る。ソースパッド１２２に外部接続用の導線（たとえばボンディングワイヤ）が接続されている場合には、アバランシェ電流は、この導線によって取り出される。
これにより、外側領域１１２で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの制御の安定性を高めることができる。
主面ゲート電極層１１５には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。主面ソース電極層１２１には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
主面絶縁層１１３の上には、パッシベーション層１２５（絶縁層）が形成されている。パッシベーション層１２５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層１２５は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層１２５は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層１２５の側面１２６Ａ，１２６Ｂ，１２６Ｃ，１２６Ｄは、平面視においてＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから内方領域に間隔を空けて形成されている。パッシベーション層１２５は、平面視においてＳｉＣ半導体層１０２の周縁部を露出させている。パッシベーション層１２５は、主面絶縁層１１３を露出させている。
パッシベーション層１２５は、主面ゲート電極層１１５および主面ソース電極層１２１を選択的に被覆している。パッシベーション層１２５には、ゲートサブパッド開口１２７およびソースサブパッド開口１２８が形成されている。ゲートサブパッド開口１２７は、ゲートパッド１１６を露出させている。ソースサブパッド開口１２８は、ソースパッド１２２を露出させている。
パッシベーション層１２５の厚さは、１μｍ以上５０μｍ以下であってもよい。パッシベーション層１２５の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
パッシベーション層１２５の上には、樹脂層１２９（絶縁層）が形成されている。パッシベーション層１２５および樹脂層１２９は、１つの絶縁積層構造（絶縁層）を形成している。図１８では、樹脂層１２９がハッチングによって示されている。
樹脂層１２９は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１２９は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１２９は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層１２９は、主面ゲート電極層１１５および主面ソース電極層１２１を選択的に被覆している。樹脂層１２９の樹脂側面１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄは、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄから内方領域に間隔を空けて形成されている。樹脂層１２９は、パッシベーション層１２５と共に主面絶縁層１１３を露出させている。樹脂層１２９の樹脂側面１３０Ａ～１３０Ｄは、この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄに面一に形成されている。
樹脂層１２９の樹脂側面１３０Ａ～１３０Ｄは、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を切り出す際にダイシングストリートを区画していた部分である。この形態では、パッシベーション層１２５の側面１２６Ａ～１２６Ｄもダイシングストリートを区画していた部分である。
樹脂層１２９やパッシベーション層１２５からＳｉＣ半導体層１０２の周縁部を露出させることにより、樹脂層１２９やパッシベーション層１２５を物理的に切断する必要がなくなる。これにより、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を円滑に切り出すことができる。また、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄからの絶縁距離を増加させることができる。
側面１０５Ａ～１０５Ｄおよび樹脂側面１３０Ａ～１３０Ｄ（側面１２６Ａ～１２６Ｄ）の間の距離は、１μｍ以上２５μｍ以下であってもよい。側面１０５Ａ～１０５Ｄおよび樹脂側面１３０Ａ～１３０Ｄ（側面１２６Ａ～１２６Ｄ）の間の距離は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下または２０μｍ以上２５μｍ以下であってもよい。むろん、パッシベーション層１２５の側面１２６Ａ～１２６Ｄは、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄに対して面一に形成されていてもよい。
樹脂層１２９には、ゲートパッド開口１３１およびソースパッド開口１３２が形成されている。ゲートパッド開口１３１は、ゲートパッド１１６を露出させている。ソースパッド開口１３２は、ソースパッド１２２を露出させている。
樹脂層１２９のゲートパッド開口１３１は、パッシベーション層１２５のゲートサブパッド開口１２７に連通している。ゲートパッド開口１３１の内壁は、ゲートサブパッド開口１２７の内壁の外側に位置していてもよい。ゲートパッド開口１３１の内壁は、ゲートサブパッド開口１２７の内壁の内側に位置していてもよい。樹脂層１２９は、ゲートサブパッド開口１２７の内壁を被覆していてもよい。
樹脂層１２９のソースパッド開口１３２は、パッシベーション層１２５のソースサブパッド開口１２８に連通している。ゲートパッド開口１３１の内壁は、ソースサブパッド開口１２８の内壁の外側に位置していてもよい。ソースパッド開口１３２の内壁は、ソースサブパッド開口１２８の内壁の内側に位置していてもよい。樹脂層１２９は、ソースサブパッド開口１２８の内壁を被覆していてもよい。
樹脂層１２９の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層１２９の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下または４０μｍ以上５０μｍ以下であってもよい。
ＳｉＣ半導体層１０２の第２主面１０４には、第２主面電極層としてのドレイン電極層１３３が接続されている。オフ時において主面ソース電極層１２１およびドレイン電極層１３３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。
ドレイン電極層１３３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層１３３は、ＳｉＣ半導体層１０２の第２主面１０４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む４層構造を有していてもよい。
ＳｉＣ半導体基板１０６は、ＭＩＳＦＥＴのドレイン領域１３４として形成されている。ＳｉＣエピタキシャル層１０７は、ＭＩＳＦＥＴのドリフト領域１３５として形成されている。
ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄには、第１形態例に係る複数の改質ライン２２Ａ～２２Ｄが形成されている。第３実施形態に係る改質ライン２２Ａ～２２Ｄの構造は、ＳｉＣ半導体層２に代えてＳｉＣ半導体層１０２に形成されている点を除いて、第１実施形態に係る改質ライン２２Ａ～２２Ｄの構造と同様である。
第１実施形態に係る改質ライン２２Ａ～２２Ｄの説明は、それぞれ、第３実施形態に係る改質ライン２２Ａ～２２Ｄの説明に準用されるものとし、第３実施形態に係る改質ライン２２Ａ～２２Ｄについての具体的な説明は省略される。
図２０は、図１９に示す領域XXの拡大図であって、ＳｉＣ半導体層１０２の第１主面１０３の構造を説明するための図である。図２１は、図２０に示すXXI-XXI線に沿う断面図である。図２２は、図２０に示すXXII-XXII線に沿う断面図である。図２３は、図２１に示す領域XXIIIの拡大図である。図２４は、図１９に示すXXIV-XXIV線に沿う断面図である。図２５は、図２４に示す領域XXVの拡大図である。
図２０～図２４を参照して、アクティブ領域１１１においてＳｉＣ半導体層１０２の第１主面１０３の表層部には、ｐ型のボディ領域１４１が形成されている。ボディ領域１４１は、アクティブ領域１１１を画定している。
ボディ領域１４１は、この形態では、ＳｉＣ半導体層１０２の第１主面１０３においてアクティブ領域１１１を形成する領域の全域に形成されている。ボディ領域１４１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
アクティブ領域１１１においてＳｉＣ半導体層１０２の第１主面１０３の表層部には、複数のゲートトレンチ１４２が形成されている。複数のゲートトレンチ１４２は、平面視において第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成され、第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）に沿って間隔を空けて形成されている。
各ゲートトレンチ１４２は、この形態では、アクティブ領域１１１において一方側（側面１０５Ｂ側）の周縁部から他方側（側面１０５Ｄ側）の周縁部に向けて延びている。複数のゲートトレンチ１４２は、平面視において全体としてストライプ状に形成されている。
各ゲートトレンチ１４２は、アクティブ領域１１１において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ１４２の一端部は、アクティブ領域１１１において一方側の周縁部に位置している。各ゲートトレンチ１４２の他端部は、アクティブ領域１１１において他方側の周縁部に位置している。
各ゲートトレンチ１４２の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ１４２の長さは、図２２に示す断面において、各ゲートトレンチ１４２および外側ゲートフィンガー１１７の接続部分側の端部から、反対側の端部までの長さである。
各ゲートトレンチ１４２の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ１４２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
各ゲートトレンチ１４２は、アクティブトレンチ部１４３およびコンタクトトレンチ部１４４を一体的に含む。アクティブトレンチ部１４３は、アクティブ領域１１１においてＭＩＳＦＥＴのチャネルに沿う部分である。
コンタクトトレンチ部１４４は、主としてゲートトレンチ１４２において外側ゲートフィンガー１１７とのコンタクトを目的とした部分である。コンタクトトレンチ部１４４は、アクティブトレンチ部１４３からアクティブ領域１１１の周縁部に引き出されている。コンタクトトレンチ部１４４は、外側ゲートフィンガー１１７の直下の領域に形成されている。コンタクトトレンチ部１４４の引き出し量は任意である。
各ゲートトレンチ１４２は、ボディ領域１４１を貫通し、ＳｉＣエピタキシャル層１０７に至っている。各ゲートトレンチ１４２は、側壁および底壁を含む。各ゲートトレンチ１４２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ゲートトレンチ１４２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
各ゲートトレンチ１４２の側壁は、法線方向Ｚに沿って延びていてもよい。各ゲートトレンチ１４２の側壁は、ＳｉＣ半導体層１０２の第１主面１０３に対してほぼ垂直に形成されていてもよい。
ＳｉＣ半導体層１０２内において各ゲートトレンチ１４２の側壁がＳｉＣ半導体層１０２の第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ゲートトレンチ１４２は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
各ゲートトレンチ１４２の底壁は、ＳｉＣエピタキシャル層１０７に位置している。各ゲートトレンチ１４２の底壁は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に位置している。
各ゲートトレンチ１４２の底壁は、ＳｉＣ単結晶のｃ面に面している。各ゲートトレンチ１４２の底壁は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θを有している。
各ゲートトレンチ１４２の底壁は、ＳｉＣ半導体層１０２の第１主面１０３に対して平行に形成されていてもよい。むろん、各ゲートトレンチ１４２の底壁は、ＳｉＣ半導体層１０２の第２主面１０４に向かう凸湾曲状に形成されていてもよい。
法線方向Ｚに関して、各ゲートトレンチ１４２の深さは、０．５μｍ以上３．０μｍ以下であってもよい。各ゲートトレンチ１４２の深さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下または２．５μｍ以上３．０μｍ以下であってもよい。
各ゲートトレンチ１４２の第２方向Ｙに沿う幅は、０．１μｍ以上２μｍ以下であってもよい。各ゲートトレンチ１４２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２μｍ以下であってもよい。
図２３を参照して、各ゲートトレンチ１４２の開口エッジ部１４６は、ＳｉＣ半導体層１０２の第１主面１０３から各ゲートトレンチ１４２の内方に向かって下り傾斜した傾斜部１４７を含む。各ゲートトレンチ１４２の開口エッジ部１４６は、ＳｉＣ半導体層１０２の第１主面１０３および各ゲートトレンチ１４２の側壁を接続する角部である。
傾斜部１４７は、この形態では、ＳｉＣ半導体層１０２の内方に向かう凹湾曲状に形成されている。傾斜部１４７は、各ゲートトレンチ１４２の内方に向かう凸湾曲状に形成されていてもよい。傾斜部１４７は、各ゲートトレンチ１４２の開口エッジ部１４６に対する電界集中を緩和する。
各ゲートトレンチ１４２内には、ゲート絶縁層１４８およびゲート電極層１４９が形成されている。図２０では、ゲート絶縁層１４８およびゲート電極層１４９は、ハッチングによって示されている。
ゲート絶縁層１４８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）または酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
ゲート絶縁層１４８は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。ゲート絶縁層１４８は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ゲート絶縁層１４８は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ゲート絶縁層１４８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ゲート絶縁層１４８は、ゲートトレンチ１４２内に凹状の空間が区画されるようにゲートトレンチ１４２の内壁面に沿って膜状に形成されている。ゲート絶縁層１４８は、第１領域１４８ａ、第２領域１４８ｂおよび第３領域１４８ｃを含む。
第１領域１４８ａは、ゲートトレンチ１４２の側壁に沿って形成されている。第２領域１４８ｂは、ゲートトレンチ１４２の底壁に沿って形成されている。第３領域１４８ｃは、ＳｉＣ半導体層１０２の第１主面１０３に沿って形成されている。ゲート絶縁層１４８の第３領域１４８ｃは、主面絶縁層１１３の一部を形成している。
第１領域１４８ａの厚さＴａは、第２領域１４８ｂの厚さＴｂおよび第３領域１４８ｃの厚さＴｃよりも小さい。第１領域１４８ａの厚さＴａに対する第２領域１４８ｂの厚さＴｂの比Ｔｂ／Ｔａは、２以上５以下であってもよい。第１領域１４８ａの厚さＴａに対する第３領域１４８ｃの厚さＴｃの比Ｔ３／Ｔａは、２以上５以下であってもよい。
第１領域１４８ａの厚さＴａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１４８ｂの厚さＴｂは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１４８ｃの厚さＴｃは、０．０５μｍ以上０．５μｍ以下であってもよい。
ゲート絶縁層１４８の第１領域１４８ａを薄くすることによって、ボディ領域１４１において各ゲートトレンチ１４２の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。ゲート絶縁層１４８の第２領域１４８ｂを厚くすることにより、各ゲートトレンチ１４２の底壁に対する電界集中を緩和できる。
ゲート絶縁層１４８の第３領域１４８ｃを厚くすることにより、各ゲートトレンチ１４２の開口エッジ部１４６近傍におけるゲート絶縁層１４８の耐圧を向上できる。また、第３領域１４８ｃを厚くすることにより、第３領域１４８ｃがエッチング法によって消失することを抑制できる。
これにより、第３領域１４８ｃの消失に起因して、第１領域１４８ａがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層１４９を、ゲート絶縁層１４８を挟んでＳｉＣ半導体層１０２（ボディ領域１４１）に適切に対向させることができる。
ゲート絶縁層１４８は、さらに、各ゲートトレンチ１４２の開口エッジ部１４６において各ゲートトレンチ１４２内に向けて膨出した膨出部１４８ｄを含む。膨出部１４８ｄは、ゲート絶縁層１４８の第１領域１４８ａおよび第３領域１４８ｃを接続する角部に形成されている。
膨出部１４８ｄは、各ゲートトレンチ１４２の内方に向かって凸湾曲状に張り出している。膨出部１４８ｄは、各ゲートトレンチ１４２の開口エッジ部１４６において各ゲートトレンチ１４２の開口を狭めている。
膨出部１４８ｄにより、開口エッジ部１４６におけるゲート絶縁層１４８の絶縁耐圧の向上が図られている。むろん、膨出部１４８ｄを有さないゲート絶縁層１４８が形成されていてもよい。また、一様な厚さを有するゲート絶縁層１４８が形成されていてもよい。
ゲート電極層１４９は、ゲート絶縁層１４８を挟んで各ゲートトレンチ１４２に埋め込まれている。ゲート電極層１４９は、より具体的には、各ゲートトレンチ１４２においてゲート絶縁層１４８によって区画された凹状の空間に埋め込まれている。ゲート電極層１４９は、ゲート電圧によって制御される。
ゲート電極層１４９は、各ゲートトレンチ１４２の開口側に位置する上端部を有している。ゲート電極層１４９の上端部は、各ゲートトレンチ１４２の底壁に向かって窪んだ凹湾曲状に形成されている。ゲート電極層１４９の上端部は、ゲート絶縁層１４８の膨出部１４８ｄに沿って括れた括れ部を有している。
ゲート電極層１４９の断面積（各ゲートトレンチ１４２が延びる方向と直交する断面積）は、０．０５μｍ２以上０．５μｍ２以下であってもよい。ゲート電極層１４９の断面積は、ゲート電極層１４９の深さおよびゲート電極層１４９の幅の積で定義される。
ゲート電極層１４９の深さは、ゲート電極層１４９の上端部から下端部までの距離である。ゲート電極層１４９の幅は、ゲート電極層１４９の上端部および下端部の間の中間位置におけるゲートトレンチ１４２の幅である。上端部が曲面（この形態では凹湾曲状）である場合、ゲート電極層１４９の上端部の位置は、ゲート電極層１４９の上面における深さ方向の中間位置とする。
ゲート電極層１４９は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ゲート電極層１４９のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
ゲート電極層１４９のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。ゲート電極層１４９のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度よりも大きい。
ゲート電極層１４９のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。ゲート電極層１４９のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
図２０および図２２を参照して、アクティブ領域１１１には、ゲート配線層１５０が形成されている。ゲート配線層１５０は、ゲートパッド１１６およびゲートフィンガー１１７，１１８に電気的に接続される。図２２では、ゲート配線層１５０がハッチングによって示されている。
ゲート配線層１５０は、ＳｉＣ半導体層１０２の第１主面１０３の上に形成されている。ゲート配線層１５０は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃの上に形成されている。
ゲート配線層１５０は、この形態では、外側ゲートフィンガー１１７に沿って形成されている。ゲート配線層１５０は、より具体的には、アクティブ領域１１１の内方領域を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。
ゲート配線層１５０は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４から露出するゲート電極層１４９に接続されている。ゲート配線層１５０は、この形態では、各ゲートトレンチ１４２からＳｉＣ半導体層１０２の第１主面１０３の上に引き出されたゲート電極層１４９の引き出し部によって形成されている。ゲート配線層１５０の上端部は、ゲート電極層１４９の上端部に接続されている。
図２０、図２１および図２３を参照して、アクティブ領域１１１においてＳｉＣ半導体層１０２の第１主面１０３には、複数のソーストレンチ１５５が形成されている。各ソーストレンチ１５５は、互いに隣り合う２つのゲートトレンチ１４２の間の領域に形成されている。
複数のソーストレンチ１５５は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ１５５は、平面視において全体としてストライプ状に形成されている。第２方向Ｙに関して、互いに隣り合うソーストレンチ１５５の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。
各ソーストレンチ１５５は、ボディ領域１４１を貫通し、ＳｉＣエピタキシャル層１０７に至っている。各ソーストレンチ１５５は、側壁および底壁を含む。各ソーストレンチ１５５の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ソーストレンチ１５５の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
各ソーストレンチ１５５の側壁は、法線方向Ｚに沿って延びていてもよい。各ソーストレンチ１５５の側壁は、ＳｉＣ半導体層１０２の第１主面１０３に対してほぼ垂直に形成されていてもよい。
ＳｉＣ半導体層１０２内において各ソーストレンチ１５５の側壁がＳｉＣ半導体層１０２の第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ソーストレンチ１５５は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
各ソーストレンチ１５５の底壁は、ＳｉＣエピタキシャル層１０７に位置している。各ソーストレンチ１５５の底壁は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に位置している。各ソーストレンチ１５５の底壁は、さらに具体的には、各ゲートトレンチ１４２の底壁および低濃度領域１０９の間の領域に位置している。
各ソーストレンチ１５５の底壁は、ＳｉＣ単結晶のｃ面に面している。各ソーストレンチ１５５の底壁は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θを有している。
各ソーストレンチ１５５の底壁は、ＳｉＣ半導体層１０２の第１主面１０３に対して平行に形成されていてもよい。むろん、各ソーストレンチ１５５の底壁は、ＳｉＣ半導体層１０２の第２主面１０４に向かう凸湾曲状に形成されていてもよい。
各ソーストレンチ１５５の深さは、この形態では、各ゲートトレンチ１４２の深さ以上である。各ソーストレンチ１５５の深さは、より具体的には、各ゲートトレンチ１４２の深さよりも大きい。
各ソーストレンチ１５５の底壁は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。むろん、各ソーストレンチ１５５の深さは、各ゲートトレンチ１４２の深さと等しくてもよい。
法線方向Ｚに関して、各ソーストレンチ１５５の深さは、０．５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。各ゲートトレンチ１４２の深さに対する各ソーストレンチ１５５の深さの比は、１．５以上であってもよい。各ゲートトレンチ１４２の深さに対する各ソーストレンチ１５５の深さの比は、２以上であることが好ましい。
各ソーストレンチ１５５の第１方向幅は、各ゲートトレンチ１４２の第１方向幅とほぼ等しくてもよい。各ソーストレンチ１５５の第１方向幅は、各ゲートトレンチ１４２の第１方向幅以上であってもよい。各ソーストレンチ１５５の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。
各ソーストレンチ１５５内には、ソース絶縁層１５６およびソース電極層１５７が形成されている。図２０においてソース絶縁層１５６およびソース電極層１５７は、ハッチングによって示されている。
ソース絶縁層１５６は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）または酸化タンタル（Ｔａ２Ｏ３）のうちの少なくとも１種を含む。
ソース絶縁層１５６は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。ソース絶縁層１５６は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ソース絶縁層１５６は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ソース絶縁層１５６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ソース絶縁層１５６は、各ソーストレンチ１５５内に凹状の空間が区画されるように各ソーストレンチ１５５の内壁面に沿って膜状に形成されている。ソース絶縁層１５６は、第１領域１５６ａおよび第２領域１５６ｂを含む。
第１領域１５６ａは、各ソーストレンチ１５５の側壁に沿って形成されている。第２領域１５６ｂは、各ソーストレンチ１５５の底壁に沿って形成されている。第１領域１５６ａの厚さＴｓａは、第２領域１５６ｂの厚さＴｓｂよりも小さい。
第１領域１５６ａの厚さＴｓａに対する第２領域１５６ｂの厚さＴｓｂの比Ｔｓｂ／Ｔｓａは、２以上５以下であってもよい。第１領域１５６ａの厚さＴｓａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１５６ｂの厚さＴｓｂは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域１５６ａの厚さＴｓａは、ゲート絶縁層１４８の第１領域１５６ａの厚さＴａとほぼ等しくてもよい。第２領域１５６ｂの厚さＴｓｂは、ゲート絶縁層１４８の第２領域１５６ｂの厚さＴｂとほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層１５６が形成されていてもよい。
ソース電極層１５７は、ソース絶縁層１５６を挟んで各ソーストレンチ１５５に埋め込まれている。ソース電極層１５７は、より具体的には、各ソーストレンチ１５５においてソース絶縁層１５６によって区画された凹状の空間に埋め込まれている。ソース電極層１５７は、ソース電圧によって制御される。
ソース電極層１５７は、各ソーストレンチ１５５の開口側に位置する上端部を有している。ソース電極層１５７の上端部は、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に形成されている。ソース電極層１５７の上端部は、ＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。
ソース電極層１５７の上端部は、各ソーストレンチ１５５の底壁に向かって窪んだ凹湾曲状に形成されている。ソース電極層１５７の上端部は、ＳｉＣ半導体層１０２の第１主面１０３に対して平行に形成されていてもよい。
ソース電極層１５７の上端部は、ソース絶縁層１５６の上端部よりも上方に突出していてもよい。ソース電極層１５７の上端部は、ソース絶縁層１５６の上端部よりも下方に位置していてもよい。ソース電極層１５７の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。
ソース電極層１５７は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内において生じる応力を低減できる。ソース電極層１５７は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。この場合、ゲート電極層１４９と同時にソース電極層１５７を形成できる。
ソース電極層１５７のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。ソース電極層１５７のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度よりも大きい。ソース電極層１５７のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
ソース電極層１５７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。ソース電極層１５７のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
ソース電極層１５７のｐ型不純物濃度は、ゲート電極層１４９のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層１５７のシート抵抗は、ゲート電極層１４９のシート抵抗とほぼ等しくてもよい。
ソース電極層１５７は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。ソース電極層１５７は、ｐ型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
このように、ＳｉＣ半導体装置１０１は、複数のトレンチゲート構造１６１および複数のトレンチソース構造１６２を有している。各トレンチゲート構造１６１は、ゲートトレンチ１４２、ゲート絶縁層１４８、ゲート電極層１４９を含む。各トレンチソース構造１６２は、ソーストレンチ１５５、ソース絶縁層１５６およびソース電極層１５７を含む。
ボディ領域１４１の表層部において、各ゲートトレンチ１４２の側壁に沿う領域には、ｎ＋型のソース領域１６３が形成されている。ソース領域１６３のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ソース領域１６３のｎ型不純物は、燐（Ｐ）であってもよい。
ソース領域１６３は、各ゲートトレンチ１４２の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域１６３は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。
複数のソース領域１６３は、平面視において全体としてストライプ状に形成されている。各ソース領域１６３は、各ゲートトレンチ１４２の側壁および各ソーストレンチ１５５の側壁から露出している。
このように、ＳｉＣ半導体層１０２の第１主面１０３の表層部においてゲートトレンチ１４２の側壁に沿う領域には、ＳｉＣ半導体層１０２の第１主面１０３から第２主面１０４に向けてソース領域１６３、ボディ領域１４１およびドリフト領域１３５がこの順に形成されている。
ボディ領域１４１においてゲートトレンチ１４２の側壁に沿う領域に、ＭＩＳＦＥＴのチャネルが形成される。チャネルは、ゲートトレンチ１４２においてＳｉＣ単結晶のａ面に面する側壁に沿う領域に形成される。チャネルのＯＮ／ＯＦＦは、ゲート電極層１４９によって制御される。
アクティブ領域１１１においてＳｉＣ半導体層１０２の第１主面１０３の表層部には、複数のｐ＋型のコンタクト領域１６４が形成されている。各コンタクト領域１６４は、平面視において互いに隣り合う２つのゲートトレンチ１４２の間の領域に形成されている。各コンタクト領域１６４は、各ソース領域１６３に対してゲートトレンチ１４２とは反対側の領域に形成されている。
各コンタクト領域１６４は、各ソーストレンチ１５５の内壁に沿って形成されている。この形態では、複数のコンタクト領域１６４が、各ソーストレンチ１５５の内壁に沿って間隔を空けて形成されている。各コンタクト領域１６４は、各ゲートトレンチ１４２から間隔を空けて形成されている。
各コンタクト領域１６４のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度よりも大きい。各コンタクト領域１６４のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。各コンタクト領域１６４のｐ型不純物は、アルミニウム（Ａｌ）であってもよい。
各コンタクト領域１６４は、各ソーストレンチ１５５の側壁および底壁を被覆している。各コンタクト領域１６４の底部は、各ソーストレンチ１５５の底壁に対して平行に形成されていてもよい。各コンタクト領域１６４は、より具体的には、第１表層領域１６４ａ、第２表層領域１６４ｂおよび内壁領域１６４ｃを一体的に含む。
第１表層領域１６４ａは、ボディ領域１４１の表層部において、ソーストレンチ１５５の一方側の側壁を被覆している。第１表層領域１６４ａは、ボディ領域１４１およびソース領域１６３に電気的に接続されている。
第１表層領域１６４ａは、ソース領域１６３の底部に対してＳｉＣ半導体層１０２の第１主面１０３側の領域に位置している。第１表層領域１６４ａは、この形態では、ＳｉＣ半導体層１０２の第１主面１０３に対して平行に延びる底部を有している。
第１表層領域１６４ａの底部は、この形態では、ボディ領域１４１の底部およびソース領域１６３の底部の間の領域に位置している。第１表層領域１６４ａの底部は、ＳｉＣ半導体層１０２の第１主面１０３およびボディ領域１４１の底部の間の領域に位置していてもよい。
第１表層領域１６４ａは、この形態では、ソーストレンチ１５５から隣り合うゲートトレンチ１４２に向けて引き出されている。第１表層領域１６４ａは、ゲートトレンチ１４２およびソーストレンチ１５５の間の中間領域まで延びていてもよい。第１表層領域１６４ａは、ゲートトレンチ１４２からソーストレンチ１５５側に間隔を空けて形成されている。
第２表層領域１６４ｂは、ボディ領域１４１の表層部において、ソーストレンチ１５５の他方側の側壁を被覆している。第２表層領域１６４ｂは、ボディ領域１４１およびソース領域１６３に電気的に接続されている。
第２表層領域１６４ｂは、ソース領域１６３の底部に対してＳｉＣ半導体層１０２の第１主面１０３側の領域に位置している。第２表層領域１６４ｂは、この形態では、ＳｉＣ半導体層１０２の第１主面１０３に対して平行に延びる底部を有している。
第２表層領域１６４ｂの底部は、この形態では、ボディ領域１４１の底部およびソース領域１６３の底部の間の領域に位置している。第２表層領域１６４ｂの底部は、ＳｉＣ半導体層１０２の第１主面１０３およびボディ領域１４１の底部の間の領域に位置していてもよい。
第２表層領域１６４ｂは、この形態では、ソーストレンチ１５５の他方側の側壁から隣り合うゲートトレンチ１４２に向けて引き出されている。第２表層領域１６４ｂは、ソーストレンチ１５５およびゲートトレンチ１４２の間の中間領域まで延びていてもよい。第２表層領域１６４ｂは、ゲートトレンチ１４２からソーストレンチ１５５側に間隔を空けて形成されている。
内壁領域１６４ｃは、第１表層領域１６４ａおよび第２表層領域１６４ｂ（ソース領域１６３の底部）に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に位置している。内壁領域１６４ｃは、ＳｉＣ半導体層１０２においてソーストレンチ１５５の内壁に沿う領域に形成されている。内壁領域１６４ｃは、ソーストレンチ１５５の側壁を被覆している。
内壁領域１６４ｃは、ソーストレンチ１５５の側壁および底壁を接続する角部を被覆している。内壁領域１６４ｃは、ソーストレンチ１５５の側壁から角部を介してソーストレンチ１５５の底壁を被覆している。コンタクト領域１６４の底部は、内壁領域１６４ｃによって形成されている。
ＳｉＣ半導体層１０２の第１主面１０３の表層部には、複数のディープウェル領域１６５が形成されている。各ディープウェル領域１６５は、アクティブ領域１１１においてＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
各ディープウェル領域１６５は、ＳｉＣエピタキシャル層１０７に形成されている。各ディープウェル領域１６５は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。
各ディープウェル領域１６５は、各コンタクト領域１６４を被覆するように、各ソーストレンチ１５５の内壁に沿って形成されている。各ディープウェル領域１６５は、各コンタクト領域１６４に電気的に接続されている。
各ディープウェル領域１６５は、平面視において各ソーストレンチ１５５に沿って延びる帯状に形成されている。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁を被覆している。
各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁および底壁を接続する角部を被覆している。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁から角部を介して各ソーストレンチ１５５の底壁を被覆している。各ディープウェル領域１６５は、各ソーストレンチ１５５の側壁においてボディ領域１４１に連なっている。
各ディープウェル領域１６５は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置する底部を有している。各ディープウェル領域１６５の底部は、各ソーストレンチ１５５の底壁に対して平行に形成されていてもよい。
各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。各ディープウェル領域１６５のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
各ディープウェル領域１６５のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。各ディープウェル領域１６５のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。各ディープウェル領域１６５のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
各ディープウェル領域１６５は、ＳｉＣ半導体層１０２（ＳｉＣエピタキシャル層１０７の高濃度領域１０８）との間でｐｎ接合部を形成している。このｐｎ接合部からは、互いに隣り合う複数のゲートトレンチ１４２の間の領域に向けて空乏層が拡がる。この空乏層は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に向けて拡がる。
各ディープウェル領域１６５から拡がる空乏層は、各ゲートトレンチ１４２の底壁にオーバラップしてもよい。各ディープウェル領域１６５の底部から拡がる空乏層が、各ゲートトレンチ１４２の底壁にオーバラップしてもよい。
図２０および図２２を参照して、アクティブ領域１１１の周縁部には、ｐ型の周縁ディープウェル領域１６６が形成されている。周縁ディープウェル領域１６６は、ＳｉＣエピタキシャル層１０７に形成されている。周縁ディープウェル領域１６６は、より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。
周縁ディープウェル領域１６６は、各ディープウェル領域１６５に電気的に接続されている。周縁ディープウェル領域１６６は、各ディープウェル領域１６５と同電位を成している。周縁ディープウェル領域１６６は、この形態では、各ディープウェル領域１６５と一体的に形成されている。
周縁ディープウェル領域１６６は、より具体的には、アクティブ領域１１１の周縁部において、各ゲートトレンチ１４２のコンタクトトレンチ部１４４の内壁に沿う領域に形成されている。
周縁ディープウェル領域１６６は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４の側壁を被覆している。周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４の側壁および底壁を接続する角部を被覆している。
周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４の側壁から角部を介して各コンタクトトレンチ部１４４の底壁を被覆している。各ディープウェル領域１６５は、各コンタクトトレンチ部１４４の側壁においてボディ領域１４１に連なっている。周縁ディープウェル領域１６６の底部は、各コンタクトトレンチ部１４４の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
周縁ディープウェル領域１６６は、平面視においてゲート配線層１５０に重なっている。周縁ディープウェル領域１６６は、ゲート絶縁層１４８（第３領域１４８ｃ）を挟んでゲート配線層１５０に対向している。
周縁ディープウェル領域１６６は、各コンタクトトレンチ部１４４から各アクティブトレンチ部１４３に引き出された引き出し部１６６ａを含む。引き出し部１６６ａは、ＳｉＣエピタキシャル層１０７の高濃度領域１０８に形成されている。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁に沿って延び、角部を通ってアクティブトレンチ部１４３の底壁を被覆している。
引き出し部１６６ａは、各ゲートトレンチ１４２のアクティブトレンチ部１４３の側壁を被覆している。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁および底壁を接続する角部を被覆している。
引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁から角部を介して各アクティブトレンチ部１４３の底壁を被覆している。引き出し部１６６ａは、各アクティブトレンチ部１４３の側壁においてボディ領域１４１に連なっている。引き出し部１６６ａの底部は、各アクティブトレンチ部１４３の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度を超えていてもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度未満であってもよい。
周縁ディープウェル領域１６６のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。周縁ディープウェル領域１６６のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
ｐｎ接合ダイオードだけを備えるＳｉＣ半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層１０２内における電界集中の問題は少ない。各ディープウェル領域１６５（周縁ディープウェル領域１６６）は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。
これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層１０２内における電界を緩和できる。したがって、互いに隣り合う複数のディープウェル領域１６５の間のピッチを狭めることは、電界集中を緩和する上で有効である。
また、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に底部を有する各ディープウェル領域１６５によれば、空乏層によって、各ゲートトレンチ１４２に対する電界集中を適切に緩和できる。
各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離にバラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、各ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
この形態では、互いに隣り合う複数のディープウェル領域１６５の間の領域に、ＳｉＣエピタキシャル層１０７の高濃度領域１０８が介在している。これにより、互いに隣り合う複数のディープウェル領域１６５の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
さらに、この形態では、各ディープウェル領域１６５の底部がＳｉＣエピタキシャル層１０７の高濃度領域１０８内に位置している。これにより、各ディープウェル領域１６５の底部からＳｉＣ半導体層１０２の第１主面１０３に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。ＳｉＣエピタキシャル層１０７の低濃度領域１０９は、このような構造において、ＳｉＣ半導体層１０２の耐圧を高める。
ソーストレンチ１５５を形成することにより、ソーストレンチ１５５の内壁に対してｐ型不純物を導入できる。これにより、ソーストレンチ１５５に対して各ディープウェル領域１６５をコンフォーマルに形成できるから、各ディープウェル領域１６５の深さにバラツキが生じるのを適切に抑制できる。また、各ソーストレンチ１５５を利用することにより、ＳｉＣ半導体層１０２の比較的深い領域に、各ディープウェル領域１６５を適切に形成できる。
図２３を参照して、ゲート電極層１４９の上には、低抵抗電極層１６７が形成されている。低抵抗電極層１６７は、各ゲートトレンチ１４２内において、ゲート電極層１４９の上端部を被覆している。
低抵抗電極層１６７は、ゲート電極層１４９のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層１６７のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。
低抵抗電極層１６７は、膜状に形成されている。低抵抗電極層１６７は、ゲート電極層１４９の上端部に接する接続部１６７ａおよびその反対の非接続部１６７ｂを有している。低抵抗電極層１６７の接続部１６７ａおよび非接続部１６７ｂは、ゲート電極層１４９の上端部に倣って凹湾曲状に形成されていてもよい。低抵抗電極層１６７の接続部１６７ａおよび非接続部１６７ｂは、種々の形態を採り得る。
低抵抗電極層１６７の接続部１６７ａの全体がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。低抵抗電極層１６７の接続部１６７ａの全体がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置していてもよい。
低抵抗電極層１６７の接続部１６７ａは、ＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層１６７の接続部１６７ａは、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層１６７の接続部１６７ａの中央部がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置し、低抵抗電極層１６７の接続部１６７ａの周縁部がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。
低抵抗電極層１６７の非接続部１６７ｂの全体がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。低抵抗電極層１６７の非接続部１６７ｂの全体がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置していてもよい。
低抵抗電極層１６７の非接続部１６７ｂは、ＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置する部分を含んでいてもよい。低抵抗電極層１６７の非接続部１６７ｂは、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層１６７の非接続部１６７ｂの中央部がＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置し、低抵抗電極層１６７の非接続部１６７ｂの周縁部がＳｉＣ半導体層１０２の第１主面１０３よりも上方に位置していてもよい。
低抵抗電極層１６７は、ゲート絶縁層１４８に接する縁部１６７ｃを有している。低抵抗電極層１６７の縁部１６７ｃは、ゲート絶縁層１４８において第１領域１４８ａおよび第２領域１４８ｂを接続する角部に接している。
低抵抗電極層１６７の縁部１６７ｃは、ゲート絶縁層１４８の第３領域１４８ｃに接している。低抵抗電極層１６７の縁部１６７ｃは、より具体的には、ゲート絶縁層１４８の膨出部１４８ｄに接している。
低抵抗電極層１６７の縁部１６７ｃは、ソース領域１６３の底部に対してＳｉＣ半導体層１０２の第１主面１０３側の領域に形成されている。低抵抗電極層１６７の縁部１６７ｃは、ボディ領域１４１およびソース領域１６３の間の境界領域よりもＳｉＣ半導体層１０２の第１主面１０３側の領域に形成されている。
したがって、低抵抗電極層１６７の縁部１６７ｃは、ゲート絶縁層１４８を挟んでソース領域１６３に対向している。低抵抗電極層１６７の縁部１６７ｃは、ゲート絶縁層１４８を挟んでボディ領域１４１とは対向していない。
これにより、ゲート絶縁層１４８における低抵抗電極層１６７およびボディ領域１４１の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層１４８に対する低抵抗電極層１６７の電極材料の不所望な拡散によって形成され得る。
特に、低抵抗電極層１６７の縁部１６７ｃを、比較的厚いゲート絶縁層１４８の第３領域１４８ｃ（ゲート絶縁層１４８の角部）に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
法線方向Ｚに関して、低抵抗電極層１６７の厚さＴｒは、ゲート電極層１４９の厚さＴＧ以下（Ｔｒ≦ＴＧ）である。低抵抗電極層１６７の厚さＴｒは、ゲート電極層１４９の厚さＴＧ未満（Ｔｒ＜ＴＧ）であることが好ましい。低抵抗電極層１６７の厚さＴｒは、より具体的には、ゲート電極層１４９の厚さＴＧの半分以下（Ｔｒ≦ＴＧ／２）であることが好ましい。
ゲート電極層１４９の厚さＴＧに対する低抵抗電極層１６７の厚さＴｒの比Ｔｒ／ＴＧは、０．０１以上１以下である。ゲート電極層１４９の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。低抵抗電極層１６７の厚さＴｒは、０．０１μｍ以上３μｍ以下であってもよい。
各ゲートトレンチ１４２内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層１６７を流れ、ゲート電極層１４９の全体に伝達される。これにより、ゲート電極層１４９の全体（アクティブ領域１１１の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さ（１ｍｍ以上の長さ）を有するゲートトレンチ１４２の場合には、電流の伝達に時間を要するが、低抵抗電極層１６７によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層１６７は、各ゲートトレンチ１４２内に電流を拡散する電流拡散電極層として形成されている。
また、セル構造の微細化が進むと、ゲート電極層１４９の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ１４２内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。
しかし、低抵抗電極層１６７によれば、ゲート電極層１４９の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
図２２を参照して、低抵抗電極層１６７は、この形態では、ゲート配線層１５０の上端部も被覆している。低抵抗電極層１６７においてゲート配線層１５０の上端部を被覆する部分は、低抵抗電極層１６７においてゲート電極層１４９の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層１６７は、ゲート電極層１４９の全域およびゲート配線層１５０の全域を被覆している。
したがって、ゲートパッド１１６およびゲートフィンガー１１７，１１８からゲート配線層１５０に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層１６７を介してゲート電極層１４９およびゲート配線層１５０の全体に伝達される。
これにより、ゲート配線層１５０を介してゲート電極層１４９の全体（アクティブ領域１１１の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さを有するゲートトレンチ１４２の場合には、ゲート配線層１５０の上端部を被覆する低抵抗電極層１６７によってスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層１６７は、ポリサイド層を含む。ポリサイド層は、ゲート電極層１４９の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層１４９（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
ゲート電極層１４９および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗は、ゲート電極層１４９単体のシート抵抗以下である。ゲートトレンチ１４２内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。
ゲートトレンチ１４２内のシート抵抗は、低抵抗電極層１６７のシート抵抗に近似される。つまり、ゲートトレンチ１４２内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１４２内のシート抵抗は、１０Ω／□未満であることが好ましい。
低抵抗電極層１６７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２またはＷＳｉ２のうちの少なくとも１種を含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１６７を形成するポリサイド層として適している。
ＳｉＣ半導体層１０２の第１主面１０３において、ソース電極層１５７の上端部に沿う領域には、各ソーストレンチ１５５に連通するソースサブトレンチ１６８が形成されている。ソースサブトレンチ１６８は、各ソーストレンチ１５５の側壁の一部を形成している。
ソースサブトレンチ１６８は、この形態では、平面視においてソース電極層１５７の上端部を取り囲む無端状（この形態では四角環状）に形成されている。ソースサブトレンチ１６８は、ソース電極層１５７の上端部を縁取っている。
ソースサブトレンチ１６８は、ソース絶縁層１５６の一部を掘り下げることによって形成されている。ソースサブトレンチ１６８は、より具体的には、ＳｉＣ半導体層１０２の第１主面１０３からソース絶縁層１５６の上端部およびソース電極層１５７の上端部を掘り下げることによって形成されている。
ソース電極層１５７の上端部は、ソース電極層１５７の下端部に対して内側に括れた形状を有している。ソース電極層１５７の下端部は、ソース電極層１５７において各ソーストレンチ１５５の底壁側に位置する部分である。ソース電極層１５７の上端部の第１方向幅は、ソース電極層１５７の下端部の第１方向幅未満であってもよい。
ソースサブトレンチ１６８は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ソースサブトレンチ１６８の底壁は、ＳｉＣ半導体層１０２の第２主面１０４に向かう凸湾曲状に形成されていてもよい。
ソースサブトレンチ１６８の内壁からは、ソース領域１６３、コンタクト領域１６４、ソース絶縁層１５６およびソース電極層１５７が露出している。ソースサブトレンチ１６８の内壁からは、コンタクト領域１６４の第１表層領域１６４ａおよび第２表層領域１６４ｂが露出している。
ソースサブトレンチ１６８の底壁からは、少なくともソース絶縁層１５６の第１領域１５６ａが露出している。ソース絶縁層１５６において第１領域１５６ａの上端部は、ＳｉＣ半導体層１０２の第１主面１０３よりも下方に位置している。
各ソーストレンチ１５５の開口エッジ部１６９は、ＳｉＣ半導体層１０２の第１主面１０３から各ソーストレンチ１５５の内方に向かって下り傾斜した傾斜部１７０を含む。各ソーストレンチ１５５の開口エッジ部１６９は、ＳｉＣ半導体層１０２の第１主面１０３および各ソーストレンチ１５５の側壁を接続する角部である。各ソーストレンチ１５５の傾斜部１７０は、ソースサブトレンチ１６８によって形成されている。
傾斜部１７０は、この形態では、ＳｉＣ半導体層１０２の内方に向かう凹湾曲状に形成されている。傾斜部１７０は、ソースサブトレンチ１６８の内方に向かう凸湾曲状に形成されていてもよい。傾斜部１７０は、各ソーストレンチ１５５の開口エッジ部１６９に対する電界集中を緩和する。
図２４および図２５を参照して、アクティブ領域１１１は、ＳｉＣ半導体層１０２の第１主面１０３の一部を形成するアクティブ主面１７１を有している。外側領域１１２は、ＳｉＣ半導体層１０２の第１主面１０３の一部を形成する外側主面１７２を有している。外側主面１７２は、この形態では、ＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄに接続されている。
アクティブ主面１７１および外側主面１７２は、ＳｉＣ単結晶のｃ面にそれぞれ面している。また、アクティブ主面１７１および外側主面１７２は、ＳｉＣ単結晶のｃ面に対して［１１－２０］方向に傾斜したオフ角θをそれぞれ有している。
外側主面１７２は、アクティブ主面１７１に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。外側領域１１２は、この形態では、ＳｉＣ半導体層１０２の第１主面１０３を第２主面１０４側に掘り下げることによって形成されている。したがって、外側主面１７２は、アクティブ主面１７１に対してＳｉＣ半導体層１０２の第２主面１０４側に窪んだ領域に形成されている。
外側主面１７２は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁とほぼ等しい深さ位置に形成されていてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁とほぼ同一平面上に位置していてもよい。
外側主面１７２およびＳｉＣ半導体層１０２の第２主面１０４の間の距離は、各ソーストレンチ１５５の底壁およびＳｉＣ半導体層１０２の第２主面１０４の間の距離とほぼ等しくてもよい。
外側主面１７２は、各ソーストレンチ１５５の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。外側主面１７２は、各ソーストレンチ１５５の底壁に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。
ＳｉＣエピタキシャル層１０７は、外側主面１７２から露出している。より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８が、外側領域１１２の外側主面１７２から露出している。外側主面１７２は、ＳｉＣエピタキシャル層１０７の高濃度領域１０８を挟んでＳｉＣエピタキシャル層１０７の低濃度領域１０９と対向している。
アクティブ領域１１１は、この形態では、外側領域１１２によって台地状に区画されている。アクティブ領域１１１は、外側領域１１２よりも上方に向かって突出した台地状のアクティブ台地１７３として形成されている。
アクティブ台地１７３は、アクティブ主面１７１および外側主面１７２を接続するアクティブ側壁１７４を含む。アクティブ側壁１７４は、アクティブ領域１１１および外側領域１１２の間の境界領域を区画している。ＳｉＣ半導体層１０２の第１主面１０３は、アクティブ主面１７１、外側主面１７２およびアクティブ側壁１７４によって形成されている。
アクティブ側壁１７４は、この形態では、アクティブ主面１７１（外側主面１７２）の法線方向Ｚに沿って延びている。アクティブ側壁１７４は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
アクティブ側壁１７４は、アクティブ主面１７１から外側主面１７２に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁１７４の傾斜角度は、ＳｉＣ半導体層１０２内においてアクティブ側壁１７４がアクティブ主面１７１との間で形成する角度である。
この場合、アクティブ側壁１７４の傾斜角度は、９０°を超えて１３５°以下であってもよい。アクティブ側壁１７４の傾斜角度は、９０°を超えて９５°以下、９５°以上１００°以下、１００°以上１１０°以下、１１０°以上１２０°以下または１２０°以上１３５°以下であってもよい。アクティブ側壁１７４の傾斜角度は、９０°を超えて９５°以下であることが好ましい。
アクティブ側壁１７４からは、ＳｉＣエピタキシャル層１０７が露出している。より具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８が、アクティブ側壁１７４から露出している。
アクティブ側壁１７４においてアクティブ主面１７１側の領域からは、少なくともボディ領域１４１が露出している。図２４および図２５では、アクティブ側壁１７４からボディ領域１４１およびソース領域１６３が露出している形態例が示されている。
外側領域１１２において、ＳｉＣ半導体層１０２の第１主面１０３（外側主面１７２）の表層部には、ｐ＋型のダイオード領域１８１（不純物領域）、ｐ型の外側ディープウェル領域１８２およびｐ型のフィールドリミット構造１８３が形成されている。
ダイオード領域１８１は、外側領域１１２においてアクティブ側壁１７４およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成されている。ダイオード領域１８１は、アクティブ側壁１７４および側面１０５Ａ～１０５Ｄから間隔を空けて形成されている。
ダイオード領域１８１は、平面視においてアクティブ領域１１１に沿って帯状に延びている。ダイオード領域１８１は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
ダイオード領域１８１は、平面視においてソース引き回し配線１２３と重なっている。ダイオード領域１８１は、ソース引き回し配線１２３に電気的に接続されている。ダイオード領域１８１は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域１８１は、ＳｉＣ半導体層１０２との間でｐｎ接合部を形成する。ダイオード領域１８１は、より具体的には、ＳｉＣエピタキシャル層１０７内に位置している。したがって、ダイオード領域１８１は、ＳｉＣエピタキシャル層１０７との間でｐｎ接合部を形成する。
ダイオード領域１８１は、さらに具体的には、ＳｉＣエピタキシャル層１０７の高濃度領域１０８内に位置している。したがって、ダイオード領域１８１は、高濃度領域１０８との間でｐｎ接合部を形成する。これにより、ダイオード領域１８１をアノードとし、ＳｉＣ半導体層１０２をカソードとするｐｎ接合ダイオードＤｐｎが形成されている。
ダイオード領域１８１の全体は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。ダイオード領域１８１の底部は、各ソーストレンチ１５５の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
ダイオード領域１８１の底部は、コンタクト領域１６４の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域１８１の底部は、コンタクト領域１６４の底部とほぼ同一平面上に位置していてもよい。
ダイオード領域１８１のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度とほぼ等しい。ダイオード領域１８１のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度よりも大きい。ダイオード領域１８１のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
外側ディープウェル領域１８２は、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成されている。外側ディープウェル領域１８２は、この形態では、アクティブ側壁１７４からダイオード領域１８１側に向けて間隔を空けて形成されている。外側ディープウェル領域１８２は、外側領域１１２においてＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
外側ディープウェル領域１８２は、平面視においてアクティブ領域１１１に沿って帯状に延びている。外側ディープウェル領域１８２は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
外側ディープウェル領域１８２は、ダイオード領域１８１を介してソース引き回し配線１２３に電気的に接続されている。外側ディープウェル領域１８２は、ｐｎ接合ダイオードＤｐｎの一部を形成していてもよい。外側ディープウェル領域１８２は、アバランシェ電流吸収構造の一部を形成していてもよい。
外側ディープウェル領域１８２の全体は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。外側ディープウェル領域１８２の底部は、各ソーストレンチ１５５の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
外側ディープウェル領域１８２の底部は、ダイオード領域１８１の底部に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域１８２の底部および外側主面１７２の間の距離は、各ディープウェル領域１６５の底部および各ソーストレンチ１５５の底壁の間の距離とほぼ等しくてもよい。
外側ディープウェル領域１８２の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離は、各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離とほぼ等しくてもよい。
これにより、外側ディープウェル領域１８２の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離と、各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１８２の形態および各ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部に対してＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。外側ディープウェル領域１８２の底部は、各ディープウェル領域１６５の底部に対して、０μｍ以上１μｍ以下の範囲で、ＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。
外側ディープウェル領域１８２の内周縁は、アクティブ領域１１１および外側領域１１２の境界領域近傍まで延びていてもよい。外側ディープウェル領域１８２は、アクティブ領域１１１および外側領域１１２の境界領域を横切っていてもよい。
外側ディープウェル領域１８２の内周縁は、アクティブ側壁１７４および外側主面１７２を接続する角部を被覆していてもよい。外側ディープウェル領域１８２の内周縁は、さらに、アクティブ側壁１７４に沿って延び、ボディ領域１４１に接続されていてもよい。
外側ディープウェル領域１８２の外周縁は、この形態では、ＳｉＣ半導体層１０２の第２主面１０４側からダイオード領域１８１を被覆している。外側ディープウェル領域１８２は、平面視においてソース引き回し配線１２３と重なっていてもよい。外側ディープウェル領域１８２の外周縁は、ダイオード領域１８１からアクティブ側壁１７４側に間隔を空けて形成されていてもよい。
外側ディープウェル領域１８２のｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度以下であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度未満であってもよい。
外側ディープウェル領域１８２のｐ型不純物濃度は、各ディープウェル領域１６５のｐ型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度とほぼ等しくてもよい。
外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度を超えていてもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度未満であってもよい。
外側ディープウェル領域１８２のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度以下であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、コンタクト領域１６４のｐ型不純物濃度未満であってもよい。外側ディープウェル領域１８２のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
フィールドリミット構造１８３は、平面視においてダイオード領域１８１およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成されている。フィールドリミット構造１８３は、この形態では、側面１０５Ａ～１０５Ｄからダイオード領域１８１側に向けて間隔を空けて形成されている。
フィールドリミット構造１８３は、１個または複数（たとえば２個以上２０個以下）のフィールドリミット領域１８４を含む。フィールドリミット構造１８３は、この形態では、複数（５個）のフィールドリミット領域１８４Ａ，１８４Ｂ，１８４Ｃ，１８４Ｄ，１８４Ｅを有するフィールドリミット領域群を含む。
フィールドリミット領域１８４Ａ～１８４Ｅは、ダイオード領域１８１から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域１８４Ａ～１８４Ｅは、それぞれ、平面視においてアクティブ領域１１１の周縁に沿って帯状に延びている。
フィールドリミット領域１８４Ａ～１８４Ｅは、より具体的には、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）にそれぞれ形成されている。フィールドリミット領域１８４Ａ～１８４Ｅは、それぞれ、ＦＬＲ（Field Limiting Ring）領域とも称される。
フィールドリミット領域１８４Ａ～１８４Ｅの底部は、この形態では、ダイオード領域１８１の底部に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
フィールドリミット領域１８４Ａ～１８４Ｅのうち最内側のフィールドリミット領域１８４Ａは、この形態では、ＳｉＣ半導体層１０２の第２主面１０４側からダイオード領域１８１を被覆している。フィールドリミット領域１８４Ａは、平面視において前述のソース引き回し配線１２３と重なっていてもよい。
フィールドリミット領域１８４Ａは、ダイオード領域１８１を介してソース引き回し配線１２３に電気的に接続されている。フィールドリミット領域１８４Ａは、ｐｎ接合ダイオードＤｐｎの一部を形成していてもよい。フィールドリミット領域１８４Ａは、アバランシェ電流吸収構造の一部を形成していてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅの全体は、各ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ソーストレンチ１５５の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側に位置している。
フィールドリミット領域１８４Ａ～１８４Ｅは、各ディープウェル領域１６５（外側ディープウェル領域１８２）とほぼ等しい深さ位置に形成されていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部とほぼ同一平面上に位置していてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部に対して外側主面１７２側に位置していてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの底部は、各ディープウェル領域１６５（外側ディープウェル領域１８２）の底部に対してＳｉＣ半導体層１０２の第２主面１０４側に位置していてもよい。
互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、互いに異なっていてもよい。互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、アクティブ領域１１１から離れる方向に大きくなっていてもよい。互いに隣り合うフィールドリミット領域１８４Ａ～１８４Ｅの間の幅は、アクティブ領域１１１から離れる方向に小さくなっていてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅの深さは、互いに異なっていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの深さは、アクティブ領域１１１から離れる方向に小さくなっていてもよい。フィールドリミット領域１８４Ａ～１８４Ｅの深さは、アクティブ領域１１１から離れる方向に大きくなっていてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度以下であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、ダイオード領域１８１のｐ型不純物濃度よりも小さくてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度以下であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度よりも小さくてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度以上であってもよい。フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、外側ディープウェル領域１８２のｐ型不純物濃度よりも大きくてもよい。
フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ダイオード領域１８１のｐ型不純物濃度＞外側ディープウェル領域１８２のｐ型不純物濃度＞フィールドリミット領域１８４Ａ～１８４Ｅのｐ型不純物濃度であることが好ましい。
フィールドリミット構造１８３は、外側領域１１２において電界集中を緩和する。フィールドリミット領域１８４の個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
この形態では、フィールドリミット構造１８３が、平面視においてダイオード領域１８１およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含む例について説明した。
しかし、フィールドリミット構造１８３は、ダイオード領域１８１およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に代えて、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含んでいてもよい。
また、フィールドリミット構造１８３は、平面視においてダイオード領域１８１およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１８４、および、平面視においてアクティブ側壁１７４およびダイオード領域１８１の間の領域に形成された１つまたは複数のフィールドリミット領域１８４を含んでいてもよい。
外側領域１１２においてＳｉＣ半導体層１０２の第１主面１０３の上には、外側絶縁層１９１が形成されている。外側絶縁層１９１は、主面絶縁層１１３の一部を形成している。外側絶縁層１９１は、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄの一部を形成している。
外側絶縁層１９１は、外側領域１１２においてダイオード領域１８１、外側ディープウェル領域１８２およびフィールドリミット構造１８３を選択的に被覆している。外側絶縁層１９１は、アクティブ側壁１７４および外側主面１７２に沿って膜状に形成されている。外側絶縁層１９１は、アクティブ主面１７１の上において、ゲート絶縁層１４８に連なっている。外側絶縁層１９１は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃに連なっている。
外側絶縁層１９１は、酸化シリコンを含んでいてもよい。外側絶縁層１９１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層１９１は、この形態では、ゲート絶縁層１４８と同一の絶縁材料種によって形成されている。
外側絶縁層１９１は、第１領域１９１ａおよび第２領域１９１ｂを含む。外側絶縁層１９１の第１領域１９１ａは、アクティブ側壁１７４を被覆している。外側絶縁層１９１の第２領域１９１ｂは、外側主面１７２を被覆している。
外側絶縁層１９１の第２領域１９１ｂの厚さは、外側絶縁層１９１の第１領域１９１ａの厚さ以下であってもよい。外側絶縁層１９１の第２領域１９１ｂの厚さは、外側絶縁層１９１の第１領域１９１ａの厚さ未満であってもよい。
外側絶縁層１９１の第１領域１９１ａの厚さは、ゲート絶縁層１４８の第１領域１９１ａの厚さとほぼ等しくてもよい。外側絶縁層１９１の第２領域１９１ｂの厚さは、ゲート絶縁層１４８の第３領域１４８ｃの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層１９１が形成されていてもよい。
図２４および図２５を参照して、ＳｉＣ半導体装置１０１は、アクティブ側壁１７４を被覆するサイドウォール１９２をさらに含む。サイドウォール１９２は、アクティブ台地１７３を外側領域１１２側から保護し、補強する。
また、サイドウォール１９２は、アクティブ主面１７１および外側主面１７２の間に形成された段差を緩和する段差緩和構造を形成する。アクティブ領域１１１および外側領域１１２の間の境界領域を被覆する上層構造（被覆層）が形成される場合、上層構造は、サイドウォール１９２を被覆する。サイドウォール１９２は、上層構造の平坦性を高める。
サイドウォール１９２は、アクティブ主面１７１から外側主面１７２に向かって下り傾斜した傾斜部１９３を有していてもよい。傾斜部１９３によって、段差を適切に緩和できる。
サイドウォール１９２の傾斜部１９３は、ＳｉＣ半導体層１０２側に向かう凹湾曲状に形成されていてもよい。サイドウォール１９２の傾斜部１９３は、ＳｉＣ半導体層１０２とは反対側に向かう凸湾曲状に形成されていてもよい。
サイドウォール１９２の傾斜部１９３は、アクティブ主面１７１側から外側主面１７２側に向けて平面的に延びていてもよい。サイドウォール１９２の傾斜部１９３は、アクティブ主面１７１側から外側主面１７２側に向けて直線状に延びていてもよい。
サイドウォール１９２の傾斜部１９３は、アクティブ主面１７１から外側主面１７２に向かう下り階段状に形成されていてもよい。つまり、サイドウォール１９２の傾斜部１９３は、外側主面１７２側に向かって窪んだ１つまたは複数の段部を有していてもよい。複数の段部は、サイドウォール１９２の傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール１９２の傾斜部１９３は、サイドウォール１９２の外側に向かって隆起した複数の隆起部を含んでいてもよい。複数の隆起部は、サイドウォール１９２の傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール１９２の傾斜部１９３は、サイドウォール１９２の内側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、サイドウォール１９２の傾斜部１９３の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール１９２は、アクティブ主面１７１に対して自己整合的に形成されている。サイドウォール１９２は、より具体的には、アクティブ側壁１７４に沿って形成されている。サイドウォール１９２は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
サイドウォール１９２は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層１４９やソース電極層１５７と同時に、サイドウォール１９２を形成できる。
サイドウォール１９２のｐ型不純物濃度は、ボディ領域１４１のｐ型不純物濃度以上である。サイドウォール１９２のｐ型不純物濃度は、より具体的には、ボディ領域１４１のｐ型不純物濃度よりも大きい。サイドウォール１９２のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）またはガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
サイドウォール１９２のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。サイドウォール１９２のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
サイドウォール１９２のｐ型不純物濃度は、ゲート電極層１４９のｐ型不純物濃度とほぼ等しくてもよい。サイドウォール１９２のシート抵抗は、ゲート電極層１４９のシート抵抗とほぼ等しくてもよい。
サイドウォール１９２は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。サイドウォール１９２は、ｐ型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。
サイドウォール１９２は、絶縁材料を含んでいてもよい。この場合、サイドウォール１９２によって外側領域１１２に対するアクティブ領域１１１の絶縁性を高めることができる。
図２１～図２５を参照して、ＳｉＣ半導体層１０２の第１主面１０３の上には、層間絶縁層２０１が形成されている。層間絶縁層２０１は、主面絶縁層１１３の一部を形成している。層間絶縁層２０１は、主面絶縁層１１３の絶縁側面１１４Ａ～１１４Ｄの一部を形成している。主面絶縁層１１３は、ゲート絶縁層１４８（外側絶縁層１９１）および層間絶縁層２０１を含む積層構造を有している。
層間絶縁層２０１は、アクティブ領域１１１および外側領域１１２を選択的に被覆している。層間絶縁層２０１は、より具体的には、ゲート絶縁層１４８の第３領域１４８ｃおよび外側絶縁層１９１を選択的に被覆している。
層間絶縁層２０１は、アクティブ主面１７１および外側主面１７２に沿って膜状に形成されている。層間絶縁層２０１は、アクティブ領域１１１においてトレンチゲート構造１６１、ゲート配線層１５０およびトレンチソース構造１６２を選択的に被覆している。層間絶縁層２０１は、外側領域１１２においてダイオード領域１８１、外側ディープウェル領域１８２およびフィールドリミット構造１８３を選択的に被覆している。
層間絶縁層２０１は、アクティブ領域１１１および外側領域１１２の間の境界領域において、サイドウォール１９２の外面（傾斜部１９３）に沿って形成されている。層間絶縁層２０１は、サイドウォール１９２を被覆する上層構造の一部を形成している。
層間絶縁層２０１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層２０１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。
層間絶縁層２０１は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層２０１は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
層間絶縁層２０１には、ゲートコンタクト孔２０２、ソースコンタクト孔２０３およびダイオードコンタクト孔２０４が形成されている。また、層間絶縁層２０１には、アンカー孔２０５が形成されている。
ゲートコンタクト孔２０２は、アクティブ領域１１１において、ゲート配線層１５０を露出させている。ゲートコンタクト孔２０２は、ゲート配線層１５０に沿う帯状に形成されていてもよい。ゲートコンタクト孔２０２の開口エッジ部は、ゲートコンタクト孔２０２内に向かう凸湾曲状に形成されている。
ソースコンタクト孔２０３は、アクティブ領域１１１において、ソース領域１６３、コンタクト領域１６４およびトレンチソース構造１６２を露出させている。ソースコンタクト孔２０３は、トレンチソース構造１６２等に沿う帯状に形成されていてもよい。ソースコンタクト孔２０３の開口エッジ部は、ソースコンタクト孔２０３内に向かう凸湾曲状に形成されている。
ダイオードコンタクト孔２０４は、外側領域１１２において、ダイオード領域１８１を露出させている。ダイオードコンタクト孔２０４は、ダイオード領域１８１に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。
ダイオードコンタクト孔２０４は、外側ディープウェル領域１８２および／またはフィールドリミット構造１８３を露出させていてもよい。ダイオードコンタクト孔２０４の開口エッジ部は、ダイオードコンタクト孔２０４内に向かう凸湾曲状に形成されている。
アンカー孔２０５は、外側領域１１２において、層間絶縁層２０１を掘り下げることによって形成されている。アンカー孔２０５は、平面視においてダイオード領域１８１およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成されている。アンカー孔２０５は、より具体的には、平面視においてフィールドリミット構造１８３およびＳｉＣ半導体層１０２の側面１０５Ａ～１０５Ｄの間の領域に形成されている。
アンカー孔２０５は、ＳｉＣ半導体層１０２の第１主面１０３（外側主面１７２）を露出させている。アンカー孔２０５の開口エッジ部は、アンカー孔２０５内に向かう凸湾曲状に形成されている。
図１９を参照して、アンカー孔２０５は、平面視においてアクティブ領域１１１に沿って帯状に延びている。アンカー孔２０５は、この形態では、平面視においてアクティブ領域１１１を取り囲む無端状（この形態では四角環状）に形成されている。
この形態では、層間絶縁層２０１において外側領域１１２を被覆する部分に、１つのアンカー孔２０５が形成されている。しかし、層間絶縁層２０１において外側領域１１２を被覆する部分に、複数のアンカー孔２０５が形成されていてもよい。
層間絶縁層２０１の上には、主面ゲート電極層１１５および主面ソース電極層１２１が形成されている。主面ゲート電極層１１５および主面ソース電極層１２１は、それぞれ、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたバリア電極層２０６および主電極層２０７を含む積層構造を有している。
バリア電極層２０６は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層２０６は、ＳｉＣ半導体層１０２の第１主面１０３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
主電極層２０７の厚さは、バリア電極層２０６の厚さよりも大きい。主電極層２０７は、バリア電極層２０６の抵抗値よりも小さい抵抗値を有する導電材料を含む。主電極層２０７は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１つを含んでいてもよい。
主電極層２０７は、アルミニウム－シリコン合金、アルミニウム－シリコン－銅合金またはアルミニウム－銅合金のうちの少なくとも１つを含んでいてもよい。主電極層２０７は、この形態では、アルミニウム－シリコン－銅合金を含む。
主面ゲート電極層１１５のうちの外側ゲートフィンガー１１７は、層間絶縁層２０１の上からゲートコンタクト孔２０２に入り込んでいる。外側ゲートフィンガー１１７は、ゲートコンタクト孔２０２内において、ゲート配線層１５０に電気的に接続されている。これにより、ゲートパッド１１６からの電気信号は、外側ゲートフィンガー１１７を介してゲート電極層１４９に伝達される。
主面ソース電極層１２１のうちのソースパッド１２２は、層間絶縁層２０１の上からソースコンタクト孔２０３およびソースサブトレンチ１６８に入り込んでいる。ソースパッド１２２は、ソースコンタクト孔２０３およびソースサブトレンチ１６８内において、ソース領域１６３、コンタクト領域１６４およびソース電極層１５７に電気的に接続されている。
ソース電極層１５７は、ソースパッド１２２の一部の領域を利用して形成されていてもよい。ソース電極層１５７は、ソースパッド１２２において各ソーストレンチ１５５に入り込んだ部分によって形成されていてもよい。
主面ソース電極層１２１のうちのソース引き回し配線１２３は、層間絶縁層２０１の上からダイオードコンタクト孔２０４に入り込んでいる。ソース引き回し配線１２３は、ダイオードコンタクト孔２０４内において、ダイオード領域１８１に電気的に接続されている。
主面ソース電極層１２１のうちのソース接続部１２４は、アクティブ領域１１１からサイドウォール１９２を横切って外側領域１１２に引き出されている。ソース接続部１２４は、サイドウォール１９２を被覆する上層構造の一部を形成している。
層間絶縁層２０１の上には、前述のパッシベーション層１２５が形成されている。パッシベーション層１２５は、層間絶縁層２０１に沿って膜状に形成されている。パッシベーション層１２５は、層間絶縁層２０１を介して、アクティブ領域１１１および外側領域１１２を選択的に被覆している。
パッシベーション層１２５は、アクティブ領域１１１からサイドウォール１９２を横切って外側領域１１２に引き出されている。パッシベーション層１２５は、サイドウォール１９２を被覆する上層構造の一部を形成している。
図２４を参照して、パッシベーション層１２５は、外側領域１１２において、層間絶縁層２０１の上からアンカー孔２０５に入り込んでいる。パッシベーション層１２５は、アンカー孔２０５内において、ＳｉＣ半導体層１０２の第１主面１０３（外側主面１７２）に接続されている。パッシベーション層１２５の外面においてアンカー孔２０５の上に位置する領域には、アンカー孔２０５に倣って窪んだリセス２１１が形成されている。
パッシベーション層１２５の上には、前述の樹脂層１２９が形成されている。樹脂層１２９は、パッシベーション層１２５に沿って膜状に形成されている。樹脂層１２９は、パッシベーション層１２５および層間絶縁層２０１を挟んで、アクティブ領域１１１および外側領域１１２を選択的に被覆している。
樹脂層１２９は、アクティブ領域１１１からサイドウォール１９２を横切って外側領域１１２に引き出されている。樹脂層１２９は、サイドウォール１９２を被覆する上層構造の一部を形成している。
図２４を参照して、樹脂層１２９は、外側領域１１２においてパッシベーション層１２５のリセス２１１に入り込んだアンカー部を有している。このように、外側領域１１２には、樹脂層１２９の接続強度を高めるためのアンカー構造が形成されている。
アンカー構造は、外側領域１１２においてＳｉＣ半導体層１０２の第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。凹凸構造（アンカー構造）は、より具体的には、外側主面１７２を被覆する層間絶縁層２０１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層２０１に形成されたアンカー孔２０５を含む。
樹脂層１２９は、このアンカー孔２０５に噛合っている。樹脂層１２９は、この形態では、パッシベーション層１２５を介してアンカー孔２０５に噛合っている。これにより、ＳｉＣ半導体層１０２の第１主面１０３に対する樹脂層１２９の接続強度を高めることができるから、樹脂層１２９の剥離を抑制できる。
以上、ＳｉＣ半導体装置１０１によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１０１によれば、ＳｉＣ半導体層１０２およびディープウェル領域１６５の間の境界領域（ｐｎ接合部）から、ゲートトレンチ１４２の底壁に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に向けて空乏層を拡げることができる。
これにより、主面ソース電極層１２１およびドレイン電極層１３３の間を流れる短絡電流の電流経路を狭めることができる。また、ＳｉＣ半導体層１０２およびディープウェル領域１６５の境界領域から拡がる空乏層により、帰還容量Ｃｒｓｓを反比例的に低減できる。よって、短絡耐量を向上し、帰還容量Ｃｒｓｓを低減できるＳｉＣ半導体装置１０１を提供できる。
ＳｉＣ半導体層１０２およびディープウェル領域１６５の間の境界領域（ｐｎ接合部）から拡がる空乏層は、ゲートトレンチ１４２の底壁にオーバラップしてもよい。この場合、ディープウェル領域１６５の底部から拡がる空乏層が、ゲートトレンチ１４２の底壁にオーバラップしてもよい。
また、ＳｉＣ半導体装置１０１によれば、ＳｉＣ半導体層１０２において空乏層が占める領域を増加させることができるから、帰還容量Ｃｒｓｓを反比例的に低減できる。帰還容量Ｃｒｓｓは、ゲート電極層１４９およびドレイン電極層１３３の間の静電容量である。
また、ＳｉＣ半導体装置１０１によれば、各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離は、ほぼ一定である。これにより、各ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離にバラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、ディープウェル領域１６５の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１１２にダイオード領域１８１が形成されている。このダイオード領域１８１は、主面ソース電極層１２１に電気的に接続されている。これにより、外側領域１１２で生じたアバランシェ電流を、ダイオード領域１８１を介して主面ソース電極層１２１に流し込むことができる。
つまり、外側領域１１２で生じたアバランシェ電流を、ダイオード領域１８１および主面ソース電極層１２１によって吸収できる。その結果、ＭＩＳＦＥＴの動作の安定性を高めることができる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１１２に外側ディープウェル領域１８２が形成されている。これにより、外側領域１１２において、ＳｉＣ半導体層１０２の耐圧を調整できる。
特に、ＳｉＣ半導体装置１０１によれば、外側ディープウェル領域１８２は、ディープウェル領域１６５とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域１８２の底部は、ディープウェル領域１６５の底部とほぼ同一平面上に位置している。
外側ディープウェル領域１８２の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離は、ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離とほぼ等しい。
これにより、外側ディープウェル領域１８２の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離と、ディープウェル領域１６５の底部およびＳｉＣ半導体層１０２の第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。
よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１８２の形態およびディープウェル領域１６５の形態によって制限を受けることを抑制できる。その結果、耐圧の向上を適切に図ることができる。
特に、ＳｉＣ半導体装置１０１では、外側領域１１２をアクティブ領域１１１に対してＳｉＣ半導体層１０２の第２主面１０４側の領域に形成している。これにより、外側ディープウェル領域１８２の底部の位置を、適切に、ディープウェル領域１６５の底部の位置に近づけることができる。
つまり、外側ディープウェル領域１８２の形成時において、ＳｉＣ半導体層１０２の第１主面１０３の表層部の比較的深い位置にｐ型不純物を導入する必要がなくなる。したがって、ディープウェル領域１６５の底部の位置に対して外側ディープウェル領域１８２の底部の位置が大きくずれ込むことを、適切に抑制できる。
しかも、ＳｉＣ半導体装置１０１では、外側領域１１２の外側主面１７２が、ソーストレンチ１５５の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ１５５の底壁および外側領域１１２の外側主面１７２に対してｐ型不純物を導入する場合には、ディープウェル領域１６５および外側ディープウェル領域１８２をほぼ等しい深さ位置に形成できる。
その結果、ディープウェル領域１６５の底部の位置に対して外側ディープウェル領域１８２の底部の位置が大きくずれ込むことを、より一層適切に抑制できる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１１２にフィールドリミット構造１８３が形成されている。これにより、外側領域１１２において、フィールドリミット構造１８３による電界緩和効果を得ることができる。よって、ＳｉＣ半導体層１０２の破壊耐量を適切に向上できる。
また、ＳｉＣ半導体装置１０１によれば、アクティブ領域１１１が、台地状のアクティブ台地１７３として形成されている。アクティブ台地１７３は、アクティブ領域１１１のアクティブ主面１７１および外側領域１１２の外側主面１７２を接続するアクティブ側壁１７４を含む。
アクティブ主面１７１および外側主面１７２の間の領域には、アクティブ主面１７１および外側主面１７２の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール１９２を含む。
これにより、アクティブ主面１７１および外側主面１７２の間の段差を適切に緩和できる。よって、サイドウォール１９２の上に形成される上層構造の平坦性を適切に高めることができる。ＳｉＣ半導体装置１０１では、上層構造の一例として、層間絶縁層２０１、主面ソース電極層１２１、パッシベーション層１２５および樹脂層１２９が形成されている。
また、ＳｉＣ半導体装置１０１によれば、外側領域１１２において、樹脂層１２９の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域１１２においてＳｉＣ半導体層１０２の第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。
凹凸構造（アンカー構造）は、より具体的には、外側領域１１２においてＳｉＣ半導体層１０２の第１主面１０３に形成された層間絶縁層２０１を利用して形成された凹凸を含む。さらに具体的には、凹凸構造（アンカー構造）は、層間絶縁層２０１に形成されたアンカー孔２０５を含む。
樹脂層１２９は、このアンカー孔２０５に噛合っている。樹脂層１２９は、この形態では、パッシベーション層１２５を介して、アンカー孔２０５に噛合っている。これにより、ＳｉＣ半導体層１０２の第１主面１０３に対する樹脂層１２９の接続強度を高めることができるから、樹脂層１２９の剥離を適切に抑制できる。
また、ＳｉＣ半導体装置１０１によれば、ゲートトレンチ１４２にゲート絶縁層１４８を挟んでゲート電極層１４９が埋め込まれたトレンチゲート構造１６１が形成されている。このトレンチゲート構造１６１では、ゲート電極層１４９が、ゲートトレンチ１４２という限られたスペースにおいて低抵抗電極層１６７によって被覆されている。このような構造によれば、図２６を用いて説明される効果を奏することができる。
図２６は、ゲートトレンチ１４２内のシート抵抗を説明するためのグラフである。図２６において縦軸はシート抵抗［Ω／□］を表しており、横軸は項目を表している。図２６には、第１棒グラフＢＬ１、第２棒グラフＢＬ２および第３棒グラフＢＬ３が示されている。
第１棒グラフＢＬ１は、ｎ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。第２棒グラフＢＬ２は、ｐ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。
第３棒グラフＢＬ３は、ゲート電極層１４９（ｐ型ポリシリコン）および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗を表している。ここでは、ポリサイド（シリサイド）の一例としてのＴｉＳｉ２（ｐ型チタンシリサイド）からなる低抵抗電極層１６７が形成された場合について説明する。
第１棒グラフＢＬ１を参照して、ｎ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗は、１０Ω／□であった。第２棒グラフＢＬ２を参照して、ｐ型ポリシリコンが埋め込まれたゲートトレンチ１４２内のシート抵抗は、２００Ω／□であった。第３棒グラフＢＬ３を参照して、ゲート電極層１４９（ｐ型ポリシリコン）および低抵抗電極層１６７が埋め込まれたゲートトレンチ１４２内のシート抵抗は、２Ω／□であった。
ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有している。ｐ型ポリシリコンがゲートトレンチ１４２に埋め込まれた構造によれば、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。
しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（ここでは２０倍）高いシート抵抗を有している。そのため、ゲート電極層１４９の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ１４２内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が著しく増大する。
これに対して、ゲート電極層１４９（ｐ型ポリシリコン）の上に低抵抗電極層１６７を有する構造によれば、低抵抗電極層１６７を形成しない場合と比較して、シート抵抗を１００分の１以下に低下させることができる。つまり、低抵抗電極層１６７を有する構造によれば、ｎ型ポリシリコンを含むゲート電極層１４９と比較して、シート抵抗を５分の１以下に低下させることができる。
このように、低抵抗電極層１６７を有する構造によれば、ゲート閾値電圧Ｖｔｈを増加（たとえば１Ｖ程度増加）させながら、ゲートトレンチ１４２内のシート抵抗を低減できる。これにより、ゲート抵抗の低減を図ることができるから、トレンチゲート構造１６１に沿って電流を効率的に拡散させることができる。その結果、スイッチング遅延の短縮を図ることができる。
また、低抵抗電極層１６７を有する構造によれば、ボディ領域１４１のｐ型不純物濃度よびコンタクト領域１６４のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。
低抵抗電極層１６７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２またはＷＳｉ２のうちの少なくとも１種を含むことができる。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１６７を形成するポリサイド層として適している。
本願発明者らのさらなる検証の結果、ＴｉＳｉ２を低抵抗電極層１６７の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、ＣｏＳｉ２が採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。この点を考慮すると、低抵抗電極層１６７を形成するポリサイド層としては、ＣｏＳｉ２が最も好ましいと考えられる。
さらに、ＳｉＣ半導体装置１０１によれば、ゲート配線層１５０が低抵抗電極層１６７によって被覆されている。これにより、ゲート配線層１５０におけるゲート抵抗の低減も図ることができる。
特に、ゲート電極層１４９およびゲート配線層１５０が低抵抗電極層１６７によって被覆されている構造では、トレンチゲート構造１６１に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
図２７は、図２０に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置２２１を示す拡大図である。図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２７および図２８を参照して、ＳｉＣ半導体装置２２１は、アクティブ領域１１１においてＳｉＣ半導体層１０２の第１主面１０３に形成された外側ゲートトレンチ２２２を含む。外側ゲートトレンチ２２２は、アクティブ領域１１１の周縁部に沿って帯状に延びる。
外側ゲートトレンチ２２２は、ＳｉＣ半導体層１０２の第１主面１０３において外側ゲートフィンガー１１７の直下の領域に形成されている。外側ゲートトレンチ２２２は、外側ゲートフィンガー１１７に沿って延びている。
外側ゲートトレンチ２２２は、より具体的には、アクティブ領域１１１の内方領域を３方向から区画するように、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成されている。外側ゲートトレンチ２２２は、アクティブ領域１１１の内方領域を取り囲む無端状（たとえば四角環状）に形成されていてもよい。
外側ゲートトレンチ２２２は、各ゲートトレンチ１４２のコンタクトトレンチ部１４４に連通している。これにより、外側ゲートトレンチ２２２およびゲートトレンチ１４２は、一つのトレンチによって形成されている。
外側ゲートトレンチ２２２には、ゲート配線層１５０が埋め込まれている。ゲート配線層１５０は、ゲートトレンチ１４２および外側ゲートトレンチ２２２の連通部においてゲート電極層１４９に接続されている。
外側ゲートトレンチ２２２には、ゲート配線層１５０を被覆する低抵抗電極層１６７が形成されている。この場合、ゲート電極層１４９を被覆する低抵抗電極層１６７およびゲート配線層１５０を被覆する低抵抗電極層１６７は、一つのトレンチ内に位置する。
以上、ＳｉＣ半導体装置２２１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置２２１によれば、ゲート配線層１５０をＳｉＣ半導体層１０２の第１主面１０３の上に引き出す必要がない。
これにより、ゲートトレンチ１４２（外側ゲートトレンチ２２２）の開口エッジ部１４６において、ゲート配線層１５０がゲート絶縁層１４８を挟んでＳｉＣ半導体層１０２に対向することを抑制できる。その結果、ゲートトレンチ１４２（外側ゲートトレンチ２２２）の開口エッジ部１４６における電界の集中を抑制できる。
図２９は、図２３に対応する領域の拡大図であって、本発明の第５実施形態に係るＳｉＣ半導体装置２３１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２９を参照して、ＳｉＣエピタキシャル層１０７は、この形態では、高濃度領域１０８、低濃度領域１０９、ならびに、高濃度領域１０８および低濃度領域１０９の間に介在する濃度勾配領域２３２を含む。
濃度勾配領域２３２は、ＳｉＣエピタキシャル層１０７において、アクティブ領域１１１に加えて外側領域１１２にも形成されている。濃度勾配領域２３２は、ＳｉＣエピタキシャル層１０７の全域に形成されている。
濃度勾配領域２３２は、高濃度領域１０８から低濃度領域１０９に向けてｎ型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域２３２は、低濃度領域１０９から高濃度領域１０８に向けてｎ型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域２３２は、高濃度領域１０８および低濃度領域１０９の間の領域においてｎ型不純物濃度の急激な変動を抑制する。
ＳｉＣエピタキシャル層１０７が濃度勾配領域２３２を含む場合、高濃度領域１０８のｎ型不純物濃度は、低濃度領域１０９のｎ型不純物濃度の１．５倍以上５倍以下であることが好ましい。高濃度領域１０８のｎ型不純物濃度は、低濃度領域１０９のｎ型不純物濃度の３倍以上５倍以下であってもよい。
濃度勾配領域２３２の厚さは、０．５μｍ以上２．０μｍ以下であってもよい。濃度勾配領域２３２の厚さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２．０μｍ以下であってもよい。
具体的な説明は省略されるが、前述のゲートトレンチ１４２、ソーストレンチ１５５、ディープウェル領域１６５、外側ディープウェル領域１８２等は、高濃度領域１０８に形成されている。
つまり、前述のゲートトレンチ１４２、ソーストレンチ１５５、ディープウェル領域１６５、外側ディープウェル領域１８２等は、ＳｉＣ半導体層１０２において高濃度領域１０８および濃度勾配領域２３２の境界領域に対して第１主面１０３側の領域に形成されている。
以上、ＳｉＣ半導体装置２３１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
図３０は、図２０に対応する領域の拡大図であって、本発明の第６実施形態に係るＳｉＣ半導体装置２４１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３０を参照して、ゲートトレンチ１４２は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ１４２は、より具体的には、複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３を含む。複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３は、アクティブトレンチ部１４３を形成している。
複数の第１ゲートトレンチ２４２は、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数の第１ゲートトレンチ２４２は、平面視において全体としてストライプ状に形成されている。
各第１ゲートトレンチ２４２において長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１ゲートトレンチ２４２において短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
複数の第２ゲートトレンチ２４３は、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数の第２ゲートトレンチ２４３は、平面視において全体としてストライプ状に形成されている。
各第２ゲートトレンチ２４３において長辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２ゲートトレンチ２４３において短辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。
複数の第１ゲートトレンチ２４２および複数の第２ゲートトレンチ２４３は、互いに交差している。これにより、平面視において格子形状の１つのゲートトレンチ１４２が形成されている。ゲートトレンチ１４２によって取り囲まれた領域には、複数のセル領域２４４が区画されている。
複数のセル領域２４４は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のセル領域２４４は、平面視において四角形状に形成されている。各セル領域２４４においてボディ領域１４１は、ゲートトレンチ１４２の側壁から露出している。ボディ領域１４１は、ゲートトレンチ１４２においてＳｉＣ単結晶のｍ面およびａ面によって形成された側壁から露出している。
むろん、ゲートトレンチ１４２は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。この場合、複数のセル領域２４４は、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。また、この場合、複数のセル領域２４４は、平面視において六角形状に形成されていてもよい。
各ソーストレンチ１５５は、平面視において各セル領域２４４の中央部に形成されている。各ソーストレンチ１５５は、各セル領域２４４を第１方向Ｘに沿って切断したときに現れる切断面に１つ現れるパターンで形成されている。また、各ソーストレンチ１５５は、各セル領域２４４を第２方向Ｙに沿って切断したときに現れる切断面に１つ現れるパターンで形成されている。
各ソーストレンチ１５５は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ１５５の４つの側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
各ソーストレンチ１５５の平面形状は任意である。各ソーストレンチ１５５は、平面視において三角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
図３０のXXI-XXI線に沿う断面図は、図２１に示す断面図に対応している。図３０のXXII-XXII線に沿う断面図は、図２２に示す断面図に対応している。
以上、ＳｉＣ半導体装置２４１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明の実施形態は、さらに他の形態で実施することもできる。
前述の各実施形態では、ＳｉＣ半導体層２，１０２の側面５Ａ，１０５Ａおよび側面５Ｃ，１０５ＣがＳｉＣ単結晶のａ面に面し、側面５Ｂ，１０５Ｂおよび側面５Ｄ，１０５ＤがＳｉＣ単結晶のｍ面に面する形態について説明した。しかし、側面５Ａ，１０５Ａおよび側面５Ｃ，１０５ＣがＳｉＣ単結晶のｍ面に面し、側面５Ｂ，１０５Ｂおよび側面５Ｄ，１０５ＤがＳｉＣ単結晶のａ面に面する形態が採用されてもよい。
前述の各実施形態では、連続的に延びる帯状の改質ライン２２Ａ～２２Ｄが形成された例について説明した。しかし、前述の各実施形態において破線帯状（破線状）の改質ライン２２Ａ～２２Ｄが形成されていてもよい。つまり、改質ライン２２Ａ～２２Ｄは、断続的に延びる帯状に形成されていてもよい。この場合、改質ライン２２Ａ～２２Ｄのうちの１つ、２つまたは３つが破線帯状に形成され、残りが帯状に形成されていてもよい。
前述の第３～第６実施形態では、ＳｉＣ単結晶のｍ軸方向（［１－１００］方向）に沿って延びる複数のゲートトレンチ１４２（第１ゲートトレンチ２４２）が形成された例について説明した。
しかし、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って延びる複数のゲートトレンチ１４２（第１ゲートトレンチ２４２）が形成されてもよい。この場合、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）に沿って延びる複数のソーストレンチ１５５が形成される。
前述の第３～第６実施形態では、ソース電極層１５７がソース絶縁層１５６を挟んでソーストレンチ１５５に埋め込まれた例について説明した。しかし、ソース電極層１５７は、ソース絶縁層１５６を介さずにソーストレンチ１５５に直接埋め込まれていてもよい。
前述の第３～第６実施形態では、ソース絶縁層１５６がソーストレンチ１５５の側壁および底壁に沿って形成された例について説明した。
しかし、ソース絶縁層１５６は、ソーストレンチ１５５の底壁を露出させるように、ソーストレンチ１５５の側壁に沿って形成されていてもよい。ソース絶縁層１５６は、ソーストレンチ１５５の底壁の一部を露出させるように、ソーストレンチ１５５の側壁および底壁に沿って形成されていてもよい。
また、ソース絶縁層１５６は、ソーストレンチ１５５の側壁を露出させるように、ソーストレンチ１５５の底壁に沿って形成されていてもよい。ソース絶縁層１５６は、ソーストレンチ１５５の側壁の一部を露出させるように、ソーストレンチ１５５の側壁および底壁に沿って形成されていてもよい。
前述の第３～第６実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層１４９およびゲート配線層１５０が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１４９およびゲート配線層１５０は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、低抵抗電極層１６７は、ゲート電極層１４９（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層１６７は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
前述の第３～第６実施形態において、ｎ＋型のＳｉＣ半導体基板１０６に代えてｐ＋型のＳｉＣ半導体基板（１０６）が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態は、ＳｉＣとは異なる半導体材料を用いた半導体装置にも適用できる。ＳｉＣとは異なる半導体材料は、化合物半導体材料であってもよい。化合物半導体材料は、窒化ガリウム（ＧａＮ）および酸化ガリウム（Ｇａ２Ｏ３）のいずれか一方または双方であってもよい。
たとえば、前述の第３～第６実施形態は、ＳｉＣに代えて化合物半導体材料が採用された縦型の化合物半導体ＭＩＳＦＥＴを備えた化合物半導体装置であってもよい。化合物半導体では、ｐ型不純物（アクセプタ）として、マグネシウムが採用されてもよい。また、ｎ型不純物（ドナー）として、ゲルマニウム（Ｇｅ）、酸素（Ｏ）またはケイ素（Ｓｉ）が採用されてもよい。
この明細書および図面から抽出される特徴の例を以下に示す。
［Ａ１］六方晶からなるＳｉＣ単結晶を含み、前記ＳｉＣ単結晶のｃ面に対してａ軸方向に傾斜したオフ角を有する素子形成面としての第１主面、前記第１主面の反対側の第２主面、および、前記ＳｉＣ単結晶のａ面に面し、前記第１主面の法線を０°とした時、前記法線に対して前記オフ角未満の角度を有する劈開面からなる側面を有するＳｉＣ半導体層であって、前記第２主面および前記側面の一部を形成するＳｉＣ半導体基板、ならびに、前記第１主面および前記側面の一部を形成するＳｉＣエピタキシャル層を含む積層構造を有するＳｉＣ半導体層と、前記側面において前記ＳｉＣエピタキシャル層から前記第２主面側に間隔を空けて前記ＳｉＣ半導体基板からなる部分に厚さ方向に間隔を空けて形成され、前記ＳｉＣ単結晶とは異なる性質に改質された複数の改質層と、を含む、ＳｉＣ半導体装置。
［Ａ２］六方晶からなるＳｉＣ単結晶を含み、前記ＳｉＣ単結晶のｃ面に対してａ軸方向に傾斜したオフ角を有する素子形成面としての第１主面、前記第１主面の反対側の第２主面、および、前記ＳｉＣ単結晶のａ面に面し、前記第１主面の法線から前記ＳｉＣ単結晶のｃ軸とは反対側の方向に向けて傾斜した傾斜部を有する側面を有する劈開面からなるＳｉＣ半導体層であって、前記第２主面および前記側面の一部を形成するＳｉＣ半導体基板、ならびに、前記第１主面および前記側面の一部を形成するＳｉＣエピタキシャル層を含む積層構造を有するＳｉＣ半導体層と、前記側面において前記ＳｉＣエピタキシャル層から前記第２主面側に間隔を空けて前記ＳｉＣ半導体基板からなる部分に厚さ方向に間隔を空けて形成され、前記ＳｉＣ単結晶とは異なる性質に改質された複数の改質層と、を含む、ＳｉＣ半導体装置。
［Ａ３］前記ＳｉＣ半導体層の前記第２主面は、研削面からなる、Ａ１またはＡ２に記載のＳｉＣ半導体装置。
［Ａ４］前記ＳｉＣ半導体層は、４０μｍ以上２００μｍ以下の厚さを有している、Ａ１～Ａ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ５］複数の前記改質層は、前記ＳｉＣ単結晶のｍ軸方向に沿って延びる帯状にそれぞれ形成されている、Ａ１～Ａ４のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ６］複数の前記改質層は、断面視において前記ＳｉＣ単結晶のａ軸方向に互いにずれて形成されている、Ａ１～Ａ５のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ７］前記ＳｉＣ単結晶のａ軸方向に関して、複数の前記改質層のうちの最も外方に位置する前記改質層および最も内方に位置する前記改質層の間の距離は、前記ＳｉＣ半導体層の厚さにｔａｎθ（θ：前記オフ角）を乗じた値未満である、Ａ６に記載のＳｉＣ半導体装置。
［Ａ８］前記ＳｉＣ半導体層の前記側面は、複数の前記改質層を頂部または基部とする隆起部を有している、Ａ１～Ａ７のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ９］複数の前記改質層は、前記ＳｉＣ半導体層の前記第２主面から前記第１主面側に間隔を空けて形成されている、Ａ１～Ａ８のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１０］２個以上６個以下の前記改質層を含む、Ａ１～Ａ９のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１１］前記ＳｉＣ半導体層は、前記ＳｉＣ単結晶のｍ面に面する劈開面からなる第２側面を有している、Ａ１～Ａ１０のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１２］前記第２側面において前記ＳｉＣエピタキシャル層から前記第２主面側に間隔を空けて前記ＳｉＣ半導体基板からなる部分に形成され、前記ＳｉＣ単結晶とは異なる性質に改質された１つまたは複数の第２改質層をさらに含む、Ａ１１に記載のＳｉＣ半導体装置。
［Ａ１３］前記第２側面は、前記第１主面の前記法線に沿って平面的に延びている、Ａ１１またはＡ１２に記載のＳｉＣ半導体装置。
［Ａ１４］前記ＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶からなる、Ａ１～Ａ１３のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１５］前記オフ角は、０°を超えて１０°以下、０°を超えて５°以下、または、０°を超えて４°未満である、Ａ１～Ａ１４のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１６］前記第１主面の上において前記ＳｉＣエピタキシャル層を被覆し、前記側面に連なる絶縁側壁を有する絶縁層と、前記側面から内方に間隔を空けて前記絶縁層の上に形成された第１電極と、をさらに含む、Ａ１～Ａ１５のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１７］前記側面から内方に間隔を空けて前記絶縁層の上に形成され、前記第１電極を露出させる開口を有する樹脂層をさらに含む、Ａ１６に記載のＳｉＣ半導体装置。
［Ａ１８］前記第２主面を被覆する第２電極をさらに含む、Ａ１～Ａ１７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１］ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有し、前記ＳｉＣエピタキシャル層からなり、ＳｉＣ単結晶のｃ面に対してオフ方向に傾斜したオフ角が導入された素子形成面、および、前記オフ方向の直交方向に延び、前記素子形成面の法線を０°とした時、当該法線に対して前記オフ角未満の角度で傾斜した側面を有するＳｉＣ半導体層と、前記側面において前記ＳｉＣエピタキシャル層を露出させるように前記ＳｉＣ半導体基板からなる部分に厚さ方向に間隔を空けて形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された複数の改質層と、を含む、ＳｉＣ半導体装置。
［Ｂ２］複数の前記改質層は、断面視において前記オフ方向に互いにずれて形成されている、Ｂ１に記載のＳｉＣ半導体装置。
［Ｂ３］前記ＳｉＣ半導体層の前記側面は、複数の前記改質層を頂部または基部とする隆起部を有している、Ｂ１またはＢ２に記載のＳｉＣ半導体装置。
［Ｂ４］前記ＳｉＣ半導体基板は、第１導電型不純物を含み、前記ＳｉＣエピタキシャル層は、第１導電型不純物を含み、前記ＳｉＣ半導体基板の不純物濃度未満の不純物濃度を有している、Ｂ１～Ｂ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ５］前記ＳｉＣエピタキシャル層は、前記ＳｉＣ半導体基板の厚さ未満の厚さを有している、Ｂ１～Ｂ４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ６］前記ＳｉＣ半導体層の前記側面は、劈開面からなる、Ｂ１～Ｂ５のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ７］複数の前記改質層は、前記ＳｉＣ半導体基板および前記ＳｉＣエピタキシャル層の境界に沿って帯状に延びている、Ｂ１～Ｂ６のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ８］前記オフ方向は、ＳｉＣ単結晶のシリコン面をｃ軸から見た平面視において最近接するＳｉ原子の配列方向に設定されている、Ｂ１～Ｂ７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ９］前記ＳｉＣ半導体層は、前記オフ方向に延びる第２側面を含む、Ｂ１～Ｂ８のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１０］前記第２側面において前記ＳｉＣエピタキシャル層から間隔を空けて前記ＳｉＣ半導体基板からなる部分に厚さ方向に形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された第２改質層をさらに含む、Ｂ９に記載のＳｉＣ半導体装置。
［Ｂ１１］前記第２側面は、劈開面からなる、Ｂ９またはＢ１０に記載のＳｉＣ半導体装置。
［Ｂ１２］前記ＳｉＣエピタキシャル層を被覆する絶縁層と、前記絶縁層の上に形成され、前記ＳｉＣエピタキシャル層に電気的に接続された第１電極と、をさらに含む、Ｂ１～Ｂ１１のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１３］前記絶縁層は、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有している、Ｂ１２に記載のＳｉＣ半導体装置。
［Ｂ１４］前記絶縁側面は、劈開面からなる、Ｂ１３に記載のＳｉＣ半導体装置。
［Ｂ１５］前記第１電極は、前記ＳｉＣ半導体層の前記側面から間隔を空けて前記絶縁層の上に形成されている、Ｂ１２～Ｂ１４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１６］前記絶縁層の上において前記第１電極を部分的に被覆するパッシベーション層と、前記パッシベーション層を被覆する樹脂層と、をさらに含む、Ｂ１２～Ｂ１５のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１７］前記ＳｉＣエピタキシャル層とは反対側において前記ＳｉＣ半導体基板を被覆し、前記ＳｉＣ半導体基板に電気的に接続された第２電極さらに含む、Ｂ１～Ｂ１６のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１８］前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶からなる、Ｂ１～Ｂ１７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１９］前記素子形成面に形成されたダイオードまたは電界効果トランジスタをさらに含む、Ｂ１～Ｂ１８のいずれか一つに記載のＳｉＣ半導体装置。
この明細書は、第１～第６実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第６実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第６実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ ＳｉＣ半導体装置
２ ＳｉＣ半導体層
３ ＳｉＣ半導体層の第１主面
４ ＳｉＣ半導体層の第２主面
５Ａ ＳｉＣ半導体層の側面
５Ｂ ＳｉＣ半導体層の側面
５Ｃ ＳｉＣ半導体層の側面
５Ｄ ＳｉＣ半導体層の側面
６ ＳｉＣ半導体基板
７ ＳｉＣエピタキシャル層
２２Ａ 改質ライン
２２Ｂ 改質ライン
２２Ｃ 改質ライン
２２Ｄ 改質ライン
８１ ＳｉＣ半導体装置
１０１ ＳｉＣ半導体装置
１０２ ＳｉＣ半導体層
１０３ ＳｉＣ半導体層の第１主面
１０４ ＳｉＣ半導体層の第２主面
１０５Ａ ＳｉＣ半導体層の側面
１０５Ｂ ＳｉＣ半導体層の側面
１０５Ｃ ＳｉＣ半導体層の側面
１０５Ｄ ＳｉＣ半導体層の側面
１０６ ＳｉＣ半導体基板
１０７ ＳｉＣエピタキシャル層
θ オフ角
Ｚ 法線方向
Ｘ 第１方向（ｍ軸方向）
Ｙ 第２方向（ａ軸方向）
２ ＳｉＣ半導体層
３ ＳｉＣ半導体層の第１主面
４ ＳｉＣ半導体層の第２主面
５Ａ ＳｉＣ半導体層の側面
５Ｂ ＳｉＣ半導体層の側面
５Ｃ ＳｉＣ半導体層の側面
５Ｄ ＳｉＣ半導体層の側面
６ ＳｉＣ半導体基板
７ ＳｉＣエピタキシャル層
２２Ａ 改質ライン
２２Ｂ 改質ライン
２２Ｃ 改質ライン
２２Ｄ 改質ライン
８１ ＳｉＣ半導体装置
１０１ ＳｉＣ半導体装置
１０２ ＳｉＣ半導体層
１０３ ＳｉＣ半導体層の第１主面
１０４ ＳｉＣ半導体層の第２主面
１０５Ａ ＳｉＣ半導体層の側面
１０５Ｂ ＳｉＣ半導体層の側面
１０５Ｃ ＳｉＣ半導体層の側面
１０５Ｄ ＳｉＣ半導体層の側面
１０６ ＳｉＣ半導体基板
１０７ ＳｉＣエピタキシャル層
θ オフ角
Ｚ 法線方向
Ｘ 第１方向（ｍ軸方向）
Ｙ 第２方向（ａ軸方向）
Claims (19)
- ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有し、前記ＳｉＣエピタキシャル層からなり、ＳｉＣ単結晶のｃ面に対してオフ方向に傾斜したオフ角が導入された素子形成面、および、前記オフ方向の直交方向に延び、前記素子形成面の法線を０°とした時、当該法線に対して前記オフ角未満の角度で傾斜した側面を有するＳｉＣ半導体層と、
前記側面において前記ＳｉＣエピタキシャル層を露出させるように前記ＳｉＣ半導体基板からなる部分に厚さ方向に間隔を空けて形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された複数の改質層と、を含む、ＳｉＣ半導体装置。 - 複数の前記改質層は、断面視において前記オフ方向に互いにずれて形成されている、請求項１に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層の前記側面は、複数の前記改質層を頂部または基部とする隆起部を有している、請求項１または２に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体基板は、第１導電型不純物を含み、
前記ＳｉＣエピタキシャル層は、第１導電型不純物を含み、前記ＳｉＣ半導体基板の不純物濃度未満の不純物濃度を有している、請求項１～３のいずれか一項に記載のＳｉＣ半導体装置。 - 前記ＳｉＣエピタキシャル層は、前記ＳｉＣ半導体基板の厚さ未満の厚さを有している、請求項１～４のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層の前記側面は、劈開面からなる、請求項１～５のいずれか一項に記載のＳｉＣ半導体装置。
- 複数の前記改質層は、前記ＳｉＣ半導体基板および前記ＳｉＣエピタキシャル層の境界に沿って帯状に延びている、請求項１～６のいずれか一項に記載のＳｉＣ半導体装置。
- 前記オフ方向は、ＳｉＣ単結晶のシリコン面をｃ軸から見た平面視において最近接するＳｉ原子の配列方向に設定されている、請求項１～７のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層は、前記オフ方向に延びる第２側面を含む、請求項１～８のいずれか一項に記載のＳｉＣ半導体装置。
- 前記第２側面において前記ＳｉＣエピタキシャル層から間隔を空けて前記ＳｉＣ半導体基板からなる部分に厚さ方向に形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された第２改質層をさらに含む、請求項９に記載のＳｉＣ半導体装置。
- 前記第２側面は、劈開面からなる、請求項９または１０に記載のＳｉＣ半導体装置。
- 前記ＳｉＣエピタキシャル層を被覆する絶縁層と、
前記絶縁層の上に形成され、前記ＳｉＣエピタキシャル層に電気的に接続された第１電極と、をさらに含む、請求項１～１１のいずれか一項に記載のＳｉＣ半導体装置。 - 前記絶縁層は、前記ＳｉＣ半導体層の前記側面に連なる絶縁側面を有している、請求項１２に記載のＳｉＣ半導体装置。
- 前記絶縁側面は、劈開面からなる、請求項１３に記載のＳｉＣ半導体装置。
- 前記第１電極は、前記ＳｉＣ半導体層の前記側面から間隔を空けて前記絶縁層の上に形成されている、請求項１２～１４のいずれか一項に記載のＳｉＣ半導体装置。
- 前記絶縁層の上において前記第１電極を部分的に被覆するパッシベーション層と、
前記パッシベーション層を被覆する樹脂層と、をさらに含む、請求項１２～１５のいずれか一項に記載のＳｉＣ半導体装置。 - 前記ＳｉＣエピタキシャル層とは反対側において前記ＳｉＣ半導体基板を被覆し、前記ＳｉＣ半導体基板に電気的に接続された第２電極さらに含む、請求項１～１６のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶からなる、請求項１～１７のいずれか一項に記載のＳｉＣ半導体装置。
- 前記素子形成面に形成されたダイオードまたは電界効果トランジスタをさらに含む、請求項１～１８のいずれか一項に記載のＳｉＣ半導体装置。
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