JP2017174969A - 半導体装置およびその製造方法並びに電力変換装置 - Google Patents

Abstract

【課題】ＳｉＣウェハのダイシング工程で発生した半導体チップの端部の欠陥がチップ内部の素子領域に積層欠陥を発生させて素子の通電劣化を引き起こす不具合を抑制する。【解決手段】ＳｉＣ基板１１上に形成されたエピタキシャル層１２の素子領域にスイッチング素子を構成するＭＯＳＦＥＴ（Ｑ）とダイオード（Ｄ）とが形成された半導体チップ１０は、六方晶系ＳｉＣの＜１−１００＞方向に沿って延在する互いに平行な２辺と、＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とからなる矩形の平面形状を有し、少なくとも＜１１−２０＞方向に沿って延在する互いに平行な２辺の端部近傍にはエピタキシャル層１２が形成されていない。【選択図】図２

Description

本発明は、炭化ケイ素（ＳｉＣ）基板を用いた半導体装置およびその製造方法に関し、特に、自動車や鉄道車両の駆動系に内蔵される電力変換装置に用いて好適な半導体装置およびその製造方法に関する。

半導体パワー素子は、高耐圧性に加えて低オン抵抗、低スイッチング損失などの特性が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）は、Ｓｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。

上記したＳｉＣの利点に着目し、ＳｉＣ基板を用いたスイッチング素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの開発が進められている（特許文献１、特許文献２）。

特開２０１０−１５３６３６号公報 特開２０１４−１５０２７５号公報

ＳｉＣ基板を用いたＭＯＳＦＥＴやＩＧＢＴは、自動車や鉄道車両の駆動系に内蔵されるインバータなどの電力変換装置の変換効率を向上させるスイッチング素子として期待されている。

インバータは、負荷に接続された複数のスイッチング素子対を交互にオン／オフさせることにより、直流信号を交流信号に変換して負荷に出力する。この負荷が例えばモータのように大きいインダクタンスを持つ場合、スイッチング素子をオンからオフに切り替える際に流れる逆方向の還流電流がスイッチング素子に集中して素子を破壊する虞があるため、スイッチング素子には還流電流を流すためのダイオードが並列に接続される。

このことから、インバータを小型化するためには、スイッチング素子とダイオードとを同一の半導体チップに内蔵させることが望ましい。

ところが、ＳｉＣウェハを半導体チップに分割するダイシング工程において、ＳｉＣウェハのダイシング領域に接する半導体チップの端部に欠陥が生じ、この欠陥が結晶のすべり面に沿ってチップ内部へと成長して素子領域に積層欠陥を発生させる可能性のあることが本発明者によって見出された。

このような積層欠陥が存在するＳｉＣチップにスイッチング素子とダイオードとが形成されている場合、ダイオードに大きい還流電流が流れた際に積層欠陥領域でキャリアが再結合して積層欠陥が拡大する通電劣化が発生し、その結果としてオン電流の低下、すなわち素子抵抗の増大を引き起こすことが懸念される。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、炭化ケイ素からなる半導体基板上に形成されたエピタキシャル層の素子領域にスイッチング素子とダイオードとが形成され、前記素子領域を囲む周縁部の少なくとも一部では、前記半導体基板上に前記エピタキシャル層が形成されていない。

代表的な実施の形態によれば、１個のＳｉＣチップにスイッチング素子とダイオードとを形成した半導体装置の通電劣化に起因する素子抵抗の増大を抑制することができる。

本発明の実施の形態１である半導体装置の概略平面図である。 図１のＡ−Ａ線およびＢ−Ｂ線の断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 実施の形態１の変形例である半導体装置の製造方法を示す断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 実施の形態１の半導体装置で構成された電力変換装置を有する三相モータシステムの回路図である。 本発明の実施の形態３である電気自動車の構成の一例を示すブロック図である。 本発明の実施の形態４である鉄道車両の構成の一例を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。

また、符号「⁻」および「^＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ⁻」、「ｎ」、「ｎ^＋」の順に不純物濃度が高くなる。

（実施の形態１）
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置である半導体チップの概略平面図、図２は、図１に示す半導体チップのＡ−Ａ線（素子領域の一部）およびＢ−Ｂ線（チップ周縁部の一部）の断面図である。

半導体チップ１０は、ｎ^＋型のＳｉＣ基板１１と、ＳｉＣ基板１１の主面上に形成されたｎ型のバッファ層１２ｂと、バッファ層１２ｂの上部に形成されたｎ⁻型のエピタキシャル層１２とを有する。ＳｉＣ基板１１は、六方晶系ＳｉＣの＜１−１００＞方向に沿って延在する互いに平行な２辺と、＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とからなる矩形の平面形状を有し、その外形寸法は、縦×横＝７ｍｍ×７ｍｍ程度である。また、ＳｉＣ基板１１の主面は、例えば｛０００１｝面である。

半導体チップ１０の素子領域（アクティブ領域）（ＡＲ）のエピタキシャル層１２には、複数のＭＯＳＦＥＴ（Ｑ）および複数のダイオード（Ｄ）が形成されている。

ＭＯＳＦＥＴ（Ｑ）のそれぞれは、エピタキシャル層１２の表面近傍に形成され、周囲をｐ型ウェル２０で囲まれた一対のｎ型半導体領域２１、２１からなるソース、ドレインと、エピタキシャル層１２の表面に形成された酸化シリコン膜からなるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成された多結晶シリコン膜からなるゲート電極２３とを有する。また、ダイオード（Ｄ）のそれぞれは、ＭＯＳＦＥＴ（Ｑ）のｎ型半導体領域２１に隣接して形成されたｐ^＋型半導体領域２５およびｐ型ウェル２０からなるｐ型の半導体領域と、エピタキシャル層１２、バッファ層１２ｂおよびＳｉＣ基板１１からなるｎ型の半導体領域とで構成されるｐｎ接合を有する。

ＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）が形成されたエピタキシャル層１２の上部には酸化シリコン膜１４が形成され、酸化シリコン膜１４の上部には酸化シリコン膜１４に形成されたコンタクトホール２６を通じてＭＯＳＦＥＴ（Ｑ）のｎ型半導体領域２１およびダイオード（Ｄ）のｐ^＋型半導体領域２５に接続された電極２７が形成されている。図示は省略するが、酸化シリコン膜１４の上部にはゲート電極２３にゲート電圧を印加するゲート配線用電極や後述するターミネーション領域１５に固定電圧を印加する電極も形成されている。一方、ＳｉＣ基板１１の裏面には、ダイオード（Ｄ）の裏面電極２８が形成されている。

半導体チップ１０の主面の最上層には、電極２７および酸化シリコン膜１４を覆う封止材１６が形成されている。封止材１６は、耐圧性および耐熱性に優れた有機樹脂からなる絶縁材料で構成されている。

ＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）が形成された素子領域（ＡＲ）の周縁部のエピタキシャル層１２には、ｐ型ウェル２０の最外周端を囲むターミネーション領域１５が形成されている。ターミネーション領域１５は、ｐ型ウェル２０とｎ⁻型のエピタキシャル層１２との界面における電界を緩和するためのｐ⁻型の半導体領域である。図１に示すように、ターミネーション領域１５は、素子領域（ＡＲ）の周縁部を囲むように配置されている。

ターミネーション領域１５よりも外側の領域である半導体チップ１０の周縁部の一部（図１のハッチングで示す半導体チップ１０の端部）には、エピタキシャル層１２が形成されておらず、バッファ層１２ｂの表面またはその下部のＳｉＣ基板１１の表面が封止材１６によって直接覆われている。また、エピタキシャル層１２が形成されていない領域、すなわち半導体チップ１０の端部のバッファ層１２ｂまたはその下部のＳｉＣ基板１１の表面近傍には、アモルファス層１２ａが形成されている。

本実施の形態の半導体チップ１０は、４辺の全てにおいてその端部にエピタキシャル層１２が形成されておらず、半導体チップ１０の側面にエピタキシャル層１２が露出していない。

＜半導体装置の製造方法＞
次に、上記のように構成された本実施の形態の半導体装置の製造方法の一例について、図３〜図１６を用いて工程順に説明する。図３〜図１６では、図の左側に図１のＡ−Ａ線に対応する領域（素子領域（ＡＲ）の一部）の断面を示し、図の右側に図１のＢ−Ｂ線に対応する領域の断面を示す。

まず、図３に示すように、ＳｉＣ基板１１を用意し、その主面上にエピタキシャル成長法でバッファ層１２ｂおよびエピタキシャル層１２を順次形成する。ここで、ＳｉＣ基板１１は、直径が３〜４インチ程度のＳｉＣウェハであり、図３の右側端部には、このＳｉＣウェハをダイシングして複数の半導体チップ１０に分割する際に除去されるダイシング領域（ＤＲ）の一部が示されている。

ＳｉＣ基板（ＳｉＣウェハ）１１上のエピタキシャル層１２に導入されるｎ型不純物は、例えば窒素（Ｎ）であり、その濃度は、１×１０^１４〜１×１０^１７ｃｍ^−３程度である。また、エピタキシャル層１２の厚さは、３０μｍ程度である。バッファ層１２ｂは、ｎ型不純物の濃度がＳｉＣ基板１１よりも高く、エピタキシャル層１２よりも低いエピタキシャル層である。

次に、図４に示すように、フォトレジスト膜３０をマスクにして素子領域（ＡＲ）の周縁部のエピタキシャル層１２にアルミニウム（Ａｌ）などのｐ型不純物をイオン注入することによって、ターミネーション領域１５を形成する。

次に、図５に示すように、フォトレジスト膜３１をマスクにして素子領域（ＡＲ）のエピタキシャル層１２にアルミニウムまたはホウ素（Ｂ）などのｐ型不純物をイオン注入することによって、ｐ型ウェル２０を形成する。

次に、図６に示すように、フォトレジスト膜３２をマスクにしてｐ型ウェル２０にアルミニウム、ホウ素（Ｂ）などのｐ型不純物をイオン注入することによって、ｐ型ウェル２０の一部にダイオード（Ｄ）のｐ^＋型半導体領域２５を形成する。ここまでの工程により、ダイオード（Ｄ）が略完成する。

次に、図７に示すように、フォトレジスト膜３３をマスクにしてｐ型ウェル２０に窒素またはリン（Ｐ）などのｎ型不純物をイオン注入することによって、ｐ^＋型半導体領域２５に隣接する領域にＭＯＳＦＥＴ（Ｑ）のソース、ドレインを構成するｎ型半導体領域２１を形成する。

次に、ＳｉＣ基板１１を熱処理することによって、ここまでの工程でエピタキシャル層１２にイオン注入したｎ型不純物およびｐ型不純物を活性化した後、図８に示すように、熱酸化法またはＣＶＤ法を用いてエピタキシャル層１２の表面領域に酸化シリコン膜からなるＭＯＳＦＥＴ（Ｑ）のゲート絶縁膜２２を形成し、続いてＣＶＤ法を用いてゲート絶縁膜２２の上部に多結晶シリコン膜２３ａを形成する。

次に、図９に示すように、フォトレジスト膜３４をマスクにしたドライエッチングで多結晶シリコン膜２３ａおよびゲート絶縁膜２２をパターニングすることによって、素子領域（ＡＲ）にＭＯＳＦＥＴ（Ｑ）のゲート電極２３を形成し、ゲート電極２３の下部にゲート絶縁膜２２を残す。ここまでの工程により、ＭＯＳＦＥＴ（Ｑ）が略完成する。

次に、図１０に示すように、ＣＶＤ法を用いてＳｉＣ基板１１の上部に酸化シリコン膜１４を形成した後、図１１に示すように、フォトレジスト膜３５をマスクにしたドライエッチングで酸化シリコン膜１４をパターニングすることによって、ダイオード（Ｄ）のｐ^＋型半導体領域２５およびＭＯＳＦＥＴ（Ｑ）のｎ型半導体領域（ソース、ドレイン）２１のそれぞれの表面を露出するコンタクトホール２６を形成する。このとき、ゲート電極２３の表面を露出するコンタクトホール（図示せず）なども形成する。また、このドライエッチングにより、後の工程でエピタキシャル層１２を除去する領域とその近傍の酸化シリコン膜１４を除去する。

次に、図１２に示すように、酸化シリコン膜１４に形成されたコンタクトホール２６を通じてＭＯＳＦＥＴ（Ｑ）のｎ型半導体領域２１およびダイオード（Ｄ）のｐ^＋型半導体領域２５に接続される電極２７および図示しないゲート配線用電極などを形成する。電極２７は、例えば酸化シリコン膜１４の上部にアルミニウム膜を主体とする金属膜をスパッタリング法で形成した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成する。

次に、図１３に示すように、フォトレジスト膜３６をマスクにしたドライエッチングでダイシング領域（ＤＲ）およびその近傍の領域（ダイシング後に半導体チップ１０の周縁部となる領域）のエピタキシャル層１２を除去し、エピタキシャル層１２の下層のバッファ層１２ｂの表面またはＳｉＣ基板１１の表面を露出させる。エピタキシャル層１２を除去する際には、ドライエッチングによるＳｉＣ基板１１のダメージを抑制する観点から、バッファ層１２ｂをある程度残した状態でエッチングを停止することが望ましい。

次に、図１４に示すように、エピタキシャル層１２のドライエッチングで露出したバッファ層１２ｂまたはＳｉＣ基板１１に生じた欠陥が素子領域（ＡＲ）に進行するのを抑制するために、バッファ層１２ｂの表面（ＳｉＣ基板１１が露出している場合はＳｉＣ基板１１の表面）にアモルファス層１２ａを形成する。アモルファス層１２ａは、例えばフォトレジスト膜３６をマスクにしてバッファ層１２ｂの表面（ＳｉＣ基板１１が露出している場合はＳｉＣ基板１１の表面）に窒素やリンなどのｎ型元素、あるいはヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの不活性元素を１×１０^１８ｃｍ^−３以上の高濃度でイオン注入することによって形成する。

次に、図１５に示すように、ＳｉＣ基板１１の主面の最上層に封止材１６を形成した後、ＳｉＣ基板１１の裏面にダイオード（Ｄ）の裏面電極２８を形成する。裏面電極２８は、例えばＳｉＣ基板１１の裏面にスパッタリング法でニッケル（Ｎｉ）膜および金（Ａｕ）膜を堆積することによって形成する。

その後、図１６に示すように、ＳｉＣ基板（ＳｉＣウェハ）１１をダイシング領域（ＤＲ）に沿ってダイシングすることにより、図１および図２に示した半導体チップ１０が完成する。

本実施の形態によれば、半導体チップ１０の端部のエピタキシャル層１２が除去されていることにより、ＳｉＣ基板（ＳｉＣウェハ）１１のダイシング工程で半導体チップ１０の端部に発生する欠陥がチップ内部へと成長して素子領域（ＡＲ）に積層欠陥を発生させる不具合を抑制することができる。

これにより、ダイオード（Ｄ）に大電流を流した場合でも、通電劣化による高抵抗化を抑制することができる。

本実施の形態では、半導体チップ１０の４辺の全てにおいて端部のエピタキシャル層１２を除去したが、半導体チップ１０の端部の欠陥は＜１１−２０＞方向に平行な２辺を起点として発生することから、半導体チップ１０の４辺のうち、＜１１−２０＞方向に平行な２辺のみで端部のエピタキシャル層１２を除去してもよい。

また、本実施の形態では、１個の半導体チップ１０にＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）を形成したが、ＭＯＳＦＥＴ（Ｑ）に代えてＩＧＢＴや接合ＦＥＴを形成してもよい。

＜変形例＞
本実施の形態の半導体装置は、図１７〜図２１に示す方法によって製造することもできる。

まず、前述した図３〜図７に示す工程に従って素子領域（ＡＲ）のｐ型ウェル２０にダイオード（Ｄ）のｐ^＋型半導体領域２５およびＭＯＳＦＥＴ（Ｑ）のｎ型半導体領域（ソース、ドレイン）２１を形成し、続いてＳｉＣ基板１１を熱処理することによって、エピタキシャル層１２にイオン注入したｎ型不純物およびｐ型不純物を活性化した後、図１７に示すように、フォトレジスト膜３６をマスクにしたドライエッチングでダイシング領域（ＤＲ）およびその近傍の領域のエピタキシャル層１２を除去する。

次に、図１８に示すように、エピタキシャル層１２のドライエッチングで露出したバッファ層１２ｂまたはその下層のＳｉＣ基板１１に生じた欠陥が素子領域（ＡＲ）に進行するのを抑制するために、前述した方法でバッファ層１２ｂの表面（ＳｉＣ基板１１が露出している場合はＳｉＣ基板１１の表面）にアモルファス層１２ａを形成する。

次に、図１９に示すように、熱酸化法またはＣＶＤ法を用いてエピタキシャル層１２の表面領域およびアモルファス層１２ａの表面領域に酸化シリコン膜からなるＭＯＳＦＥＴ（Ｑ）のゲート絶縁膜２２を形成する。

次に、図２０に示すように、図１７のドライエッチング工程で露出したダイシング領域（ＤＲ）の近傍のエピタキシャル層１２の側壁に酸化シリコン膜１７を形成する。エピタキシャル層１２の側壁の酸化シリコン膜１７は、例えばＣＶＤ法を用いてＳｉＣ基板１１の主面上に酸化シリコン膜１７を形成した後、異方性ドライエッチングでエピタキシャル層１２の側壁以外の領域の酸化シリコン膜１７を除去することによって形成する。また、酸化シリコン膜１７に代えて窒化シリコン膜などの絶縁膜をエピタキシャル層１２の側壁に形成してもよい。

その後、前述した図９〜図１５に示す工程に従ってゲート電極２３、酸化シリコン膜１４、電極２７、封止材１６および裏面電極２８を形成した後、ＳｉＣ基板（ＳｉＣウェハ）１１をダイシング領域（ＤＲ）に沿ってダイシングすることにより、図２１に示す半導体チップ１０が完成する。

本変形例によれば、ダイシング領域（ＤＲ）の近傍のエピタキシャル層１２の側壁に酸化シリコン膜１７を形成することにより、エピタキシャル層１２のドライエッチングで発生したエピタキシャル層１２の側壁の欠陥がその後の工程で素子領域（ＡＲ）に進行する不具合を抑制することができる。

なお、本変形例では、エピタキシャル層１２のドライエッチングで露出したバッファ層１２ｂの表面がゲート絶縁膜２２で覆われるので、バッファ層１２ｂの表面にアモルファス層１２ａを形成する工程を省略することもできる。

また、エピタキシャル層１２の除去は、上記した工程以外の任意の工程で行うことができるが、エピタキシャル層１２の除去によって生じた欠陥がその後の工程で素子領域（ＡＲ）に進行する不具合を抑制する観点からは、エピタキシャル層１２の除去は、ウェハ工程の最終段階（ダイシング）に近い工程で行うことが好ましい。

（実施の形態２）
図２２は、本実施の形態の三相モータシステムの回路図である。本実施の形態の三相モータシステム１００は、電力変換装置である三相インバータ１０１と、制御回路１０２と、三相モータ１０３とを備えている。

三相インバータ１０１は、直列に接続されたＭＯＳＦＥＴ（Ｑ１、Ｑ２）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ３、Ｑ４）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ５、Ｑ６）の対とを並列に接続し、さらに、これら６個のＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれに還流用のダイオード（Ｄ１〜Ｄ６）を並列に接続した構成になっている。

三相インバータ１０１のスイッチング素子を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれのソースには電源電圧Ｖｃｃが接続され、ドレインには接地電位ＧＮＤが接続され、ゲート電極には制御回路１０２が接続されている。そして、制御回路１０２によって制御されたＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のスイッチング動作によって直流から交流に変換された電力が負荷である三相モータ１０３に供給される。

三相インバータ１０１を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）およびダイオード（Ｄ１〜Ｄ６）は、前記実施の形態１のＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）で構成されており、一個の半導体チップ１０に形成されている。

このように、実施の形態１の半導体チップ１０に形成されたＭＯＳＦＥＴ（Ｑ１〜Ｑ６）およびダイオード（Ｄ１〜Ｄ６）によって三相インバータ１０１を構成することにより、通電劣化による素子の高抵抗化を抑制しつつ、電力変換装置およびこれを備えた三相モータシステム１００の小型化、軽量化および低コスト化を実現することができる。

（実施の形態３）
図２２に示した電力変換装置は、自動車の駆動系に応用することができる。図２３は、図２２の電力変換装置を応用した三相モータシステムを備えた電気自動車の構成の一例を示すブロック図である。

電気自動車２００は、一対の駆動輪（車輪）２０４ａ、２０４ｂが接続された駆動軸２０５に動力を伝達する三相モータ２０３を備えている。三相モータ２０３は、永久磁石が埋め込まれたロータと三相コイルが巻回されたステータとを備えた同期発電電動機である。

三相モータ２０３には、電子制御ユニット２０２によって制御される電力変換装置である三相インバータ２０１と、昇圧コンバータ２０６と、リレー２０７とが電力ライン２０９を介して接続されている。

ここで、三相インバータ２０１を実施の形態２の三相インバータ１０１と同じく一個の半導体チップ１０に形成された複数のＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）で構成することにより、電力変換装置を構成する素子の通電劣化による高抵抗化を抑制しつつ、電気自動車２００の駆動系の小型化、軽量化および低コスト化を実現することができる。

本実施の形態では、電気自動車２００の駆動系に適用した例を説明したが、バッテリ２０８とガソリンエンジンとを併用するハイブリット自動車や、バッテリ２０８が燃料電池スタックになった燃料電池自動車などにも同様に上述の三相モータシステムを適用することができる。

（実施の形態４）
図２２に示した電力変換装置は、鉄道車両の駆動系に応用することができる。図２４は、図２２の電力変換装置を応用した三相モータシステムを備えた鉄道車両の構成の一例を示すブロック図である。

鉄道車両３００には、架線ＯＷからパンタグラフＰＧを介して２５ｋＶ程度の交流電力が供給される。架線ＯＷは、パンタグラフＰＧ、トランス３０４および車輪ＷＨを介して線路ＲＴに電気的に接続されている。

鉄道車両３００に供給された交流電力は、トランス３０４によって１．５ｋＶまで降圧された後、コンバータ３０６によって直流電力に変換され、さらにコンデンサ３０５によって平滑にされた後、三相インバータ３０１によって交流に変換され、負荷である三相モータ３０３を駆動する。

ここで、三相インバータ３０１を実施の形態２の三相インバータ１０１と同じく一個の半導体チップ１０に形成された複数のＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）で構成することにより、電力変換装置を構成する素子の通電劣化による高抵抗化を抑制しつつ、鉄道車両３００の駆動系の小型化、軽量化および低コスト化を実現することができる。

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１０ 半導体チップ
１１ ＳｉＣ基板
１２ エピタキシャル層
１２ａ アモルファル層
１２ｂ バッファ層
１４ 酸化シリコン膜
１５ ターミネーション領域
１６ 封止材
１７ 酸化シリコン膜
２０ ｐ型ウェル
２１ ｎ型半導体領域（ソース、ドレイン）
２２ ゲート絶縁膜
２３ ゲート電極
２３ａ 多結晶シリコン膜
２５ ｐ^＋型半導体領域
２６ コンタクトホール
２７ 電極
２８ 裏面電極
１００ 三相モータシステム
１０１ 三相インバータ
１０２ 制御回路
１０３ 三相モータ
２００ 電気自動車
２０１ 三相インバータ
２０２ 電子制御ユニット
２０３ 三相モータ
２０４ａ、２０４ｂ 駆動輪（車輪）
２０５ 駆動軸
２０６ 昇圧コンバータ
２０７ リレー
２０８ バッテリ
２０９ 電力ライン
３００ 鉄道車両
３０１ 三相インバータ
３０３ 三相モータ
３０４ トランス
３０５ コンデンサ
３０６ コンバータ
Ｄ ダイオード
Ｑ ＭＯＳＦＥＴ

Claims (10)

1. 六方晶系炭化ケイ素からなる第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型のエピタキシャル層を含む半導体層と、
   前記エピタキシャル層の素子領域に形成されたスイッチング素子と、
   前記半導体基板の素子領域の前記エピタキシャル層に形成された第２導電型の半導体領域および前記素子領域の前記エピタキシャル層を含むｐｎ接合を備えたダイオードと、
   を有し、
   前記半導体基板の前記素子領域を囲む周縁部の少なくとも一部では、前記半導体基板上に前記エピタキシャル層が形成されていない、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記エピタキシャル層が形成されていない領域の前記半導体基板は、その表面近傍がアモルファス化されている、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記エピタキシャル層が形成されていない領域に接する前記エピタキシャル層の側壁に絶縁膜が形成されている、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記半導体基板は、六方晶系炭化ケイ素の＜１−１００＞方向に沿って延在する互いに平行な２辺と、前記＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とからなる矩形の平面形状を有し、
   前記エピタキシャル層が形成されていない領域は、前記＜１１−２０＞方向に沿って延在する互いに平行な２辺の端部近傍である、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記スイッチング素子は、ＭＯＳＦＥＴまたはＩＧＢＴである、半導体装置。
6. （ａ）六方晶系炭化ケイ素からなる第１導電型の半導体基板を準備する工程、
   （ｂ）前記半導体基板上に第１導電型のエピタキシャル層を含む半導体層を形成する工程、
   （ｃ）前記エピタキシャル層の素子領域にスイッチング素子を形成する工程、
   （ｄ）前記半導体基板の素子領域の前記エピタキシャル層に形成した第２導電型の半導体領域および前記素子領域の前記エピタキシャル層を含むｐｎ接合を備えたダイオードを形成する工程、
   （ｅ）前記スイッチング素子および前記ダイオードが形成された前記半導体基板をダイシングすることにより、前記スイッチング素子および前記ダイオードが形成された半導体チップを取得する工程、
   を有し、
   前記工程（ｅ）に先立って、前記半導体基板のダイシング領域およびその近傍の領域の前記エピタキシャル層を除去する工程をさらに含む、半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記エピタキシャル層の除去によって露出した前記半導体基板の表面近傍に第１導電型の元素または不活性元素をイオン注入することによって、前記エピタキシャル層の除去によって露出した前記半導体基板の表面近傍をアモルファス化する工程をさらに含む、半導体装置の製造方法。
8. 請求項６に記載の半導体装置の製造方法において、
   前記エピタキシャル層の除去によって露出した前記ダイシング領域の近傍の前記エピタキシャル層の側壁に絶縁膜を形成する工程をさらに含む、半導体装置の製造方法。
9. 請求項６に記載の半導体装置の製造方法において、
   前記半導体チップは、六方晶系炭化ケイ素の＜１−１００＞方向に沿って延在する互いに平行な２辺と、前記＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とからなる矩形の平面形状を有し、
   前記エピタキシャル層を除去する工程では、前記＜１１−２０＞方向に沿って延在するダイシング領域および前記＜１１−２０＞方向に沿って延在する互いに平行な２辺の端部近傍の前記エピタキシャル層を除去する、半導体装置の製造方法。
10. 請求項１に記載の半導体装置を有する電力変換装置。

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